JP2003124328A - Semiconductor integrated circuit device - Google Patents
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、静電放電（ＥＳ
Ｄ）保護回路を備えた半導体集積回路装置に関するもの
であり、特に入出力回路のＥＳＤ保護能力が向上された
ＥＳＤ保護回路を有するものに関する。TECHNICAL FIELD The present invention relates to electrostatic discharge (ES).
D) The present invention relates to a semiconductor integrated circuit device having a protection circuit, and more particularly, to a semiconductor integrated circuit device having an ESD protection circuit in which the ESD protection capability of an input / output circuit is improved.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置は、プロセス
分野の微細化及び高密度化の技術進歩に応じて高集積化
が進み、それに伴い静電放電（以下、サージと称す）に
よってもたらされるダメージに弱くなってきている。例
えば、外部接続用パッドから侵入するサージによって入
力回路、出力回路、入出力回路や内部回路などの素子が
破壊されたり、素子の性能が低下する可能性が大きくな
っている。そのため、外部接続用パッドに付随して、入
力回路、出力回路、入出力回路や内部回路をサージから
保護するための保護回路が備えられていることが多くな
ってきている。2. Description of the Related Art In recent years, semiconductor integrated circuit devices have been highly integrated in accordance with technological advances in the field of process miniaturization and high density, and accordingly, damage caused by electrostatic discharge (hereinafter referred to as surge). Is becoming weaker. For example, there is a high possibility that the elements such as the input circuit, the output circuit, the input / output circuit, and the internal circuit will be destroyed or the performance of the element will be deteriorated by the surge invading from the pad for external connection. Therefore, a protection circuit for protecting the input circuit, the output circuit, the input / output circuit, and the internal circuit from a surge is often provided in association with the external connection pad.
【０００３】図３は、従来の静電放電保護回路を有する
半導体集積回路装置の出力回路及びその周辺の構成を示
す電気回路図である。図３に示すように、この半導体集
積回路装置は、外部接続用パッド１０１と、静電放電保
護回路１０２と、出力回路１０３と、出力プリバッファ
回路１０４と、内部回路１２１とを備えており、静電放
電保護回路１０２によって外部接続用パッド１０１から
侵入するサージから出力回路１０３を保護するように構
成されている。FIG. 3 is an electric circuit diagram showing a configuration of an output circuit of a semiconductor integrated circuit device having a conventional electrostatic discharge protection circuit and its peripherals. As shown in FIG. 3, this semiconductor integrated circuit device includes an external connection pad 101, an electrostatic discharge protection circuit 102, an output circuit 103, an output prebuffer circuit 104, and an internal circuit 121. The electrostatic discharge protection circuit 102 is configured to protect the output circuit 103 from a surge that enters from the external connection pad 101.
【０００４】静電放電保護回路１０２は、外部接続用パ
ッド１０１と出力回路１０３との間に設けられており、
ＰＭＩＳトランジスタ１０５と、ＮＭＩＳトランジスタ
１０６と、第１の抵抗体１０７及び第２の抵抗体１０８
とを有している。そして、ＰＭＩＳトランジスタ１０５
は、電源電圧ＶＤＤを供給するための電源ライン１１９
に接続されるソースと、第１の抵抗体１０７を介在させ
て電源ライン１１９に接続されるゲートと、外部接続用
パッド１０１に接続されるドレインと、電源ライン１１
９に接続される基板領域（ｎウェル）とを有している。
また、ＮＭＯＳ型トランジスタ１０６は、接地電圧ＶＳ
Ｓを供給するための接地ライン１２０に接続されるソー
スと、第２の抵抗体１０８を介在させて接地ライン１２
０に接続されるゲートと、外部接続用パッド１０１に接
続されるドレインと、接地ライン１２０に接続される基
板領域（ｐウェル）とを有している。The electrostatic discharge protection circuit 102 is provided between the external connection pad 101 and the output circuit 103.
PMIS transistor 105, NMIS transistor 106, first resistor 107 and second resistor 108
And have. Then, the PMIS transistor 105
Is a power supply line 119 for supplying the power supply voltage VDD.
, A gate connected to the power supply line 119 via the first resistor 107, a drain connected to the external connection pad 101, and the power supply line 11
Substrate region (n well) connected to the substrate 9.
Further, the NMOS transistor 106 is connected to the ground voltage VS.
The source connected to the ground line 120 for supplying S and the ground line 12 with the second resistor 108 interposed
It has a gate connected to 0, a drain connected to the external connection pad 101, and a substrate region (p well) connected to the ground line 120.
【０００５】出力回路１０３は、静電放電保護回路１０
２と出力プリバッファ回路１０４との間に設けられてお
り、ＰＭＩＳトランジスタ１１１と、ＮＭＩＳトランジ
スタ１１２とを有している。そして、ＰＭＩＳトランジ
スタ１１１は、電源ライン１１９に接続されるソース
と、出力プリバッファ回路１０４の第１のプリバッファ
１１５の出力端子に接続されるゲートと、外部接続用パ
ッド１０１に接続されるドレインと、電源ライン１１９
に接続される基板領域（ｎウェル）とを有している。ま
た、ＮＭＯＳ型トランジスタ１１２は、接地ライン１２
０に接続されるソースと、出力プリバッファ回路１０４
の第２のプリバッファ１１７の出力端子に接続されるゲ
ートと、外部接続用パッド１０１に接続されるドレイン
と、接地ライン１２０に接続される基板領域（ｐウェ
ル）とを有している。The output circuit 103 is an electrostatic discharge protection circuit 10.
2 and the output prebuffer circuit 104, and has a PMIS transistor 111 and an NMIS transistor 112. The PMIS transistor 111 has a source connected to the power supply line 119, a gate connected to the output terminal of the first prebuffer 115 of the output prebuffer circuit 104, and a drain connected to the external connection pad 101. , Power line 119
Substrate region (n-well) connected to. In addition, the NMOS transistor 112 is connected to the ground line 12
Source connected to 0 and output prebuffer circuit 104
Has a gate connected to the output terminal of the second pre-buffer 117, a drain connected to the external connection pad 101, and a substrate region (p well) connected to the ground line 120.
【０００６】出力プリバッファ回路１０４は、内部回路
１２１からの出力信号を増幅するためのものであり、内
部回路１２１と出力回路１０３との間に設けられてお
り、最終段に第１のプリバッファ１１５を備えた第１の
プリバッファ回路１１６と、最終段に第２のプリバッフ
ァ１１７を備えた第２のプリバッファ回路１１８とを有
している。第１のプリバッファ１１５には、電源ライン
１１９に接続される電源電圧供給用端子と、接地ライン
１２０に接続される接地端子と、出力回路１０３のＰＭ
ＩＳトランジスタ１１１のゲートに接続される出力端子
と、内部回路１２１に接続される入力端子とが設けられ
ている。また、第２のプリバッファ１１７には、電源ラ
イン１１９に接続される電源電圧供給用端子と、接地ラ
イン１２０に接続される接地端子と、出力回路１０３の
ＮＭＩＳトランジスタ１１２のゲートに接続される出力
端子と、内部回路１２１に接続される入力端子とが設け
られている。なお、第１のプリバッファ回路１１６及び
第２のプリバッファ回路１１８には、内部回路１２１か
らの出力信号の増幅度合いに応じて、それぞれ複数のプ
リバッファが設けられている。そして、第１のプリバッ
ファ回路１１６内の最終段の第１のプリバッファ１１５
の出力端子と、第２のプリバッファ回路１１８内の最終
段の第２のプリバッファ１１７の出力端子とからは、高
低が逆又は同一の出力信号が出力されるように構成され
ている。The output prebuffer circuit 104 is for amplifying an output signal from the internal circuit 121, is provided between the internal circuit 121 and the output circuit 103, and has a first prebuffer at the final stage. It has a first pre-buffer circuit 116 provided with 115 and a second pre-buffer circuit 118 provided with a second pre-buffer 117 at the final stage. The first pre-buffer 115 has a power supply voltage supply terminal connected to the power supply line 119, a ground terminal connected to the ground line 120, and a PM of the output circuit 103.
An output terminal connected to the gate of the IS transistor 111 and an input terminal connected to the internal circuit 121 are provided. The second pre-buffer 117 has a power supply voltage supply terminal connected to the power supply line 119, a ground terminal connected to the ground line 120, and an output connected to the gate of the NMIS transistor 112 of the output circuit 103. A terminal and an input terminal connected to the internal circuit 121 are provided. Note that each of the first prebuffer circuit 116 and the second prebuffer circuit 118 is provided with a plurality of prebuffers depending on the degree of amplification of the output signal from the internal circuit 121. Then, the first pre-buffer 115 at the final stage in the first pre-buffer circuit 116.
Is output from the output terminal of the second pre-buffer 117 in the second pre-buffer circuit 118 and the output terminal of the second pre-buffer 117 at the final stage in the second pre-buffer circuit 118.
【０００７】以上のように構成された従来の半導体集積
回路装置によれば、電源ライン１１９と外部接続用パッ
ド１０１との間に加わるサージは、ＰＭＩＳトランジス
タ１０５がブレークダウンすることにより吸収され、接
地ライン１２０と出力外部接続用パッド１０１との間に
加わるサージは、ＮＭＩＳトランジスタ１０６がブレー
クダウンすることにより吸収される。従って、外部から
外部接続用パッド１０１を通じて侵入するサージから出
力回路１０３を効果的に保護することができる。According to the conventional semiconductor integrated circuit device configured as described above, the surge applied between the power supply line 119 and the external connection pad 101 is absorbed by the breakdown of the PMIS transistor 105 and is grounded. The surge applied between the line 120 and the output external connection pad 101 is absorbed by the breakdown of the NMIS transistor 106. Therefore, the output circuit 103 can be effectively protected from a surge that enters from the outside through the external connection pad 101.
【０００８】ところで、半導体集積回路装置は、ユーザ
ーに対してサージ破壊耐圧を保証する必要があるため、
ＥＳＤ試験規格を満足する必要がある。近年、ＥＳＤ試
験規格として、ＭＩＬ規格に代表される人体帯電モデル
（ＨＢＭ）のＥＳＤ試験が世界標準になってきており、
このＨＢＭ試験規格をクリアする必要がある。By the way, in the semiconductor integrated circuit device, since it is necessary to guarantee the surge breakdown voltage to the user,
It is necessary to meet the ESD test standard. In recent years, as the ESD test standard, the ESD test of the human body charging model (HBM) represented by the MIL standard has become a global standard.
It is necessary to clear this HBM test standard.
【０００９】図４（ａ），（ｂ）は、それぞれ順に、Ｈ
ＢＭ試験規格によるＥＳＤ試験を行うための評価回路の
回路図、及びＭＩＬ規格によるＨＢＭ放電波形規定を示
す波形図である。4 (a) and 4 (b) respectively show H in sequence.
It is a circuit diagram of an evaluation circuit for performing an ESD test according to the BM test standard, and a waveform diagram showing an HBM discharge waveform regulation according to the MIL standard.
【００１０】図４（ａ）に示すように、評価回路は、容
量Ｃ＝１００ｐＦを有する充放電用キャパシタ１５１に
対して並列に設けられた２つの回路（図４（ａ）に示す
左側の回路及び右側の回路）に、充電用電源１５０と、
抵抗Ｒ＝１．５ｋΩを有する放電用抵抗体１５３とを配
置している。そして、充放電用キャパシタ１５１の一方
の電極に接続された切り換えスイッチ１５２を備え、こ
の切り換えスイッチ１５２によって、充放電用キャパシ
タ１５１の一方の電極との接続を電圧可変型の充電用電
源１５０の高電圧部と放電用抵抗体１５３とに交互に切
り換えるように構成されている。また、充放電用キャパ
シタ１５１の他方の電極は、図４（ａ）に示す左側の回
路においては充電用電源１５０の低電圧部に接続され、
図４（ａ）に示す右側の回路においては、放電用抵抗体
１５３に接続されている。そして、図４（ａ）に示す右
側の回路において、充放電用キャパシタ１５１の他方の
電極と放電用抵抗体１５３との間に、被試験デバイス１
５４を介在させて、被試験デバイスのＥＳＤ試験を行う
ように構成されている。As shown in FIG. 4A, the evaluation circuit is composed of two circuits (the circuit on the left side shown in FIG. 4A) provided in parallel with the charging / discharging capacitor 151 having a capacitance C = 100 pF. And a circuit on the right side), and a charging power source 150,
And a discharge resistor 153 having a resistance R = 1.5 kΩ. Then, a changeover switch 152 connected to one electrode of the charging / discharging capacitor 151 is provided, and the changeover switch 152 connects the one electrode of the charging / discharging capacitor 151 to the high voltage of the voltage variable type charging power supply 150. The voltage unit and the discharge resistor 153 are alternately switched. The other electrode of the charging / discharging capacitor 151 is connected to the low voltage portion of the charging power source 150 in the circuit on the left side shown in FIG.
In the circuit on the right side shown in FIG. 4A, the discharge resistor 153 is connected. Then, in the circuit on the right side shown in FIG. 4A, the device under test 1 is provided between the other electrode of the charging / discharging capacitor 151 and the discharging resistor 153.
The device 54 is configured to perform the ESD test with the device 54 interposed.
【００１１】この評価回路を用いたＥＳＤ試験では、ま
ず切り換えスイッチ１５２により、充放電用キャパシタ
１５１の一方の電極を充電用電源１５０に接続すると、
図４（ａ）に示す左側の回路が閉回路になり、充電用電
源１５０によって充放電用キャパシタ１５１の充電電圧
が例えば４０００Ｖになるように電荷が蓄積される。そ
の後、切り換えスイッチ１５２により、充放電用キャパ
シタ１５１の一方の電極を放電用抵抗体１５３に接続す
ると、図４（ｂ）に示す右側の回路が閉回路になり、充
放電用キャパシタ１５１に蓄積されている電荷が放電用
抵抗体１５３を経て被試験デバイス１５４である半導体
集積回路装置に印加される。In the ESD test using this evaluation circuit, first, when one electrode of the charging / discharging capacitor 151 is connected to the charging power source 150 by the changeover switch 152,
The circuit on the left side shown in FIG. 4A becomes a closed circuit, and the charging power source 150 accumulates electric charges so that the charging voltage of the charging / discharging capacitor 151 becomes 4000 V, for example. After that, when one electrode of the charging / discharging capacitor 151 is connected to the discharging resistor 153 by the changeover switch 152, the circuit on the right side shown in FIG. 4B is closed and accumulated in the charging / discharging capacitor 151. Is applied to the semiconductor integrated circuit device, which is the device under test 154, through the discharging resistor 153.
【００１２】このとき、図４（ｂ）に示すようなＨＢＭ
放電波形規定に基づいて試験が行われる。図４（ｂ）に
おいて、横軸はストレス印加時間、縦軸はサージ電流
（Ａ）、Ｔｒは立ち上がり時間（ｎｓ）、Ｔｄは減衰時
間（ｎｓ）を表している。At this time, the HBM as shown in FIG.
The test is performed based on the discharge waveform specification. In FIG. 4B, the horizontal axis represents stress application time, the vertical axis represents surge current (A), Tr represents rise time (ns), and Td represents decay time (ns).
【００１３】図３に示す従来の半導体集積回路装置にお
いて、通常使用状態では、電源ライン１１９及び接地ラ
イン１２０には、それぞれ電源電圧ＶＤＤ及び接地電圧
ＶＳＳが接続されている。一方、ＨＢＭ試験規格による
ＥＳＤ試験は、電源ライン１１９は、電位を固定せずオ
ープン状態にし、接地ライン１２０は、接地電圧ＶＳＳ
に固定した状態で行なわれる。つまり、図４（ａ）に示
す評価回路の右側の回路において、充放電用キャパシタ
１５１の２つの電極間の電圧が、放電用抵抗体１５３
と、半導体集積回路装置（被試験デバイス１５４）とに
印加される。このとき、入力回路と出力回路との外部接
続用パッド（入力回路及び入力回路の外部接続用回路は
図示せず）とには、放電用抵抗体１５３によって電圧降
下した電圧が印加される。なお、図３に示す出力回路の
外部接続用パッド１０１には、正又は負の電荷が印加さ
れ、ＥＳＤ規格を満足するか否かが判定される。In the conventional semiconductor integrated circuit device shown in FIG. 3, in the normal use state, the power supply voltage VDD and the ground voltage VSS are connected to the power supply line 119 and the ground line 120, respectively. On the other hand, in the ESD test according to the HBM test standard, the power supply line 119 is opened without fixing the potential, and the ground line 120 is connected to the ground voltage VSS.
It is held in a fixed state. That is, in the circuit on the right side of the evaluation circuit shown in FIG. 4A, the voltage between the two electrodes of the charging / discharging capacitor 151 is equal to the discharging resistor 153.
And the semiconductor integrated circuit device (device under test 154). At this time, the voltage dropped by the discharging resistor 153 is applied to the external connection pad (the input circuit and the external connection circuit of the input circuit are not shown) between the input circuit and the output circuit. Positive or negative charges are applied to the external connection pad 101 of the output circuit shown in FIG. 3 to determine whether or not the ESD standard is satisfied.
【００１４】[0014]
【発明が解決しようとする課題】ところが、図３に示す
従来の半導体集積回路装置に対して、ＨＢＭ試験規格
（ＶＳＳ接地）によるＥＳＤ試験をした場合、出力回路
１０３のＮＭＩＳトランジスタ１１２が集中的に破壊さ
れたり、耐圧低下が生じるという不具合があった。However, when the conventional semiconductor integrated circuit device shown in FIG. 3 is subjected to the ESD test according to the HBM test standard (VSS ground), the NMIS transistors 112 of the output circuit 103 are concentrated. There was a problem that it was destroyed and the breakdown voltage decreased.
【００１５】このＮＭＩＳトランジスタ１１２の破壊や
耐圧低下は、以下の要因によるものであると思われる。It is considered that the breakdown and the reduction in breakdown voltage of the NMIS transistor 112 are due to the following factors.
【００１６】すなわち、電源ライン１１９をオープン状
態にし、接地ライン１２０を接地電圧ＶＳＳに固定した
状態で、外部接続用パッド１０１に正電荷を印加した場
合、外部接続用パッド１０１から電源ライン１１９に至
る回路において、ＰＭＩＳトランジスタ１０５のドレイ
ン領域と基板領域との間のｐｎ接合部が寄生順方向ダイ
オード１０９となり、ＰＭＩＳトランジスタ１１１のド
レイン領域と基板領域との間のｐｎ接合部が寄生順方向
ダイオード１１３となる。一方、外部接続用パッド１０
１から接地ライン１２０に至る回路において、ＮＭＩＳ
トランジスタ１０６のドレイン領域と基板領域との間の
ｐｎ接合部が寄生逆方向ダイオード１１０となり、ＮＭ
ＩＳトランジスタ１１２のドレイン領域と基板領域との
間のｐｎ接合部が寄生逆方向ダイオード１１４となる。That is, when a positive charge is applied to the external connection pad 101 with the power supply line 119 in an open state and the ground line 120 fixed to the ground voltage VSS, the external connection pad 101 reaches the power supply line 119. In the circuit, the pn junction between the drain region of the PMIS transistor 105 and the substrate region becomes the parasitic forward diode 109, and the pn junction between the drain region of the PMIS transistor 111 and the substrate region becomes the parasitic forward diode 113. Become. On the other hand, the pad 10 for external connection
In the circuit from 1 to the ground line 120, the NMIS
The pn junction between the drain region of the transistor 106 and the substrate region becomes the parasitic reverse diode 110,
A pn junction between the drain region of the IS transistor 112 and the substrate region serves as a parasitic reverse diode 114.
【００１７】このため、外部接続用パッド１０１に印加
された正電荷は、寄生順方向ダイオード１０９及び１１
３を通って電源ライン１１９に流れ込み、電源ライン１
１９の電位が上昇し、それに伴って第２のプリバッファ
１１７の電源電圧供給用端子の電位が上昇する。このと
き、静電放電保護回路１０２のＮＭＩＳトランジスタ１
０６のゲートの電位は接地電位に固定されＯＦＦ状態
で、内部回路１２１の出力が不定状態となるため、第２
のプリバッファ１１７の電源電圧供給用端子の電位が上
昇することにより、第２のプリバッファ１１７は“Ｈ”
レベルを出力する場合があり、出力回路１０３のＮＭＩ
Ｓトランジスタ１１２がＯＮ状態になる。このように、
ＮＭＩＳトランジスタ１０６に比べてＮＭＩＳトランジ
スタ１１２の方が先にトランジスタがＯＮ状態となる
と、静電放電電流（サージ電流）がＮＭＩＳトランジス
タ１１２に集中して流れるため、ＮＭＩＳトランジスタ
１１２が集中的に破壊され、耐圧低下が生じると考えら
れる。Therefore, the positive charges applied to the external connection pad 101 are transmitted to the parasitic forward diodes 109 and 11.
3 to the power line 119, and the power line 1
The potential of 19 rises, and accordingly, the potential of the power supply voltage supply terminal of the second pre-buffer 117 rises. At this time, the NMIS transistor 1 of the electrostatic discharge protection circuit 102
Since the potential of the gate of 06 is fixed to the ground potential and is in the OFF state, the output of the internal circuit 121 is in an indefinite state.
The potential of the power supply voltage supply terminal of the pre-buffer 117 rises, so that the second pre-buffer 117 becomes "H".
The level may be output, and the NMI of the output circuit 103 may be output.
The S transistor 112 is turned on. in this way,
When the NMIS transistor 112 is turned on earlier than the NMIS transistor 106, the electrostatic discharge current (surge current) flows concentratedly in the NMIS transistor 112, so that the NMIS transistor 112 is intensively destroyed. It is considered that the breakdown voltage is reduced.
【００１８】本発明の目的は、ＨＢＭ試験規格によるサ
ージ試験を満足することができるＥＳＤ保護能力を有す
る静電放電保護回路を備えた半導体集積回路装置を提供
することにある。An object of the present invention is to provide a semiconductor integrated circuit device provided with an electrostatic discharge protection circuit having an ESD protection capability capable of satisfying a surge test according to the HBM test standard.
【００１９】[0019]
【課題を解決するための手段】本発明の半導体集積回路
装置は、外部接続用パッドと、外部接続用パッドに接続
された静電放電保護回路と、外部接続用パッドに接続さ
れた出力回路と、出力回路に接続された出力プリバッフ
ァ回路と、出力プリバッファ回路に接続され、出力プリ
バッファ回路からの出力信号を“Ｌ”レベルに固定する
ための出力信号固定用回路と、静電放電保護回路、出力
回路及び出力プリバッファ回路に電源電圧を供給するた
めの電源ライン及び接地ラインとを備えている。A semiconductor integrated circuit device according to the present invention includes an external connection pad, an electrostatic discharge protection circuit connected to the external connection pad, and an output circuit connected to the external connection pad. , An output prebuffer circuit connected to the output circuit, an output signal fixing circuit connected to the output prebuffer circuit for fixing the output signal from the output prebuffer circuit to the “L” level, and electrostatic discharge protection A power supply line and a ground line for supplying a power supply voltage to the circuit, the output circuit, and the output prebuffer circuit are provided.
【００２０】この構成によれば、出力プリバッファ回路
に接続された出力信号固定用回路により、ＥＳＤ試験に
おいて外部接続用パッドに正電荷を印加することで電源
ラインの電位が上昇しても、出力プリバッファ回路の出
力からは“Ｈ”レベルが出力されず、“Ｌ”レベルを出
力する。これにより、ＥＳＤ試験において外部接続用パ
ッドに正電荷を印加された時に、出力回路のＮＭＩＳト
ランジスタがＯＦＦ状態となり、印加された正電荷は静
電放電保護回路のＮＭＩＳトランジスタを介して接地ラ
インへと流れる。よって、出力回路内のいずれかの素子
のみに電流が集中することによるサージ破壊を抑制する
ことができ、サージ耐圧の高い半導体集積回路装置が得
られる。According to this structure, the output signal fixing circuit connected to the output pre-buffer circuit applies the positive charge to the external connection pad in the ESD test to increase the potential of the power supply line. The "H" level is not output from the output of the pre-buffer circuit, but the "L" level is output. As a result, when a positive charge is applied to the external connection pad in the ESD test, the NMIS transistor of the output circuit is turned off, and the applied positive charge is transferred to the ground line via the NMIS transistor of the electrostatic discharge protection circuit. Flowing. Therefore, it is possible to suppress the surge breakdown due to the current concentration in only one of the elements in the output circuit, and to obtain the semiconductor integrated circuit device having a high surge withstand voltage.
【００２１】上記半導体集積回路装置において、出力信
号固定用回路は、第１の容量と第２の容量を有し、第１
の容量は、一端がプリバッファ回路のプリバッファの出
力端子に接続され、他端が接地ラインに接続されてお
り、第２の容量は、一端がプリバッファの入力端子に接
続され、他端が電源ラインに接続されている。この構成
によってプリバッファ回路の出力信号を“Ｌ”レベルに
することができる。In the above semiconductor integrated circuit device, the output signal fixing circuit has a first capacitance and a second capacitance, and
The second capacitor has one end connected to the prebuffer output terminal of the prebuffer circuit and the other end connected to the ground line, and the second capacitor has one end connected to the prebuffer input terminal and the other end. It is connected to the power line. With this configuration, the output signal of the pre-buffer circuit can be set to "L" level.
【００２２】また、上記半導体集積回路装置において、
静電放電保護回路は、ソースが電源ラインに接続され、
ドレインが外部接続用パッドに接続され、ｎ型基板領域
が電源ラインに接続されている第１のＰＭＩＳトランジ
スタと、ソースが接地ラインに接続され、ドレインが外
部接続用パッドに接続され、ｐ型基板領域が接地ライン
に接続されている第１のＮＭＩＳトランジスタとを有
し、出力プリバッファ回路は、最終段に電源供給用端子
が電源ラインに接続された第１のプリバッファを有する
第１のプリバッファ回路と、最終段に電源供給用端子が
電源ラインに接続された第２のプリバッファを有する第
２のプリバッファ回路とを有し、出力回路は、ソースが
電源ラインに接続され、ドレインが外部接続用パッドに
接続され、ゲートが第１のプリバッファの出力端子に接
続され、ｎ型基板領域が電源ラインに接続されている第
２のＰＭＩＳトランジスタと、ソースが接地ラインに接
続され、ドレインが外部接続用パッドに接続され、ゲー
トが第２のプリバッファの出力端子に接続され、ｐ型基
板領域が接地ラインに接続されている第２のＮＭＩＳト
ランジスタとを有し、出力信号固定用回路は、一端が出
力プリバッファ回路の第２のプリバッファの出力端子に
接続され、他端は接地ラインに接続されている第１の容
量と、一端が出力プリバッファ回路の第２のプリバッフ
ァの入力端子に接続され、他端は電源ラインに接続され
ている第２の容量を有していることにより、ＥＳＤ試験
中に、第２のプリバッファ回路の出力を“Ｌ”レベルに
することができ、第２のＮＭＩＳトランジスタをＯＦＦ
状態にすることができる。よって、第２のＮＭＩＳトラ
ンジスタにサージ電流が集中してサージ耐圧が低下する
のを抑制することができる。In the above semiconductor integrated circuit device,
In the electrostatic discharge protection circuit, the source is connected to the power line,
A first PMIS transistor having a drain connected to an external connection pad and an n-type substrate region connected to a power supply line, a source connected to a ground line, a drain connected to an external connection pad, and a p-type substrate A first NMIS transistor whose region is connected to the ground line, and the output pre-buffer circuit has a first pre-buffer having a first pre-buffer having a power supply terminal connected to the power supply line at the final stage. The output circuit has a buffer circuit and a second pre-buffer circuit having a second pre-buffer with a power supply terminal connected to the power supply line at the final stage. The output circuit has a source connected to the power supply line and a drain connected to A second PMIS transistor connected to the external connection pad, having its gate connected to the output terminal of the first prebuffer and having its n-type substrate region connected to the power supply line. And a source connected to the ground line, a drain connected to the external connection pad, a gate connected to the output terminal of the second pre-buffer, and a p-type substrate region connected to the ground line. The output signal fixing circuit has an NMIS transistor, one end of which is connected to the output terminal of the second prebuffer of the output prebuffer circuit and the other end of which is connected to the ground line, and Is connected to the input terminal of the second pre-buffer of the output pre-buffer circuit, and the other end has the second capacitance connected to the power supply line, so that the second pre-buffer is The output of the circuit can be set to "L" level and the second NMIS transistor is turned off.
Can be in a state. Therefore, it is possible to prevent the surge withstand voltage from being reduced due to the surge current being concentrated in the second NMIS transistor.
【００２３】また、上記半導体集積回路装置において、
出力信号固定用回路は、ＮＯＲ型プリバッファと第３の
容量と抵抗体を有し、ＮＯＲ型プリバッファは、出力端
子が出力回路に接続され、第１の入力端子がプリバッフ
ァ回路のプリバッファの出力端子に接続され、第２の入
力端子が第３の容量及び抵抗体の各一端に接続されてお
り、第３の容量は、一端がＮＯＲ型プリバッファの第２
の入力端子に接続され、他端が電源ラインに接続されて
おり、抵抗体は、一端がＮＯＲ型プリバッファの第２の
入力端子に接続され、他端が接地ラインに接続されてい
る。この構成によってプリバッファ回路の出力信号を
“Ｌ”レベルにすることができる。In the above semiconductor integrated circuit device,
The output signal fixing circuit has a NOR type prebuffer, a third capacitor and a resistor. In the NOR type prebuffer, the output terminal is connected to the output circuit and the first input terminal is the prebuffer of the prebuffer circuit. Is connected to the output terminal of the NOR capacitor and the second input terminal is connected to one end of each of the third capacitor and the resistor. The third capacitor has one end connected to the second end of the NOR type prebuffer.
Of the NOR type prebuffer, and the other end of the resistor is connected to the ground line. With this configuration, the output signal of the pre-buffer circuit can be set to "L" level.
【００２４】また、半導体集積回路装置において、静電
放電保護回路は、ソースが電源ラインに接続され、ドレ
インが外部接続用パッドに接続され、ｎ型基板領域が電
源ラインに接続されている第１のＰＭＩＳトランジスタ
と、ソースが接地ラインに接続され、ドレインが外部接
続用パッドに接続され、ｐ型基板領域が接地ラインに接
続されている第１のＮＭＩＳトランジスタとを有し、出
力プリバッファ回路は、最終段に電源供給用端子が電源
ラインに接続された第１のプリバッファを有する第１の
プリバッファ回路と、最終段に電源供給用端子が電源ラ
インに接続された第２のプリバッファを有する第２のプ
リバッファ回路とを有し、出力回路は、ソースが電源ラ
インに接続され、ドレインが外部接続用パッドに接続さ
れ、ゲートが第１のプリバッファの出力端子に接続さ
れ、ｎ型基板領域が電源ラインに接続されている第２の
ＰＭＩＳトランジスタと、ソースが接地ラインに接続さ
れ、ドレインが外部接続用パッドに接続され、ゲートが
第２のプリバッファの出力端子に接続され、ｐ型基板領
域が接地ラインに接続されている第２のＮＭＩＳトラン
ジスタとを有し、出力信号固定用回路は、ＮＯＲ型プリ
バッファと第３の容量と抵抗体を有し、ＮＯＲ型プリバ
ッファは、第２のＮＭＩＳトランジスタと第２のプリバ
ッファとの間に配置され、出力端子が第２のＭＩＳトラ
ンジスタのゲートに接続され、第１の入力端子が第２の
プリバッファの出力端子に接続され、第２の入力端子が
第３の容量及び抵抗体の各一端に接続されており、第３
の容量は、一端がＮＯＲ型プリバッファの第２の入力端
子に接続され、他端が電源ラインに接続されており、抵
抗体は、一端がＮＯＲ型プリバッファの第２の入力端子
に接続され、他端が接地ラインに接続されている。これ
により、ＥＳＤ試験中に、第２のプリバッファ回路の出
力を“Ｌ”レベルにすることができ、第２のＮＭＩＳト
ランジスタをＯＦＦ状態にすることができる。よって、
第２のＮＭＩＳトランジスタにサージ電流が集中してサ
ージ耐圧が低下するのを抑制することができる。In the semiconductor integrated circuit device, the electrostatic discharge protection circuit has the source connected to the power supply line, the drain connected to the external connection pad, and the n-type substrate region connected to the power supply line. And a first NMIS transistor having a source connected to the ground line, a drain connected to the pad for external connection, and a p-type substrate region connected to the ground line. , A first pre-buffer circuit having a first pre-buffer having a power supply terminal connected to the power supply line in the final stage, and a second pre-buffer having a power supply terminal connected to the power supply line in the final stage. A second pre-buffer circuit having the output circuit, the output circuit has a source connected to a power supply line, a drain connected to an external connection pad, and a gate connected to the first pre-buffer circuit. A second PMIS transistor connected to the output terminal of the prebuffer and having the n-type substrate region connected to the power supply line, a source connected to the ground line, a drain connected to the external connection pad, and a gate connected to the second A second NMIS transistor connected to the output terminal of the pre-buffer and having the p-type substrate region connected to the ground line. The output signal fixing circuit includes a NOR-type pre-buffer, a third capacitance and a resistor. A NOR type prebuffer is disposed between the second NMIS transistor and the second prebuffer, the output terminal is connected to the gate of the second MIS transistor, and the first input terminal is The second input terminal is connected to the output terminal of the second pre-buffer, and the second input terminal is connected to each end of the third capacitor and the resistor.
The capacitor has one end connected to the second input terminal of the NOR type prebuffer and the other end connected to the power supply line, and the resistor has one end connected to the second input terminal of the NOR type prebuffer. , The other end is connected to the ground line. As a result, the output of the second pre-buffer circuit can be set to the “L” level during the ESD test, and the second NMIS transistor can be turned off. Therefore,
It is possible to prevent the surge withstand voltage from decreasing due to the concentration of the surge current in the second NMIS transistor.
【００２５】[0025]
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態の静電放電保護回路を有する半導体
集積回路装置の出力回路及びその周辺の構成を示す電気
回路図である。図１に示すように、この半導体集積回路
装置は、外部接続用パッド１と、静電放電保護回路２
と、出力回路３と、出力プリバッファ回路４と、内部回
路２１と、出力信号固定用回路１９を備えており、静電
放電保護回路２によって外部接続用パッド１から侵入す
るサージから出力回路３を保護するように構成されてい
る。本実施形態の特徴は、ＥＳＤ試験時に出力プリバッ
ファ４の出力信号を制御する出力信号固定用回路１９が
設けられている点である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG. 1 is an electric circuit showing a configuration of an output circuit of a semiconductor integrated circuit device having an electrostatic discharge protection circuit according to a first embodiment of the present invention and its peripheral configuration. It is a figure. As shown in FIG. 1, this semiconductor integrated circuit device includes an external connection pad 1 and an electrostatic discharge protection circuit 2.
The output circuit 3, the output pre-buffer circuit 4, the internal circuit 21, and the output signal fixing circuit 19 are provided, and the electrostatic discharge protection circuit 2 protects the output circuit 3 from the surge entering from the external connection pad 1. Is configured to protect. A feature of the present embodiment is that an output signal fixing circuit 19 that controls the output signal of the output pre-buffer 4 during the ESD test is provided.
【００２６】静電放電保護回路２は、外部接続用パッド
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８とを有している。そして、ＰＭ
ＩＳトランジスタ５は、電源電圧ＶＤＤを供給するため
の電源ライン２２に接続されるソースと、第１の抵抗体
７を介在させて電源ライン２２に接続されるゲートと、
外部接続用パッド１に接続されるドレインと、電源ライ
ン２２に接続される基板領域（ｎウェル）とを有してい
る。また、ＮＭＯＳ型トランジスタ６は、接地電圧ＶＳ
Ｓを供給するための接地ライン２０に接続されるソース
と、第２の抵抗体８を介在させて接地ライン２０に接続
されるゲートと、外部接続用パッド１に接続されるドレ
インと、接地ライン２０に接続される基板領域（ｐウェ
ル）とを有している。The electrostatic discharge protection circuit 2 is provided between the external connection pad 1 and the output circuit 3, and has a PMIS transistor 5, an NMIS transistor 6, a first resistor 7 and a second resistor. And a body 8. And PM
The IS transistor 5 has a source connected to the power supply line 22 for supplying the power supply voltage VDD, a gate connected to the power supply line 22 with the first resistor 7 interposed therebetween.
It has a drain connected to the external connection pad 1 and a substrate region (n well) connected to the power supply line 22. Further, the NMOS transistor 6 has a ground voltage VS.
A source connected to the ground line 20 for supplying S, a gate connected to the ground line 20 with the second resistor 8 interposed, a drain connected to the external connection pad 1, and a ground line. And a substrate region (p well) connected to 20.
【００２７】出力回路３は、静電放電保護回路２と出力
プリバッファ回路４との間に設けられており、Ｈ側出力
回路となるＰＭＩＳトランジスタ１１と、Ｌ側出力回路
となるＮＭＩＳトランジスタ１２とを有している。そし
て、ＰＭＩＳトランジスタ１１は、電源ライン２２に接
続されるソースと、出力プリバッファ回路４の第１のプ
リバッファ１５の出力端子に接続されるゲートと、外部
接続用パッド１に接続されるドレインと、電源ライン２
２に接続される基板領域（ｎウェル）とを有している。
また、ＮＭＩＳトランジスタ１２は、接地ライン２０に
接続されるソースと、出力プリバッファ回路４の第２の
プリバッファ１７の出力端子に接続されるゲートと、外
部接続用パッド１に接続されるドレインと、接地ライン
２０に接続される基板領域（ｐウェル）とを有してい
る。The output circuit 3 is provided between the electrostatic discharge protection circuit 2 and the output pre-buffer circuit 4, and has a PMIS transistor 11 that serves as an H-side output circuit and an NMIS transistor 12 that serves as an L-side output circuit. have. The PMIS transistor 11 has a source connected to the power supply line 22, a gate connected to the output terminal of the first prebuffer 15 of the output prebuffer circuit 4, and a drain connected to the external connection pad 1. , Power line 2
Substrate region (n-well) connected to 2.
The NMIS transistor 12 has a source connected to the ground line 20, a gate connected to the output terminal of the second prebuffer 17 of the output prebuffer circuit 4, and a drain connected to the external connection pad 1. , And a substrate region (p well) connected to the ground line 20.
【００２８】出力プリバッファ回路４は、内部回路２１
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、電源ライン２２に接続される電源電圧
供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＰＭＩＳトランジスタ１１のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。また、第２のプリバッファ１
７には、電源ライン２２に接続される電源電圧供給用端
子と、接地ライン２０に接続される接地端子と、出力回
路３のＮＭＩＳトランジスタ１２のゲートに接続される
出力端子と、内部回路２１に接続される入力端子とが設
けられている。なお、第１のプリバッファ回路１６及び
第２のプリバッファ回路１８には、内部回路２１からの
出力信号の増幅度合いに応じて、それぞれ複数のプリバ
ッファが設けられている。そして、第１のプリバッファ
回路１６内の最終段の第１のプリバッファ１５の出力端
子と、第２のプリバッファ回路１８内の最終段の第２の
プリバッファ１７の出力端子とからは、高低が逆又は同
一の出力信号が出力されるように、第１，第２のプリバ
ッファ回路１６，１８は構成されている。The output prebuffer circuit 4 includes an internal circuit 21.
A first pre-buffer circuit 16 provided between the internal circuit 21 and the output circuit 3 and having a first pre-buffer 15 at the final stage; Second with a second pre-buffer 17 in the last stage
The pre-buffer circuit 18 of FIG. The first pre-buffer 15 has a power supply voltage supply terminal connected to the power supply line 22, a ground terminal connected to the ground line 20, and an output terminal connected to the gate of the PMIS transistor 11 of the output circuit 3. , And an input terminal connected to the internal circuit 21. Also, the second pre-buffer 1
Reference numeral 7 denotes a power supply voltage supply terminal connected to the power supply line 22, a ground terminal connected to the ground line 20, an output terminal connected to the gate of the NMIS transistor 12 of the output circuit 3, and an internal circuit 21. An input terminal to be connected is provided. The first pre-buffer circuit 16 and the second pre-buffer circuit 18 are respectively provided with a plurality of pre-buffers according to the amplification degree of the output signal from the internal circuit 21. Then, from the output terminal of the first pre-buffer 15 at the final stage in the first pre-buffer circuit 16 and the output terminal of the second pre-buffer 17 at the final stage in the second pre-buffer circuit 18, The first and second pre-buffer circuits 16 and 18 are configured so that output signals whose heights are reversed or the same are output.
【００２９】出力信号固定用回路１９は、ＥＳＤ試験中
にＬ側出力回路となるＮＭＩＳトランジスタ１２のゲー
トに接続されている第２のプリバッファ回路１８の出力
信号を“Ｌ”レベルに固定するためのものであり、第１
の容量１９ａと第２の容量１９ｂとを有している。そし
て、第１の容量１９ａは、一端が第２のプリバッファ１
７の出力端子に接続され、他端が接地ライン２０に接続
されている。また、第２の容量１９ｂは、一端が第２の
プリバッファ１７の入力端子に接続され、他端が電源ラ
イン２２に接続されている。なお、出力信号固定用回路
１９は、ＥＳＤ試験時に第２のプリバッファ回路１８の
出力信号を“Ｌ”に固定することができれば良いため、
容量の個数及び第２のプリバッファ回路１８内での接続
場所は上記した個数及び場所に限定するものではない。The output signal fixing circuit 19 fixes the output signal of the second pre-buffer circuit 18 connected to the gate of the NMIS transistor 12 serving as the L side output circuit during the ESD test to "L" level. And the first
19a and a second capacitor 19b. The first capacitor 19a has a second pre-buffer 1 at one end.
7 is connected to the output terminal, and the other end is connected to the ground line 20. The second capacitor 19b has one end connected to the input terminal of the second prebuffer 17 and the other end connected to the power supply line 22. The output signal fixing circuit 19 is only required to be able to fix the output signal of the second pre-buffer circuit 18 to “L” during the ESD test.
The number of capacitors and the connection place in the second pre-buffer circuit 18 are not limited to the above number and place.
【００３０】第１の実施形態における半導体集積回路装
置によれば、出力信号固定用回路１９によって、内部回
路２１からの信号が不定状態になっても、第２のプリバ
ッファ回路１８の出力信号は“Ｌ”レベルに固定される
ため、出力回路３のＬ側出力回路となるＮＭＩＳトラン
ジスタ１２のゲートは“Ｌ”レベルとなり、ＮＭＩＳト
ランジスタ１２はＯＦＦ状態となる。従って、図４
（ａ）に示す評価回路を用いて、図４（ｂ）に示すよう
なＨＢＭ放電波形規定に基づいてＥＳＤ試験を行った場
合、第２のプリバッファ１７の電源電圧供給用端子が接
続されている電源ライン２２の電位が上昇しても、出力
回路３のＮＭＩＳトランジスタ１２のゲートは、出力信
号固定用回路１９によって“Ｌ”レベルに固定すること
ができるので、ＮＭＩＳトランジスタ１２のサージ電流
の集中による破壊やサージ耐圧の低下を防止することが
できる。According to the semiconductor integrated circuit device of the first embodiment, even if the output signal fixing circuit 19 causes the signal from the internal circuit 21 to be in an indefinite state, the output signal of the second pre-buffer circuit 18 remains unchanged. Since it is fixed to the “L” level, the gate of the NMIS transistor 12 which is the L-side output circuit of the output circuit 3 becomes the “L” level, and the NMIS transistor 12 is turned off. Therefore, FIG.
When the ESD test is performed based on the HBM discharge waveform regulation as shown in FIG. 4B using the evaluation circuit shown in FIG. 4A, the power supply voltage supply terminal of the second pre-buffer 17 is connected. Even if the potential of the power supply line 22 is increased, the gate of the NMIS transistor 12 of the output circuit 3 can be fixed to the “L” level by the output signal fixing circuit 19, so that the surge current of the NMIS transistor 12 is concentrated. It is possible to prevent the breakdown and the reduction of the surge withstand voltage due to.
【００３１】以上の作用について、さらに詳しく説明す
る。図１に示す半導体集積回路装置において、ＥＳＤ試
験の際に外部接続用パッド１に正電荷を印加すると、外
部接続用パッド１から電源ライン２２に至る回路におい
て、ＰＭＩＳトランジスタ５のドレイン領域と基板領域
（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード
９となり、ＰＭＩＳトランジスタ１１のドレイン領域と
基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダ
イオード１３となる。一方、外部接続用パッド１から接
地ライン２０に至る回路において、ＮＭＩＳトランジス
タ６のドレイン領域と基板領域（ｐウェル）との間のｐ
ｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳト
ランジスタ１２のドレイン領域と基板領域（ｐウェル）
との間のｐｎ接合が寄生逆方向ダイオード１４となる。The above operation will be described in more detail. In the semiconductor integrated circuit device shown in FIG. 1, when a positive charge is applied to the external connection pad 1 during the ESD test, in the circuit from the external connection pad 1 to the power supply line 22, the drain region of the PMIS transistor 5 and the substrate region The pn junction with (n well) serves as the parasitic forward diode 9, and the pn junction between the drain region of the PMIS transistor 11 and the substrate region (n well) serves as the parasitic forward diode 13. On the other hand, in the circuit from the external connection pad 1 to the ground line 20, p between the drain region of the NMIS transistor 6 and the substrate region (p well) is used.
The n-junction becomes the parasitic reverse diode 10, and the drain region of the NMIS transistor 12 and the substrate region (p well)
The pn junction between and becomes the parasitic reverse diode 14.
【００３２】このため、外部接続用パッド１に印加され
た正電荷は、寄生順方向ダイオード９及び１３を通って
電源ライン２２に流れ込み、電源ライン２２の電位が上
昇する。Therefore, the positive charges applied to the external connection pad 1 flow into the power supply line 22 through the parasitic forward diodes 9 and 13, and the potential of the power supply line 22 rises.
【００３３】これにより、出力プリバッファ回路４はあ
たかも電源が投入された状態となる。また、この時、内
部回路２１からの信号は不定状態である。しかし、出力
信号固定用回路１９により、第２のプリバッファ回路１
８の出力信号は“Ｌ”レベルに固定され、出力回路３の
ＮＭＩＳトランジスタ１２はＯＦＦ状態となる。従っ
て、出力回路３のＮＭＩＳトランジスタ１２が静電放電
保護回路２のＮＭＩＳトランジスタ６よりも先にＯＮ状
態になるのを防止することができるので、サージ電流の
集中による破壊やサージ耐圧の低下を防止することがで
きる。As a result, the output prebuffer circuit 4 is in a state where the power is turned on. At this time, the signal from the internal circuit 21 is in an undefined state. However, the output signal fixing circuit 19 causes the second pre-buffer circuit 1 to
The output signal of 8 is fixed at "L" level, and the NMIS transistor 12 of the output circuit 3 is turned off. Therefore, it is possible to prevent the NMIS transistor 12 of the output circuit 3 from being turned on before the NMIS transistor 6 of the electrostatic discharge protection circuit 2 is prevented, so that the breakdown due to the concentration of the surge current and the drop of the surge withstand voltage are prevented. can do.
【００３４】（第２の実施形態）図２は、本発明の第２
の実施形態の静電放電保護回路を有する半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図で
ある。図２に示すように、この半導体集積回路装置は、
外部接続用パッド１と、静電放電保護回路２と、出力回
路３と、出力プリバッファ回路４と、内部回路２１と、
出力信号固定用回路２６を備えており、静電放電保護回
路２によって外部接続用パッド１から侵入するサージか
ら出力回路３を保護するように構成されている。本実施
形態の特徴は、ＥＳＤ試験時に出力プリバッファ４の出
力信号を制御する出力信号固定用回路２６が設けられて
いる点である。(Second Embodiment) FIG. 2 shows a second embodiment of the present invention.
FIG. 3 is an electric circuit diagram showing a configuration of an output circuit of the semiconductor integrated circuit device having the electrostatic discharge protection circuit of the embodiment of FIG. As shown in FIG. 2, this semiconductor integrated circuit device is
An external connection pad 1, an electrostatic discharge protection circuit 2, an output circuit 3, an output prebuffer circuit 4, an internal circuit 21,
An output signal fixing circuit 26 is provided, and the electrostatic discharge protection circuit 2 is configured to protect the output circuit 3 from a surge entering from the external connection pad 1. A feature of this embodiment is that an output signal fixing circuit 26 that controls the output signal of the output pre-buffer 4 during the ESD test is provided.
【００３５】静電放電保護回路２は、外部接続用パッド
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８とを有している。そして、ＰＭ
ＩＳトランジスタ５は、電源電圧ＶＤＤを供給するため
の電源ライン２２に接続されるソースと、第１の抵抗体
７を介在させて電源ライン２２に接続されるゲートと、
外部接続用パッド１に接続されるドレインと、電源ライ
ン２２に接続される基板領域（ｎウェル）とを有してい
る。また、ＮＭＯＳ型トランジスタ６は、接地電圧ＶＳ
Ｓを供給するための接地ライン２０に接続されるソース
と、第２の抵抗体８を介在させて接地ライン２０に接続
されるゲートと、外部接続用パッド１に接続されるドレ
インと、接地ライン２０に接続される基板領域（ｐウェ
ル）とを有している。The electrostatic discharge protection circuit 2 is provided between the external connection pad 1 and the output circuit 3, and has a PMIS transistor 5, an NMIS transistor 6, a first resistor 7 and a second resistor. And a body 8. And PM
The IS transistor 5 has a source connected to the power supply line 22 for supplying the power supply voltage VDD, a gate connected to the power supply line 22 with the first resistor 7 interposed therebetween.
It has a drain connected to the external connection pad 1 and a substrate region (n well) connected to the power supply line 22. Further, the NMOS transistor 6 has a ground voltage VS.
A source connected to the ground line 20 for supplying S, a gate connected to the ground line 20 with the second resistor 8 interposed, a drain connected to the external connection pad 1, and a ground line. And a substrate region (p well) connected to 20.
【００３６】出力回路３は、静電放電保護回路２と出力
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２とを有
している。そして、ＰＭＩＳトランジスタ１１は、電源
ライン２２に接続されるソースと、出力プリバッファ回
路４の第１のプリバッファ１５の出力端子に接続される
ゲートと、外部接続用パッド１に接続されるドレイン
と、電源ライン２２に接続される基板領域（ｎウェル）
とを有している。また、ＮＭＩＳトランジスタ１２は、
接地ライン２０に接続されるソースと、出力プリバッフ
ァ回路４のＮＯＲ型プリバッファ２３の出力端子に接続
されるゲートと、外部接続用パッド１に接続されるドレ
インと、接地ライン２０に接続される基板領域（ｐウェ
ル）とを有している。The output circuit 3 is provided between the electrostatic discharge protection circuit 2 and the output pre-buffer circuit 4, and the PMIS is provided.
It has a transistor 11 and an NMIS transistor 12. The PMIS transistor 11 has a source connected to the power supply line 22, a gate connected to the output terminal of the first prebuffer 15 of the output prebuffer circuit 4, and a drain connected to the external connection pad 1. , Substrate region connected to power supply line 22 (n well)
And have. Also, the NMIS transistor 12 is
The source connected to the ground line 20, the gate connected to the output terminal of the NOR type prebuffer 23 of the output prebuffer circuit 4, the drain connected to the external connection pad 1, and the ground line 20. A substrate region (p well).
【００３７】出力プリバッファ回路４は、内部回路２１
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、第２のプリバッファ１７を備えた第２のプリバ
ッファ回路１８とを有している。第１のプリバッファ１
５には、電源ライン２２に接続される電源電圧供給用端
子と、接地ライン２０に接続される接地端子と、出力回
路３のＰＭＩＳトランジスタ１１のゲートに接続される
出力端子と、内部回路２１に接続される入力端子とが設
けられている。また、第２のプリバッファ１７には、電
源ライン２２に接続される電源電圧供給用端子と、接地
ライン２０に接続される接地端子と、出力回路３のＮＭ
ＩＳトランジスタ１２のゲートに接続される出力端子
と、内部回路２１に接続される入力端子とが設けられて
いる。なお、本実施形態では、第２のプリバッファ１７
の出力端子は、出力信号固定用回路２６のＮＯＲ型プリ
バッファ２３を介在させて出力回路３のＬ側出力回路と
なるＮＭＩＳトランジスタ１２のゲートに接続されてい
る。The output prebuffer circuit 4 includes an internal circuit 21.
A first pre-buffer circuit 16 provided between the internal circuit 21 and the output circuit 3 and having a first pre-buffer 15 at the final stage; It has a second pre-buffer circuit 18 having a second pre-buffer 17. First prebuffer 1
5, a power supply voltage supply terminal connected to the power supply line 22, a ground terminal connected to the ground line 20, an output terminal connected to the gate of the PMIS transistor 11 of the output circuit 3, and an internal circuit 21. An input terminal to be connected is provided. In the second pre-buffer 17, a power supply voltage supply terminal connected to the power supply line 22, a ground terminal connected to the ground line 20, and an NM of the output circuit 3.
An output terminal connected to the gate of the IS transistor 12 and an input terminal connected to the internal circuit 21 are provided. In this embodiment, the second pre-buffer 17
The output terminal of is connected to the gate of the NMIS transistor 12 serving as the L-side output circuit of the output circuit 3 with the NOR type prebuffer 23 of the output signal fixing circuit 26 interposed.
【００３８】出力信号固定用回路２６は、ＥＳＤ試験中
に第２のプリバッファ回路１８の出力信号を“Ｌ”レベ
ルに固定するものであり、ＮＯＲ型プリバッファ２３と
容量２４と第３の抵抗体２５とを有している。そして、
ＮＯＲ型プリバッファ２３には、電源ライン２２に接続
される電源電圧供給用端子（図示せず）と、接地ライン
２０に接続される接地端子（図示せず）と、出力回路３
のＮＭＩＳトランジスタ１２のゲートに接続される出力
端子と、内部回路２１に接続される第１の入力端子と、
容量２４及び第３の抵抗体２５の各一端に接続される第
２の入力端子が設けられている。また、容量２４は、一
端がＮＯＲ型プリバッファ２３の第２の入力端子に接続
され、他端が電源ライン２２に接続されている。また、
第３の抵抗体２５は、一端がＮＯＲ型プリバッファ２３
の第２の入力端子に接続され、他端が接地ライン２０に
接続されている。なお、本実施形態では、出力信号固定
用回路２６のＮＯＲ型プリバッファ２３を第２のプリバ
ッファ回路１８の最終段に設けたため、出力端子はＮＭ
ＩＳトランジスタのゲートに接続され、第１の入力端子
は第２のプリバッファ１７の出力端子が接続された構成
になっているが、第２のプリバッファ回路１８を構成す
る複数のプリバッファの間に設け、出力信号が“Ｌ”レ
ベルになるように構成してもよい。従って、ＮＯＲ型プ
リバッファ２３は、第２のプリバッファ回路１８中の１
つのバッファとして作用するため、入出力回路の機能を
満足するように考慮すれば第２のプリバッファ回路１８
内の配置位置は最終段に限られるものではない。また、
ＮＯＲ型プリバッファの代わりにＮＡＮＤ型プリバッフ
ァを用いて出力信号を“Ｌ”レベルに固定するように構
成してもよい。The output signal fixing circuit 26 fixes the output signal of the second pre-buffer circuit 18 to the "L" level during the ESD test, and includes the NOR type pre-buffer 23, the capacitor 24 and the third resistor. And a body 25. And
The NOR type prebuffer 23 has a power supply voltage supply terminal (not shown) connected to the power supply line 22, a ground terminal (not shown) connected to the ground line 20, and the output circuit 3.
An output terminal connected to the gate of the NMIS transistor 12, and a first input terminal connected to the internal circuit 21,
A second input terminal connected to one end of each of the capacitor 24 and the third resistor 25 is provided. The capacitor 24 has one end connected to the second input terminal of the NOR type prebuffer 23 and the other end connected to the power supply line 22. Also,
One end of the third resistor 25 is the NOR type prebuffer 23.
Is connected to the second input terminal and the other end is connected to the ground line 20. In this embodiment, since the NOR type prebuffer 23 of the output signal fixing circuit 26 is provided at the final stage of the second prebuffer circuit 18, the output terminal is NM.
Although it is connected to the gate of the IS transistor and the first input terminal is connected to the output terminal of the second pre-buffer 17, between the plurality of pre-buffers forming the second pre-buffer circuit , And the output signal may be set to the “L” level. Therefore, the NOR-type pre-buffer 23 is equivalent to the one in the second pre-buffer circuit 18.
The second pre-buffer circuit 18 operates as one buffer, so that the function of the input / output circuit is considered.
The arrangement position inside is not limited to the final stage. Also,
A NAND type prebuffer may be used instead of the NOR type prebuffer to fix the output signal to the “L” level.
【００３９】なお、第１のプリバッファ回路１６及び第
２のプリバッファ回路１８には、内部回路２１からの出
力信号の増幅度合いに応じて、それぞれ複数のプリバッ
ファが設けられている。そして、第１のプリバッファ回
路１６内の最終段のプリバッファ１５の出力端子と、第
２のプリバッファ回路１８内で最終段となるＮＯＲ型プ
リバッファ２３の出力端子とからは、高低が逆又は同一
の出力信号が出力されるように、第１，第２のプリバッ
ファ回路１６，１８は構成されている。The first pre-buffer circuit 16 and the second pre-buffer circuit 18 are respectively provided with a plurality of pre-buffers according to the amplification degree of the output signal from the internal circuit 21. Then, the output terminals of the final stage pre-buffer 15 in the first pre-buffer circuit 16 and the output terminals of the NOR-type pre-buffer 23, which is the final stage in the second pre-buffer circuit 18, have opposite levels. Alternatively, the first and second pre-buffer circuits 16 and 18 are configured so that the same output signal is output.
【００４０】第２の実施形態における半導体集積回路装
置によれば、出力信号固定用回路２６によって、内部回
路２１からの信号が不定状態になっても、第２のプリバ
ッファ回路１８の出力信号が“Ｌ”レベルに固定される
ため、出力回路３のＬ側出力回路となるＮＭＩＳトラン
ジスタ１２のゲートは“Ｌ”レベルとなり、ＮＭＩＳト
ランジスタ１２はＯＦＦ状態となる。従って、図４
（ａ）に示す評価回路を用いて、図４（ｂ）に示すよう
なＨＢＭ放電波形規定に基づいてＥＳＤ試験を行った場
合、第２のプリバッファ１７の電源電圧供給用端子が接
続されている電源ライン２２の電位が上昇しても、出力
回路３のＮＭＩＳトランジスタ１２はＯＦＦ状態となる
ため、ＮＭＩＳトランジスタ１２のサージ電流の集中に
よる破壊やサージ耐圧の低下を防止することができる。According to the semiconductor integrated circuit device of the second embodiment, even if the output signal fixing circuit 26 causes the signal from the internal circuit 21 to be in an indefinite state, the output signal of the second pre-buffer circuit 18 remains unchanged. Since it is fixed to the “L” level, the gate of the NMIS transistor 12 which is the L-side output circuit of the output circuit 3 becomes the “L” level, and the NMIS transistor 12 is turned off. Therefore, FIG.
When the ESD test is performed based on the HBM discharge waveform regulation as shown in FIG. 4B using the evaluation circuit shown in FIG. 4A, the power supply voltage supply terminal of the second pre-buffer 17 is connected. Even if the potential of the power supply line 22 is increased, the NMIS transistor 12 of the output circuit 3 is turned off, so that it is possible to prevent the NMIS transistor 12 from being destroyed due to the concentration of the surge current and from being reduced in surge withstand voltage.
【００４１】以上の作用について、さらに詳しく説明す
る。図２に示す半導体集積回路装置において、ＥＳＤ試
験の際に外部接続用パッド１に正電荷を印加すると、外
部接続用パッド１から電源ライン２２に至る回路におい
て、ＰＭＩＳトランジスタ５のドレイン領域と基板領域
（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード
９となり、ＰＭＩＳトランジスタ１１のドレイン領域と
基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダ
イオード１３となる。一方、外部接続用パッド１から接
地ライン２０に至る回路において、ＮＭＩＳトランジス
タ６のドレイン領域と基板領域（ｐウェル）との間のｐ
ｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳト
ランジスタ１２のドレイン領域と基板領域（ｐウェル）
との間のｐｎ接合が寄生逆方向ダイオード１４となる。The above operation will be described in more detail. In the semiconductor integrated circuit device shown in FIG. 2, when a positive charge is applied to the external connection pad 1 during the ESD test, in the circuit from the external connection pad 1 to the power supply line 22, the drain region of the PMIS transistor 5 and the substrate region The pn junction with (n well) serves as the parasitic forward diode 9, and the pn junction between the drain region of the PMIS transistor 11 and the substrate region (n well) serves as the parasitic forward diode 13. On the other hand, in the circuit from the external connection pad 1 to the ground line 20, p between the drain region of the NMIS transistor 6 and the substrate region (p well) is used.
The n-junction becomes the parasitic reverse diode 10, and the drain region of the NMIS transistor 12 and the substrate region (p well)
The pn junction between and becomes the parasitic reverse diode 14.
【００４２】このため、外部接続用パッド１に印加され
た正電荷は、寄生順方向ダイオード９及び１３を通って
電源ライン２２に流れ込み、電源ライン２２の電位が上
昇する。Therefore, the positive charges applied to the external connection pad 1 flow into the power supply line 22 through the parasitic forward diodes 9 and 13, and the potential of the power supply line 22 rises.
【００４３】これにより、出力プリバッファ回路４はあ
たかも電源が投入された状態となる。また、この時、内
部回路２１からの信号は不定状態である。しかし、出力
信号固定用回路２６により、第２のプリバッファ回路１
８からの出力信号は“Ｌ”レベルに固定され、出力回路
３のＮＭＩＳトランジスタ１２はＯＦＦ状態となる。従
って、出力回路３のＮＭＩＳトランジスタ１２が静電放
電保護回路２のＮＭＩＳトランジスタ６よりも先にＯＮ
状態になるのを防止することができるので、サージ電流
の集中による破壊やサージ耐圧の低下を防止することが
できる。As a result, the output pre-buffer circuit 4 is as if the power was turned on. At this time, the signal from the internal circuit 21 is in an undefined state. However, the output signal fixing circuit 26 causes the second pre-buffer circuit 1 to
The output signal from 8 is fixed at "L" level, and the NMIS transistor 12 of the output circuit 3 is turned off. Therefore, the NMIS transistor 12 of the output circuit 3 is turned on before the NMIS transistor 6 of the electrostatic discharge protection circuit 2.
Since it is possible to prevent the situation, it is possible to prevent the breakdown due to the concentration of the surge current and the decrease of the surge withstand voltage.
【００４４】[0044]
【発明の効果】以上述べてきたように、本発明の半導体
集積回路装置によれば、ＥＳＤ試験時には、出力信号固
定用回路により、第２のプリバッファ回路の出力信号は
“Ｌ”レベルに固定され、出力回路のＮＭＩＳトランジ
スタはＯＦＦ状態となるため、出力回路のＮＭＩＳトラ
ンジスタが静電放電保護回路のＮＭＩＳトランジスタよ
りも先にＯＮ状態になるのを防止することができ、サー
ジ電流の集中による破壊やサージ耐圧の低下を防止する
ことができる。As described above, according to the semiconductor integrated circuit device of the present invention, during the ESD test, the output signal fixing circuit fixes the output signal of the second pre-buffer circuit to the "L" level. Since the NMIS transistor of the output circuit is turned off, it is possible to prevent the NMIS transistor of the output circuit from being turned on earlier than the NMIS transistor of the electrostatic discharge protection circuit, and damage due to concentration of surge current. It is possible to prevent a decrease in surge withstand voltage.
【図１】本発明の第１の実施形態に係る半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図FIG. 1 is an electric circuit diagram showing a configuration of an output circuit and its periphery of a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】本発明の第２の実施形態に係る半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図FIG. 2 is an electric circuit diagram showing a configuration of an output circuit of a semiconductor integrated circuit device according to a second embodiment of the present invention and its peripherals.
【図３】従来の静電放電保護回路を有する半導体集積回
路装置の出力回路及びその周辺の構成を示す電気回路図FIG. 3 is an electric circuit diagram showing a configuration of an output circuit of a semiconductor integrated circuit device having a conventional electrostatic discharge protection circuit and its peripherals.
【図４】（ａ）は、ＨＢＭ試験規格によるＥＳＤ試験を
行うための評価回路の回路図
（ｂ）は、ＭＩＬ規格によるＨＢＭ放電波形規定を示す
波形図FIG. 4A is a circuit diagram of an evaluation circuit for performing an ESD test according to the HBM test standard, and FIG. 4B is a waveform diagram showing HBM discharge waveform regulation according to the MIL standard.
１ 外部接続用パッド ２ 静電放電保護回路 ３ 出力回路 ４ 出力プリバッファ回路 ５、１１ ＰＭＩＳトランジスタ ６、１２ ＮＭＩＳトランジスタ ７ 第１の抵抗体 ８ 第２の抵抗体 ９，１３ 寄生順方向ダイオード １０，１４ 寄生逆方向ダイオード １５ 第１のプリバッファ １６ 第１のプリバッファ回路 １７ 第２のプリバッファ １８ 第２のプリバッファ回路 １９ 出力信号固定用回路 １９ａ 第１の容量 １９ｂ 第２の容量 ２０ 接地ライン ２１ 内部回路 ２２ 電源ライン ２３ ＮＯＲ型プリバッファ ２４ 容量 ２５ 第３の抵抗体 ２６ 出力信号固定用回路 ３２ 保護抵抗体 ３３ 入力バッファ回路 1 Pad for external connection 2 Electrostatic discharge protection circuit 3 output circuits 4-output pre-buffer circuit 5, 11 PMIS transistor 6, 12 NMIS transistor 7 First resistor 8 Second resistor 9,13 Parasitic forward diode 10, 14 Parasitic reverse diode 15 First prebuffer 16 First pre-buffer circuit 17 Second prebuffer 18 Second pre-buffer circuit 19 Output signal fixing circuit 19a First capacity 19b Second capacity 20 ground line 21 Internal circuit 22 power line 23 NOR type prebuffer 24 capacity 25 Third resistor 26 Output signal fixing circuit 32 Protective resistor 33 Input buffer circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇佐美 志郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F038 BH02 BH03 BH07 BH13 EZ20 5J056 AA04 BB47 DD13 DD29 DD51 GG09 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Shiro Usami 1006 Kadoma, Kadoma-shi, Osaka Matsushita Electric Sangyo Co., Ltd. F term (reference) 5F038 BH02 BH03 BH07 BH13 EZ20 5J056 AA04 BB47 DD13 DD29 DD51 GG09
Claims (5)
と、 上記外部接続用パッドに接続された出力回路と、 上記出力回路に接続された出力プリバッファ回路と、 上記出力プリバッファ回路に接続され、上記出力プリバ
ッファ回路からの出力信号を“Ｌ”レベルに固定するた
めの出力信号固定用回路と、 上記静電放電保護回路、上記出力回路及び上記出力プリ
バッファ回路に電源電圧を供給するための電源ライン及
び接地ラインとを備えていることを特徴とする半導体集
積回路装置。1. An external connection pad, an electrostatic discharge protection circuit connected to the external connection pad, an output circuit connected to the external connection pad, and an output prebuffer connected to the output circuit. A circuit, an output signal fixing circuit connected to the output prebuffer circuit and fixing the output signal from the output prebuffer circuit to the “L” level, the electrostatic discharge protection circuit, the output circuit and the above A semiconductor integrated circuit device comprising a power supply line and a ground line for supplying a power supply voltage to an output prebuffer circuit.
いて、 上記出力信号固定用回路は、第１の容量と第２の容量を
有し、 上記第１の容量は、一端が上記プリバッファ回路のプリ
バッファの出力端子に接続され、他端が上記接地ライン
に接続されており、 上記第２の容量は、一端が上記プリバッファの入力端子
に接続され、他端が上記電源ラインに接続されているこ
とを特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the output signal fixing circuit has a first capacitance and a second capacitance, and one end of the first capacitance is the pre-buffer circuit. Is connected to the output terminal of the pre-buffer and the other end is connected to the ground line. The second capacitor has one end connected to the input terminal of the pre-buffer and the other end connected to the power line. And a semiconductor integrated circuit device.
いて、 上記静電放電保護回路は、ソースが上記電源ラインに接
続され、ドレインが上記外部接続用パッドに接続され、
ｎ型基板領域が上記電源ラインに接続されている第１の
ＰＭＩＳトランジスタと、ソースが接地ラインに接続さ
れ、ドレインが上記外部接続用パッドに接続され、ｐ型
基板領域が上記接地ラインに接続されている第１のＮＭ
ＩＳトランジスタとを有し、 上記出力プリバッファ回路は、最終段に電源供給用端子
が上記電源ラインに接続された第１のプリバッファを有
する第１のプリバッファ回路と、最終段に電源供給用端
子が上記電源ラインに接続された第２のプリバッファを
有する第２のプリバッファ回路とを有し、 上記出力回路は、ソースが上記電源ラインに接続され、
ドレインが上記外部接続用パッドに接続され、ゲートが
上記第１のプリバッファの出力端子に接続され、ｎ型基
板領域が上記電源ラインに接続されている第２のＰＭＩ
Ｓトランジスタと、ソースが接地ラインに接続され、ド
レインが上記外部接続用パッドに接続され、ゲートが上
記第２のプリバッファの出力端子に接続され、ｐ型基板
領域が上記接地ラインに接続されている第２のＮＭＩＳ
トランジスタとを有し、 上記出力信号固定用回路は、一端が上記出力プリバッフ
ァ回路の第２のプリバッファの出力端子に接続され、他
端は接地ラインに接続されている第１の容量と、一端が
上記出力プリバッファ回路の第２のプリバッファの入力
端子に接続され、他端は上記電源ラインに接続されてい
る第２の容量を備えていることを特徴とする半導体集積
回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein the electrostatic discharge protection circuit has a source connected to the power supply line and a drain connected to the external connection pad.
A first PMIS transistor having an n-type substrate region connected to the power supply line, a source connected to the ground line, a drain connected to the external connection pad, and a p-type substrate region connected to the ground line. The first NM
The output prebuffer circuit includes an IS transistor, a first prebuffer circuit having a first prebuffer having a power supply terminal connected to the power supply line at a final stage, and a power supply at a final stage. A second pre-buffer circuit having a second pre-buffer whose terminal is connected to the power supply line, wherein the output circuit has a source connected to the power supply line,
A second PMI having a drain connected to the external connection pad, a gate connected to the output terminal of the first prebuffer, and an n-type substrate region connected to the power supply line.
The S transistor and the source are connected to the ground line, the drain is connected to the pad for external connection, the gate is connected to the output terminal of the second prebuffer, and the p-type substrate region is connected to the ground line. The second NMIS that is
The output signal fixing circuit has a transistor, one end of which is connected to the output terminal of the second prebuffer of the output prebuffer circuit, and the other end of which is connected to the ground line; A semiconductor integrated circuit device comprising one end connected to an input terminal of a second prebuffer of the output prebuffer circuit and the other end connected to the power supply line.
いて、 上記出力信号固定用回路は、ＮＯＲ型プリバッファと第
３の容量と抵抗体を有し、 上記ＮＯＲ型プリバッファは、出力端子が上記出力回路
に接続され、第１の入力端子が上記プリバッファ回路の
プリバッファの出力端子に接続され、第２の入力端子が
上記第３の容量及び抵抗体の各一端に接続されており、 上記第３の容量は、一端が上記ＮＯＲ型プリバッファの
第２の入力端子に接続され、他端が上記電源ラインに接
続されており、 上記抵抗体は、一端が上記ＮＯＲ型プリバッファの第２
の入力端子に接続され、他端が上記接地ラインに接続さ
れていることを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein the output signal fixing circuit has a NOR type prebuffer, a third capacitor and a resistor, and the NOR type prebuffer has an output terminal. Connected to the output circuit, the first input terminal is connected to the output terminal of the pre-buffer of the pre-buffer circuit, the second input terminal is connected to each end of the third capacitor and the resistor, One end of the third capacitance is connected to the second input terminal of the NOR type prebuffer and the other end is connected to the power supply line. One end of the resistor is the first of the NOR type prebuffer. Two
Is connected to the input terminal of the semiconductor integrated circuit device and the other end is connected to the ground line.
いて、 上記静電放電保護回路は、ソースが上記電源ラインに接
続され、ドレインが上記外部接続用パッドに接続され、
ｎ型基板領域が上記電源ラインに接続されている第１の
ＰＭＩＳトランジスタと、ソースが接地ラインに接続さ
れ、ドレインが上記外部接続用パッドに接続され、ｐ型
基板領域が上記接地ラインに接続されている第１のＮＭ
ＩＳトランジスタとを有し、 上記出力プリバッファ回路は、最終段に電源供給用端子
が上記電源ラインに接続された第１のプリバッファを有
する第１のプリバッファ回路と、最終段に電源供給用端
子が上記電源ラインに接続された第２のプリバッファを
有する第２のプリバッファ回路とを有し、 上記出力回路は、ソースが上記電源ラインに接続され、
ドレインが上記外部接続用パッドに接続され、ゲートが
上記第１のプリバッファの出力端子に接続され、ｎ型基
板領域が上記電源ラインに接続されている第２のＰＭＩ
Ｓトランジスタと、ソースが接地ラインに接続され、ド
レインが上記外部接続用パッドに接続され、ゲートが上
記第２のプリバッファの出力端子に接続され、ｐ型基板
領域が上記接地ラインに接続されている第２のＮＭＩＳ
トランジスタとを有し、 上記出力信号固定用回路は、ＮＯＲ型プリバッファと第
３の容量と抵抗体を有し、 上記ＮＯＲ型プリバッファは、上記第２のＮＭＩＳトラ
ンジスタと上記第２のプリバッファとの間に配置され、
出力端子が上記第２のＮＭＩＳトランジスタのゲートに
接続され、第１の入力端子が上記第２のプリバッファの
出力端子に接続され、第２の入力端子が上記第３の容量
及び抵抗体の各一端に接続されており、 上記第３の容量は、一端が上記ＮＯＲ型プリバッファの
第２の入力端子に接続され、他端が上記電源ラインに接
続されており、 上記抵抗体は、一端が上記ＮＯＲ型プリバッファの第２
の入力端子に接続され、他端が上記接地ラインに接続さ
れていることを特徴とする半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 1, wherein the electrostatic discharge protection circuit has a source connected to the power supply line and a drain connected to the external connection pad,
A first PMIS transistor having an n-type substrate region connected to the power supply line, a source connected to the ground line, a drain connected to the external connection pad, and a p-type substrate region connected to the ground line. The first NM
The output prebuffer circuit includes an IS transistor, a first prebuffer circuit having a first prebuffer having a power supply terminal connected to the power supply line at a final stage, and a power supply at a final stage. A second pre-buffer circuit having a second pre-buffer whose terminal is connected to the power supply line, wherein the output circuit has a source connected to the power supply line,
A second PMI having a drain connected to the external connection pad, a gate connected to the output terminal of the first prebuffer, and an n-type substrate region connected to the power supply line.
The S transistor and the source are connected to the ground line, the drain is connected to the pad for external connection, the gate is connected to the output terminal of the second prebuffer, and the p-type substrate region is connected to the ground line. The second NMIS that is
A transistor, the output signal fixing circuit includes a NOR type prebuffer, a third capacitor, and a resistor, and the NOR type prebuffer includes the second NMIS transistor and the second prebuffer. Placed between and
The output terminal is connected to the gate of the second NMIS transistor, the first input terminal is connected to the output terminal of the second pre-buffer, and the second input terminal is each of the third capacitor and the resistor. The third capacitor has one end connected to the second input terminal of the NOR type prebuffer and the other end connected to the power supply line. Second of the NOR type prebuffer
Is connected to the input terminal of the semiconductor integrated circuit device and the other end is connected to the ground line.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314894A JP3780896B2 (en) | 2001-10-12 | 2001-10-12 | Semiconductor integrated circuit device |
| US10/252,709 US6774438B2 (en) | 2001-10-12 | 2002-09-24 | Semiconductor integrated circuit device including an ESD protection circuit with an improved ESD protection capability for input or output circuit protection |
Applications Claiming Priority (1)
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