JP2003101356A - Optical receiver for optical digital communication - Google Patents
Optical receiver for optical digital communicationInfo
- Publication number
- JP2003101356A JP2003101356A JP2002177974A JP2002177974A JP2003101356A JP 2003101356 A JP2003101356 A JP 2003101356A JP 2002177974 A JP2002177974 A JP 2002177974A JP 2002177974 A JP2002177974 A JP 2002177974A JP 2003101356 A JP2003101356 A JP 2003101356A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- optical
- circuit
- output
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
- Optical Communication System (AREA)
- Light Receiving Elements (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、受光素子を有する光デ
ィジタル通信用の光受信装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an optical receiving device for optical digital communication having a light receiving element.
【０００２】特に光入力電力に対し、常に最適増倍率
（ＭOPT ）に制御可能のバイアス回路を有し、更に光入
力断検出の安定動作を実現する光受信装置に関する。In particular, the present invention relates to an optical receiver having a bias circuit that can always control the optimum multiplication factor (M OPT ) with respect to the optical input power, and further realizing a stable operation of detecting an optical input break.
【０００３】[0003]
【従来の技術】近年の通信の高速化、広帯域化に伴い、
光ディジタル通信が広く行き渡りつつある。この光ディ
ジタル通信に用いられる光受信装置の一般的構成は、図
２７に示される機能ブロック図の如くである。2. Description of the Related Art With the recent increase in communication speed and bandwidth,
Optical digital communication is becoming widespread. The general configuration of the optical receiver used for this optical digital communication is as shown in the functional block diagram of FIG.
【０００４】ここで、光受信装置には、受光素子として
アバランシェフォトダイオードが用いられることが一般
的である。図２７において、１０は、アバランシェフォ
トダイオード（以下適宜ＡＰＤと略記する）である。Here, in an optical receiver, an avalanche photodiode is generally used as a light receiving element. In FIG. 27, reference numeral 10 is an avalanche photodiode (hereinafter abbreviated as APD as appropriate).
【０００５】ＡＰＤ１０は、バイアス制御回路１１によ
り、バイアス電流が制御される。ＡＰＤ１０に受信光が
入力すると、対応する電流が電気信号として流れ、これ
を電圧に変換して、前置増幅器１２に導く。The bias current of the APD 10 is controlled by the bias control circuit 11. When the received light is input to the APD 10, a corresponding current flows as an electric signal, which is converted into a voltage and guided to the preamplifier 12.
【０００６】前置増幅器１２で増幅された電気信号は、
等化増幅器１３を通して、識別再生及びクロック抽出回
路１４に導かれる。識別再生及びクロック抽出回路１４
から識別再生されたデータＤＡＴＡと抽出されたクロッ
ク信号ＣＬＫが出力される。The electric signal amplified by the preamplifier 12 is
Through the equalizing amplifier 13, it is guided to the identification and reproduction and clock extraction circuit 14. Identification reproduction and clock extraction circuit 14
The data DATA that is discriminated and reproduced from and the extracted clock signal CLK are output.
【０００７】一方、等化増幅器１３の出力は、ピーク検
出部１５にも入力され、ここで検出された等化増幅器１
３の出力のピーク値と所定の参照値とが比較器１６にお
いて比較される。所定の参照値に対し、ピーク値が小さ
い場合は、光入力が断であると判定される。On the other hand, the output of the equalizing amplifier 13 is also input to the peak detecting section 15, and the equalizing amplifier 1 detected here is detected.
The peak value of the output of 3 and the predetermined reference value are compared in the comparator 16. When the peak value is smaller than the predetermined reference value, it is determined that the light input is off.
【０００８】このような、光受信装置において、特に光
入力に対する広いダイナミックレンジ及び光入力断検出
の安定な動作が更に望まれている。In such an optical receiver, it is further desired to have a wide dynamic range for an optical input and a stable operation for detecting an optical input break.
【０００９】この内、前者の光入力に対する広いダイナ
ミックレンジに対する問題は、上記前置増幅器１２の飽
和と、ＡＰＤの帯域劣化、特に最小光入力レベル及び最
大光入力レベル時における像倍率Ｍに対する影響に起因
する。Among them, the problem with the wide dynamic range of the former optical input is the saturation of the preamplifier 12 and the band deterioration of the APD, particularly the influence on the image magnification M at the minimum optical input level and the maximum optical input level. to cause.
【００１０】更に、後者に関しては、装置の小型化の要
求から高利得の増幅器を実装するために発振により光入
力断の検出が不可となる問題が生じる。これらの問題を
以下に詳細に検討する。Further, regarding the latter, there is a problem that it becomes impossible to detect an optical input break due to oscillation because a high gain amplifier is mounted in order to reduce the size of the device. These issues are discussed in detail below.
【００１１】図２８は、前置増幅器１２として用いるト
ランスインピーダンス型前置増幅器の回路例である。図
２８において、トランジスタＴＲ1 とＴＲ2 が縦続に接
続され、トランジスタＴＲ2 のエミッタ回路にダイオー
ドＤ1 と抵抗Ｒ2 が直列接続され、トランジスタＴＲ2
のエミッタから出力電圧ＶOUTが出力される。FIG. 28 is a circuit example of a transimpedance type preamplifier used as the preamplifier 12. In FIG. 28, the transistors TR1 and TR2 are connected in cascade, the diode D1 and the resistor R2 are connected in series to the emitter circuit of the transistor TR2, and the transistor TR2 is connected.
The output voltage V OUT is output from the emitter of the.
【００１２】更に、ダイオードＤ1 のカソードからトラ
ンジスタＴＲ1 のベース側に帰還抵抗Ｒfが接続されて
いる。Further, a feedback resistor Rf is connected from the cathode of the diode D1 to the base side of the transistor TR1.
【００１３】図２９は、前置増幅器１２のＡＰＤ１０の
出力である入力電流ＩINと出力電圧ＶOUT の関係を示す
入力電流−出力電圧特性である。更に、入力電流ＩINと
出力電圧ＶOUTの関係を図２８を参照して、考察する
と、次のような式で表される。FIG. 29 is an input current-output voltage characteristic showing a relationship between the input current IIN which is the output of the APD 10 of the preamplifier 12 and the output voltage VOUT. Furthermore, when the relationship between the input current IIN and the output voltage VOUT is examined with reference to FIG. 28, it is expressed by the following equation.
【００１４】
Ｖ1 ＝ＶBE(TR1) ・・・・ （１）
Ｖ2 ＝Ｖ1 −ＩIN×Ｒf ・・・・ （２）
ＶOUT ＝Ｖ2 ＋ＶD1 ・・・・ （３）
（１）〜（３）により
ＶOUT ＝Ｖ1 −ＩIN×Ｒf ＋ＶD1 ・・・ （４）
尚、上記式において、簡単のために、Ｖee＝０Ｖとして
いる。V1 = V BE (TR1) ... (1) V2 = V1-I IN × Rf ···· (2) VOUT = V2 + V D1 ···· (3) (1) ~ V OUT = V1 -I IN × Rf + V D1 ··· (4) by (3) In the above formulas, For simplicity, Vee = 0V is set.
【００１５】ここで、ＩINが大きく、したがって入力光
レベルが大きくなると、ダイオードＤ1 及び抵抗Ｒ2 に
電流が流れなくなり、ＶOUT ＝ＶD1となる。When I IN is large and therefore the input light level is large, no current flows through the diode D1 and the resistor R2, and V OUT = V D1 .
【００１６】したがって、ＶOUT ＝ＶD1となる時の入力
電流ＩIN(MAX) を入力飽和電流と呼び、 Ｉ
IN(MAX) ＝Ｖ1 ／Ｒf ・・・・ （５） で表
される。Therefore, the input current I IN (MAX) when V OUT = V D1 is called the input saturation current, and I
IN (MAX) = V1 / Rf ... (5)
【００１７】更に、ＩIN ＞ ＩIN(MAX) においてＶ2
＝０となり、トランジスタＴＲ2 、ダイオードＤ1の電
流源が無くなる為に、トランジスタＴＲ1 のコレクタ電
位がベース電位と逆転し、トランジスタＴＲ1 が飽和す
る。Further, when I IN > I IN (MAX) , V2
= 0 and the current sources of the transistor TR2 and the diode D1 disappear, the collector potential of the transistor TR1 reverses to the base potential and the transistor TR1 saturates.
【００１８】この時、入出力特性は、図２９の如くな
り、同図において点Ｐがこの飽和点を示している。At this time, the input / output characteristics are as shown in FIG. 29, and the point P in this figure shows this saturation point.
【００１９】トランジスタＴＲ1 が飽和すると、ＩIN
＜ ＩIN(MAX)となってもそのベース・コレクタ間の寄
生容量に蓄積した電荷が放電し終わるまで帰還状態に戻
らない。When the transistor TR1 saturates, I IN
Even if I IN (MAX) , it does not return to the feedback state until the electric charge accumulated in the parasitic capacitance between the base and collector is completely discharged.
【００２０】したがって、図３０に示す入出力波形の如
く波形応答が劣化して符号誤りの原因となる。即ち、図
３０において、（１）は、入力電流ＩINの波形であり、
（２）及び（３）は、出力電圧ＶOUT の波形である。Therefore, the waveform response deteriorates as in the input / output waveform shown in FIG. 30 and causes a code error. That is, in FIG. 30, (1) is the waveform of the input current I IN ,
(2) and (3) are waveforms of the output voltage V OUT .
【００２１】（１）及び（２）の入出力関係では、入力
電流ＩIN（１）が小さく、したがって、入力光レベルが
小さいので、出力電圧ＶOUT （２）が波形劣化せず、正
しくその符号を判定することが出来る。In the input / output relationship of (1) and (2), since the input current I IN (1) is small and the input light level is small, therefore, the output voltage V OUT (2) does not deteriorate in waveform, and its output is correct. The sign can be determined.
【００２２】一方、図３０の（３）の場合は、入力光レ
ベルが大きく、入力電流ＩINが入力飽和電流ＩIN(MAX)
に近い場合の出力電圧ＶOUT の波形である。この場合、
先に説明したようにトランジスタＴＲ1 の飽和により、
そのベース・コレクタ間の寄生容量に蓄積した電荷が放
電し終わるまで波形は０に戻らず、波形が劣化する。On the other hand, in the case of (3) in FIG. 30, the input light level is large and the input current I IN is the input saturation current I IN (MAX).
It is a waveform of the output voltage V OUT when the output voltage is close to. in this case,
As explained above, due to the saturation of the transistor TR1,
The waveform does not return to 0 until the charge accumulated in the parasitic capacitance between the base and the collector is completely discharged, and the waveform deteriorates.
【００２３】したがって、この場合、図３０の点線時点
で識別すると、符号判定誤りを生じることになる。この
ために、飽和電流ＩIN(MAX) は、式（５）よりＶ1 を大
きくするかＲf を小さくすれば向上するが、市販の回路
素子（ＩＣ）を使用する場合は、その内部回路を変更す
ることは困難である。Therefore, in this case, if the discrimination is made at the time of the dotted line in FIG. 30, a code judgment error will occur. Therefore, the saturation current I IN (MAX) is improved by increasing V1 or decreasing Rf from the equation (5), but when using a commercially available circuit element (IC), the internal circuit is changed. Is difficult to do.
【００２４】上記は、前置増幅器１２の入力電流ＩINが
最大、即ち光ダイナミックレンジの最大受光レベルの時
に生じる問題である。一方、光ダイナミックレンジの最
小受光レベルの時にも次のように問題が生じる。The above is a problem that occurs when the input current I IN of the preamplifier 12 is maximum, that is, the maximum light receiving level of the optical dynamic range. On the other hand, the following problems occur even at the minimum light receiving level of the optical dynamic range.
【００２５】即ち、図３１、図３２は、図２８の光受信
装置のＡＰＤバイアス制御回路の従来例としての構成例
である。図３１は、従来のバイアス方式の一例である固
定バイアス方式を説明する図である。That is, FIG. 31 and FIG. 32 are configuration examples as a conventional example of the APD bias control circuit of the optical receiving apparatus of FIG. FIG. 31 is a diagram illustrating a fixed bias method which is an example of the conventional bias method.
【００２６】図３１において、１０は、アバランシェフ
ォトダイオード（ＡＰＤ）であり、１１は、バイアス制
御回路として固定のバイアス電圧を発生する回路であ
る。更に１２は、前置増幅器であり、この出力は図２８
において説明したように、次段の等化増幅器１３等に導
かれる。In FIG. 31, 10 is an avalanche photodiode (APD), and 11 is a circuit for generating a fixed bias voltage as a bias control circuit. Further, 12 is a preamplifier whose output is shown in FIG.
As described above, the signal is guided to the equalizing amplifier 13 and the like in the next stage.
【００２７】この回路は、基本的なバイアス回路である
が、温度・電源変動及びアバランシェフォトダイオード
のばらつきによる最小受光電力時の特性劣化が大きい。
また固定バイアス方式であるためＡＰＤの利得即ち、増
倍率Ｍの制御が無いので光入力ダイナミックレンジが狭
い。Although this circuit is a basic bias circuit, its characteristics are greatly deteriorated at the minimum received power due to temperature / power supply fluctuations and avalanche photodiode variations.
Further, since it is a fixed bias system, there is no control of the gain of the APD, that is, the multiplication factor M, so that the optical input dynamic range is narrow.
【００２８】このため図３２に示すようなＡＧＣループ
を有するバイアス方式が使用されるのが一般的である。
即ち、図３２は、先に図２７により説明した一般的な光
受信装置の構成例に対し、更にFULL-AGCループを備えた
従来のバイアス方式を採用した光受信装置の一構成例で
ある。Therefore, a bias method having an AGC loop as shown in FIG. 32 is generally used.
That is, FIG. 32 shows an example of the configuration of the conventional optical receiver including a FULL-AGC loop in addition to the configuration of the general optical receiver described with reference to FIG.
【００２９】図３２において、ＡＰＤ１０により光入力
信号が電気信号に変換され出力される。この出力は、前
置増幅器１２を通して、等化増幅器１３に導かれる。こ
こで波形等化され、ピーク電圧検出回路７に導かれる。In FIG. 32, the APD 10 converts an optical input signal into an electric signal and outputs the electric signal. This output is led to the equalizing amplifier 13 through the preamplifier 12. Here, the waveforms are equalized and guided to the peak voltage detection circuit 7.
【００３０】ピーク電圧検出回路７で信号のピークが検
出され、増幅器８を通して、ＤＣ−ＤＣコンバータで構
成されるバイアス回路１１に入力される。バイアス回路
１１において、入力されるピーク検出信号に対応してバ
イアスの大きさを可変制御する。これにより、等化増幅
器１３の出力のピーク値が一定となるように制御され
る。The peak of the signal is detected by the peak voltage detection circuit 7, and is input to the bias circuit 11 composed of the DC-DC converter through the amplifier 8. In the bias circuit 11, the magnitude of the bias is variably controlled according to the input peak detection signal. As a result, the peak value of the output of the equalizing amplifier 13 is controlled to be constant.
【００３１】更に等化増幅器１３の出力は、識別再生回
路１４に入力され、ここでデータ及びクロックが再生さ
れる。またタイミング抽出回路１４１に導かれ、タイミ
ング信号が抽出され、タイミング信号は、識別再生回路
１４及び光入力断検出回路に導かれる。Further, the output of the equalization amplifier 13 is input to the identification / reproduction circuit 14, where data and clock are reproduced. Further, it is guided to the timing extraction circuit 141, the timing signal is extracted, and the timing signal is guided to the identification reproduction circuit 14 and the light input break detection circuit.
【００３２】光入力断検出回路は、ピーク電圧検出部１
５及び比較増幅器１６を有し、タイミング信号が所定時
間断となることを検出することにより光入力断の状態を
検出する。The optical input disconnection detection circuit includes a peak voltage detection unit 1
5 and the comparison amplifier 16 are provided, and the state of the optical input interruption is detected by detecting that the timing signal is interrupted for a predetermined time.
【００３３】上記のような従来のバイアス回路・方式に
おいては、次のような問題がある。これを更に図３３、
図３４を参照して説明する。図３３は、従来のバイアス
制御方式即ち、増倍率制御方式と最適増倍率の関係を示
す図である。The conventional bias circuit / system as described above has the following problems. This is further illustrated in FIG.
This will be described with reference to FIG. FIG. 33 is a diagram showing the relationship between the conventional bias control method, that is, the multiplication factor control method and the optimum multiplication factor.
【００３４】図３３において、横軸は光入力電力であ
り、縦軸は増倍率Ｍである。ＰMINは、最小光入力電力
である。更に最適増倍率の特性はＭOPT で示されてい
る。In FIG. 33, the horizontal axis is the optical input power, and the vertical axis is the multiplication factor M. P MIN is the minimum optical input power. Further, the characteristic of the optimum multiplication factor is shown by M OPT .
【００３５】この図から理解できるように、図３１に示
す固定バイアス方式（図３３においてＭ固定方式で示さ
れる。）においては、増倍率Ｍが固定であり、最適増倍
率の特性ＭOPTに対し、常に増倍率Ｍが大きく、したが
って最大受光電力においてアバランシェフォトダイオー
ドの飽和によりその出力は劣化してしまう。As can be understood from this figure, in the fixed bias system shown in FIG. 31 (indicated by the M fixed system in FIG. 33), the multiplication factor M is fixed, and the optimum multiplication factor characteristic M OPT is However, the multiplication factor M is always large, and therefore the output of the avalanche photodiode is deteriorated due to the saturation of the avalanche photodiode at the maximum received light power.
【００３６】一方、図３２に示すFULL-AGCループを有す
るバイアス方式の場合は、固定バイアス方式とは異な
り、光入力電力が大きくなると増倍率Ｍは、小さくな
る。これは、ＡＧＣ帰還ループにより等化増幅器１３の
出力振幅を一定にするように制御しているからである。On the other hand, in the case of the bias method having the FULL-AGC loop shown in FIG. 32, unlike the fixed bias method, the multiplication factor M decreases as the optical input power increases. This is because the output amplitude of the equalizing amplifier 13 is controlled to be constant by the AGC feedback loop.
【００３７】ここで従来のＡＰＤ出力信号電流及び雑音
と増倍率の関係を示す図３４を観察する。図３４におい
て、横軸は増倍率Ｍの値であり、縦軸はＡＰＤ出力信号
電流ｉ及び雑音Ｎを示す。Here, FIG. 34 showing the relationship between the conventional APD output signal current and noise and the multiplication factor is observed. In FIG. 34, the horizontal axis represents the value of the multiplication factor M, and the vertical axis represents the APD output signal current i and noise N.
【００３８】通常最適増倍率の特性ＭOPT は、ショット
雑音が最小で信号が最大の時、即ち図３４において、
のようにＳ／Ｎが一番最良の位置に定められる。Normally, the characteristic M OPT of the optimum multiplication factor is such that when the shot noise is minimum and the signal is maximum, that is, in FIG.
The S / N is set to the best position as shown in.
【００３９】FULL-AGCループを有するバイアス方式の場
合は、のように光入力が増大してもアバランシェフォ
トダイオードＡＰＤの出力信号電流が一定となるように
制御されるので光入力の増大に対応して増倍率Ｍが小さ
くなる（図３４）。In the case of the bias system having the FULL-AGC loop, the output signal current of the avalanche photodiode APD is controlled so as to be constant even if the optical input increases as in the case of (3). The multiplication factor M becomes smaller (FIG. 34).
【００４０】この時、ショット雑音ものように大きく
なるが信号に比べて増加が少なく、雑音は入力換算雑音
が支配的となる。即ち、最適増倍率ＭOPT の状態から光
入力信号を大きくした場合、アバランシェフォトダイオ
ードＡＰＤの出力電流Ｓと雑音Ｎが一定であり、Ｓ／Ｎ
が一定となり、エラー率は、改善されず固定（フロア
ー）する。At this time, the noise becomes large like shot noise, but the increase is small compared to the signal, and the input conversion noise is dominant in the noise. That is, when the optical input signal is increased from the state of the optimum multiplication factor M OPT , the output current S and noise N of the avalanche photodiode APD are constant, and S / N
Is constant and the error rate is fixed (floor) without improvement.
【００４１】一方、固定バイアス方式の場合は、光入力
を大きくするとアバランシェフォトダイオードＡＰＤの
出力電流Ｓも雑音Ｎも大きくなるが、雑音Ｎは平方根で
増加するため、Ｓ／Ｎは、改善されるのでフロアーは生
じない。On the other hand, in the case of the fixed bias system, when the optical input is increased, both the output current S and the noise N of the avalanche photodiode APD are increased, but since the noise N is increased by the square root, the S / N is improved. So there is no floor.
【００４２】かかる点からFULL-AGCループを有するバイ
アス方式の場合は、アバランシェフォトダイオードＡＰ
Ｄの出力電流から光入力断検出を行うことが難しい。即
ち、アバランシェフォトダイオードＡＰＤのバイアス電
流ＩAPDは数μＡオーダであるので、この時ＩAPD −Ｖ
APD 特性の傾斜が急峻であるためＶAPD バイアスの変化
が小さくこの変化により光入力断検出を行うことが難し
い。From this point of view, in the case of the bias method having the FULL-AGC loop, the avalanche photodiode AP
It is difficult to detect the light input break from the output current of D. That is, the bias current I APD avalanche photodiode APD is several μA order, this time I APD -V
Since the slope of the APD characteristic is steep, the change in the V APD bias is small and it is difficult to detect the optical input disconnection due to this change.
【００４３】このため、タイミング信号の断を検出して
行う光入力断検出回路が必要となるが、この回路は複雑
である。Therefore, an optical input break detection circuit for detecting the break of the timing signal is required, but this circuit is complicated.
【００４４】また、FULL-AGCループの応答特性が非常に
遅く、また回路が複雑となるので時定数を決定すること
が容易ではないと言う問題が存在する。Further, there is a problem that it is not easy to determine the time constant because the response characteristic of the FULL-AGC loop is very slow and the circuit becomes complicated.
【００４５】したがって、自己バイアス方式が好まし
い。図３５に自己バイアス方式の構成を示す。図３５に
おいて、示されるようにＡＰＤ１０に直列に自己バイア
ス制御抵抗Ｒ1 、Ｒ2 を接続し、自己バイアス方式で増
倍率Ｍを制御している。この場合の光入力パワーＰINと
ＡＰＤ１０のバイアス電圧ＶAPDの関係は、以下のよう
になる。Therefore, the self-biasing method is preferable. FIG. 35 shows the configuration of the self-bias method. As shown in FIG. 35, self-bias control resistors R1 and R2 are connected in series to the APD 10 to control the multiplication factor M by the self-bias method. The relationship between the optical input power P IN and the bias voltage V APD of the APD 10 in this case is as follows.
【００４６】
ＩAPD ＝（ｅ・λ・η）÷（ｈ・ｃ）×Ｍ×ＰIN ・・・・（６）
Ｍ＝１／〔１−（ＶAPD ／ＶB ）n 〕 ・・・・（７）
ＶAPD ＝Ｖ0 −（Ｒ1 ＋Ｒ2 ）×ＩAPD ・・・・（８）
但し、ＩAPD ：ＡＰＤ１０の平均電流、ｅ：電子電荷、
λ：入力波長、ｈ：プランク定数、ｃ：光速、η：ＡＰ
Ｄ１０の量子効率、Ｍ：ＡＰＤ１０の量子効率、ＰIN：
平均光入力パワー、ＶAPD ：ＡＰＤ１０のバイアス電
圧、ＶB ：ＡＰＤ１０の降伏電圧、Ｖ0 ：自己バイアス
制御電圧、Ｒ1 、Ｒ2 ：自己バイアス制御抵抗、及び
ｎ：素子により決定されるＡＰＤ増倍率指数である。I APD = (e · λ · η) ÷ (h · c) × M × P IN ... (6) M = 1 / [1- (V APD / V B ) n ] (7) V APD = V 0 − (R 1 + R 2) × I APD (8) where I APD : average current of APD 10, e: electronic charge,
λ: input wavelength, h: Planck's constant, c: speed of light, η: AP
Quantum efficiency of D10, M: quantum efficiency of APD10, P IN :
Average optical input power, V APD : bias voltage of APD 10, V B : breakdown voltage of APD 10, V 0 : self-bias control voltage, R 1, R 2: self-bias control resistance, and
n: APD multiplication factor index determined by the element.
【００４７】上記式（８）により、最大光受光レベル時
のＩAPD が増加することにより、図３６のようにバイア
ス電圧ＶAPD が減少する。このＶAPD が素子で決定され
る帯域劣化電圧より小さくなると周波数帯域が図３７に
示すように減少し、最大光受光レベル時は、数１０ＭＨ
Zとなる。According to the above equation (8), the I APD at the maximum light receiving level increases, and the bias voltage V APD decreases as shown in FIG. When this V APD becomes smaller than the band deterioration voltage determined by the element, the frequency band decreases as shown in FIG. 37, and at the maximum light reception level, several tens of MH
It becomes Z.
【００４８】このために入力信号に符号間干渉による誤
りが発生する。ＶAPD の値を大としてＡＰＤ１０の帯域
を確保するために抵抗Ｒ1 、Ｒ2の抵抗値を小さくする
と、増倍率Ｍが上記式（７）に従い大きくなり、ＩAPD
が増加する。この為に後段の前置増幅器１２を飽和する
光入力レベルが下がり、ダイナミックレンジが狭くなる
と言う問題がある。For this reason, an error occurs in the input signal due to intersymbol interference. If the resistance values of the resistors R1 and R2 are decreased to increase the value of V APD and secure the band of the APD 10, the multiplication factor M increases according to the above equation (7), and I APD
Will increase. Therefore, there is a problem that the optical input level that saturates the preamplifier 12 in the subsequent stage is lowered and the dynamic range is narrowed.
【００４９】ここで更に、上記のピーク検出部１５及び
比較増幅器１６で構成される上記光入力断検出回路を検
討する。ピーク検出部１５は、等化増幅器１３の出力を
ピーク検出することにより光入力断の検出を実現してい
る。Here, the optical input break detection circuit composed of the peak detection section 15 and the comparison amplifier 16 will be further examined. The peak detector 15 realizes the detection of the optical input interruption by peak-detecting the output of the equalizing amplifier 13.
【００５０】ＰINに対する等化器出力波形特性を示す図
３８において、ＶP1、ＶP2は、前置増幅器１２の入力、
即ちＡＰＤ１０の受光レベルに対応した大きさを有す
る。ＶP1は最小受光レベル（１）、ＶP2は光入力断時の
レベルである。In FIG. 38 showing the equalizer output waveform characteristics with respect to PIN, V P1 and V P2 are the inputs of the preamplifier 12,
That is, it has a size corresponding to the light receiving level of the APD 10. V P1 is the minimum light receiving level (1), and V P2 is the level when the light input is interrupted.
【００５１】これらＶP1、ＶP2の入力信号差は、微小で
あり後段の増幅器或いは等化増幅器１３の利得を十分に
大きくしなければ、比較器１６において光入力断を検出
可能なピーク電圧差が得られない。The input signal difference between these VP1 and VP2 is so small that a peak voltage difference capable of detecting an optical input interruption in the comparator 16 is obtained unless the gain of the amplifier or equalizing amplifier 13 in the subsequent stage is made sufficiently large. I can't.
【００５２】一方、光受信装置は、小型化が要求されて
おり、上記の問題を解決するために高利得の増幅器を実
装しようとする場合、以下のような問題が生じる。On the other hand, the optical receiving device is required to be miniaturized, and when a high gain amplifier is mounted to solve the above problem, the following problems occur.
【００５３】第一に、光受信装置内の漏話による発振が
生じる。即ち、電源パターン（ＶCC、Ｖee）と接地点
（ケース接地）との間でインピーダンスを持ち、高利得
増幅器の入出力間で漏話による発振が生じ、光入力断検
出が出来ないという問題が生じる。First, oscillation occurs due to crosstalk in the optical receiver. That is, there is an impedance between the power source pattern ( Vcc , Vee) and the ground point (case ground), oscillation due to crosstalk occurs between the input and output of the high gain amplifier, and the problem that the optical input disconnection cannot be detected occurs. .
【００５４】第二に、光受信装置のマザーボード実装時
における発振が生じる。即ち、光受信装置のケースが金
属等の導電性筐体で基準接地として使用している場合、
光受信装置底部とその隣接するマザーボード信号・電源
パターンの間隔による容量と、光受信装置インタフェイ
ス接地ピンのインダクタ成分が共振回路を形成し、高利
得増幅器がその共振周波数で発振するという問題が生じ
る。Second, oscillation occurs when the optical receiver is mounted on the motherboard. That is, when the case of the optical receiver is used as a reference ground in a conductive casing such as metal,
There is a problem that the capacitance due to the distance between the bottom of the optical receiver and its adjacent motherboard signal / power supply pattern and the inductor component of the optical receiver interface ground pin form a resonance circuit, and the high gain amplifier oscillates at the resonance frequency. .
【００５５】[0055]
【発明が解決しようとする課題】したがって、本発明の
目的は、光入力信号断を正しく検出することを可能とす
るＡＰＤのバイアス回路を有する光受信装置を提供する
ことにある。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide an optical receiver having a bias circuit of an APD capable of correctly detecting an optical input signal break.
【００５６】更に本発明の目的は、ディジタル通信にお
ける広ダイナミックレンジ化及び光入力断検出の安定動
作を実現する光受信装置を提供することにある。A further object of the present invention is to provide an optical receiver which realizes a wide dynamic range in digital communication and a stable operation of detecting an optical input break.
【００５７】更に具体的に本発明の目的は、光ダイナミ
ックレンジの最大受光レベル時において、前置増幅器が
飽和するという問題を解決する光受信装置を提供するこ
とにある。More specifically, it is an object of the present invention to provide an optical receiver which solves the problem that the preamplifier is saturated at the maximum light receiving level of the optical dynamic range.
【００５８】また本発明の目的は、光ダイナミックレン
ジの最大受光レベル時において、ＡＰＤの帯域が劣化
し、入力信号に符号間干渉による符号誤りを生じる問題
を解決する光受信装置を提供することにある。It is another object of the present invention to provide an optical receiver which solves the problem that the APD band is deteriorated at the maximum light receiving level of the optical dynamic range and a code error occurs in an input signal due to intersymbol interference. is there.
【００５９】更に本発明は、ＡＰＤの自己バイアス方式
におけるＡＰＤ周波数帯域劣化に伴う前置増幅器を飽和
する光入力レベルの低下したがって、ダイナミックレン
ジが狭くなると言う問題を解消す光受信装置を提供する
ことにある。Further, the present invention provides an optical receiver which solves the problem that the optical input level that saturates the preamplifier is deteriorated due to deterioration of the APD frequency band in the APD self-bias system, and therefore the dynamic range is narrowed. It is in.
【００６０】更にまた本発明の目的は、光入力信号の断
を正しく検出するために高利得の増幅器を採用する場合
の光受信装置内部の漏話による発振、及び光受信装置の
マザーボード実装時における発振を防止する光受信装置
を提供することにある。Still another object of the present invention is to oscillate due to crosstalk inside the optical receiver when a high-gain amplifier is used to correctly detect a break in the optical input signal, and to oscillate when the optical receiver is mounted on a mother board. An object of the present invention is to provide an optical receiving device that prevents the above.
【００６１】[0061]
【課題を解決するための手段及び作用】本発明に従う光
受信装置は、基本的構成としてバイアス抵抗と受光素子
との直列回路と、この直列回路に接続され、受光素子が
検知した光入力レベルに対応する電流を電圧変換する前
置増幅器と、この前置増幅器の出力を等化増幅する等化
増幅器と、等化増幅器の出力を識別してデータ出力とす
る識別再生回路と、前記等化増幅器の出力のピーク値を
検知し、検知したピーク値から光入力断を検出する光入
力断検出回路を有する。An optical receiving device according to the present invention has, as a basic configuration, a series circuit of a bias resistor and a light receiving element and a light input level detected by the light receiving element connected to the series circuit. A preamplifier for converting a corresponding current into a voltage, an equalization amplifier for equalizing and amplifying the output of the preamplifier, an identification and reproduction circuit for identifying the output of the equalization amplifier and outputting it as a data output, and the equalization amplifier. It has a light input break detection circuit that detects the peak value of the output of and detects the light input break from the detected peak value.
【００６２】そして、前記前置増幅器の入力と接地電位
間に前置増幅器の入力インピーダンスより大きい抵抗を
備え、この抵抗にバイアス電流を流し、前記前置増幅器
の入力飽和電流を増加させるように構成される。A resistor larger than the input impedance of the preamplifier is provided between the input of the preamplifier and the ground potential, and a bias current is caused to flow through this resistor to increase the input saturation current of the preamplifier. To be done.
【００６３】更に、前記受光素子毎の自己バイアス制御
電圧のバラツキ特性から最高光入力レベル時の受光素子
バイアス電圧が制御されるべき範囲を定め、この設定範
囲になるべくバイアス抵抗が調整される。Further, the range in which the light-receiving element bias voltage at the maximum light input level should be controlled is determined from the variation characteristic of the self-bias control voltage for each light-receiving element, and the bias resistance is adjusted within this setting range.
【００６４】更に、本発明は、電源に接続された第一の
抵抗と第二の抵抗と受光素子からなる直列回路と、この
第一の抵抗と該第二の抵抗の接続点の電位が所定値とな
るように前記直列回路に流れる電流を制御するバイパス
電流の電流路を有して構成される。Further, according to the present invention, a series circuit composed of a first resistance, a second resistance and a light receiving element connected to a power supply, and a potential at a connection point of the first resistance and the second resistance are predetermined. It has a current path of a bypass current for controlling the current flowing through the series circuit so as to have a value.
【００６５】したがって、光入力電力に応じて変化する
アバランシェフォトダイオードＡＰＤのバイアス電流に
より第一乃至第二の抵抗で電圧降下を生じ、これを利用
してアバランシェフォトダイオードＡＰＤの増倍率Ｍを
制御可能である。Therefore, the bias current of the avalanche photodiode APD which changes according to the optical input power causes a voltage drop in the first and second resistors, and by utilizing this, the multiplication factor M of the avalanche photodiode APD can be controlled. Is.
【００６６】また、バイパス電流路に流れるバイパス電
流を制御することにより、第一の抵抗による電圧降下が
生じ、第一及び第二の抵抗の接続点電位が可変となる。
これによりアバランシェフォトダイオードＡＰＤのバイ
アス電圧ＶAPD の自己バイアス制御が可能である。Further, by controlling the bypass current flowing through the bypass current path, a voltage drop occurs due to the first resistance, and the connection point potential of the first and second resistances becomes variable.
This allows self-bias control of the bias voltage V APD of the avalanche photodiode APD.
【００６７】更に又、本発明は、基準接地電位となる導
電性の光受信装置ケースと、少なくとも前記前置増幅器
及び等化増幅器を多段縦続して搭載するプリント基板を
有し、光受信装置ケースは、底面から立ち上がる複数の
導電性ピンを備え、前記プリント基板は、更に多段縦続
された前置増幅器及び等化増幅器の入出力間に接地パタ
ーンが形成され、且つ前記光受信装置ケースに収容され
る際に、接地パターンが、前記複数の導電性ピンと並列
接続されるように構成される。Furthermore, the present invention has a conductive optical receiver case which becomes a reference ground potential, and a printed circuit board on which at least the preamplifier and the equalizing amplifier are mounted in cascade, and the optical receiver case is provided. Is provided with a plurality of conductive pins rising from the bottom surface, and the printed circuit board has a ground pattern formed between the input and output of preamplifiers and equalization amplifiers that are further cascaded, and is housed in the optical receiver case. The ground pattern is configured to be connected in parallel with the plurality of conductive pins when the ground pattern is connected.
【００６８】これにより、接地パターンを通して、帰還
される漏洩電流、又接地パターンと基準接地パターン間
に形成されるインダクタ、容量の形成を防止又は、小さ
くでき、増幅器の発振を素子することが可能である。Thus, it is possible to prevent or reduce the leakage current fed back through the ground pattern, the formation of the inductor and the capacitance formed between the ground pattern and the reference ground pattern, and it is possible to oscillate the amplifier. is there.
【００６９】[0069]
【実施例】以下、本発明の実施例を図面にしたがって説
明するが、全図を通じて同一または、類似のものは、同
一の参照番号及び記号を付して説明する。〔光ダイナミ
ックレンジの最大光入力レベルの向上〕図１は、最大光
入力レベルにおける前置増幅器１２の飽和による特性劣
化を改善するための本発明に従う一実施例である。図２
は、図２９に示す従来例の特性と対比される、図１の実
施例における前置増幅器１２の入力電流−出力電圧特性
を示す図である。Embodiments of the present invention will now be described with reference to the drawings, in which the same or similar parts are designated by the same reference numerals and symbols throughout the drawings. [Improvement of Maximum Optical Input Level of Optical Dynamic Range] FIG. 1 is an embodiment according to the present invention for improving characteristic deterioration due to saturation of the preamplifier 12 at the maximum optical input level. Figure 2
FIG. 30 is a diagram showing an input current-output voltage characteristic of the preamplifier 12 in the embodiment of FIG. 1, which is compared with the characteristic of the conventional example shown in FIG. 29.
【００７０】図１において、前置増幅器１２は、図２７
及び図３２において説明した前置増幅器である。その入
力と接地間に前置増幅器１２の入力インピーダンスより
充分大きい抵抗Ｒを備え、入力電流ＩINを減ずる方向に
電流バイアスＩDCを流すようにしている。これにより、
図２に示すように、実線の入力電流−出力電圧特性が破
線の特性にシフトし、飽和点Ｐ0 がＰ1 に移動される。The preamplifier 12 shown in FIG.
And the preamplifier described in FIG. A resistor R sufficiently larger than the input impedance of the preamplifier 12 is provided between the input and the ground so that the current bias I DC flows in the direction in which the input current I IN is reduced. This allows
As shown in FIG. 2, the solid line input current-output voltage characteristic shifts to the dashed line characteristic, and the saturation point P 0 is moved to P 1 .
【００７１】この結果、前置増幅器１２の飽和電流値を
＋ＩDC分だけ向上させることが可能である。[0071] As a result, it is possible to improve before the saturation current value of the preamplifier 12 only + I DC component.
【００７２】しかし、本実施例においては、次の点に留
意することが必要である。そうでなければ、前置増幅器
１２の入力部雑音電流が増加し、最小光入力レベル特性
が劣化することになる。However, it is necessary to note the following points in this embodiment. Otherwise, the input noise current of the preamplifier 12 will increase and the minimum optical input level characteristic will deteriorate.
【００７３】即ち、電流源回路の寄生容量（前置増幅器
の入力−接地間の容量）、電流源回路で発生する雑音成
分及び電流源回路のインピーダンス（≧前置増幅器の入
力インピーダンス）に留意することが必要である。That is, pay attention to the parasitic capacitance of the current source circuit (capacitance between the input and ground of the preamplifier), the noise component generated in the current source circuit, and the impedance of the current source circuit (≧ input impedance of the preamplifier). It is necessary.
【００７４】図３は、図１と同様の目的を実現する一実
施例である。図３の実施例は、図１の実施例に対し、抵
抗Ｒに更にダイオードＤを順方向に直列に接続し、前置
増幅器１２の入力と接地電源間に挿入したものである。FIG. 3 shows an embodiment for achieving the same purpose as in FIG. The embodiment of FIG. 3 is different from the embodiment of FIG. 1 in that a diode D is further connected in series to the resistor R in the forward direction and is inserted between the input of the preamplifier 12 and the ground power supply.
【００７５】この構成により、前置増幅器１２の入力部
直流電圧Ｖ1 の温度変動に対し、ダイオードＤの温度変
動特性がこれを打ち消し、電流バイアスＩDCを図４に示
すように周囲温度Ｔaの変化に対しても一定に保つよう
にしている。[0075] With this arrangement, with respect to the temperature variation in the input unit DC voltage V1 of the preamplifier 12, the temperature variation characteristic of the diode D is canceled out this change in the ambient temperature Ta of the current bias I DC as shown in FIG. 4 I try to keep it constant.
【００７６】即ち、図４において、点線の特性Ａは図１
の実施例における周囲温度Ｔa に対する電流バイアスＩ
DCの特性であり、周囲温度Ｔaの上昇とともに電流バイ
アスＩDCが減少している。That is, in FIG. 4, the characteristic A indicated by the dotted line is shown in FIG.
Current bias I with respect to ambient temperature Ta in the embodiment of FIG.
This is a characteristic of DC , and the current bias I DC decreases as the ambient temperature Ta rises.
【００７７】一方、図４の実線Ｂは図３の実施例に基づ
く電流バイアスＩDCの特性であり、周囲温度Ｔa の変化
に対しても電流バイアスＩDCは一定である。これによ
り、前置増幅器１２の飽和による特性劣化が周囲温度Ｔ
a の変化にかかわらず改善可能である。On the other hand, the solid line B in FIG. 4 shows the characteristic of the current bias I DC based on the embodiment of FIG. 3, and the current bias I DC is constant even when the ambient temperature Ta changes. As a result, the characteristic deterioration due to the saturation of the preamplifier 12 is prevented from occurring at the ambient temperature T.
It can be improved regardless of changes in a.
【００７８】図５は、上記図３の実施例に従い、前置増
幅器１２、抵抗Ｒ及びダイオードＤを実装する場合の寄
生容量の問題を説明する図である。即ち、図５におい
て、プリント板の両面に回路素子が実装されている。図
において、Ｄはダイオード、Ｒは抵抗、１２は前置増幅
器であり、これらがプリント板の一面に実装され、接続
されている。FIG. 5 is a diagram for explaining the problem of parasitic capacitance when the preamplifier 12, the resistor R and the diode D are mounted according to the embodiment of FIG. That is, in FIG. 5, circuit elements are mounted on both surfaces of the printed board. In the figure, D is a diode, R is a resistor, and 12 is a preamplifier, which are mounted and connected to one surface of the printed board.
【００７９】更に、５０はプリント板の裏面に実装され
る回路部品である。このような実装の実際において、寄
生容量としてダイオードＤに隣接するパターンとの間で
生じるダイオード寄生容量ＣD 、抵抗Ｒの両端に生じる
抵抗寄生容量ＣR あるいは裏面の実装部品と間で生じる
プリントパターン寄生容量ＣPT等がある。Further, 50 is a circuit component mounted on the back surface of the printed board. In the actual implementation of such mounting, a diode parasitic capacitance C D generated as a parasitic capacitance between the diode D and a pattern adjacent to the diode D, a resistance parasitic capacitance C R generated at both ends of the resistor R, or a printed pattern generated between the mounting components on the back surface. There is a parasitic capacitance C PT, etc.
【００８０】図６は、これら寄生容量と回路構成との関
係を検討する図である。図において、（１），（２）及
び（３）は、それぞれ回路構成 (ａ)と (ｂ)に対応する
等価接続回路、容量等価回路及び合成容量値オーダーを
示している。FIG. 6 is a diagram for examining the relationship between these parasitic capacitances and the circuit configuration. In the figure, (1), (2) and (3) show an equivalent connection circuit, a capacitance equivalent circuit and a combined capacitance value order corresponding to the circuit configurations (a) and (b), respectively.
【００８１】即ち、回路構成 (ａ）は、前置増幅器１２
の入力端に抵抗Ｒが接続され、これにダイオードＤが接
地との間に接続される構成である。この構成は、図３に
示す構成に対応する接続である。That is, the circuit configuration (a) is the same as the preamplifier 12
A resistor R is connected to the input end of the diode and a diode D is connected to the ground. This configuration is a connection corresponding to the configuration shown in FIG.
【００８２】この回路構成 (ａ)の場合は、図６の (Ｉ)
に示すように図５におけるプリント板裏面に実装され
る回路素子との間のプリントパターン寄生容量ＣPTを考
慮すると、等価接続回路として(II) に示すようにダイ
オード容量ＣD とプリントパターン寄生容量ＣPTとが並
列接続され、これに直列に抵抗容量ＣRが接続される。
この場合の合成容量値は、 (III)に示すように１０-14
のオーダーである。In the case of this circuit configuration (a), (I) in FIG.
As shown in FIG. 5, considering the print pattern parasitic capacitance C PT between the circuit element mounted on the back surface of the printed board in FIG. 5, the diode capacitance C D and the print pattern parasitic capacitance shown in (II) are shown as an equivalent connection circuit. C PT is connected in parallel, and the resistance capacitance C R is connected in series to this.
The combined capacitance value in this case is 10 −14 as shown in (III).
Is the order.
【００８３】一方、回路構成 (ｂ）の場合は、前置増幅
器１２の入力端にダイオードＤが接続され、これに抵抗
Ｒが接地との間に接続される構成である。On the other hand, in the case of the circuit configuration (b), the diode D is connected to the input terminal of the preamplifier 12 and the resistor R is connected to the ground.
【００８４】この場合、 (Ｉ) に示すように図５におけ
るプリント板裏面に実装される回路素子との間のプリン
トパターン寄生容量ＣPTを考慮すると、等価接続回路と
して(II) に示すように抵抗容量ＣR と寄生容量ＣPTと
が並列接続され、これに直列にダイオード容量ＣDが接
続される。この場合の合成容量値は、 (III)に示すよう
に１０-13 のオーダーである。In this case, considering the print pattern parasitic capacitance CPT between the circuit element mounted on the back surface of the printed board in FIG. 5 as shown in (I), the resistance as shown in (II) is shown as an equivalent connection circuit. The capacitance C R and the parasitic capacitance C PT are connected in parallel, and the diode capacitance C D is connected in series to this. The combined capacity value in this case is on the order of 10 −13 as shown in (III).
【００８５】したがって、回路構成 (ａ）の場合、回路
構成 (ｂ）に較べ、約１０分の１寄生容量とすることが
出来て有利である。〔ＡＰＤ帯域劣化の改善〕次に、図
７は、光入力レベル即ち、光入力パワーＰINとＡＰＤ１
０の自己バイアス制御電圧ＶO のバラツキに対するＡＰ
Ｄ帯域を保証するための最適化を説明する図である。Therefore, in the case of the circuit configuration (a), the parasitic capacitance can be reduced to about 1/10 of that of the circuit configuration (b), which is advantageous. [Improvement of APD band deterioration] Next, FIG. 7 shows the optical input level, that is, the optical input power P IN and APD1.
0 AP for the variation of the self-bias control voltage V O of
It is a figure explaining the optimization for guaranteeing D band.
【００８６】最大光入力レベルＰMAX 時のＡＰＤのバイ
アス電圧ＶAPD が制御されるべき範囲を設定し、ＶO の
バラツキ（受光素子の降伏電圧ＶB：温度傾斜）をパラ
メータにして、先に説明した図３４に示すＡＰＤバイア
ス制御回路の抵抗Ｒ1 、Ｒ2の値を調整して最適化を図
るようにしている。The range in which the bias voltage V APD of the APD at the maximum light input level P MAX should be controlled is set, and the variation of V O (breakdown voltage V B of the light receiving element: temperature gradient) is used as a parameter first. The values of the resistors R1 and R2 of the APD bias control circuit shown in FIG. 34 described above are adjusted for optimization.
【００８７】即ち、図７では、最大自己バイアス制御電
圧ＶOMAXに対し、抵抗Ｒ1 、Ｒ2 の値を大きくし、最小
自己バイアス制御電圧ＶOMINに対し、抵抗Ｒ1 、Ｒ2 の
値を大きくしてＡＰＤのバイアス電圧ＶAPDの範囲内に
入るようにしている。That is, in FIG. 7, the values of the resistors R1 and R2 are increased with respect to the maximum self-bias control voltage V OMAX , and the values of the resistors R1 and R2 are increased with respect to the minimum self-bias control voltage V OMIN. The bias voltage V APD is set within the range.
【００８８】ここで、図７の最適化のための調整の実際
は、図８のフローに示す手順で行われる。図８におい
て、先ず最小入力光パワーを保証する自己バイアス制御
電圧Ｖ O を設定する（ステップＳ１）。Here, the actual adjustment for the optimization of FIG.
Is performed by the procedure shown in the flow of FIG. Smell in Figure 8
First, self-bias control that guarantees the minimum input optical power
Voltage V O Is set (step S1).
【００８９】ついで、最大光入力パワーを保証する抵抗
Ｒ1 、Ｒ2 を調整する（ステップＳ２）。この抵抗Ｒ
1、Ｒ2 は、図８の右側に示すように可変抵抗による調
整、または固定抵抗を置き換えることにより行う。調整
する抵抗値は、ＶO から最大光入力光パワー時、ＶAPD
を保証する抵抗値を計算し、その抵抗値に調整する。Then, the resistors R1 and R2 for guaranteeing the maximum optical input power are adjusted (step S2). This resistance R
As shown in the right side of FIG. 8, 1 and R2 are adjusted by a variable resistor or replaced with a fixed resistor. Adjust the resistance value from V O to the maximum optical input optical power, V APD
Calculate the resistance value that guarantees, and adjust to that resistance value.
【００９０】また、図９の方法は、製造工程時にバイア
ス抵抗を実装する場合の調整方法の手順を説明するフロ
ーである。The method of FIG. 9 is a flow for explaining the procedure of the adjusting method when the bias resistor is mounted in the manufacturing process.
【００９１】ＡＰＤ１０の降伏電圧ＶB 及びその温度傾
斜Γの特性データを求める（ステップＳ１１）。つい
で、実装時に求めた降伏電圧ＶB 及びΓからＡＰＤバイ
アス電圧ＶAPD を保証する抵抗値を計算する（ステップ
Ｓ１２）。計算で求めた抵抗値Ｒ1をプリント基板に実
装し、次製造工程に進む（ステップＳ１３）。Characteristic data of the breakdown voltage V B of the APD 10 and its temperature gradient Γ are obtained (step S11). Next, the resistance value that guarantees the APD bias voltage V APD is calculated from the breakdown voltage V B and Γ obtained during mounting (step S12). The calculated resistance value R1 is mounted on a printed circuit board, and the process proceeds to the next manufacturing process (step S13).
【００９２】これにより、光受信装置組み立て後の試験
調整工程を省略することが出来る。This makes it possible to omit the test adjustment process after assembling the optical receiver.
【００９３】更に、図１０は、ＡＰＤ１０の温度による
バイアス電圧ＶAPD のバラツキに対するＡＰＤ帯域を保
証するためにクランプ回路を用いる方法を説明する図で
ある。Further, FIG. 10 is a diagram for explaining a method of using the clamp circuit to guarantee the APD band with respect to the variation of the bias voltage V APD due to the temperature of the APD 10.
【００９４】図１０の例では、図の右側に示されるよう
にクランプ回路ＣＬを設け、最大光入力時のバイアス電
圧ＶAPD を帯域保証する電圧ＶCLでクランプするように
している。In the example of FIG. 10, a clamp circuit CL is provided as shown on the right side of the figure, and the bias voltage V APD at the time of maximum light input is clamped at the band guarantee voltage V CL .
【００９５】したがって、ＡＰＤ１０の自己バイアス制
御電圧ＶO 特性は、クランプ電圧Ｖ CLより大きい（入力
光レベルＰINがＰMAX 以下）範囲においては、抵抗Ｒ1
＋Ｒ2で決まる傾斜を有し、クランプ電圧ＶCLで一定と
なる範囲は、抵抗Ｒ1 で傾斜が決まる( 但し、Ｒ1 ≫Ｒ
2 ）。Therefore, the self-bias control of the APD 10 is
Control voltage VO Characteristic is clamp voltage V CLGreater than (input
Light level PINIs PMAX In the following range, the resistance R1
Has a slope determined by + R2 and clamp voltage VCLConstant with
In the range, the slope is determined by the resistance R1 (however, R1 >> R
2).
【００９６】この図１１は、図１０におけるクランプ回
路ＣＬの一例であり、順方向に直列接続された複数のダ
イオードが抵抗Ｒ1 に並列に接続されている。図１２に
示すように、抵抗Ｒ1 に電流が流れている状態において
は、抵抗Ｒ1 及びＲ2 で決まる傾斜に沿って、入力光レ
ベルＰINに対しＶAPDが得られる。FIG. 11 is an example of the clamp circuit CL in FIG. 10, in which a plurality of diodes connected in series in the forward direction are connected in parallel to the resistor R1. As shown in FIG. 12, when the current flows through the resistor R1, VAPD is obtained with respect to the input light level P IN along the slope determined by the resistors R1 and R2.
【００９７】更に、図１２に示されるように入力光レベ
ルＰINが大きくなり、複数のダイオードが導通状態にな
ると、この時の直列のダイオード電圧降下ＶCLにより抵
抗Ｒ1間の電圧降下が固定される。したがって、この後
更に入力光レベルＰINが大きくなる時、抵抗Ｒ2 で決ま
る傾斜に沿ってＶAPDが得られる。Further, as shown in FIG. 12, when the input light level P IN becomes large and a plurality of diodes become conductive, the series diode voltage drop V CL at this time fixes the voltage drop across the resistor R 1. It Therefore, when the input light level P IN further increases after this, V APD is obtained along the slope determined by the resistance R2.
【００９８】これにより、最大光入力レベル時のＡＰＤ
１０のバイアス電圧ＶAPD をクランプし、ＶAPD が小さ
くなる事による帯域劣化を防止することが出来る。As a result, the APD at the maximum light input level is obtained.
The bias voltage V APD of 10 can be clamped to prevent band degradation due to the reduction of V APD .
【００９９】図１３は、クランプ回路ＣＬの他の例であ
り、所定の設定電圧で動作するトランジスタＴＲ1 によ
りＡＰＤ１０のカソード部をクランプし、バイアス電圧
ＶAP Dが小さくなることによる帯域劣化を防止する。FIG. 13 is another example of the clamp circuit CL, in which the transistor TR1 operating at a predetermined set voltage clamps the cathode portion of the APD 10 to prevent band deterioration due to a decrease in the bias voltage V AP D. .
【０１００】図１３において、更にトランジスタＴＲ1
のベースと接地間にダイオードＤ1が接続されている。
このダイオードＤ1の温度特性により、トランジスタＴ
Ｒ1のベース・エミッタ間電圧ＶBE特性を補償してい
る。これにより、温度変動に対し、クランプ電圧Ｖ
CLAMPを一定にすることが可能である。In FIG. 13, the transistor TR1 is further added.
A diode D1 is connected between the base and the ground.
Due to the temperature characteristic of the diode D1, the transistor T
It compensates the base-emitter voltage V BE characteristic of R1. As a result, the clamp voltage V
CLAMP can be kept constant.
【０１０１】図１４は図１３のＰIN−ＶAPD の特性を示
し、所定の光入力パワーＰIN以下ではＶAPDがクランプ
電圧ＶCLAMP より大きく抵抗Ｒ1 ＋Ｒ2 で決まる傾斜を
有し、所定の光入力パワーＰIN以上で、ＶAPDがクラン
プ電圧ＶCLAMP に固定される。FIG. 14 shows the characteristics of P IN -V APD in FIG. 13, where V APD has a slope larger than the clamp voltage V CLAMP and determined by the resistances R1 + R2 at a predetermined optical input power P IN or less, and a predetermined light Above the input power PIN, V APD is fixed to the clamp voltage V CLAMP.
【０１０２】更に、このクランプ電圧ＶCLAMP は、温度
変動が生じている場合であっても、トランジスタＴＲ1
のベース・エミッタ間電圧ＶBE特性をダイオードＤ1の
温度特性により打ち消すように補償しているので、抵抗
Ｒ2 で決まる一定の傾斜特性を得ることが出来る。〔最
小受光電力時の増倍率Ｍの最適値化〕図１５は、本発明
の他の実施例回路であり、特に最小受光電力の時、増倍
率Ｍの最適値（ＭOPT ）調整ができるようにし、これに
より、増倍率Ｍの最大値を、ＭOPTとし、光入力断時の
増倍率Ｍの増大による雑音を防ぐようにした実施例であ
る。Further, the clamp voltage V CLAMP is applied to the transistor TR1 even when the temperature fluctuates.
Since the base-emitter voltage VBE characteristic of is compensated so as to be canceled by the temperature characteristic of the diode D1, it is possible to obtain a constant slope characteristic determined by the resistance R2. [Optimization of multiplication factor M at minimum received power] FIG. 15 shows a circuit of another embodiment of the present invention. In particular, at the minimum received power, the optimum value (M OPT ) of multiplication factor M can be adjusted. In this embodiment, the maximum value of the multiplication factor M is set to M OPT to prevent noise due to the increase of the multiplication factor M when the light input is cut off.
【０１０３】図１６は、図１５の本発明実施例に対応す
る動作説明図であり、図１７は、本発明の増倍率制御方
式と最適増倍率の関係を示す図である。FIG. 16 is a diagram for explaining the operation corresponding to the embodiment of the present invention shown in FIG. 15, and FIG. 17 is a diagram showing the relationship between the multiplication factor control method of the present invention and the optimum multiplication factor.
【０１０４】図１５において、１は、自己バイアス部で
あり、光入力電力に応じてアバランシェフォトダイオー
ドＡＰＤのバイアス電流が変化するので、第一の抵抗Ｒ
1 、第二の抵抗Ｒ2 及び第三の抵抗Ｒ3 の電圧降下を利
用して、アバランシェフォトダイオードＡＰＤ１０自体
がバイアス電圧を制御する自己バイアス方式を構成す
る。図示されるように、ＡＰＤ１０のカソード側に直列
に第一の抵抗Ｒ1と第二の抵抗Ｒ2 が接続され、ＡＰＤ
１０のアノード側に第三の抵抗Ｒ3 が、負荷抵抗として
接続される。In FIG. 15, reference numeral 1 is a self-bias section, which changes the bias current of the avalanche photodiode APD in accordance with the optical input power, so that the first resistor R
The self-bias method in which the avalanche photodiode APD10 itself controls the bias voltage by utilizing the voltage drop of the first, second and third resistors R2 and R3. As shown in the figure, a first resistor R1 and a second resistor R2 are connected in series on the cathode side of the APD 10,
A third resistor R3 is connected to the anode side of 10 as a load resistor.
【０１０５】負荷抵抗である第三の抵抗Ｒ3 に生じる電
位が受光出力としてコンデンサＣ1を通して前置増幅器
５に導かれる。前置増幅器５において増幅された出力
は、図３２において説明したと同様に等化増幅器１３に
入力される。The potential generated in the third resistor R3, which is a load resistor, is guided to the preamplifier 5 as a received light output through the capacitor C1. The output amplified by the preamplifier 5 is input to the equalizing amplifier 13 as described with reference to FIG.
【０１０６】但し、図１５の本発明の実施例構成におい
ては、自己バイアス方式であるので、図３２との比較に
おいて、受光出力の振幅が一定とするようなＤＣ／ＤＣ
コンバータ４に制御信号を帰還する構成を有しない。However, in the configuration of the embodiment of the present invention shown in FIG. 15, since the self-biasing method is adopted, in comparison with FIG. 32, DC / DC in which the amplitude of the received light output is constant.
It does not have a configuration for feeding back the control signal to the converter 4.
【０１０７】更に、図１５において、第三の抵抗Ｒ3 に
生じる電位が受光出力としてコンデンサＣ1を通して前
置増幅器５に導かれるように構成されているが、本発明
は、かかる構成に限定されない。Further, in FIG. 15, the potential generated in the third resistor R3 is configured to be guided to the preamplifier 5 through the capacitor C1 as a light reception output, but the present invention is not limited to this configuration.
【０１０８】即ち、第三の抵抗Ｒ3 を設けずアバランシ
ェフォトダイオードＡＰＤ１０のアノード側を直接前置
増幅器１２に導くように接続して、ＡＰＤ１０に流れる
電流を受光出力として、これを増幅、識別再生するよう
に構成することが可能である。That is, the third resistor R3 is not provided, and the anode side of the avalanche photodiode APD10 is connected so as to directly lead to the preamplifier 12, and the current flowing through the APD10 is used as a light-receiving output for amplification, identification reproduction. Can be configured as follows.
【０１０９】第一の抵抗Ｒ1 と第二の抵抗Ｒ2 の接続点
の電位はＶDD2 であり、これにバイパス電流路として後
に説明するバイアス制御ループ部２が接続される。The potential at the connection point between the first resistor R1 and the second resistor R2 is V DD2 , and the bias control loop unit 2 described later is connected to this as a bypass current path.
【０１１０】ＶDDは、アバランシェフォトダイオードＡ
ＰＤ１０の降伏電圧ＶB を考慮して十分大きくし、第一
の抵抗Ｒ1 、第二の抵抗Ｒ2 及び第三の抵抗Ｒ3の抵抗
値は、ＡＰＤ１０の最大定格電流により決定される。V DD is an avalanche photodiode A
Considering the breakdown voltage V B of the PD 10, the resistance value of the first resistor R1, the second resistor R2, and the third resistor R3 is determined by the maximum rated current of the APD 10 by making it sufficiently large.
【０１１１】実施例として、第一の抵抗Ｒ1 、第二の抵
抗Ｒ2 及び第三の抵抗Ｒ3 は、８：４：１の値比に選ば
れている。そして、具体的抵抗値は、第一の要件として
最大定格電流が流れた時、ＡＰＤ１０が破壊されないよ
うなバイアス電圧ＶAPDとなるように第一の抵抗Ｒ1 、
第二の抵抗Ｒ2 及び第三の抵抗Ｒ3 の値が決められる。As an example, the first resistor R1, the second resistor R2 and the third resistor R3 are selected to have a value ratio of 8: 4: 1. The specific resistance value is the first resistance R1 so that the bias voltage V APD is such that the APD 10 is not destroyed when the maximum rated current flows as the first requirement.
The values of the second resistor R2 and the third resistor R3 are determined.
【０１１２】更に、第二の要件として最小受光電力の
時、第一の抵抗Ｒ1 と第二の抵抗Ｒ2の接続点の電位Ｖ
DD2により、増倍率Ｍの最適値（ＭOPT ）調整ができる
ように、バイアス制御ループ部２の電流Ｉ1 及び第一の
抵抗Ｒ1 の大きさが決められる。これにより、増倍率Ｍ
の最大値は、ＭOPTとなり、光入力断時の増倍率Ｍの増
大による雑音を防ぐことができる。Further, as the second requirement, at the minimum received light power, the potential V at the connection point of the first resistor R1 and the second resistor R2
DD2 determines the magnitude of the current I1 and the first resistance R1 of the bias control loop unit 2 so that the optimum value (M OPT ) of the multiplication factor M can be adjusted. As a result, the multiplication factor M
Has a maximum value of M OPT , and noise due to an increase in the multiplication factor M when the light input is interrupted can be prevented.
【０１１３】バイアス制御ループ部２は、簡単な構成で
第一の抵抗Ｒ1 と第二の抵抗Ｒ2 の接続点の電位ＶDD2
を一定に保つように制御するものである。FULL-AGCルー
プのように出力振幅を一定に保つ（最小受光付近でＡＰ
Ｄ１０のバイアス電流を一定に保つ）構成と相違する。The bias control loop unit 2 has a simple configuration and has a potential V DD2 at the connection point of the first resistor R1 and the second resistor R2.
Is controlled so as to keep constant. Keep the output amplitude constant like a FULL-AGC loop (AP near the minimum light reception)
The bias current of D10 is kept constant).
【０１１４】第一の抵抗Ｒ1 と第二の抵抗Ｒ2 の接続点
と、ＡＰＤ１０とは反対側の第三の抵抗Ｒ3の端子との
間に制御用トランジスタＴＲ1 と第四の抵抗Ｒ4 の直列
接続が並列に挿入される。A series connection of the control transistor TR1 and the fourth resistor R4 is provided between the connection point of the first resistor R1 and the second resistor R2 and the terminal of the third resistor R3 on the opposite side of the APD10. Inserted in parallel.
【０１１５】更に、この直列接続に並列に第五の抵抗Ｒ
5 と第六の抵抗Ｒ6 の直列接続が並列に接続される。そ
してこの第五の抵抗Ｒ5と第六の抵抗Ｒ6 の接続点に＋
入力端が接続される第一の演算増幅器２０が備えられ
る。第一の演算増幅器２０の−入力端子には、第七の抵
抗Ｒ7 を通して温度制御部３の出力が入力される。Further, a fifth resistor R is connected in parallel with this series connection.
The series connection of 5 and the sixth resistor R6 is connected in parallel. And at the connection point of the fifth resistor R5 and the sixth resistor R6 +
A first operational amplifier 20 to which the input terminal is connected is provided. The output of the temperature control unit 3 is input to the-input terminal of the first operational amplifier 20 through the seventh resistor R7.
【０１１６】第一の演算増幅器２０の−入力端子と出力
端との間に容量Ｃ2 が接続される。更に第一の演算増幅
器２０の出力は、制御用トランジスタＴＲ1のベースに
導かれ、制御用トランジスタＴＲ1 の導通インピーダン
スを可変して電流Ｉ1 を制御する。A capacitance C2 is connected between the -input terminal and the output terminal of the first operational amplifier 20. Further, the output of the first operational amplifier 20 is guided to the base of the control transistor TR1, and the conduction impedance of the control transistor TR1 is changed to control the current I1.
【０１１７】かかる構成により、第一の抵抗Ｒ1 と第二
の抵抗Ｒ2 の接続点の電位ＶDD2が変化しようとする場
合、第五の抵抗Ｒ5 及び第六の抵抗Ｒ6 に流れる電流が
変化する。With this configuration, when the potential V DD2 at the connection point between the first resistor R1 and the second resistor R2 is about to change, the current flowing through the fifth resistor R5 and the sixth resistor R6 changes.
【０１１８】したがって第五の抵抗Ｒ5 及び第六の抵抗
Ｒ6 の接続点の電位Ｖref も同様に変化する。これによ
り第一の演算増幅器２０の出力が、電流Ｉ0を一定に
し、したがって電位ＶDD2 が一定となるように制御用ト
ランジスタＴＲ1 を制御して電流Ｉ1 の大きさを制御す
る。Therefore, the potential Vref at the connection point of the fifth resistor R5 and the sixth resistor R6 also changes. As a result, the output of the first operational amplifier 20 keeps the current I 0 constant, and thus controls the control transistor TR 1 so that the potential V DD2 becomes constant, thereby controlling the magnitude of the current I 1 .
【０１１９】更に、電位ＶDD2 を一定とする制御範囲を
越える時（電流Ｉ1 ＝０となる時点）、光入力電力の大
きさに比例して、その値が小さくなる〔図１６(i)参
照〕。Further, when the potential V DD2 exceeds the control range where it is constant (current I 1 = 0), the value becomes smaller in proportion to the magnitude of the optical input power [FIG. 16 (i)]. reference〕.
【０１２０】ここで、電流Ｉ1 の制御は、図１６に示さ
れるようにある光入力電力Ｐ0 の時にＩ1 ＝０となり、
光入力電力が大きくなるに従い第一の抵抗Ｒ1、第二の
抵抗Ｒ2 及び第三の抵抗Ｒ3 での電圧降下が大きくな
り、アバランシェフォトダイオードＡＰＤのバイアス電
圧ＶAPD が下がる〔図１６（ii）〕。Here, the control of the current I 1 becomes I 1 = 0 at a certain optical input power P 0 as shown in FIG.
As the optical input power increases, the voltage drop across the first resistor R1, the second resistor R2, and the third resistor R3 increases, and the bias voltage V APD of the avalanche photodiode APD decreases [FIG. 16 (ii)]. .
【０１２１】したがって、ＡＰＤ１０のバイアス電圧Ｖ
APD の低下に対応して、その増倍率Ｍが下がる（図１
７）。Therefore, the bias voltage V of the APD 10 is
As the APD decreases, its multiplication factor M decreases (Fig. 1
7).
【０１２２】更に、図１６を参照して上記を纏めると、
任意の光入力電力Ｐ0 を切り変え点として光入力電力が
減少する側ではＶDD2を一定に保ち、アバランシェフォ
トダイオードＡＰＤ１０のアノード及びカソード側に直
列に接続した第二の抵抗Ｒ2及び第三の抵抗Ｒ3 による
電圧降下を利用して制御する。Further summarizing the above with reference to FIG.
V DD2 is kept constant on the side where the optical input power is reduced with an arbitrary optical input power P 0 as a switching point, and a second resistor R2 and a third resistor R2 connected in series to the anode and cathode sides of the avalanche photodiode APD10 are connected. Control is performed using the voltage drop due to the resistor R3.
【０１２３】また光入力電力が増大する側では、バイア
ス制御ループ２の制御用トランジスタＴＲ1がＯＦＦと
なり、第二の抵抗Ｒ2 及び第三の抵抗Ｒ3 に加え第一の
抵抗Ｒ1 の電圧降下も利用して、ＡＰＤ１０の増倍率Ｍ
を任意の光入力電力Ｐ0を切り変え点として自己バイア
ス制御する。On the side where the optical input power increases, the control transistor TR1 of the bias control loop 2 is turned off, and the voltage drop of the first resistor R1 is used in addition to the second resistor R2 and the third resistor R3. Then, the multiplication factor M of APD10
Is the self-bias control with the optical input power P 0 as a switching point.
【０１２４】図１５に戻り説明すると、バイアス制御ル
ープ２において、ループ時定数は、容量Ｃ2と第七の抵
抗Ｒ7 とで決定され、カットオフ周波数は、ｆC ＝１／
２πＣ2 Ｒ7 となる。Returning to FIG. 15, in the bias control loop 2, the loop time constant is determined by the capacitance C2 and the seventh resistor R7, and the cutoff frequency is fC = 1 /
It becomes 2πC2 R7.
【０１２５】図１５において、更に温度補償部３には、
第二の演算増幅器３０が備えられる。第二の演算増幅器
３０の＋入力端子には、第十の抵抗Ｒ10、第十一の抵抗
Ｒ11、及び可変抵抗Ｒv1の直列接続により得られる電圧
Ｖ2 が入力され、更にその−入力端子には、第十二の抵
抗Ｒ12、第十三の抵抗Ｒ13及びダイオードＤ1の直列接
続により得られる電圧Ｖ1 が第九の抵抗Ｒ9 を通して入
力される。In FIG. 15, the temperature compensator 3 further includes
A second operational amplifier 30 is provided. The voltage V2 obtained by the series connection of the tenth resistor R10, the eleventh resistor R11, and the variable resistor Rv1 is inputted to the + input terminal of the second operational amplifier 30, and the − input terminal thereof is further The voltage V1 obtained by the series connection of the twelfth resistor R12, the thirteenth resistor R13 and the diode D1 is input through the ninth resistor R9.
【０１２６】ここで、ダイオードＤ1 は、ＡＰＤ１０の
降伏電圧ＶB の温度補償として機能するものであり、こ
れに代わりポジスター抵抗、サーミスタ、トランジスタ
等の温度傾斜特性を有する素子も使用可能である。Here, the diode D1 functions as temperature compensation of the breakdown voltage V B of the APD 10, and instead of this, an element having a temperature gradient characteristic such as a posistor resistor, a thermistor, or a transistor can also be used.
【０１２７】更に温度補償部３は、最適増倍率ＭOPT の
調整の機能を有する。この最適増倍率ＭOPT の調整は、
可変抵抗Ｒv1により行われる。Further, the temperature compensator 3 has a function of adjusting the optimum multiplication factor M OPT . The adjustment of this optimum multiplication factor M OPT is
It is performed by the variable resistance Rv1.
【０１２８】図１７において、図１７(i) は、最適増倍
率ＭOPT の特性であり、図１７(iii)は、従来のFULL-AG
C方式による増倍率Ｍの特性である。In FIG. 17, FIG. 17 (i) shows the characteristics of the optimum multiplication factor M OPT , and FIG. 17 (iii) shows the conventional FULL-AG.
This is the characteristic of the multiplication factor M by the C method.
【０１２９】本発明は、これを改善して図１７(ii)の特
性のように可変抵抗Ｒv1の調整により、最適増倍率Ｍ
OPTに近似調整する。The present invention improves this by adjusting the variable resistance Rv1 as shown in the characteristic of FIG. 17 (ii) to obtain the optimum multiplication factor M.
Approximately adjust to OPT .
【０１３０】降伏電圧ＶB の温度補償は、ダイオードＤ
1 の温度特性を利用し、この温度特性の傾斜を第八の抵
抗Ｒ8 と第九の抵抗Ｒ9 により利得を調整し、更に第一
の演算増幅器２０の利得分増倍することによりＶDD2に
温度傾斜を持たせる。The temperature compensation of the breakdown voltage V B is performed by the diode D
The temperature characteristic of 1 is used, the gain of the inclination of this temperature characteristic is adjusted by the eighth resistor R8 and the ninth resistor R9, and the gain is multiplied by the gain of the first operational amplifier 20 to increase the temperature to V DD2 . Have a slope.
【０１３１】この時のＶDD2 の温度傾斜は、次の関係か
ら求められる。The temperature gradient of V DD2 at this time is obtained from the following relationship.
【０１３２】ダイオードＤ1 の温度特性×Ｒ8 ／Ｒ9 ×
（１＋Ｒ5 ／Ｒ6 ）
以上のごとくして図３１乃至図３４に示す従来の回路・
方式の問題が解決される。尚、図１５において、電源電
圧ＶEEとして安定化回路の出力を接続することにより、
電源変動に強い、アバランシェフォトダイオードＡＰＤ
１０のバイアス回路を得ることが可能である。
〔光入力断検出の安定動作化〕ここで、前置増幅器１２
に入力する信号レベルは、微小であり前置増幅器１２及
び後段の等化増幅器１３の利得を大きくしなければ、比
較器１６における光入力断の検出が可能なピーク電圧差
を得ることが困難である。Temperature characteristic of diode D1 × R8 / R9 ×
(1 + R5 / R6) As described above, the conventional circuit shown in FIGS.
The method problem is solved. In FIG. 15, by connecting the output of the stabilizing circuit as the power supply voltage V EE ,
Avalanche photodiode APD, which is resistant to power fluctuations
It is possible to obtain 10 bias circuits. [Stable Operation of Detection of Light Input Loss] Here, the preamplifier 12
The signal level input to is very small, and unless the gains of the preamplifier 12 and the equalizing amplifier 13 at the subsequent stage are increased, it is difficult to obtain a peak voltage difference capable of detecting an optical input break in the comparator 16. is there.
【０１３３】したがって、先に説明したように光受信装
置に対して小型化が要求されており、上記のような高利
得の増幅器を実装する場合に種々の原因による発振の問
題が生じる。Therefore, as described above, there is a demand for miniaturization of the optical receiving device, and when mounting the above-mentioned high gain amplifier, there arises a problem of oscillation due to various causes.
【０１３４】図１８は、光受信装置内部の漏話による発
振の問題を説明する図である。図では、前置増幅器１２
と二段の等化増幅器１３１、１３２が縦続接続されてい
る。FIG. 18 is a diagram for explaining the problem of oscillation due to crosstalk inside the optical receiver. In the figure, the preamplifier 12
And two-stage equalization amplifiers 131 and 132 are connected in cascade.
【０１３５】これらの増幅器は、共通の広面積の電源パ
ターン１８０（ＶCC）、接地パターン１８１（Ｖee）及
び基準接地点（光受信装置ケース基準接地ＧＮＤ）間で
インピーダンスを持つ。図において、Ｌcc、Ｌeeは、後
に説明するインタフェイスピン及びパターンによるイン
ダクタ成分である。These amplifiers have impedance between the common wide-area power supply pattern 180 (V CC ), the ground pattern 181 (Vee) and the reference ground point (light receiving device case reference ground GND). In the figure, Lcc and Lee are inductor components by interface pins and patterns, which will be described later.
【０１３６】点線１８２で示される如く、高利得増幅器
１２の入力及び等化増幅器１３２の出力間に上記広面積
の接地パターン１８１を通じて漏話経路が形成され発振
が生じる。この場合は、光入力断の検出が出来なくな
る。As indicated by the dotted line 182, a crosstalk path is formed between the input of the high gain amplifier 12 and the output of the equalizing amplifier 132 through the wide area ground pattern 181 to cause oscillation. In this case, the light input break cannot be detected.
【０１３７】図１９及び２０は、光受信装置のマザーボ
ードに高利得増幅器を実装する場合の発振の問題を説明
する図である。光受信装置のケースが導電性筐体（金属
等）である場合、基準電位を接地として使用すると、光
受信装置底部とそれに隣接するマザーボード信号・電源
パターンの間隙による容量と、光受信装置インタフェイ
スピンのインダクタ成分により共振回路を形成する。19 and 20 are diagrams for explaining the problem of oscillation when a high gain amplifier is mounted on the mother board of the optical receiver. If the case of the optical receiver is a conductive casing (metal etc.) and the reference potential is used as ground, the capacitance due to the gap between the bottom of the optical receiver and the motherboard signal / power supply pattern adjacent to it and the optical receiver interface pin A resonant circuit is formed by the inductor component of.
【０１３８】このため、高利得増幅器部が共振回路の共
振周波数で発振することになる。Therefore, the high gain amplifier section oscillates at the resonance frequency of the resonance circuit.
【０１３９】即ち、図１９において、高利得増幅器とし
て前置増幅器１２を代表として示し、光受信装置１９の
プリント板１９１に実装されている。また１８１は、プ
リント板１９１に形成された接地パターンである。That is, in FIG. 19, the preamplifier 12 is representatively shown as a high gain amplifier, and is mounted on the printed board 191 of the optical receiver 19. Further, 181 is a ground pattern formed on the printed board 191.
【０１４０】更に、１９２は、光受信装置１９の導電性
筐体である。一方、２０は、マザーボードであり、２１
は、マザーボード２０に形成された基準接地パターンで
ある。Further, 192 is a conductive casing of the optical receiver 19. On the other hand, 20 is a motherboard, and 21
Is a reference ground pattern formed on the mother board 20.
【０１４１】このマザーボード２０に形成された基準接
地パターン２１と光受信装置１９の接地パターン１８１
とは、インタフェイスピン１９０により接続されてい
る。The reference ground pattern 21 formed on the mother board 20 and the ground pattern 181 of the optical receiver 19.
And are connected by an interface pin 190.
【０１４２】したがって、先に図１８の例で説明したよ
うにインタフェイスピン１９０がインダクタ成分Ｌee
を示し、同時に導電性筐体１９２の底部とマザーボード
２０に形成された基準接地パターン２１との間の隙間が
容量成分Ｃを示している。Therefore, as described above with reference to the example of FIG. 18, the interface pin 190 has the inductor component Lee.
At the same time, the gap between the bottom of the conductive casing 192 and the reference ground pattern 21 formed on the motherboard 20 indicates the capacitance component C.
【０１４３】このために、図１９に対する等化回路であ
る図２０に示されるように、図示されるインダクタ成分
Ｌeeと容量成分Ｃにより共振回路１８２を形成すること
になる。これにより増幅器が発振する。For this reason, as shown in FIG. 20, which is an equalizing circuit for FIG. 19, a resonance circuit 182 is formed by the illustrated inductor component Lee and capacitance component C. This causes the amplifier to oscillate.
【０１４４】したがって、本発明は、更に光受信装置に
おいて、上記の如き増幅器における発振を防止して、光
入力断を安定に検出可能とするものである。Therefore, according to the present invention, further, in the optical receiver, the oscillation in the amplifier as described above is prevented, and the interruption of the optical input can be stably detected.
【０１４５】図２１は、上記の増幅器の発振を防止する
ための一実施例であり、光受信装置筐体に立てた複数の
導電ピンにより、接地パターンと基準接地パターン間に
形成されるインダクタによるインピーダンスを下げるよ
うに構成するものである。FIG. 21 shows an embodiment for preventing the oscillation of the above-mentioned amplifier, which is formed by an inductor formed between a ground pattern and a reference ground pattern by a plurality of conductive pins standing on the optical receiver casing. It is configured to lower the impedance.
【０１４６】これにより接地パターン上の漏話を防止す
る実装を実現している。As a result, the mounting for preventing the crosstalk on the ground pattern is realized.
【０１４７】図２１において、１９２は、光受信装置の
導電性筐体であり、底面から立ち上がる複数の導電ピン
１９３を有している。１９１は、プリント基板であり、
前置増幅器１２、等化増幅器１３１、１３２のチップが
搭載され、且つ接地パターン１８１が形成されている。In FIG. 21, reference numeral 192 denotes a conductive casing of the optical receiver, which has a plurality of conductive pins 193 rising from the bottom surface. 191 is a printed circuit board,
The chips of the preamplifier 12 and the equalization amplifiers 131 and 132 are mounted, and the ground pattern 181 is formed.
【０１４８】接地パターン１８１は、上記の複数の導電
ピン１９３に並列に接続されている。したがって、接地
パターン１８１と基準接地パターン２１間に形成される
インダクタンスによるインピーダンスが下げられ、発振
が防止される。The ground pattern 181 is connected in parallel to the above-mentioned plurality of conductive pins 193. Therefore, the impedance due to the inductance formed between the ground pattern 181 and the reference ground pattern 21 is lowered, and oscillation is prevented.
【０１４９】図２２は、更に接地パターン１８１上の漏
話を防止する実装を実現する別の実施例である。先に図
１８において説明したように、接地パターン１８１に漏
話経路１８２が形成され、これにより信号が帰還され発
振が生じる。したがって、接地パターン１８１を複数に
分割して漏話経路１８２を分断するようにしている。FIG. 22 shows another embodiment for realizing the mounting for preventing the crosstalk on the ground pattern 181. As described above with reference to FIG. 18, the crosstalk path 182 is formed in the ground pattern 181, and the signal is fed back to cause oscillation. Therefore, the ground pattern 181 is divided into a plurality of parts to divide the crosstalk path 182.
【０１５０】即ち、図２２において、図２１の実施例と
同様にプリント板１９１に前置増幅器１２、等化増幅器
１３１、１３２が搭載されている。図２１の実施例と異
なる点は、接地パターン１８１が複数のパターン１８１
ａ〜１８１ｆに分割されている点にある。That is, in FIG. 22, the preamplifier 12 and the equalizing amplifiers 131 and 132 are mounted on the printed board 191 as in the embodiment of FIG. The difference from the embodiment of FIG. 21 is that the ground pattern 181 has a plurality of patterns 181.
It is divided into a to 181f.
【０１５１】更に、１９２は、光受信装置の導電性筐体
であり、複数の導電ピン１９３が分割された複数のＧＮ
Ｄパターン１８１ａ〜１８１ｆに対応して接続されるべ
く、設けられている。Further, reference numeral 192 denotes a conductive casing of the optical receiving device, which has a plurality of GNs in which a plurality of conductive pins 193 are divided.
It is provided so as to be connected corresponding to the D patterns 181a to 181f.
【０１５２】図２３は、図２２の実装に対応する等価回
路の一部を示している。分割接地パターン１８１ｃ〜１
８１ｅがそれぞれ対応する導電ピン１９３により筐体基
準接地電位に接続されている。尚、図において１３３
は、等価フィルタであり、１３４は、終端抵抗である。
これら等価フィルタ１３３、終端抵抗１３４及び増幅器
により等化増幅器１３が構成される。FIG. 23 shows a part of an equivalent circuit corresponding to the implementation of FIG. Split ground patterns 181c-1
81e are connected to the casing reference ground potential by the corresponding conductive pins 193. In the figure, 133
Is an equivalent filter, and 134 is a terminating resistor.
The equivalent filter 133, the terminating resistor 134 and the amplifier constitute the equalizing amplifier 13.
【０１５３】図２２、２３に示すように接地パターン１
８１が分割され、漏話経路１８２の形成を阻止し、結果
として発振を防止することが出来る。Ground pattern 1 as shown in FIGS.
81 is divided, the formation of the crosstalk path 182 can be prevented, and as a result, oscillation can be prevented.
【０１５４】図２４は、更に実装により接地パターンと
基準接地パターンとの間のインタフェイスピンによりイ
ンダクタが形成されこれにより発振回路が形成されるの
を防止するための具体的実装例である。FIG. 24 shows a specific mounting example for preventing an inductor from being formed by an interface pin between a ground pattern and a reference ground pattern by mounting, thereby forming an oscillation circuit.
【０１５５】図１９の実施例の実装においては、光受信
装置１９のプリント板１９１上に形成される接地パター
ン１８１とマザーボード２０の基準接地パターン２１と
は、インタフェイスピン１９０を通して接続されてい
る。In the implementation of the embodiment shown in FIG. 19, the ground pattern 181 formed on the printed board 191 of the optical receiver 19 and the reference ground pattern 21 of the mother board 20 are connected through the interface pins 190.
【０１５６】したがって、この例では、インタフェイス
ピン１９０の長さに基づくインダクタ成分Ｌeeが生じ、
図２０に示す共振回路が形成され、発振の原因となる可
能性がある。そこで図２４に示す実施例では、光受信装
置１９の導電性筐体１９２の一部を切り欠き、切り欠き
部１９２ａとして折り曲げ、インタフェイスピン１９０
と接続することにより、インタフェイスピン１９０の長
さを実質短くしている。Therefore, in this example, the inductor component Lee based on the length of the interface pin 190 is generated,
The resonance circuit shown in FIG. 20 is formed, which may cause oscillation. Therefore, in the embodiment shown in FIG. 24, a part of the conductive casing 192 of the optical receiving device 19 is cut out and bent as a cutout portion 192a to form the interface pin 190.
By connecting with, the length of the interface pin 190 is substantially shortened.
【０１５７】図２５は、さらに導電性筐体１９２の切り
欠きを説明する図である。図２５では、導電性筐体１９
２に二つの切り欠き部１９２ａ、１９２ｂが形成され、
導電性筐体１９２の底面と平行するように折り曲げられ
ている。１９５は、導電性筐体１９２の底面に形成され
た透し穴である。FIG. 25 is a diagram for explaining the cutout of the conductive casing 192. In FIG. 25, the conductive housing 19
2 has two cutouts 192a and 192b formed therein,
It is bent so as to be parallel to the bottom surface of the conductive casing 192. Reference numeral 195 is a through hole formed on the bottom surface of the conductive casing 192.
【０１５８】この透し穴１９５を通して、切り欠き部１
９２ａ、１９２ｂとインタフェイスピン１９０とがハン
ダ付け等により電気的に接続が可能である。したがっ
て、インタフェイスピン１９０がマザーボード２０（図
１９参照）の基準接地パターン２１と接続される点まで
の長さが、等価的に短縮される。これにより、インタフ
ェイスピン１９０によるインダクタの大きさが減少可能
である。Through the through hole 195, the notch 1
92a and 192b and the interface pin 190 can be electrically connected by soldering or the like. Therefore, the length up to the point where the interface pin 190 is connected to the reference ground pattern 21 of the motherboard 20 (see FIG. 19) is equivalently shortened. Accordingly, the size of the inductor by the interface pin 190 can be reduced.
【０１５９】図２６は、更に光受信装置の実装における
発振の問題を解決する別の実施例である。図において、
１９２は、光受信装置の導電性筐体である。２０は、マ
ザーボード、２１は、その上に形成される基準接地パタ
ーンである。FIG. 26 shows another embodiment for solving the problem of oscillation in mounting the optical receiver. In the figure,
Reference numeral 192 is a conductive housing of the optical receiver. Reference numeral 20 is a mother board, and 21 is a reference ground pattern formed thereon.
【０１６０】本実施例においては、さらに導電性筐体１
９２の少なくとも底面部１９２ａを非導電体で形成し、
他の部分を導電性により形成する２部分構成とすること
に特徴を有する。これにより、図１９に示されるよう
に、導電性筐体１９２の底面とマザーボード２上の基準
接地パターン２１間の空隙により生じる容量Ｃの形成が
防止される。したがって、図２０に示す共振回路１８２
の形成が回避できる。In this embodiment, the conductive casing 1 is further added.
At least the bottom surface portion 192a of 92 is made of a non-conductive material,
It is characterized in that it has a two-part structure in which the other part is formed by conductivity. As a result, as shown in FIG. 19, formation of the capacitance C caused by the gap between the bottom surface of the conductive casing 192 and the reference ground pattern 21 on the motherboard 2 is prevented. Therefore, the resonance circuit 182 shown in FIG.
Formation can be avoided.
【０１６１】[0161]
【発明の効果】以上実施例にしたがって説明したよう
に、本発明により以下のような効果が得られる。As described above according to the embodiments, the present invention has the following effects.
【０１６２】第一に固定バイアス方式、FULL-AGC方式に
比べ光入力電力に対し、常に最適増倍率ＭOPTとするこ
とが可能であり、更にＳ／Ｎを改善することができる。First, compared to the fixed bias system and the FULL-AGC system, the optimum multiplication factor M OPT can always be set for the optical input power, and the S / N ratio can be further improved.
【０１６３】第二に増倍率Ｍの最大値を最小受光電力時
のＭOPT とすることにより、光入力断時の増倍率の増大
による雑音（ブレークダウン電圧ＶB 付近による暗電流
の増加）は無く、後段増幅器の出力でのピーク検出等に
より容易に断検出を行うことが可能である。Secondly, by setting the maximum value of the multiplication factor M as M OPT at the time of the minimum received light power, noise (increase of dark current due to the vicinity of the breakdown voltage V B ) due to the increase of the multiplication factor when the light input is cut off is prevented. Instead, the disconnection can be easily detected by peak detection or the like at the output of the post-stage amplifier.
【０１６４】第三に制御ループの時定数の設定が主信号
に無関係に独立して容易に設定できる。第四にアバラン
シェフォトダイオードＡＰＤの温度補償が簡易な構成で
可能である。Thirdly, the time constant of the control loop can be easily set independently of the main signal. Fourth, temperature compensation of the avalanche photodiode APD is possible with a simple structure.
【０１６５】以上の点から効率的なアバランシェフォト
ダイオードＡＰＤのバイアス回路が提供され、本発明に
よるシステムにおける寄与は大きい。From the above points, an efficient bias circuit for the avalanche photodiode APD is provided, and the contribution to the system according to the present invention is great.
【図１】本発明に従う前置増幅器の飽和電流を向上する
一実施例ブロック図である。FIG. 1 is a block diagram of an embodiment for improving a saturation current of a preamplifier according to the present invention.
【図２】図１の動作を説明する入力電流−出力電圧特性
を示す図である。FIG. 2 is a diagram showing an input current-output voltage characteristic for explaining the operation of FIG.
【図３】本発明に従う前置増幅器の飽和電流向上する他
の実施例ブロック図である。FIG. 3 is a block diagram of another embodiment for improving the saturation current of the preamplifier according to the present invention.
【図４】図３の動作を説明する電流バイアスＩDC特性を
示す図である。FIG. 4 is a diagram showing current bias I DC characteristics for explaining the operation of FIG.
【図５】寄生容量発生原因を説明する図である。FIG. 5 is a diagram illustrating a cause of parasitic capacitance generation.
【図６】寄生容量を説明する図である。FIG. 6 is a diagram illustrating a parasitic capacitance.
【図７】ＶO バラツキに対応する最適Ｒ1 、Ｒ2 の関係
を示す図である。FIG. 7 is a diagram showing a relationship between optimum R1 and R2 corresponding to variations in VO.
【図８】図７に対応する最適Ｒ1 、Ｒ2 を設定する手順
フローである。8 is a procedure flow for setting optimum R1 and R2 corresponding to FIG.
【図９】ＡＰＤ実装時の抵抗Ｒ1 の設定手順フローであ
る。FIG. 9 is a flow chart of a procedure for setting a resistance R1 when mounting an APD.
【図１０】本発明に従うＶAPD クランプ回路動作を説明
する図である。FIG. 10 is a diagram illustrating the operation of the V APD clamp circuit according to the present invention.
【図１１】クランプ回路の具体例を示す図である。FIG. 11 is a diagram showing a specific example of a clamp circuit.
【図１２】図１１の回路に対応するＰIN−ＶAPD 特性を
示す図である。12 is a diagram showing a P IN -V APD characteristic corresponding to the circuit of FIG. 11.
【図１３】クランプ回路の他の具体例を示す図である。FIG. 13 is a diagram showing another specific example of the clamp circuit.
【図１４】図１３の回路に対応するＰIN−ＶAPD 特性を
示す図である。14 is a diagram showing a P IN -V APD characteristic corresponding to the circuit of FIG.
【図１５】本発明の一実施例回路を示す図である。FIG. 15 is a diagram showing a circuit according to an embodiment of the present invention.
【図１６】図１５の実施例の動作説明図である。16 is an operation explanatory diagram of the embodiment in FIG.
【図１７】本発明の増倍率制御方式と最適増倍率の関係
を説明する図である。FIG. 17 is a diagram for explaining the relationship between the multiplication factor control method of the present invention and the optimum multiplication factor.
【図１８】高利得増幅器接続時の漏話経路を説明する図
である。FIG. 18 is a diagram illustrating a crosstalk path when a high gain amplifier is connected.
【図１９】マザーボード実装時の共振回路の説明図であ
る。FIG. 19 is an explanatory diagram of a resonance circuit when mounted on a motherboard.
【図２０】図１９の等価回路を示す図である。20 is a diagram showing an equivalent circuit of FIG. 19. FIG.
【図２１】筐体−Ｐt ＧＮＤパターン間のピン接続を説
明する図である。FIG. 21 is a diagram illustrating pin connection between the case and the Pt GND pattern.
【図２２】増幅器入出力間ＧＮＤパターン分離を説明す
る図である。FIG. 22 is a diagram for explaining GND pattern separation between amplifier input and output.
【図２３】図２２の等価回路を示す図である。FIG. 23 is a diagram showing an equivalent circuit of FIG. 22.
【図２４】インタフェイスピン接続の一例を示す図であ
る。FIG. 24 is a diagram showing an example of interface pin connection.
【図２５】図２４の筐体の切り欠きを説明する図であ
る。FIG. 25 is a diagram illustrating a notch in the housing of FIG. 24.
【図２６】筐体とマザーボードの取り付けの一例を説明
する図である。FIG. 26 is a diagram illustrating an example of attachment of a housing and a motherboard.
【図２７】一般的光受信装置の構成例ブロック図であ
る。FIG. 27 is a block diagram of a configuration example of a general optical receiver.
【図２８】トランスインピーダンス型前置増幅器の構成
例を示す図である。FIG. 28 is a diagram showing a configuration example of a transimpedance type preamplifier.
【図２９】図２８の入力−出力電圧特性を示す図であ
る。FIG. 29 is a diagram showing the input-output voltage characteristic of FIG. 28.
【図３０】図２８の入出力波形を示す図である。FIG. 30 is a diagram showing input / output waveforms of FIG. 28.
【図３１】従来のバイアス方式の一例を示す図である。FIG. 31 is a diagram showing an example of a conventional bias method.
【図３２】ＦＵＬＬ−ＡＧＣループを有する従来の光受
信装置の構成例ブロックである。FIG. 32 is a block diagram of a configuration example of a conventional optical receiving device having a FULL-AGC loop.
【図３３】従来の増倍率制御方式と最適増倍率の関係を
説明する図である。FIG. 33 is a diagram illustrating a relationship between a conventional gain control method and an optimum gain.
【図３４】従来のＡＰＤ出力信号電流及び雑音と増倍率
の関係を説明する図である。FIG. 34 is a diagram illustrating a relationship between a conventional APD output signal current and noise and a multiplication factor.
【図３５】自己バイアス方式によるＡＰＤバイアス制御
を説明する図である。FIG. 35 is a diagram illustrating APD bias control by a self-bias method.
【図３６】図３５における平均光入力パワーとＶAPD,増
倍率の関係を説明する図である。36 is a diagram illustrating the relationship between the average optical input power, V APD , and the multiplication factor in FIG. 35.
【図３７】ＶAPD−ｆc の関係を説明する図である。FIG. 37 is a diagram illustrating a relationship of V APD −fc.
【図３８】ＰINに対する等化増幅器出力波形特性を説明
する図である。FIG. 38 is a diagram illustrating output waveform characteristics of an equalizing amplifier with respect to PIN.
１ 自己バイアス部 ２ バイアス制御部（バイパス電流路） ３ 温度補償部 ４ ＤＣ／ＤＣコンバータ １０ ＡＰＤ（アバランシェフォトダイオード） １１ ＡＰＤバイアス制御回路 １２ 前置増幅器 １３ 等化増幅器 １４ 識別再生＆クロック抽出回路 １５ ピーク検出部 １６ 比較器 Ｒ1 〜Ｒ13 抵抗 ＶAPD アバランシェフォトダイオードのバイアス電圧 ２０、３０ 演算増幅器 ＴＲ1 制御用トランジスタ Ｄ1 温度補償用ダイオード 1 Self-biasing section 2 Bias controller (bypass current path) 3 Temperature compensation section 4 DC / DC converter 10 APD (avalanche photodiode) 11 APD bias control circuit 12 Preamplifier 13 Equalization amplifier 14 Identification reproduction & clock extraction circuit 15 Peak detector 16 Comparator R1 to R13 resistance VAPD Avalanche photodiode bias voltage 20, 30 Operational amplifier TR1 control transistor D1 Temperature compensation diode
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/26 10/28 (72)発明者 坂本 久弥 栃木県小山市城東３丁目28番１号 富士通 ディジタル・テクノロジ株式会社内 (72)発明者 宮木 裕司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 永瀬 典生 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 葛上 寛 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 Ｆターム(参考） 5F049 MA07 NA04 NB01 RA10 UA05 UA13 5J092 AA01 AA56 CA00 CA32 CA54 FA00 FA11 HA02 HA19 HA25 HA26 HA33 HA44 KA00 KA01 KA12 KA17 KA21 KA66 MA11 MA22 QA02 QA03 QA04 SA13 TA02 TA04 TA06 TA07 UL03 5K102 AA52 MB08 MC15 MH03 MH14 MH28 PH33 Front page continued (51) Int.Cl. 7 Identification code FI theme code (reference) H04B 10/26 10/28 (72) Inventor Hisaya Sakamoto 3-28-1, Joto, Oyama-shi, Tochigi Prefecture Fujitsu Digital Technology Co., Ltd. Company (72) Inventor Yuji Miyaki 1015 Kamiodanaka, Nakahara-ku, Kawasaki, Kanagawa Prefecture Fujitsu Limited (72) Inventor Norio Nagase 1015, Kamedotachu, Nakahara-ku, Kawasaki, Kanagawa Prefecture In-house (72) Inventor Kuzu Kamihiro 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture F-term inside Fujitsu Limited (reference) 5F049 MA07 NA04 NB01 RA10 UA05 UA13 5J092 AA01 AA56 CA00 CA32 CA54 FA00 FA11 HA02 HA19 HA25 HA26 HA33 HA44 KA00 KA01 MA21 KA12 MA66 KA17 QA02 QA03 QA04 SA13 TA02 TA04 TA06 TA07 UL03 5K102 AA52 MB08 MC15 MH03 MH14 MH28 PH33
Claims (11)
該直列回路に接続され、前記受光素子が検知した光入力
レベルに対応する電流を電圧変換する前置増幅器と、該
前置増幅器の出力を等化増幅する等化増幅器と、該等化
増幅器の出力を識別してデータ出力とする識別再生回路
と、前記等化増幅器の出力のピーク値を検知して、該検
知したピーク値から光入力断を検出する光入力断検出回
路を有する光受信装置において、 前記バイアス抵抗は、第一の抵抗と第二の抵抗を有し、 前記直列回路は、電源（ＶDD）に接続された前記第一及
び第二の抵抗と受光素子の直列接続からなり、 更に、前記第一及び第二の抵抗の接続点の電位が所定値
となるように前記直列回路に流れる電流を制御するバイ
パス電流の電流路を有することを特徴とする光受信装
置。1. A series circuit of a bias resistor and a light receiving element,
A preamplifier connected to the series circuit for converting a current corresponding to an optical input level detected by the light receiving element into a voltage; an equalizing amplifier for equalizing and amplifying an output of the preamplifier; An optical receiver having an identification / reproduction circuit that identifies an output and outputs it as a data output, and an optical input disconnection detection circuit that detects a peak value of the output of the equalizing amplifier and detects an optical input disconnection from the detected peak value. In the above, the bias resistor has a first resistor and a second resistor, and the series circuit includes a series connection of the first and second resistors connected to a power source (V DD ) and a light receiving element. The optical receiving device further comprises a bypass current path for controlling a current flowing through the series circuit so that the potential at the connection point of the first and second resistors becomes a predetermined value.
続と前記第三の抵抗との間に接続され、 更に前記第一の抵抗と第二の抵抗の接続点にバイパス電
流の電流路が接続されたことを特徴とする光受信装置。2. The serial circuit according to claim 1, further comprising a third resistor, wherein the light receiving element includes a series connection of the first resistor and the second resistor and the third resistor. An optical receiving device, wherein a current path of a bypass current is connected to a connection point between the first resistor and the second resistor.
光素子の最大定格電流が流れた時、前記受光素子の端子
間電圧が破壊されない電圧（ＶAPD ）となるように抵抗
値が決定され、且つ前記第一の抵抗と第二の抵抗の接続
点の電位（ＶDD2）により最小受光電力時に前記受光素
子の増倍率Ｍが最適値（ＭOPT ）に制御できるように前
記第一の抵抗の抵抗値及び前記電流路に流れるバイパス
電流が決定されることを特徴とする光受信装置。3. The voltage according to claim 2, wherein the first resistor, the second resistor and the third resistor are voltages at which the terminal voltage of the light receiving element is not destroyed when the maximum rated current of the light receiving element flows. The resistance value is determined so as to be (V APD ), and the multiplication factor M of the light receiving element is optimized at the minimum light receiving power due to the potential (V DD2 ) at the connection point of the first resistance and the second resistance ( M OPT ) so that the resistance value of the first resistor and the bypass current flowing through the current path are determined.
子のカソード側に接続され、前記第三の抵抗は、該受光
素子のアノード側に接続され、負荷抵抗とされることを
特徴とする光受信装置。4. The serial connection of the first resistor and the second resistor is connected to a cathode side of the light receiving element, and the third resistor is connected to an anode side of the light receiving element. And a load resistance.
を可変とし、前記第一の抵抗の電圧降下により、前記第
一の抵抗と第二の抵抗の接続点の電位（ＶDD2） を可変
とすることを特徴とする光受信装置。5. The current path of the bypass current according to claim 3, wherein the magnitude of the bypass current is variable, and the voltage drop across the first resistor causes the connection between the first resistor and the second resistor. An optical receiving device characterized in that a potential (V DD2 ) at a point is variable.
抵抗の接続点と前記第三の抵抗の前記受光素子と反対側
の端子との間に並列に接続される、制御用トランジスタ
と第四の抵抗の直列接続及び第五の抵抗と第六の抵抗の
直列接続と、 更に、前記第五の抵抗と第六の抵抗の直列接続の接続点
電位と第一の所定電位とを比較し、その出力により、該
制御用トランジスタのインピーダンスを可変して前記バ
イパス電流の大きさを制御する演算増幅器を有すること
を特徴とする光受信装置。6. The current path of the bypass current according to claim 3, between the connection point of the first resistor and the second resistor and the terminal of the third resistor opposite to the light receiving element. A series connection of a control transistor and a fourth resistor, a fifth resistor and a sixth resistor connected in parallel, and a connection point of the fifth resistor and a sixth resistor connected in series. An optical receiver comprising: an operational amplifier which compares a potential with a first predetermined potential and controls the magnitude of the bypass current by varying the impedance of the control transistor according to the output.
する素子の端子電位と第二の所定電位を比較して、その
出力を前記第一の所定電位とする演算増幅器を有するこ
とを特徴とする光受信装置。7. The operational amplifier according to claim 6, further comprising an operational amplifier that compares a terminal potential of an element having a temperature gradient characteristic with a second predetermined potential and sets its output to the first predetermined potential. Optical receiving device.
光素子の光入力電力に対し、その増倍率（Ｍ）を常に最
適増倍率（ＭOPT ）になる様に決定されることを特徴と
する光受信装置。8. The resistance value of the second resistor and the third resistor according to claim 3, wherein the multiplication factor (M) is always the optimum multiplication factor (MOPT) with respect to the optical input power of the light receiving element. The optical receiving device is characterized in that
温度補償部と増幅及び識別再生部を有し、 前記自己バイアス部は、電源（ＶDD）に接続された第一
の抵抗と第二の抵抗と受光素子からなる直列回路を有
し、 前記バイアス制御ループ部は、前記第一の抵抗と該第二
の抵抗の接続点の電位が所定値となるように該直列回路
に流れる電流を制御するバイパス電流路を有し、 前記温度補償部は、該受光素子と同じ温度特性を有する
ダイオードを有し、該ダイオードの温度変動に対応する
制御電圧を発生し、該制御電圧により前記バイアス制御
ループ部のバイパス電流路に流れるバイパス電流を制御
することを特徴とする光受信装置。9. A self-biasing unit, a bias control loop unit, a temperature compensating unit, an amplifying and identifying and reproducing unit, wherein the self-biasing unit has a first resistor and a second resistor connected to a power source (V DD ). A bias control loop unit controls a current flowing through the series circuit so that a potential at a connection point of the first resistance and the second resistance becomes a predetermined value. The temperature compensation unit has a diode having the same temperature characteristics as the light receiving element, and generates a control voltage corresponding to the temperature fluctuation of the diode, and the bias control loop is generated by the control voltage. An optical receiver that controls a bypass current flowing in a bypass current path of the optical section.
抗の両端の電位を光受信出力として前記増幅及び識別再
生部に入力するようにしたことを特徴とする光受信装
置。10. The system according to claim 9, further comprising a third resistor connected to the series circuit, and the potential across the third resistor is input to the amplification and identification / regeneration unit as an optical reception output. An optical receiving device characterized by the above.
及び識別再生部に入力するようにしたことを特徴とする
光受信装置。11. The optical receiver according to claim 9, wherein a current flowing through the series circuit is input to the amplification and identification / reproduction section as an optical reception output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002177974A JP3460830B2 (en) | 1994-01-12 | 2002-06-19 | Optical receiver for optical digital communication |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1478594 | 1994-01-12 | ||
| JP6-14785 | 1994-01-12 | ||
| JP2002177974A JP3460830B2 (en) | 1994-01-12 | 2002-06-19 | Optical receiver for optical digital communication |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6153245A Division JPH07245540A (en) | 1994-01-12 | 1994-07-05 | Optical receiver for optical digital communication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003101356A true JP2003101356A (en) | 2003-04-04 |
| JP3460830B2 JP3460830B2 (en) | 2003-10-27 |
Family
ID=26350802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002177974A Expired - Lifetime JP3460830B2 (en) | 1994-01-12 | 2002-06-19 | Optical receiver for optical digital communication |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3460830B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9285269B2 (en) | 2013-07-01 | 2016-03-15 | Kabushiki Kaisha Toshiba | Light receiving circuit |
| JP2019212684A (en) * | 2018-05-31 | 2019-12-12 | 株式会社クオンタムドライブ | Light receiving device for visible light radio communication |
-
2002
- 2002-06-19 JP JP2002177974A patent/JP3460830B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9285269B2 (en) | 2013-07-01 | 2016-03-15 | Kabushiki Kaisha Toshiba | Light receiving circuit |
| JP2019212684A (en) * | 2018-05-31 | 2019-12-12 | 株式会社クオンタムドライブ | Light receiving device for visible light radio communication |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3460830B2 (en) | 2003-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07245540A (en) | Optical receiver for optical digital communication | |
| US8766728B2 (en) | Trans-impedance amplifier with enhanced dynamic range but invariable input impedance | |
| JP2991911B2 (en) | Digital data receiver | |
| JPH06232916A (en) | Digital data receiver | |
| US7105797B2 (en) | Optical receiving circuit | |
| JP2003318681A (en) | Amplification circuit and optical communication apparatus | |
| US7057423B2 (en) | Current-voltage transforming circuit employing limiter circuit | |
| JP2003168933A (en) | Photoreceiving circuit | |
| EP0862264A2 (en) | Feedback amplifier and optical receiver using the same | |
| US5113151A (en) | Equalizing and amplifying circuit in an optical signal receiving apparatus | |
| CN111983588B (en) | Self-adaptive feedback control device and method | |
| US20020121937A1 (en) | Phase lock loop circuit and optical repeating apparatus, optical terminal apparatus, and optical communication system having the same | |
| JP3460830B2 (en) | Optical receiver for optical digital communication | |
| JP3460831B2 (en) | Optical receiver for optical digital communication | |
| JP3460829B2 (en) | Optical receiver for optical digital communication | |
| JPH09186659A (en) | Amplifier circuit | |
| JP2004260230A (en) | Photoelectric current / voltage conversion circuit | |
| JP2014103499A (en) | Variable gain differential amplifier | |
| JPH05136635A (en) | Signal receiver | |
| JP2002111120A (en) | Optical transmission module | |
| JP4083551B2 (en) | Preamplifier | |
| JP4032531B2 (en) | Optical receiver | |
| JP2003032050A (en) | Preamplifier circuit | |
| JP2737718B2 (en) | Optical receiving circuit | |
| JP4597589B2 (en) | Optical receiver |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030729 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |