JP2003100681A - Final polishing pad - Google Patents
Final polishing padInfo
- Publication number
- JP2003100681A JP2003100681A JP2001287333A JP2001287333A JP2003100681A JP 2003100681 A JP2003100681 A JP 2003100681A JP 2001287333 A JP2001287333 A JP 2001287333A JP 2001287333 A JP2001287333 A JP 2001287333A JP 2003100681 A JP2003100681 A JP 2003100681A
- Authority
- JP
- Japan
- Prior art keywords
- polishing pad
- buffing
- polishing
- nap layer
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】 本発明は、シリコンウェー
ハ等の半導体素子用ウェーハを鏡面仕上げする際に用い
る仕上げ研磨パッドに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a finish polishing pad used for mirror-finishing a semiconductor device wafer such as a silicon wafer.
【０００２】[0002]
【従来の技術】 従来、シリコンウェーハ等の半導体ウ
ェーハの仕上げ研磨（ファイナルポリシング）は、化学
的機械研磨法によって鏡面仕上げされてきたが、より高
集積化の進んだ半導体素子の基板として用いられるに伴
い、平坦度およびマイクロラフネスの両者に対する品質
要求はより一層厳しいものになっている。一方、ウェー
ハ表面の測定技術の進歩により、ウェーハ表面の微細な
傷や数十ナノメーターの極小パーティクルも測定可能と
なり、ウェーハの仕上げ表面の品質レベルをさらに厳し
く判定することが可能となった。また、最近の測定器を
もってしても傷として判別できない極微細の傷は、ヘイ
ズレベルの悪化として観測されてきた。2. Description of the Related Art Conventionally, final polishing of a semiconductor wafer such as a silicon wafer has been mirror-finished by a chemical mechanical polishing method. However, it is used as a substrate for a semiconductor element with higher integration. As a result, quality requirements for both flatness and microroughness have become even more stringent. On the other hand, advances in wafer surface measurement technology have made it possible to measure minute scratches on the wafer surface and ultra-small particles of tens of nanometers, making it possible to more strictly judge the quality level of the finished surface of the wafer. In addition, ultrafine scratches that cannot be identified as scratches even with recent measuring instruments have been observed as deterioration of the haze level.
【０００３】 シリコンウェーハの仕上げ研磨パッドと
して、スウエードタイプといわれる研磨パッドが用いら
れている。このパッドは、ナップと呼称される細長い穴
を多数形成させたナップ層とナップ層を補強する基布か
ら構成された研磨パッドである。この様なパッドとして
は、ローデル（Rodel：米国）社製のＵＲ−１００等が
挙げられる。As a finish polishing pad for a silicon wafer, a polishing pad called a suede type is used. This pad is a polishing pad composed of a nap layer having a number of elongated holes called a nap and a base cloth for reinforcing the nap layer. Examples of such a pad include UR-100 manufactured by Rodel (USA).
【０００４】 シリコンウェーハの仕上げ研磨は、この
様な研磨パッドを用いてが行われる。ところが、仕上げ
研磨後のウェーハ表面に特定に角度でレーザー光を照射
させると、その表面にレーザー光を乱反射させる微細な
傷が存在することが明らかとなってきた。この微小な傷
に発生原因を種々検討の結果、バフがけ中にナップ中に
入り込んだ微細なパッド屑がシリコンウェーハの仕上げ
研磨中に徐々に排出され、そのパッド屑がシリコンウェ
ーハの表面に微細なスクラッチ（擦り傷）を作ることが
明らかになってきた。従って、通常は、全く使用された
ことがない所謂バージン研磨パッドを使用する場合は、
スクラッチのない良好なウェーハを得るためには、この
バージン研磨パッドで数１０枚のダミーウェーハを研磨
した上で、実際の研磨工程での使用を開始しなければな
らず、非常に生産性が悪かった。Final polishing of a silicon wafer is performed using such a polishing pad. However, it has become clear that when the surface of the wafer after final polishing is irradiated with laser light at a specific angle, fine scratches that diffusely reflect the laser light are present on the surface. As a result of various studies on the cause of occurrence of this minute scratch, the fine pad dust that has entered the nap during buffing is gradually discharged during the final polishing of the silicon wafer, and the pad dust is fine on the surface of the silicon wafer. It has become clear that it creates scratches. Therefore, normally, when using a so-called virgin polishing pad that has never been used,
In order to obtain a good wafer without scratches, it is necessary to polish several tens of dummy wafers with this virgin polishing pad and then start using it in the actual polishing process, which is extremely unproductive. It was
【０００５】 特開平６−２７５５８４号公報には、ナ
ップ層と仕上げ表面の粗さの関係についての開示があ
る。即ち、研磨布のポーラス径（ナップ径）とポーラス
壁厚（ナップ間壁厚）をパラメータにもつ相関係数によ
る評価方法に基づき作成した研磨布を用い、定盤温度１
５〜２０℃、研磨圧力２〜１０ＫＰａに制御することに
より表面粗さ０．３ｎｍ（Ｒｍａｘ）のシリコンウェー
ハを得る技術を開示している。しかしながら、バフがけ
中に研磨パッドのナップ中に入り込んだパッド屑に基因
する微細なスクラッチについては勿論のこと、そのよう
なスクラッチを発生させない仕上げ研磨パッドについて
は言及していない。Japanese Patent Laid-Open No. 6-275584 discloses a relationship between the nap layer and the roughness of the finished surface. That is, the polishing cloth prepared based on the evaluation method by the correlation coefficient having the porous diameter (nap diameter) and the porous wall thickness (wall thickness between naps) of the polishing cloth as parameters is used, and the platen temperature 1
It discloses a technique for obtaining a silicon wafer having a surface roughness of 0.3 nm (Rmax) by controlling the polishing pressure at 5 to 20 ° C. and the polishing pressure at 2 to 10 KPa. However, no mention is made of fine scratches due to pad debris entering the nap of the polishing pad during buffing, as well as finish polishing pads that do not cause such scratches.
【０００６】[0006]
【発明が解決しようとする課題】 従って、本発明は、
上述した従来の問題に鑑みてなされたものであり、その
目的は、研磨スクラッチの低減可能な仕上げ研磨パッド
を提供することにある。SUMMARY OF THE INVENTION Therefore, the present invention provides
The present invention has been made in view of the above-mentioned conventional problems, and an object thereof is to provide a finish polishing pad capable of reducing polishing scratches.
【０００７】[0007]
【課題を解決するための手段】 即ち、本発明によれ
ば、第１に、半導体素子用ウェーハの表面仕上げ研磨パ
ッドであって、該研磨パッドがナップ層と基布からな
り、該ナップ層のバフがけ量がウェーハの仕上げ研磨表
面に対する評価に基づいて設定されたバフがけ量以下に
制御されていることを特徴とする仕上げ研磨パッドが提
供される。ここで、バフがけ量をウェーハの仕上げ研磨
表面に対する評価に基づいて設定するとは、未使用の新
しい研磨パッドを砥粒付きのロールを通し、無作為に種
々の深さでナップ層をバフがけし、得られた研磨パッド
を使用して、通常に研磨条件下でシリコンウェーハを研
磨し、得られた最初の研磨済みシリコンウェーハの表面
ヘイズレベルが０．０５ｐｐｍ以下で、かつ、同ヘイズ
レベルが０．０２ｐｐｍ以下となるまでに使用するダミ
ーウェーハの量が１０枚以下となるバフがけ量をいう。Means for Solving the Problems That is, according to the present invention, firstly, a surface finishing polishing pad for a semiconductor device wafer, the polishing pad comprising a nap layer and a base cloth, There is provided a finish polishing pad having a buffing amount controlled to be equal to or less than a buffing amount set based on an evaluation of a finish polishing surface of a wafer. Here, setting the buffing amount based on the evaluation of the finish polishing surface of the wafer means that a new unused polishing pad is passed through a roll with abrasive grains and buffing the nap layer at various depths at random. The obtained polishing pad is used to polish a silicon wafer under normal polishing conditions, and the surface haze level of the first polished silicon wafer obtained is 0.05 ppm or less, and the haze level is 0. It is the buffing amount at which the amount of dummy wafers used before reaching 0.02 ppm or less becomes 10 or less.
【０００８】 本発明においては、前記バフがけ量が１
００μｍ以下であることが好ましい。さらに、前記バフ
がけ後のナップ長が４００μｍ以上、７００μｍ以下で
あることが好ましい。In the present invention, the buffing amount is 1
It is preferably 00 μm or less. Further, the nap length after buffing is preferably 400 μm or more and 700 μm or less.
【０００９】 本発明によれば半導体素子用ウェーハの
表面仕上げ研磨パッドであって、該研磨パッドがナップ
層と基布からなり、ナップ層がバフがけ後に高速ジェッ
ト水により洗浄されたナップ層であることを特徴とする
仕上げ研磨パッドが提供される。According to the present invention, there is provided a surface-finishing polishing pad for a semiconductor device wafer, the polishing pad comprising a nap layer and a base cloth, and the nap layer is a nap layer washed with high-speed jet water after buffing. A finish polishing pad is provided.
【００１０】 また、本発明によれば、半導体素子用ウ
ェーハの表面仕上げ研磨パッドであって、該研磨パッド
がナップ層と基布からなり、該ナップ層がバフがけ後に
界面活性剤を含む洗浄液で洗浄されたナップ層であるこ
とを特徴とする仕上げ研磨パッドが提供される。Further, according to the present invention, a surface finishing polishing pad for a semiconductor device wafer, wherein the polishing pad comprises a nap layer and a base cloth, and the nap layer is washed with a cleaning liquid containing a surfactant after buffing. A finish polishing pad is provided that is a washed nap layer.
【００１１】[0011]
【発明の実施の形態】 以下に、本発明の仕上げ研磨パ
ッドについて、実施の形態を具体的に説明するが、本発
明は、これらに限定されて解釈されるものではなく、本
発明の範囲を逸脱しない限りにおいて、当業者の知識に
基づいて、種々の変更、修正、改良を加え得るものであ
る。Embodiments of the finish polishing pad of the present invention will be specifically described below, but the present invention is not construed as being limited to these, and the scope of the present invention is not limited thereto. Various changes, modifications, and improvements can be made based on the knowledge of those skilled in the art without departing from the scope.
【００１２】 シリコンウェーハの仕上げ研磨は、回転
数が任意に変えられる回転定盤上に仕上げ研磨パッドを
貼り付け、所定の回転数で回転する仕上げ研磨パッド上
に、平均粒径４０ｎｍ程度のコロイダルシリカを分散さ
せた仕上げ用研磨液を研磨剤供給ノズルから供給し、一
方、仕上げ研磨パッド上には複数の回転研磨ブロックに
ワックス等で貼り付けられたシリコンウェーハが所定の
圧力及び回転数で仕上げ研磨パッド表面に押しつけら
れ、コロイダルシリカ分散液を介在した回転する研磨パ
ッドとシリコンウェーハの両者の摺動によってシリコン
ウェーハ表面を鏡面に仕上げる。In the final polishing of a silicon wafer, a final polishing pad is attached on a rotating surface plate whose rotational speed can be arbitrarily changed, and colloidal silica having an average particle diameter of about 40 nm is attached on the final polishing pad which rotates at a predetermined rotational speed. The polishing liquid for finishing is dispersed from the polishing agent supply nozzle, and on the other hand, the silicon wafer adhered to the multiple polishing blocks on the finishing polishing pad with wax etc. is subjected to the finishing polishing at the specified pressure and rotation speed. The silicon wafer surface is mirror-finished by being pressed against the pad surface and sliding between the rotating polishing pad and the silicon wafer with the colloidal silica dispersion interposed therebetween.
【００１３】 ここで用いる仕上げ研磨パッドは、スウ
エードタイプの研磨パッドであって、ポリウレタン樹脂
に、発砲剤を利用して厚さ方向に形成させた細長い微細
な穴（通称ナップ）を多数形成したナップ層とナップ層
を補強する基布から構成される。基布は不織布やプラス
チックからなる。The finish polishing pad used here is a suede type polishing pad, and has a large number of elongated fine holes (commonly called naps) formed in a polyurethane resin in a thickness direction by using a foaming agent. It is composed of a nap layer and a base fabric that reinforces the nap layer. The base cloth is made of non-woven fabric or plastic.
【００１４】 仕上げ研磨パッドは、パッドの製造工程
において、予めバフがけをしてナップ層表面が平坦化さ
れる。このバフがけは、パッドを砥粒付きのロールを通
す方法によって行われる。このバフがけによって、除去
されるナップ層バフがけ量（ナップ層除去量）を所定の
範囲内に止めておくことがその後のシリコンウェーハ仕
上げ研磨工程において極めて重要なことを本発明者等は
見出して、本発明を完成させてものである。The finish polishing pad is buffed in advance in the pad manufacturing process to flatten the surface of the nap layer. This buffing is performed by a method of passing a pad through a roll having abrasive grains. The present inventors have found that it is extremely important in the subsequent silicon wafer finishing polishing step to keep the amount of nap layer buffing removed (the amount of nap layer removed) within a predetermined range by this buffing. The present invention has been completed.
【００１５】 即ち、第１の本発明は、ナップ層のバフ
がけ量がウェーハの仕上げ研磨表面に対する評価に基づ
いて設定されたバフがけ量以下、好ましくは１００μｍ
以下としたことを特徴とした仕上げ研磨パッドである。
この構成により、シリコンウェーハの仕上げ研磨工程に
おいて、研磨スクラッチの低減が図られ、ヘイズレベル
が著しく改善されたシリコンウェーハがダミーウェーハ
を発生させることなく得られるという著しい効果が得ら
れる。That is, in the first aspect of the present invention, the buffing amount of the nap layer is equal to or less than the buffing amount set based on the evaluation of the finish polishing surface of the wafer, preferably 100 μm.
It is a finish polishing pad characterized by the following.
With this configuration, polishing scratches can be reduced in the final polishing step of the silicon wafer, and a remarkable effect that a silicon wafer having a significantly improved haze level can be obtained without generating a dummy wafer is obtained.
【００１６】 換言すれば、第１の本発明の他の側面と
して、ナップ層のバフがけ量がウェーハの仕上げ研磨表
面に対する評価に基づいて設定されたバフがけ量以下、
好ましくは、１００μｍ以下とした仕上げ研磨パッドを
使用した半導体ウェーハを研磨する方法が提供される。
かくして、ダミーウェーハの発生枚数を著しく低減でき
ると共にヘイズレベルが著しく改善された半導体ウェー
ハが得られることとなる。In other words, as another aspect of the first aspect of the present invention, the buffing amount of the nap layer is equal to or less than the buffing amount set based on the evaluation of the finish polishing surface of the wafer,
Preferably, there is provided a method for polishing a semiconductor wafer using a final polishing pad having a thickness of 100 μm or less.
Thus, it is possible to obtain a semiconductor wafer in which the number of dummy wafers generated can be significantly reduced and the haze level can be significantly improved.
【００１７】 また、第２の本発明によれば、ナップ層
バフがけ量が１００μｍを超えるか否かに拘わらず、ナ
ップ層がバフがけ後に高速ジェット水により洗浄された
ナップ層であることを特徴とした仕上げ研磨パッドが提
供される。この研磨パッドを使用することによっても、
シリコンウェーハの仕上げ研磨の際に発生するダミーウ
ェーハを著しく低減できる。ここで、高速ジェット水と
は、噴射ノズルの形状にもよるが、通常は、３０ｋｇ／
ｃｍ2〜１００ｋｇ／ｃｍ2の圧力をかけて噴射される超
純水をいう。ここで重要なことは、どの位の圧力で噴射
されたかだけではなく、水の噴出速度も一つの目安とし
て併せ考慮されるべきである。３０ｋｇ／ｃｍ2未満で
は、十分な洗浄効果が上がらず、また、１００ｋｇ／ｃ
ｍ2を超えては、研磨布に損傷を与えることもあるので
好ましくない。Further, according to the second aspect of the present invention, the nap layer is a nap layer washed with high-speed jet water after the buffing regardless of whether or not the nap layer buffing amount exceeds 100 μm. And a finishing polishing pad are provided. By using this polishing pad,
It is possible to significantly reduce the number of dummy wafers generated during the final polishing of silicon wafers. Here, the high-speed jet water is usually 30 kg /, although it depends on the shape of the jet nozzle.
It refers to ultrapure water that is jetted under a pressure of cm 2 to 100 kg / cm 2 . What is important here is not only the pressure at which the water is jetted, but also the jet speed of water should be considered as one measure. If it is less than 30 kg / cm 2 , sufficient cleaning effect cannot be obtained, and 100 kg / c
If it exceeds m 2 , it may damage the polishing cloth, which is not preferable.
【００１８】 また、第２の本発明の他の側面として、
ナップ層がバフがけ後に高速ジェット水により洗浄され
たナップ層であることを特徴とする仕上げ研磨パッドを
使用した半導体ウェーハを研磨する方法が提供される。
この場合においても、ダミーウェーハの発生枚数を著し
く低減できると共にヘイズレベルが著しく改善された半
導体ウェーハが得られる。As another aspect of the second aspect of the present invention,
A method of polishing a semiconductor wafer using a finish polishing pad, wherein the nap layer is a nap layer that has been washed with high-speed jet water after buffing is provided.
Even in this case, the number of dummy wafers produced can be significantly reduced, and a semiconductor wafer having a significantly improved haze level can be obtained.
【００１９】 同じく、第３の本発明によれば、ナップ
層がバフがけ後に界面活性剤を含む洗浄液で洗浄された
ナップ層であることを特徴とする仕上げ研磨パッドが提
供される。この場合においても、シリコンウェーハの仕
上げ研磨の際に発生するダミーウェーハを低減できると
いう効果が得られる。この洗浄に使用される界面活性剤
としては、Ｎ−ポリオキシアルキレンポリアルキレンポ
リアミン系の界面活性剤が好適に使用される。なお、通
常界面活性剤の使用量は、洗浄水に対して、０．５質量
％程度でよい。なお、第１の発明に、第２の発明および
／または第３の発明に係る仕上げ研磨パッドの調製方法
を組み合わせて調製した仕上げ研磨パッドは、より一層
の効果を発揮できることがあるので好ましい。Similarly, according to the third aspect of the present invention, there is provided a finish polishing pad characterized in that the nap layer is a nap layer which has been buffed and washed with a cleaning liquid containing a surfactant. Also in this case, it is possible to obtain the effect that the number of dummy wafers generated during the final polishing of the silicon wafer can be reduced. As the surfactant used for this washing, N-polyoxyalkylene polyalkylene polyamine-based surfactant is preferably used. The amount of the surfactant used is usually about 0.5% by mass with respect to the washing water. The finish polishing pad prepared by combining the method of preparing the finish polishing pad according to the second invention and / or the third invention with the first invention is preferable because it may exhibit further effects.
【００２０】 また、第３の本発明の他の側面として、
ナップ層がバフがけ後に界面活性剤を含む洗浄液で洗浄
されたナップ層であることを特徴とする仕上げ研磨パッ
ドを使用した半導体ウェーハを研磨する方法が提供され
る。この場合においても、ダミーウェーハの発生枚数を
著しく低減できると共にヘイズレベルが著しく改善され
た半導体ウェーハが得られる。As another aspect of the third aspect of the present invention,
A method for polishing a semiconductor wafer using a finishing polishing pad is provided, wherein the nap layer is a nap layer that has been buffed and then washed with a cleaning liquid containing a surfactant. Even in this case, the number of dummy wafers produced can be significantly reduced, and a semiconductor wafer having a significantly improved haze level can be obtained.
【００２１】[0021]
【実施例】 以下に本発明の実施例を示し、さらに具体
的に説明する。[Examples] Examples of the present invention will be shown below for further detailed description.
【００２２】（実施例及び比較例）実施例１はバフがけ
量１００μｍ、バフがけ後のナップ長５００μｍの仕上
げ研磨パッドを用いてシリコンウェーハを仕上げ研磨し
た実施例を示す。研磨はＬａｐｍａｓｔｅｒ社製研磨機
ＬＰＧ−７０４ＸＪを用い、３００ｍｍシリコンウェー
ハを研磨荷重２００ｇ／ｃｍ2で６分間研磨した。研磨
スラリーはフジミ社製Ｇｌａｎｚｏｘ３９００を純水で
２０倍に希釈し、８００ｃｃ／ｍｉｎ流した。ヘイズの
測定はＴｅｎｃｏｒ社製ＳＰ−１を用いた。(Examples and Comparative Examples) Example 1 shows an example in which a silicon wafer was finish-polished using a finish polishing pad having a buffing amount of 100 μm and a nap length of 500 μm after buffing. For polishing, a polishing machine LPG-704XJ manufactured by Lapmaster was used, and a 300 mm silicon wafer was polished for 6 minutes at a polishing load of 200 g / cm 2 . As the polishing slurry, Glanzox 3900 manufactured by Fujimi Co., Ltd. was diluted 20 times with pure water and flowed at 800 cc / min. The haze was measured using SP-1 manufactured by Tencor.
【００２３】 その結果を図１に示す。図１において、
横軸は研磨したウェーハの枚数を示し、縦軸はヘイズレ
ベルＨａｚｅ−ＤＷ（ｐ．ｐ．ｍ）を示す。なお、Ｈａ
ｚｅ−ＤＷ（ｐ．ｐ．ｍ）とは、ウェーハ表面に入射し
たレーザー光に対する散乱光検出器にて検出された散乱
光の強度と定義される。実施例１においては図１に示さ
れる通り、第１の発明に係る未使用状態の研磨パッドを
所謂馴らし研磨すること無く、ヘイズレベルが０．０４
ｐｐｍ以下とヘイズレベルが著しく改善されたシリコン
ウェーハを得ることができる。さらに、この研磨パッド
を使用し続ける、通常、１０枚程度研磨した段階で、ヘ
イズレベルを０．０２ｐｐｍまで低下させるという効果
を発揮することが明らかになった。The results are shown in FIG. In FIG.
The horizontal axis represents the number of polished wafers, and the vertical axis represents the haze level Haze-DW (p.p.m). Note that Ha
ze-DW (p.p.m) is defined as the intensity of scattered light detected by the scattered light detector with respect to the laser light incident on the wafer surface. In Example 1, as shown in FIG. 1, the haze level of the unused polishing pad according to the first invention was 0.04 without so-called conditioned polishing.
It is possible to obtain a silicon wafer in which the haze level is significantly improved at ppm or less. Further, it was revealed that the effect of lowering the haze level to 0.02 ppm was exhibited at the stage where about 10 sheets were usually polished by continuing to use this polishing pad.
【００２４】 未使用状態の研磨パッド最初のバフがけ
量を１００μｍ以下に制御することにより、パッド屑の
発生量を低減させるだけでなく、ナップ層中へのパッド
屑の混入も低減させることができ、かくして得られる仕
上げ研磨パッドは、ウェーハ仕上げ研磨中に発生するパ
ッド屑によるスクラッチも低減できるものと考えられ
る。バフがけ量を１００μｍ以下に制御して作製された
仕上げパッドのナップ層の断面は、深層部には比較的径
の大きなナップが並列し、表層部には比較的密な羽毛層
が形成されており、パッド屑の混入は羽毛層である表層
部によって低減されたものと推察される。By controlling the amount of buffing at the beginning of the polishing pad in an unused state to 100 μm or less, it is possible to reduce not only the generation amount of pad scraps but also the mixing of pad scraps into the nap layer. It is considered that the final polishing pad thus obtained can also reduce scratches due to pad dust generated during the final polishing of the wafer. The cross section of the nap layer of the finishing pad produced by controlling the buffing amount to 100 μm or less is such that naps with a relatively large diameter are juxtaposed in the deep layer and a relatively dense feather layer is formed in the surface layer. Therefore, it is presumed that the mixing of pad scraps was reduced by the surface layer which is the feather layer.
【００２５】 実施例２はバフがけ量が２００μｍであ
って、バフがけ後のナップ長が５００μｍであって、バ
フがけ後に３０ｋｇ／ｃｍ2の高速ジェット水でナップ
層を洗浄した仕上げ研磨パッドを用いた実施例を示す。
実施例３は実施例２と同じ条件で作成された仕上げ研磨
パッドであるが、ナップ層の洗浄に際し、高速ジェット
水に代え、Ｎ−ポリオキシアルキレンポリアルキレンポ
リアミン系の界面活性剤を０．５質量％添加した洗浄水
で洗浄した点で異なる。Example 2 uses a finishing polishing pad having a buffing amount of 200 μm, a nap length of 500 μm after buffing, and a nap layer washed with high-speed jet water of 30 kg / cm 2 after buffing. The following are examples.
Example 3 is a finishing polishing pad prepared under the same conditions as in Example 2, but when cleaning the nap layer, N-polyoxyalkylene polyalkylene polyamine surfactant was added in an amount of 0.5% instead of high-speed jet water. It differs in that it was washed with washing water added by mass%.
【００２６】 比較例は実施例２および３と同じ条件で
作成された仕上げ研磨パッドであるが、ナップ層の洗浄
が行われていない点で異なる。実施例２、３および比較
例について実施例１と同じ条件でシリコンウェーハを仕
上げ研磨した結果を図１に示す。なお、実施例および比
較例の研磨パッドの調製仕様を表１に示す。The comparative example is a finish polishing pad prepared under the same conditions as those of Examples 2 and 3, but is different in that the nap layer is not cleaned. FIG. 1 shows the results of finish polishing the silicon wafers under the same conditions as in Example 1 for Examples 2 and 3 and Comparative Example. Table 1 shows the preparation specifications of the polishing pads of Examples and Comparative Examples.
【００２７】[0027]
【表１】 [Table 1]
【００２８】 実施例２においては、ダミーウェーハを
２５枚程度研磨すれば、ヘイズレベルが一般的なユーザ
ーの製品仕様の許容限界とされる０．０２ｐｐｍ近辺ま
で下がる。実施例３においては、ダミーウェーハを５５
枚程度研磨すればヘイズレベルが上記の許容限界とされ
る０．０２ｐｐｍ近辺まで下がる。一方、比較例におい
ては、ダミーウェーハを６０枚程度研磨しなければヘイ
ズレベルが上記の許容限界とされる０．０２ｐｐｍ近辺
まで下げることができない。In Example 2, if about 25 dummy wafers are polished, the haze level will drop to around 0.02 ppm, which is an allowable limit of product specifications of general users. In the third embodiment, 55 dummy wafers are used.
If about one sheet is polished, the haze level will drop to around 0.02 ppm which is the above-mentioned allowable limit. On the other hand, in the comparative example, the haze level cannot be lowered to around 0.02 ppm, which is the above-mentioned allowable limit, unless about 60 dummy wafers are polished.
【００２９】[0029]
【発明の効果】 以上説明したように、本発明の仕上げ
研磨パッドを用いてシリコンウェーハの仕上げ研磨する
ことにより、使用当初からダミーウェーハを発生させな
いか、あるいは、ダミーウェーハの発生をより少ない枚
数に押さえつつ、ヘイズレベルが著しく改善された鏡面
を有するシリコンウェーハが得られる。ダミーウェーハ
の発生枚数を低減し、生産性を改善するという著しい効
果が得られる。As described above, by finishing polishing a silicon wafer using the finishing polishing pad of the present invention, no dummy wafer is generated from the beginning of use, or the number of dummy wafers is reduced. A silicon wafer having a mirror surface with a significantly improved haze level can be obtained while holding down. The remarkable effect of reducing the number of dummy wafers generated and improving productivity is obtained.
【図１】 本発明に係る仕上げ研磨パッドを使用した実
施例と本発明に係る仕上げ研磨パッドの要件を満たさな
い仕上げ研磨パッドを使用した比較例の、シリコンウェ
ーハの仕上げ研磨の際の研磨ウェーハ枚数と研磨された
ウェーハのヘイズレベルの関係を示すグラフである。FIG. 1 shows the number of polished wafers during final polishing of a silicon wafer in an example using a final polishing pad according to the present invention and a comparative example using a final polishing pad not satisfying the requirements of the final polishing pad according to the present invention. 5 is a graph showing the relationship between the haze level of a polished wafer and the above.
Claims (5)
パッドであって、該研磨パッドがナップ層と基布からな
り、該ナップ層のバフがけ量がウェーハの仕上げ研磨表
面に対する評価に基づいて設定されたバフがけ量以下に
制御されていることを特徴とする仕上げ研磨パッド。1. A surface-finishing polishing pad for a semiconductor device wafer, wherein the polishing pad comprises a nap layer and a base cloth, and the buffing amount of the nap layer is set based on an evaluation of the finish polishing surface of the wafer. The finishing polishing pad is characterized by being controlled to a buffing amount or less.
ことを特徴とする請求項１に記載の仕上げ研磨パッド。2. The finish polishing pad according to claim 1, wherein the buffing amount is 100 μm or less.
以上、７００μｍ以下であることを特徴とする請求項１
または２に記載の仕上げ研磨パッド。3. The nap length after buffing is 400 μm.
It is above 700 micrometers, It is characterized by the above-mentioned.
Or the finishing polishing pad according to 2.
パッドであって、該研磨パッドがナップ層と基布からな
り、ナップ層がバフがけ後に高速ジェット水により洗浄
されたナップ層であることを特徴とする仕上げ研磨パッ
ド4. A surface-finish polishing pad for a semiconductor device wafer, wherein the polishing pad comprises a nap layer and a base cloth, and the nap layer is a nap layer washed with high-speed jet water after buffing. And finishing polishing pad
パッドであって、該研磨パッドがナップ層と基布からな
り、該ナップ層がバフがけ後に界面活性剤を含む洗浄液
で洗浄されたナップ層であることを特徴とする仕上げ研
磨パッド。5. A surface finishing polishing pad for a semiconductor device wafer, wherein the polishing pad comprises a nap layer and a base cloth, and the nap layer is a nap layer washed with a cleaning liquid containing a surfactant after buffing. A finishing polishing pad characterized by being present.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001287333A JP2003100681A (en) | 2001-09-20 | 2001-09-20 | Final polishing pad |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001287333A JP2003100681A (en) | 2001-09-20 | 2001-09-20 | Final polishing pad |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100681A true JP2003100681A (en) | 2003-04-04 |
Family
ID=19110162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001287333A Withdrawn JP2003100681A (en) | 2001-09-20 | 2001-09-20 | Final polishing pad |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100681A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008088563A (en) * | 2006-09-29 | 2008-04-17 | Teijin Cordley Ltd | Method for producing abrasive cloth |
| WO2009096294A1 (en) * | 2008-01-30 | 2009-08-06 | Asahi Glass Co., Ltd. | Process for producing glass substrate for magnetic disk |
| US8167690B2 (en) | 2006-09-08 | 2012-05-01 | Toyo Tire & Rubber Co., Ltd. | Polishing pad |
| US8257153B2 (en) | 2007-01-15 | 2012-09-04 | Toyo Tire & Rubber Co., Ltd. | Polishing pad and a method for manufacturing the same |
| US8318298B2 (en) | 2005-07-15 | 2012-11-27 | Toyo Tire & Rubber Co., Ltd. | Layered sheets and processes for producing the same |
| US8476328B2 (en) | 2008-03-12 | 2013-07-02 | Toyo Tire & Rubber Co., Ltd | Polishing pad |
| US9126303B2 (en) | 2005-08-30 | 2015-09-08 | Toyo Tire & Rubber Co., Ltd. | Method for production of a laminate polishing pad |
| US9156127B2 (en) | 2008-12-26 | 2015-10-13 | Toyo Tire & Rubber Co., Ltd. | Polishing pad and method for producing same |
| JP2019155572A (en) * | 2018-03-16 | 2019-09-19 | 富士紡ホールディングス株式会社 | Polishing pad and method for production thereof |
-
2001
- 2001-09-20 JP JP2001287333A patent/JP2003100681A/en not_active Withdrawn
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8318298B2 (en) | 2005-07-15 | 2012-11-27 | Toyo Tire & Rubber Co., Ltd. | Layered sheets and processes for producing the same |
| US9126303B2 (en) | 2005-08-30 | 2015-09-08 | Toyo Tire & Rubber Co., Ltd. | Method for production of a laminate polishing pad |
| US8167690B2 (en) | 2006-09-08 | 2012-05-01 | Toyo Tire & Rubber Co., Ltd. | Polishing pad |
| JP2008088563A (en) * | 2006-09-29 | 2008-04-17 | Teijin Cordley Ltd | Method for producing abrasive cloth |
| US8257153B2 (en) | 2007-01-15 | 2012-09-04 | Toyo Tire & Rubber Co., Ltd. | Polishing pad and a method for manufacturing the same |
| US8602846B2 (en) | 2007-01-15 | 2013-12-10 | Toyo Tire & Rubber Co., Ltd. | Polishing pad and a method for manufacturing the same |
| US7927186B2 (en) | 2008-01-30 | 2011-04-19 | Asahi Glass Company, Limited | Method for producing glass substrate for magnetic disk |
| JP5251877B2 (en) * | 2008-01-30 | 2013-07-31 | 旭硝子株式会社 | Manufacturing method of glass substrate for magnetic disk |
| WO2009096294A1 (en) * | 2008-01-30 | 2009-08-06 | Asahi Glass Co., Ltd. | Process for producing glass substrate for magnetic disk |
| US8476328B2 (en) | 2008-03-12 | 2013-07-02 | Toyo Tire & Rubber Co., Ltd | Polishing pad |
| US9156127B2 (en) | 2008-12-26 | 2015-10-13 | Toyo Tire & Rubber Co., Ltd. | Polishing pad and method for producing same |
| JP2019155572A (en) * | 2018-03-16 | 2019-09-19 | 富士紡ホールディングス株式会社 | Polishing pad and method for production thereof |
| KR20190109254A (en) * | 2018-03-16 | 2019-09-25 | 후지보 홀딩스 가부시키가이샤 | Polishing pad and method for manufacturing the same |
| JP7175617B2 (en) | 2018-03-16 | 2022-11-21 | 富士紡ホールディングス株式会社 | Polishing pad and manufacturing method thereof |
| KR102673922B1 (en) | 2018-03-16 | 2024-06-10 | 후지보 홀딩스 가부시키가이샤 | Polishing pad and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6899602B2 (en) | Porous polyurethane polishing pads | |
| JP5795995B2 (en) | Polishing pad | |
| KR101862139B1 (en) | Method for manufacturing semiconductor wafer | |
| US7267601B2 (en) | Method of producing polishing cloth | |
| JP5233621B2 (en) | Glass substrate for magnetic disk and method for producing the same. | |
| JP6324958B2 (en) | Polishing pad and manufacturing method thereof | |
| TWI393183B (en) | Verfahren zum beidseitigen polieren einer halbleiterscheibe | |
| JP2001244221A (en) | Manufacturing method of semiconductor wafer and this kind of semiconductor wafer | |
| JP2000049122A (en) | Manufacture of semiconductor device | |
| JPWO2009096294A1 (en) | Manufacturing method of glass substrate for magnetic disk | |
| KR20130014588A (en) | Method for polishing silicon wafer | |
| JP2002231669A (en) | Polishing cloth for semiconductor wafer, and polishing method of semiconductor wafer using the polishing cloth | |
| JP2003100681A (en) | Final polishing pad | |
| JP3637594B2 (en) | Manufacturing method of semiconductor wafer | |
| JP2007160474A (en) | Polishing cloth and its manufacturing method | |
| JP2004335713A (en) | Polishing cloth for finishing polish | |
| JP2009111094A (en) | Wafer mirror polishing method | |
| JP2021091081A (en) | Wafer one-side polishing method, wafer manufacturing method, and wafer one-side polishing device | |
| JP4366928B2 (en) | Manufacturing method for single-sided mirror wafer | |
| US20050215180A1 (en) | Semiconductor device fabrication method | |
| JP6587464B2 (en) | Polishing pad | |
| JP6626694B2 (en) | Polishing pad and method of manufacturing the same | |
| JP6717706B2 (en) | Wafer surface treatment equipment | |
| JP2002059356A (en) | Polishing method of semiconductor wafer | |
| JP2002025950A (en) | Manufacturing method for semiconductor wafer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081202 |