JP2003067184A - エラー・リカバリのためのスーパースカラ、アウトオブオーダ・プロセッサのチェックポインティング - Google Patents
エラー・リカバリのためのスーパースカラ、アウトオブオーダ・プロセッサのチェックポインティングInfo
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- 238000011084 recovery Methods 0.000 title claims abstract description 9
- 239000000872 buffer Substances 0.000 claims abstract description 56
- 238000012545 processing Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 22
- 101000574648 Homo sapiens Retinoid-inducible serine carboxypeptidase Proteins 0.000 claims description 5
- 102100025483 Retinoid-inducible serine carboxypeptidase Human genes 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 5
- 239000003292 glue Substances 0.000 claims description 5
- 230000011664 signaling Effects 0.000 claims description 5
- 238000012937 correction Methods 0.000 claims description 4
- 101001074449 Crotalus durissus terrificus Phospholipase A2 inhibitor CNF Proteins 0.000 claims description 3
- 230000001960 triggered effect Effects 0.000 claims description 3
- 108091008717 AR-A Proteins 0.000 claims description 2
- 230000007246 mechanism Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Abstract
(57)【要約】 （修正有）
【課題】 所与のチェックポイントからの組込みエラー
・リカバリを有するデータ処理システムを提供するこ
と。 【解決手段】 １サイクル毎に複数の命令をチェックポ
インティングするために、それぞれの複数のＣＩＳＣ／
ＲＩＳＣ命令によって実行されるレジスタ内容の所定の
最大個数の更新を、チェックポイント状態用のバッファ
（ＣＳＢ）（６０）に収集し、これによって、チェック
ポイント状態が、前記複数のＣＩＳＣ命令によって更新
され得るレジスタと同数のバッファ・スロットと、前記
複数のＣＩＳＣ命令の最も若い外部命令に関連するプロ
グラム・カウンタ値の項目とを含み、レジスタ・データ
内でエラーが検出されないと判定された後に、前記複数
の外部命令の前記最も若い外部命令の完了の前または完
了と共に、新たに収集されたレジスタ・データを用いて
設計済みレジスタ・アレイ（ＡＲＡ）（６４）を更新す
ることとが提案される。
・リカバリを有するデータ処理システムを提供するこ
と。 【解決手段】 １サイクル毎に複数の命令をチェックポ
インティングするために、それぞれの複数のＣＩＳＣ／
ＲＩＳＣ命令によって実行されるレジスタ内容の所定の
最大個数の更新を、チェックポイント状態用のバッファ
（ＣＳＢ）（６０）に収集し、これによって、チェック
ポイント状態が、前記複数のＣＩＳＣ命令によって更新
され得るレジスタと同数のバッファ・スロットと、前記
複数のＣＩＳＣ命令の最も若い外部命令に関連するプロ
グラム・カウンタ値の項目とを含み、レジスタ・データ
内でエラーが検出されないと判定された後に、前記複数
の外部命令の前記最も若い外部命令の完了の前または完
了と共に、新たに収集されたレジスタ・データを用いて
設計済みレジスタ・アレイ（ＡＲＡ）（６４）を更新す
ることとが提案される。
Description
【０００１】
【発明の属する技術分野】本発明は、エラーリカバリを
提供するための、複数プロセッサ・データ処理システム
のチェックポインティング（checkpointing）の方法お
よびシステムに関する。
提供するための、複数プロセッサ・データ処理システム
のチェックポインティング（checkpointing）の方法お
よびシステムに関する。
【０００２】
【従来の技術】現代のプロセッサで高い命令レベルの並
列性を可能にするために、複数の命令を、並列に実行
し、最終的にリタイヤ（retire）させることができる。
これは、ＣＩＳＣプロセッサの複雑な命令が複数のより
単純なＲＩＳＣ様命令に変換される場合と、１サイクル
毎に実行される命令の数（ＩＰＣ）を高くしなければな
らない場合に必須である。これらの命令のリタイヤは、
設計済みレジスタ・アレイ（architected register arr
ay）の内容が、内部命令の結果によって更新され、対応
するストア・データが、キャッシュ／メモリにライト・
バックされることを意味する。プログラムによって与え
られる命令シーケンスを反映するために、リタイヤすな
わち命令の完了は、概念上の順序で発生する。したがっ
て、用語「若い」命令および「古い」命令は、それぞ
れ、命令シーケンス内で後にまたは早期に見つかる命令
を表す。チェックポインティングは、設計済みレジスタ
およびデータ・キャッシュに保管された対応するデータ
の状態のスナップショットが、ある頻度すなわち、固定
された時間間隔でとられることを意味する。スナップシ
ョットが、すべてのサイクルでとられる場合に、最高の
分解能が得られる。そのような従来技術のチェックポイ
ンティング方法が、米国特許第５４１８９１６号に開示
されている。チェックポイント再試行機能は、通常動作
中にストア・キューを確立し、再試行動作中にチェック
ポイント再試行に必要なデータを供給するために、スト
ア・バッファを使用する。そこにバッファリングされる
データには、浮動小数点レジスタ、汎用レジスタ、およ
びアクセス・レジスタのレジスタ・データと、プログラ
ム状況ワードも含まれる。
列性を可能にするために、複数の命令を、並列に実行
し、最終的にリタイヤ（retire）させることができる。
これは、ＣＩＳＣプロセッサの複雑な命令が複数のより
単純なＲＩＳＣ様命令に変換される場合と、１サイクル
毎に実行される命令の数（ＩＰＣ）を高くしなければな
らない場合に必須である。これらの命令のリタイヤは、
設計済みレジスタ・アレイ（architected register arr
ay）の内容が、内部命令の結果によって更新され、対応
するストア・データが、キャッシュ／メモリにライト・
バックされることを意味する。プログラムによって与え
られる命令シーケンスを反映するために、リタイヤすな
わち命令の完了は、概念上の順序で発生する。したがっ
て、用語「若い」命令および「古い」命令は、それぞ
れ、命令シーケンス内で後にまたは早期に見つかる命令
を表す。チェックポインティングは、設計済みレジスタ
およびデータ・キャッシュに保管された対応するデータ
の状態のスナップショットが、ある頻度すなわち、固定
された時間間隔でとられることを意味する。スナップシ
ョットが、すべてのサイクルでとられる場合に、最高の
分解能が得られる。そのような従来技術のチェックポイ
ンティング方法が、米国特許第５４１８９１６号に開示
されている。チェックポイント再試行機能は、通常動作
中にストア・キューを確立し、再試行動作中にチェック
ポイント再試行に必要なデータを供給するために、スト
ア・バッファを使用する。そこにバッファリングされる
データには、浮動小数点レジスタ、汎用レジスタ、およ
びアクセス・レジスタのレジスタ・データと、プログラ
ム状況ワードも含まれる。
【０００３】これは、基本的に、処理ユニットのそれぞ
れのＬ１キャッシュに関連する複数のストア・バッファ
の助けを得て行われる。ストア・バッファのそれぞれ
は、ストレージ・データを、他のＣＰＵがそのデータに
アクセスできるストレージ階層内の他の部分に解放でき
るようになるまで、そのストレージ・データを保持する
ための中間バッファとして使用される。
れのＬ１キャッシュに関連する複数のストア・バッファ
の助けを得て行われる。ストア・バッファのそれぞれ
は、ストレージ・データを、他のＣＰＵがそのデータに
アクセスできるストレージ階層内の他の部分に解放でき
るようになるまで、そのストレージ・データを保持する
ための中間バッファとして使用される。
【０００４】ストレージ・データの解放を制御するため
に、２つの情報ビットすなわち、「命令の終り（end of
instruction）」（ＥＯＩ）ビットと「チェックポイン
ト完了（checkpoint complete）」（ＣＯＭＰ）ビット
が、ストア・キュー設計に装備される。ストア・バッフ
ァ内のデータは、それに直接に関連するプロセッサだけ
が使用可能である。他のプロセッサは、このデータが、
すべての他のプロセッサの公用であるＬ２キャッシュま
たはメモリに書き込まれるまで、このデータにアクセス
することができない。しかし、この従来技術の手法は、
１サイクル毎に複数の外部命令（ＣＩＳＣ）をチェック
ポインティングすることが必要な時に、弱みを有する。
すなわち、１サイクル毎に多くとも１つの命令しかチェ
ックポインティングすることができない。
に、２つの情報ビットすなわち、「命令の終り（end of
instruction）」（ＥＯＩ）ビットと「チェックポイン
ト完了（checkpoint complete）」（ＣＯＭＰ）ビット
が、ストア・キュー設計に装備される。ストア・バッフ
ァ内のデータは、それに直接に関連するプロセッサだけ
が使用可能である。他のプロセッサは、このデータが、
すべての他のプロセッサの公用であるＬ２キャッシュま
たはメモリに書き込まれるまで、このデータにアクセス
することができない。しかし、この従来技術の手法は、
１サイクル毎に複数の外部命令（ＣＩＳＣ）をチェック
ポインティングすることが必要な時に、弱みを有する。
すなわち、１サイクル毎に多くとも１つの命令しかチェ
ックポインティングすることができない。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、１サイクル毎に複数の外部命令をチェックポイ
ンティングすることができる、スーパースカラ・システ
ムをチェックポインティングする改良された方法および
システムを提供することである。
目的は、１サイクル毎に複数の外部命令をチェックポイ
ンティングすることができる、スーパースカラ・システ
ムをチェックポインティングする改良された方法および
システムを提供することである。
【０００６】
【課題を解決するための手段】プロセッサが、１サイク
ル毎にある（最大の）個数の内部ＲＩＳＣ様命令をリタ
イヤでき、外部ＣＩＳＣ命令を表す内部命令の数が固定
されておらず、たとえば動作コードに依存する場合に、
プロセッサの状態のチェックポインティングが、複数の
外部命令に基づく可能性がある。
ル毎にある（最大の）個数の内部ＲＩＳＣ様命令をリタ
イヤでき、外部ＣＩＳＣ命令を表す内部命令の数が固定
されておらず、たとえば動作コードに依存する場合に、
プロセッサの状態のチェックポインティングが、複数の
外部命令に基づく可能性がある。
【０００７】紹介例を図１に示す。プロセッサの一意の
外部命令ＩＤ４０（ＥＩＤ）を有するＣＩＳＣ命令４２
を、設計済みレジスタに作用する１つから４つまでの内
部命令４４と、キャッシュ／メモリからのデータのフェ
ッチ（fetch）およびストアを扱う１つから４つまでの
ロード／ストア命令４６に変換できると仮定する。
外部命令ＩＤ４０（ＥＩＤ）を有するＣＩＳＣ命令４２
を、設計済みレジスタに作用する１つから４つまでの内
部命令４４と、キャッシュ／メモリからのデータのフェ
ッチ（fetch）およびストアを扱う１つから４つまでの
ロード／ストア命令４６に変換できると仮定する。
【０００８】最大４つの内部命令を同時にリタイヤでき
るという仮定は、プロセッサの状態のスナップショット
をすべてのサイクルにとる場合に、４つまでの外部ＣＩ
ＳＣ命令をチェックポインティングしなければならない
ことを意味する。
るという仮定は、プロセッサの状態のスナップショット
をすべてのサイクルにとる場合に、４つまでの外部ＣＩ
ＳＣ命令をチェックポインティングしなければならない
ことを意味する。
【０００９】プロセッサの設計済みレジスタのチェック
ポインティングは、レジスタ内容を、すべてのレジスタ
がマスタ・コピーを有するチェックポインティング・ア
レイにコピーすることによって行うことができる。スト
ア・データのチェックポインティングは、ストア・デー
タが低位（たとえばＬ１）キャッシュに最初にライト・
バックされる可能性があるが、チェックポイントの完了
時に高位キャッシュ・メモリ（たとえばＬ２）内で解放
される、メモリ階層に基づく可能性がある。レジスタ・
ベースの内部命令および対応するストア命令を、外部命
令に関係させることができることを保証するために、こ
れらの命令に、一意の命令識別子番号（ＩＤ）を用いて
タグを付けなければならない。
ポインティングは、レジスタ内容を、すべてのレジスタ
がマスタ・コピーを有するチェックポインティング・ア
レイにコピーすることによって行うことができる。スト
ア・データのチェックポインティングは、ストア・デー
タが低位（たとえばＬ１）キャッシュに最初にライト・
バックされる可能性があるが、チェックポイントの完了
時に高位キャッシュ・メモリ（たとえばＬ２）内で解放
される、メモリ階層に基づく可能性がある。レジスタ・
ベースの内部命令および対応するストア命令を、外部命
令に関係させることができることを保証するために、こ
れらの命令に、一意の命令識別子番号（ＩＤ）を用いて
タグを付けなければならない。
【００１０】添付の独立請求項に記載された特徴によっ
て、本発明の上述の目的が達成される。本発明のさらな
る有利な配置および実施形態は、それぞれの従属項に記
載されている。追加された請求項を参照してはならな
い。
て、本発明の上述の目的が達成される。本発明のさらな
る有利な配置および実施形態は、それぞれの従属項に記
載されている。追加された請求項を参照してはならな
い。
【００１１】最も広義の態様によれば、エラー・リカバ
リを達成するために、単一プロセッサまたは複数プロセ
ッサのデータ処理システムをチェックポインティングす
る方法であって、 ａ．）チェックポイント状態バッファ内のそれぞれの複
数のＣＩＳＣ／ＲＩＳＣ命令によって実行される、レジ
スタ内容の所定の最大個数の更新、たとえば、最大４個
のレジスタ更新を収集するステップであって、チェック
ポイント状態が、前記複数の（ＣＩＳＣから導出され
た）命令によって更新され得るレジスタと同数のバッフ
ァリング・スロットと、前記複数のＣＩＣＳ命令の最も
若い外部命令に関連するプログラム・カウンタ値の項目
とを含む、ステップと、 ｂ．）エラーがレジスタ・データ内で検出されなかった
ことを判定した後で、前記複数の外部命令の前記最も若
い外部命令の完了の前または完了と共に、新たに収集さ
れたレジスタ・データを用いて設計済みレジスタ・アレ
イ（ＡＲＡ）を更新するステップとを特徴とする方法が
提供される。
リを達成するために、単一プロセッサまたは複数プロセ
ッサのデータ処理システムをチェックポインティングす
る方法であって、 ａ．）チェックポイント状態バッファ内のそれぞれの複
数のＣＩＳＣ／ＲＩＳＣ命令によって実行される、レジ
スタ内容の所定の最大個数の更新、たとえば、最大４個
のレジスタ更新を収集するステップであって、チェック
ポイント状態が、前記複数の（ＣＩＳＣから導出され
た）命令によって更新され得るレジスタと同数のバッフ
ァリング・スロットと、前記複数のＣＩＣＳ命令の最も
若い外部命令に関連するプログラム・カウンタ値の項目
とを含む、ステップと、 ｂ．）エラーがレジスタ・データ内で検出されなかった
ことを判定した後で、前記複数の外部命令の前記最も若
い外部命令の完了の前または完了と共に、新たに収集さ
れたレジスタ・データを用いて設計済みレジスタ・アレ
イ（ＡＲＡ）を更新するステップとを特徴とする方法が
提供される。
【００１２】したがって、この利点は、それぞれがレジ
スタに対して動作する複数の外部命令を含む命令シーケ
ンスを、１サイクル毎にチェックポインティングできる
ことをもたらす。
スタに対して動作する複数の外部命令を含む命令シーケ
ンスを、１サイクル毎にチェックポインティングできる
ことをもたらす。
【００１３】したがって、本発明は、１サイクル毎に１
つまたは複数の外部ＣＩＳＣ命令によって実行されるレ
ジスタ内容の更新が、前記チェックポイント状態を形成
することによって収集されるという発想に基づく。チェ
ックポイント状態は、１サイクル毎に１つまたは複数の
ＣＩＳＣ命令によって更新され得るレジスタと同数のス
ロットからなることが好ましい。さらに、すべての命令
によって、プロセッサの状況、たとえばプログラム・カ
ウンタが更新される。複数の命令のチェックポインティ
ングのためには、最後の状況だけが重要であり、たとえ
ば、複数の外部ＣＩＳＣ命令が同時に完了する場合に
は、外部命令のシーケンス内で最後に完了した完了によ
って、プログラム・カウンタが決定される。
つまたは複数の外部ＣＩＳＣ命令によって実行されるレ
ジスタ内容の更新が、前記チェックポイント状態を形成
することによって収集されるという発想に基づく。チェ
ックポイント状態は、１サイクル毎に１つまたは複数の
ＣＩＳＣ命令によって更新され得るレジスタと同数のス
ロットからなることが好ましい。さらに、すべての命令
によって、プロセッサの状況、たとえばプログラム・カ
ウンタが更新される。複数の命令のチェックポインティ
ングのためには、最後の状況だけが重要であり、たとえ
ば、複数の外部ＣＩＳＣ命令が同時に完了する場合に
は、外部命令のシーケンス内で最後に完了した完了によ
って、プログラム・カウンタが決定される。
【００１４】エラーがプログラム実行時に検出されない
場合には、このチェックポイント状態が、チェックポイ
ンティング・アレイの更新を実行するのに（最終的に）
使用される。この更新は、チェックポイント状態が作成
されてから数サイクル後に行われる可能性がある。チェ
ックポイント状態が、チェックポインティング・アレ
イ、たとえば上のＡＲＡの更新に最終的に使用されるま
で、複数のチェックポイント状態を、チェックポイント
状態バッファ（ＣＳＢ）に収集することができ、ＣＳＢ
には、すべてのサイクルに新しいチェックポイント状態
が収集される。プロセッサ内のエラーが検出される場合
には、チェックポインティング・アレイ更新機構が、即
座にブロックされ、したがって、破壊されたデータがチ
ェックポインティング・アレイを汚染しなくなる。
場合には、このチェックポイント状態が、チェックポイ
ンティング・アレイの更新を実行するのに（最終的に）
使用される。この更新は、チェックポイント状態が作成
されてから数サイクル後に行われる可能性がある。チェ
ックポイント状態が、チェックポインティング・アレ
イ、たとえば上のＡＲＡの更新に最終的に使用されるま
で、複数のチェックポイント状態を、チェックポイント
状態バッファ（ＣＳＢ）に収集することができ、ＣＳＢ
には、すべてのサイクルに新しいチェックポイント状態
が収集される。プロセッサ内のエラーが検出される場合
には、チェックポインティング・アレイ更新機構が、即
座にブロックされ、したがって、破壊されたデータがチ
ェックポインティング・アレイを汚染しなくなる。
【００１５】さらに、この発明的方法に、ＡＲＡ項目に
エラー検出および訂正（ＥＣＣ）ビットを設けるステッ
プが含まれる時に、効率的で面積を節約するエラー訂正
機構が、ビット障害に対して設けられる。
エラー検出および訂正（ＥＣＣ）ビットを設けるステッ
プが含まれる時に、効率的で面積を節約するエラー訂正
機構が、ビット障害に対して設けられる。
【００１６】この発明的方法に、さらに、
ａ）複数のＳＴＯＲＥ命令からの結果のＳＴＯＲＥデー
タの、ストア・バッファ（ＳＴＢ）から設計済み状態キ
ャッシュ・メモリへの解放を制御する第２制御パスを、
前記ＡＲＡ更新と並列に提供するステップと、 ｂ）前記複数の命令の最も若い外部命令の外部命令ＩＤ
を用いて前記チェックポイント状態バッファ項目にタグ
を付けることによって、前記ＳＴＯＲＥデータ解放を前
記ＡＲＡ更新と同期化するステップと、 ｃ）最も若いＩＤより古いＩＤを有するデータだけを設
計済み状態キャッシュ・メモリに解放するステップとが
含まれる時に、上述のシーケンスに１つまたは複数のＳ
ＴＯＲＥ命令も含めることができるという長所がもたら
される。したがって、レジスタ操作命令とキャッシュ操
作命令の混合されたシーケンスを、１サイクル毎にチェ
ックポインティングすることができる。したがって、こ
の発明的概念は、レジスタ更新命令だけに焦点を合わせ
るように制限はされない。
タの、ストア・バッファ（ＳＴＢ）から設計済み状態キ
ャッシュ・メモリへの解放を制御する第２制御パスを、
前記ＡＲＡ更新と並列に提供するステップと、 ｂ）前記複数の命令の最も若い外部命令の外部命令ＩＤ
を用いて前記チェックポイント状態バッファ項目にタグ
を付けることによって、前記ＳＴＯＲＥデータ解放を前
記ＡＲＡ更新と同期化するステップと、 ｃ）最も若いＩＤより古いＩＤを有するデータだけを設
計済み状態キャッシュ・メモリに解放するステップとが
含まれる時に、上述のシーケンスに１つまたは複数のＳ
ＴＯＲＥ命令も含めることができるという長所がもたら
される。したがって、レジスタ操作命令とキャッシュ操
作命令の混合されたシーケンスを、１サイクル毎にチェ
ックポインティングすることができる。したがって、こ
の発明的概念は、レジスタ更新命令だけに焦点を合わせ
るように制限はされない。
【００１７】チェックポイント状態更新とキャッシュ／
メモリへのデータのストアの間の同期化に関する基本的
な発想は、すべてのチェックポイント状態が、チェック
ポインティングされるシーケンス内の最後の外部命令の
ＩＤを用いてタグを付けられるということである。スト
ア・データは、対応する命令ＩＤのＩＤを用いてタグを
付けられる。すべてのＳＴＯＲＥデータは、キャッシュ
／メモリに解放されるまで前記ストア・バッファに保持
される。同期化が得られるのは、チェックポインティン
グ・アレイの更新に使用された最後のチェックポイント
状態のＩＤと比較してより古いか等しいＩＤを所有する
ＳＴＯＲＥデータだけが、システム・メモリ（すなわち
Ｌ２キャッシュ）に解放される場合である。まだチェッ
クポインティング・アレイにチェックポインティングさ
れていない命令に対応するストア・データは、対応する
チェックポイント状態がチェックポインティング・アレ
イの更新に使用されるまで、ストア・バッファに保持さ
れる。したがって、チェックポインティング・アレイの
内容およびシステム・メモリに保管されたデータが、い
つでも一貫性を有することが保証される。プロセッサの
内部でエラーが発生する場合に、破壊されたデータは、
システム・メモリに入っていない。リカバリで、チェッ
クポインティング・アレイを使用し、プロセッサ状態、
たとえばプログラム・カウンタを復元することによっ
て、設計済みレジスタが復元される場合に、そのプロセ
ッサは、システム・メモリ内のデータに損傷を与えず
に、プログラム実行を再始動することができる。
メモリへのデータのストアの間の同期化に関する基本的
な発想は、すべてのチェックポイント状態が、チェック
ポインティングされるシーケンス内の最後の外部命令の
ＩＤを用いてタグを付けられるということである。スト
ア・データは、対応する命令ＩＤのＩＤを用いてタグを
付けられる。すべてのＳＴＯＲＥデータは、キャッシュ
／メモリに解放されるまで前記ストア・バッファに保持
される。同期化が得られるのは、チェックポインティン
グ・アレイの更新に使用された最後のチェックポイント
状態のＩＤと比較してより古いか等しいＩＤを所有する
ＳＴＯＲＥデータだけが、システム・メモリ（すなわち
Ｌ２キャッシュ）に解放される場合である。まだチェッ
クポインティング・アレイにチェックポインティングさ
れていない命令に対応するストア・データは、対応する
チェックポイント状態がチェックポインティング・アレ
イの更新に使用されるまで、ストア・バッファに保持さ
れる。したがって、チェックポインティング・アレイの
内容およびシステム・メモリに保管されたデータが、い
つでも一貫性を有することが保証される。プロセッサの
内部でエラーが発生する場合に、破壊されたデータは、
システム・メモリに入っていない。リカバリで、チェッ
クポインティング・アレイを使用し、プロセッサ状態、
たとえばプログラム・カウンタを復元することによっ
て、設計済みレジスタが復元される場合に、そのプロセ
ッサは、システム・メモリ内のデータに損傷を与えず
に、プログラム実行を再始動することができる。
【００１８】さらに、上の同期化ステップに、ＡＲＡ更
新制御とＳＴＯＲＥデータ解放制御の間のダブル・ハン
ドシェーク動作であって、 ａ）少なくとも最も若い外部命令に関連するそれぞれの
ＳＴＯＲＥデータが前記ストア・キューに常駐する時
に、前記最も若い外部命令のＩＤを前記ＡＲＡ更新制御
にシグナリングする第１ステップであって、これによっ
て、前記シグナリングされる最も若い外部命令のＩＤと
比較してより古いＩＤを有するレジスタ命令を含むＡＲ
Ａ更新がトリガされる、第１ステップと、 ｂ）最も新しいＡＲＡ更新に関連する最も若い外部命令
ＩＤをＳＴＯＲＥデータ解放制御にシグナリングし、し
たがって、前記ストア・バッファから前記設計済み状態
キャッシュ・メモリへのＳＴＯＲＥデータ解放をトリガ
する第２ステップであって、前記解放が、前記シグナリ
ングされる最も若い外部命令のＩＤと比較してより古い
ＩＤを有する命令から生じるＳＴＯＲＥデータを含む、
第２ステップとを含むダブル・ハンドシェーク動作が含
まれる時に、同期化の好ましい方法が提供される。とい
うのは、これによって、効率的で一貫性のあるチェック
ポインティング・システムが提供されるからである。さ
らなる詳細を、下で図６に関して示す。
新制御とＳＴＯＲＥデータ解放制御の間のダブル・ハン
ドシェーク動作であって、 ａ）少なくとも最も若い外部命令に関連するそれぞれの
ＳＴＯＲＥデータが前記ストア・キューに常駐する時
に、前記最も若い外部命令のＩＤを前記ＡＲＡ更新制御
にシグナリングする第１ステップであって、これによっ
て、前記シグナリングされる最も若い外部命令のＩＤと
比較してより古いＩＤを有するレジスタ命令を含むＡＲ
Ａ更新がトリガされる、第１ステップと、 ｂ）最も新しいＡＲＡ更新に関連する最も若い外部命令
ＩＤをＳＴＯＲＥデータ解放制御にシグナリングし、し
たがって、前記ストア・バッファから前記設計済み状態
キャッシュ・メモリへのＳＴＯＲＥデータ解放をトリガ
する第２ステップであって、前記解放が、前記シグナリ
ングされる最も若い外部命令のＩＤと比較してより古い
ＩＤを有する命令から生じるＳＴＯＲＥデータを含む、
第２ステップとを含むダブル・ハンドシェーク動作が含
まれる時に、同期化の好ましい方法が提供される。とい
うのは、これによって、効率的で一貫性のあるチェック
ポインティング・システムが提供されるからである。さ
らなる詳細を、下で図６に関して示す。
【００１９】この発明的概念を、それぞれの複雑な外部
命令によって、たとえばチェックポイント状態バッファ
内の１６個までのレジスタを更新するＬＯＡＤ ＭＵＬ
ＴＩＰＬＥ命令として実行される、所定の拡張された最
大個数のレジスタ内容の更新、たとえば最大１６個のレ
ジスタ更新を収集するように有利に拡張することがで
き、この拡張は、 ａ）レジスタ更新データを受け取るために、それぞれの
拡張された複数のチェックポイント状態バッファ項目、
たとえば１６／４＝４項目を予約するステップと、 ｂ）グルー・ビットを用いて、１つの同一の複雑な外部
命令に関連する後続項目をマークするステップと、 ｃ）複数のサイクルのアトミック・オペレーションで、
このように拡張されたチェックポイント状態を更新する
ステップとを提供することによることが好ましい。
命令によって、たとえばチェックポイント状態バッファ
内の１６個までのレジスタを更新するＬＯＡＤ ＭＵＬ
ＴＩＰＬＥ命令として実行される、所定の拡張された最
大個数のレジスタ内容の更新、たとえば最大１６個のレ
ジスタ更新を収集するように有利に拡張することがで
き、この拡張は、 ａ）レジスタ更新データを受け取るために、それぞれの
拡張された複数のチェックポイント状態バッファ項目、
たとえば１６／４＝４項目を予約するステップと、 ｂ）グルー・ビットを用いて、１つの同一の複雑な外部
命令に関連する後続項目をマークするステップと、 ｃ）複数のサイクルのアトミック・オペレーションで、
このように拡張されたチェックポイント状態を更新する
ステップとを提供することによることが好ましい。
【００２０】この特徴を用いると、４つを超える内部命
令に変換される必要がある非常に複雑な外部ＣＩＳＣ命
令を、アトミックな形すなわち、成功裡に完了されるか
全く開始されない形であるが、たとえばチェックポイン
ト・サイクル中の電源障害などの動作障害がないと仮定
して、複数のサイクル以内に、チェックポインティング
することができる。
令に変換される必要がある非常に複雑な外部ＣＩＳＣ命
令を、アトミックな形すなわち、成功裡に完了されるか
全く開始されない形であるが、たとえばチェックポイン
ト・サイクル中の電源障害などの動作障害がないと仮定
して、複数のサイクル以内に、チェックポインティング
することができる。
【００２１】上で述べた変形形態の１つまたは複数のス
テップを実行する論理回路手段を有するプロセッサ・ユ
ニットを提供し、所定の最大個数のレジスタ内容の更新
を収集する手段が、それぞれが命令ＩＤ、ターゲット・
レジスタ・アドレス、ターゲット・レジスタ・データ、
およびプログラム・カウンタを含むことが好ましい複数
の項目を有するチェックポイント状態バッファであるよ
うにすることが好ましい。論理チェックポイント状態
に、複数の、好ましくは４つの、そのような項目が含ま
れる（図２から４を参照されたい）。
テップを実行する論理回路手段を有するプロセッサ・ユ
ニットを提供し、所定の最大個数のレジスタ内容の更新
を収集する手段が、それぞれが命令ＩＤ、ターゲット・
レジスタ・アドレス、ターゲット・レジスタ・データ、
およびプログラム・カウンタを含むことが好ましい複数
の項目を有するチェックポイント状態バッファであるよ
うにすることが好ましい。論理チェックポイント状態
に、複数の、好ましくは４つの、そのような項目が含ま
れる（図２から４を参照されたい）。
【００２２】この形で、各内部命令によって、基本的に
１つのレジスタを更新することができ（これはしばしば
発生する）、バッファは、４つまでの内部命令を受け取
るのに十分な大きさである。このＣＢＳバッファ編成
は、面積消費と、向上したランタイム安定性によって暗
示される性能利得との間のよい妥協であることがわかっ
た。
１つのレジスタを更新することができ（これはしばしば
発生する）、バッファは、４つまでの内部命令を受け取
るのに十分な大きさである。このＣＢＳバッファ編成
は、面積消費と、向上したランタイム安定性によって暗
示される性能利得との間のよい妥協であることがわかっ
た。
【００２３】したがって、当業者は、本発明が、複数の
外部ＣＩＳＣ命令をチェックポインティングする新しい
方式を提案し、設計済みレジスタ内容とキャッシュ／シ
ステム・メイン・メモリに保管されたデータとの間の一
貫性を保証することを諒解するであろう。
外部ＣＩＳＣ命令をチェックポインティングする新しい
方式を提案し、設計済みレジスタ内容とキャッシュ／シ
ステム・メイン・メモリに保管されたデータとの間の一
貫性を保証することを諒解するであろう。
【００２４】本発明を、例によって示すが、本発明は、
添付図面の図の形状によって制限されない。
添付図面の図の形状によって制限されない。
【００２５】
【発明の実施の形態】全般的に図面を参照し、ここでは
特に図２を参照すると、発明的概念を例示するために、
例示的プロセッサ・アーキテクチャが選択されている。
これは、レジスタ・データが、キャッシュにストアまた
はロードされるデータと別に操作されるプロセッサ・ア
ーキテクチャである。レジスタ・データ「ストリーム」
が、命令ウィンドウ・バッファ（Instruction Window B
uffer、ＩＷＢ）と称するプロセッサ部分で操作され、
ストアまたはロードのデータ「ストリーム」が、異なる
部分すなわちストレージ・ウィンドウ・バッファ（Stor
age Window Buffer、ＳＷＢ）で操作される。チェック
ポインティングを考える時には、両方のデータ・ストリ
ームが、一貫性を有するようにしなければならない。し
かし、この発明的概念は、チェックポインティング制御
が他のシステム・メモリ・データとの一貫性を有するレ
ジスタ・データを保持することが必要である限り、おそ
らくデータ分離の他の判断基準に従う異なる方式を実施
する他のすべてのタイプのプロセッサ・アーキテクチャ
を包含することを理解されたい。
特に図２を参照すると、発明的概念を例示するために、
例示的プロセッサ・アーキテクチャが選択されている。
これは、レジスタ・データが、キャッシュにストアまた
はロードされるデータと別に操作されるプロセッサ・ア
ーキテクチャである。レジスタ・データ「ストリーム」
が、命令ウィンドウ・バッファ（Instruction Window B
uffer、ＩＷＢ）と称するプロセッサ部分で操作され、
ストアまたはロードのデータ「ストリーム」が、異なる
部分すなわちストレージ・ウィンドウ・バッファ（Stor
age Window Buffer、ＳＷＢ）で操作される。チェック
ポインティングを考える時には、両方のデータ・ストリ
ームが、一貫性を有するようにしなければならない。し
かし、この発明的概念は、チェックポインティング制御
が他のシステム・メモリ・データとの一貫性を有するレ
ジスタ・データを保持することが必要である限り、おそ
らくデータ分離の他の判断基準に従う異なる方式を実施
する他のすべてのタイプのプロセッサ・アーキテクチャ
を包含することを理解されたい。
【００２６】次に、そのようなＩＷＢ／ＳＷＢアーキテ
クチャに有利なチェックポイント状態定義を、詳細に説
明する。
クチャに有利なチェックポイント状態定義を、詳細に説
明する。
【００２７】チェックポイント状態には、１サイクル毎
に更新され得るレジスタと同数のスロットが含まれる。
したがって、１例では、１つのＣＩＳＣ命令が、４つの
レジスタのうちの複数を更新することができる。したが
って、チェックポイント状態に、４つのスロットすなわ
ち、スロット０、スロット１、スロット２、およびスロ
ット３と、プログラム・カウンタを保管するための追加
のスロットが含まれる。４つのターゲット・スロットの
それぞれに、レジスタ・アドレス１０およびそれぞれの
レジスタ・データ１２が含まれる。
に更新され得るレジスタと同数のスロットが含まれる。
したがって、１例では、１つのＣＩＳＣ命令が、４つの
レジスタのうちの複数を更新することができる。したが
って、チェックポイント状態に、４つのスロットすなわ
ち、スロット０、スロット１、スロット２、およびスロ
ット３と、プログラム・カウンタを保管するための追加
のスロットが含まれる。４つのターゲット・スロットの
それぞれに、レジスタ・アドレス１０およびそれぞれの
レジスタ・データ１２が含まれる。
【００２８】この例示的なチェックポイント状態定義を
用いて、４つまでの外部ＣＩＳＣ命令を表す４つの内部
命令を、１サイクル毎にリタイヤすることができる。こ
れは、すべてのサイクルに４つまでのレジスタが更新さ
れることを意味する。さらに、すべての命令によって、
プロセッサの状態、たとえばスロットに保管されるプロ
グラム・カウンタ１４が更新される。
用いて、４つまでの外部ＣＩＳＣ命令を表す４つの内部
命令を、１サイクル毎にリタイヤすることができる。こ
れは、すべてのサイクルに４つまでのレジスタが更新さ
れることを意味する。さらに、すべての命令によって、
プロセッサの状態、たとえばスロットに保管されるプロ
グラム・カウンタ１４が更新される。
【００２９】本発明による複数の命令のチェックポイン
ティングのためには、最終的な状況だけが重要である、
すなわち、複数の外部ＣＩＳＣ命令が同時に完了される
場合に、プログラム・カウンタは、外部命令のシーケン
ス内で最後に完了された命令によって決定される。
ティングのためには、最終的な状況だけが重要である、
すなわち、複数の外部ＣＩＳＣ命令が同時に完了される
場合に、プログラム・カウンタは、外部命令のシーケン
ス内で最後に完了された命令によって決定される。
【００３０】次に、２つの例を示し、それぞれ図３およ
び４に関して説明する。
び４に関して説明する。
【００３１】あるＣＩＳＣ命令（図３の上側の第１列を
参照されたい）が、上側の表の４行に対応する４つのＲ
ＩＳＣ様命令に変換されるが、このＣＩＳＣ命令では、
第１および第３のＲＩＳＣ命令によって２つのターゲッ
ト・レジスタに書き込む。したがって、これが、チェッ
クポイント状態の２スロットを占め、下側の部分で、左
端の２つのスロットが、図１に示されたように構成され
る。プログラム・カウンタ１４によって、次の順次命令
の命令アドレスが決定される。チェックポイント状態の
２つのスロット（すなわち左端の２スロット）が、使用
され、有効ビットによってマークされる。
参照されたい）が、上側の表の４行に対応する４つのＲ
ＩＳＣ様命令に変換されるが、このＣＩＳＣ命令では、
第１および第３のＲＩＳＣ命令によって２つのターゲッ
ト・レジスタに書き込む。したがって、これが、チェッ
クポイント状態の２スロットを占め、下側の部分で、左
端の２つのスロットが、図１に示されたように構成され
る。プログラム・カウンタ１４によって、次の順次命令
の命令アドレスが決定される。チェックポイント状態の
２つのスロット（すなわち左端の２スロット）が、使用
され、有効ビットによってマークされる。
【００３２】図４に示されたもう１つの例では、３つの
ＣＩＳＣ命令ＣＩＳＣ＃０、…、ＣＩＳＣ＃２が、４つ
のＲＩＳＣ様命令に変換されると仮定する。具体的に言
うと、最初のＣＩＳＣ＃０命令が、図４の上部の上の２
つの行に対応する２つの命令に変換され、それに続くＣ
ＩＳＣ＃１命令およびＣＩＳＣ＃２命令が、それぞれが
表の１つの行だけを占める単一のＲＩＳＣ様命令によっ
て表される。このシーケンスでは、４つのレジスタが更
新され、したがって、対応するチェックポイント状態
は、４つすなわち使用可能なすべてのスロットを使用す
る。このチェックポイントの状況情報は、このチェック
ポインティングされたＣＩＳＣ命令のシーケンスの最後
の命令から導出される、すなわち、プログラム・カウン
タが、第３の命令であるＣＩＳＣ＃２から抽出される。
ＣＩＳＣ命令ＣＩＳＣ＃０、…、ＣＩＳＣ＃２が、４つ
のＲＩＳＣ様命令に変換されると仮定する。具体的に言
うと、最初のＣＩＳＣ＃０命令が、図４の上部の上の２
つの行に対応する２つの命令に変換され、それに続くＣ
ＩＳＣ＃１命令およびＣＩＳＣ＃２命令が、それぞれが
表の１つの行だけを占める単一のＲＩＳＣ様命令によっ
て表される。このシーケンスでは、４つのレジスタが更
新され、したがって、対応するチェックポイント状態
は、４つすなわち使用可能なすべてのスロットを使用す
る。このチェックポイントの状況情報は、このチェック
ポインティングされたＣＩＳＣ命令のシーケンスの最後
の命令から導出される、すなわち、プログラム・カウン
タが、第３の命令であるＣＩＳＣ＃２から抽出される。
【００３３】ここで図５および図６を参照すると、追加
の同期化機構（ダブル・ハンドシェーク）特徴が開示さ
れており、これは、たとえば命令オペランドなどのレジ
スタ・データおよびたとえばメモリに保管される変数な
どの上述のＳＴＯＲＥデータが、１つの同一のＣＩＳＣ
命令によって使用される、マイクロプロセッサ・アーキ
テクチャに有利に適用することができる。
の同期化機構（ダブル・ハンドシェーク）特徴が開示さ
れており、これは、たとえば命令オペランドなどのレジ
スタ・データおよびたとえばメモリに保管される変数な
どの上述のＳＴＯＲＥデータが、１つの同一のＣＩＳＣ
命令によって使用される、マイクロプロセッサ・アーキ
テクチャに有利に適用することができる。
【００３４】基本的に、すべてのチェックポイント状態
（基本については図２を参照されたい）が、チェックポ
インティングされたシーケンスの最後の外部命令の命令
ＩＤ４０を用いて有利にタグを付けられる。これを、図
５および図６に示す。
（基本については図２を参照されたい）が、チェックポ
インティングされたシーケンスの最後の外部命令の命令
ＩＤ４０を用いて有利にタグを付けられる。これを、図
５および図６に示す。
【００３５】図６では、右側のＳＷＢ部分に、すべての
ＳＴＯＲＥデータが含まれる。この例示的なＳＴＯＲＥ
データ処理アーキテクチャでは、たとえばプログラム変
数に関連するデータなどのデータが、ストア・キュー
（ＳＴＱ）６２から来る。ＳＴＯＲＥデータは、ストア
スルー（またはライトスルー）Ｌ１キャッシュ６１ａお
よびＥＣＣ生成６１ｂに送られ、ＥＣＣ生成６１ｂは、
たとえば４ワードをカバーし、新しいＳＴＯＲＥデータ
を含む完全なＬ１キャッシュ・ラインに有利に対応し、
ＳＴＯＲＥデータは、その後、命令実行の後にＥＣＣ処
理される。その後、それぞれのＥＣＣ生成６１ｂが、ス
トア・バッファ６５内でエラーなしでバッファリングさ
れ、ストア・バッファ６５は、やはりＬ１キャッシュ部
分に配置できることが好ましいが、代替案ではＬ１キャ
ッシュ部分の近くに配置される。
ＳＴＯＲＥデータが含まれる。この例示的なＳＴＯＲＥ
データ処理アーキテクチャでは、たとえばプログラム変
数に関連するデータなどのデータが、ストア・キュー
（ＳＴＱ）６２から来る。ＳＴＯＲＥデータは、ストア
スルー（またはライトスルー）Ｌ１キャッシュ６１ａお
よびＥＣＣ生成６１ｂに送られ、ＥＣＣ生成６１ｂは、
たとえば４ワードをカバーし、新しいＳＴＯＲＥデータ
を含む完全なＬ１キャッシュ・ラインに有利に対応し、
ＳＴＯＲＥデータは、その後、命令実行の後にＥＣＣ処
理される。その後、それぞれのＥＣＣ生成６１ｂが、ス
トア・バッファ６５内でエラーなしでバッファリングさ
れ、ストア・バッファ６５は、やはりＬ１キャッシュ部
分に配置できることが好ましいが、代替案ではＬ１キャ
ッシュ部分の近くに配置される。
【００３６】その後、前記データが、Ｌ２キャッシュ６
６またはメモリ階層の他の適合された部分に、レジスタ
・データの解放と同期化された形で解放される。前記Ｓ
ＴＯＲＥデータ処理は、ＥＣＣ処理中に最終的に訂正さ
れる可能性があるデータが、オフ・チップで、たとえば
Ｌ２キャッシュ内に配置されるデータのＥＣＣ処理と比
較してより高速にオンチップで完全に処理されるので、
好ましい。しかし、左側のＩＷＢ部分に、チェックポイ
ント状態バッファ（ＣＳＢ）６０および基本的にチェッ
クポインティング・アレイ６４が含まれ、チェックポイ
ンティング・アレイ６４には、エラー検出されエラー訂
正された設計済みレジスタ・データ（error-checked an
d error-corrected architected Register）が含まれ
る。したがって、これを、（ＥＣＣ−ＡＲＡ）と略す。
６またはメモリ階層の他の適合された部分に、レジスタ
・データの解放と同期化された形で解放される。前記Ｓ
ＴＯＲＥデータ処理は、ＥＣＣ処理中に最終的に訂正さ
れる可能性があるデータが、オフ・チップで、たとえば
Ｌ２キャッシュ内に配置されるデータのＥＣＣ処理と比
較してより高速にオンチップで完全に処理されるので、
好ましい。しかし、左側のＩＷＢ部分に、チェックポイ
ント状態バッファ（ＣＳＢ）６０および基本的にチェッ
クポインティング・アレイ６４が含まれ、チェックポイ
ンティング・アレイ６４には、エラー検出されエラー訂
正された設計済みレジスタ・データ（error-checked an
d error-corrected architected Register）が含まれ
る。したがって、これを、（ＥＣＣ−ＡＲＡ）と略す。
【００３７】一般に、チェックポインティング・アレイ
６４（ＥＣＣ−ＡＲＡ）へのチェックポインティング
は、アトミック手順で行われる。「アトミック」は、１
つまたは複数のプロセッサの信頼性のあるリセット点を
保証するために、チェックポイント手順が、完全に行わ
れるすなわち成功裡に完了すると期待されなければなら
ず、さもなければ、開始されることすら許可されないこ
とを意味する。
６４（ＥＣＣ−ＡＲＡ）へのチェックポインティング
は、アトミック手順で行われる。「アトミック」は、１
つまたは複数のプロセッサの信頼性のあるリセット点を
保証するために、チェックポイント手順が、完全に行わ
れるすなわち成功裡に完了すると期待されなければなら
ず、さもなければ、開始されることすら許可されないこ
とを意味する。
【００３８】一般に、チェックポイントが完了されない
限り、チェックポインティング・アレイ６４のＥＣＣ−
ＡＲＡへの読取アクセスもＥＣＣ−ＡＲＡに関連するリ
セット機能も不可能である。これによって、完了した外
部命令だけがＥＣＣ−ＡＲＡにチェックポインティング
されることが保証される。
限り、チェックポインティング・アレイ６４のＥＣＣ−
ＡＲＡへの読取アクセスもＥＣＣ−ＡＲＡに関連するリ
セット機能も不可能である。これによって、完了した外
部命令だけがＥＣＣ−ＡＲＡにチェックポインティング
されることが保証される。
【００３９】具体的に言うと、チェックポインティング
・アレイ６４の更新と対応する「設計済み」メモリ部
分、Ｌ２キャッシュ６６の更新の間の好ましい同期化
（ダブル・ハンドシェーク）方式は、次の通りである。
チェックポインティング・アレイ６４に保管されたレジ
スタ内容をＬ２キャッシュ６６に保管されたデータと同
期化するために、ＳＴＱ６２とＣＳＢ６０の間で第１の
同期化が確立され、チェックポインティング・アレイ６
４（の制御ロジック）とストア・バッファ６５の間でも
う１つの第２の同期化が確立される。
・アレイ６４の更新と対応する「設計済み」メモリ部
分、Ｌ２キャッシュ６６の更新の間の好ましい同期化
（ダブル・ハンドシェーク）方式は、次の通りである。
チェックポインティング・アレイ６４に保管されたレジ
スタ内容をＬ２キャッシュ６６に保管されたデータと同
期化するために、ＳＴＱ６２とＣＳＢ６０の間で第１の
同期化が確立され、チェックポインティング・アレイ６
４（の制御ロジック）とストア・バッファ６５の間でも
う１つの第２の同期化が確立される。
【００４０】空のＳＴＱ６２を仮定すると、チェックポ
インティングは、完全なチェックポイント状態がＣＳＢ
６０内で使用可能である場合に、必ず発生する。したが
って、すべてのデータ、具体的には図３および図４に関
して上で説明したレジスタ・アドレス１０およびレジス
タ・データ１２が、存在しなければならない。
インティングは、完全なチェックポイント状態がＣＳＢ
６０内で使用可能である場合に、必ず発生する。したが
って、すべてのデータ、具体的には図３および図４に関
して上で説明したレジスタ・アドレス１０およびレジス
タ・データ１２が、存在しなければならない。
【００４１】ＳＴＯＲＥデータが、ＳＴＱ６２内で見つ
かる場合に、命令識別子ＩＤが、ＣＳＢ６０にシグナル
され（第１ハンドシェーク信号の矢印６８を参照された
い）、そのチェックポイント状態を、チェックポインテ
ィング・アレイ６４（ＥＣＣ−ＡＲＡ）にチェックポイ
ンティングできるようになる。したがって、これは、こ
れがそれに応じてシグナルされる時に読取についてＣＳ
Ｂ６０にアクセスし、読取／書込アクセスについてチェ
ックポインティング・アレイ６４にアクセスするように
配置された読取ポート６３を含む制御ロジックを介して
行われることが好ましい。
かる場合に、命令識別子ＩＤが、ＣＳＢ６０にシグナル
され（第１ハンドシェーク信号の矢印６８を参照された
い）、そのチェックポイント状態を、チェックポインテ
ィング・アレイ６４（ＥＣＣ−ＡＲＡ）にチェックポイ
ンティングできるようになる。したがって、これは、こ
れがそれに応じてシグナルされる時に読取についてＣＳ
Ｂ６０にアクセスし、読取／書込アクセスについてチェ
ックポインティング・アレイ６４にアクセスするように
配置された読取ポート６３を含む制御ロジックを介して
行われることが好ましい。
【００４２】チェックポイント状態が、チェックポイン
ティング・アレイ６４に完全にチェックポインティング
された時に、対応するＩＤが、ＣＳＢ６０から、または
好ましくは読取ポート６３を介してチェックポインティ
ング・アレイ６４から読み出され、ＥＣＣ保護されたＳ
ＯＴＲＥデータを含むストア・バッファ６５に送られる
（第２ハンドシェーク信号の矢印６９を参照された
い）。ストア・バッファ６５のそれぞれの項目に保管さ
れたＳＴＯＲＥデータは、それぞれのＩＤがチェックポ
インティング・アレイ６４から受け取られた場合に限っ
てＬ２キャッシュに解放される。したがって、これは、
ＩＤを受け取った後に行われる。当業者が諒解できるよ
うに（これらの規則に従う時に）Ｌ２キャッシュ６６の
メモリ内容は、必ず、チェックポインティング・アレイ
６４で見つかるレジスタ・データとの一貫性を有する。
同一の命令に関連するデータは、前記記憶手段すなわち
ＣＳＢ６０、チェックポインティング・アレイ６４、Ｓ
ＴＱ６２、ストア・バッファ６５、およびＬ２キャッシ
ュ６６のそれぞれで同一のＩＤを有する。
ティング・アレイ６４に完全にチェックポインティング
された時に、対応するＩＤが、ＣＳＢ６０から、または
好ましくは読取ポート６３を介してチェックポインティ
ング・アレイ６４から読み出され、ＥＣＣ保護されたＳ
ＯＴＲＥデータを含むストア・バッファ６５に送られる
（第２ハンドシェーク信号の矢印６９を参照された
い）。ストア・バッファ６５のそれぞれの項目に保管さ
れたＳＴＯＲＥデータは、それぞれのＩＤがチェックポ
インティング・アレイ６４から受け取られた場合に限っ
てＬ２キャッシュに解放される。したがって、これは、
ＩＤを受け取った後に行われる。当業者が諒解できるよ
うに（これらの規則に従う時に）Ｌ２キャッシュ６６の
メモリ内容は、必ず、チェックポインティング・アレイ
６４で見つかるレジスタ・データとの一貫性を有する。
同一の命令に関連するデータは、前記記憶手段すなわち
ＣＳＢ６０、チェックポインティング・アレイ６４、Ｓ
ＴＱ６２、ストア・バッファ６５、およびＬ２キャッシ
ュ６６のそれぞれで同一のＩＤを有する。
【００４３】言い換えると、同期化は、基本的に、チェ
ックポインティング・アレイ６４の更新に使用された最
後のチェックポイント状態のＩＤと比較してより古いか
等しいＩＤを有する特定のＳＴＯＲＥデータが、システ
ム・メモリに解放される場合に限って得られる。まだチ
ェックポインティング・アレイにチェックポインティン
グされていない命令に対応するストア・データは、対応
するチェックポイント状態がチェックポインティング・
アレイ６４の更新に使用されるまで保持される。したが
って、チェックポインティング・アレイの内容と、Ｌ２
キャッシュまたはメモリに保管されたデータが、いつで
も一貫性を有することが保証される。
ックポインティング・アレイ６４の更新に使用された最
後のチェックポイント状態のＩＤと比較してより古いか
等しいＩＤを有する特定のＳＴＯＲＥデータが、システ
ム・メモリに解放される場合に限って得られる。まだチ
ェックポインティング・アレイにチェックポインティン
グされていない命令に対応するストア・データは、対応
するチェックポイント状態がチェックポインティング・
アレイ６４の更新に使用されるまで保持される。したが
って、チェックポインティング・アレイの内容と、Ｌ２
キャッシュまたはメモリに保管されたデータが、いつで
も一貫性を有することが保証される。
【００４４】プロセッサの内部でエラーが発生する場合
に、破壊されたデータは、Ｌ２キャッシュまたはメモリ
に入っていない。リカバリで、チェックポインティング
・アレイ６４を使用し、プロセッサ状態、たとえばプロ
グラム・カウンタを復元することによって設計済みレジ
スタが復元される場合に、プロセッサは、システム・メ
モリ内のデータに損傷を与えずにプログラム実行を再始
動することができ、Ｌ１キャッシュの内容をパージしな
ければならない。最後にチェックポインティングされた
命令のＩＤに関してより古いすべての項目も、ストア・
バッファ６５内で消去されなければならないことに留意
されたい。
に、破壊されたデータは、Ｌ２キャッシュまたはメモリ
に入っていない。リカバリで、チェックポインティング
・アレイ６４を使用し、プロセッサ状態、たとえばプロ
グラム・カウンタを復元することによって設計済みレジ
スタが復元される場合に、プロセッサは、システム・メ
モリ内のデータに損傷を与えずにプログラム実行を再始
動することができ、Ｌ１キャッシュの内容をパージしな
ければならない。最後にチェックポインティングされた
命令のＩＤに関してより古いすべての項目も、ストア・
バッファ６５内で消去されなければならないことに留意
されたい。
【００４５】ＣＳＢ６０が満杯の時に、命令コミッタが
停止され、したがって、新しい命令がコミットされない
ことを追加しなければならない。これは、ＳＴＱ６２が
ストア・バッファ６５にデータをストアするまでのプロ
セッサの停止につながる。
停止され、したがって、新しい命令がコミットされない
ことを追加しなければならない。これは、ＳＴＱ６２が
ストア・バッファ６５にデータをストアするまでのプロ
セッサの停止につながる。
【００４６】さらに、チェックポインティング・アレイ
６４の更新は、チェックポイント状態が作成されてから
数サイクル後に発生する可能性がある。この時間の間
に、チェックポイント状態がチェックポインティング・
アレイ６４の一貫性のある更新に最終的に使用されるま
で、複数のチェックポイント状態（好ましくは１サイク
ル毎に１つ）を、前記チェックポイント状態バッファ
（ＣＳＢ）に収集することができる。別に設けられ本発
明の対象ではないなんらかの従来技術のエラー検出ロジ
ックによるエラーの認識の際に、ＣＳＢ６０に保管され
た次のチェックポイント状態のチェックポインティング
が、即座にブロックされる。したがって、エラーが、チ
ェックポインティング・アレイ６４に影響せず、Ｌ２キ
ャッシュに保管された「正しい」データを破壊しないこ
とが保証される。
６４の更新は、チェックポイント状態が作成されてから
数サイクル後に発生する可能性がある。この時間の間
に、チェックポイント状態がチェックポインティング・
アレイ６４の一貫性のある更新に最終的に使用されるま
で、複数のチェックポイント状態（好ましくは１サイク
ル毎に１つ）を、前記チェックポイント状態バッファ
（ＣＳＢ）に収集することができる。別に設けられ本発
明の対象ではないなんらかの従来技術のエラー検出ロジ
ックによるエラーの認識の際に、ＣＳＢ６０に保管され
た次のチェックポイント状態のチェックポインティング
が、即座にブロックされる。したがって、エラーが、チ
ェックポインティング・アレイ６４に影響せず、Ｌ２キ
ャッシュに保管された「正しい」データを破壊しないこ
とが保証される。
【００４７】さらに、図７を参照して、４つを超える内
部命令からなる非常に複雑な外部命令のためのチェック
ポイント状態の拡張を、さらに開示する。
部命令からなる非常に複雑な外部命令のためのチェック
ポイント状態の拡張を、さらに開示する。
【００４８】非常に複雑な外部（ＣＩＳＣ）命令を、本
発明の開示の利益を得ながら４つを超える内部命令に変
換する必要がある場合には、基本的な技術的発明的特徴
を放棄せず、それぞれの増加した数の内部命令を受け取
るためにはるかに広く、したがってより面積を消費する
ＣＳＢ６０を設けることに制限されずに、発明的方式を
拡張することができる。
発明の開示の利益を得ながら４つを超える内部命令に変
換する必要がある場合には、基本的な技術的発明的特徴
を放棄せず、それぞれの増加した数の内部命令を受け取
るためにはるかに広く、したがってより面積を消費する
ＣＳＢ６０を設けることに制限されずに、発明的方式を
拡張することができる。
【００４９】この前提の下で、複雑な命令のリタイヤ
は、最大４つの内部命令だけを１サイクル毎にリタイヤ
できる場合に、複数サイクルにわたって続く。これは、
すべてのサイクルに作成されるチェックポイント状態
が、１つの完全な外部命令を表さず、したがって、これ
をチェックポインティング・アレイの更新に使用しては
ならないことを意味する。
は、最大４つの内部命令だけを１サイクル毎にリタイヤ
できる場合に、複数サイクルにわたって続く。これは、
すべてのサイクルに作成されるチェックポイント状態
が、１つの完全な外部命令を表さず、したがって、これ
をチェックポインティング・アレイの更新に使用しては
ならないことを意味する。
【００５０】この問題に対する解決策は、複数のチェッ
クポイント状態が、複雑な外部命令全体を表す単一の
「拡張チェックポイント状態（extended checkpoint st
ate）」を形成するとみなすという発想に基づく。
クポイント状態が、複雑な外部命令全体を表す単一の
「拡張チェックポイント状態（extended checkpoint st
ate）」を形成するとみなすという発想に基づく。
【００５１】好ましい実施形態によれば、これらの不完
全なチェックポイント状態が、ＣＳＢ６０の複数の項目
を占める。前記複数の項目が、シーケンスを形成するこ
とが好ましい。ストア・バッファ６５の各項目内のある
位置に設けられるグルー／リンク・ビット７２によっ
て、ストア・バッファ６５に保管された連続するチェッ
クポイント状態が拡張チェックポイント状態を形成する
ことをマークする（図７を参照されたい）。したがっ
て、ストア・バッファ６５が、少なくとも、すべての可
能な完全なＣＩＳＣ命令の拡張チェックポイント状態を
表すのに必要なものと同数の項目を所有することが必要
である。
全なチェックポイント状態が、ＣＳＢ６０の複数の項目
を占める。前記複数の項目が、シーケンスを形成するこ
とが好ましい。ストア・バッファ６５の各項目内のある
位置に設けられるグルー／リンク・ビット７２によっ
て、ストア・バッファ６５に保管された連続するチェッ
クポイント状態が拡張チェックポイント状態を形成する
ことをマークする（図７を参照されたい）。したがっ
て、ストア・バッファ６５が、少なくとも、すべての可
能な完全なＣＩＳＣ命令の拡張チェックポイント状態を
表すのに必要なものと同数の項目を所有することが必要
である。
【００５２】さらに、チェックポインティング・アレイ
６４の更新（図６を参照されたい）は、アトミック・オ
ペレーションが完全に更新されるまで割り込まれてはな
らない。
６４の更新（図６を参照されたい）は、アトミック・オ
ペレーションが完全に更新されるまで割り込まれてはな
らない。
【００５３】エラーの検出時には、アトミック・オペレ
ーションが完全にチェックポインティングされるまで、
更新機構をブロックしてはならない。これは、拡張チェ
ックポイント状態のチェックポインティング・アレイ６
４へのチェックポインティングが、複数サイクルにわた
って続く場合があることも意味する。
ーションが完全にチェックポインティングされるまで、
更新機構をブロックしてはならない。これは、拡張チェ
ックポイント状態のチェックポインティング・アレイ６
４へのチェックポインティングが、複数サイクルにわた
って続く場合があることも意味する。
【００５４】前述の明細書で、本発明を、その特定の例
示的実施形態に関して説明した。しかし、請求項に記載
された本発明の広義の趣旨および範囲から逸脱せずに、
さまざまな修正および変更を行えることは明白である。
したがって、本明細書および図面は、制限的な意味では
なく、例示的であるものとみなされなければならない。
示的実施形態に関して説明した。しかし、請求項に記載
された本発明の広義の趣旨および範囲から逸脱せずに、
さまざまな修正および変更を行えることは明白である。
したがって、本明細書および図面は、制限的な意味では
なく、例示的であるものとみなされなければならない。
【００５５】当業者は、本発明が、たとえば同時にリタ
イヤされる複数のＣＩＳＣ命令に関するチェックポイン
ティング・アレイ６４などのチェックポインティング・
バッファ手段の内容を更新し、プロセッサ・レジスタ内
容およびシステム・メモリ内のデータの最も正確なチェ
ックポイントを達成するために、たとえばＬ２キャッシ
ュ６６などのキャッシュ階層へのＳＴＯＲＥデータの解
放とチェックポインティング・バッファ手段の更新を同
期化する、新しく有利な方式を提案することを諒解する
であろう。チェックポインティングの正確な方法によっ
て、メモリに保管されたデータを破壊せずに、プロセッ
サ内のソフト・エラーまたはハード・エラーの検出時の
プロセッサのリカバリが可能になる。これは、高められ
たレベルのコンピューティング要件を満足するのに重要
とみなされる。
イヤされる複数のＣＩＳＣ命令に関するチェックポイン
ティング・アレイ６４などのチェックポインティング・
バッファ手段の内容を更新し、プロセッサ・レジスタ内
容およびシステム・メモリ内のデータの最も正確なチェ
ックポイントを達成するために、たとえばＬ２キャッシ
ュ６６などのキャッシュ階層へのＳＴＯＲＥデータの解
放とチェックポインティング・バッファ手段の更新を同
期化する、新しく有利な方式を提案することを諒解する
であろう。チェックポインティングの正確な方法によっ
て、メモリに保管されたデータを破壊せずに、プロセッ
サ内のソフト・エラーまたはハード・エラーの検出時の
プロセッサのリカバリが可能になる。これは、高められ
たレベルのコンピューティング要件を満足するのに重要
とみなされる。
【００５６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５７】（１）エラーリカバリを提供するための、
複数プロセッサ・データ処理システムをチェックポイン
ティングする方法であって、 ａ）チェックポイント状態バッファ（６０）内のそれぞ
れの複数のＣＩＳＣ（４２）またはＲＩＳＣ（４４、４
６）命令によって実行される、レジスタ内容（１２）の
所定の最大個数の更新を収集するステップであって、チ
ェックポイント状態が、前記複数のＣＩＳＣ命令によっ
て更新され得るレジスタと同数のバッファリング・スロ
ットと、前記複数のＣＩＣＳ命令（４２）の最も若い外
部命令に関連するプログラム・カウンタ値（１４）の項
目とを含むステップと、 ｂ）前記レジスタ・データ（１０、１２）内でエラーが
検出されなかったことを判定した後で、前記複数の外部
命令（４２）の前記最も若い外部命令の完了の前または
完了と共に、現在収集されているレジスタ・データ（１
０、１２）を用いて設計済みレジスタ・アレイ（ＡＲ
Ａ）（６４）を更新するステップとを特徴とする、方
法。 （２）前記ＡＲＡ（６４）項目にエラー検出および訂正
ビットを設けるステップをさらに含む、上記（１）に記
載の方法。 （３）複数のＳＴＯＲＥ命令からの結果のＳＴＯＲＥデ
ータの、ストア・バッファ（６５）から設計済み状態キ
ャッシュ・メモリ（６６）への解放を制御する第２制御
パスを、前記ＡＲＡ（６４）更新と並列に提供するステ
ップと、前記複数の命令（４２）の前記最も若い外部命
令の前記外部命令ＩＤ（４０）を用いて前記チェックポ
イント状態バッファ（６０）項目にタグを付けることに
よって、前記ＳＴＯＲＥデータ解放を前記ＡＲＡ更新と
同期化するステップと、最も若いＩＤより古いかそれと
等しいＩＤ（４０）を有するデータだけを設計済み状態
キャッシュ・メモリ（６６）に解放するステップとをさ
らに含む、上記（１）に記載の方法。 （４）前記同期化ステップに、ＡＲＡ更新制御（６３）
とＳＴＯＲＥデータ解放制御の間のダブル・ハンドシェ
ーク動作であって、 ａ）少なくとも前記最も若い外部命令に関連するそれぞ
れのＳＴＯＲＥデータが前記ストア・バッファ（６５）
に常駐する時に、前記最も若い外部命令ＩＤ（４０）を
前記ＡＲＡ更新制御（６３）にシグナリング（６８）す
る第１ステップであって、これによって、前記シグナリ
ングされる最も若い外部命令ＩＤと比較してより古いＩ
Ｄを有するレジスタ命令を含むＡＲＡ更新がトリガされ
る、第１ステップと、 ｂ）最も新しいＡＲＡ（６４）更新に関連する前記最も
若い外部命令ＩＤ（４０）をＳＴＯＲＥデータ解放制御
にシグナリング（６９）し、したがって、前記ストア・
バッファ（６５）から前記設計済み状態キャッシュ・メ
モリ（６６）へのＳＴＯＲＥデータ解放をトリガする第
２ステップであって、前記解放が、前記シグナリングさ
れる最も若い外部命令ＩＤと比較してより古いＩＤを有
する命令から生じるＳＴＯＲＥデータを含む、第２ステ
ップとを含むダブル・ハンドシェーク動作が含まれる、
上記（１）ないし（３）のいずれかに記載の方法。 （５）それぞれの複雑な外部命令によって実行される、
チェックポイント状態バッファ（６０）内の所定の拡張
された最大個数のレジスタ内容の更新を収集するように
拡張され、 ａ）前記レジスタ更新データを受け取るために、それぞ
れの拡張された複数のチェックポイント状態バッファ
（６０）項目を予約するステップと、 ｂ）グルー・ビット（７２）を用いて、１つの同一の複
雑な外部命令に関連する後続項目をマークするステップ
と、 ｃ）複数のサイクルのアトミック・オペレーションで、
このように拡張されたチェックポイント状態を更新する
ステップとを含む、上記（１）に記載の方法。 （６）上記（１）ないし（５）のいずれか一項に記載の
方法のステップを実行する論理回路手段を有するプロセ
ッサ・ユニットであって、所定の最大個数のレジスタ内
容の更新を収集する手段が、それぞれが命令ＩＤ、ター
ゲット・レジスタ・アドレス、ターゲット・レジスタ・
データ、およびプログラム・カウンタを含む複数のバッ
ファ項目を含むチェックポイント状態バッファ（６０）
（ＣＳＢ）であり、これによって、チェックポイント状
態に、複数の、好ましくは４つの項目が含まれるプロセ
ッサ・ユニット。 （７）上記（６）に記載のプロセッサ・ユニットを有す
るコンピュータ・システム。
複数プロセッサ・データ処理システムをチェックポイン
ティングする方法であって、 ａ）チェックポイント状態バッファ（６０）内のそれぞ
れの複数のＣＩＳＣ（４２）またはＲＩＳＣ（４４、４
６）命令によって実行される、レジスタ内容（１２）の
所定の最大個数の更新を収集するステップであって、チ
ェックポイント状態が、前記複数のＣＩＳＣ命令によっ
て更新され得るレジスタと同数のバッファリング・スロ
ットと、前記複数のＣＩＣＳ命令（４２）の最も若い外
部命令に関連するプログラム・カウンタ値（１４）の項
目とを含むステップと、 ｂ）前記レジスタ・データ（１０、１２）内でエラーが
検出されなかったことを判定した後で、前記複数の外部
命令（４２）の前記最も若い外部命令の完了の前または
完了と共に、現在収集されているレジスタ・データ（１
０、１２）を用いて設計済みレジスタ・アレイ（ＡＲ
Ａ）（６４）を更新するステップとを特徴とする、方
法。 （２）前記ＡＲＡ（６４）項目にエラー検出および訂正
ビットを設けるステップをさらに含む、上記（１）に記
載の方法。 （３）複数のＳＴＯＲＥ命令からの結果のＳＴＯＲＥデ
ータの、ストア・バッファ（６５）から設計済み状態キ
ャッシュ・メモリ（６６）への解放を制御する第２制御
パスを、前記ＡＲＡ（６４）更新と並列に提供するステ
ップと、前記複数の命令（４２）の前記最も若い外部命
令の前記外部命令ＩＤ（４０）を用いて前記チェックポ
イント状態バッファ（６０）項目にタグを付けることに
よって、前記ＳＴＯＲＥデータ解放を前記ＡＲＡ更新と
同期化するステップと、最も若いＩＤより古いかそれと
等しいＩＤ（４０）を有するデータだけを設計済み状態
キャッシュ・メモリ（６６）に解放するステップとをさ
らに含む、上記（１）に記載の方法。 （４）前記同期化ステップに、ＡＲＡ更新制御（６３）
とＳＴＯＲＥデータ解放制御の間のダブル・ハンドシェ
ーク動作であって、 ａ）少なくとも前記最も若い外部命令に関連するそれぞ
れのＳＴＯＲＥデータが前記ストア・バッファ（６５）
に常駐する時に、前記最も若い外部命令ＩＤ（４０）を
前記ＡＲＡ更新制御（６３）にシグナリング（６８）す
る第１ステップであって、これによって、前記シグナリ
ングされる最も若い外部命令ＩＤと比較してより古いＩ
Ｄを有するレジスタ命令を含むＡＲＡ更新がトリガされ
る、第１ステップと、 ｂ）最も新しいＡＲＡ（６４）更新に関連する前記最も
若い外部命令ＩＤ（４０）をＳＴＯＲＥデータ解放制御
にシグナリング（６９）し、したがって、前記ストア・
バッファ（６５）から前記設計済み状態キャッシュ・メ
モリ（６６）へのＳＴＯＲＥデータ解放をトリガする第
２ステップであって、前記解放が、前記シグナリングさ
れる最も若い外部命令ＩＤと比較してより古いＩＤを有
する命令から生じるＳＴＯＲＥデータを含む、第２ステ
ップとを含むダブル・ハンドシェーク動作が含まれる、
上記（１）ないし（３）のいずれかに記載の方法。 （５）それぞれの複雑な外部命令によって実行される、
チェックポイント状態バッファ（６０）内の所定の拡張
された最大個数のレジスタ内容の更新を収集するように
拡張され、 ａ）前記レジスタ更新データを受け取るために、それぞ
れの拡張された複数のチェックポイント状態バッファ
（６０）項目を予約するステップと、 ｂ）グルー・ビット（７２）を用いて、１つの同一の複
雑な外部命令に関連する後続項目をマークするステップ
と、 ｃ）複数のサイクルのアトミック・オペレーションで、
このように拡張されたチェックポイント状態を更新する
ステップとを含む、上記（１）に記載の方法。 （６）上記（１）ないし（５）のいずれか一項に記載の
方法のステップを実行する論理回路手段を有するプロセ
ッサ・ユニットであって、所定の最大個数のレジスタ内
容の更新を収集する手段が、それぞれが命令ＩＤ、ター
ゲット・レジスタ・アドレス、ターゲット・レジスタ・
データ、およびプログラム・カウンタを含む複数のバッ
ファ項目を含むチェックポイント状態バッファ（６０）
（ＣＳＢ）であり、これによって、チェックポイント状
態に、複数の、好ましくは４つの項目が含まれるプロセ
ッサ・ユニット。 （７）上記（６）に記載のプロセッサ・ユニットを有す
るコンピュータ・システム。
【図１】発明的命令ＩＤを導入する、ＣＩＳＣ命令から
複数のＲＩＳＣ命令への変換の概念を示す概略図であ
る。
複数のＲＩＳＣ命令への変換の概念を示す概略図であ
る。
【図２】本発明によるチェックポイント状態定義の概略
表現を示す図である。
表現を示す図である。
【図３】２つのレジスタ更新を有する２つの内部命令に
変換されるＣＩＳＣ命令を含むチェックポイント状態の
概略表現を示す図である。
変換されるＣＩＳＣ命令を含むチェックポイント状態の
概略表現を示す図である。
【図４】３つのＣＩＳＣ命令が４つの内部命令と２＋１
＋１レジスタ更新に変換される、図２による表現を示す
図である。
＋１レジスタ更新に変換される、図２による表現を示す
図である。
【図５】最後のチェックポインティングされたＣＩＳＣ
命令のＩＤを用いてタグを付けられたチェックポイント
状態の概略表現を示す図である。
命令のＩＤを用いてタグを付けられたチェックポイント
状態の概略表現を示す図である。
【図６】本発明による、レジスタ・チェックポインティ
ングとＳＴＯＲＥデータ処理の同期化を示す概略表現図
である。
ングとＳＴＯＲＥデータ処理の同期化を示す概略表現図
である。
【図７】本発明による拡張されたチェックポイント状態
の原理を示す概略表現図である。
の原理を示す概略表現図である。
１０ レジスタ・アドレス
１２ レジスタ・データ
１４ プログラム・カウンタ
４０ 命令ＩＤ
４２ ＣＩＳＣ命令
４４ 内部命令
４６ ロード／ストア命令
６０ チェックポイント状態バッファ（ＣＳＢ）
６１ａ Ｌ１キャッシュ
６１ｂ ＥＣＣ生成
６２ ストア・キュー（ＳＴＱ）
６３ 読取ポート
６４ チェックポインティング・アレイ
６５ ストア・バッファ
６６ Ｌ２キャッシュ
７２ グルー／リンク・ビット
フロントページの続き
(72)発明者 ドクトル・ハリー・シュテファン・バロフ
スキ
ドイツ ディー−71034 ベーブリンゲン
イム・アイヒェンプフェドレ 64
(72)発明者 ドクトル・ハルトムート・シュヴェルマー
ドイツ ディー−70199 シュトゥットガ
ルト ヴァネンシュトラーセ 21
(72)発明者 ハンス＝ヴェルナー・タスト
ドイツ ディー−71093 ヴァイル・イ
ム・シェンブッフ ハルトマンシュトラー
セ 66
Ｆターム(参考） 5B013 EE04 EE09
5B027 AA01 BB01 CC04
5B033 AA14 FA10 FA16 FA24
Claims (7)
- 【請求項１】エラーリカバリを提供するための、複数プ
ロセッサ・データ処理システムをチェックポインティン
グする方法であって、 ａ）チェックポイント状態バッファ（６０）内のそれぞ
れの複数のＣＩＳＣ（４２）またはＲＩＳＣ（４４、４
６）命令によって実行される、レジスタ内容（１２）の
所定の最大個数の更新を収集するステップであって、チ
ェックポイント状態が、前記複数のＣＩＳＣ命令によっ
て更新され得るレジスタと同数のバッファリング・スロ
ットと、前記複数のＣＩＣＳ命令（４２）の最も若い外
部命令に関連するプログラム・カウンタ値（１４）の項
目とを含むステップと、 ｂ）前記レジスタ・データ（１０、１２）内でエラーが
検出されなかったことを判定した後で、前記複数の外部
命令（４２）の前記最も若い外部命令の完了の前または
完了と共に、現在収集されているレジスタ・データ（１
０、１２）を用いて設計済みレジスタ・アレイ（ＡＲ
Ａ）（６４）を更新するステップとを特徴とする、方
法。 - 【請求項２】前記ＡＲＡ（６４）項目にエラー検出およ
び訂正ビットを設けるステップをさらに含む、請求項１
に記載の方法。 - 【請求項３】複数のＳＴＯＲＥ命令からの結果のＳＴＯ
ＲＥデータの、ストア・バッファ（６５）から設計済み
状態キャッシュ・メモリ（６６）への解放を制御する第
２制御パスを、前記ＡＲＡ（６４）更新と並列に提供す
るステップと、 前記複数の命令（４２）の前記最も若い外部命令の前記
外部命令ＩＤ（４０）を用いて前記チェックポイント状
態バッファ（６０）項目にタグを付けることによって、
前記ＳＴＯＲＥデータ解放を前記ＡＲＡ更新と同期化す
るステップと、 最も若いＩＤより古いかそれと等しいＩＤ（４０）を有
するデータだけを設計済み状態キャッシュ・メモリ（６
６）に解放するステップとをさらに含む、請求項１に記
載の方法。 - 【請求項４】前記同期化ステップに、ＡＲＡ更新制御
（６３）とＳＴＯＲＥデータ解放制御の間のダブル・ハ
ンドシェーク動作であって、 ａ）少なくとも前記最も若い外部命令に関連するそれぞ
れのＳＴＯＲＥデータが前記ストア・バッファ（６５）
に常駐する時に、前記最も若い外部命令ＩＤ（４０）を
前記ＡＲＡ更新制御（６３）にシグナリング（６８）す
る第１ステップであって、これによって、前記シグナリ
ングされる最も若い外部命令ＩＤと比較してより古いＩ
Ｄを有するレジスタ命令を含むＡＲＡ更新がトリガされ
る、第１ステップと、 ｂ）最も新しいＡＲＡ（６４）更新に関連する前記最も
若い外部命令ＩＤ（４０）をＳＴＯＲＥデータ解放制御
にシグナリング（６９）し、したがって、前記ストア・
バッファ（６５）から前記設計済み状態キャッシュ・メ
モリ（６６）へのＳＴＯＲＥデータ解放をトリガする第
２ステップであって、前記解放が、前記シグナリングさ
れる最も若い外部命令ＩＤと比較してより古いＩＤを有
する命令から生じるＳＴＯＲＥデータを含む、第２ステ
ップとを含むダブル・ハンドシェーク動作が含まれる、
請求項１ないし３のいずれかに記載の方法。 - 【請求項５】それぞれの複雑な外部命令によって実行さ
れる、チェックポイント状態バッファ（６０）内の所定
の拡張された最大個数のレジスタ内容の更新を収集する
ように拡張され、 ａ）前記レジスタ更新データを受け取るために、それぞ
れの拡張された複数のチェックポイント状態バッファ
（６０）項目を予約するステップと、 ｂ）グルー・ビット（７２）を用いて、１つの同一の複
雑な外部命令に関連する後続項目をマークするステップ
と、 ｃ）複数のサイクルのアトミック・オペレーションで、
このように拡張されたチェックポイント状態を更新する
ステップとを含む、請求項１に記載の方法。 - 【請求項６】請求項１ないし５のいずれか一項に記載の
方法のステップを実行する論理回路手段を有するプロセ
ッサ・ユニットであって、 所定の最大個数のレジスタ内容の更新を収集する手段
が、それぞれが命令ＩＤ、ターゲット・レジスタ・アド
レス、ターゲット・レジスタ・データ、およびプログラ
ム・カウンタを含む複数のバッファ項目を含むチェック
ポイント状態バッファ（６０）（ＣＳＢ）であり、 これによって、チェックポイント状態に、複数の、好ま
しくは４つの項目が含まれるプロセッサ・ユニット。 - 【請求項７】請求項６に記載のプロセッサ・ユニットを
有するコンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP01115448-1 | 2001-06-27 | ||
| EP01115448 | 2001-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003067184A true JP2003067184A (ja) | 2003-03-07 |
| JP3663393B2 JP3663393B2 (ja) | 2005-06-22 |
Family
ID=8177831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002185571A Expired - Fee Related JP3663393B2 (ja) | 2001-06-27 | 2002-06-26 | 複数プロセッサ・データ処理システムをチェックポインティングする方法、プロセッサ・ユニットおよびコンピュータ・システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6968476B2 (ja) |
| JP (1) | JP3663393B2 (ja) |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6834358B2 (en) * | 2001-03-28 | 2004-12-21 | Ncr Corporation | Restartable database loads using parallel data streams |
| US6981104B2 (en) * | 2002-07-12 | 2005-12-27 | Hewlett-Packard Development Company, L.P. | Method for conducting checkpointing within a writeback cache |
| US7478276B2 (en) * | 2005-02-10 | 2009-01-13 | International Business Machines Corporation | Method for checkpointing instruction groups with out-of-order floating point instructions in a multi-threaded processor |
| US7478278B2 (en) * | 2005-04-14 | 2009-01-13 | International Business Machines Corporation | Template based parallel checkpointing in a massively parallel computer system |
| US7480836B2 (en) * | 2005-04-25 | 2009-01-20 | Hewlett-Packard Development Company, L.P. | Monitoring error-handler vector in architected memory |
| US7409589B2 (en) * | 2005-05-27 | 2008-08-05 | International Business Machines Corporation | Method and apparatus for reducing number of cycles required to checkpoint instructions in a multi-threaded processor |
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- 2002-06-26 US US10/180,385 patent/US6968476B2/en not_active Expired - Lifetime
- 2002-06-26 JP JP2002185571A patent/JP3663393B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030005265A1 (en) | 2003-01-02 |
| JP3663393B2 (ja) | 2005-06-22 |
| US6968476B2 (en) | 2005-11-22 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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