JP2003060693A - Data transfer unit and supervisory control method of buffer - Google Patents
Data transfer unit and supervisory control method of bufferInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、データ転送装置及
びバッファ監視制御方法に係り、特に、プロトコルレイ
ヤ2または3におけるデータ転送装置、及び、該データ
転送装置において、通信品質を保証するために、バッフ
ァの使用状況に応じたトラヒック制御を行うためのバッ
ファ監視制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer device and a buffer monitoring control method, and more particularly, to a data transfer device in protocol layer 2 or 3 and to guarantee communication quality in the data transfer device. The present invention relates to a buffer monitoring control method for performing traffic control according to the buffer usage status.
【0002】[0002]
【従来の技術】近年、ATM(Asynchronous Transfer M
ode)セル、Ethernet(登録商標)フレーム、IP(Inter
net Protocol) パケット等によるデータ通信が普及して
いる。そして、このようなデータ通信の普及に伴うデー
タ通信量の増加により、ネットワーク内に設けられてい
るルータ等のデータ転送装置で輻輳が発生し、パケット
の廃棄、遅延が生じ、このような通信品質がアプリケー
ション対して影響を与えるようになってきている。2. Description of the Related Art In recent years, ATM (Asynchronous Transfer M
ode) cell, Ethernet (registered trademark) frame, IP (Inter
net Protocol) Data communication using packets is widely used. Then, due to the increase in data communication volume accompanying the spread of such data communication, congestion occurs in a data transfer device such as a router provided in the network, packet discard and delay occur, and such communication quality Are affecting the application.
【0003】従来、輻輳によるパケットの廃棄を抑える
ためのデータ転送装置内のバッファ制御方法として、デ
ータを書き込んだ順に読み出すFIFO(Fast In Fast
Out)方式が一般的に使用されている。しかし、FIFO
方式の場合、バッファ容量分のデータが廃棄されてしま
うことはないが、バッファ容量を越えるデータ量を受信
した場合、超えた分のデータが廃棄されてしまう。デー
タの廃棄を抑えるために、バッファ容量を増加させると
遅延時間が長くなってしまうという問題が生じる。Conventionally, as a buffer control method in a data transfer apparatus for suppressing packet discard due to congestion, a FIFO (Fast In Fast) for reading data in the order in which the data is written
Out) method is commonly used. But the FIFO
In the case of the method, the data of the buffer capacity is not discarded, but when the data amount exceeding the buffer capacity is received, the excess data is discarded. Increasing the buffer capacity in order to suppress the discarding of data causes a problem of increasing the delay time.
【0004】また、データの廃棄及び遅延を抑えるため
の従来技術として、パケットの輻輳状態に応じてパケッ
トを徐々に廃棄させ、TCP(Transemission Control P
rotocol)レイヤによりパケット送出レートを押さえ、ネ
ットワークにおけるデータ量を低減させるRED(Rando
m Early Discard)方式が提案されている。RED方式
は、あるバッファ使用量まではデータを廃棄しないデー
タ保証バッファ最小値(min-th:minimum-threshold)、
あるバッファ使用量を超えた場合、設定された廃棄率で
データの廃棄を行うデータ廃棄バッファ最大値(max-t
h:maximum-threshold)の設定を行い、min-thとmax-th
との間のバッファ使用量の状態では、バッファ使用量に
応じたデータの廃棄を行うというものである。しかし、
このRED方式は、多種多様なアプリケーションを想定
した場合、設定条件が複雑になってしまうという問題点
を有している。As a conventional technique for suppressing data discard and delay, packets are gradually discarded according to the congestion state of the packets, and TCP (Transemission Control P
The RED (Random) layer reduces the amount of data in the network by suppressing the packet transmission rate by the rotocol) layer.
m Early Discard) method has been proposed. The RED method does not discard data up to a certain buffer usage amount, and a data guarantee buffer minimum value (min-th: minimum-threshold),
When the buffer usage exceeds a certain value, the data discard buffer maximum value (max-t
h: maximum-threshold) and set min-th and max-th
In the state of the buffer usage amount between and, the data is discarded according to the buffer usage amount. But,
This RED method has a problem that the setting conditions become complicated when various kinds of applications are assumed.
【0005】また、パケットの廃棄、遅延を抑えるため
の他の従来技術として、例えば、特開2000−498
53号公報等に記載された技術が知られている。この従
来技術は、アプリケーションが必要とする最低限のデー
タ通信量を保証するためのバッファ管理方法に関するも
のである。しかし、この従来技術は、最低レートを保証
するための帯域管理制御機能が必要になり、また、回線
分の最低レート保証分のバッファ容量を確保する必要が
あるという問題点を有している。Another conventional technique for suppressing packet discard and delay is, for example, Japanese Patent Laid-Open No. 2000-498.
The technology described in Japanese Patent No. 53, etc. is known. This conventional technique relates to a buffer management method for guaranteeing a minimum data communication amount required by an application. However, this conventional technique has a problem that a bandwidth management control function for guaranteeing the minimum rate is required, and that a buffer capacity for guaranteeing the minimum rate for the line needs to be secured.
【0006】[0006]
【発明が解決しようとする課題】前述したように、RE
D方式の従来技術は、多種多様なアプリケーションを想
定した場合、設定条件が複雑になってしまうという問題
点を有している。また、公報に記載された従来技術は、
最低レートを保証するための帯域管理制御機能が必要に
なり、また、回線分の最低レート保証分のバッファ容量
を確保する必要があるという問題点を有している。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention As mentioned above, RE
The conventional technique of the D method has a problem that setting conditions become complicated when a variety of applications are assumed. In addition, the prior art described in the publication is
There is a problem in that a bandwidth management control function for guaranteeing the minimum rate is required, and a buffer capacity for guaranteeing the minimum rate for the line must be secured.
【0007】本発明の目的は、前述したような従来技術
の問題点を解決し、あるネットワークにおけるデータ転
送装置において、トラヒック増大による輻輳が発生した
場合及びバッファの使用率が高い場合、ランダムまたは
統一的にパケット廃棄を行いパケットの遅延を生起させ
てパケットの廃棄、遅延を抑えるのではなく、パケット
データ上のアプリケーションを認識してバッファを制御
するためのバッファ監視制御機能を持たせ、各アプリケ
ーションが許容する範囲以内でのパケット廃棄及びパケ
ット遅延制御を行うことにより通信品質条件を保証する
ことのできるデータ転送装置及びバッファ監視制御方法
を提供することにある。An object of the present invention is to solve the above-mentioned problems of the prior art, and in a data transfer device in a certain network, when congestion occurs due to increased traffic and when the buffer usage rate is high, random or uniform. Instead of discarding packets dynamically and causing packet delays to suppress packet discards and delays, each application has a buffer monitoring control function that recognizes the application on the packet data and controls the buffer. It is an object of the present invention to provide a data transfer device and a buffer monitoring control method that can guarantee communication quality conditions by performing packet discard and packet delay control within an allowable range.
【0008】[0008]
【課題を解決するための手段】本発明によれば前記目的
は、ネットワーク内に設けられ、データの転送を行う機
能を有するデータ転送装置において、バッファと、バッ
ファ監視制御回路と、パラメータ管理テーブルとを備
え、前記バッファ監視制御回路は、予め設定した品質条
件を満たすために前記バッファの使用率の監視を行い、
前記パラメータ管理テーブル内に予め設定されたアプリ
ケーション毎のバッファ制御パラメータに基づいて、各
データ転送毎のアプリケーションに応じたバッファの制
御を行うことにより達成される。According to the present invention, the above object is to provide a buffer, a buffer monitoring control circuit, and a parameter management table in a data transfer device provided in a network and having a function of transferring data. The buffer monitoring control circuit monitors the usage rate of the buffer to satisfy a preset quality condition,
This is achieved by controlling the buffer according to the application for each data transfer, based on the buffer control parameter preset for each application in the parameter management table.
【0009】また、前記目的は、ネットワーク内に設け
られ、データの転送を行う機能を有するバッファを備え
たデータ転送装置のバッファ監視制御方法において、予
め設定した品質条件を満たすために前記バッファの使用
率の監視を行うと共に、前記バッファに入力されるパケ
ットデータからアプリケーションを認識し、アプリケー
ションに最適なバッファの制御を行うことにより達成さ
れる。Further, in the buffer monitoring control method of a data transfer device provided with a buffer provided in a network and having a function of transferring data, the use of the buffer in order to satisfy a preset quality condition. This is achieved by monitoring the rate, recognizing the application from the packet data input to the buffer, and controlling the optimum buffer for the application.
【0010】本発明の基本的な特徴は、データ転送装置
におけるバッファの制御を行うためにバッファ監視制御
機能を設け、バッファに入力されるパケットデータ上の
アプリケーションを認識させ、予め設定されたアプリケ
ーション毎のバッファ制御パラメータ及び許容範囲以内
のパケット廃棄及びパケット遅延条件に基づいてバッフ
ァ制御を行うことにあり、これにより、パケットデータ
の通信品質を保証すると共にバッファの使用効率を向上
させることができる。A basic feature of the present invention is that a buffer monitoring control function is provided for controlling a buffer in a data transfer device, an application on packet data input to the buffer is recognized, and each application is preset. The buffer control is performed on the basis of the buffer control parameter and the packet discard and packet delay conditions within the allowable range, whereby the communication quality of packet data can be guaranteed and the efficiency of use of the buffer can be improved.
【0011】[0011]
【発明の実施の形態】以下、本発明によるデータ転送装
置及びバッファ監視制御方法の実施形態を図面により詳
細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a data transfer device and a buffer monitoring control method according to the present invention will be described below in detail with reference to the drawings.
【0012】図1は本発明の一実施形態によるデータ転
送装置を持つインターネット網の構成例を示すブロック
図である。図1において、1はインターネット網、2a
〜2dはデータ転送装置、3a、3bはインターネット
端末、4a〜4dはVoIP端末、5、6はサーバである。FIG. 1 is a block diagram showing a configuration example of an internet network having a data transfer device according to an embodiment of the present invention. In FIG. 1, 1 is an Internet network, 2a
2d are data transfer devices, 3a and 3b are internet terminals, 4a to 4d are VoIP terminals, and 5 and 6 are servers.
【0013】インターネット網1は、複数のデータ転送
装置2a〜2dが接続されて構成されている。そして、
インターネット網1には、メール、ホームページの表示
等を行うインターネット端末3a、3b、音声による通
信を行うVoIP端末4a〜4d、メール等の管理を行うサ
ーバ5、6が接続され、各端末−端末間または各端末−
サーバ間で通信が行われる。図1には、データ転送装置
2a、2cが、インターネット端末3aとサーバ5と間
のデータ転送101を行い、また、VoIP端末4aと4c
との間のVoIPパケット転送102を行っている状態を示
している。The Internet network 1 is constructed by connecting a plurality of data transfer devices 2a to 2d. And
Connected to the Internet network 1 are Internet terminals 3a and 3b for displaying mails and homepages, VoIP terminals 4a to 4d for communicating by voice, and servers 5 and 6 for managing mails and the like, and between each terminal-terminal. Or each terminal-
Communication is performed between the servers. In FIG. 1, data transfer devices 2a and 2c perform data transfer 101 between the Internet terminal 3a and the server 5, and also VoIP terminals 4a and 4c.
The figure shows a state in which the VoIP packet transfer 102 between and is performed.
【0014】図2はデータ転送装置の構成例を示すブロ
ック図である。図2において、2はデータ転送装置、7
は設定端末、20はスイッチ回路、211〜21nは入
力回路1〜n、221〜21mは出力回路1〜m、23
は装置制御回路である。FIG. 2 is a block diagram showing a configuration example of the data transfer device. In FIG. 2, 2 is a data transfer device, and 7
Is a setting terminal, 20 is a switch circuit, 211-21n are input circuits 1-n, 221-21m are output circuits 1-m, 23
Is a device control circuit.
【0015】図2に示すデータ転送装置2は、図1に示
すデータ転送装置2a〜2dに相当するものであり、こ
こでは、データ転送装置2と表示する。このデータ転送
装置2は、複数の入力回路211〜21nと、複数の出
力回路221〜21mと、スイッチ回路20と、装置制
御回路23とから構成され、設定端末7と接続されてい
る。データ転送装置2は、n方路からの入力、m方路へ
の出力を可能とするため、n個の入力回路211〜21
n、及び、m個の出力回路221〜22mを備え、入力
回路と出力回路との間の接続及びスイッチングを行うた
めのスイッチ回路20を備える。また、装置制御回路2
3は、設定端末7からの設定情報によりデータ転送装置
2内の制御を行うと共に、警報、統計情報の収集を行い
設定端末7にデータ転送装置2の状態通知を行う。The data transfer device 2 shown in FIG. 2 corresponds to the data transfer devices 2a to 2d shown in FIG. 1, and is referred to as the data transfer device 2 here. The data transfer device 2 includes a plurality of input circuits 211 to 21n, a plurality of output circuits 221 to 21m, a switch circuit 20, and a device control circuit 23, and is connected to the setting terminal 7. Since the data transfer device 2 enables input from n routes and output to m routes, the n input circuits 211 to 21
It has n and m output circuits 221 to 22m, and a switch circuit 20 for connecting and switching between an input circuit and an output circuit. In addition, the device control circuit 2
The control unit 3 controls the inside of the data transfer device 2 according to the setting information from the setting terminal 7, collects alarms and statistical information, and notifies the setting terminal 7 of the state of the data transfer device 2.
【0016】図3は図2における装置制御回路23の構
成例を示すブロック図、図4は図2におけるスイッチ回
路20の構成を示すブロック図である。図3、図4にお
いて、231はCPU、232はメモリ、233は不揮
発性メモリ、234は制御バスI/O、235は設定端
末I/O、201は振り分け回路、2021〜202m
はアプリケーション識別回路1〜m、2031〜203
mはREDパラメータ設定回路1〜m、2041〜20
4mはRED制御バッファ1〜m、205はスイッチ制
御回路である。FIG. 3 is a block diagram showing a configuration example of the device control circuit 23 in FIG. 2, and FIG. 4 is a block diagram showing a configuration of the switch circuit 20 in FIG. 3 and 4, 231 is a CPU, 232 is a memory, 233 is a non-volatile memory, 234 is a control bus I / O, 235 is a setting terminal I / O, 201 is a distribution circuit, and 2021 to 202m.
Are application identification circuits 1 to m and 2031 to 203
m is the RED parameter setting circuits 1 to m and 2041 to 20
4m is a RED control buffer 1-m, 205 is a switch control circuit.
【0017】装置制御回路23は、図3に示すように、
CPU231、メモリ232、不揮発性メモリ233、
装置内制御用制御バスI/O234及び設定端末7との
接続インタフェースである設定端末I/O235から構
成される。CPU231は、初期時、不揮発性メモリ2
33からのデータにより装置制御回路23の設定を行う
と共に、制御バスI/O234を介してデータ転送装置
2内の各回路の設定を行い。また、CPU231は、設
定端末7との通信を可能とするために、設定端末I/O
235の設定をも行う。CPU231は、設定端末7か
らの設定情報をメモリ231に格納し、設定情報を内部
制御情報に変換し、制御バスI/O234を介して各回
路の制御を行う。また、CPU231は、各回路の警
報、統計情報を収集しメモリに格納しておくことによ
り、設定端末7からの読み出しに対応する。The device control circuit 23, as shown in FIG.
CPU 231, memory 232, non-volatile memory 233,
It is composed of a control bus I / O 234 for controlling the device and a setting terminal I / O 235 which is a connection interface with the setting terminal 7. The CPU 231 has the nonvolatile memory 2 at the initial stage.
The device control circuit 23 is set by the data from 33 and each circuit in the data transfer device 2 is set via the control bus I / O 234. The CPU 231 also sets the setting terminal I / O in order to enable communication with the setting terminal 7.
The setting of 235 is also performed. The CPU 231 stores the setting information from the setting terminal 7 in the memory 231, converts the setting information into internal control information, and controls each circuit via the control bus I / O 234. Further, the CPU 231 handles reading from the setting terminal 7 by collecting alarms and statistical information of each circuit and storing them in the memory.
【0018】スイッチ回路20は、図4に示すように、
振り分け回路201、m個のアプリケーション識別回路
2021〜202m、m個のREDパラメータ設定回路
2031〜203m、m個のRED制御バッファ204
1〜204m、及び、スイッチ制御回路205から構成
される。The switch circuit 20, as shown in FIG.
Distribution circuit 201, m application identification circuits 2021 to 202m, m RED parameter setting circuits 2031 to 203m, and m RED control buffers 204
1 to 204 m and a switch control circuit 205.
【0019】前述において、振り分け回路201は入力
回路211〜21nから入力されるIPパケットのIP
アドレスに基づき、出力回路221〜22mへのIPパ
ケットの振り分けを行う機能を有する。振り分け回路2
01により振り分けられたIPパケットは、例えば、出
力回路221に振り分けられる場合、アプリケーション
識別回路2021に転送される。アプリケーション識別
回路2021は、IPパケットのプロトコル種別を認識
し、プロトコル通知信号2021cによりREDパラメ
ータ設定回路2031への通知を行う。REDパラメー
タ設定回路2031は、プロトコル通知信号2021c
により通知されるプロトコル種別より、登録されている
REDパラメータの検索を行い、検索結果によるRED
パラメータを、REDパラメータ通知信号2031cに
よりRED制御バッファ2041への通知を行う。In the above description, the distribution circuit 201 is the IP of the IP packet input from the input circuits 211 to 21n.
It has a function of distributing IP packets to the output circuits 221 to 22m based on the address. Distribution circuit 2
The IP packet distributed by 01 is transferred to the application identification circuit 2021, for example, when distributed by the output circuit 221. The application identification circuit 2021 recognizes the protocol type of the IP packet and notifies the RED parameter setting circuit 2031 by the protocol notification signal 2021c. The RED parameter setting circuit 2031 uses the protocol notification signal 2021c.
The registered RED parameter is searched from the protocol type notified by
The parameters are notified to the RED control buffer 2041 by the RED parameter notification signal 2031c.
【0020】RED制御バッファ2041は、REDパ
ラメータ通知信号2031cにより通知されたREDパ
ラメータと、現状のバッファの使用率との比較を行い、
アプリケーション識別回路2021から転送されるIP
パケットを受信するか廃棄するかの判定を行い、受信可
能な場合、IPパケットをバッファに書き込み、廃棄す
る場合、バッファへの書き込みを行わずにIPパケット
を廃棄扱いとする。The RED control buffer 2041 compares the RED parameter notified by the RED parameter notification signal 2031c with the current usage rate of the buffer,
IP transferred from the application identification circuit 2021
It is determined whether the packet is received or discarded. If the packet is receivable, the IP packet is written to the buffer. If the packet is discarded, the IP packet is treated as discarded without writing to the buffer.
【0021】スイッチ制御回路205は、装置制御回路
23との間での通信を行うと共に、初期設定、警報情報
の読み出し、統計情報の読み出し等の各処理を、制御信
号に基づいてスイッチ回路20内の各回路に対してスイ
ッチ制御バス205cを介して行う。The switch control circuit 205 communicates with the device control circuit 23 and performs various processes such as initial setting, reading of alarm information, and reading of statistical information in the switch circuit 20 based on control signals. This is performed via the switch control bus 205c for each of the above circuits.
【0022】図5は図4におけるアプリケーション識別
回路2021の回路構成例を示すブロック図であり、以
下、これについて説明する。図5に示す構成例は、プロ
トコル種別として、UDP、TCP及びその他としてい
るが、UDP、TCP、ICMP、IGMP及びその他
のようにプロトコル種別の識別種類を可変とすることも
できる。FIG. 5 is a block diagram showing a circuit configuration example of the application identification circuit 2021 in FIG. 4, which will be described below. In the configuration example shown in FIG. 5, UDP, TCP and others are used as the protocol types, but the identification types of the protocol types may be variable, such as UDP, TCP, ICMP, IGMP and others.
【0023】アプリケーション識別回路2021は、I
Pヘッダビットカウンタ回路20211、IPヘッダプ
ロトコルタイプ識別回路20212、UDPヘッダビッ
トカウンタ回路20213、UDPヘッダ宛先ポート認
識回路20214、TCPヘッダビットカウンタ回路2
0215、TCPヘッダ宛先ポート認識回路2021
6、Other パケットバッファ回路20217及び出力選
択回路20218を備えて構成される。The application identification circuit 2021 uses the I
P header bit counter circuit 20211, IP header protocol type identification circuit 20212, UDP header bit counter circuit 20213, UDP header destination port recognition circuit 20214, TCP header bit counter circuit 2
0215, TCP header destination port recognition circuit 2021
6. Other packet buffer circuit 20217 and output selection circuit 20218 are provided.
【0024】アプリケーション識別回路2021は、振
り分け回路201から転送されてくるIPパケットを、
IPヘッダビットカウンタ回路20211とIPヘッダ
プロトコルタイプ識別回路20211により受信する。
IPヘッダビットカウンタ回路20211は、IPパケ
ットの先頭を認識すると、IPv4またはIPv6等の
認識を行い、IPヘッダにおけるプロトコルフィールド
のタイミング情報を生成し、IPヘッダプロトコル識別
回路20212に通知する。The application identification circuit 2021 sends the IP packet transferred from the distribution circuit 201 to the
It is received by the IP header bit counter circuit 20211 and the IP header protocol type identification circuit 20211.
Upon recognizing the beginning of the IP packet, the IP header bit counter circuit 20211 recognizes IPv4 or IPv6, generates timing information of the protocol field in the IP header, and notifies the IP header protocol identification circuit 20212 of the timing information.
【0025】IPヘッダプロトコル識別回路20212
は、IPヘッダビットカウンタ回路20211からのタ
イミング情報により、IPパケットからプロトコルフィ
ールドの情報を抽出し、UDP、TCP、その他かのプ
ロトコル種別の識別及び振り分けを行う。IPヘッダプ
ロトコル識別回路20212は、プロトコル種別の識別
の後、IPパケットがUDPの場合、そのIPパケット
をUDPヘッダビットカウンタ回路20213及びUD
Pヘッダ宛先ポート認識回路20214に転送し、IP
パケットがTCPの場合、TCPヘッダビットカウンタ
回路20215及びTCPヘッダ宛先ポート認識回路2
0216に転送する。また、IPヘッダプロトコル識別
回路20212は、IPパケットがその他の場合、Othe
r パケットバッファ回路20217に転送する。IP header protocol identification circuit 20212
Extracts the information of the protocol field from the IP packet based on the timing information from the IP header bit counter circuit 20211, and identifies and distributes the protocol type such as UDP, TCP, or the like. After the identification of the protocol type, if the IP packet is UDP, the IP header protocol identification circuit 20212 sends the IP packet to the UDP header bit counter circuit 20213 and the UD.
P header destination port recognition circuit 20214
When the packet is TCP, TCP header bit counter circuit 20215 and TCP header destination port recognition circuit 2
0216. In addition, the IP header protocol identification circuit 20212, if the IP packet is other, Othe
r Transfer to the packet buffer circuit 20217.
【0026】UDPヘッダビットカウンタ回路2021
3は、IPヘッダプロトコルタイプ識別回路20212
から転送されてくるIPパケットの先頭を認識すると、
IPヘッダビットカウンタ回路20211からのタイミ
ング情報により、UDPヘッダにおける宛先ポートフィ
ールドのタイミング情報を生成し、UDPヘッダ宛先ポ
ート認識回路20214に通知する。UDPヘッダ宛先
ポート認識回路20214は、UDPヘッダビットカウ
ンタ回路20213からのタイミング情報により、IP
パケットからUDPにおける宛先ポートの情報を抽出す
る。UDPヘッダ宛先ポート認識回路20214は、宛
先ポート情報の抽出後、出力選択回路20218に対し
てIPパケットを転送する。同様に、TCPヘッダビッ
トカウンタ回路20215は、IPヘッダプロトコルタ
イプ識別回路20212から転送されてくるIPパケッ
トの先頭を認識すると、IPヘッダビットカウンタ回路
20211からのタイミング情報により、TCPヘッダ
における宛先ポートフィールドのタイミング情報を生成
し、TCPヘッダ宛先ポート認識回路20216に通知
する。TCPヘッダ宛先ポート認識回路20216は、
TCPヘッダビットカウンタ回路20215からのタイ
ミング情報により、IPパケットからTCPにおける宛
先ポートの情報を抽出する。TCPヘッダ宛先ポート認
識回路20216は、宛先ポート情報の抽出後、出力選
択回路20218に対してIPパケットを転送する。ま
た、Other パケットバッファ回路20217は、IPヘ
ッダプロトコルタイプ識別回路20212から転送され
てくるIPパケットの先頭を認識すると、UDP及びT
CP以外のプロトコル種別であることを通知するための
情報を設定し、出力選択回路20218に対してIPパ
ケットを転送する。UDP header bit counter circuit 2021
3 is an IP header protocol type identification circuit 20212
When the beginning of the IP packet transferred from is recognized,
The timing information from the IP header bit counter circuit 20211 is used to generate timing information of the destination port field in the UDP header, and the timing information is notified to the UDP header destination port recognition circuit 20214. The UDP header destination port recognition circuit 20214 uses the timing information from the UDP header bit counter circuit 20213 to determine the IP address.
Information on the destination port in UDP is extracted from the packet. The UDP header destination port recognition circuit 20214 transfers the IP packet to the output selection circuit 20218 after extracting the destination port information. Similarly, when the TCP header bit counter circuit 20215 recognizes the beginning of the IP packet transferred from the IP header protocol type identification circuit 20212, the timing information from the IP header bit counter circuit 20211 causes the TCP header bit counter circuit 20215 to change the destination port field of the TCP header. The timing information is generated and notified to the TCP header destination port recognition circuit 20216. The TCP header destination port recognition circuit 20216 is
Based on the timing information from the TCP header bit counter circuit 20215, the destination port information in TCP is extracted from the IP packet. The TCP header destination port recognition circuit 20216 transfers the IP packet to the output selection circuit 20218 after extracting the destination port information. Further, when the Other packet buffer circuit 20217 recognizes the head of the IP packet transferred from the IP header protocol type identification circuit 20212, the UDP and T
Information for notifying that the protocol type is other than CP is set, and the IP packet is transferred to the output selection circuit 20218.
【0027】出力選択回路20218は、IPヘッダプ
ロトコルタイプ識別回路20212からの出力選択信号
より、UDPヘッダビットカウンタ認識回路2021
4、TCPヘッダビットカウンタ認識回路20216ま
たは Otherパケットバッファ回路20217により処理
されたIPパケットをRED制御バッファ2041に転
送すると共に、IPパケットから認識したプロトコル種
別と宛先ポート情報とを、プロトコル・ポート通知信号
2021cによりREDパラメータ設定回路2031に
通知する。なお、IPヘッダプロトコル識別回路202
12は、スイッチ制御バス205cを介してスイッチ制
御回路205から制御されている。The output selection circuit 20218 uses the output selection signal from the IP header protocol type identification circuit 20212 to determine the UDP header bit counter recognition circuit 2021.
4. The IP packet processed by the TCP header bit counter recognition circuit 20216 or the Other packet buffer circuit 20217 is transferred to the RED control buffer 2041, and the protocol type and the destination port information recognized from the IP packet are sent to the protocol / port notification signal. The RED parameter setting circuit 2031 is notified by 2021c. The IP header protocol identification circuit 202
12 is controlled by the switch control circuit 205 via the switch control bus 205c.
【0028】図6はREDパラメータ設定回路2031
の構成例を示すブロック図及びその動作を説明するフロ
ーチャート、図7はREDパラメータ格納メモリ203
12に格納されているREDパラメータを説明する図で
あり、次に、これらについて説明する。FIG. 6 shows a RED parameter setting circuit 2031.
FIG. 7 is a block diagram showing an example of the configuration of FIG. 2 and a flow chart for explaining the operation thereof. FIG.
12 is a diagram for explaining RED parameters stored in No. 12, and these will be described next. FIG.
【0029】REDパラメータ設定回路2031は、図
6(a)に示すように、REDパラメータ検索回路20
311、REDパラメータ格納メモリ20312、格納
メモリアクセス回路20313により構成される。RE
Dパラメータ検索回路20311は、アプリケーション
識別回路2021からプロトコル・ポート通知信号20
21cにより転送されてくるプロトコル種別と宛先ポー
ト情報とを受信し、受信したプロトコル種別と宛先ポー
ト情報とから、REDパラメータ格納メモリ20312
に登録されているREDパラメータ情報の検索を行い、
REDパラメータが登録されていた場合に、そのパラメ
ータの読み出しを行う。REDパラメータ検索回路20
311は、パラメータの読み出し後、読出したREDパ
ラメータをRED制御バッファ2041に対してRED
パラメータ通知信号2031cとして通知する。The RED parameter setting circuit 2031 is, as shown in FIG.
311, a RED parameter storage memory 20312, and a storage memory access circuit 20313. RE
The D parameter search circuit 20311 receives the protocol / port notification signal 20 from the application identification circuit 2021.
21c receives the protocol type and the destination port information, and based on the received protocol type and the destination port information, the RED parameter storage memory 20312
Search for the RED parameter information registered in
When the RED parameter is registered, the parameter is read. RED parameter search circuit 20
After reading the parameters, 311 REDs the read RED parameters to the RED control buffer 2041.
This is notified as a parameter notification signal 2031c.
【0030】次に、前述した処理動作を図6(b)に示
すフローチャートを参照して説明する。Next, the above-mentioned processing operation will be described with reference to the flow chart shown in FIG. 6 (b).
【0031】(1)REDパラメータ検索回路2031
1は、アプリケーション識別回路2021からプロトコ
ル・ポート通知信号2021cにより転送されてくるプ
ロトコル種別と宛先ポート情報とを受信し、受信したプ
ロトコル種別と宛先ポート情報とから、REDパラメー
タ格納メモリ20312に登録されているREDパラメ
ータ情報の検索を行う(ステップF201)。(1) RED parameter search circuit 2031
1 receives the protocol type and the destination port information transferred by the protocol / port notification signal 2021c from the application identification circuit 2021, and is registered in the RED parameter storage memory 20312 from the received protocol type and the destination port information. The RED parameter information that is present is searched (step F201).
【0032】(2)アプリケーションにより設定パラメ
ータが異なる場合、各アプリケーションに応じたRED
パラメータを選択するため、入力されたデータがメール
データであるか否かを判定し、メールデータであった場
合、そのメールデータのプロトコル種別と宛先ポート情
報とに対応するREDパラメータを選択する(ステップ
F202、F203)。(2) When the setting parameters differ depending on the application, RED according to each application
In order to select the parameter, it is determined whether the input data is mail data, and if it is mail data, the RED parameter corresponding to the protocol type of the mail data and the destination port information is selected (step F202, F203).
【0033】(3)ステップF202の判定で、入力さ
れたデータがメールデータでなかった場合、入力された
データがVoIPデータであるか否かを判定し、VoIPデータ
であった場合、そのVoIPデータのプロトコル種別と宛先
ポート情報とに対応するREDパラメータを選択する
(ステップF204、F205)。(3) If it is determined in step F202 that the input data is not mail data, it is determined whether the input data is VoIP data. If it is VoIP data, the VoIP data is determined. The RED parameter corresponding to the protocol type and the destination port information is selected (steps F204 and F205).
【0034】(4)ステップF204の判定で、入力さ
れたデータがVoIPデータでなかった場合、入力されたデ
ータがその他の登録されたアプリケーションnのもので
あるか否かを判定し、アプリケーションnのものであっ
た場合、そのアプリケーションnのプロトコル種別と宛
先ポート情報とに対応するREDパラメータを選択する
(ステップF206、F207)。(4) If it is determined in step F204 that the input data is not VoIP data, it is determined whether the input data belongs to another registered application n, and the application n If it is, the RED parameter corresponding to the protocol type of the application n and the destination port information is selected (steps F206 and F207).
【0035】(5)ステップF204の判定で、入力さ
れたデータがアプリケーションnのものでなかった場
合、REDパラメータ管理テーブルに登録されていない
アプリケーションのものであるとして、対応するRED
パラメータを選択する(ステップF208)。(5) If it is determined in step F204 that the input data is not for the application n, it is determined that the data is for an application not registered in the RED parameter management table, and the corresponding RED
A parameter is selected (step F208).
【0036】(6)ステップF203、F205、F2
07、F208により選択されたREDパラメータをR
ED制御バッファ2041に対してREDパラメータ通
知信号2031cとして通知して処理を終了する(Fス
テップ209)。(6) Steps F203, F205, F2
07, R the RED parameter selected by F208
The ED control buffer 2041 is notified as a RED parameter notification signal 2031c, and the process ends (F step 209).
【0037】REDパラメータ格納メモリ20312に
格納されている該当データの管理としては、図7に示す
ようにアプリケーション及びアプリケーション中の優先
度毎に、プロトコルタイプ、宛先ポートの各々に対応す
るREDパラメータのmax-th、min-thを登録しておいて
対応付けを行うことにより、REDパラメータ検索回路
20311からのデータ検索による読み出しに対応す
る。また、REDパラメータ格納メモリ20312は、
初期設定時にデフォルト設定が行われると共に、スイッ
チ制御回路205が、スイッチ制御バス205cを介し
てREDパラメータ格納メモリ20312にアクセスで
きるようにするために、REDパラメータ設定回路20
31内に、格納メモリアクセス回路20313が設けら
れている。これにより、例えば、図7に示すように管理
されている登録情報の読み出し、追加登録及び登録削除
を行う機能を実現することができる。As shown in FIG. 7, management of the corresponding data stored in the RED parameter storage memory 20312 is performed by maximizing the RED parameter corresponding to each protocol type and destination port for each application and each priority in the application. By registering -th and min-th and associating them with each other, reading by data search from the RED parameter search circuit 20311 is supported. Further, the RED parameter storage memory 20312 is
The default setting is performed at the time of initial setting, and the RED parameter setting circuit 20 is provided so that the switch control circuit 205 can access the RED parameter storage memory 20312 via the switch control bus 205c.
A storage memory access circuit 20313 is provided in 31. As a result, for example, it is possible to realize a function of reading out the registered information managed as shown in FIG. 7, performing additional registration, and deleting registration.
【0038】また、REDパラメータ検索回路2031
1からREDパラメータ格納メモリ20312に格納さ
れている該当データを読み出すための手段としては、い
くつかの方法があるが、例えば、プロトコル種別と宛先
ポートの各コード情報とをデコードし、デコード信号に
より該当データを読み出す方法、プロトコル種別と宛先
ポートの各コード情報とからアドレス情報を生成して該
当データを読み出す方法等を使用することができる。The RED parameter search circuit 2031
There are several methods for reading the corresponding data stored in the RED parameter storage memory 20312 from 1 to 1. For example, the protocol information and the code information of the destination port are decoded and the corresponding decoded signal is used. A method of reading data, a method of generating address information from the protocol type and code information of the destination port and reading the corresponding data, or the like can be used.
【0039】図8は図4におけるRED制御バッファ2
041の構成例を示すブロック図、図9は図8における
REDパラメータ比較設定回路20411の構成例を示
すブロック図、図10は廃棄率Pの判定を行うためのバ
ッファ使用量と廃棄率との関係について説明する図であ
り、次に、これらについて説明する。FIG. 8 shows the RED control buffer 2 in FIG.
041 is a block diagram showing a configuration example of 041, FIG. 9 is a block diagram showing a configuration example of the RED parameter comparison setting circuit 20411 in FIG. 8, and FIG. 10 is a relationship between the buffer usage amount and the discard rate for determining the discard rate P. FIG. 3 is a diagram for explaining the above, and these will be described next.
【0040】REDバッファ2041は、図8に示すよ
うに、REDパラメータ比較設定回路20411、バッ
ファ監視回路20312、廃棄制御回路20413、バ
ッファ20414を備えて構成される。As shown in FIG. 8, the RED buffer 2041 comprises a RED parameter comparison setting circuit 20411, a buffer monitoring circuit 20312, a discard control circuit 20413, and a buffer 20414.
【0041】REDパラメータ比較設定回路20411
は、REDパラメータ設定回路2031からREDパラ
メータ通知信号2031cにより通知されるREDパラ
メータであるmax-thとmin-thと、バッファ20414の
現状の使用量及び使用率を監視するバッファ監視回路2
0412からのバッファ使用量とを比較し、スイッチ制
御回路205からスイッチ制御バス205cを介して設
定される廃棄判定条件に基づいて、IPパケットの廃棄
または転送の判定を行い、廃棄制御回路20413に対
して、アプリケーション識別回路2021から廃棄制御
回路20413に転送されてくるIPパケットの廃棄ま
たは転送の指示を通知する。RED parameter comparison setting circuit 20411
Is a buffer monitoring circuit 2 for monitoring the RED parameters max-th and min-th notified by the RED parameter notification signal 2031c from the RED parameter setting circuit 2031 and the current usage amount and usage rate of the buffer 20414.
0412 is compared with the buffer usage amount, and the discard control circuit 20413 determines whether to discard or transfer the IP packet based on the discard determination condition set from the switch control circuit 205 via the switch control bus 205c. Then, the application identification circuit 2021 notifies the discard control circuit 20413 of the instruction to discard or transfer the IP packet transferred.
【0042】廃棄制御回路20413は、アプリケーシ
ョン識別回路2021から転送されてくるIPパケット
の一次的なバッファリングを行い、REDパラメータ比
較設定回路20411からの廃棄または転送指示によ
り、廃棄指示の場合、バッファリングしているIPパケ
ットのバッファ20414に対する転送を行わず、転送
指示の場合、バッファリングしてあるIPパケットをバ
ッファ20414に対して転送する制御を行う。The discard control circuit 20413 performs the primary buffering of the IP packet transferred from the application identification circuit 2021, and the discarding or transfer instruction from the RED parameter comparison setting circuit 20411 causes the buffering in the case of the discard instruction. In the case of a transfer instruction without transferring the stored IP packet to the buffer 20414, control is performed to transfer the buffered IP packet to the buffer 20414.
【0043】前述したREDパラメータ比較設定回路2
0411は、図9に示すように構成され、RED方式に
よるパケット廃棄制御を行うため、バッファの使用量Q
がmax-thより大きい場合IPパケットを100%の確率
で廃棄し、バッファの使用量Qがmin-thより小さい場
合、IPパケットを100%の確率で転送するように、
廃棄制御回路20413に対する指示を行う。また、R
EDパラメータ比較設定回路20411は、バッファの
使用量Qがmin-th<Q<max-thの場合、以下に示す式
(1)に示す確率PによりIPパケットの廃棄制御を行
う。RED parameter comparison setting circuit 2 described above
0411 is configured as shown in FIG. 9 and performs packet discard control by the RED method.
Is larger than max-th, the IP packet is discarded with a probability of 100%, and when the buffer usage Q is smaller than min-th, the IP packet is transferred with a probability of 100%.
The discard control circuit 20413 is instructed. Also, R
When the buffer usage amount Q is min-th <Q <max-th, the ED parameter comparison / setting circuit 20411 controls the discarding of IP packets with the probability P shown in the following equation (1).
【0044】
P=(Q−“min-th”)/(“max-th”−“min-th”)
=ΔQ/ΔX ……(1)
REDパラメータ比較設定回路20411は、前述のR
ED方式によるIPパケットの廃棄制御を行うための機
能を実現するために、図9に示すように、Decoder 回路
A110、max-thレジスタA111、min-thレジスタA
112、バッファ使用率QレジスタA113、max-th<
Q判定回路A114、Q<min-th判定回路A115、廃
棄判定回路A116、廃棄指示回路A117、通過パケ
ット数カウントレジスタA118、廃棄パケット数カウ
ントレジスタA119を備えて構成される。P = (Q- “min-th”) / (“max-th”-“min-th”) = ΔQ / ΔX (1) The RED parameter comparison / setting circuit 20411 has the aforementioned R
In order to realize the function for controlling the discarding of the IP packet by the ED method, as shown in FIG. 9, a decoder circuit A110, a max-th register A111, a min-th register A are provided.
112, buffer usage rate Q register A113, max-th <
A Q determination circuit A114, a Q <min-th determination circuit A115, a discard determination circuit A116, a discard instruction circuit A117, a passing packet number count register A118, and a discard packet number count register A119.
【0045】Decoder 回路A110は、REDパラメー
タ設定回路2031からREDパラメータ通知信号20
31cにより通知されるREDパラメータを受信すると
共に、REDパラメータであるmax-thとmin-thとを認識
し、認識したmax-thをmax-thレジスタA111に、同様
に、認識したmin-thをmin-thレジスタA112に書き込
む制御を行う。また、バッファ使用率QレジスタA11
3は、バッファ監視回路20412から通知されるバッ
ファ使用量の情報を受信すると共に、max-th<Q判定回
路A114、Q<min-th判定回路A115及び廃棄判定
回路A116に対してバッファ使用量設定バスA113
aを介してバッファ使用率Qの通知を行う。The Decoder circuit A110 receives the RED parameter notification signal 20 from the RED parameter setting circuit 2031.
While receiving the RED parameter notified by 31c, the RED parameters max-th and min-th are recognized, and the recognized max-th is stored in the max-th register A111. Control to write to the min-th register A112 is performed. Also, the buffer usage rate Q register A11
3 receives the buffer usage amount information notified from the buffer monitoring circuit 20412, and sets the buffer usage amount to the max-th <Q determination circuit A114, Q <min-th determination circuit A115 and the discard determination circuit A116. Bus A113
The buffer usage rate Q is notified via a.
【0046】max-th<Q判定回路A114は、バッファ
使用量Qがmax-thより大きい値か否かの判定を行い、大
きい場合、信号Yにより廃棄指示回路A117に対して
IPパケットの廃棄指示の通知を行う。また、max-th<
Q判定回路A114は、バッファ使用量Qがmax-thより
小さい場合、信号Nにより、max-th条件違反通知信号A
116aを廃棄判定回路A116に通知する。The max-th <Q judgment circuit A114 judges whether or not the buffer usage amount Q is a value larger than max-th, and if it is larger, the signal Y instructs the discard instruction circuit A117 to discard the IP packet. Notification of. Also, max-th <
When the buffer usage amount Q is smaller than max-th, the Q determination circuit A 114 uses the signal N to notify the max-th condition violation notification signal A.
116a is notified to the discard determination circuit A116.
【0047】Q<min-th判定回路A115は、バッファ
使用量Qがmin-thより小さい値か否かの判定を行い、小
さい場合、信号Yにより通過パケット数カウントレジス
タA118に対してIPパケットの通過を通知する。ま
た、Q<min-th判定回路A115は、バッファ使用量Q
がmin-thより大きい場合は、信号Nにより、min-th条件
違反通知信号A116bを廃棄判定回路A116に通知
する。The Q <min-th judging circuit A115 judges whether or not the buffer usage amount Q is smaller than the min-th value. If the buffer usage amount Q is smaller than the min-th value, the signal Y indicates the IP packet to the passing packet number count register A118. Notify you of passing. In addition, Q <min-th determination circuit A115 determines the buffer usage Q
Is greater than min-th, the signal N is used to notify the discard determination circuit A116 of the min-th condition violation notification signal A116b.
【0048】廃棄判定回路A116は、max-th<Q判定
回路A114からmax-th条件違反通知信号A116aに
より通知される信号と、Q<min-th判定回路A115か
らmin-th条件違反通知信号A116bにより通知される
信号と、バッファ使用率QレジスタA113からバッフ
ァ使用量設定バスA113aにより通知されるバッファ
使用量Qの情報とにより、前述した式(1)に示す廃棄
率Pの演算または判定を行う。The discard determination circuit A116 outputs a signal notified by the max-th <Q determination circuit A114 by the max-th condition violation notification signal A116a and a signal issued by the Q <min-th determination circuit A115 by the min-th condition violation notification signal A116b. And the information of the buffer usage amount Q notified by the buffer usage amount setting bus A113a from the buffer usage rate Q register A113 performs the calculation or determination of the discard rate P shown in the above equation (1). .
【0049】なお、廃棄率Pの判定を行うため、式
(1)の内容を、図10に示すようにバッファ使用量と
廃棄率との関係として決めておくことにより、ソフトウ
ェアによる演算処理ではなくハードウェア処理により高
速にバッファ使用量に応じた廃棄率Pを求める機能を実
現することもできる。また、スイッチ制御回路205か
らスイッチ制御バス信号を介して、バッファ使用量Qの
ΔXの分割数を可変に設定できるようにすることがで
き、これにより、廃棄判定条件を使用状況に応じて柔軟
に可変設定することができる。図10に示す例は、分割
数を8と設定した場合の例であり、ΔXの分割数を8と
し、Δ1〜Δ8としている。従って、ΔXの分割数をn
と設定した場合Δ1〜Δnとなる。In order to determine the discard rate P, the contents of the equation (1) are determined as the relationship between the buffer usage amount and the discard rate as shown in FIG. It is also possible to realize a function of quickly obtaining the discard rate P according to the buffer usage amount by hardware processing. Further, it is possible to make it possible to variably set the division number of ΔX of the buffer usage amount Q from the switch control circuit 205 via the switch control bus signal, thereby flexibly setting the discard determination condition according to the usage status. It can be variably set. The example shown in FIG. 10 is an example in which the number of divisions is set to 8, and the number of divisions of ΔX is set to 8 and Δ1 to Δ8. Therefore, the number of divisions of ΔX is n
When set to, Δ1 to Δn.
【0050】廃棄判定回路A116は、前述した処理に
より、IPパケットの廃棄を行うと判定した場合、廃棄
指示通知信号A116cにより廃棄指示回路A117に
対して廃棄指示を通知する。また、廃棄では無く転送ま
たは通過と判定した場合、廃棄判定回路A116は、通
過指示通知信号A116dにより通過パケット数カウン
トレジスタA118にIPパケットの通過の通知を行
う。When the discard determination circuit A116 determines to discard the IP packet by the above-described processing, it notifies the discard instruction circuit A117 of the discard instruction by the discard instruction notification signal A116c. When it is determined that the packet is transferred or passed instead of being discarded, the discard determination circuit A116 notifies the passing packet number count register A118 of the passing of the IP packet by the passage instruction notification signal A116d.
【0051】廃棄指示回路A117は、max-th<Q判定
回路A114からの廃棄指示信号及び廃棄判定回路A1
16から廃棄指示通知信号A116cによる廃棄指示信
号により、廃棄制御回路20413に対してIPパケッ
トの廃棄指示の通知を行い、また、廃棄パケット数カウ
ントレジスタA119に対しても、IPパケットの廃棄
の通知を行う。The discard instruction circuit A117 has a discard instruction signal from the max-th <Q determination circuit A114 and the discard determination circuit A1.
The discard instruction signal from the discard instruction notification signal A116c from 16 notifies the discard control circuit 20413 of the discard instruction of the IP packet, and also notifies the discard packet number count register A119 of the discard of the IP packet. To do.
【0052】通過パケット数カウントレジスタA118
は、Q<min-th判定回路A115からの通過指示信号、
及び、廃棄判定回路A116からの通過指示通知信号A
116dを受信し、通過IPパケット数のカウンタのア
ップを行う。カウンタは、通過IPパケット数だけでな
く、そのバイト数等もカウントすることができる。廃棄
パケット数カウントレジスタA119は、廃棄指示回路
A117からの廃棄指示信号を受信し、廃棄IPパケッ
ト数のカウンタのアップを行う。カウンタは、廃棄IP
パケット数だけでなく、そのバイト数等もカウントする
ことができる。前述した通過パケット数カウントレジス
タA118及び廃棄パケット数カウントレジスタA11
9は、スイッチ制御回路205からスイッチ制御バスを
介して、各カウンタの読み出し、書き込み、クリア、リ
セット等の制御が行われる。Passing packet number count register A118
Is a passage instruction signal from the Q <min-th determination circuit A115,
And a passage instruction notification signal A from the discard determination circuit A116.
116d is received and the counter of the number of passing IP packets is increased. The counter can count not only the number of passing IP packets but also the number of bytes thereof. The discard packet number count register A119 receives the discard instruction signal from the discard instruction circuit A117, and increments the counter of the discard IP packet number. Counter is discarded IP
Not only the number of packets but also the number of bytes can be counted. The passing packet number count register A118 and the discarded packet number count register A11 described above.
The control unit 9 controls reading, writing, clearing, resetting, and the like of each counter from the switch control circuit 205 via the switch control bus.
【0053】図11は図9における廃棄判定回路A11
6の構成例を示すブロック図であり、この例は、図10
に示したバッファ使用量QのΔXの分割数をnとした例
である。FIG. 11 shows the discard decision circuit A11 in FIG.
6 is a block diagram showing an example of the configuration of No. 6 shown in FIG.
In this example, the number of divisions of ΔX of the buffer usage amount Q shown in FIG.
【0054】廃棄判定回路A116は図11に示すよう
に、min-th<Q<max-th判定回路A1161、ΔQ=Q
−“min-th”演算回路A1162、分割数=nとしたΔ
X=“max-th”−“min-th”演算回路A1163、ΔX
1演算回路〜ΔXn演算回路A11641〜A1164
n、比較回路A1165、廃棄条件格納レジスタA11
66、乱数発生回路A1167、廃棄判定演算回路A1
168を備えて構成される。As shown in FIG. 11, the discard decision circuit A116 has a min-th <Q <max-th decision circuit A1161, ΔQ = Q.
-"Min-th" arithmetic circuit A1162, division number = n Δ
X = “max-th” − “min-th” arithmetic circuit A1163, ΔX
1 arithmetic circuit to ΔXn arithmetic circuit A11641 to A1164
n, comparison circuit A1165, discard condition storage register A11
66, random number generation circuit A1167, discard determination calculation circuit A1
168 is provided.
【0055】min-th<Q<max-th判定回路A1161
は、max-th<Q判定回路A114からmax-th条件違反通
知信号A116aにより通知されるmax-th<Q情報及び
max-th情報を受信すると共に、Q<min-th判定回路A1
15からmin-th条件違反通知信号A116bにより通知
されるmin-th<Q情報及びmin-th情報を受信する。min-
th<Q<max-th判定回路A1161は、前述の情報よ
り、min-th<Q<max-thであることを判定するための回
路である。この判定回路A1161は、例えば、min-th
<Qのとき、max-th<Qの場合もあるため、このような
条件の組み合わせを各々確認しmin-th<Q<max-thの判
定を行う。判定結果より条件が一致した場合、min-th<
Q<max-th判定回路A1161は、ΔQ=Q−“min-t
h”演算回路A1162に対して、min-th情報を通知
し、分割数=nのΔX=“max-th”−“min-th”演算回
路A1163に対して、max-th情報を通知する。Min-th <Q <max-th determination circuit A1161
Is the max-th <Q information notified from the max-th <Q determination circuit A114 by the max-th condition violation notification signal A116a and
While receiving max-th information, Q <min-th determination circuit A1
15 receives the min-th <Q information and the min-th information notified by the min-th condition violation notification signal A116b. min-
The th <Q <max-th determination circuit A1161 is a circuit for determining that min-th <Q <max-th from the above information. This determination circuit A1161 is, for example, a min-th
When <Q, there is a case of max-th <Q in some cases. Therefore, each combination of such conditions is confirmed and min-th <Q <max-th is determined. If the conditions match from the judgment result, min-th <
The Q <max-th determination circuit A1161 has ΔQ = Q− “min-t
The min-th information is notified to the h "arithmetic circuit A1162, and the max-th information is notified to the ΔX =" max-th "-" min-th "arithmetic circuit A1163 with the division number = n.
【0056】ΔQ=Q−“min-th”演算回路A1162
は、min-th<Q<max-th判定回路A1161から通知さ
れるmin-th情報とバッファ使用率QレジスタA113か
らバッファ使用量設定バスA113aにより通知される
バッファ使用量QとによりΔQを求め、その値を比較回
路A1165に対して通知する。ΔQ = Q- "min-th" arithmetic circuit A1162
Is calculated from the min-th information notified from the min-th <Q <max-th determination circuit A1161 and the buffer usage rate Q notified from the buffer usage rate Q register A113 via the buffer usage rate setting bus A113a. The value is notified to the comparison circuit A1165.
【0057】分割数=nのΔX=“max-th”−“min-t
h”演算回路A1163は、min-th<Q<max-th判定回
路A1161)から通知されるmax-thとmin-thとの情報
によりΔXを求める。また、スイッチ制御回路205か
らスイッチ制御バス205cを介して設定される分割数
の値nにより、以下に示す式(2)を使用してΔXαの
値を求め、分割数の値nに従ってΔX1演算回路A11
641〜ΔXn演算回路A1164nに対して、min-th
及びΔXαの情報を通知する。Number of divisions = ΔX = n = “max-th” − “min-t”
The h ″ arithmetic circuit A1163 obtains ΔX based on the information of max-th and min-th notified from the min-th <Q <max-th determination circuit A1161. Also, the switch control circuit 205 to the switch control bus 205c. The value of ΔXα is obtained by using the following expression (2) with the value of the number of divisions n set via
641 to ΔXn arithmetic circuit A1164n, min-th
And information of ΔXα.
【0058】
ΔXα=ΔX/n ……(2)
ΔX1演算回路〜ΔXn演算回路A11641〜A11
64nは、分割数=nのΔX=“max-th”−“min-th”
演算回路A1163から通知されるmin-th及びΔXαの
情報より、ΔX1〜ΔXnのそれぞれの範囲を求める。ΔXα = ΔX / n (2) ΔX1 arithmetic circuit to ΔXn arithmetic circuit A11641 to A11
64n is the number of divisions = n ΔX = “max-th” − “min-th”
The respective ranges of ΔX1 to ΔXn are obtained from the information of min-th and ΔXα notified from the arithmetic circuit A1163.
【0059】ΔX1〜ΔXnのそれぞれの範囲は、例え
ば、以下に示す式(3)、式(4)の演算を行い、ΔX
(n−1)及びΔXnを求めて、これらをさらに演算する
ことにより求めることができる。For each range of ΔX1 to ΔXn, for example, the calculation of the following equations (3) and (4) is performed to obtain ΔX
It can be obtained by obtaining (n-1) and ΔXn and further calculating them.
【0060】
ΔX(n−1)=“min-th”+{ΔXα×(n−1)} ……(3)
ΔXn=“min-th”+(ΔXα×n) ……(4)
そして、ΔX1を求める場合、式(3)のnを1とし
て、
ΔX(1−1)=“min-th”+{ΔXα×(1−
1)}、すなわち、
ΔX0=“min-th”
また、式(4)のnを1として、
ΔX1=“min-th”+(ΔXα×1)、すなわち、
ΔX1=“min-th”+ΔXα
この結果、ΔX1の範囲は、ΔX0〜ΔX1、すなわ
ち、“min-th”〜“min-th”+ΔXαと求めることがで
きる。ΔX (n−1) = “min-th” + {ΔXα × (n−1)} (3) ΔXn = “min-th” + (ΔXα × n) (4) Then, When obtaining ΔX1, Δx (1-1) = “min-th” + {ΔXα × (1-
1)}, that is, ΔX0 = “min-th” Further, assuming that n in the equation (4) is 1, ΔX1 = “min-th” + (ΔXα × 1), that is, ΔX1 = “min-th” + ΔXα As a result, the range of ΔX1 can be calculated as ΔX0 to ΔX1, that is, “min-th” to “min-th” + ΔXα.
【0061】また、ΔXnを求める場合、式(3)のn
をnとして、
ΔX(n−1)=“min-th”+{ΔXα×(n−
1)}、すなわち、
ΔX(n−1)=“min-th”+(n−1)ΔXα
また、式(4)のnをnとして、
ΔXn=“min-th”+(ΔXα×n)、すなわち、
ΔXn=“min-th”+nΔXα
この結果、ΔXnの範囲は、ΔX(n-1)〜ΔXn、すな
わち、“min-th”+(n−1)ΔXα〜“min-th”+n
ΔXαと求めることができる。When obtaining ΔXn, n in equation (3)
Where n is ΔX (n−1) = “min-th” + {ΔXα × (n−
1)}, that is, ΔX (n−1) = “min-th” + (n−1) ΔXα, where ΔXn = “min-th” + (ΔXα × n), where n in Expression (4) is n. That is, ΔXn = “min-th” + nΔXα As a result, the range of ΔXn is ΔX (n−1) to ΔXn, that is, “min-th” + (n−1) ΔXα to “min-th” + n
It can be calculated as ΔXα.
【0062】前述と同様の演算を行うことにより、ΔX
2〜ΔX(n−1)を求めることができる。また、ΔX1
演算回路〜ΔXn演算回路A11641〜A1164n
は、ΔX1〜ΔXnにおけるそれぞれの廃棄率P1〜P
nの演算を行う。廃棄率P1〜Pnを求めるに当たり、
各演算回路は、以下に示す式(5)を使用した演算を行
うことによりΔXβにおける廃棄率Pβを求める。な
お、ΔXβは、ΔX1〜ΔXnのどれかを示す。ここで
は、ΔX1〜ΔXnのどれと一意に示さないためΔXβ
として表記する。By performing the same calculation as described above, ΔX
2 to ΔX (n-1) can be obtained. Also, ΔX1
Arithmetic Circuit to ΔXn Arithmetic Circuit A11641 to A1164n
Are the discard rates P1 to P for ΔX1 to ΔXn, respectively.
n is calculated. In determining the discard rates P1 to Pn,
Each arithmetic circuit obtains the discard rate Pβ in ΔXβ by performing the arithmetic operation using the equation (5) shown below. In addition, ΔXβ indicates any one of ΔX1 to ΔXn. Here, since it is not uniquely shown as any of ΔX1 to ΔXn, ΔXβ
Notated as
【0063】
Pβ=β×100/n ……(5)
ΔX1の場合を例として示すと、P1=1×100/n
=100/n(%)と求められる。また、ΔXnの場
合、Pn=n×100/n=100(%)と求められ
る。Pβ = β × 100 / n (5) Taking the case of ΔX1 as an example, P1 = 1 × 100 / n
= 100 / n (%). In the case of ΔXn, Pn = n × 100 / n = 100 (%) is obtained.
【0064】前述と同様な演算を行うことにより、ΔX
2〜ΔX(n−1)を求めることができる。By performing the same calculation as described above, ΔX
2 to ΔX (n-1) can be obtained.
【0065】前述した本発明の実施形態による構成は、
廃棄判定回路A116を、分割数=nのΔX=“max-t
h”−”min-th”演算回路A1163とΔX1演算回路
〜ΔXn演算回路A11641〜A1164nとに回路
構成を分けているが、回路規模の縮小、処理時間の高速
化等により1つの回路構成にすることも可能である。ま
た、前述した演算処理は、ソフトウェアによる演算処理
だけではなくハード処理により構成するようにすること
も可能である。The configuration according to the embodiment of the present invention described above is
The discard determination circuit A116 is divided by ΔX = “max-t
Although the circuit configuration is divided into the h "-" min-th "operation circuit A1163 and the [Delta] X1 operation circuits to [Delta] Xn operation circuits A11641 to A1164n, one circuit configuration is provided by reducing the circuit scale, speeding up the processing time, and the like. Further, the above-described arithmetic processing can be configured not only by software but also by hardware.
【0066】また、前述した本発明の実施形態の構成
は、廃棄判定回路A116が前述したような演算をおこ
なうとして制御したが、廃棄判定回路A116を予め各
条件に応じたΔX1〜ΔXnの各範囲の値を登録してお
き、その値を読み込みんで設定するように構成すること
もできる。Further, in the configuration of the above-described embodiment of the present invention, the discard determination circuit A116 is controlled so as to perform the above-described calculation. However, the discard determination circuit A116 is controlled in advance in each range of ΔX1 to ΔXn corresponding to each condition. The value of can be registered and the value can be read and set.
【0067】ΔX1演算回路〜ΔXn演算回路A116
41〜A1164nは、前述した演算処理により求めた
範囲ΔX1〜ΔXn及び廃棄率P1〜Pnを比較回路A
1165に対して通知する。ΔX1 arithmetic circuit to ΔXn arithmetic circuit A116
41 to A1164n compares the ranges ΔX1 to ΔXn and the discard rates P1 to Pn obtained by the above-described arithmetic processing with the comparison circuit A.
Notify 1165.
【0068】比較回路A1165は、ΔQ=Q−“min-
th”演算回路A1162から通知されるΔQを受信し、
このΔQと、ΔX1演算回路〜ΔXn演算回路A116
41〜A1164nから通知されるΔX1〜ΔXn及び
廃棄率P1〜Pnとにより、ΔQがΔX1〜ΔXnどの
範囲内に存在するかを比較する。そして、比較回路A1
165は、比較して条件が一致したΔXβより、ΔXβ
及びPβを廃棄条件格納レジスタA1166に対して通
知する。The comparison circuit A1165 has a function of ΔQ = Q- "min-."
th "receives the ΔQ notified from the arithmetic circuit A1162,
This ΔQ and ΔX1 arithmetic circuit to ΔXn arithmetic circuit A116
Based on ΔX1 to ΔXn and the discard rates P1 to Pn notified from 41 to A1164n, the range of ΔX to ΔX1 to ΔXn is compared. Then, the comparison circuit A1
165 is ΔXβ from ΔXβ which is compared and the condition is matched.
And Pβ to the discard condition storage register A1166.
【0069】また、比較回路A1165は、分割数がn
であることをスイッチ制御バス205cを介してスイッ
チ制御回路205から通知されることにより、ΔX1演
算回路〜ΔXn演算回路A11641〜A1164nか
ら通知される結果をもとに比較を行い、範囲外の演算回
路からの情報との比較を行うとうの誤処理を防止するた
めの機能を備えている。The comparison circuit A1165 has a division number n.
Is notified from the switch control circuit 205 via the switch control bus 205c, the comparison is performed based on the results notified from the ΔX1 arithmetic circuit to the ΔXn arithmetic circuits A11641 to A1164n, and the arithmetic circuit out of the range. It has a function to prevent erroneous processing when comparing with information from.
【0070】廃棄条件格納レジスタA1166は、比較
回路A1165から通知されるΔXβ及びPβを受信す
ると、廃棄判定演算回路A1168に対して廃棄率Pβ
を通知すると共に、廃棄判定演算の指示を行う。なお、
廃棄条件格納レジスタA1166を備えず、比較回路か
ら直接廃棄判定演算回路A1168に対してΔXβ及び
Pβを通知すると共に、廃棄判定演算の指示を行うよう
にすることもできる。Upon receiving ΔXβ and Pβ notified from the comparison circuit A1165, the discard condition storage register A1166 instructs the discard determination arithmetic circuit A1168 to discard rate Pβ.
And the instruction for the discard determination calculation is given. In addition,
Instead of providing the discard condition storage register A1166, the comparison circuit may directly notify the discard determination calculation circuit A1168 of ΔXβ and Pβ, and may also issue the discard determination calculation instruction.
【0071】廃棄判定演算回路A1168は、廃棄条件
格納レジスタA1166からの廃棄率Pβを受信すると
共に廃棄判定演算の指示による廃棄判定演算を行う。廃
棄判定演算は、例えば、乱数発生回路A1167からの
乱数を受信し、受信した値をスイッチ制御回路205か
らスイッチ制御バス205cを介して通知される分割数
nで割り、余りを求め、廃棄率に基づく廃棄判定を行よ
うにすることにより実現することができる。廃棄判定演
算回路A1168は、廃棄判定の場合、廃棄指示通知信
号A116cにより廃棄制御回路20413に対して廃
棄指示の通知を行い、また、転送判定の場合、通過指示
通知信号A116dにより通過パケット数カウントレジ
スタA118に対して通過指示を通知する。The discard determination calculation circuit A1168 receives the discard rate Pβ from the discard condition storage register A1166 and performs the discard determination calculation according to the instruction of the discard determination calculation. The discard determination operation, for example, receives a random number from the random number generation circuit A1167, divides the received value by the number of divisions n notified from the switch control circuit 205 via the switch control bus 205c, calculates the remainder, and determines the discard rate. This can be realized by making a discard decision based on the above. In the case of discard determination, the discard determination calculation circuit A1168 notifies the discard control circuit 20413 of the discard instruction by the discard instruction notification signal A116c, and in the case of transfer determination, the pass instruction notification signal A116d transmits the passing packet number count register. The A118 is notified of the passage instruction.
【0072】図12は図9における廃棄判定回路A11
6の他の構成例を示すブロック図であり、この例は、図
10に示したバッファ使用量QのΔXの分割数を8とし
た例である。すなわち、図12に示す例は、図11に示
す廃棄判定回路A116におけるΔXの分割数を8とし
た場合の例であり、図11と図12の違いは、ΔXの分
割数の違いだけでありその他の機能は共通である。分割
数を8に設定したことにより、図12に示す例では、Δ
X1演算回路〜ΔX8演算回路A11641〜A116
48を備えるものとなる。FIG. 12 shows the discard decision circuit A11 shown in FIG.
11 is a block diagram showing another configuration example of No. 6, and this example is an example in which the number of divisions of ΔX of the buffer usage amount Q shown in FIG. 10 is eight. That is, the example shown in FIG. 12 is an example when the number of divisions of ΔX in the discard determination circuit A116 shown in FIG. 11 is 8, and the difference between FIGS. 11 and 12 is only the difference in the number of divisions of ΔX. Other functions are common. By setting the number of divisions to 8, in the example shown in FIG.
X1 arithmetic circuit to ΔX8 arithmetic circuit A11641 to A116
48 will be provided.
【0073】また、図11の説明において示した式
(2)〜式(5)より各値を求めることができる。ま
ず、式(2)について、n=8とすると、ΔXα=ΔX
/8となる。そして、n=8のΔX8の場合を例とする
と、式(3)により、
ΔX(8−1)=“min-th”+{ΔXα×(8−
1)}、すなわち、
ΔX7=“min-th”+7ΔXα=“min-th”+(7ΔX
/8)
また、式(4)により、
ΔX8=“min-th”+(ΔXα×8)、すなわち、
ΔX8=“min-th”+8ΔXα=“min-th”+ΔX
この結果、ΔX8の範囲は、ΔX7〜ΔX8、すなわ
ち、“min-th”+(7ΔX/8)〜“min-th”+ΔXと
求めることができる。Further, each value can be obtained from the equations (2) to (5) shown in the explanation of FIG. First, assuming that n = 8 in equation (2), ΔXα = ΔX
/ 8. Taking the case of ΔX8 with n = 8 as an example, ΔX (8-1) = “min-th” + {ΔXα × (8−
1)}, that is, ΔX7 = “min-th” + 7ΔXα = “min-th” + (7ΔX
/ 8) Further, according to the equation (4), ΔX8 = “min-th” + (ΔXα × 8), that is, ΔX8 = “min-th” +8 ΔXα = “min-th” + ΔX As a result, the range of ΔX8 is ΔX7 to ΔX8, that is, “min-th” + (7ΔX / 8) to “min-th” + ΔX can be obtained.
【0074】次に、式(5)について=8とすると、P
β=β×100/8=12.5β となり、ΔX1の場
合、P1=1×12.5=12.5(%)と求められ、
また、ΔX8の場合、P8=8×12.5=100
(%)と求めることができる。Next, if equation (5) = 8, then P
β = β × 100/8 = 12.5β, and in the case of ΔX1, P1 = 1 × 12.5 = 12.5 (%) is obtained.
Further, in the case of ΔX8, P8 = 8 × 12.5 = 100
(%) Can be obtained.
【0075】前述において、例えば、min-th、max-th、
Qの値を設定した場合の演算例を及び比較判定例を示す
と次のようになる。In the above description, for example, min-th, max-th,
An example of calculation and an example of comparison and determination when the value of Q is set is as follows.
【0076】min-th=1Mバイト、max-th=5Mバイ
ト、Q=2.3Mバイト、分割数=8とした場合、ΔX
1演算回路〜ΔX8演算回路A11641〜A1164
8は、
ΔXα=ΔX/8=(5Mバイト−1Mバイト)/8=
0.5Mバイト、
ΔX1の範囲は、1Mバイト〜1.5Mバイト未満
ΔX2の範囲は、1.5Mバイト〜2Mバイト未満
ΔX3の範囲は、2Mバイト〜2.5Mバイト未満
というようにΔX8までの各範囲を求めることができ
る。When min-th = 1 Mbytes, max-th = 5 Mbytes, Q = 2.3 Mbytes, and the number of divisions = 8, ΔX
1 arithmetic circuit to ΔX8 arithmetic circuit A11641 to A1164
8 is ΔXα = ΔX / 8 = (5 MB-1 MB) / 8 =
0.5M bytes, the range of ΔX1 is 1M bytes to less than 1.5M bytes, the range of ΔX2 is 1.5M bytes to less than 2M bytes, and the range of ΔX3 is 2M bytes to less than 2.5M bytes. Each range can be determined.
【0077】また、廃棄率は、
ΔX1では、P1=12.5(%)
ΔX2では、P2=25.0(%)
ΔX3では、P3=37.5(%)
というようにΔX8までそれぞれ求めることができ、ま
た、ΔQ=3.3Mバイト−1Mバイト=2.3Mバイ
トと求められる。Further, the discarding rate is ΔX1, P1 = 12.5 (%), ΔX2 is P2 = 25.0 (%), and ΔX3 is P3 = 37.5 (%). And ΔQ = 3.3 Mbytes-1 Mbytes = 2.3 Mbytes.
【0078】比較回路A1165は、前述の結果からΔ
Q=2.3Mバイトが範囲内であるΔXβを求めるた
め、ΔX1〜ΔX8までの比較を行い、比較結果により
ΔQがΔX3の範囲内となるため、廃棄率P3=37.
5(%)を求めることができ、廃棄条件格納レジスタ
(A1166)に通知する。The comparison circuit A1165 outputs Δ from the above result.
Q = 2.3 Mbytes is within the range ΔXβ is determined, and therefore ΔX1 to ΔX8 are compared. Since ΔQ is within the range of ΔX3 according to the comparison result, the discard rate P3 = 37.
5 (%) can be obtained, and the discard condition storage register (A1166) is notified.
【0079】図13は廃棄判定演算回路A1168の構
成例を示すブロック図、図14は廃棄、転送の判定を行
うための対応表の構成を示す図である。なお、図13、
図14は分割数を8とした場合の例である。FIG. 13 is a block diagram showing an example of the configuration of the discard determination arithmetic circuit A1168, and FIG. 14 is a diagram showing the configuration of a correspondence table for making the discard / transfer determination. Note that FIG.
FIG. 14 shows an example in which the number of divisions is eight.
【0080】廃棄判定演算回路A1168は、廃棄条件
受信回路A11681、乱数読み出し回路A1168
2、ran/8演算回路A11683、余り格納レジス
タA11684、廃棄条件判定回路A11685、廃棄
/転送判定レジスタA11686から構成される。The discard judgment operation circuit A1168 includes a discard condition receiving circuit A11681 and a random number reading circuit A1168.
2, a ran / 8 arithmetic circuit A11683, a remainder storage register A11684, a discard condition determination circuit A11685, and a discard / transfer determination register A11686.
【0081】前述において、廃棄条件受信回路A116
81は、廃棄条件格納レジスタA1168からの廃棄条
件であるΔXβ及びPβを受信し、受信したΔXβ及び
Pβを廃棄条件判定回路A11685に転送する。乱数
読出回路A11682は、乱数発生回路A1167から
生成される乱数の読み出しを行い、読み出した値をra
n/8演算回路A11683に転送する。ここでは、読
み出した値の一例としてran=aaaaとしている。In the above description, the discard condition receiving circuit A116
81 receives the discard conditions ΔXβ and Pβ from the discard condition storage register A1168, and transfers the received ΔXβ and Pβ to the discard condition determination circuit A11685. The random number reading circuit A11682 reads the random number generated from the random number generating circuit A1167 and sets the read value as ra.
The data is transferred to the n / 8 arithmetic circuit A11683. Here, ran = aaa is set as an example of the read value.
【0082】ran/8演算回路A11683は、乱数
読出回路A11682から読み出された値、ran=a
aaaを8で割り算を行い、余り情報を余り格納レジス
タA11684に通知する。廃棄条件判定回路A116
85は、廃棄条件受信回路A11681からのΔXβ及
びPβと余り格納レジスタA11684からの廃棄条件
を認識し、廃棄、転送の判定を行う。ΔXβ及びPβと
余り情報とによる廃棄、転送の判定は、図14に示すよ
うな対応表を予め設定しておくか演算により求めること
とする。図14に示すような対応表を用いる場合、ΔX
β及びPβから余りの値により、廃棄及び転送の判定を
行うことができる。The ran / 8 arithmetic circuit A11683 has a value read from the random number read circuit A11682, ran = a.
The aaa is divided by 8 and the remainder information is notified to the remainder storage register A11684. Discard condition determination circuit A116
85 recognizes .DELTA.X.beta. And P.beta. From the discard condition receiving circuit A11681 and the discard condition from the remainder storage register A11684, and determines discard or transfer. Discarding and transferring based on ΔXβ and Pβ and the residual information is performed by presetting a correspondence table as shown in FIG. 14 or by calculating. When using the correspondence table as shown in FIG. 14, ΔX
Discard and transfer can be determined by the value that is the remainder from β and Pβ.
【0083】図14による対応表を用いる場合、例え
ば、廃棄条件ΔX3及びP3から廃棄率が37.5%で
あった場合、図14から余り=0〜2の場合に廃棄と判
定し、余り=3〜7の場合に転送と判定することにな
る。このため、廃棄条件判定回路A11685は、aa
aa/8の演算結果で余りが1の場合、廃棄/転送判定
レジスタA11686に対して廃棄の指示を通知し、ま
た、余りが6の場合、廃棄/転送判定レジスタA116
86に対して転送の指示を通知する。When the correspondence table according to FIG. 14 is used, for example, when the discard rate is 37.5% from the discard conditions ΔX3 and P3, it is determined from FIG. 14 that the remainder is 0 to 2, and the remainder = In the case of 3 to 7, the transfer is determined. Therefore, the discard condition determination circuit A11685 is aa
When the remainder is 1 in the calculation result of aa / 8, the discard / transfer determination register A11686 is notified of the discard instruction, and when the remainder is 6, the discard / transfer determination register A116 is discarded.
The transfer instruction is sent to 86.
【0084】廃棄/転送判定レジスタA11686は、
廃棄判定の場合、廃棄指示通知信号A116cにより廃
棄指示回路A117に対して廃棄指示の通知を行い、ま
た、転送判定の場合、通過指示通知信号A116dによ
り通過パケット数カウントレジスタA118に対して通
過指示を通知する。The discard / transfer determination register A11686 is
In the case of the discard determination, the discard instruction notification signal A116c notifies the discard instruction circuit A117 of the discard instruction, and in the case of the transfer determination, the passage instruction notification signal A116d issues the passage instruction to the passing packet number count register A118. Notice.
【0085】前述した廃棄判定回路A116は、乱数の
割り算による余りから廃棄/転送判定を行うとして構成
したが、乱数及び余り以外の条件により廃棄/転送判定
を行うようにすることも可能である。The discard determination circuit A116 is configured to make the discard / transfer determination from the remainder resulting from the division of the random number, but it is also possible to make the discard / transfer determination based on conditions other than the random number and the remainder.
【0086】図15は図8における廃棄制御回路204
13の構成例を示すブロック図である。この廃棄制御回
路20413は、廃棄指示信号受信回路A131、転送
バッファ書き込み回路A132、転送指示/廃棄回路A
133、転送バッファA134、転送バッファ読み込み
回路A135から構成される。FIG. 15 shows the discard control circuit 204 shown in FIG.
13 is a block diagram showing a configuration example of 13. The discard control circuit 20413 includes a discard instruction signal receiving circuit A131, a transfer buffer writing circuit A132, and a transfer instruction / discard circuit A.
133, a transfer buffer A134, and a transfer buffer reading circuit A135.
【0087】前述において、廃棄指示信号受信回路A1
31は、REDパラメータ比較設定回路20411から
通知される廃棄指示信号を受信し、転送指示/廃棄回路
A133の制御を行う。転送バッファ書込回路A132
は、アプリケーション識別回路2021から転送されて
くるIPパケットを、転送バッファA134に書き込む
ための制御を行い、また、転送バッファA134への書
き込み終了信号、パケット先頭番地及びパケットバイト
数等の情報を転送指示/廃棄回路A133に通知する。In the above description, the discard instruction signal receiving circuit A1
31 receives the discard instruction signal notified from the RED parameter comparison setting circuit 20411, and controls the transfer instruction / discard circuit A133. Transfer buffer writing circuit A132
Controls the writing of the IP packet transferred from the application identification circuit 2021 into the transfer buffer A134, and also transfers a write end signal to the transfer buffer A134, a packet start address, and a packet byte number. / Notify the discard circuit A133.
【0088】転送指示/廃棄回路A133は、廃棄指示
信号受信回路A131から廃棄指示信号がある一定時間
内に送られてこない場合、または、転送指示がきた場
合、転送バッファ読み込み回路A135に対して、転送
バッファ書き込み回路A132から通知されたパケット
先頭番地及びパケットバイト数等の情報を通知すること
により、IPパケットの転送処理を行う。また、転送指
示/廃棄回路A133は、廃棄指示信号受信回路A13
1から廃棄指示信号が来た場合、転送バッファ読み込み
回路A135に対して、転送バッファ書き込み回路A1
32から通知されたパケット先頭番地及びパケットバイ
ト数等の情報を通知しないことにより、IPパケットの
廃棄処理を行う。The transfer instruction / discard circuit A133, when the discard instruction signal is not sent from the discard instruction signal receiving circuit A131 within a certain period of time, or when the transfer instruction is received, the transfer instruction / discard circuit A135 instructs the transfer buffer reading circuit A135. The transfer processing of the IP packet is performed by notifying the information such as the packet start address and the packet byte number notified from the transfer buffer writing circuit A132. In addition, the transfer instruction / discard circuit A133 has a discard instruction signal receiving circuit A13.
When the discard instruction signal comes from 1, the transfer buffer reading circuit A135 is instructed to the transfer buffer writing circuit A1.
By not notifying the information such as the packet start address and the number of packet bytes notified from 32, the IP packet is discarded.
【0089】転送バッファA134は、REDパラメー
タ設定回路2031及びRED制御バッファ2041に
おけるREDバッファ比較設定回路20411のそれぞ
れの処理時間を吸収するための一次バッファである。バ
ッファ構成の例としては、DPRAMを使用しリングバ
ッファ構成とした場合、数パケット分の容量で対応可能
な構成とする。転送バッファ読み込み回路A135は、
転送指示/廃棄回路A133から通知されるパケット先
頭番地及びパケットバイト数等の情報により、IPパケ
ットを転送バッファA134からバッファ20414へ
転送を行う。転送バッファ読み込み回路A135は、廃
棄指示の場合、転送指示/廃棄回路A133から通知が
こないため、転送バッファA134からバッファ204
14へのIPパケットの転送を行わない。The transfer buffer A134 is a primary buffer for absorbing the processing time of each of the RED parameter setting circuit 2031 and the RED buffer comparison setting circuit 20411 in the RED control buffer 2041. As an example of the buffer configuration, when DPRAM is used and the ring buffer configuration is used, the configuration is such that a capacity of several packets can be used. The transfer buffer reading circuit A135
The IP packet is transferred from the transfer buffer A134 to the buffer 20414 according to the information such as the packet start address and the packet byte number notified from the transfer instruction / discard circuit A133. In the case of a discard instruction, the transfer buffer reading circuit A135 does not receive a notification from the transfer instruction / discard circuit A133, and therefore the transfer buffer A134 to the buffer 204
The IP packet is not transferred to 14.
【0090】図16は図8におけるバッファ監視回路2
0412の構成例を示すブロック図である。図示バッフ
ァ監視回路20412は、バッファ使用率演算回路A1
21、書き込みカウンタレジスタA122、読み込みカ
ウンタレジスタA123、制御回路A124から構成さ
れる。FIG. 16 shows the buffer monitoring circuit 2 in FIG.
It is a block diagram which shows the structural example of 0412. The illustrated buffer monitoring circuit 20412 includes a buffer usage rate calculation circuit A1.
21, a write counter register A122, a read counter register A123, and a control circuit A124.
【0091】前述において、バッファ使用率演算回路A
121は、書き込みカウンタレジスタA122及び読み
込みカウンタレジスタA123からの値により、バッフ
ァの使用率及び使用量の計算を行い、その結果をRED
パラメータ比較回路20411に対して通知する。書き
込みカウンタレジスタA122は、制御回路A124か
らバッファ20414における書き込みアドレス等の情
報を読み出して格納する。また、読み込みカウンタレジ
スタA123は、制御回路A124からバッファ204
14における読み込みアドレス等の情報を読出し格納す
る。In the above description, the buffer usage rate calculation circuit A
The 121 calculates the usage rate and the usage amount of the buffer based on the values from the write counter register A 122 and the read counter register A 123, and RED the result.
Notify the parameter comparison circuit 20411. The write counter register A122 reads out information such as a write address in the buffer 20414 from the control circuit A124 and stores it. In addition, the read counter register A123 is the buffer circuit 204 from the control circuit A124.
Information such as the read address in 14 is read and stored.
【0092】図17は図8におけるバッファ20414
の構成例を示すブロック図である。図示バッファ204
14は、FIFO制御監視回路A141、FIFO書き
込み制御回路A142、FIFOバッファA143、F
IFO読み込み制御回路A144から構成される。FIG. 17 shows the buffer 20414 shown in FIG.
3 is a block diagram showing a configuration example of FIG. Illustrated buffer 204
14 is a FIFO control monitoring circuit A 141, a FIFO write control circuit A 142, a FIFO buffer A 143, F
It is composed of an IFO read control circuit A144.
【0093】前述において、FIFO制御監視回路A1
41は、FIFO書き込み制御回路A142及びFIF
O読込制御回路A144のそれぞれの状態を監視すると
共に、制御回路A124とのアクセス制御を行う。FI
FO書込制御回路A142は、廃棄制御回路から転送さ
れてくるIPパケットをFIFOバッファA143に書
き込むための制御を行う。FIFOバッファA143
は、FIFO構成とし書き込まれた順に読み出しを可能
とするバッファメモリである。FIFO読み込み制御回
路A144は、FIFOに書き込まれているIPパケッ
トを読み出し、出力回路221に対して転送するための
制御を行う。In the above description, the FIFO control monitoring circuit A1
41 is a FIFO write control circuit A 142 and FIF
Each state of the O read control circuit A144 is monitored and access control with the control circuit A124 is performed. FI
The FO write control circuit A142 performs control for writing the IP packet transferred from the discard control circuit into the FIFO buffer A143. FIFO buffer A143
Is a buffer memory having a FIFO structure and capable of reading data in the written order. The FIFO read control circuit A 144 performs control for reading the IP packet written in the FIFO and transferring it to the output circuit 221.
【0094】図18は出力回路へのIPパケットの転送
におけるIPパケット転送/廃棄判定の動作概要例を説
明する図であり、以下、これについて説明する。図18
に示す例は、IPパケットP1a〜P1eが、プロトコ
ル種別:UDP、宛先ポート:2222、アプリケーシ
ョン:VoiceのIPパケットとした場合の動作を示
す例である。また、IPパケットP1a〜P1eは、振
り分け回路201からアプリケーション識別回路202
1、RED制御バッファ2041及び出力回路221)
までの各過程における位置を示している。FIG. 18 is a diagram for explaining an example of the operation outline of the IP packet transfer / discard determination in the transfer of the IP packet to the output circuit, which will be described below. FIG.
The example shown in (1) is an example showing the operation when the IP packets P1a to P1e are IP packets of protocol type: UDP, destination port: 2222, and application: Voice. Further, the IP packets P1a to P1e are transferred from the distribution circuit 201 to the application identification circuit 202.
1, RED control buffer 2041 and output circuit 221)
The position in each process up to is shown.
【0095】図18において、振り分け回路201によ
り出力回路221に振り分けられたIPパケットP1a
は、アプリケーション識別回路2021に転送され、I
PパケットP1bの位置でプロトコル種別及び宛先ポー
トの各情報がPH1aとして抽出されると共に、IPパ
ケットP1cの位置に転送される。その後、IPパケッ
トは、RED制御バッファ2041の転送バッファA1
34におけるIPパケットP1dの位置に転送される。
抽出された情報PH1aは、REDパラメータ設定回路
2031におけるPH1bの位置に転送され、UDP、
2222の情報より図7に示す登録情報から検索が行わ
れ、max-th=Xn、min-th=X5のREDパラメータ情
報TH1が読み出される。In FIG. 18, the IP packet P1a distributed to the output circuit 221 by the distribution circuit 201.
Is transferred to the application identification circuit 2021 and I
At the position of the P packet P1b, each information of the protocol type and the destination port is extracted as PH1a and transferred to the position of the IP packet P1c. After that, the IP packet is transferred to the transfer buffer A1 of the RED control buffer 2041.
It is transferred to the position of the IP packet P1d in 34.
The extracted information PH1a is transferred to the position of PH1b in the RED parameter setting circuit 2031, and UDP,
The information 2222 is searched from the registration information shown in FIG. 7, and the RED parameter information TH1 of max-th = Xn, min-th = X5 is read.
【0096】TH1の情報は、REDパラメータ制御バ
ッファ2041におけるREDパラメータ比較回路20
411に通知される。REDパラメータ比較回路204
11は、バッファ監視回路20412からのバッファ使
用量QとTH1の情報との比較を行い、この結果、廃棄
判定の場合、廃棄指示信号を廃棄転送制御回路A133
に通知し、転送判定の場合、廃棄指示信号の廃棄転送制
御回路A133への通知を行わない。The information of TH1 is the RED parameter comparison circuit 20 in the RED parameter control buffer 2041.
411 is notified. RED parameter comparison circuit 204
11 compares the buffer usage amount Q from the buffer monitoring circuit 20412 with the TH1 information, and as a result, when it is determined to discard, a discard instruction signal is sent to the discard transfer control circuit A133.
In the case of transfer determination, the discard instruction signal is not notified to the discard transfer control circuit A133.
【0097】廃棄転送制御回路A133は、廃棄指示信
号の通知を受信した場合、転送バッファA134からF
IFOバッファA143へのIPパケットの転送処理を
停止する。従って、廃棄処理の場合、IPパケットは、
IPパケットP1dの位置で転送が終了する。また、廃
棄指示信号の通知をある一定時間の間に受信しなかった
場合、または、転送指示信号の通知を受信した場合、廃
棄転送制御回路A133は、転送バッファA134から
FIFOバッファA143へのIPパケットの転送処理
を行い、出力回路221にIPパケットP1eとして転
送する。When the discard transfer control circuit A133 receives the notification of the discard instruction signal, the discard transfer control circuit A133 sends data to the transfer buffers A134 to F.
The transfer processing of the IP packet to the IFO buffer A143 is stopped. Therefore, in the case of discard processing, the IP packet is
The transfer ends at the position of the IP packet P1d. When the notification of the discard instruction signal is not received within a certain time, or when the notification of the transfer instruction signal is received, the discard transfer control circuit A133 causes the discard transfer control circuit A133 to transfer the IP packet from the transfer buffer A134 to the FIFO buffer A143. Of the IP packet P1e to the output circuit 221.
【0098】図19はアプリケーション識別回路202
1におけるアプリケーション識別の動作の概要を説明す
る図であり、以下、これについて説明する。図19に示
す例は、IPパケットP11〜P16が、時系列に転送
処理されている場合の動作例を示す。従って、IPパケ
ットP11〜P16は、プロトコル種別、宛先ポート、
アプリケーション等が異なっている。FIG. 19 shows an application identification circuit 202.
2 is a diagram for explaining an outline of the operation of application identification in FIG. 1, which will be described below. The example illustrated in FIG. 19 illustrates an operation example when the IP packets P11 to P16 are transferred in time series. Therefore, the IP packets P11 to P16 include the protocol type, destination port,
Applications are different.
【0099】図19において、IPパケットP11〜P
16は、それぞれつぎのような状態となっていることを
示している。すなわち、IPパケットP11は、プロト
コル種別がUDPであったため、UDPヘッダ宛先ポー
ト識別回路20214により、プロトコル種別:UD
P、宛先ポート:3000の情報PH11の抽出が行わ
れ、REDパラメータ設定回路に転送される。IPパケ
ットP12は、プロトコル種別がTCPであったため、
TCPヘッダ宛先ポート識別回路20216により、プ
ロトコル種別:TCP、宛先ポート:101の情報PH
12の抽出が行われている。IPパケットP13は、I
Pヘッダプロトコルタイプ識別回路20212により、
プロトコル種別:UDPと認識され、UDPヘッダ宛先
ポート識別回路20214に転送されるところである。In FIG. 19, IP packets P11 to P
16 indicates that the respective states are as follows. That is, since the protocol type of the IP packet P11 is UDP, the UDP header destination port identification circuit 20214 determines that the protocol type is UD.
The information PH11 of P and destination port: 3000 is extracted and transferred to the RED parameter setting circuit. Since the protocol type of the IP packet P12 is TCP,
By the TCP header destination port identification circuit 20216, information PH of protocol type: TCP, destination port: 101
Twelve extractions have been made. The IP packet P13 is I
By the P header protocol type identification circuit 20212,
The protocol type is recognized as UDP and is being transferred to the UDP header destination port identification circuit 20214.
【0100】また、IPパケットP14は、IPヘッダ
プロトコルタイプ識別回路20212に9l、プロトコル種
別:Other と識別されているところであり、IPパケッ
トP15及びIPパケットP16は、振り分け回路20
1から出力回路221への振り分けにより、アプリケー
ション識別回路2021に転送されているところであ
る。The IP packet P14 is being identified by the IP header protocol type identification circuit 20212 as 9l and the protocol type: Other. The IP packet P15 and the IP packet P16 are distributed by the distribution circuit 20.
It is being transferred to the application identification circuit 2021 by distribution from 1 to the output circuit 221.
【0101】図20〜図25はRED制御バッファ20
41における動作の概要例を説明する図である。図20
〜図25には、IPパケットP101〜P109を時系
列に転送/廃棄処理している動作例を示しており、従っ
て、IPパケットP11〜P16は、プロトコル種別、
宛先ポート、アプリケーション等が異なっている。20 to 25 show the RED control buffer 20.
FIG. 4 is a diagram illustrating a schematic example of an operation in 41. Figure 20
25 shows an operation example in which the IP packets P101 to P109 are transferred / discarded in time series. Therefore, the IP packets P11 to P16 are
Destination port, application, etc. are different.
【0102】図20に示す状態は、転送バッファA13
4に転送されてきたIPパケットP103に対し、RE
Dパラメータ比較回路20411が、バッファ使用量Q
20とREDパラメータ設定回路から通知されるIPパ
ケットP103のREDパラメータXn、X5との比較
を行い、廃棄判定演算回路A1168が、X5>Qと判
定して転送と判定することにより、転送バッファA13
4に対してIPパケットP103の転送指示を行った状
態である。なお、このとき、FIFOバッファA143
内には、先行するIPパケットP101、P102が格
納されている。The state shown in FIG. 20 is in the transfer buffer A13.
For the IP packet P103 transferred to
The D parameter comparison circuit 20411 determines that the buffer usage Q
20 and the RED parameters Xn and X5 of the IP packet P103 notified from the RED parameter setting circuit, and the discard determination calculation circuit A1168 determines that X5> Q and the transfer is determined to be the transfer buffer A13.
4 is an instruction to transfer the IP packet P103 to the packet No. At this time, the FIFO buffer A143
The preceding IP packets P101 and P102 are stored therein.
【0103】図21に示す状態は、転送バッファA13
4に転送されてきたIPパケットP104に対し、RE
Dパラメータ比較回路20411が、バッファ使用量Q
21とREDパラメータ設定回路から通知されるIPパ
ケットP104のREDパラメータXx、X1との比較
を行い、QがΔX1の範囲内にあると判定し、廃棄判定
演算回路A1168に対してΔX1の廃棄率条件を通知
している。そして、廃棄判定演算回路A1168は、廃
棄率12.5%の判定により廃棄と判定し、転送バッフ
ァA134に対してIPパケットP104の廃棄の指示
を行っている。このとき、FIFOバッファA143内
には、図20の状態で格納されていた先行するIPパケ
ットP101が出力されており、IPパケットP102
と図20の状態から転送されたIPパケットP103と
が格納されている。The state shown in FIG. 21 is the transfer buffer A13.
For the IP packet P104 transferred to
The D parameter comparison circuit 20411 determines that the buffer usage Q
21 is compared with the RED parameters Xx and X1 of the IP packet P104 notified from the RED parameter setting circuit, it is determined that Q is within the range of ΔX1, and the discard rate condition of ΔX1 is sent to the discard determination calculation circuit A1168. Is informed. Then, the discard determination calculation circuit A1168 determines that the discard rate is 12.5% and discards it, and instructs the transfer buffer A134 to discard the IP packet P104. At this time, the preceding IP packet P101 stored in the state of FIG. 20 is output in the FIFO buffer A143, and the IP packet P102.
And the IP packet P103 transferred from the state of FIG. 20 are stored.
【0104】図22に示す状態は、転送バッファA13
4に転送されてきたIPパケットP105に対し、RE
Dパラメータ比較回路20411が、バッファ使用量Q
22とREDパラメータ設定回路から通知されるIPパ
ケットP105のREDパラメータXp、X5との比較
を行い、廃棄判定演算回路A1168が、X5>Qと判
定して転送と判定することにより、転送バッファA13
4に対してIPパケットP105の転送指示を行った状
態である。このとき、FIFOバッファA143内に
は、図21の状態で格納されていた先行するIPパケッ
トP102が出力されており、IPパケットP103だ
けが格納されている。The state shown in FIG. 22 is in the transfer buffer A13.
For the IP packet P105 transferred to
The D parameter comparison circuit 20411 determines that the buffer usage Q
22 is compared with the RED parameters Xp and X5 of the IP packet P105 notified from the RED parameter setting circuit, and the discard determination operation circuit A1168 determines that X5> Q and transfers, and thus the transfer buffer A13.
In this state, the transfer instruction of the IP packet P105 is given to the packet No. At this time, the preceding IP packet P102 stored in the state of FIG. 21 is output in the FIFO buffer A143, and only the IP packet P103 is stored.
【0105】図23に示す状態は、転送バッファA13
4に転送されてきたIPパケットP106に対し、RE
Dパラメータ比較回路20411が、バッファ使用量Q
23とREDパラメータ設定回路から通知されるIPパ
ケットP106のREDパラメータXk、0との比較を
行い、QがΔX2の範囲内にあると判定し、廃棄判定演
算回路A1168に対してΔX2の廃棄率条件を通知し
ている。そして、廃棄判定演算回路A1168は、転送
率75%(廃棄率25%)の判定により転送と判定し転
送バッファA134に対してIPパケットP106の転
送の指示を行っている。このとき、FIFOバッファA
143内には、図22の状態で格納されていた先行する
IPパケットP103と図22の状態から転送されたI
PパケットP105とが格納されている。The state shown in FIG. 23 is in the transfer buffer A13.
For the IP packet P106 transferred to
The D parameter comparison circuit 20411 determines that the buffer usage Q
23 and the RED parameter Xk, 0 of the IP packet P106 notified from the RED parameter setting circuit, it is determined that Q is within the range of ΔX2, and the discarding rate condition of ΔX2 is sent to the discarding determination calculating circuit A1168. Is informed. Then, the discard determination arithmetic circuit A1168 determines that the transfer is to be performed based on the determination of the transfer rate of 75% (discard rate of 25%), and instructs the transfer buffer A134 to transfer the IP packet P106. At this time, the FIFO buffer A
In 143, the preceding IP packet P103 stored in the state of FIG. 22 and the I transferred from the state of FIG.
A P packet P105 is stored.
【0106】図24に示す状態は、転送バッファA13
4に転送されてきたIPパケットP107に対し、RE
Dパラメータ比較回路20411が、バッファ使用量Q
24とREDパラメータ設定回路から通知されるIPパ
ケットP107のREDパラメータXk、0との比較を
行い、QがΔX2の範囲内にあると判定し、廃棄判定演
算回路A1168に対してΔX2の廃棄率条件を通知し
ている。そして、廃棄判定演算回路A1168は、廃棄
率25%の判定により廃棄と判定し転送バッファA13
4に対してIPパケットP107の廃棄の指示を行って
いる。このとき、FIFOバッファA143内には、図
23の状態で格納されていた先行するIPパケットP1
03が出力されており、IPパケットP105と図23
の状態から転送されたIPパケットP106とが格納さ
れている。The state shown in FIG. 24 is in the transfer buffer A13.
4 for the IP packet P107 transferred to
The D parameter comparison circuit 20411 determines that the buffer usage Q
24 is compared with the RED parameter Xk, 0 of the IP packet P107 notified from the RED parameter setting circuit, it is determined that Q is within the range of ΔX2, and the discarding rate condition of ΔX2 is sent to the discarding determination arithmetic circuit A1168. Is informed. Then, the discard determination calculation circuit A1168 determines that the discard rate is 25%, and determines that the discard rate is 25%.
4 is instructed to discard the IP packet P107. At this time, the preceding IP packet P1 stored in the state shown in FIG. 23 is stored in the FIFO buffer A143.
03 is output, and the IP packet P105 and FIG.
The IP packet P106 transferred from the above state is stored.
【0107】図25に示す状態は、転送バッファA13
4に転送されてきたIPパケットP108に対し、RE
Dパラメータ比較回路20411が、バッファ使用量Q
25とREDパラメータ設定回路から通知されるIPパ
ケットP108のREDパラメータXn、X5との比較
を行い、廃棄判定演算回路A1168が、X5>Qと判
定し転送と判定することにより、転送バッファA134
に対してIPパケットP108の転送の指示を行ってい
る。このとき、FIFOバッファA143内には、図2
4の状態で格納されていた先行するIPパケットP10
5とIPパケットP106とがまだ格納されたままとな
っている。The state shown in FIG. 25 is in the transfer buffer A13.
For the IP packet P108 transferred to
The D parameter comparison circuit 20411 determines that the buffer usage Q
25 and the RED parameters Xn and X5 of the IP packet P108 notified from the RED parameter setting circuit, and the discard determination operation circuit A1168 determines that X5> Q and determines that the transfer is performed, and thus the transfer buffer A134.
To the IP packet P108. At this time, the FIFO buffer A 143 stores the data in FIG.
The preceding IP packet P10 stored in state 4
5 and the IP packet P106 are still stored.
【0108】[0108]
【発明の効果】以上説明したように本発明によれば、パ
ケットデータ上のアプリケーションを認識してバッファ
制御を行うことができるため、バッファ監視制御機能を
持たせ、各アプリケーションが許容する範囲以内でのパ
ケットの廃棄及びパケット遅延制御を行って通信品質条
件を保証すると共に、バッファの使用効率を向上させる
ことができる。As described above, according to the present invention, the application on the packet data can be recognized and the buffer control can be performed. Therefore, the buffer monitoring control function is provided so that each application is within the allowable range. It is possible to guarantee the communication quality condition by discarding the packet and controlling the packet delay and improve the use efficiency of the buffer.
【図1】本発明の一実施形態によるデータ転送装置を持
つインターネット網の構成例を示すブロック図である。FIG. 1 is a block diagram showing a configuration example of an Internet network having a data transfer device according to an embodiment of the present invention.
【図2】データ転送装置の構成例を示すブロック図であ
る。FIG. 2 is a block diagram illustrating a configuration example of a data transfer device.
【図3】図2における装置制御回路の構成例を示すブロ
ック図である。3 is a block diagram showing a configuration example of a device control circuit in FIG.
【図4】図2におけるスイッチ回路の構成を示すブロッ
ク図である。FIG. 4 is a block diagram showing a configuration of a switch circuit in FIG.
【図5】図4におけるアプリケーション識別回路の回路
構成例を示すブロック図である。5 is a block diagram showing a circuit configuration example of an application identification circuit in FIG.
【図6】REDパラメータ設定回路の構成例を示すブロ
ック図及びその動作を説明するフローチャートである。FIG. 6 is a block diagram showing a configuration example of a RED parameter setting circuit and a flowchart for explaining its operation.
【図7】REDパラメータ格納メモリに格納されている
REDパラメータを説明する図である。FIG. 7 is a diagram illustrating RED parameters stored in a RED parameter storage memory.
【図8】図4におけるRED制御バッファの構成例を示
すブロック図である。8 is a block diagram showing a configuration example of a RED control buffer in FIG.
【図9】図8におけるREDパラメータ比較設定回路の
構成例を示すブロック図である。9 is a block diagram showing a configuration example of a RED parameter comparison setting circuit in FIG.
【図10】廃棄率Pの判定を行うためのバッファ使用量
と廃棄率との関係について説明する図である。FIG. 10 is a diagram illustrating a relationship between a buffer usage amount and a discard rate for determining a discard rate P.
【図11】図9における廃棄判定回路の構成例を示すブ
ロック図である。11 is a block diagram showing a configuration example of a discard determination circuit in FIG.
【図12】図9における廃棄判定回路の他の構成例を示
すブロック図である。12 is a block diagram showing another configuration example of the discard determination circuit in FIG.
【図13】廃棄判定演算回路の構成例を示すブロック図
である。FIG. 13 is a block diagram illustrating a configuration example of a discard determination calculation circuit.
【図14】廃棄、転送の判定を行うための対応表の構成
を示す図である。FIG. 14 is a diagram showing a configuration of a correspondence table for determining discard and transfer.
【図15】図8における廃棄制御回路の構成例を示すブ
ロック図である。15 is a block diagram showing a configuration example of a discard control circuit in FIG.
【図16】図8におけるバッファ監視回路の構成例を示
すブロック図である。16 is a block diagram showing a configuration example of a buffer monitoring circuit in FIG.
【図17】図8におけるバッファの構成例を示すブロッ
ク図である。17 is a block diagram showing a configuration example of a buffer in FIG.
【図18】出力回路へのIPパケットの転送におけるI
Pパケット転送/廃棄判定の動作概要例を説明する図で
ある。FIG. 18 shows the I in the transfer of the IP packet to the output circuit.
It is a figure explaining the operation outline example of P packet transfer / drop judgment.
【図19】アプリケーション識別回路におけるアプリケ
ーション識別の動作の概要を説明する図である。FIG. 19 is a diagram illustrating an outline of an operation of application identification in an application identification circuit.
【図20】RED制御バッファにおける動作の概要例を
説明する図(その1)である。FIG. 20 is a diagram (No. 1) explaining an outline example of the operation in the RED control buffer.
【図21】RED制御バッファにおける動作の概要例を
説明する図(その2)である。FIG. 21 is a diagram (part 2) explaining an outline example of the operation in the RED control buffer.
【図22】RED制御バッファにおける動作の概要例を
説明する図(その3)である。FIG. 22 is a diagram (No. 3) for explaining an example of an outline of the operation in the RED control buffer.
【図23】RED制御バッファにおける動作の概要例を
説明する図(その4)である。FIG. 23 is a diagram (No. 4) for explaining an outline example of the operation of the RED control buffer.
【図24】RED制御バッファにおける動作の概要例を
説明する図(その5)である。FIG. 24 is a diagram (No. 5) explaining an outline example of the operation in the RED control buffer.
【図25】RED制御バッファにおける動作の概要例を
説明する図(その6)である。FIG. 25 is a diagram (No. 6) explaining an outline example of the operation of the RED control buffer.
1 インターネット網 2、2a〜2d データ転送装置 3a、3b インターネット端末 4a〜4d VoIP端末 5、6 サーバ 7 設定端末 20 スイッチ回路 211〜21n 入力回路1〜n 221〜21m 出力回路1〜m 23 装置制御回路 231 CPU 232 メモリ 233 不揮発性メモリ 234 制御バスI/O 235 設定端末I/O 201 振り分け回路 2021〜202m アプリケーション識別回路1〜m 2031〜203m REDパラメータ設定回路1〜m 2041〜204m RED制御バッファ1〜m 205 スイッチ制御回路 1 Internet network 2, 2a-2d data transfer device 3a, 3b Internet terminal 4a-4d VoIP terminal 5, 6 server 7 Setting terminal 20 switch circuits 211-21n Input circuits 1-n 221 to 21m Output circuit 1 to m 23 Device control circuit 231 CPU 232 memory 233 Non-volatile memory 234 Control bus I / O 235 Setting terminal I / O 201 Distribution circuit 2021 to 202m Application identification circuits 1 to m 2031 to 203m RED parameter setting circuits 1 to m 2041 to 204m RED control buffers 1 to m 205 switch control circuit
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5K030 GA11 HA08 HC01 HD05 JA07 KX12 KX19 LC01 LC18 5K034 AA03 DD03 EE11 HH50 HH64 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5K030 GA11 HA08 HC01 HD05 JA07 KX12 KX19 LC01 LC18 5K034 AA03 DD03 EE11 HH50 HH64
Claims (5)
送を行う機能を有するデータ転送装置において、バッフ
ァと、バッファ監視回路と、パラメータ格納メモリとを
備え、前記バッファ監視回路は、予め設定した品質条件
を満たすために前記バッファの使用率の監視を行い、前
記パラメータ格納メモリ内に予め設定されたアプリケー
ション毎のバッファ制御パラメータに基づいて、各デー
タ転送毎のアプリケーションに応じたバッファの制御を
行うことを特徴とするデータ転送装置。1. A data transfer device provided in a network and having a function of transferring data, comprising a buffer, a buffer monitoring circuit, and a parameter storage memory, wherein the buffer monitoring circuit sets quality conditions set in advance. In order to satisfy the above, the usage rate of the buffer is monitored, and the buffer is controlled according to the application for each data transfer based on the buffer control parameter for each application preset in the parameter storage memory. Characteristic data transfer device.
に入力されるパケットデータからアプリケーションを認
識することを特徴とする請求項1記載のデータ転送装
置。2. The data transfer device according to claim 1, wherein the buffer monitoring circuit recognizes an application from the packet data input to the buffer.
ョンが許容する範囲以内でパケット廃棄及びパケット遅
延を行うように前記バッファの制御を行うことを特徴と
する請求項1または2記載のデータ転送装置。3. The data transfer apparatus according to claim 1, wherein the buffer monitoring circuit controls the buffer so as to perform packet discard and packet delay within a range allowed by an application.
送を行う機能を有するバッファを備えたデータ転送装置
のバッファ監視制御方法において、予め設定した品質条
件を満たすために前記バッファの使用率の監視を行うと
共に、前記バッファに入力されるパケットデータからア
プリケーションを認識し、アプリケーションに最適なバ
ッファの制御を行うことを特徴とするバッファ監視制御
方法。4. A buffer monitoring control method for a data transfer device, which is provided in a network and has a buffer having a function of transferring data, wherein a buffer utilization rate is monitored to meet a preset quality condition. A buffer monitoring control method, characterized in that the application is recognized from the packet data input to the buffer, and the optimum buffer control for the application is performed.
パケット廃棄及びパケット遅延を行うように前記バッフ
ァの制御を行うことを特徴とする請求項4記載のバッフ
ァ監視制御方法。5. The buffer monitoring control method according to claim 4, wherein the buffer is controlled so that the packet is discarded and the packet is delayed within a range allowed by the application.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001249260A JP2003060693A (en) | 2001-08-20 | 2001-08-20 | Data transfer unit and supervisory control method of buffer |
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ID=19078291
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2013187876A (en) * | 2012-03-12 | 2013-09-19 | Nippon Telegraph & Telephone West Corp | Communication device and communication method |
JPWO2022038734A1 (en) * | 2020-08-20 | 2022-02-24 |
-
2001
- 2001-08-20 JP JP2001249260A patent/JP2003060693A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2022038734A1 (en) * | 2020-08-20 | 2022-02-24 | 日本電信電話株式会社 | Communication system, communication method, controller device, and program |
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