JP2003050704A

JP2003050704A - コンパイラおよびコンパイル方法

Info

Publication number: JP2003050704A
Application number: JP2001236193A
Authority: JP
Inventors: Noriyasu Mori; 教安森; Satoru Nishimoto; 哲西本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-08-03
Filing date: 2001-08-03
Publication date: 2003-02-21

Abstract

(57)【要約】【課題】命令スケジューリングが配置した命令語列に
対し、レジスタ指定のビット表現のビット遷移を少なく
するようレジスタ割当を行い、特に、クラスタ構成ＶＬ
ＩＷプロセッサにおけるキャッシュミス時等における消
費電力を低減させるプログラムを生成する。【解決手段】レジスタ割当処理機能１５を設けて、命
令スケジューリング処理機能１３による命令スケジュー
リング後のレジスタ割当処理において、レジスタ指定の
ビット表現のビット遷移を考慮したレジスタ割当を行
う。例えば、クラスタ構成ＶＬＩＷにおいては、クラス
タリングにより並列実行される命令のオペランドの関係
を認識し、既割当の他クラスタのレジスタ番号を参照し
て、ビット遷移の少ないレジスタ番号を選択してレジス
タ割当を行うことにより、例えば命令キャッシュミス時
のキャッシュライン中のビット遷移を低減することが可
能なオブジェクトプログラムを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高水準プログラミ
ング言語で記述されたプログラムをコンピュータ読み取
り可能な機械語に変換するコンパイル技術に係わり、特
に、ターゲットがクラスタ構成ＶＬＩＷアーキテクチャ
のプロセッサにおけるキャッシュミス時等での消費電力
を効率的に削減するプログラムを生成するのに好適なコ
ンパイラおよびコンパイル方法に関するものである。

【０００２】

【従来の技術】ＦｏｒｔｒａｎやＣＯＢＯＬ、Ｐａｓｃ
ａｌ、Ｃ等の高水準プログラミング言語で記述されたプ
ログラムを、コンピュータ読み取り可能な機械命令に変
換するコンパイラでは、生成する機械語を所定の順序に
並べ替えて生成するのが一般的である。この命令の並べ
替え処理のことを、命令スケジューリングと呼ぶ。

【０００３】命令スケジューリングは、コンパイル時に
静的命令の並べ替えを行うものであり、ＶＬＩＷ（Ver
y Long Instruction Word）等の、一般的にはハードウ
エアが命令並び替えの機能を持たないアーキテクチャを
ターゲットとするコンパイラの場合には、必須の機能で
ある。

【０００４】また、ＲＩＳＣ（Reduced Instruction Se
t Computer）等、実行時にハードウェアが動的に命令を
並べ替える機能を持っているアーキテクチャをターゲッ
トとする場合でも、処理性能向上のために、コンパイラ
が命令スケジューリングを行うのが一般的である。

【０００５】コンパイラのターゲットアーキテクチャに
は、クラスタと呼ばれる構成を備える場合がある。クラ
スタとは、演算を行う演算器と、演算すべきデータを保
持するレジスタ等を一まとまりとして持つもので、複数
のクラスタを並列に配置することで、命令並列度向上と
スケーラビリティを確保しようとするものである。

【０００６】各クラスタはシステムバス等により結ばれ
ており、命令語レベルでのデータ転送が可能になってい
るのが普通である。各クラスタが固有のレジスタを備え
る分散レジスタ構成をとっているため、全体としてまと
まった処理を行うためには、クラスタ間のデータ転送が
必要となる。

【０００７】このようなクラスタ構成は、ＶＬＩＷアー
キテクチャに多くみられ、クラスタ構成ＶＬＩＷアーキ
テクチャと呼ばれている。そして、このクラスタ構成Ｖ
ＬＩＷアーキテクチャをターゲットとするコンパイラ
は、命令スケジューリング時に、逐次命令列を複数クラ
スタで実行する命令列へと変換する必要がある。

【０００８】この逐次命令列のクラスタへの分割（およ
び、分割に伴って必要となるクラスタ間データ転送命令
の挿入）を、以降では「クラスタリング」と呼ぶことに
する。クラスタリングは命令スケジューリングの一部で
あり、クラスタ構成ＶＬＩＷコンパイラでは、命令スケ
ジューリング時にクラスタリング処理も併せて行うのが
一般的である。

【０００９】一方、コンパイラで生成された機械語プロ
グラムで動作するプロセッサ、特に、近年の高性能組み
込みプロセッサにおいては、チップ内キャッシュとチッ
プ外メモリのデータのやり取りにかかる電力消費量を削
減することが課題となっている。このチップ外アクセス
の消費電力を削減する技術として、キャッシュミス回
数を減らす技術と、１回のキャッシュミスあたりの消
費電力を削減する技術がある。

【００１０】の技術は、チップ内キャッシュとチップ
外メモリ（メインメモリ）を仲介するデータバス上での
ビットパターンの遷移を減らすことにより、スイッチン
グ（ビット反転）回数を減らし、消費電力を削減するも
のである。本発明は、このの技術を活用するものであ
り、その技術内容を以下、簡単に説明する。

【００１１】データバスを介してのメモリ（メインメモ
リ）とキャッシュの間のデータ転送はキャッシュライン
（メモリブロック）単位で行われ、通常は複数命令が含
まれる。ここでは簡略化のため、命令長はデータバス幅
と同じサイズに固定で、１キャッシュラインに４命令が
格納されることにする。

【００１２】メインメモリからのデータのリード（メイ
ンメモリリード）等に伴うデータバス上でのデータ転送
に関しては、マシンレベル表現（ビットパターン）での
ビット遷移が少ないほど、消費電力が少なくすむことが
知られている。以降では、このデータバス上のビット遷
移のことを単に「ビット遷移」と呼ぶ。

【００１３】例えば、キャッシュミスを起こした場合、
メインメモリから（命令）キャッシュにキャッシュライ
ン分の命令が一度に送られるが、実際のハードウェア動
作は、１命令（＝データバス幅）毎にデータバスを経由
して計４回送られ、キャッシュに収められる。すなわ
ち、データバス上を連続して４データが流れることにな
り、その際のビット遷移が少ないほど消費電力は少なく
てすむ。

【００１４】以下、「ビット遷移」に関し、図を用いて
具体的な例で説明する。

【００１５】図５は、クラスタ構成ＶＬＩＷプロセッサ
における命令語の構成例を示す説明図である。

【００１６】この図５の例では、「クラスタ０」と「ク
ラスタ１」の２つクラスタがあり、１サイクルに各クラ
スタで１命令、計２命令が同時実行可能となっている。
また、個々の命令は４つの部分、例えば「クラスタ０」
における最初の命令は、「c0.add」と「r1」、「r2」、
「r3」の４つに分かれており、順に、命令フィールド、
デストネーションフィールド、ソース（１）フィール
ド、ソース（２）フィールドと呼ぶ。

【００１７】図６は、図５における命令列のメモリ内で
の命令の配置構成例を示す説明図である。

【００１８】この図６においては、１ＶＬＩＷ命令とな
る２命令は、データバス幅に分割され、「クラスタ
０」、「クラスタ１」の順に配置され、図５における
「001」および「002」行目の「クラスタ０」の命令が
「001-0」と「002-0」行番号で示され、また、図５にお
ける「001」および「002」行目の「クラスタ１」の命令
が「001-1」と「002-1」行番号で示されている。

【００１９】このような４命令を１キャッシュラインと
してメモリ（メインメモリ）からキャッシュに伝送され
る際のビット遷移を、図７を用いて説明する。

【００２０】図７は、図６における４命令がメモリから
キャッシュに伝送される際のビット遷移を例示する説明
図である。

【００２１】図７では、図６における各命令をビットパ
ターンで表しており、ここで示す例では、ビットパター
ンの先頭１ビットを命令フィールド認識用（「１」のと
き命令フィールドを表す）とし、この命令フィールド
は、「１（命令フィールド識別用）」＋「クラスタ番号
１ビット」＋「命令コード（000=add,010=sub,011=mul
等）」で構成し、各オペランドフィールドは、「0（オ
ペランドフィールド識別用）」＋「レジスタ番号の２進
数表現（r1=0001,r2=0010,r3=0011等）」で構成してい
る。

【００２２】図７に示す例では、この４命令をキャッシ
ュに転送する場合、「001-0」の第１の命令から「001-
1」の第２の命令間では、先頭２ビット目だけでの「１
ビット」のビット遷移が発生し、「001-1」の第２の命
令から「002-0」の第３の命令間では、先頭２，４，
８，１０，１４，１５，１８，１９ビット目での「８ビ
ット」のビット遷移が発生し、「002-0」の第３の命令
から「002-1」の第４の命令間では、先頭２，５，８，
１０，１４，１５，１８ビット目での「７ビット」のビ
ット遷移が発生し、合計１６ビットのビット遷移が発生
している。

【００２３】キャッシュミス時の低消費電力化は、この
ビット遷移数を少なくすることで達成でき、かつ、この
ようなビット遷移数は、命令の並べ方によって変更可能
であり、コンパイラによって制御可能な場合がある。す
なわち、コンパイラによって、プロセッサにおけるキャ
ッシュミス時の低電力化を図ることができる。

【００２４】このような、ビット遷移を考慮したコンパ
イラによる低消費電力化を図る従来技術が、例えば「Hi
royuki TOMIYAMA, Tohru ISHIHARA, Akihiko INOUE, Hi
rotoYASUURA "Instruction Scheduling to Reduce Swit
ching Activity of Off-Chip Buses for Low-Power Sys
tems with Caches", IEICE TRANS. FUNDAMENTALS, vol.
E81-A, NO. 12 DECEMBER 1998, pp.2621-2629」等に記
載されている。

【００２５】この文献では、命令フィールドのビット遷
移が少ないような命令配置を試みる命令スケジューリン
グ技術が述べられており、そのFig2において、ビット遷
移を考慮した命令スケジューリングを行わない場合のビ
ット遷移が、また、Fig3において、ビット遷移を考慮し
た命令スケジューリングを行った場合のビット遷移が示
されている。

【００２６】ＶＬＩＷプロセッサでは、命令語に並列実
行命令を明示的に示すため、並列実行される命令がメモ
リ上に連続配置される可能性が高い。例えば、図５で示
した命令語構成では、001行に示した「クラスタ０」の
命令と「クラスタ１」の命令は並列実行されるので、プ
ログラム（アセンブラ表記）上も並列に記される。

【００２７】そのため、図６に示したように、001-0と0
01-1のそれぞれの命令はメモリ内でも連続配置されてい
る。すなわち、これらＶＬＩＷ命令を構成する命令は、
同一キャッシュライン上に乗る可能性が高く、命令キャ
ッシュミス時にこれらの命令語の類似性が、消費電力に
影響を与える可能性が高い。

【００２８】上述した従来技術では、このような命令コ
ードの類似性を利用することにより、キャッシュミス時
の低消費電力化をコンパイラにより行うことができる。

【００２９】しかし、このような従来技術においては、
「レジスタ番号」の類似性（ビット遷移の少なさ）を利
用しての低消費電力化は行われていない。すなわち、一
般の（非クラスタ構成）ＶＬＩＷでは、全クラスタでレ
ジスタは全て共有されているので、レジスタ番号変更の
余地は少なく、そのため、このような「レジスタ番号」
の類似性（ビット遷移の少なさ）を利用しての低消費電
力化は考慮されていない。

【００３０】しかし、クラスタ構成ＶＬＩＷにおいて
は、レジスタはクラスタに固有のものとして独立して存
在する。従って、一方のクラスタのレジスタ番号が決ま
っているとき、他方のクラスタのレジスタ番号は、同一
であってもかまわないので、ビット遷移が少なくなるよ
うなレジスタ番号を選択する余地がある。

【００３１】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、命令スケジューリングが配置し
た命令語列に対しての、レジスタ指定のビット表現（レ
ジスタ番号指定フィールド）のビット遷移を考慮したレ
ジスタ割当ができない点である。

【００３２】本発明の目的は、これら従来技術の課題を
解決し、レジスタ番号指定フィールドのビット遷移を減
少させることで、例えばクラスタ構成ＶＬＩＷプロセッ
サにおけるキャッシュ転送時の消費電力を効果的に低減
することができるプログラムの生成が可能なコンパイラ
およびコンパイル方法を提供することである。

【００３３】

【課題を解決するための手段】上記目的を達成するた
め、本発明のコンパイラとコンパイル方法では、命令ス
ケジューリング後のレジスタ割当処理において、レジス
タ指定のビット表現のビット遷移を減少させるよう考慮
したレジスタ割当を行う。これにより、レジスタ番号の
類似性が向上し、例えばメモリ（メインメモリ）から命
令キャッシュへの命令語の転送におけるビット遷移数を
少なくすることができる。特に、命令スケジューリング
時に、クラスタリング（命令列のクラスタ分割）が行わ
れるクラスタ構成ＶＬＩＷにおいては、クラスタリング
により並列実行される命令のオペランドの関係を認識
し、既割当の他クラスタのレジスタ番号を参照して、ビ
ット遷移の少ないレジスタ番号の選択を行う。これによ
り、ＶＬＩＷ命令を構成する個別命令に関し、レジスタ
指定ビット表現の類似性の向上がなされ、例えばキャッ
シュミス発生時の消費電力の低減が可能なオブジェクト
プログラムを生成できる。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態を、図
面により詳細に説明する。

【００３５】図１は、本発明に係わるコンパイラの構成
とコンパイラが動作する計算機システムの構成例を示す
ブロック図であり、図２は、図１におけるコンパイラの
本発明に係わるコンパイル方法の処理手順例を示すフロ
ーチャートである。

【００３６】本例は、クラスタ構成ＶＬＩＷにおけるク
ラスタリング情報を利用したコンパイラのレジスタ割当
を、レジスタ番号指定フィールドのビット遷移を減少さ
せるように行うものであり、以下、本例での説明では、
コンパイラの中間語は、同等な命令語の形式で示す。ま
た、複数クラスタでの並列実行状況を明示するため、ク
ラスタ毎の実行命令を縦にならべた形式で表す。

【００３７】図１に示すように、本発明に係わるコンパ
イラを動作させる計算機システムは、ＣＰＵ（Central
Processing Unit）１、ＣＲＴやＴＦＴ等からなる表示
装置２、キーボードやマウス等からなる入力装置３、メ
インメモリとしての主記憶装置４、ＨＤＤ（Hard Disk
Drive）等からなる外部記憶装置５、および、光ディス
クなどの記録媒体６とのプログラムやデータの読み書き
を行う駆動装置７等により構成されている。

【００３８】主記憶装置４には、本発明に係わるコンパ
イラ１０と、コンパイル過程で必要となる中間語１１が
格納され、また、外部記憶装置５には、コンパイラ１０
のコンパイル対象となるソースプログラム８と、コンパ
イル結果であるオブジェクトプログラム９が格納され
る。

【００３９】コンパイラ１０は、記録媒体６に格納され
たプログラムおよびデータがＣＰＵ１により駆動装置７
を介して外部記憶装置５内にインストールされた後、こ
の外部記憶装置５から主記憶装置４にロードされたもの
であり、構文解析機能１２、命令スケジューリング処理
機能１３と命令配置テーブル１４、コード生成機能１
７、および、本発明に係わる機能としてのレジスタ割当
処理機能１５とレジスタ割当情報テーブル１６を有して
いる。

【００４０】このコンパイラ１０に基づくＣＰＵ１の処
理で、高水準言語で書かれたソースプログラム８から機
械語のオブジェクトプログラム９への変換が行われる。
この際、入力装置３より、ユーザからのコンパイラ起動
命令を受け付けて、コンパイラ終了メッセージや、エラ
ーメッセージが、表示装置２に表示される。

【００４１】このようなコンパイラ１０の動作を図２に
基づき説明する。

【００４２】まず、ステップＳ２０１の処理では、図１
の構文解析機能１２において、ソースプログラム８を入
力として字句構文解析を行ない、中間語１１を出力す
る。次のステップＳ２０２の処理では、この中間語１１
を入力とし、命令スケジューリング処理機能１３におい
て、逐次命令列を複数クラスタに配置する命令スケジュ
ーリング処理を行ない、中間語１１を出力する。

【００４３】さらに、ステップＳ２０３の処理では、レ
ジスタ割当処理機能１５において、中間語１１を入力と
し、この中間語中の変数にレジスタを割り当てた中間語
１１を出力する。そして、ステップＳ２０４の処理で
は、コード生成機能１７において、中間語１１を最終的
なオブジェクトプログラム９の形式に変換する。

【００４４】上述のステップＳ２０２における命令スケ
ジューリング処理機能１３による命令スケジューリング
処理動作の後の、ステップＳ２０３におけるレジスタ割
当処理機能１５によるレジスタの割り当て処理動作の詳
細を、次の図３を用いて説明する。

【００４５】図３は、図１におけるレジスタ割当処理機
能の本発明に係わる処理動作例を示すフローチャートで
ある。

【００４６】本図３に示す処理は、図１における命令ス
ケジューリング処理機能１３による命令スケジューリン
グ処理（ステップＳ２０２）の後、図１のレジスタ割当
処理機能１５が、レジスタの割当処理を行う際に、キャ
ッシュミス等による主記憶装置４からのデータの読み出
し時（メインメモリリード時）におけるビット遷移を認
識して、レジスタ割当を行う動作を詳細に示すものであ
り、そのレジスタ割当処理（ステップＳ２０３）は、主
に、変数情報登録処理（ステップＳ３０１）と、ビット
遷移変数登録処理（ステップＳ３０２）、ビット遷移変
数割当処理（ステップＳ３０５）、一般変数割当処理
（ステップＳ３０７）からなる。

【００４７】ステップＳ３０２でのビット遷移変数登録
処理では、まず、未処理命令ＣＮがあるか否かを判定し
（ステップＳ３０２１）、あれば、命令スケジュール処
理が配置した命令配置を調べて、未処理命令ＣＮのメモ
リ内直前配置命令ＰＮがあるかどうかを判定する（ステ
ップＳ３０２２）。

【００４８】メモリ内直前配置命令ＰＮが存在するとき
は、未処理命令ＣＮのオペランド変数をメモリ内直前配
置命令ＰＮのオペランド変数のビット遷移変数として登
録する（ステップＳ３０２３）。また、ステップＳ３０
２２の判定がＮｏのときおよびステップＳ３０２３の処
理終了後は、ステップＳ３０２１で次の未処理命令の有
無判定処理を行う。

【００４９】ステップＳ３０２１での判定がＮｏとなっ
た時点で、ステップＳ３０２でのビット遷移変数登録処
理を終了し、ステップＳ３０３の処理に進む。このステ
ップＳ３０３以降では、個別の変数に対するレジスタ割
当を行う。

【００５０】すなわち、まず未処理変数ｖが存在するか
否かを判定し（ステップＳ３０３）、存在した場合は、
未処理変数ｖがビット遷移変数か否かを判定する（ステ
ップＳ３０４）。Ｙｅｓ（未処理変数ｖがビット遷移変
数）であれば、ビット遷移変数割当処理を行い（ステッ
プＳ３０５）、Ｎｏであれば、一般変数割当処理を行う
（ステップＳ３０７）。

【００５１】ステップＳ３０５でのビット遷移変数割当
処理後は、未処理変数ｖが割当済みか否かを判定し（ス
テップＳ３０６）、未割当であれば（Ｎｏ）、ステップ
Ｓ３０７での一般変数割当処理を行い、割当済であれば
（Ｙｅｓ）、および、ステップＳ３０７での一般変数割
当処理終了後は、ステップＳ３０３での処理に戻り、次
の未処理命変数ｖの処理を行う。尚、ステップＳ３０３
での判定処理結果がＮｏとなった時点でレジスタ割当処
理（ステップＳ２０３）を終了する。

【００５２】尚、これら、変数情報登録処理（ステップ
Ｓ３０１）と、ビット遷移変数登録処理（ステップＳ３
０２）、ビット遷移変数割当処理（ステップＳ３０
５）、および、一般変数割当処理（ステップＳ３０７）
等の、レジスタ割当処理（ステップＳ２０３）の主要な
処理に関しては、後に、図１６〜図２０を用いてさらに
詳しく説明する。

【００５３】図４は、図１におけるコンパイラの詳細構
成例を示すブロック図である。

【００５４】本図４においては、図３で示したビット遷
移認識型レジスタ割当処理の入出力となる中間語やテー
ブル類の関係を示している。尚、中間語１１は全般的に
参照するため入出力関係は、主要なもののみを示してい
る。

【００５５】命令スケジューリング処理機能１３は、命
令スケジューリング前中間語１１ａを入力とし、命令配
置テーブル１４への登録および参照を行いながら中間語
ノードの配置位置を決定し、複数クラスタに命令を並列
化して配置した命令スケジューリング後の並列化中間語
１１ｂを生成する。

【００５６】レジスタ割当処理機能１５は、変数情報登
録処理部１５ａ、ビット遷移変数登録処理部１５ｂ、ビ
ット遷移変数割当処理部１５ｃ、一般レジスタ割当処理
部１５ｄで構成され、中間語１１ｂを入力とし、レジス
タ割当情報テーブル１６への登録および参照を行いなが
ら、レジスタ割当を行い、レジスタ割当後中間語１１ｃ
を生成する。

【００５７】このレジスタ割当情報テーブル１６は、各
エントリが割当対象である変数の情報を集めた変数テー
ブル１６ａ、各エントリが対応する中間語ノードの情報
を収集した命令ノードテーブル１６ｂ、変数間のビット
遷移の関係を解析したビット遷移変数テーブル１６ｃ、
変数へのレジスタ割当結果を格納するレジスタ割当テー
ブル１６ｄで構成される。

【００５８】変数情報登録処理部１５ａは、命令スケジ
ューリング後中間語１１ｂと命令配置テーブル１４を入
力とし、各エントリが割当対象である変数の情報を集め
た変数テーブル１６ａ、各エントリが対応する中間語ノ
ードの情報を収集した命令ノードテーブル１６ｂを生成
する。

【００５９】ビット遷移変数登録処理部１５ｂは、変数
テーブル１６ａ、命令ノードテーブル１６ｂを入力と
し、変数間のビット遷移の関係を解析したビット遷移変
数テーブル１６ｃを生成する。

【００６０】ビット遷移変数割当処理部１５ｃは、変数
テーブル１６ａ、命令ノードテーブル１６ｂ、ビット遷
移変数テーブル１６ｃを入力とし、レジスタ割当テーブ
ル１６ｄへの登録参照を行いながら、ビット遷移変数へ
のレジスタ割当を行う。

【００６１】一般レジスタ割当処理部１５ｄは、変数テ
ーブル１６ａ、命令ノードテーブル１６ｂを入力とし、
レジスタ割当テーブル１６ｄへの登録参照を行いなが
ら、一般変数へのレジスタ割当を行う。その最終的なレ
ジスタ割当結果は、命令スケジュール後中間語１１ｂ中
の変数を、レジスタ割当テーブル１６ｄの情報に従って
レジスタに変換したレジスタ割当後中間語１１ｃによっ
て示される。

【００６２】次に、具体的な適用例を用いて説明する
が、この具体例の説明のために、処理対象たる中間語の
例を説明する。

【００６３】本例のコンパイラは、複数クラスタを持つ
アーキテクチャに対するコンパイラであり、その並列化
中間語は、クラスタを表現できる形式が必要となる。

【００６４】本例の説明では、各クラスタに配置された
命令が同一サイクルに並列に実行されることを表現する
ため、実行サイクルを縦軸にとり、そのサイクルで実行
する命令（説明を簡単にするため、１サイクル当たり各
クラスタで１命令のみ実行可能とする）を横に配置する
ことにする。

【００６５】また、命令の中間語上での位置の指定は、
実行サイクルをサイクル位置（行番号で指定）、命令を
実行するクラスタをクラスタ位置（クラスタ番号で指
定）と呼ぶことにする。

【００６６】これにより、ある命令の並列化中間語上の
位置は、＜サイクル位置，クラスタ位置＞で示すことが
できる。尚、中間語がクラスタを意識する必要があるの
は、命令スケジューリング処理された中間語（図４にお
ける命令スケジューリング後中間語１１ｂ）以降におい
てであり、それ以前の中間語（命令スケジューリング前
中間語１１ａ）では、サイクル位置のみで命令を特定す
ることができる。

【００６７】本例において、命令語の構成は重要な意味
を持つ。一般に、命令語の命令フィールドやオペランド
フィールドの大きさ（ビットサイズ）は命令の種別によ
り異なる場合があり、オペランドが常に一定のビット位
置、幅を持つとは限らない。しかし、命令語中にオペラ
ンドを示すフィールドがあり、それらのオペランドフィ
ールドがビット遷移を引き起こす点に相違はない。

【００６８】本例では、命令語のビット列表現の類似性
を利用するものであり、先行命令と後続命令のオペラン
ド位置（ビット位置およびビット幅）の重なった範囲で
同様の処理を行うことが可能である。

【００６９】そこで、説明の簡略化のため、全ての命令
は図５に示した命令語構成を持つものとする。すなわ
ち、命令幅、命令フィールド、オペランドフィールドの
幅は、全て固定であると仮定する。また、命令語中のオ
ペランドの個数も、デスティネーションも含め、３個で
固定とする。尚、オペランドを３個要しない命令でも、
オペランドフィールドを占有する。

【００７０】また、本例の説明では、命令ノード中に出
現する変数や定数、レジスタを、全てオペランドと呼
び、出現位置の順に、オペランド（１）、オペランド
（２）、オペランド（３）と呼ぶ（命令によっては、オ
ペランドに変数等が存在しない場合もある）。従って、
代入命令の場合は、左辺（デスティネーション）がオペ
ランド（１）、右辺（ソース）がオペランド（２）であ
る。尚、本例では、演算のオペランドとなる変数は、全
て命令が配置されたクラスタでの使用に限られるものと
する。

【００７１】図８は、図４における命令スケジューリン
グ前中間語の構成例を示す説明図である。

【００７２】本図８に示す命令スケジューリング前中間
語１１ａは、全命令が逐次実行を想定した逐次中間列と
なっている。

【００７３】図９は、図４における命令スケジューリン
グ後中間語の構成例を示す説明図である。

【００７４】本図９に示す命令スケジューリング後中間
語１１ｂは、図８の命令スケジューリング前中間語１１
ａを命令スケジューリング処理により並列配置したもの
であり、各命令が複数クラスタに配置された並列化中間
語列となっている。

【００７５】例えば、２０１行では、「クラスタ０」
（中間語位置＜２０１，０＞）で命令「t01=0」、クラ
スタ１（中間語位置＜２０１，１＞）で命令「t11=2」
をそれぞれ実行することを表している。これらは、それ
ぞれ、図８における１０１行および１０４行の命令が並
列配置されたものである。

【００７６】図１０は、図４におけるレジスタ割当後中
間語の構成例を示す説明図である。

【００７７】本図１０に示すレジスタ割当後中間語１１
ｃは、図９におけるスケジューリング後中間語１１ｂに
レジスタ割当を行ったもの、すなわち、図９で示したス
ケジューリング後中間語１１ｂの各変数を、割当結果を
示すレジスタ割当テーブル１６ｄに従ってレジスタに置
き換えた中間語列である。

【００７８】以降、命令スケジューリング処理６、レジ
スタ割当処理２の細部の説明を行うが、その説明にあた
っては、図８の中間語を入力例とし、各種テーブルの出
力例を逐次示していくので、まず、各種テーブルの構成
例を説明してから、処理手順の説明を行う。

【００７９】以下、図１の命令配置テーブル１４、レジ
スタ割当情報テーブル１６の順にその構成例を述べる。

【００８０】図１１は、図１における命令配置テーブル
の構成例を示す説明図である。

【００８１】本図１１に示す命令配置テーブル１４は、
図１の命令スケジューリング処理６が、図４および図８
で示す命令スケジューリング前中間語１１ａを図４およ
び図９で示す命令スケジューリング後中間語１１ｂに変
換するために用いるテーブルであり、中間語１１に出現
する命令ごとに、エントリが作成される。

【００８２】各命令には、一意な命令番号が付与されて
おり、その命令番号により各エントリがアクセス可能と
なっており、各エントリは、命令番号欄１４ａ、出現行
番号欄１４ｂ、命令ノード欄１４ｃ、配置サイクル欄１
４ｄ、配置クラスタ欄１４ｅで構成される。

【００８３】命令番号欄１４ａには、命令配置テーブル
１４のエントリ番号が格納され、出現行番号欄１４ｂに
は、対応する命令ノードの命令スケジューリング前中間
語１１ａ上での行番号が格納される。

【００８４】命令ノード欄１４ｃは、中間語との関係を
明示的に示すための説明用フィールドであり、各エント
リの中間語表記を示した。配置サイクル欄１４ｄ、およ
び、配置クラスタ欄１４ｅは、それぞれ命令を配置する
サイクル位置（命令スケジュール語中間語１１ｂの行番
号で示す）と、クラスタ位置を示す欄であり、命令並列
化（クラスタリング）の結果が格納されている。

【００８５】尚、本命令配置テーブル１４の例は、図８
で示した命令スケジューリング前中間語１１ａに対して
命令スケジューリングを行った後の命令配置テーブル１
４の例でもあり、エントリ１４ｆとエントリ１４ｇは、
それぞれ中間語位置＜２０２，０＞、＜２０２，１＞で
あり、並列化後は同じサイクル位置「２０２」の「クラ
スタ０」、「クラスタ１」の命令となることが示されて
いる。

【００８６】図１２は、図４における変数テーブルの構
成例を示す説明図である。

【００８７】本例の変数テーブル１６ａは、図１のレジ
スタ割当情報テーブル１６における変数テーブルの構成
を示し、図４に示すレジスタ割当処理機能１５における
変数情報登録処理部１５ａにより、特に、図９の命令ス
ケジューリング後中間語例に対して求めたものである。

【００８８】このように、変数テーブル１６ａは、中間
語のレジスタ割当対象である変数の情報を格納するもの
であり、変数毎に１エントリ作成される。各エントリ
は、変数番号欄１６ａ１、変数名称欄１６ａ２、配置ク
ラスタ欄１６ａ３、出現範囲欄１６ａ４で構成される。

【００８９】変数番号欄１６ａ１には、変数テーブル１
６ａのエントリ番号が格納され、変数名称欄１６ａ２に
は、対応する変数の名称が格納される。配置クラスタ欄
１６ａ３には、変数が配置されるクラスタ番号が格納さ
れ、出現範囲欄１６ａ４には、変数の出現範囲が図９の
命令スケジューリング後中間語１１ｂの行番号の形式で
格納される。

【００９０】すなわち、変数テーブル１６ａにおけるエ
ントリ１６ａ５とエントリ１６ａ６は、それぞれ、図９
の中間語位置＜２０２，０＞および＜２０２，１＞の命
令ノードの第１オペランドに現れる変数「t02」と「t1
2」を表している。

【００９１】図１３は、図４における命令ノードテーブ
ルの構成例を示す説明図である。

【００９２】本例の命令ノードテーブル１６ｂは、図１
のレジスタ割当情報テーブル１６における命令ノードテ
ーブルの構成を示し、図４に示すレジスタ割当処理機能
１５における変数情報登録処理部１５ａにより、特に、
図９の命令スケジューリング後中間語例に対して求めた
ものである。

【００９３】このように、図１３に示す命令ノードテー
ブル１６ｂは、図９における命令スケジューリング後中
間語の命令ノード（中間語の命令を示すノード）の情報
を説明のためテーブル形式で表したもので、各エントリ
は、命令ノードの情報をテーブルに変換したものであ
り、中間語上の命令ノードと１対１に対応している。

【００９４】各エントリは、命令番号欄１６ｂ１、出現
行番号欄１６ｂ２、配置サイクル位置欄１６ｂ３、配置
クラスタ位置欄１６ｂ４、オペランド変数（１）欄１６
ｂ５、オペランド変数（２）欄１６ｂ６、オペランド変
数（３）欄１６ｂ７、ビット遷移元命令ノード欄１６ｂ
８で構成される。

【００９５】命令番号欄１６ｂ１には、命令ノードテー
ブルのエントリ番号が格納され、出現行番号欄１６ｂ２
には、当該エントリに対応する図４の命令スケジューリ
ング前中間語１１ａにおける命令ノードの出現位置が、
図８で示した当該中間語（１１ａ）の行番号の形式で示
してある。

【００９６】配置サイクル位置欄１６ｂ３と配置クラス
タ位置欄１６ｂ４には、図１と図４で示す命令スケジュ
ーリング処理機能１３が配置したスケジューリング位置
が、中間語位置の形式で格納される。オペランド変数
（１）欄１６ｂ５からオペランド変数（３）欄１６ｂ６
には、対応する中間語ノードのオペランドの情報が、図
１２に示す変数テーブル１６ａの変数番号の形式で格納
される。

【００９７】ビット遷移元命令ノード欄１６ｂ８には、
ビット遷移元命令ノードが、命令ノードテーブル１６ｂ
の行番号の形式で格納される。このビット遷移元命令ノ
ードは、１ＶＬＩＷ命令中に複数のクラスタに命令が配
置されているとき、後続クラスタ位置の命令が、先行ク
ラスタ位置の命令を、指し示すものである。

【００９８】このような命令ノードテーブル１６ｂにお
いて、エントリ１６ｂ９とエントリ１６ｂ１０は、それ
ぞれ、図９の中間語位置＜２０２，０＞、＜２０２，１
＞の命令ノードを表している。

【００９９】図１４は、図４におけるビット遷移変数テ
ーブルの構成例を示す説明図である。

【０１００】本例のビット遷移変数テーブル１６ｃは、
図１のレジスタ割当情報テーブル１６におけるビット遷
移変数テーブル１６ｃの構成を示し、図４に示すレジス
タ割当処理機能１５におけるビット遷移変数登録処理部
１５ｂにより求めたものである。

【０１０１】本例のビット遷移変数テーブル１６ｃは、
変数のビット遷移関係を格納するものであり、変数毎に
１エントリ作成される。各エントリは、変数番号欄１６
ｃ１、変数名称欄１６ｃ２、配置クラスタ位置欄１６ｃ
３、出現範囲欄１６ｃ４、ビット遷移対象変数欄１６ｃ
５で構成される。

【０１０２】変数番号欄１６ｃ１から出現範囲欄１６ｃ
４の各欄は、図１２の変数テーブル１６ａにおけるエン
トリ番号を示せば得られる情報を、説明の簡略化のため
設けてある。その内容は、図１２における変数テーブル
１６ａに対応する欄と同じなので、説明は省略する。ま
た、ビット遷移対象変数欄１６ｃ５は、メモリ上の命令
配置位置で直前に配置される可能性のある変数の集合を
格納する。

【０１０３】本例のビット遷移変数テーブル１６ｃは、
図９で示したスケジューリング後中間語に対して、図４
のビット遷移変数登録処理部１５ｂの処理後の例であ
り、エントリ１６ｃ７は、図９の中間語位置＜２０２，
１＞の命令ノードの１オペランドに現れる変数「t12」
を表している。そのビット遷移対象変数欄１６ｃ５がエ
ントリ１６ｃ６（エントリ番号「２」の変数名称「t0
2」）を要素として持っていることから、「t12」が「t0
2」のビット遷移変数の一つであるであることが分か
る。

【０１０４】図１５は、図４におけるレジスタ割当テー
ブルの構成例を示す説明図である。

【０１０５】本例のレジスタ割当テーブル１６ｄは、図
１のレジスタ割当情報テーブル１６におけるレジスタ割
当テーブルの構成を示し、図４に示すレジスタ割当処理
機能１５におけるビット遷移変数割当処理部１５ｃによ
り、図１４のビット遷移変数テーブルに基づき求めたも
のである。

【０１０６】このレジスタ割当テーブル１６ｄは、変数
に割り当てるレジスタを格納するものであり、変数毎に
１エントリ作成される。各エントリは、変数番号欄１６
ｄ１、変数名称欄１６ｄ２、配置クラスタ位置欄１６ｄ
３、出現範囲欄１６ｄ４、ビット遷移対象変数欄１６ｄ
５、割当レジスタ欄１６ｄ６で構成される。

【０１０７】変数番号欄１６ｄ１からビット遷移対象変
数欄１６ｄ５の各欄は、図１４のビット遷移変数テーブ
ル１６ｃにおける各エントリ番号を示せば得られる情報
を、説明の簡略化のため設けてある。その内容は、図１
４の対応する欄と同じなので、説明は省略する。割当レ
ジスタ欄１６ｄ６は、各エントリが示す変数（＝図１２
の変数テーブル１６ａの変数番号の示す変数）に割り当
てたレジスタを格納する。

【０１０８】図１５は、図９で示した中間語に対して図
４のレジスタ割当処理機能１５におけるビット遷移変数
割当処理部１５ｃによる処理を行った後のレジスタ割当
テーブル１６ｄの例を示しており、例えば、エントリ１
６ｄ７とエントリ１６ｄ８は、それぞれ、図９の中間語
位置＜２０２，０＞および＜２０２，１＞の命令ノード
の１オペランドに現れる変数「t02」、「t12」を表して
いる。その割当レジスタ欄１６ｄ６から、それぞれ「r
1」、「r1」に割り当てられたことが分かる。

【０１０９】以上で、本実施例で用いる各種テーブル構
成の説明を終り、以下、これらのテーブルを生成／参照
する各種処理の説明を順に行う。

【０１１０】図１６は、図１および図４における命令ス
ケジューリング処理機能の処理動作例を示すフローチャ
ートである。

【０１１１】図４における命令スケジューリング処理機
能１３は、逐次実行型の命令スケジュール前中間語１１
ａを逐次走査し、複数クラスタに対応した並列実行型の
命令スケジュール後中間語１１ｂを生成するが、この命
令スケジューリングは、全中間語を順にスケジューリン
グするのではなく、特定の手順で中間語をスケジューリ
ング単位に分割し、そのスケジューリング単位で中間語
をスケジューリングするのが一般的である。しかし、ス
ケジューリング中間語処理単位をどのようにするかは、
本発明においては本質的ではないので、以降の説明では
省略し、単に中間語を逐次走査して処理する形式とす
る。以下、その手順を説明する。

【０１１２】まず、スケジュール単位での相対命令実行
サイクル数ｐを０で初期化する（ステップＳ１６０
１）。次に、未処理の中間語ノードopがあるか否かを判
定し（ステップＳ１６０２）、全ての中間語ノードを処
理するまでステップＳ１６０３以下の処理を反復実行す
る。

【０１１３】op（未処理の中間語ノード）の処理では、
まず、opの配置クラスタＣを決定し（ステップＳ１６０
３）、命令配置テーブル１４に設定する。次に、現在の
配置領域で、opの命令配置が可能か否かを判定し（ステ
ップＳ１６０４）、配置不能な場合は、ステップＳ１６
０５で「ｐ＝ｐ＋１」として配置領域を広げ、ステップ
Ｓ１６０３以降で、再度命令配置を試みる。

【０１１４】ステップＳ１６０４で配置位置が決定した
場合は、配置クラスタＣと実行サイクル位置pが決定す
るので、そのスケジュール位置＜ｐ，Ｃ＞を命令配置テ
ーブルに登録後、ステップＳ１６０２に進み次の命令ノ
ードのスケジューリングを行う。

【０１１５】全ての命令ノードの配置位置が決定したと
ころで、処理を終了する。尚、命令配置テーブルから並
列化中間語を生成する処理は通常のコンパイル動作であ
り自明であるので省略する。

【０１１６】図１７は、図１におけるレジスタ割当処理
機能を構成する図４に示す変数情報登録処理部の処理動
作例を示すフローチャートである。

【０１１７】図４におけるレジスタ割当処理機能１５の
変数情報登録処理部１５ａは、命令スケジューリング後
中間語１１ｂおよび命令配置テーブル１４情報を入力と
し、変数テーブル１６ａと命令ノードテーブル１６ｂを
生成するものであり、その手順は以下のようになる。

【０１１８】まず、図１２に示す構成の変数テーブル１
６ａのエントリ番号veiを０で初期化する（ステップＳ
１７０１）。次に、未処理の中間語ノードＮがあるか否
かを判定し（ステップＳ１７０２）、未処理中間語ノー
ドＮがなくなるまで、ステップＳ１７０３以下の処理を
行う。

【０１１９】未処理中間語ノードＮがある場合には、ま
ず、図１３に示す構成の命令ノードテーブル１６ｂに新
規エントリeeを確保し、中間語ノードＮの情報を格納
（ステップＳ１７０３）する。次に、中間語ノードＮの
変数集合をovsとする（ステップＳ１７０４）。

【０１２０】ここで、ovs（中間語ノードＮの変数集
合）に未処理の変数ｖ（オペランド）があるかどうかを
調べ（ステップＳ１７０５）、未処理変数ｖがなくなれ
ばステップＳ１７０２に進み、次の中間語ノードに対す
る処理を行う。未処理変数ｖがあれば、この未処理変数
ｖが図１２の変数テーブル１６ａに登録済みか否かを判
定する（ステップＳ１７０６）。

【０１２１】この判定は、図１２の変数テーブル１６ａ
の変数名称欄１６ａ２が未処理変数ｖと一致するエント
リがあるかどうかで行う。まだ登録されていなければ、
「vei＝vei＋１」として、変数テーブル１６ａに、新規
の変数情報を登録し（ステップＳ１７０７）、既登録で
あった場合には、ステップＳ１７０５に進み、次のオペ
ランド（未処理変数ｖ）の処理を行う。

【０１２２】ステップＳ１７０２の判定で、全ての中間
語ノードを処理し終わった時点で処理を終了する。

【０１２３】図１８は、図１におけるレジスタ割当処理
機能を構成する図４に示すビット遷移変数登録処理部の
処理動作例を示すフローチャートである。

【０１２４】図４におけるレジスタ割当処理機能１５の
ビット遷移変数登録処理部１５ｂは、図１２に示す構成
の変数テーブル１６ａを入力とし、図１４に示すビット
遷移変数テーブル１６ｃを生成するものであり、その手
順は以下のようになる。

【０１２５】まず、未処理の（中間語）命令ノードＣＮ
があるか否かを判定し（ステップＳ１８０１）、未処理
命令ノードがなくなるまで、ステップＳ１８０２以下の
処理を行う。

【０１２６】未処理の命令ノードＣＮがある場合には、
未処理命令ノードＣＮとサイクル位置が同じ命令ノード
ＰＮがあるか否かを判定する（ステップＳ１８０２）。
当該命令ノードＰＮが存在しないときは、ステップＳ１
８０１に進み次の命令ノードの処理を行い、当該命令ノ
ードＰＮが存在するときは、未処理命令ノードＣＮおよ
び当該命令ノードＰＮのクラスタ位置をそれぞれ未処理
命令ＣＮＣ、ＰＮＣとして（ステップＳ１８０３）、Ｐ
ＮＣが未処理命令ＣＮＣのメモリ内直前クラスタ位置か
どうかを判定する（ステップＳ１８０４）。

【０１２７】ステップＳ１８０４の判定がＮｏのとき、
当該命令ノードＰＮは未処理命令ＣＮのメモリ内直前配
置命令ではないので、ステップＳ１８０１に進み、次の
命令ノードの処理を行し、ステップＳ１８０４の判定が
Ｙｅｓのときは、当該命令ノードＰＮは未処理命令ＣＮ
のメモリ内直前配置命令なので、ステップＳ１８０５以
降でオペランド毎にビット遷移変数の登録を行う。

【０１２８】このオペランド単位ビット遷移変数登録で
は、未処理命令ＣＮに未処理オペランドcnoがあるか否
かを判定し（ステップＳ１８０６）、Ｙｅｓであれば、
未処理オペランドがなくなるまでステップＳ１８０７以
降を実行する。

【０１２９】この未処理オペランドcnoに対する処理で
は、まず、未処理オペランドcnoのオペランド位置をnoi
とし（ステップＳ１８０７）、次に、当該命令ノードＰ
Ｎのオペランド位置noiの変数pnoを求め（ステップＳ１
８０８）、未処理オペランドcnoのビット遷移変数集合
にpno （の変数番号）を加え（ステップＳ１８０９）、
その後、ステップＳ１８０６に進み次の未処理オペラン
ドの処理を行う。

【０１３０】ステップＳ１８０６において未処理オペラ
ンドcnoがなくなったらステップＳ１８０１に進み、次
の中間語ノードの処理を行い、このステップＳ１８０１
の判定で、全ての中間語ノードを処理し終わった時点で
処理を終了する。

【０１３１】図１９は、図１におけるレジスタ割当処理
機能を構成する図４に示すビット遷移変数割当処理部の
処理動作例を示すフローチャートである。

【０１３２】図４におけるレジスタ割当処理機能１５の
ビット遷移変数割当処理部１５ｃは、図１２に示す変数
テーブル１６ａと図１４に示すビット遷移変数テーブル
１６ｃを入力とし、図１５に示すレジスタ割当テーブル
１６ｄとして割当結果を生成するものであり、その手順
は以下のようになる。

【０１３３】まず、現在レジスタ割当を行おうとしてい
る未処理変数をｖとし（ステップＳ１９０１）、以下の
ステップＳ１９０２からステップＳ１９０７で、未処理
変数ｖのビット遷移レジスタ集合RRSを求める。

【０１３４】すなわち、まず、未処理変数ｖのビット遷
移レジスタ集合RRSを空で初期化し（ステップＳ１９０
２）、その後、未処理変数ｖのビット遷移変数集合をRV
Sとする（ステップＳ１９０３）。次に、ビット遷移変
数集合RVSに未処理ビット遷移変数rvが存在するか否か
を判定する（ステップＳ１９０４）。

【０１３５】未処理ビット遷移変数rvが存在するとき
は、当該未処理ビット遷移変数rvが割当済みか否かを判
定し（ステップＳ１９０５）、割当済みの場合は、その
割当レジスタをrrとして（ステップＳ１９０６）、ビッ
ト遷移レジスタ集合RRSに加える（ステップＳ１９０
７）。

【０１３６】以上の処理をステップＳ１９０４の判定が
Ｎｏになるまで実行することで、未処理変数ｖのビット
遷移レジスタ集合RRSを求めることができる。

【０１３７】次に、ステップＳ１９０８からステップＳ
１９１５で、ビット遷移レジスタ集合RRSから未処理変
数ｖに割り当てるレジスタを選択する。すなわち、ビッ
ト遷移レジスタ集合RRSに未処理レジスタrrが存在する
か否かを判定し（ステップＳ１９０８）、存在すれば、
RS（求めるレジスタ集合）を全レジスタ集合で初期化し
（ステップＳ１９０９）、その後、RSに未処理レジスタ
rrに対する遷移数が最小となるレジスタmbtrが存在する
かどうかを判定する（ステップＳ１９１０）。

【０１３８】この判定は、未処理レジスタrrに対するRS
内の全要素（レジスタ番号）のビット遷移数を計算し、
ビット遷移数が少ない順にRSの要素をソートしておき、
順にビット遷移数最小レジスタmbtrを取り出せば容易に
実現できる。

【０１３９】ビット遷移数最小レジスタmbtr（複数ある
ときは任意の一つ）が存在しないときは、ステップＳ１
９１１に進み、ビット遷移レジスタ集合RRSから未処理
レジスタrrを除いてステップＳ１９０８，Ｓ１９０９に
進む。

【０１４０】また、ステップＳ１９１０でＹｅｓと判定
されたときは、ステップＳ１９１２で、未処理変数ｖが
未処理レジスタrrで割当可能かどうかを判定し、割当可
能な場合は、未処理変数ｖにビット遷移数最小レジスタ
mbtrを割当て（ステップＳ１９１４）処理を終了する。

【０１４１】また、ステップＳ１９１２の判定で、未処
理変数ｖがビット遷移数最小レジスタmbtrで割当不能な
場合は、レジスタ集合RSからビット遷移数最小レジスタ
mbtrを除いて（ステップＳ１９１３）、ステップＳ１９
１０に進む。ステップＳ１９１０でビット遷移数最小レ
ジスタmbtrがないと判断されたときは、レジスタ集合RS
のレジスタに対する処理が終了したことになるので、ビ
ット遷移レジスタ集合RRSから未処理レジスタrrを除い
て（ステップＳ１９１１）、ステップＳ１９０８に進
む。

【０１４２】ビット遷移レジスタ集合RRSが空となった
場合は、未処理変数ｖを未割当として（ステップＳ１９
１５）、ビット遷移変数割当処理部１５ｃではレジスタ
割当をしないことにして処理を終了する。

【０１４３】尚、ステップＳ１９１２において、ある変
数があるレジスタで割当可能かどうかの判定が行われる
が、これは図１２の変数テーブル１６ａにおける出現範
囲欄１６ａ４を参照することにより行われる。また、新
規に割り当てる変数の出現範囲において、既に割当てた
レジスタの出現範囲に重なりがない任意のレジスタが割
当可能であるが、本発明とは直接関係がないので詳細は
省略する。

【０１４４】図２０は、図１におけるレジスタ割当処理
機能を構成する図４に示す一般レジスタ割当処理部の処
理動作例を示すフローチャートである。

【０１４５】図４におけるレジスタ割当処理機能１５の
一般レジスタ割当処理部１５ｄは、図１２に示す変数テ
ーブル１６ａを入力とし、図１５に示すレジスタ割当テ
ーブル１６ｄとして割当結果を生成するものであり、そ
の手順は以下のようになる。

【０１４６】まず、現在レジスタ割当を行おうとしてい
る未処理変数をｖとする（ステップＳ２００１）。次
に、未処理変数ｖの割当可能レジスタ集合をCRSとし
（ステップＳ２００２）、この割当可能レジスタ集合CR
Sに未処理レジスタｃｒが存在するか否かを判定する
（ステップＳ２００３）。

【０１４７】未処理レジスタｃｒが存在するときは、未
処理変数ｖが未処理レジスタｃｒで割当可能かどうかを
判定し（ステップＳ２００４）、割当可能な場合は未処
理変数ｖに未処理レジスタｃｒを割当てて（ステップＳ
２００５）処理を終了する。また、未処理変数ｖが未処
理レジスタｃｒで割当不能な場合は割当可能レジスタ集
合CRSから未処理レジスタｃｒを除いて（ステップＳ２
００６）、ステップＳ２００３に進む。割当可能レジス
タ集合CRSが空となった場合は、未処理変数ｖをspill処
理して（ステップＳ２００７）処理を終了する。

【０１４８】尚、ステップＳ２００７におけるspill処
理は、大域的レジスタ割当処理において、レジスタ不足
により割当不能になるとき行う特別な処理であるが、本
発明とは直接関係がないので、詳しい説明は省略する。

【０１４９】以上で本例の主要な処理の説明を終える。
次に本例の効果を示すため、図２１において、本例のレ
ジスタ割当結果のビット遷移の例を挙げておく。

【０１５０】図２１は、図１のコンパイラによるコンパ
イル結果でのビット遷移例を示す説明図である。

【０１５１】本例は、図１０で示したレジスタ割当後中
間語の内、第３０２行目の特定のＶＬＩＷ命令（「クラ
スタ０」は「ｒ１＝ｒ０＋１」、「クラスタ１」は「ｒ
１＝ｒ０＋１」）に関するビット遷移を示しており、命
令フィールド（「ｃ０．ａｄｄｉ」、「ｃ１．ａｄｄ
ｉ」）のクラスタ指定ビット（「ｃ０＝１０」、「ｃ１
＝１１」）の相違による１ビットの他には、ビット遷移
はなく、このＶＬＩＷ命令全体でのビット遷移数が１で
あることがわかる。

【０１５２】このようなコンパイル結果を得ることがで
きる本例の効果を明確にするために、従来のレジスタ割
当技術について、図２２〜図２５を用いて述べる。

【０１５３】図２２は、従来技術におけるレジスタ割当
処理手順例を示すフローチャートであり、図２３は、図
２２におけるレジスタ割当処理で生成されるレジスタ割
当テーブルの構成例を示す説明図、図２４は、図２２に
おけるレジスタ割当処理で生成される中間語の構成例を
示す説明図、図２５は、図２４における中間語のビット
遷移例を示す説明図である。

【０１５４】図２２は、図３で示した本発明に係わる例
での命令スケジューリング処理Ｓ２０２とレジスタ割当
処理Ｓ２０３に対する従来技術における手順を示してお
り、レジスタ割当処理のステップがＳ２２０１となって
いる。図３と同様の処理には、同一のステップ符号を用
いている。すなわち、処理内容としては、図３で示した
本発明に特徴的なビット遷移変数登録処理（Ｓ３０２）
とビット遷移変数割当処理（Ｓ３０５）、およびそれら
に関連する処理がないだけである。

【０１５５】図２３は、図２２で示した従来技術におけ
るレジスタ割当処理（Ｓ２２０１）の割当結果を示すレ
ジスタ割当テーブルの例であり、この割当結果では、エ
ントリ２３０１で示すように、変数番号「５」のレジス
タ割当結果は「r0」であるが、図１５で示した本例のレ
ジスタ割当結果では、「r1」であることがわかる。

【０１５６】変数番号「５」の変数「t12」を割り当て
るとき、レジスタ「r0」も含め（「クラスタ１」の）全
レジスタが使用可能であり、ビット遷移変数の割当結果
（「r1」）を優先割当しないときは、レジスタの選択順
序に従って「r0」が割り当てられている。

【０１５７】図２４に示すレジスタ割当後中間語は、図
９におけるスケジューリング後中間語に、図２２に示す
従来のレジスタ割当を行ったもの、すなわち、図９で示
したスケジューリング後中間語の各変数を、図２３に示
す内容のレジスタ割当テーブルに従ってレジスタに置き
換えた中間語列である。

【０１５８】この図２４に示す従来のレジスタ割当処理
による割当結果の中間語の例では、中間語位置＜４０
２，０＞と＜４０２，１＞は、同一ＶＬＩＷ命令を構成
する命令であり、その第一オペランドの変数には、「r
1」と「r0」の異なるレジスタ番号が割り当てられてい
ることが分かる。

【０１５９】それ対して、本例の割当結果を示す図１０
では、中間語位置＜３０２，０＞と＜３０２、１＞で
は、双方とも、その第一オペランドの変数が「r1」にな
っていることが分かる。この結果、図２４で示す中間語
でのビット遷移は図２５で示すようになる。

【０１６０】すなわち、図２５においては、図２４で示
した従来技術におけるレジスタ割当処理結果の中間語の
内、特定のＶＬＩＷ命令（４０２行）に関するビット遷
移を示しており、命令フィールド（「c0.addi」、「c1.
addi」）のクラスタ指定ビット（「c0＝１０」、「c1＝
１１」）の相違による１ビットの他に、レジスタ番号の
相違（第１オペランドが「r1＝００００１」から「r0＝
０００００」）によるビット遷移がおこり、このＶＬＩ
Ｗ命令全体でのビット遷移数が「２」となっている。

【０１６１】これに対して、図１０に示した本例のレジ
スタ割当処理を行った結果を示す中間語では、同一ＶＬ
ＩＷ命令を構成する命令のオペランドのビット遷移を考
慮したレジスタ割当が行われているので、例えば、中間
語位置＜３０２，０＞と＜３０２，１＞の第一オペラン
ドには同一のレジスタ番号（「r1」）が割り当てられて
いる。

【０１６２】これは、図１４のビット遷移変数テーブル
１６ｃにおけるビット遷移対象変数欄１６ｃ５において
示すように、エントリ１６ｃ６が、エントリ１６ｃ７の
ビット遷移変数であることを利用している。すなわち、
図１４のビット遷移変数テーブル１６ｃにおける変数番
号「５」の変数「t12」は、変数番号「２」の変数「t0
2」に割り当てられたレジスタ「ｒ1」から、ビット遷移
が少ない変数番号を優先して選択しているためである。

【０１６３】以上、各図を用いて説明したように、本例
のコンパイラおよびコンパイル方法では、レジスタ指定
のビット表現のビット遷移を減少させるよう考慮したレ
ジスタ割当を行う。

【０１６４】すなわち、本例では、命令スケジューリン
グ処理において、予め定められたターゲットアーキテク
チャの命令配置制約に基づきプログラムを構成する命令
群を配置し、また、レジスタ割当処理において、命令ス
ケジューリング処理で配置された命令列に対するレジス
タ割当を行う際、このレジスタ割当処理において、命令
スケジューリング処理により配置した命令順序における
命令のビット列表現の遷移（ビット遷移）を認識し、こ
の命令ビット列表現の遷移の可能性に応じてレジスタを
選択する。

【０１６５】特に、本例では、ターゲットアーキテクチ
ャが、相互に通信可能な独立した演算手段と記憶手段を
備える処理構成単位であるクラスタを有するクラスタ構
成アーキテクチャであり、命令スケジューリング処理に
おいて、命令をクラスタに配分するクラスタリング処理
を行い、命令ビット列表現遷移の可能性の検出を、クラ
スタリング処理が関係付けた命令か否かで判断する。

【０１６６】また、このクラスタ構成アーキテクチャ
は、クラスタ内の独立した記憶手段であるレジスタに対
し、各クラスタに共通のビット列表現による指定が可能
であり、クラスタリング処理で関係付けた命令は、同一
サイクルに実行する異なるクラスタに配置した命令であ
る。そして、レジスタ割当処理においては、他クラスタ
の既割当レジスタの指定ビット表現との類似性に基づき
レジスタを選択する。

【０１６７】また、本例では、レジスタ指定ビット列表
現がレジスタ番号であり、レジスタ選択の際、他クラス
タの既割当レジスタと同一レジスタ番号を優先する。ま
た、本例では、レジスタ割当対象の解析情報を保持する
変数テーブル１６ａを備え、レジスタ割当の際、この変
数テーブル１６ａに従ってレジスタ選択を行う。さら
に、この変数テーブルが、同一サイクルに実行する異な
るクラスタに配置した命令の情報を保持する。

【０１６８】また、変数テーブル１６ａは、同一サイク
ルに実行する異なるクラスタに配置した命令に割り当て
られたレジスタの情報を備えている。そして、同一サイ
クルに実行する異なるクラスタに配置した命令に割り当
てられたレジスタとの類似性に基づきレジスタを選択す
る。特に、このレジスタ選択の際、同一サイクルに実行
する異なるクラスタに配置した命令に割り当てられたレ
ジスタを優先する。

【０１６９】このように、本例では、レジスタ割当処理
において、命令スケジューリング処理により配置した命
令順序における命令のビット列表現の遷移（ビット遷
移）を認識し、この命令ビット列表現の遷移の可能性に
応じてレジスタを選択することにより、レジスタ指定の
ビット表現のビット遷移を減少させるよう考慮したレジ
スタ割当を行う。

【０１７０】これにより、レジスタ番号の類似性が向上
し、例えば、メモリから命令キャッシュへの命令語の転
送におけるビット遷移が低減される。

【０１７１】特に、命令スケジューリング時に、クラス
タリング（命令列のクラスタ分割）が行われるクラスタ
構成ＶＬＩＷにおいては、クラスタリングにより並列実
行される命令のオペランドの関係を認識し、既割当の他
クラスタのレジスタ番号を参照して、ビット遷移の少な
いレジスタ番号の選択を行うので、ＶＬＩＷ命令を構成
する個別命令に関し、レジスタ指定ビット表現の類似性
の向上がなされ、例えばキャッシュミス発生時のキャッ
シュライン中のビット遷移の低減など、メインメモリリ
ード時におけるビット遷移の低減が可能となり、ビット
遷移に伴う電力消費を抑え、オブジェクトプログラムの
低消費電力化に寄与できる。

【０１７２】尚、本発明は、各図を用いて説明した例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能である。例えば、本例では、クラス
タ構成ＶＬＩＷプロセッサをターゲットとするコンパイ
ラを例として説明したが、他のプロセッサをターゲット
とするコンパイラにも適用可能である。

【０１７３】また、本例では、光ディスクを記録媒体と
して用いているが、ＦＤ（FlexibleDisk）等を記録媒体
として用いることでも良い。また、プログラムのインス
トールに関しても、通信装置を介してネットワーク経由
でプログラムをダウンロードしてインストールすること
でも良い。

【０１７４】

【発明の効果】本発明によれば、コンパイル時、ビット
遷移を少なくするよう考慮したレジスタ割当を行うこと
ができる。このレジスタ指定のビット遷移は、例えば命
令キャッシュミス時の消費電力に影響を与えるので、こ
のビット遷移を少なくすることにより、オブジェクトプ
ログラム実行時の低消費電力化が可能となる。特にクラ
スタ構成アーキテクチャをターゲットとするコンパイラ
においては、命令のクラスタ配置の情報を利用した命令
キャッシュミス時等における消費電力低減化が可能なオ
ブジェクトプログラムを生成できる。

【図面の簡単な説明】

【図１】本発明に係わるコンパイラの構成とコンパイラ
が動作する計算機システムの構成例を示すブロック図で
ある。

【図２】図１におけるコンパイラの本発明に係わるコン
パイル方法の処理手順例を示すフローチャートである。

【図３】図１におけるレジスタ割当処理機能の本発明に
係わる処理動作例を示すフローチャートである。

【図４】図１におけるコンパイラの詳細構成例を示すブ
ロック図である。

【図５】クラスタ構成ＶＬＩＷプロセッサにおける命令
語の構成例を示す説明図である。

【図６】図５における命令列のメモリ内での命令の配置
構成例を示す説明図である。

【図７】図６における４命令がメモリからキャッシュに
伝送される際のビット遷移を例示する説明図である。

【図８】図４における命令スケジューリング前中間語の
構成例を示す説明図である。

【図９】図４における命令スケジューリング後中間語の
構成例を示す説明図である。

【図１０】図４におけるレジスタ割当後中間語の構成例
を示す説明図である。

【図１１】図１における命令配置テーブルの構成例を示
す説明図である。

【図１２】図４における変数テーブルの構成例を示す説
明図である。

【図１３】図４における命令ノードテーブルの構成例を
示す説明図である。

【図１４】図４におけるビット遷移変数テーブルの構成
例を示す説明図である。

【図１５】図４におけるレジスタ割当テーブルの構成例
を示す説明図である。

【図１６】図１および図４における命令スケジューリン
グ処理機能の処理動作例を示すフローチャートである。

【図１７】図１におけるレジスタ割当処理機能を構成す
る図４に示す変数情報登録処理部の処理動作例を示すフ
ローチャートである。

【図１８】図１におけるレジスタ割当処理機能を構成す
る図４に示すビット遷移変数登録処理部の処理動作例を
示すフローチャートである。

【図１９】図１におけるレジスタ割当処理機能を構成す
る図４に示すビット遷移変数割当処理部の処理動作例を
示すフローチャートである。

【図２０】図１におけるレジスタ割当処理機能を構成す
る図４に示す一般レジスタ割当処理部の処理動作例を示
すフローチャートである。

【図２１】図１のコンパイラによるコンパイル結果での
ビット遷移例を示す説明図である。

【図２２】従来技術におけるレジスタ割当処理手順例を
示すフローチャートである。

【図２３】図２２におけるレジスタ割当処理で生成され
るレジスタ割当テーブルの構成例を示す説明図である。

【図２４】図２２におけるレジスタ割当処理で生成され
る中間語の構成例を示す説明図である。

【図２５】図２４における中間語のビット遷移例を示す
説明図である。

【符号の説明】

１：ＣＰＵ、２：表示装置、３：入力装置、４：主記憶
装置、５：外部記憶装置、６：記録媒体、７：駆動装
置、８：ソースプログラム、９：オブジェクトプログラ
ム、１０：コンパイラ、１１：中間語、１１ａ：命令ス
ケジュール前中間語、１１ｂ：命令スケジュール後中間
語、１１ｃ：レジスト割当後中間語、１２：構文解析機
能、１３：命令スケジューリング処理機能、１４：命令
配置テーブル、１４ａ：命令番号欄、１４ｂ：出現行番
号欄、１４ｃ：命令ノード欄、１４ｄ：配置サイクル
欄、１４ｅ：配置クラスタ欄、１４ｆ，１４ｇ：エント
リ、１５：レジスタ割当処理機能、１５ａ：変数情報登
録処理部、１５ｂ：ビット遷移変数登録処理部、１５
ｃ：ビット遷移変数割当処理部、１５ｄ：一般レジスタ
割当処理部、１６：レジスタ割当情報テーブル、１６
ａ：変数テーブル、１６ａ１：変数番号欄、１６ａ２：
変数名称欄、１６ａ３：配置クラスタ欄、１６ａ４：出
現範囲欄、１６ａ５，１６ａ６：エントリ、１６ｂ：命
令ノードテーブル、１６ｂ１：命令番号欄、１６ｂ２：
出現行番号欄、１６ｂ３：配置サイクル欄、１６ｂ４：
配置クラスタ欄、１６ｂ５：オペランド変数（１）欄、
１６ｂ６：オペランド変数（２）欄、１６ｂ７：オペラ
ンド変数（３）欄、１６ｂ８：ビット遷移元命令ノード
欄、１６ｂ９，１６ｂ１０：エントリ、１６ｃ：ビット
遷移変数テーブル、１６ｃ１：変数番号欄、１６ｃ２：
変数名称欄、１６ｃ３：配置クラスタ欄、１６ｃ４：出
現範囲欄、１６ｃ５：ビット遷移対象変数欄、１６ｃ
６，１６ｃ７：エントリ、１６ｄ：レジスタ割当テーブ
ル、１６ｄ１：変数番号欄、１６ｄ２：変数名称欄、１
６ｄ３：配置クラスタ欄、１６ｄ４：出現範囲欄、１６
ｄ５：ビット遷移対象変数、１６ｄ６：割当レジスタ、
１６ｄ７，１６ｄ８：エントリ、１７：コード生成機
能、２３０１：エントリ。

Claims

【特許請求の範囲】

【請求項１】予め定められたターゲットアーキテクチ
ャの命令配置制約に基づき、プログラムを構成する命令
群を配置する命令スケジューリング処理手段と、該命令
スケジューリング処理手段が配置した命令列に対するレ
ジスタ割当を行うレジスタ割当処理手段とを具備するコ
ンパイラであって、上記レジスタ割当処理手段は、上記
命令スケジューリング処理手段が配置した命令列に割り
当てるレジスタ番号を、メインメモリリード時における
ビット遷移が少なくなるよう割り当てる手段を有するこ
とを特徴とするコンパイラ。
【請求項２】請求項１に記載のコンパイラであって、
上記ターゲットアーキテクチャは、相互に通信可能な独
立した演算手段と記憶手段を備える処理構成単位である
クラスタを有するクラスタ構成アーキテクチャからな
り、上記命令スケジューリング処理手段は、命令を上記
クラスタに配分するクラスタリング処理を行う手段を有
し、上記レジスタ割当処理手段は、上記命令スケジュー
リング処理手段によりクラスタリング処理された命令列
に対して、上記ビット遷移を低減させるレジスタ番号の
割当を行う手段を有することを特徴とするコンパイラ。
【請求項３】請求項２に記載のコンパイラであって、
上記レジスタ割当処理手段は、上記命令スケジューリン
グ処理手段により配置された命令から、上記レジスタ番
号を割り当てる変数を抽出し、抽出した各変数の識別情
報を、各変数のクラスタ識別情報と配置識別情報とを対
応付けて登録する手段を有し、登録したクラスタ識別情
報と配置識別情報とに基づき、各変数に割り当てるレジ
スタ番号を特定することを特徴とするコンパイラ。
【請求項４】請求項２、もしくは、請求項３のいずれ
かに記載のコンパイラであって、上記レジスタ割当処理
手段は、異なるクラスタに配置されて同一サイクルに実
行される各命令列のそれぞれに割り当てるレジスタ番号
を類似させる手段を有することを特徴とするコンパイ
ラ。
【請求項５】請求項２から請求項４のいずれかに記載
のコンパイラであって、上記レジスタ割当処理手段は、
それぞれ異なるクラスタに配置されて同一サイクルに実
行される各命令列に割り当てるレジスタ番号を一致させ
る手段を有することを特徴とするコンパイラ。
【請求項６】予め定められたターゲットアーキテクチ
ャの命令配置制約に基づき、プログラムを構成する命令
群を配置する命令スケジューリング処理ステップと、該
命令スケジューリング処理ステップで配置した命令列に
対するレジスタの割当を行うレジスタ割当処理ステップ
とを具備するコンパイラのコンパイル方法であって、上
記レジスタ割当処理ステップでは、上記命令スケジュー
リング処理手順で配置した命令列のメインメモリリード
時におけるビット遷移が少なくなるように、レジスタ割
当を行うことを特徴とするコンパイル方法。
【請求項７】請求項６に記載のコンパイル方法であっ
て、上記ターゲットアーキテクチャは、相互に通信可能
な独立した演算手段と記憶手段を備える処理構成単位で
あるクラスタを有するクラスタ構成アーキテクチャから
なり、上記命令スケジューリング処理ステップでは、命
令を上記クラスタに配分するクラスタリング処理を行
い、上記レジスタ割当処理ステップでは、上記命令スケ
ジューリング処理ステップでクラスタリング処理された
命令列に対して、上記ビット遷移を低減させるレジスタ
割当を行うことを特徴とするコンパイル方法。
【請求項８】請求項７に記載のコンパイル方法であっ
て、上記レジスタ割当処理ステップでは、上記命令スケ
ジューリング処理ステップで配置された命令から、レジ
スタを割り当てる変数を抽出し、抽出した各変数の識別
情報を、各変数のクラスタ識別情報と配置識別情報とを
対応付けて登録し、登録したクラスタ識別情報と配置識
別情報とに基づき、各変数に割り当てるレジスタを特定
することを特徴とするコンパイル方法。
【請求項９】請求項７、もしくは、請求項８のいずれ
かに記載のコンパイル方法であって、上記レジスタ割当
処理ステップでは、異なるクラスタに配置されて同一サ
イクルに実行される各命令列のそれぞれに割り当てるレ
ジスタ番号を類似させることで上記ビット遷移を低減さ
せることを特徴とするコンパイル方法。
【請求項１０】請求項７から請求項９のいずれかに記
載のコンパイル方法であって、上記レジスタ割当処理ス
テップでは、異なるクラスタに配置されて同一サイクル
に実行される各命令列のそれぞれに割り当てるレジスタ
番号を一致させることで上記ビット遷移を低減させるこ
とを特徴とするコンパイル方法。