JP2003037143A

JP2003037143A - 不良原因解析システム、不良原因解析方法、不良原因解析プログラム、工業製品の製造方法

Info

Publication number: JP2003037143A
Application number: JP2001222925A
Authority: JP
Inventors: Kenichi Kadota; 健一門多
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-07-24
Filing date: 2001-07-24
Publication date: 2003-02-07

Abstract

(57)【要約】【課題】製造プロセスに起因したシステマティック不
良の検出を可能とし、不良の原因となったプロセスを特
定する。【解決手段】不良原因解析システムは、テスト装置２
０、歩留まり記憶装置１４、テスト結果記憶装置１５、
処理制御装置（ＣＰＵ）１００を含む。ＣＰＵ１００内
には歩留まり解析手段１６、面内発生位置解析手段１
７、面内相関解析手段１８、解析結果表示手段１９が内
蔵されている。テスト装置２０の結果から歩留まり解析
手段１６は歩留まりを算出する。面内発生位置解析手段
１７は、テスト装置２０の結果と歩留まり解析手段１９
が算出した歩留まりからウェハ面内のシステマティック
不良領域５を特定する。面内相関解析手段１８は、シス
テマティック不良領域５とプロセス管理データ６から不
良原因を特定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、工業製品の製造方
法及びこの工業製品の製造プロセスにおける歩留まり低
下の原因を解析するシステム、方法、更にはこのシステ
ムを制御するためのプログラムに関するものである。

【０００２】

【従来の技術】工業製品を大量生産する場合、一定の基
板上に工業製品の単位（以下において「工業製品ユニッ
ト」と言う）を２次元的に配列して、複数の工業製品ユ
ニットを同時に製造し、最後に、ダイシング等の手法に
より、各工業製品ユニットに分離する手法が用いられる
場合がある。このような場合、製造プロセスの不良によ
り、工業製品ユニットを配列した面上の一定の部分に偏
って不良品が分布することがある。常に一定の部分のみ
に偏って不良品が発生するのは、その製造装置（システ
ム）に起因した不良であろうから、「システマティック
不良」と呼ばれる。例えば、半導体ウェハ上に複数のチ
ップパターンが配列されている場合に、特定の製造プロ
セスにおいてシステマティック不良が発生する場合があ
る。このようなシステマティック不良の検出は、技術者
が、マップ表示されたウェハ面上のチップの電気測定結
果を観察することにより実施する。

【０００３】

【発明が解決しようとする課題】しかしながら、ウェハ
上の全チップパターンについて、全ウェハをチェックす
ることは時間的に難しい。また個人差等精度の問題があ
るので、発生しているシステマティック不良を見逃す恐
れがあった。この問題を解決するため、統計的にデータ
を処理してシステマティック不良を定量化する方法が提
案されてきた。この方法としては、例えば、「"Calcula
ting Defect Limited Yields from In-Line Inspection
s" in SEMICONDUCTOR INTERNATIONAL, JULY(1997) pp.2
06-208」で簡単に説明されている。この方法では、隣接
するいくつかのチップをグループ化し矩形領域とし、不
良歩留まりを算出していた。しかし、この方法では、矩
形領域がウェハ周上にあり、矩形領域全体がウェハ面内
に存在しない場合でも１つの矩形領域として扱っていた
ため、ウェハ面の端の方では精度が著しく劣化してい
た。このため、安定したモニターには難があった。又、
ウェハ面上にシステマティック不良による不良チップの
存在を検出したとしても、ウェハ面内におけるどの不良
チップがシステマティック不良による箇所であるかは特
定されなかった。このため、不良発生原因を効率よく解
析することができなかった。

【０００４】上記の問題を鑑み、本発明は、基板表面に
周期的に配列されたチップパターンの製品特性の測定結
果から、基板面内のシステマティック不良による不良成
分を簡単に特定することができ、かつ不良の原因となっ
た工程を特定することが可能な不良原因解析システム、
不良原因解析方法、不良原因解析プログラム、及び半導
体装置の製造方法を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、（イ）基板面上にマトリク
ス状にチップパターンとして配置された複数の工業製品
ユニットの製品特性をそれぞれ測定するテスト装置と、
（ロ）チップパターンの一定数を集合可能な矩形領域で
ある集合チップパターン領域と定義し、集合チップパタ
ーン領域毎に集合チップパターン領域中のチップパター
ンの存在比を重みとして積算し、テスト装置の結果か
ら、重みをもとに歩留まりを算出し、システマティック
不良を検出する歩留まり解析手段を具備する処理制御装
置と、（ハ）テスト装置の結果を保存するテスト結果記
憶装置と、（ニ）算出された歩留まりを保存する歩留ま
り記憶装置とを含む不良原因解析システムであることを
要旨とする。

【０００６】処理制御装置には、基板面上の不良チップ
パターンを中心とした複数のチップパターンを収納する
解析領域を抽出し、解析領域内の各チップパターンに、
不良チップパターンからの距離に応じた重み係数を与
え、重み係数をもとに解析領域内の距離による重み付歩
留まりを算出し、歩留まり解析手段の結果を用いて、シ
ステマティック不良成分の発生位置を特定する面内発生
位置解析手段と、システマティック不良成分の発生位置
と製造プロセスに用いる製造装置固有のデータとの相関
をとることにより不良発生原因となった製造プロセスを
決定する面内相関解析手段が含まれていてもよい。

【０００７】ここで、「基板」とは、半導体ウェハ、磁
気記録装置読み出しヘッド用基板等の複数のチップパタ
ーンを周期的に配列して、一連の工程により一度に大量
の工業製品を生産するための基体を言う。「製品特性」
には電気的特性、磁気的特性、光学的特性、結晶学的特
性等が含まれる。又、「テスト装置」とは、プローバー
やテスターなどを用い、ウェハ上のチップパターンに針
を当て、電流を流し、それぞれのチップパターンの良品
・不良品を判定する装置のことである。テスト装置は、
テスト結果を書き込んだウェハマップをモニターなどの
画面上に表示、保存する手段を持つ。又、「システマテ
ィック不良」とは、製造プロセスにおいて、特定のプロ
セスに係る製造装置（システム）に異常な部分があるこ
とを指し、そのため基板面上の特定の範囲のチップが不
良品となる。又、「製造プロセスに用いる製造装置固有
のデータ」とは、例えば、チップパターンの形成工程に
おける各工程毎にプロセス管理記憶装置に蓄積してある
不良面内分布等を含めた種々の特性に関するデータ等を
指す。

【０００８】又、「テスト結果記憶装置」とは、テスト
装置の測定結果を保存する記憶装置のことであり、「歩
留まり記憶装置」とは、歩留まり解析手段が算出する歩
留まりや不良成分の発生位置を保存する記憶装置のこと
である。

【０００９】又、「歩留まり解析手段」、「面内発生位
置解析手段」、「面内相関解析手段」は、処理制御装置
（ＣＰＵ）内に具備され、処理制御装置（ＣＰＵ）のプ
ログラム記憶装置からプログラムを読み出すことによ
り、それぞれの機能が実現可能となる。「歩留まり解析
手段」は、基板面上のチップパターンをグループ化した
矩形領域に存在比の重みを付与し、歩留まりを算出す
る。「面内発生位置解析手段」は、不良チップパターン
を中心とした矩形領域に中心チップパターンからの距離
を重み付けし、システマティック不良チップパターンの
面内発生位置を特定する。「面内相関解析手段」は、シ
ステマティック不良チップパターンとチップパターン形
成工程における定量データの相関をとり、不良の原因と
なった工程を究明する。

【００１０】又、ここで、「集合チップパターン領域」
とは、歩留まり解析手段により、基板面上の隣接する複
数のチップパターンを一定の最大許容チップパターン数
毎にグループ化した矩形領域のことである。「解析領
域」とは、面内発生位置解析手段により、基板面上の任
意の不良チップパターンを中心としてグループ化された
矩形領域である。

【００１１】本発明の第２の特徴は、基板面上にマトリ
クス状にチップパターンとして配置された複数の工業製
品ユニットの製品特性をそれぞれ測定し、測定結果をテ
スト結果記憶装置に保存する工程と、処理制御装置に内
蔵された歩留まり解析手段がシステマティック不良を検
出する不良原因解析工程とからなる不良原因解析方法で
あることを要旨とする。この不良原因解析工程には、
（イ）チップパターンの一定数を集合可能な矩形領域で
ある集合チップパターン領域と定義し、集合チップパタ
ーン領域毎に集合チップパターン領域中のチップパター
ンの存在比を重みとして積算するステップと、（ロ）テ
スト結果記憶装置から製品特性の測定結果を読み出し、
重みをもとに歩留まりを算出するステップと、（ハ）算
出された歩留まりと指標となる歩留まり値を比較し、シ
ステマティック不良か否かを判定するステップとからな
るステップが含まれる。

【００１２】又、この不良原因解析工程には、処理制御
装置に内蔵された面内発生位置解析手段が、（ニ）基板
面上の不良チップパターンを中心とした複数のチップパ
ターンを収納する解析領域を抽出し、解析領域内の各チ
ップパターンに、不良チップパターンからの距離に応じ
た重み係数を与えるステップと、（ホ）重み係数をもと
に基板面上の全不良チップパターンに対し、解析領域内
の距離による重み付歩留まりを算出するステップと、
（へ）不良チップパターンを距離による重み付歩留まり
の値により並べ替えるステップと、（ト）歩留まり解析
手段が算出した歩留まりからシステマティック不良発生
チップパターン数を算出するステップと、（チ）並び替
えの結果とシステマティック不良発生チップパターン数
とを用いて、システマティック不良チップパターンの位
置を抽出するステップと、処理制御装置に内蔵された面
内相関解析手段が、（リ）システマティック不良成分の
発生位置と製造プロセスに用いる製造装置固有のデータ
との相関をとるステップと、（ヌ）システマティック不
良成分の不良原因となった製造プロセスを決定するステ
ップとを更に含んでいてもよい。

【００１３】本発明の第３の特徴は、一連の複数の製造
プロセスにより基板面上にマトリクス状にチップパター
ンとして複数の工業製品ユニットを製造し、工業製品ユ
ニットの製品特性を測定し、その結果からシステマティ
ック不良を検出する不良原因解析システムを制御するた
めのプログラムであって、不良原因解析システムを構成
する処理制御装置の歩留まり解析手段に対して、（イ）
チップパターンの一定数を集合可能な矩形領域である集
合チップパターン領域と定義し、集合チップパターン領
域毎に集合チップパターン領域中のチップパターンの存
在比を重みとして積算する命令と、（ロ）テスト結果記
憶装置から製品特性の測定結果を読み出し、重みをもと
に歩留まりを算出する命令と、（ハ）算出された歩留ま
りと指標となる歩留まり値を比較し、システマティック
不良か否かを判定する命令とを与える不良原因解析プロ
グラムであることを要旨とする。

【００１４】又、不良原因解析プログラムは、処理制御
装置の面内発生位置解析手段に対して、（ニ）基板面上
の不良チップパターンを中心とした複数のチップパター
ンを収納する解析領域を抽出し、解析領域内の各チップ
パターンに、不良チップパターンからの距離に応じた重
み係数を与える命令と、（ホ）重み係数をもとに基板面
上の全不良チップパターンに対し、解析領域内の距離に
よる重み付歩留まりを算出する命令と、（へ）不良チッ
プパターンを距離による重み付歩留まりの値により並べ
替える命令と、（ト）歩留まり解析手段が算出した歩留
まりからシステマティック不良発生チップパターン数を
算出する命令と、（チ）並び替えの結果とシステマティ
ック不良発生チップパターン数とを用いて、システマテ
ィック不良チップパターンの位置を抽出する命令、処理
制御装置の面内相関解析手段に対して、（リ）システマ
ティック不良成分の発生位置と製造プロセスに用いる製
造装置固有のデータとの相関をとる命令と、（ヌ）シス
テマティック不良成分の発生原因となった製造プロセス
を決定する命令を含んでいてもよい。

【００１５】本発明の第４の特徴は、（イ）一連の複数
の製造プロセスにより、基板面上にマトリクス状にチッ
プパターンとして複数の工業製品ユニットを製造する工
程と、（ロ）工業製品ユニットの製品特性をそれぞれ測
定する工程と、（ハ）チップパターンの一定数を集合可
能な矩形領域である集合チップパターン領域と定義し、
集合チップパターン領域毎に集合チップパターン領域中
のチップパターンの存在比を重みとして積算し、測定の
結果から、重みをもとに歩留まりを算出し、システマテ
ィック不良を検出する工程と、（ニ）システマティック
不良の発生原因となった特定の製造プロセスに用いられ
る製造装置を修理・改造する工程とからなる工業製品の
製造方法であることを要旨とする。

【００１６】この工業製品の製造方法には、（ホ）基板
面上の不良チップパターンを中心とした複数のチップパ
ターンを収納する解析領域内の各チップパターンに、不
良チップパターンからの距離に応じた重み係数を与え、
重み係数をもとに解析領域内の距離による重み付歩留ま
りを算出し、システマティック不良成分の発生位置を特
定する工程と、（へ）システマティック不良成分の発生
位置と製造プロセスに用いる製造装置固有のデータとの
相関をとることにより特定の製造プロセスを検出する工
程とを更に含んでいてもよい。

【００１７】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。但し、図面は模式的なものであることに留意すべき
である。

【００１８】又、本発明の実施の形態では、工業製品の
製造方法として半導体製造工程を例にとり、不良原因解
析システム、不良原因解析方法、及びこの不良原因解析
システムを制御するプログラムについて説明する。

【００１９】（不良原因解析システム）図１に示すよう
に、本発明の実施の形態に係る不良原因解析システム
は、テスト装置２０、プロセス管理記憶装置１３、歩留
まり記憶装置１４、テスト結果記憶装置１５、処理制御
装置（ＣＰＵ）１００からなる。更に、処理制御装置
（ＣＰＵ）１００には、入力装置３４、出力装置３１、
プログラム記憶装置３２、データ記憶装置３３が接続さ
れている。更に、処理制御装置（ＣＰＵ）１００は、歩
留まり解析手段１６、面内発生位置解析手段１７、面内
相関解析手段１８、解析結果表示手段１９等のモジュー
ルを内蔵している。

【００２０】図１に示す製造プロセス１、製造プロセス
２、・・・・・、製造プロセスｍ−１、製造プロセスｍと
は、半導体を製造する過程においてシリコンウェハ上に
集積回路を作り込む前工程（ウェハ工程）における、酸
化工程、ＣＶＤ工程、リソグラフィー工程、エッチング
工程、イオン注入工程などの一連の製造プロセス、また
はそれらを複合した工程を指す。それらの製造プロセス
毎に膜厚、エッチング深さ、シート抵抗、拡散深さ、エ
ッチング速度、屈折率、赤外線吸収特性、ラマン分光特
性、ＳＩＭＳ等の定量分析結果などの定量データが取得
され、プロセス管理記憶装置１３に蓄積される。製造プ
ロセス１、製造プロセス２、・・・・・、製造プロセスｍ−
１、製造プロセスｍが終了したのち、ステップＳ３４の
テスト工程が行われる。

【００２１】ステップＳ３４におけるテスト工程は、ウ
ェハ上に周期的に配列されたチップパターン毎に製品特
性としての電気的測定を行い、各チップパターンを良
品、不良品に分類する工程である。このテスト工程（ス
テップＳ３４）は、プローバ等のテスト装置２０を用い
て行われ、そのウェハ毎のテスト結果は、テスト結果記
憶装置１５に保存される。

【００２２】入力装置３４は、キーボード、マウス等の
機器を指す。入力装置３４から入力操作が行われると対
応するキー情報が処理制御装置（ＣＰＵ）１００に伝達
される。出力装置３１は、モニタなどの画面を指し、液
晶表示装置（ＬＣＤ）、発光ダイオード（ＬＥＤ）パネ
ル、エレクトロルミネッサンス（ＥＬ）パネル等が使用
可能である。この出力装置３１は、処理制御装置（ＣＰ
Ｕ）１００の解析結果表示手段１９により制御され、解
析結果などを表示する。プログラム記憶装置３２は、シ
ステマティック不良歩留まりの解析、面内発生位置の解
析、面内相関の解析などを処理制御装置（ＣＰＵ）１０
０に実行させるためのプログラムを保存している。デー
タ記憶装置３３は、処理制御装置（ＣＰＵ）１００にお
ける演算において、計算途中や解析途中のデータを一時
的に保存する。

【００２３】歩留まり解析手段１６は、テスト結果記憶
装置１５に基づき、歩留まりを算出（算出方法について
は後述する）する。この算出手順は、プログラム記憶装
置３２から読み出されたプログラムに従って行われる。
算出途中に用いられる計算結果などはデータ記憶装置３
３に一時的に保存され、算出された歩留まりは歩留まり
記憶装置１４に保存される。歩留まり解析手段１６は、
歩留まりの値により、システマティック不良の可能性が
あるかどうかを判断する。システマティック不良の可能
性がある場合は、面内発生位置解析手段１７にその情報
を伝達する。

【００２４】面内発生位置解析手段１７は、システマテ
ィック不良の可能性があるウェハにおいて、テスト結果
記憶装置１５と歩留まり記憶装置１４のデータに基づ
き、不良成分のウェハ面内発生位置を特定する。特定方
法については後述する。この解析手順は、プログラム記
憶装置３２から読み出されたプログラムに従って行われ
る。不良成分の発生位置は歩留まり記憶装置１４に保存
される。その発生位置情報は面内相関解析手段１８に伝
達される。又、不良成分の面内発生位置は解析結果表示
手段１９により、出力装置３１により画面で確認するこ
とも可能である。

【００２５】面内相関解析手段１８は、歩留まり記憶装
置１４のウェハ面内発生位置とプロセス管理記憶装置１
３の相関を取ることにより、製造プロセス１、製造プロ
セス２、・・・・・、製造プロセスｍ−１、製造プロセスｍ
のうちの不良原因となった工程及びその工程に係る製造
装置（システム）を究明する。この解析手順は、プログ
ラム記憶装置３２から読み出されたプログラムに従って
行われる。この解析結果は、解析結果表示手段１９によ
り、出力装置３１により画面で確認することも可能であ
る。

【００２６】（不良原因解析方法）次に、本発明の実施
の形態に係る不良原因解析方法について、図２のフロー
チャートを用いて説明する。本発明の実施の形態に係る
不良原因解析は、通常、ウェハ上の全チップパターンに
ついて、全てのウェハを対象として行う。

【００２７】（イ）まず、ステップＳ１において、テス
ト装置２０を用いたテスト工程（図１のステップＳ３
４）により測定された電気的測定結果から図４に示すよ
うにウェハ上のチップパターンを良品チップパターン
（白抜きの四角形）・不良品チップパターン（斜線でハ
ッチングした四角形）に分類する。この分類結果はテス
ト結果記憶装置１５に保存される。

【００２８】（ロ）次に、ステップＳ２において、歩留
まり解析手段１６により、歩留まりを計算する。この歩
留まりの計算方法は、図３のフローチャートに示す手順
で行われる。

【００２９】（ハ）次に、ステップＳ３において、歩留
まり解析手段１６により、歩留まりが所定のクライテリ
ア以下であるかどうかを判定する。クライテリアとは、
これまでの経験により得られた指標となる歩留まりの基
準値のことである。歩留まりが所定のクライテリア以下
の低い値である場合、システマティック不良が発生して
いるのでステップＳ４に進む。歩留まりがクライテリア
以上の高い値である場合は、対象ウェハにおいてシステ
マティック不良は起きていないと認識し、処理を終了す
る。

【００３０】（ニ）ステップＳ４において、面内発生位
置解析手段１７により、システマティック不良部分の面
内発生領域を特定する。このシステマティック不良面内
発生領域の特定方法は、図７のフローチャートに示す手
順で行われる。

【００３１】（ホ）次に、ステップＳ５において、各ウ
ェハの特定したシステマティック不良発生領域とチップ
パターンの形成工程（製造プロセス）で得られたプロセ
ス管理データとの相関解析を実施する。ステップＳ６に
おいて、システマティック不良傾向と面内ばらつき傾向
が一致した場合は、その製造プロセスがシステマティッ
ク不良発生の原因となったプロセスとなり、その不良原
因が特定される。図１０では、プロセス管理データ６の
例として、ある製造プロセス後のウェハ厚さの５点測定
を行った部分に二重丸を付し、平均値と大きく異なるな
ど問題のあった部分を大きな二重丸で示している。図１
０は、この大きい二重丸がシステマティック不良発生領
域５と重なっているため、この工程においてシステマテ
ィック不良が発生している可能性があることを示してい
る。又、システマティック不良傾向と面内ばらつき傾向
が一致しなかった場合は、本処理を終了し、環境的な要
因や人為的な要因など、別の要因を検討する。

【００３２】（へ）システマティック不良の原因となっ
たプロセスが特定されれば、そのプロセスの見直し、そ
のプロセスに関連した製造装置の修理や改造を行い、シ
ステマティック不良の解析結果をフィードバックして次
のロットの歩留まりを改善することも可能である。

【００３３】以下に図２のステップＳ２における歩留ま
りの計算方法について図３を用いて詳しく説明する。（ａ）ステップＳ１１において、歩留まり解析手段１６
は、テスト結果記憶装置１５に保存されたチップパター
ンの配列を示すウェハマップを読み込む。このウェハマ
ップには、図４に示すように、対象ウェハのそれぞれの
チップパターンのテスト結果が表示、保存されている。

【００３４】（ｂ）次に、ステップＳ１２において、隣
接する各チップパターンを予め定めた矩形領域３_１１、
３_１２、・・・・・、３_７６にグループ化する。この矩形領
域３ _１１、３_１２、・・・・・、３_７６に配分されるチップ
パターンの最大数は、予め決められたものであり、３×
３チップ、５×５チップなどの正方形領域を基本とする
が、１×２チップ、２×１チップといった長方形領域で
も構わない。

【００３５】（ｃ）次に、ステップＳ１３において、矩
形領域３_１１、３_１２、・・・・・、３ _７６内の最大のチッ
プパターン数を確認する。矩形領域３_１１、３_１２、・・
・・・、３_７６内に収納可能な最大チップパターン数、即
ち「チップパターン枠数」は、３×３チップであれば
９、１×２チップであれば２と数える。ここで、各矩形
領域３_１１、３_１２、・・・・・、３_７６を、各矩形領域
_１１、３_１２、・・・・・、３_７ _６内でのチップパターンを
グループ化した「集合チップパターン領域」として定義
する。図５に示すように、集合チップパターン領域内に
ひとつでも不良チップパターンがあった場合は、その集
合チップパターン領域は不良品領域とみなす。（図５で
は、斜線でハッチングした集合チップパターン領域３
_１３、３_１４、３ _２２、３_２３、３_２４、３_２５、３
_３２、・・・・・、が不良品領域である。）この時、ウェハ
の外周付近の領域にある矩形領域３_１１、３_１２、３
_１３、３_１４、３_１５、３_１６、３_２１、３_２２、３
_２５、３_２６、３_３１、３_３６、３_４１、３_４６、３
_５１、３_５６、３_６１、３_６２、３_６５、３_６６、３
_７１、３_７２、３_７３、３_７４、３_７５、３_７６におい
ては、矩形領域３_１１、３_１２、・・・・・、３_７６の全て
のチップパターン枠に実際のチップパターンが存在しな
い。このため、ステップＳ１４において、矩形領
３_１１、３_１２、・・・・・、３_７６の全てのチップパター
ン枠に実際のチップパターンが存在するか判断し、実際
のチップパターンが矩形領域３_１１、３_１２、・・・・・、
３_７６のチップパターン枠の一部にしか存在しない場合
には、ステップＳ１５において、チップパターン存在率
を重みとして計算する。例えば３×３のグループ（集合
チップパターン領域）内に実際のチップパターンが３個
しか存在しない場合は、チップパターン枠数は９である
ので、そのグループは１チップではなく、３／９＝０．
３３チップとして計上する。この処理を行うことによ
り、ウェハ外周部と内部のバランスを保つことができ、
安定且つ高精度の計算処理を行うことが可能となる。

【００３６】（ｄ）次に、ステップＳ１６において、存
在率の重み付けを行った集合チップパターン領域による
ウェハマップに対して、全存在率重み付チップパターン
数の合計Ｎ_ＷＴ、存在率重み付不良チップパターン数の
合計Ｎ_ｆＷＴを計算する。「全存在率重み付チップパタ
ーン数の合計」Ｎ_ＷＴとは、存在率の重み付けを行った
矩形領域３_１１、３_１２、・・・・・、３_７６全ての値の合
計である。図５においては、全存在率重み付チップパタ
ーン数の合計Ｎ_ＷＴは、１８．８６となる。又、「存在
率重み付不良チップパターン数の合計」Ｎ_ｆＷＴとは、
存在率の重み付けを行った各矩形領域のうち斜線でハッ
チングした不良品領域３_１３、３_１４、３_２２、
３_２３、３_２４、３_２５、３_３２、・・・・・、と分類され
た矩形領域の値の合計である。図５においては、斜線で
ハッチングした重み付不良チップパターン数の合計Ｎ
_ｆＷＴは、１０．５４となる。

【００３７】（ｅ）次に、ステップＳ１７において、存
在率重み付歩留まりを算出する。チップパターンを矩形
領域化した際の存在率重み付歩留まりＹ_ｅは：Ｙ_ｅ＝１−Ｎ_ｆＷＴ／Ｎ_ＷＴ・・・・・（１）で計算される。図５のウェハマップにおいては、[1-(1
0.54/18.86)]＝0.44・・・・という値が得られる。矩形領域
３_１１、３_１２、・・・・・、３_７６に含められる最大チッ
プパターン数やその構成（１×２であるのか、２×１で
あるのかなどの矩形領域の形）は、いくつものモデルが
予め決められている。ステップＳ１８において、その全
モデルの存在率重み付歩留まり計算を行ったかを判断
し、全モデルに対する歩留まりを算出するまで、ステッ
プＳ１２〜Ｓ１７を繰り返す。

【００３８】（ｆ）次に、ステップＳ１９において、図
６に示すように、Ｘ軸に矩形領域内の最大チップパター
ン数を、Ｙ軸にステップＳ１７で算出した各矩形領域パ
ターンでの存在率重み付歩留まりをプロットする。Ｘ軸
に示す矩形領域内の最大チップパターン数が増加する、
つまり等価的なチップパターン面積が増加すると、１チ
ップパターン当たりのランダムに発生する欠陥数増加に
より歩留まりは低下する。この時の矩形領域内の最大チ
ップパターン数に対する歩留まりの振る舞いは、Ｙ_Ｓを
システマティック不良歩留まり、λを矩形領域化前の１
チップ当たりの致命欠陥数、Ｎを矩形領域内の最大チッ
プ数とすれば、ポアソン分布：Ｙ＝Ｙ_Ｓ＊ｅｘｐ（−λ＊Ｎ）・・・・・（２）あるいは、αをクラスタリングファクターとして、負の
二項分布：Ｙ＝Ｙ_Ｓ（１＋（λ＊Ｎ）／α）＾（−α）・・・・・（３）による関数で表される。そして、図６にプロットした歩
留まりデータに、（２）式のポアソン分布と（３）式の
負の二項分布のいずれか、あるいは双方の関数を最小二
乗法でフィッティングする。矩形領域内の最大チップパ
ターン数が０個となったとき、ランダムに発生する欠陥
の成分は取り除かれるため、Ｙ切片の値Ｙ _Ｓがシステマ
ティック不良として算出される。このシステマティック
不良Ｙ_Ｓを歩留まり記憶装置１４に保存する。

【００３９】（ｇ）又、ステップＳ２０において、各ウ
ェハがシステマティック不良歩留まりと上述したクラス
タリングファクターにより、ポアソン分布と二項分布の
どちらの傾向を持つウェハであるかを分類する。概し
て、ポアソン分布はグラデーションのかかったランダム
な分布を表し、二項分布は凝集した鋭いピークを持つ分
布を表す。

【００４０】以下に図２のステップＳ４におけるシステ
マティック不良面内発生領域の特定方法について図７を
用いて詳しく説明する。

【００４１】（ｉ）ステップＳ２１において、面内発生
位置解析手段１７は、テスト結果記憶装置１５に保存さ
れたウェハマップを読み込む。このウェハマップには、
対象ウェハのテスト結果が表示、保存されている。

【００４２】（ii）次に、ステップＳ２２において、図
８に示すように、任意の不良チップパターンを中心とし
た、例えば５×５チップを含む矩形領域からなる解析領
域３０を抽出する。この解析領域３０は、通常正方形の
領域とする。そして、ステップＳ２３において、解析領
域内に抽出された各チップパターンに中心チップパター
ンからの距離に応じて重み付けを行う。図８において
は、中心の不良チップパターンに３という重み付けを
し、その周辺のチップを距離に応じて、１刻みの値を重
み付けしている。即ち、中心の不良チップパターンに隣
接し、この不良チップパターンを囲む８個のチップパタ
ーンに２、一番外側に配列された１６個のチップパター
ンに１という重み付けをしている。この重み付けの値の
付け方は、図８に示す方法に限らず、経験データにより
様々な方法が考えられる。

【００４３】（iii）次に、ステップＳ２４において、
解析領域３０の内部で距離による重みを付加した場合で
の距離による重み付歩留まりＹ_ｄは：Ｙ_ｄ＝１−Ｎ_ｆｄＷＴ／Ｎ_ｄＷＴ・・・・・（４）で算出される。ここで、「距離による重み付チップパタ
ーン数の合計」Ｎ_ｄＷＴとは、図８に示すような抽出し
た解析領域３０内で重み付けを行ったチップパターンの
有する値全ての合計である。図８においては、距離によ
る重み付チップパターン数の合計Ｎ_ｄＷＴは、３５とな
る。又、「距離による重み付不良チップパターン数の合
計」Ｎ_ｆｄＷＴとは、重み付けを行った解析領域３０の
うち斜線で示した不良品チップパターンの値の合計であ
る。図８においては、重み付不良チップパターン数の合
計Ｎ_ｆｄＷＴは、１７となる。よって、図８の矩形領域
３０における距離による重み付歩留まりＹ_ｄは、[1-(17
/35)]＝0.51・・・・となる。距離による重み付歩留まりＹ
_ｄの値が低いほど、面内で異常発生したシステマティッ
ク不良である確率が高いため、この距離による重み付歩
留まりＹ_ｄの値は、システマティック不良を示す特徴値
として扱うことができる。

【００４４】（iV）ステップＳ２５において、ウェハ内
の全ての不良チップパターンに対して距離による重み付
歩留まりＹ_ｄが計算されたか判断し、計算されていない
場合は、各不良チップパターンに対してステップＳ２２
〜２４を繰り返す。

【００４５】（Ｖ）次に、ステップＳ２６において、各
不良チップパターンの特徴値として算出された距離によ
る重み付歩留まりＹ_ｄを値の小さい順に各不良チップパ
ターンを並べ替える。

【００４６】（Vi）次に、ステップＳ２７において、歩
留まり解析手段１６により算出されたシステマティック
不良歩留まりＹ_Ｓから、ウェハ面内で発生したシステマ
ティック不良発生チップパターン数Ｎ_ｓを：Ｎ_ｓ＝１−Ｙ_Ｓ・Ｎ_Ｇ・・・・・（５）として見積もる。ここで、グロスチップ数Ｎ_Ｇとはウェ
ハ上の全チップパターン数である。

【００４７】（Vii）次に、ステップＳ２８において、
ステップＳ２６の並べ替えの結果とステップＳ２７のシ
ステマティック不良発生チップパターン数Ｎ_ｓとを合わ
せて、システマティック不良発生チップパターンの位置
を特定する。具体的には、距離による重み付歩留まりＹ
_ｄの低い順から、計算されたシステマティック不良発生
チップパターン数分までが、システマティック不良発生
チップパターンとなる。

【００４８】（Viii）次に、ステップＳ２９において、
図９に示すように、システマティック不良チップパター
ンをシステマティック不良発生領域５としてウェハマッ
プ上に表示する。

【００４９】上記で説明した不良原因解析方法によれ
ば、ウェハ表面に周期的に配列されたチップパターンの
電気的特性の測定結果から、ウェハ面内のシステマティ
ック不良による不良成分を簡単に特定することができ、
かつ不良の原因となった工程を特定することが可能とな
る。

【００５０】（半導体装置の製造方法）次に、上述した
不良原因解析方法を用いた半導体装置の製造方法につい
て、図１１を参照して説明する。本発明における半導体
装置の製造方法は、パターン設計工程（図示せず）、ス
テップＳ３１におけるマスク製造工程、ステップＳ３２
のウェハ基板製造工程、ステップＳ３３の表面配線工
程、ステップＳ３４のテスト工程、ステップＳ３５の不
良原因解析工程と、ステップＳ３６のアセンブル工程、
ステップＳ３７の検査工程からなり、その後、ステップ
Ｓ３８の出荷工程へ流される。通常は、ステップＳ３１
のマスク製造工程までが準備段階であり、ステップＳ３
２〜Ｓ３５までの一連の工程がロット単位で繰り返し実
施される。ステップＳ３６、Ｓ３７は、ロットと連繋し
ていても良く、ロットと独立した工程として進められて
もよい。そして、一定の工業製品が蓄積された後、ステ
ップＳ３８の出荷工程に移る。以下、各工程の詳細につ
いて説明する。

【００５１】（イ）まず、プロセスシミュレーション、
デバイスシミュレーション、回路シミュレーション等の
結果をもとにＣＡＤシステムを用いて、ＬＳＩの表面パ
ターンを実現するために必要な枚数のマスクデータを作
成する。そして、半導体製造工程の各プロセスの段階に
対応したウェハ上の各層や内部構造をそれぞれ実施する
ために必要なマスクデータをもとに、ステップＳ３１で
電子ビーム露光装置等のパターンジェネレータを使用し
て、必要な枚数のマスク（レチクル）のセットを製造す
る。

【００５２】（ロ）次に、ステップＳ３２において、各
工程（製造プロセス）に必要なそれぞれのレチクルを用
いた逐次縮小露光装置（ステップ）によるフォトリソグ
ラフィー工程を繰り返すことにより半導体ウェハ上に複
数のチップパターンが周期的に配列され、微細加工がな
される（基板工程）。ステップＳ３２の詳細の一例を述
べると以下のようになる。まず、一定の製造プロセスｊ
−１の後、ステップＳ５１（製造プロセスｊ）におい
て、シリコン基板の表面上に、シリコン酸化膜が熱酸化
により形成されたとする。次に、ステップＳ５２（製造
プロセスｊ＋１）において、シリコン酸化膜上にフォト
レジストを塗布する。この後、ステップＳ５３（製造プ
ロセスｊ＋２）において、ステップＳ３１で製造したレ
チクルを用いて、フォトリソグラフィー工程を行い、フ
ォトレジストをステップ・アンド・リピート方式で露光
し、パターニングする。このフォトレジストをイオン注
入用マスクとして用いて、ステップＳ５４（製造プロセ
スｊ＋３）において、ｐ型もしくはｎ型の不純物イオン
をシリコン基板の表面に選択的に注入する。その後、ス
テップＳ５５（製造プロセスｊ＋４）でイオン注入マス
クとして用いたフォトレジストを除去する。そして、ス
テップＳ５６（製造プロセスｊ＋５）で熱処理すること
により、注入されたイオンを活性化し、所望の深さまで
ドライブイン（拡散）し、シリコン基板の内部に不純物
拡散領域を形成する。以下同様にして、製造プロセスｊ
＋６以降において、多結晶シリコン等の薄膜のＣＶＤ、
この薄膜をフォトリソグラフィーを用いてエッチングす
る工程等が続けられる。ここで説明したステップＳ５１
（製造プロセスｊ）〜Ｓ５６（製造プロセスｊ＋５）、
・・・・・、の各工程は、図１に示した製造プロセス１、製
造プロセス２、・・・・・、製造プロセスｍ−１、製造プロ
セスｍからなる一連の工程の一部に対応し、各製造プロ
セスに関する定量データが取得され、図１に示すよう
に、プロセス管理記憶装置１３に蓄積される。又、ここ
で挙げた酸化工程（Ｓ５１）、レジスト塗布工程（Ｓ５
２）、フォトリソグラフィー工程（Ｓ５３）、イオン注
入工程（Ｓ５４）等は、基板工程の一例であり、この他
に様々な工程（製造プロセス）を含んでいることはもち
ろんである。

【００５３】（ハ）次に、ステップＳ３３の表面配線工
程において、同様に各工程に必要なレチクルを用いてス
テッパーで所望のパターンを描画することにより基板表
面に対して配線処理が施される。ステップＳ３３の工程
の詳細の一部を説明すると以下のようになる。まず、ス
テップＳ３２の各工程を経たシリコンウェハに対し、更
に一定の工程が付加され、一定の製造プロセスｋ−１の
後に、ステップＳ６１（製造プロセスｋ）で、層間絶縁
膜（例えばシリコン酸化膜）をＣＶＤ法により形成する
とする。必要ならば、この表面を更にＣＭＰで平坦化す
る。更に、ステップＳ６２（製造プロセスｋ＋１）で、
層間絶縁膜の上にフォトレジストを塗布し、ステップＳ
６３（製造プロセスｋ＋２）のフォトリソグラフィー工
程によるフォトレジストをパターニングし、フォトレジ
ストからなるエッチングマスクを形成する。次に、ステ
ップＳ６４（製造プロセスｋ＋３）でこのエッチングマ
スクを用いて反応性イオンエッチング（ＲＩＥ）等のエ
ッチングを行い、層間絶縁膜に対するコンタクトホール
を形成する。そして、ステップＳ６５（製造プロセスｋ
＋４）でフォトレジストを除去し、表面を洗浄化した
後、ステップＳ６６（製造プロセスｋ＋５）で、コンタ
クトホール内にタングステン（Ｗ）等の金属をスパッタ
リング等により堆積する。その後、図示を省略するが、
再びフォトリソグラフィー工程による新たなエッチング
マスクを形成し（製造プロセスｋ＋６）、この金属膜を
パターニングする（製造プロセスｋ＋７）。更に、次の
層間絶縁膜を堆積し（製造プロセスｋ＋８）、同様な工
程を必要な多層配線構造が形成されるまで繰り返す。こ
こで説明したＳ６１（製造プロセスｋ）〜Ｓ６６（製造
プロセスｋ＋５）、・・・・・、の各工程も、図１に示した
製造プロセス１、製造プロセス２、・・・・・、製造プロセ
スｍ−１、製造プロセスｍからなる一連の工程の一部に
対応し、各プロセスに関する定量データが取得され、図
１に示すように、プロセス管理記憶装置１３に蓄積され
る。又、ここで挙げたＣＶＤ工程（Ｓ６１）、レジスト
塗布工程（Ｓ６２）、フォトリソグラフィー工程（Ｓ６
３）、エッチング工程（Ｓ６４）等は、表面配線工程の
一例であり、この他に様々な工程（製造プロセス）を含
んでいることはもちろんである。

【００５４】（ニ）次にステップＳ３４のテスト工程に
おいて、ウェハ上のチップパターンのパッドに針を当
て、電気的特性を測定する。この電気的特性の測定結果
により、各チップパターンを良品チップ、不良品チップ
に選別する。このテスト結果はモニター上に表示され、
更に図１に示すテスト結果記憶装置１５に保存される。

【００５５】（ホ）ステップＳ３５では、テスト結果記
憶装置１５からテスト結果を読み出し、図２に示すフロ
ーチャートに従い、不良と判断されたチップパターンが
システマティック不良に起因したものであるかどうか解
析を行う。解析方法は、上述したように、歩留まり解析
手段１６により、テスト結果１５からシステマティック
不良歩留まりを算出する。更に図７に示すフローチャー
トに従い、面内発生位置解析手段１７により、ウェハ面
内のシステマティック不良成分位置を特定し、面内相関
解析手段１８により、プロセス管理記憶装置との相関を
とり、システマティック不良原因を特定する。ここで、
システマティック不良を起こしている工程が特定できれ
ば、その工程の見直し、その工程に関連した半導体製造
装置の修理や改造を行う。そして、不良工程が薄膜の堆
積のやり直し等で対応できる場合には、不良の薄膜を全
面除去し、不良工程からやり直す。一方、工程のやり直
しが不可能な場合は、次のロットの工程から、修理や改
造をした半導体製造装置を用いるようにシステマティッ
ク不良の解析結果をフィードバックして次のロットの歩
留まりを改善することが可能である。

【００５６】（へ）前工程（ウェハ工程）が完了すれ
ば、ステップＳ７１のダイシング工程、ステップＳ７２
のマウント工程、ステップＳ７３のボンディング工程、
ステップＳ７４の封止工程等からなるアセンブル工程
（ステップＳ３６）を実施し、更にステップＳ３７の検
査工程において、半導体装置の性能・機能に関する特性
検査、リード形状・寸法状態、信頼性試験等の所定の検
査が行われる。

【００５７】上記で説明した半導体装置の製造方法によ
れば、テスト工程における結果から、製造プロセスの不
良に起因するシステマティック不良チップパターンを容
易に特定することができる。このシステマティック不良
チップパターンとプロセス管理記憶装置１３に蓄積され
た各製造プロセスに関する定量データを比較することに
より、不良原因となった工程（製造プロセス）を精度良
く検出することができる。そして、この不良工程（製造
プロセス）に関連した製造装置の修理や改造を行うこと
により、歩留まりの立ち上げに貢献することとなる。

【００５８】（その他の実施の形態）本発明は上記の実
施の形態によって記載したが、この開示の一部をなす論
述及び図面はこの発明を限定するものであると理解すべ
きではない。この開示から当業者には様々な代替実施の
形態、実施例及び運用技術が明らかとなろう。

【００５９】例えば、本発明の実施の形態では、歩留ま
り解析手段、面内発生位置解析手段、面内相関解析手段
を一つの処理制御装置（ＣＰＵ）内にあるとして説明し
たが、それらが二つあるいはそれ以上の処理制御装置に
分かれていても構わない。その際はそれらの処理制御装
置間でデータのやりとりが行えるようにバスなどで装置
間を接続しているとする。

【００６０】又、本発明の実施の形態として、半導体装
置の製造工程について記述したが、本発明は、磁気記録
装置読み出しヘッド用基板等の製造など一定の面積の基
板上に同時に複数のチップパターンを周期的に配列し
て、大量生産するような他の工業製品の製造工程に用い
ることが可能なことはもちろんである。

【００６１】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。

【００６２】

【発明の効果】本発明によれば、基板表面に周期的に配
列されたチップパターンの製品特性の測定結果から、基
板面内のシステマティック不良による不良成分を簡単に
特定することができ、かつ不良の原因となった工程を簡
単かつ迅速に特定することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る不良原因解析システ
ムのブロック図である。

【図２】本発明の実施の形態に係る不良原因解析方法を
示すフローチャートである。

【図３】本発明の実施の形態に係る歩留まり計算方法を
説明するフローチャートである。

【図４】本発明の実施の形態に係る歩留まり解析手段に
おいて、一定数のチップパターンを集合して矩形領域か
らなる集合チップパターン領域で構成したウェハマップ
の概略図である。

【図５】本発明の実施の形態に係る歩留まり解析手段に
おいて、集合チップパターン領域に対してチップパター
ン存在率の重みを付加したウェハマップの概略図であ
る。

【図６】本発明の実施の形態に係る歩留まり解析手段に
おいて、歩留まりと矩形領域内の最大チップパターン数
の関係を示す概略図である。

【図７】本発明の実施の形態に係るシステマティック面
内発生領域の特定方法を説明するフローチャートであ
る。

【図８】本発明の実施の形態に係るシステマティック不
良面内発生領域の特定方法において、中心不良チップパ
ターンからの距離による重みを付加した解析領域を示す
ウェハマップの概略図である。

【図９】本発明の実施の形態に係るシステマティック不
良面内発生領域の特定方法によって特定された、システ
マティック不良領域を表示したウェハマップの概略図で
ある。

【図１０】本発明の実施の形態に係るシステマティック
不良発生領域とプロセス管理データを比較したウェハマ
ップの概略図である。

【図１１】本発明の実施の形態に係る半導体装置の製造
方法を説明するためのフロー図である。

【符号の説明】

３_１１〜３_７６矩形領域（集合チップパターン領域）４歩留まり関数曲線５システマティック不良発生領域６プロセス管理データ１３プロセス管理記憶装置１４歩留まり記憶装置１５テスト結果記憶装置１６歩留まり解析手段１７面内発生位置解析手段１８面内相関解析手段１９解析結果表示手段２０テスト装置３０解析領域３１出力装置３２プログラム記憶装置３３データ記憶装置３４入力装置１００ＣＰＵ（処理制御装置）

Claims

【特許請求の範囲】

【請求項１】基板面上にマトリクス状にチップパター
ンとして配置された複数の工業製品ユニットの製品特性
をそれぞれ測定するテスト装置と、前記チップパターンの一定数を集合可能な矩形領域であ
る集合チップパターン領域と定義し、該集合チップパタ
ーン領域毎に該集合チップパターン領域中の前記チップ
パターンの存在比を重みとして積算し、前記テスト装置
の結果から、前記重みをもとに歩留まりを算出し、シス
テマティック不良を検出する歩留まり解析手段を具備す
る処理制御装置と、前記テスト装置の結果を保存するテスト結果記憶装置
と、前記算出された歩留まりを保存する歩留まり記憶装置と
を含むことを特徴とする不良原因解析システム。
【請求項２】前記処理制御装置は、前記基板面上の不
良チップパターンを中心とした複数のチップパターンを
収納する解析領域を抽出し、該解析領域内の各チップパ
ターンに、前記不良チップパターンからの距離に応じた
重み係数を与え、該重み係数をもとに前記解析領域内の
距離による重み付歩留まりを算出し、前記歩留まり解析
手段の結果を用いて、前記システマティック不良成分の
発生位置を特定する面内発生位置解析手段を更に含むこ
とを特徴とする請求項１に記載の不良原因解析システ
ム。
【請求項３】前記処理制御装置は、前記システマティ
ック不良成分の発生位置と製造プロセスに用いる製造装
置固有のデータとの相関をとることにより不良発生原因
となった製造プロセスを決定する面内相関解析手段を更
に含むことを特徴とする請求項２に記載の不良原因解析
システム。
【請求項４】基板面上にマトリクス状にチップパター
ンとして配置された複数の工業製品ユニットの製品特性
をそれぞれ測定し、該測定結果をテスト結果記憶装置に
保存する工程と、処理制御装置に内蔵された歩留まり解析手段が、以下の
各ステップにより、システマティック不良を検出する不
良原因解析工程とを含むことを特徴とする不良原因解析
方法。（イ）前記チップパターンの一定数を集合可能な矩形領
域である集合チップパターン領域と定義し、該集合チッ
プパターン領域毎に前記集合チップパターン領域中の前
記チップパターンの存在比を重みとして積算するステッ
プ（ロ）前記テスト結果記憶装置から前記製品特性の測定
結果を読み出し、前記重みをもとに歩留まりを算出する
ステップ（ハ）前記算出された歩留まりと指標となる歩留まり値
を比較し、システマティック不良か否かを判定するステ
ップ
【請求項５】前記不良原因解析工程は、前記処理制御
装置に内蔵された面内発生位置解析手段を用いて、以下
の各ステップを更に実施することを特徴とする請求項４
に記載の不良原因解析方法。（ニ）前記基板面上の不良チップパターンを中心とした
複数のチップパターンを収納する解析領域を抽出し、該
解析領域内の各チップパターンに、前記不良チップパタ
ーンからの距離に応じた重み係数を与えるステップ（ホ）該重み係数をもとに前記基板面上の全不良チップ
パターンに対し、前記解析領域内の距離による重み付歩
留まりを算出するステップ（へ）前記不良チップパターンを前記距離による重み付
歩留まりの値により並べ替えるステップ（ト）前記歩留まり解析手段が算出した歩留まりからシ
ステマティック不良発生チップパターン数を算出するス
テップ（チ）前記並び替えの結果と前記システマティック不良
発生チップパターン数とを用いて、システマティック不
良チップパターンの位置を抽出するステップ
【請求項６】前記不良原因解析工程は、前記処理制御
装置に内蔵された面内相関解析手段を用いて、以下の各
ステップを更に実施することを特徴とする請求項５に記
載の不良原因解析方法。（リ）前記システマティック不良成分の発生位置と製造
プロセスに用いる製造装置固有のデータとの相関をとる
ステップ（ヌ）前記システマティック不良成分の発生原因となっ
た製造プロセスを決定するステップ
【請求項７】一連の複数の製造プロセスにより基板面
上にマトリクス状にチップパターンとして複数の工業製
品ユニットを製造し、該工業製品ユニットの製品特性を
測定し、その結果からシステマティック不良を検出する
不良原因解析システムを制御するためのプログラムであ
って、前記不良原因解析システムを構成する処理制御装
置の歩留まり解析手段に対して、前記チップパターンの一定数を集合可能な矩形領域であ
る集合チップパターン領域と定義し、該集合チップパタ
ーン領域毎に前記集合チップパターン領域中の前記チッ
プパターンの存在比を重みとして積算する命令と、テスト結果記憶装置から前記製品特性の測定結果を読み
出し、前記重みをもとに歩留まりを算出する命令と、前記算出された歩留まりと指標となる歩留まり値を比較
し、システマティック不良か否かを判定する命令とを与
えることを特徴とする不良原因解析プログラム。
【請求項８】前記処理制御装置の面内発生位置解析手
段に対して、前記基板面上の不良チップパターンを中心とした複数の
チップパターンを収納する解析領域を抽出し、該解析領
域内の各チップパターンに、前記不良チップパターンか
らの距離に応じた重み係数を与える命令と、該重み係数をもとに前記基板面上の全不良チップパター
ンに対し、前記解析領域内の距離による重み付歩留まり
を算出する命令と、前記不良チップパターンを前記距離による重み付歩留ま
りの値により並べ替える命令と、前記歩留まり解析手段が算出した歩留まりからシステマ
ティック不良発生チップパターン数を算出する命令と、前記並び替えの結果と前記システマティック不良発生チ
ップパターン数とを用いて、システマティック不良チッ
プパターンの位置を抽出する命令とを更に与えることを
特徴とする請求項７に記載の不良原因解析プログラム。
【請求項９】前記処理制御装置の面内相関解析手段に
対して、前記システマティック不良成分の発生位置と製造プロセ
スに用いる製造装置固有のデータとの相関をとる命令
と、前記システマティック不良成分の発生原因となった製造
プロセスを決定する命令とを更に与えることを特徴とす
る請求項８に記載の不良原因解析プログラム。
【請求項１０】一連の複数の製造プロセスにより、基
板面上にマトリクス状にチップパターンとして複数の工
業製品ユニットを製造する工程と、前記工業製品ユニットの製品特性をそれぞれ測定する工
程と、前記チップパターンの一定数を集合可能な矩形領域であ
る集合チップパターン領域と定義し、該集合チップパタ
ーン領域毎に該集合チップパターン領域中の前記チップ
パターンの存在比を重みとして積算し、前記測定の結果
から、前記重みをもとに歩留まりを算出し、システマテ
ィック不良を検出する工程と、前記システマティック不良の発生原因となった特定の製
造プロセスに用いられる製造装置を修理・改造する工程
とからなることを特徴とする工業製品の製造方法。
【請求項１１】前記基板面上の不良チップパターンを
中心とした複数のチップパターンを収納する解析領域内
の各チップパターンに、前記不良チップパターンからの
距離に応じた重み係数を与え、該重み係数をもとに前記
解析領域内の距離による重み付歩留まりを算出し、前記
システマティック不良成分の発生位置を特定する工程
と、前記システマティック不良成分の発生位置と製造プロセ
スに用いる製造装置固有のデータとの相関をとることに
より前記特定の製造プロセスを検出する工程とを更に含
むことを特徴とする請求項１０に記載の工業製品の製造
方法。