JP2002525708A - Ｄｓｐメモリ内に位置する複素ベクトルにアクセスする方法および装置 - Google Patents

Ｄｓｐメモリ内に位置する複素ベクトルにアクセスする方法および装置

Info

Publication number
JP2002525708A
JP2002525708A JP2000570665A JP2000570665A JP2002525708A JP 2002525708 A JP2002525708 A JP 2002525708A JP 2000570665 A JP2000570665 A JP 2000570665A JP 2000570665 A JP2000570665 A JP 2000570665A JP 2002525708 A JP2002525708 A JP 2002525708A
Authority
JP
Japan
Prior art keywords
fixed displacement
register
address
memory
exponential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2000570665A
Other languages
English (en)
Inventor
ギル ナベ
エラン ウェインガーテン
Original Assignee
インフィネオン テクノロジーズ エージー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インフィネオン テクノロジーズ エージー filed Critical インフィネオン テクノロジーズ エージー
Publication of JP2002525708A publication Critical patent/JP2002525708A/ja
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/35—Indirect addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30101—Special purpose registers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Complex Calculations (AREA)

Abstract

(57)【要約】 デジタル信号処理装置のメモリ内で複素ベクトル成分の実数部分と虚数部分に効果的にアクセスするための方法および装置が、新しい処理装置アドレッシングである固定変位モードに組み込むことによって実行される。付加レジスター、固定変位レジスターおよび付加制御フラグ、固定変位構成ビットが必要である。使用方法は単一アドレス・レジスターのみを必要とし、指数アドレッシングのために使用される通常のオフセット・レジスターの使用を必要とせず、オフセット・レジスターは事後修正および（または）ビット反転を同時にするために保有している。共通アドレス・スペースを共有するデュアル・メモリ・スペースは必要とせず、これによってメモリ管理が簡略化され、また方法および装置が全てのアドレッシングと共用できる。

Description

【発明の詳細な説明】
【０００１】 （技術分野および従来技術） 本発明は処理装置メモリ・アドレッシングおよびメモリ・アドレス発生の方法
、および、より詳しくはデジタル信号処理装置（ＤＳＰ）のメモリに記憶された
複素ベクトルにアクセスする方法に関する。
【０００２】 図１はデジタル信号処理装置のような処理装置の一般的な従来技術のアドレス
発生ユニット（ＡＧＵ）１０２を示す。用語「処理装置（プロセッサ）」は、こ
こでは、これに限定するものではないが、デジタル信号処理装置のようなあらゆ
るデータ処理デバイスを意味する。ＡＧＵ１０２は、普通、メモリ・データ・ア
クセスのためのレジスター・セットを含んでいる。各レジスター・セット１１０
は一般的に三つのレジスターを含んでいる：すなわち、 １． Ｒｎ で示したアドレス・レジスター（ポインター）１０４と； ２． Ｎｎ で示したオフセット・レジスター１０６と； ３． Ｍｎ で示したバッファ長レジスター１０８であり、
【０００３】 ここに、ｎ＝１．．．Ｋは一連の添字、また、Ｋは処理装置アドレス発生ユニ
ット内の既存セットの数である。
【０００４】 用語「アレイ」は、ここでは処理装置メモリ内の複数の位置を意味し、全ての
それぞれの位置が固定ベース・アドレスに関連する添字によってアクセスでき、
添字には全て定数が掛けられる。用語「ベクトル」は、ここではこの種のアレイ
内に記憶された複数のデータ値を意味し、また用語「成分（コンポーネント）」
は、ここではこの種のベクトルのデータ値を意味する。用語「複素数」は、ここ
では普通の数学的観念における「実数部分」と「虚数部分」からなる一対の数を
含み、ただしこれに限定するものではない、「第１部分」と「第２部分」を意味
する。用語「複素ベクトル」は、ここでは同数の要素を有する一対のベクトルを
意味する。用語「第１アレイ」は、ここでは複素ベクトルのベクトル対の第１部
分（ないしベクトル）を含む処理装置メモリ内のアレイを意味し、また、用語「
第２アレイ」は、ここでは複素ベクトルのベクトル対の第２部分（ないしベクト
ル）を含む処理装置メモリ内のアレイを意味する。複素ベクトルは普通の数学的
観念における複素数のベクトルからなり、複素ベクトルの実数が第１アレイに、
また複素ベクトルの虚数が第２アレイに記憶される。別の方法として、複素ベク
トルは普通の数学的観念における複素数のベクトルからなり、複素ベクトルの実
数が第２アレイに、また複素ベクトルの虚数が第１アレイに記憶される。さらな
る別の方法として、本発明による複素ベクトルは普通の数学的観念における複素
数を表す必要のない任意のデータ値の二つのベクトルからなる。さらに、処理装
置メモリに関する用語「アクセス」および「アクセッシング」は、ここでは処理
装置メモリ内でのアドレスの発生を意味し、また、両者とも処理装置メモリ内に
データ値を記憶することだけではなく、処理装置メモリから記憶されたデータ値
を検索することに関係する。
【０００５】 複素ベクトルを処理しようとするとき、第１アレイと第２アレイが普通、処理
装置メモリ・アーキテクチャに依存してメモリ内の異なるアドレスか、または異
なるメモリ・スペースに配置される。二つの異なるアドレス・レジスターの間接
アドレッシング内で複素ベクトルにアクセスするために、第１アレイ用のアドレ
ス・レジスターと、第２アレイ用のアドレス・レジスターが必要とされる。この
アプローチの限界は、アドレス・レジスターはデジタル信号処理装置アプリケー
ションにおいて非常に高価なリソースであるということである。第１アレイと第
２アレイが同じメモリに配置される場合において、単一アドレス・レジスターと
オフセット・レジスターがアクセスのために使用できる。このアプローチは、ア
ドレス・レジスター自体が第１アレイを指し、またオフセット・レジスターが第
１アレイと第２アレイ間のオフセットを含んでおれば、使用することができる。
このような場合において、アドレス・レジスター（Ｒｎ）を使用する間接アドレ
ッシングによって第１アレイにアクセスすることができ、またアドレス・レジス
ターとそのオフセット・レジスター（すなわち、Ｒｎ＋Ｎｎ）を使用する指数間
接アドレッシングによって第２アレイにアクセスすることができる。しかし、ビ
ット−逆／事後修正バイ・ステップ（ｂｉｔ−ｒｅｖｅｒｓａｌ ａｎｄ ｐｏ
ｓｔ−ｍｏｄｉｆｉｃａｔｉｏｎ−ｂｙ−ｓｔｅｐ）アドレッシングにおいて、
オフセット・レジスターは使用状態にあり、また指数間接アドレッシングのため
には利用できない。従って、指数間接アドレッシングを使用するときは、二つの
アドレス・レジスターが複素ベクトル・アクセスのために必要である。このよう
な状況は、ビット−逆・アドレッシングが使用されているＦＦＴアルゴリズムに
発生し、事後修正バイ・ステップ・アドレッシングが使用されている複素信号の
デシメーションが使用されるというように発生する（既存のデジタル信号処理装
置アーキテクチャの分野および説明の概略は、バークレー・デザイン・テクノロ
ジイ・インコーポレイテッド、１９９５による「ＤＳＰ処理装置に対するバイヤ
ーズ・ガイド」に見つけることができる）。
【０００６】 ほとんどの既存のデジタル信号処理装置はこのメモリ・アクセス問題を解決で
きず、また、従って、二つの異なるアドレス・レジスターが普通、オフセット・
レジスターが使用されているときに、複素ベクトルにアクセスするのに必要とさ
れる。モトローラＤＳＰ５６ｘｘｘ処理装置シリーズに使用されている一つの既
存の解決法を図２に示す。このアプローチは、二つのデータ・メモリ、すなわち
、同じアドレス・スペース２０６を有するＸメモリ２０２とＹメモリ２０４を使
用している。さらに、専用のアッセンブリ言語シンタックス（図２には示さず）
とアドレス発生ユニット（図１に示したように）を必要とする。このアーキテク
チャの完全な説明は、モトローラ・インコーポレイテッド（オースチン、テキサ
ス州にある半導体製品セクター、ＤＳＰ部の「ＤＳＰ５６０００ ２４ビット・
デジタル信号処理装置ファミリー・マニュアル」に開示されている。ここに全て
の目的で完全な説明が必要であれば、参考例として取り入れる。この従来技術の
解決法において、アドレス発生ユニット・アーキテクチャは、アドレス・レジス
ター２０８（Ｒ０）がＸメモリ２０２とＹメモリ２０４両方の同じアドレスを指
す。従って、複素ベクトルのための第１アレイと第２アレイを異なるメモリ・ス
ペースに、しかし同じアドレスに配置することは、アドレス・レジスター２０８
（Ｒ０）のみを使用して、第１アレイと第２アレイ両方に同時にアクセスするこ
とを可能にする。図２に示したように、アドレス・レジスター２０８（Ｒ０）が
、０ｘ０００２を指すが、メモリ・スペースと特別な関係はない。特定メモリ・
スペースへの割り当てはアッセンブリ言語オペコード（ｏｐｃｏｄｅ）で実行さ
れる。例えば、もし第１アレイがＸメモリ２０２に配置され、第２アレイがＹメ
モリ２０４に配置され、また、もし第１アレイが複素ベクトルの実数部分を記憶
し、第２アレイが複素ベクトルの虚数部分を記憶すれば、アドレスの実数部分、
０ｘ０００２がレジスターＡへの移動、また虚数部分のレジスターＢへの移動が
次のアッセンブリ・コードによって実行される： 移動 Ｘ：（Ｒ０），Ａ； 移動 Ｙ：（Ｒ０），Ｂ；
【０００７】 この解決法には二つの欠点がある。すなわち、第１に、ベクトルの二つの部分
（第１アレイと第２アレイをそれぞれ指す）が、異なるメモリであるが同じアド
レスに配置されなければならない。これによりメモリ利用が役に立たなくなり（
メモリ中のホール）、また必要な場合メモリの再配置を実行することが困難にな
る。例えば、第１アレイをＸメモリ２０２に再配置する必要があれば、二つのア
レイを同じアドレスに維持するために、第２アレイもＹメモリ２０４に再配置す
る必要がある。
【０００８】 従って、処理メモリ内の複素ベクトルにアクセスする有効な方法が必要なこと
が、またこれを有することが大変有利であることが広く認識されており、これに
はオフセット・レジスターを使用する必要がなく、さらに、単一アドレス・スペ
ースを共有するマルチプル・メモリの使用を必要としない単一アドレス・レジス
ターのみを必要とするだけである。この目的は本発明に一致する。
【０００９】 （発明の概要） 本発明は有効なメモリ・アドレス発生のための方法および装置であり、また単
一のアドレス・レジスター（ポインター）をいずれのアドレッシングにも使用す
る処理装置メモリに配置された複素ベクトルにアクセスする方法および装置であ
る。これは新しいレジスターをアドレス発生ユニットに組み入れることによって
実行され、これは「固定変位レジスター」となり、Ｒｆで示される。この固定変
位レジスターは指数間接アドレッシングのみに使用され、またこのアドレッシン
グ中にメモリ・オフセットを提供する。この方法により、工程（ステップ）によ
る事後増加が可能となり、アドレス発生ユニットを再プログラミングせずに同じ
アドレス・レジスターで二つの異なるアレイにアクセスすることができる。
【００１０】 従って、本発明は現在既知の構成と方法の欠点に首尾よく言及する。第１に、
本発明は、あらゆる種類のアドレッングを使用する一つのアドレス発生ユニット
・レジスター・セットで複素ベクトルにアクセスすることができる。第２に、本
発明は、複素ベクトルの実数部分と虚数部分のメモリ割り当て（例えば、第１ア
レイと第２アレイ）にも、メモリ・スペースにも、またアドレスにも制限を加え
ることはない。
【００１１】 従って、本発明によれば、処理装置による複素ベクトルへのメモリ・アクセス
のためのアドレスを計算するアドレス発生ユニットを提供する。このアドレス発
生ユニットは、（ａ）アドレス・レジスターと；（ｂ）オフセット・レジスター
と；（ｃ）指数間接アドレッシング能力を実行するための手段と；（ｄ）固定変
位レジスターと；（ｅ）使用可能（割込み可能）状態と使用不能（割込み不能）
状態からなるグループから選択できる状態を有する固定変位モードを実行する手
段と；（ｆ）固定変位モードの状態を指示する固定変位構成ビットとを含んでい
る。
【００１２】 さらに、本発明によれば、アドレス・レジスターと、固定変位レジスターと、
固定変位構成ビットとを有する処理装置内で固定変位モードを実行する方法であ
って、処理装置が指数間接アドレッシングを含むアドレッシングのタイプを有し
、処理装置が現在命令を実行する方法を提供する。この方法は、（ａ）ベース・
アドレスをアドレス・レジスターにロードし、固定変位を固定変位レジスターに
ロードする工程と；（ｂ）指数間接アドレスッシングのための現在命令をチェッ
クする工程と；（ｃ）固定変位構成ビットをチェックする工程と；（ｄ）もしも
そうであり、さらに現在命令が指数間接アドレッシングを含み、固定変位構成ビ
ットがセットされているだけであれば、前記ベース・アドレスと前記固定変位と
の和に等しいメモリ・アドレスを発生する工程とを含んでいる。
【００１３】 （好ましい実施形態の説明） 本発明による方法および装置の原理と操作は図面および関連する説明を参照し
て理解することができる。本発明による装置のアドレス発生ユニットの重要な観
点を図３に示す。本発明によるデジタル信号処理装置および他の処理装置の操作
中に実行されるような本発明の方法の工程を図４のフローチャートに示す。これ
らの工程は本発明による新しい処理装置モードである固定変位モードを実行する
。
【００１４】 図３に示したように、まずある種の付加的なハードウエア能力を提供する必要
がある。特に、処理装置がアドレス発生ユニット３０２内に、Ｒｆ１によって示
された固定変位レジスター３１０を有していなければならない。固定変位レジス
ター３１０は、ちょうどアドレス発生ユニット３０２における全ての他レジスタ
ーのようにソフトウエアをプログラム可能でなければならない。また必ずしも必
要ではないが、一つよりも多い固定変位レジスター３１２、３１４および３１６
を使用することもでき、それぞれＲｆ２，Ｒｆ３，．．．，Ｒｆｎで表し、破線
で示す。省略符号＊＊＊はさらなる付加的な固定変位レジスターを組み入れるこ
とができることを示している。レジスター・セット３２２はＲｎ，Ｎｎ，Ｍｎお
よびＲｆ１を含んでいる。本発明は、当該技術に周知の手段によって実行できる
指数間接アドレッシング能力を有する処理装置を必要とする。注意しなければな
らないのは、固定変位レジスター３１０はオフセット・レジスター３０６と区別
されることである。固定変位レジスター３１０およびオフセット・レジスター３
０６は異なる機能を発揮し、また互いに独立して使用される。
【００１５】 さらに、処理装置は、ここでは「固定変位モード」として示された新しいモー
ドを有することが必要である。この固定変位モードは二つの状態、すなわち、使
用可能（割込み可能）状態と使用不能（割込み不能）状態を有し、固定変位構成
ビット３２０を制御レジスター３１８に組み込むことによって制御できる。これ
によって、固定変位構成ビットは制御フラグとして作用する。固定変位モードの
操作は、次に詳細に説明するように本発明による方法の中で説明する。制御レジ
スター３１８は、既存の処理装置デザイン内の既存の制御レジスターでよく、変
形されるか、または新しい制御レジスターとすることもできる。さらに、処理実
行中に固定変位モードの工程（次に示す）を実行することが必要である。次の工
程を実行するハードウエアは、当該技術者に周知の種々の技術により実現できる
ことを容易にする。
【００１６】 本発明によるメモリ・アドレス発生のための固定変位モードを実行する処理装
置によって実行される方法の工程は、次の通りであり、また図４に示す。
【００１７】 １． ローディング工程４０２でレジスター・セット３２２（図３）をアドレ
ス発生ユニット３０２（図３）にロードする。この工程はベース・アドレスをア
ドレス・レジスター３０４にロードし、アドレス・オフセットをオフセット・レ
ジスター３０６にロードし、バッファ長さをバッファ長レジスター３０８にロー
ドし、固定変位を固定変位レジスター３１０にロードする。
【００１８】 ２． 現在の命令が決定ポイント４０４内で指数間接アドレッシングを使用す
るかどうかを見るためにチェックする。
【００１９】 ３． 指数間接アドレッシングが使用されていなければ、当該技術において周
知のように、アドレス発生工程４０８で従来方法でアドレスが発生される。
【００２０】 ４． しかし、指数間接アドレッシングが使用されれば、固定変位構成ビット
３２０（図３）が決定ポイント４０６内にセットされたかどうかをチェックする
。
【００２１】 ５． 固定変位構成ビット３２０がセットされなければ、固定変位モードが使
用不能の状態にあり、またアドレス発生ユニット３０２が、メモリ・アドレス発
生工程４１０で従来の方法で操作する。すなわち、ここで説明した新しい特徴が
動作可能でなく、Ｒｎ レジスター３０４（図３）の値の変化なしにアドレスＲ
ｎ＋Ｎｎへのアクセスがなされる。固定変位構成ビット３２０がクリアされたと
きに、オフセット・レジスターＮｎ ３０６（図３）が、全ての事後修正のため
のソースとなり、また、間接指数アドレッシングとなる。
【００２２】 ６． しかし、固定変位構成ビット３２０がセットされれば、固定変位モード
が使用可能状態になり、また全ての指数間接アドレッシング・メモリ・アドレス
発生のためのオフセット・ソースが、メモリ・アドレス発生工程４１２で、オフ
セット・レジスターＮｎ ３０６の代わりに固定変位レジスター３１０（Ｒｆｎ
）になる。発生されたアドレスは、固定変位レジスター３１０の内容とアドレス
・レジスター３０４の内容との和となる。アドレスＲｎ＋Ｒｆｎへのアクセスは
Ｒｎ レジスター３０４（図３）の値を変化させずに行われる。
【００２３】 本発明によるメモリ・アドレス発生方法は、リターン工程４１４で終了する。
【００２４】 固定変位構成ビットは制御フラグとして作用し、その固定変位構成ビットは固
定変位モードを、セットされたときに、使用可能状態にし、また固定変位モード
が、クリアされたときに、使用不能状態にする。しかし、現在命令が指数間接ア
ドレッシングを使用した場合のみ、固定変位モードが活動状態になる。現在命令
が指数間接アドレッシング以外のアドレッシングを使用すれば、固定変位モード
は、たとえ使用可能状態であったとしても、活動状態にならない。当該技術にお
いて周知のように、これに限定されるのもではないが、直接アドレッシングおよ
び事後修正アドレッシングを含む指数間接アドレッシング以外のアドレッシング
能力もある。命令中にこれらの種々のタイプのアドレッシングを含めることが可
能である。用語「非指数間接アドレッシング」は、ここでは指数間接アドレッシ
ングを包含しないようなアドレッシングを意味する。
【００２５】 さらに注意しなければならないのは、アッセンブリ・シンタックスがメモリ・
アドレス発生命令中に固定変位レジスター３１０（Ｒｆ１）を支持できるが、支
持しなくてもよいことである。用語「アッセンブリ・シンタックス」はここでは
アッセンブリ言語だけでなく、得られたインストラクション・コンフィギュレー
ション（命令構成）を意味する。アッセンブリ・シンタックスは固定変位レジス
ターを支持し、従って、アッセンブリ・シンタックスは固定変位を、使用可能状
態と使用不能状態を伴う処理装置モードとしてよりもむしろ個々の命令の修飾子
として活性化する。アッセンンブリ・シンタックスが固定変位レジスターを支持
しない場合において、オフセット・レジスター３０６（Ｎｎ）のみを伴う命令を
規定するのに十分である。なぜならこれがアドレッシングを規定するからである
。ハードウエアが自動的に、固定変位構成ビット３２０の状態によるメモリ・ア
ドレス発生のためのオフセット・レジスター３０６または固定変位レジスター３
１０を取る。さらに、「第１アレイ」対「第２アレイ」として異なるメモリ・ア
レイの指定が任意であり、またその内容が完全に任意であることに注意しなけれ
ばならない。
【００２６】 容易に理解できることは、本発明による方法が処理装置に複素ベクトルの両部
分に効果的にアクセスを許容することである。例えば、アドレス発生ユニットお
よびメモリの次の状態を仮定する： Ｒ１ ＝１０００（図３に示したアドレス・レジスター３０４） Ｎ１ ＝２（図３に示したオフセット・レジスター３０６） Ｍ１ ＝線形アドレッシングのためにプログラムされた（図３に示したよう
なバッファ長レジスター３０８−−実際のプログラミングは製造者依存） Ｒｆ１＝５０（図３に示したような固定変位レジスター３１０） および次のアッセンブリ（擬似）コードを実行 移動 （Ｒ１）＋Ｎ１，Ａ； 移動 （Ｒ１＋Ｎ１），Ｂ；
【００２７】 ここに、ＡおよびＢは処理装置（アドレス発生ユニット３０２のレジスターで
はない）の汎用レジスターである。（Ｒ１）＋Ｎ１は、事後修正アドレッシング
であり、メモリ・アクセスが位置Ｒ１となり、またＲ２が、メモリ・アクセス後
、Ｎ１だけ増分することを意味することに注意しなければならない。また、（Ｒ
１＋Ｎ１）が間接指数アドアレッシングであり、メモリ・アクセスが位置Ｒ１＋
Ｎ１を意味し、さらに、Ｒ１はメモリ・アクセス中およびその後、修正されない
ままであることに注意しなければならない。
【００２８】 図５はアドレッシング５０４を有するメモリ５０２のエリアのための固定変位
構成ビット３２０の二つの異なる値の概要（シナリオ）である。図５と次の例に
おいて、全てのデータ値とアドレス位置は、デシマル表記で示す。両方の概要に
おいて、次のことを保有する： ・アドレス位置１０００から１０４９に進むメモリ中のエリアが、第１アレ
イ５１８として指定され、またアドレス位置１０５０から先に進むメモリ中のエ
リアが、第２アレイ５１８に指定される。 ・実行前に、アドレス・レジスターＲ１のための初期値５０６は１０００に
等しい。すなわち、Ｒ１が最初にデータ値−３４８を含むアドレス１０００を有
するメモリ内の位置５１２に指定する。 ・第１命令の完了後、レジスターＡがデータ値−３４８を包含し、またアド
レス・レジスターＲ１が１００２に等しくなる。すなわち、Ｒ１はデータ値４３
９１を含むアドレス１００２を有するメモリ内で位置５１４に指定する。 ・実行が完了した後、アドレス・レジスターＲ１のための最終値５１０があ
り、これは１００２に等しい。これは第２命令が指数アドレッシングのみを含み
、また指数アドレッシングがアドレス・レジスターの値を変化させないからであ
る。
【００２９】 第２命令の実行後のレジスターＢの内容は、固定変位モードに依存している。
次に、固定変位モード・セットとクリアの二つの場合を説明する：
【００３０】 （固定変位構成ビット設定せず） この概要において、固定変位構成ビットはクリアされる（設定されず）。結果
的に、固定変位モードは使用不能状態にある。一時アドレス発生操作は従来の方
法で実行され、また第２命令の実行後、レジスターＢは第１アレイ５１８内のメ
モリ位置５１４から値４３９１を含むことになる。
【００３１】 （固定変位構成ビット設定） この概要において、固定変位構成ビットが設定される。結果的に、固定変位モ
ードが使用可能状態になる。第１命令が指数間接アドレッシングに使用されない
ので、第１命令のためのメモリ・アドレス発生は、従来の方法で実行される。し
かし、第２命令は指数間接アドレッシングを使用し、また固定変位構成ビットが
設定されるので（また、固定変位モードが使用可能状態にあるので）、メモリ・
アドレス発生がＲｆ１だけメモリ・ルックアップからオフセットし、値−８１９
を含むメモリ位置５１６にアクセスする。従って、この概要において、第２命令
の実行後、レジスターＢは第２アレイ５２０内のメモリ位置５１６から値−８１
９のデータを含むことになる。
【００３２】 従って、複素ベクトルの実数部分と虚数部分両方に効果的にアクセスすること
が可能である。例えば、実数部分が第２アレイ５２０に記憶され、また虚数部分
が第１アレイ５１８に記憶されれば、最初に固定変位構成ビットを設定し、二つ
の上記命令を実行後、レジスターＡが複素ベクトルの成分の一方の虚数部分を含
み、またレジスターＢが複素ベクトルの成分の実数部分を含むことになる。
【００３３】 上述の例において、本発明による方法は、簡単なメモリ・アーキテクチャ、す
なわち、メモリ・スペース・アーキテクチャのコンテキスト内に提示される。現
在、進歩したＤＳＰアルゴリズムは、より精巧なメモリ・アーキテクチャを必要
とし、またこれにより最新のデジタル信号処理装置がデュアル・メモリ・スペー
ス・アーキテクチャを有している。図６は第１アレイと第２アレイが異なるメモ
リ・スペースに位置された複素ベクトルのための本発明による方法の例を示す。
アドレス６０６はデータ値内容６０８に対応している。図６と下記の例において
、全てのアドレス位置は１６進法を示している。
【００３４】 本発明による方法をデュアル・メモリ・スペース・アーキテクチャに適用する
ために、メモリ構成はシーケンスにしなければならない。位置０ｘ００００でス
タートする第１アレイ６１０のための「Ｘメモリ・アドレス・スペース」として
示されたメモリ・スペース６０２があり、また位置０ｘ８０００でスタートする
第２アレイ６１２のための「Ｙメモリ・アドレス・スペース」として示されたメ
モリ・スペース６０４がある。必要に応じて、これらのアドレスは図６に示した
ようにシーケンスになる。注意しなければならないのは、この例において、アド
レスの最も有効なビット（ＭＳＢ）が、使用されるメモリ・スペースを識別する
。
【００３５】 この形態において、複素ベクトルの実数部分のベース・アドレスが、例えばア
ドレス０ｘ０００２のようにＸスペース６０２に配置され、またアドレス０ｘ８
００８のようにＹスペース６０４に配置することができる。固定変位モード内で
作動させるために、固定変位レジスターＲｆを０ｘ８００６（０ｘ８００８−０
ｘ０００２）に、また制御レジスター３１８（図３）内の固定変位構成ビット３
２０セットする必要がある。
【００３６】 本発明は限定された数の実施例に関して説明したが、本発明の多数の変形例、
修正例および他の適用例も可能であることが理解できる。
【図面の簡単な説明】
【図１】 デジタル信号処理装置のための従来技術によるアドレス発生ユニット
を示す図。
【図２】 従来技術によるデジタル信号処理装置のメモリ構成を示す図。
【図３】 本発明によるデジタル信号処理装置のアドレス発生ユニットの新しい
特徴を示す図。
【図４】 固定変位アドレス発生のためのアルゴリズムのフローチャートを示す
図。
【図５】 メモリ状態の例を示す図。
【図６】 ２つのデータメモリ空間のアーキテクチャを示す図。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１１月９日（２０００．１１．９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【発明の名称】 ＤＳＰメモリ内に位置する複素ベクトルにアクセスする方法お
よび装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】 （技術分野および従来技術） 本発明は処理装置メモリ・アドレッシングおよびメモリ・アドレス発生の方法
、および、より詳しくはデジタル信号処理装置（ＤＳＰ）のメモリに記憶された
複素ベクトルにアクセスする方法に関する。
【０００２】 米国特許第４８０９１５６号において、コンピュータ・システムで使用するた
めにメモリ・アドレスを発生する回路が開示されている。アドレス発生ロジック
は二つのマルチプレクサと、中央処理装置にメモリ・アドレスを出力するメモリ
・アドレス・レジスターに接続されたアダーとを含んでいる。一つのマルチプレ
クサの二者択一的入力が変位レジスターからと、拡張レジスターから導出される
。両レジスター間の切り替えは、アキュムレータとベース・レジスターに記憶さ
れた値を入力として受信するコンパレータによって発生されたサイン・フラグに
よって制御される。このコンパレータは、フラグ・レジスター内に記憶されたサ
イン・フラグの値を反映したサイン決定出力信号を発生する。サイン・フラグは
、変位レジスターまたは拡張レジスターがアダーの入力のために選択されたかど
うかを決定する。
【０００３】 図１はデジタル信号処理装置のような処理装置の一般的な従来技術のアドレス
発生ユニット（ＡＧＵ）１０２を示す。用語「処理装置（プロセッサ）」は、こ
こでは、これに限定するものではないが、デジタル信号処理装置のようなあらゆ
るデータ処理デバイスを意味する。ＡＧＵ１０２は、普通、メモリ・データ・ア
クセスのためのレジスター・セットを含んでいる。各レジスター・セット１１０
は一般的に三つのレジスターを含んでいる：すなわち、 １． Ｒｎ で示したアドレス・レジスター（ポインター）１０４と； ２． Ｎｎ で示したオフセット・レジスター１０６と； ３． Ｍｎ で示したバッファ長レジスター１０８であり、
【０００４】 ここに、ｎ＝１．．．Ｋは一連の添字、また、Ｋは処理装置アドレス発生ユニ
ット内の既存セットの数である。
【０００５】 用語「アレイ」は、ここでは処理装置メモリ内の複数の位置を意味し、全ての
それぞれの位置が固定ベース・アドレスに関連する添字によってアクセスでき、
添字には全て定数が掛けられる。用語「ベクトル」は、ここではこの種のアレイ
内に記憶された複数のデータ値を意味し、また用語「成分（コンポーネント）」
は、ここではこの種のベクトルのデータ値を意味する。用語「複素数」は、ここ
では普通の数学的観念における「実数部分」と「虚数部分」からなる一対の数を
含み、ただしこれに限定するものではない、「第１部分」と「第２部分」を意味
する。用語「複素ベクトル」は、ここでは同数の要素を有する一対のベクトルを
意味する。用語「第１アレイ」は、ここでは複素ベクトルのベクトル対の第１部
分（ないしベクトル）を含む処理装置メモリ内のアレイを意味し、また、用語「
第２アレイ」は、ここでは複素ベクトルのベクトル対の第２部分（ないしベクト
ル）を含む処理装置メモリ内のアレイを意味する。複素ベクトルは普通の数学的
観念における複素数のベクトルからなり、複素ベクトルの実数が第１アレイに、
また複素ベクトルの虚数が第２アレイに記憶される。別の方法として、複素ベク
トルは普通の数学的観念における複素数のベクトルからなり、複素ベクトルの実
数が第２アレイに、また複素ベクトルの虚数が第１アレイに記憶される。さらな
る別の方法として、本発明による複素ベクトルは普通の数学的観念における複素
数を表す必要のない任意のデータ値の二つのベクトルからなる。さらに、処理装
置メモリに関する用語「アクセス」および「アクセッシング」は、ここでは処理
装置メモリ内でのアドレスの発生を意味し、また、両者とも処理装置メモリ内に
データ値を記憶することだけではなく、処理装置メモリから記憶されたデータ値
を検索することに関係する。
【０００６】 複素ベクトルを処理しようとするとき、第１アレイと第２アレイが普通、処理
装置メモリ・アーキテクチャに依存してメモリ内の異なるアドレスか、または異
なるメモリ・スペースに配置される。二つの異なるアドレス・レジスターの間接
アドレッシング内で複素ベクトルにアクセスするために、第１アレイ用のアドレ
ス・レジスターと、第２アレイ用のアドレス・レジスターが必要とされる。この
アプローチの限界は、アドレス・レジスターはデジタル信号処理装置アプリケー
ションにおいて非常に高価なリソースであるということである。第１アレイと第
２アレイが同じメモリに配置される場合において、単一アドレス・レジスターと
オフセット・レジスターがアクセスのために使用できる。このアプローチは、ア
ドレス・レジスター自体が第１アレイを指し、またオフセット・レジスターが第
１アレイと第２アレイ間のオフセットを含んでおれば、使用することができる。
このような場合において、アドレス・レジスター（Ｒｎ）を使用する間接アドレ
ッシングによって第１アレイにアクセスすることができ、またアドレス・レジス
ターとそのオフセット・レジスター（すなわち、Ｒｎ＋Ｎｎ）を使用する指数間
接アドレッシングによって第２アレイにアクセスすることができる。しかし、ビ
ット−逆／事後修正バイ・ステップ（ｂｉｔ−ｒｅｖｅｒｓａｌ ａｎｄ ｐｏ
ｓｔ−ｍｏｄｉｆｉｃａｔｉｏｎ−ｂｙ−ｓｔｅｐ）アドレッシングにおいて、
オフセット・レジスターは使用状態にあり、また指数間接アドレッシングのため
には利用できない。従って、指数間接アドレッシングを使用するときは、二つの
アドレス・レジスターが複素ベクトル・アクセスのために必要である。このよう
な状況は、ビット−逆・アドレッシングが使用されているＦＦＴアルゴリズムに
発生し、事後修正バイ・ステップ・アドレッシングが使用されている複素信号の
デシメーションが使用されるというように発生する（既存のデジタル信号処理装
置アーキテクチャの分野および説明の概略は、バークレー・デザイン・テクノロ
ジイ・インコーポレイテッド、１９９５による「ＤＳＰ処理装置に対するバイヤ
ーズ・ガイド」に見つけることができる）。
【０００７】 ほとんどの既存のデジタル信号処理装置はこのメモリ・アクセス問題を解決で
きず、また、従って、二つの異なるアドレス・レジスターが普通、オフセット・
レジスターが使用されているときに、複素ベクトルにアクセスするのに必要とさ
れる。モトローラＤＳＰ５６ｘｘｘ処理装置シリーズに使用されている一つの既
存の解決法を図２に示す。このアプローチは、二つのデータ・メモリ、すなわち
、同じアドレス・スペース２０６を有するＸメモリ２０２とＹメモリ２０４を使
用している。さらに、専用のアッセンブリ言語シンタックス（図２には示さず）
とアドレス発生ユニット（図１に示したように）を必要とする。このアーキテク
チャの完全な説明は、モトローラ・インコーポレイテッド（オースチン、テキサ
ス州にある半導体製品セクター、ＤＳＰ部の「ＤＳＰ５６０００ ２４ビット・
デジタル信号処理装置ファミリー・マニュアル」に開示されている。ここに全て
の目的で完全な説明が必要であれば、参考例として取り入れる。この従来技術の
解決法において、アドレス発生ユニット・アーキテクチャは、アドレス・レジス
ター２０８（Ｒ０）がＸメモリ２０２とＹメモリ２０４両方の同じアドレスを指
す。従って、複素ベクトルのための第１アレイと第２アレイを異なるメモリ・ス
ペースに、しかし同じアドレスに配置することは、アドレス・レジスター２０８
（Ｒ０）のみを使用して、第１アレイと第２アレイ両方に同時にアクセスするこ
とを可能にする。図２に示したように、アドレス・レジスター２０８（Ｒ０）が
、０ｘ０００２を指すが、メモリ・スペースと特別な関係はない。特定メモリ・
スペースへの割り当てはアッセンブリ言語オペコード（ｏｐｃｏｄｅ）で実行さ
れる。例えば、もし第１アレイがＸメモリ２０２に配置され、第２アレイがＹメ
モリ２０４に配置され、また、もし第１アレイが複素ベクトルの実数部分を記憶
し、第２アレイが複素ベクトルの虚数部分を記憶すれば、アドレスの実数部分、
０ｘ０００２がレジスターＡへの移動、また虚数部分のレジスターＢへの移動が
次のアッセンブリ・コードによって実行される： 移動 Ｘ：（Ｒ０），Ａ； 移動 Ｙ：（Ｒ０），Ｂ；
【０００８】 この解決法には二つの欠点がある。すなわち、第１に、ベクトルの二つの部分
（第１アレイと第２アレイをそれぞれ指す）が、異なるメモリであるが同じアド
レスに配置されなければならない。これによりメモリ利用が役に立たなくなり（
メモリ中のホール）、また必要な場合メモリの再配置を実行することが困難にな
る。例えば、第１アレイをＸメモリ２０２に再配置する必要があれば、二つのア
レイを同じアドレスに維持するために、第２アレイもＹメモリ２０４に再配置す
る必要がある。
【０００９】 従って、処理メモリ内の複素ベクトルにアクセスする有効な方法が必要なこと
が、またこれを有することが大変有利であることが広く認識されており、これに
はオフセット・レジスターを使用する必要がなく、さらに、単一アドレス・スペ
ースを共有するマルチプル・メモリの使用を必要としない単一アドレス・レジス
ターのみを必要とするだけである。この目的は本発明に一致する。
【００１０】 （発明の概要） 本発明は有効なメモリ・アドレス発生のための方法および装置であり、また単
一のアドレス・レジスター（ポインター）をいずれのアドレッシングにも使用す
る処理装置メモリに配置された複素ベクトルにアクセスする方法および装置であ
る。これは新しいレジスターをアドレス発生ユニットに組み入れることによって
実行され、これは「固定変位レジスター」となり、Ｒｆで示される。この固定変
位レジスターは指数間接アドレッシングのみに使用され、またこのアドレッシン
グ中にメモリ・オフセットを提供する。この方法により、工程（ステップ）によ
る事後増加が可能となり、アドレス発生ユニットを再プログラミングせずに同じ
アドレス・レジスターで二つの異なるアレイにアクセスすることができる。
【００１１】 従って、本発明は現在既知の構成と方法の欠点に首尾よく言及する。第１に、
本発明は、あらゆる種類のアドレッングを使用する一つのアドレス発生ユニット
・レジスター・セットで複素ベクトルにアクセスすることができる。第２に、本
発明は、複素ベクトルの実数部分と虚数部分のメモリ割り当て（例えば、第１ア
レイと第２アレイ）にも、メモリ・スペースにも、またアドレスにも制限を加え
ることはない。
【００１２】 従って、本発明によれば、請求項１の特徴を有する処理装置を提供し、また請
求項２の特徴を有する固定変位モードを実行するための方法を提供する。
【００１３】 （好ましい実施形態の説明） 本発明による方法および装置の原理と操作は図面および関連する説明を参照し
て理解することができる。本発明による装置のアドレス発生ユニットの重要な観
点を図３に示す。本発明によるデジタル信号処理装置および他の処理装置の操作
中に実行されるような本発明の方法の工程を図４のフローチャートに示す。これ
らの工程は本発明による新しい処理装置モードである固定変位モードを実行する
。
【００１４】 図３に示したように、まずある種の付加的なハードウエア能力を提供する必要
がある。特に、処理装置がアドレス発生ユニット３０２内に、Ｒｆ１によって示
された固定変位レジスター３１０を有していなければならない。固定変位レジス
ター３１０は、ちょうどアドレス発生ユニット３０２における全ての他レジスタ
ーのようにソフトウエアをプログラム可能でなければならない。また必ずしも必
要ではないが、一つよりも多い固定変位レジスター３１２、３１４および３１６
を使用することもでき、それぞれＲｆ２，Ｒｆ３，．．．，Ｒｆｎで表し、破線
で示す。省略符号＊＊＊はさらなる付加的な固定変位レジスターを組み入れるこ
とができることを示している。レジスター・セット３２２はＲｎ，Ｎｎ，Ｍｎお
よびＲｆ１を含んでいる。本発明は、当該技術に周知の手段によって実行できる
指数間接アドレッシング能力を有する処理装置を必要とする。注意しなければな
らないのは、固定変位レジスター３１０はオフセット・レジスター３０６と区別
されることである。固定変位レジスター３１０およびオフセット・レジスター３
０６は異なる機能を発揮し、また互いに独立して使用される。
【００１５】 さらに、処理装置は、ここでは「固定変位モード」として示された新しいモー
ドを有することが必要である。この固定変位モードは二つの状態、すなわち、使
用可能（割込み可能）状態と使用不能（割込み不能）状態を有し、固定変位構成
ビット３２０を制御レジスター３１８に組み込むことによって制御できる。これ
によって、固定変位構成ビットは制御フラグとして作用する。固定変位モードの
操作は、次に詳細に説明するように本発明による方法の中で説明する。制御レジ
スター３１８は、既存の処理装置デザイン内の既存の制御レジスターでよく、変
形されるか、または新しい制御レジスターとすることもできる。さらに、処理実
行中に固定変位モードの工程（次に示す）を実行することが必要である。次の工
程を実行するハードウエアは、当該技術者に周知の種々の技術により実現できる
ことを容易にする。
【００１６】 本発明によるメモリ・アドレス発生のための固定変位モードを実行する処理装
置によって実行される方法の工程は、次の通りであり、また図４に示す。
【００１７】 １． ローディング工程４０２でレジスター・セット３２２（図３）をアドレ
ス発生ユニット３０２（図３）にロードする。この工程はベース・アドレスをア
ドレス・レジスター３０４にロードし、アドレス・オフセットをオフセット・レ
ジスター３０６にロードし、バッファ長さをバッファ長レジスター３０８にロー
ドし、固定変位を固定変位レジスター３１０にロードする。
【００１８】 ２． 現在の命令が決定ポイント４０４内で指数間接アドレッシングを使用す
るかどうかを見るためにチェックする。
【００１９】 ３． 指数間接アドレッシングが使用されていなければ、当該技術において周
知のように、アドレス発生工程４０８で従来方法でアドレスが発生される。
【００２０】 ４． しかし、指数間接アドレッシングが使用されれば、固定変位構成ビット
３２０（図３）が決定ポイント４０６内にセットされたかどうかをチェックする
。
【００２１】 ５． 固定変位構成ビット３２０がセットされなければ、固定変位モードが使
用不能の状態にあり、またアドレス発生ユニット３０２が、メモリ・アドレス発
生工程４１０で従来の方法で操作する。すなわち、ここで説明した新しい特徴が
動作可能でなく、Ｒｎ レジスター３０４（図３）の値の変化なしにアドレスＲ
ｎ＋Ｎｎへのアクセスがなされる。固定変位構成ビット３２０がクリアされたと
きに、オフセット・レジスターＮｎ ３０６（図３）が、全ての事後修正のため
のソースとなり、また、間接指数アドレッシングとなる。
【００２２】 ６． しかし、固定変位構成ビット３２０がセットされれば、固定変位モード
が使用可能状態になり、また全ての指数間接アドレッシング・メモリ・アドレス
発生のためのオフセット・ソースが、メモリ・アドレス発生工程４１２で、オフ
セット・レジスターＮｎ ３０６の代わりに固定変位レジスター３１０（Ｒｆｎ
）になる。発生されたアドレスは、固定変位レジスター３１０の内容とアドレス
・レジスター３０４の内容との和となる。アドレスＲｎ＋Ｒｆｎへのアクセスは
Ｒｎ レジスター３０４（図３）の値を変化させずに行われる。
【００２３】 本発明によるメモリ・アドレス発生方法は、リターン工程４１４で終了する。
【００２４】 固定変位構成ビットは制御フラグとして作用し、その固定変位構成ビットは固
定変位モードを、セットされたときに、使用可能状態にし、また固定変位モード
が、クリアされたときに、使用不能状態にする。しかし、現在命令が指数間接ア
ドレッシングを使用した場合のみ、固定変位モードが活動状態になる。現在命令
が指数間接アドレッシング以外のアドレッシングを使用すれば、固定変位モード
は、たとえ使用可能状態であったとしても、活動状態にならない。当該技術にお
いて周知のように、これに限定されるのもではないが、直接アドレッシングおよ
び事後修正アドレッシングを含む指数間接アドレッシング以外のアドレッシング
能力もある。命令中にこれらの種々のタイプのアドレッシングを含めることが可
能である。用語「非指数間接アドレッシング」は、ここでは指数間接アドレッシ
ングを包含しないようなアドレッシングを意味する。
【００２５】 さらに注意しなければならないのは、アッセンブリ・シンタックスがメモリ・
アドレス発生命令中に固定変位レジスター３１０（Ｒｆ１）を支持できるが、支
持しなくてもよいことである。用語「アッセンブリ・シンタックス」はここでは
アッセンブリ言語だけでなく、得られたインストラクション・コンフィギュレー
ション（命令構成）を意味する。アッセンブリ・シンタックスは固定変位レジス
ターを支持し、従って、アッセンブリ・シンタックスは固定変位を、使用可能状
態と使用不能状態を伴う処理装置モードとしてよりもむしろ個々の命令の修飾子
として活性化する。アッセンンブリ・シンタックスが固定変位レジスターを支持
しない場合において、オフセット・レジスター３０６（Ｎｎ）のみを伴う命令を
規定するのに十分である。なぜならこれがアドレッシングを規定するからである
。ハードウエアが自動的に、固定変位構成ビット３２０の状態によるメモリ・ア
ドレス発生のためのオフセット・レジスター３０６または固定変位レジスター３
１０を取る。さらに、「第１アレイ」対「第２アレイ」として異なるメモリ・ア
レイの指定が任意であり、またその内容が完全に任意であることに注意しなけれ
ばならない。
【００２６】 容易に理解できることは、本発明による方法が処理装置に複素ベクトルの両部
分に効果的にアクセスを許容することである。例えば、アドレス発生ユニットお
よびメモリの次の状態を仮定する： Ｒ１ ＝１０００（図３に示したアドレス・レジスター３０４） Ｎ１ ＝２（図３に示したオフセット・レジスター３０６） Ｍ１ ＝線形アドレッシングのためにプログラムされた（図３に示したよう
なバッファ長レジスター３０８−−実際のプログラミングは製造者依存） Ｒｆ１＝５０（図３に示したような固定変位レジスター３１０） および次のアッセンブリ（擬似）コードを実行 移動 （Ｒ１）＋Ｎ１，Ａ； 移動 （Ｒ１＋Ｎ１），Ｂ；
【００２７】 ここに、ＡおよびＢは処理装置（アドレス発生ユニット３０２のレジスターで
はない）の汎用レジスターである。（Ｒ１）＋Ｎ１は、事後修正アドレッシング
であり、メモリ・アクセスが位置Ｒ１となり、またＲ２が、メモリ・アクセス後
、Ｎ１だけ増分することを意味することに注意しなければならない。また、（Ｒ
１＋Ｎ１）が間接指数アドアレッシングであり、メモリ・アクセスが位置Ｒ１＋
Ｎ１を意味し、さらに、Ｒ１はメモリ・アクセス中およびその後、修正されない
ままであることに注意しなければならない。
【００２８】 図５はアドレッシング５０４を有するメモリ５０２のエリアのための固定変位
構成ビット３２０の二つの異なる値の概要（シナリオ）である。図５と次の例に
おいて、全てのデータ値とアドレス位置は、デシマル表記で示す。両方の概要に
おいて、次のことを保有する： ・アドレス位置１０００から１０４９に進むメモリ中のエリアが、第１アレ
イ５１８として指定され、またアドレス位置１０５０から先に進むメモリ中のエ
リアが、第２アレイ５１８に指定される。 ・実行前に、アドレス・レジスターＲ１のための初期値５０６は１０００に
等しい。すなわち、Ｒ１が最初にデータ値−３４８を含むアドレス１０００を有
するメモリ内の位置５１２に指定する。 ・第１命令の完了後、レジスターＡがデータ値−３４８を包含し、またアド
レス・レジスターＲ１が１００２に等しくなる。すなわち、Ｒ１はデータ値４３
９１を含むアドレス１００２を有するメモリ内で位置５１４に指定する。 ・実行が完了した後、アドレス・レジスターＲ１のための最終値５１０があ
り、これは１００２に等しい。これは第２命令が指数アドレッシングのみを含み
、また指数アドレッシングがアドレス・レジスターの値を変化させないからであ
る。
【００２９】 第２命令の実行後のレジスターＢの内容は、固定変位モードに依存している。
次に、固定変位モード・セットとクリアの二つの場合を説明する：
【００３０】 （固定変位構成ビット設定せず） この概要において、固定変位構成ビットはクリアされる（設定されず）。結果
的に、固定変位モードは使用不能状態にある。一時アドレス発生操作は従来の方
法で実行され、また第２命令の実行後、レジスターＢは第１アレイ５１８内のメ
モリ位置５１４から値４３９１を含むことになる。
【００３１】 （固定変位構成ビット設定） この概要において、固定変位構成ビットが設定される。結果的に、固定変位モ
ードが使用可能状態になる。第１命令が指数間接アドレッシングに使用されない
ので、第１命令のためのメモリ・アドレス発生は、従来の方法で実行される。し
かし、第２命令は指数間接アドレッシングを使用し、また固定変位構成ビットが
設定されるので（また、固定変位モードが使用可能状態にあるので）、メモリ・
アドレス発生がＲｆ１だけメモリ・ルックアップからオフセットし、値−８１９
を含むメモリ位置５１６にアクセスする。従って、この概要において、第２命令
の実行後、レジスターＢは第２アレイ５２０内のメモリ位置５１６から値−８１
９のデータを含むことになる。
【００３２】 従って、複素ベクトルの実数部分と虚数部分両方に効果的にアクセスすること
が可能である。例えば、実数部分が第２アレイ５２０に記憶され、また虚数部分
が第１アレイ５１８に記憶されれば、最初に固定変位構成ビットを設定し、二つ
の上記命令を実行後、レジスターＡが複素ベクトルの成分の一方の虚数部分を含
み、またレジスターＢが複素ベクトルの成分の実数部分を含むことになる。
【００３３】 上述の例において、本発明による方法は、簡単なメモリ・アーキテクチャ、す
なわち、メモリ・スペース・アーキテクチャのコンテキスト内に提示される。現
在、進歩したＤＳＰアルゴリズムは、より精巧なメモリ・アーキテクチャを必要
とし、またこれにより最新のデジタル信号処理装置がデュアル・メモリ・スペー
ス・アーキテクチャを有している。図６は第１アレイと第２アレイが異なるメモ
リ・スペースに位置された複素ベクトルのための本発明による方法の例を示す。
アドレス６０６はデータ値内容６０８に対応している。図６と下記の例において
、全てのアドレス位置は１６進法を示している。
【００３４】 本発明による方法をデュアル・メモリ・スペース・アーキテクチャに適用する
ために、メモリ構成はシーケンスにしなければならない。位置０ｘ００００でス
タートする第１アレイ６１０のための「Ｘメモリ・アドレス・スペース」として
示されたメモリ・スペース６０２があり、また位置０ｘ８０００でスタートする
第２アレイ６１２のための「Ｙメモリ・アドレス・スペース」として示されたメ
モリ・スペース６０４がある。必要に応じて、これらのアドレスは図６に示した
ようにシーケンスになる。注意しなければならないのは、この例において、アド
レスの最も有効なビット（ＭＳＢ）が、使用されるメモリ・スペースを識別する
。
【００３５】 この形態において、複素ベクトルの実数部分のベース・アドレスが、例えばア
ドレス０ｘ０００２のようにＸスペース６０２に配置され、またアドレス０ｘ８
００８のようにＹスペース６０４に配置することができる。固定変位モード内で
作動させるために、固定変位レジスターＲｆを０ｘ８００６（０ｘ８００８−０
ｘ０００２）に、また制御レジスター３１８（図３）内の固定変位構成ビット３
２０セットする必要がある。
【００３６】 本発明は限定された数の実施例に関して説明したが、本発明の多数の変形例、
修正例および他の適用例も可能であることが理解できる。
【図面の簡単な説明】
【図１】 デジタル信号処理装置のための従来技術によるアドレス発生ユニット
を示す図。
【図２】 従来技術によるデジタル信号処理装置のメモリ構成を示す図。
【図３】 本発明によるデジタル信号処理装置のアドレス発生ユニットの新しい
特徴を示す図。
【図４】 固定変位アドレス発生のためのアルゴリズムのフローチャートを示す
図。
【図５】 メモリ状態の例を示す図。
【図６】 ２つのデータメモリ空間のアーキテクチャを示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/02 ５６０ Ｇ０６Ｆ 9/36 ３２０

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 処理装置によって複素ベクトルにアクセスするメモリのため
    のアドレスを計算するアドレス発生ユニットであって、 （ａ）アドレス・レジスターと； （ｂ）指数間接アドレス能力を実行する手段と； （ｃ）固定変位レジスターと； （ｄ）使用可能（割込み可能）状態と使用不能（割込み不能）状態からなるグ
    ループから選択できる状態を有する固定変位モードを実行する手段と； （ｅ）前記固定変位モードの状態を指示する固定変位構成（コンフィギュレー
    ション）ビットと； を具備するアドレス発生ユニット。
  2. 【請求項２】 オフセット・レジスターをさらに含み、前記固定変位レジス
    ターが前記オフセット・レジスターとは異なる請求項１に記載のアドレス発生ユ
    ニット。
  3. 【請求項３】 固定変位修飾子を備えたアッセンブリ・シンタックスを有す
    る処理装置によって複素ベクトルにアクセスするメモリのためのアドレスを計算
    するアドレス発生ユニットであって、 （ａ）アドレス・レジスターと； （ｂ）指数間接アドレス能力を実行する手段と； （ｃ）固定変位レジスターと； （ｄ）固定変位を実行する手段と； （ｅ）固定変位修飾子を検出する手段と； （ｆ）固定変位修飾子の前記検出時に前記固定変位を作動させる手段と； を具備するアドレス発生ユニット。
  4. 【請求項４】 オフセット・レジスターをさらに含み、前記固定変位レジス
    ターが前記オフセット・レジスターとは異なる請求項３に記載のアドレス発生ユ
    ニット。
  5. 【請求項５】 処理装置によって複素ベクトルにアクセスするメモリのため
    のアドレスを計算するアドレス発生ユニットの改良であって、このアドレス発生
    ユニットがアドレス発生装置とオフセット・レジスターを含んでおり、 （ａ）固定変位モードを実行する手段であって、この固定変位モードが使用可
    能（割込み可能）状態と使用不能（割込み不能）状態からなるグループから選択
    できる状態を有する固定変位モードを実行する手段と； （ｂ）前記固定変位モードが使用されたときに、アドレス・レジスターにオフ
    セットを含ませるためのオフセット・レジスターとは異なる固定変位レジスター
    と； （ｃ）前記固定変位モードの状態を指示する固定変位構成ビットと； を具備するアドレス発生ユニットの改良。
  6. 【請求項６】 アドレス・レジスターと、固定変位レジスターと、固定変位
    構成ビットとを有する処理装置内で固定変位モードを実行する方法であって、処
    理装置が指数間接アドレッシングを使用可能な命令を有し、処理装置が現在命令
    を実行する方法において、 （ａ）ベース・アドレスをアドレス・レジスターにロードし、固定変位を固定
    変位レジスターにロードする工程と； （ｂ）指数間接アドレッシングのための現在命令をチェックする工程と； （ｃ）固定変位構成ビットをチェックする工程と； （ｄ）現在命令が指数間接アドレッシングと固定変位構成ビットを使用してい
    るだけであれば、前記ベース・アドレスと前記固定変位との和に等しいメモリ・
    アドレスを発生する工程と； を含む固定変位モードを実行する方法。
  7. 【請求項７】 アドレス・レジスターと、固定変位レジスターを伴う固定変
    位モードとを有する処理装置によって複素ベクトルの成分にアクセスする方法で
    あって、成分がベース・アドレスを備えた第１部分と、固定変位だけベース・ア
    ドレスからオフセットした第２部分を有しており、固定変位モードが使用可能（
    割込み可能）状態と使用不能（割込み不能）状態からなるグループから選択でき
    る状態を有しており、処理装置のための命令が指数間接アドレッシングと非指数
    間接アドレッシングからなるグループから選択可能であるアドレッシングを有し
    ており、 （ａ）ベース・アドレスをアドレス・レジスターにロードする工程と； （ｂ）固定変位を固定変位レジスターにロードする工程と； （ｃ）固定変位モードのために使用可能状態を選択する工程と； （ｄ）非指数間接アドレッシングを有する命令で第１部分にアクセスする工程
    と； （ｅ）指数間接アドレッシングを有する命令で第２部分にアクセスする工程と
    ； を含む複素ベクトルの成分にアクセスする方法。
  8. 【請求項８】 処理装置が設定可能固定変位構成ビットと指数間接アドレッ
    シングとを有しており、固定変位モードのために使用可能状態を選択する前記工
    程が、 ｉ）固定変位構成ビットを設定する工程と； ｉｉ） 指数間接アドレッシングを使用する工程と； を含む請求項７に記載の方法。
JP2000570665A 1998-09-14 1999-09-13 Ｄｓｐメモリ内に位置する複素ベクトルにアクセスする方法および装置 Ceased JP2002525708A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15210498A 1998-09-14 1998-09-14
US09/152,104 1998-09-14
PCT/EP1999/006764 WO2000016194A1 (en) 1998-09-14 1999-09-13 Method and apparatus for accessing a complex vector located in a dsp memory

Publications (1)

Publication Number Publication Date
JP2002525708A true JP2002525708A (ja) 2002-08-13

Family

ID=22541518

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000570665A Ceased JP2002525708A (ja) 1998-09-14 1999-09-13 Ｄｓｐメモリ内に位置する複素ベクトルにアクセスする方法および装置

Country Status (5)

Country Link
EP (1) EP1114367A1 (ja)
JP (1) JP2002525708A (ja)
KR (1) KR20010075083A (ja)
CN (1) CN1126029C (ja)
WO (1) WO2000016194A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800552B1 (ko) * 2005-06-13 2008-02-04 재단법인서울대학교산학협력재단 벡터 메모리, 이를 구비한 프로세서 및 그 데이터 처리방법
US20070198815A1 (en) * 2005-08-11 2007-08-23 Coresonic Ab Programmable digital signal processor having a clustered SIMD microarchitecture including a complex short multiplier and an independent vector load unit
CN102629191B (zh) * 2011-04-25 2014-07-30 中国电子科技集团公司第三十八研究所 数字信号处理器寻址方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809156A (en) * 1984-03-19 1989-02-28 Trw Inc. Address generator circuit
US5357618A (en) * 1991-04-15 1994-10-18 International Business Machines Corporation Cache prefetch and bypass using stride registers
US5940876A (en) * 1997-04-02 1999-08-17 Advanced Micro Devices, Inc. Stride instruction for fetching data separated by a stride amount

Also Published As

Publication number Publication date
WO2000016194A1 (en) 2000-03-23
EP1114367A1 (en) 2001-07-11
CN1318167A (zh) 2001-10-17
KR20010075083A (ko) 2001-08-09
CN1126029C (zh) 2003-10-29

Similar Documents

Publication Publication Date Title
US7401202B1 (en) Memory addressing
EP0111407B1 (en) Microprogrammed control unit for handling the intermixed occurences of microprogram branches and interrupts
US6226732B1 (en) Memory system architecture
US4384325A (en) Apparatus and method for searching a data base using variable search criteria
JP2659984B2 (ja) 複数のオンチップメモリバスを備えたデータ処理装置
US4394736A (en) Data processing system utilizing a unique two-level microcoding technique for forming microinstructions
JP2776132B2 (ja) オペランド内の情報のスタティックおよびダイナミック・マスキングを兼ね備えるデータ処理システム
JPH11154114A (ja) 複数データ・フェッチのアーキテクチャを使ってテーブル・ルックアップを実行するためのシステムおよび方法
US5381360A (en) Modulo arithmetic addressing circuit
US5123108A (en) Improved cpu pipeline having register file bypass and working register bypass on update/access address compare
US4491908A (en) Microprogrammed control of extended integer and commercial instruction processor instructions through use of a data type field in a central processor unit
US6263420B1 (en) Digital signal processor particularly suited for decoding digital audio
US6185673B1 (en) Apparatus and method for array bounds checking with a shadow register file
JP2005182659A (ja) Ｖｌｉｗ型ｄｓｐ，及びその動作方法
US6560624B1 (en) Method of executing each of division and remainder instructions and data processing device using the method
US3940744A (en) Self contained program loading apparatus
JP2002525708A (ja) Ｄｓｐメモリ内に位置する複素ベクトルにアクセスする方法および装置
EP0227900A2 (en) Three address instruction data processing apparatus
US5930495A (en) Method and system for processing a first instruction in a first processing environment in response to intiating processing of a second instruction in a emulation environment
US4602330A (en) Data processor
US6901504B2 (en) Result forwarding of either input operand to same operand input to reduce forwarding path
US3245047A (en) Selective data transfer apparatus
US5537627A (en) Microprogrammable processor capable of accessing unused portions of control store as fast data memory
US7415702B1 (en) Method for zero overhead switching of alternate algorithms in a computer program
US5784710A (en) Process and apparatus for address extension

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040706

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051018

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051028

A045 Written measure of dismissal of application

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20060217