JP2002515996A - シミュレートされたプログラムの実行エラーの検出方法および装置 - Google Patents
シミュレートされたプログラムの実行エラーの検出方法および装置Info
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.1つまたは複数のステートメントを含む少なくとも1つの関数を含むコンピ ュータ・プログラムの実行をシミュレートして、前記コンピュータ・プログラム 中のプログラム・エラーを検出する方法であって、 前記コンピュータ・プログラムの表現を検索する段階と、 前記ステートメントの第1列を含む第1制御フロー・パスを、前記関数を通し てトラバースする段階とを含み、前記トラバース段階が、 前記第1制御フロー・パスにわたって前記関数について第1構造メモリ・モ デルを維持する段階、 前記第1構造メモリ・モデルを操作して前記ステートメントの前記第1列の 実行をシミュレートする段階、 前記第1構造メモリ・モデル中の無効条件を検出する段階、および 前記第1構造メモリ・モデル中の前記無効条件を報告する段階 を含む方法。 2.前記コンピュータ・プログラムの前記表現が内部フォーマット構造である請 求項1に記載の方法。 3.前記コンピュータ・プログラムによって規定される全ての前記関数を識別す る段階と、 前記コンピュータ・プログラムによって規定される前記関数のリストを、関数 呼出し順序に基づいて順序づける段階と、 前記コンピュータ・プログラムによって規定される前記関数のリストの前記順 序づけに基づいて、前記コンピュータ・プログラムの分析をスケジューリングす る段階と をさらに含む請求項1に記載の方法。 4.構成制御コマンドを受け入れる段階と、 前記構成制御コマンドに基づいて前記コンピュータ・プログラムの分析を修正 する段階と をさらに含む請求項1に記載の方法。 5.指定された関数用の第2構成制御コマンドを受け入れる段階と、 前記第2構成制御コマンドに基づいて前記の指定された関数の分析を修正する 段階と をさらに含む請求項4に記載の方法。 6.指定されたステートメント用の第3構成制御コマンドを受け入れる段階と、 前記第3構成制御コマンドに基づいて前記の指定されたステートメントの分析 を修正する段階と をさらに含む請求項5に記載の方法。 7.第1制御フロー・パスを前記関数を通してトラバースする前記段階が、 前記第1制御フロー・パス中で未解決な選択点を識別する段階と、 前記未解決な選択点を、前記選択点の解決の可能性のそれぞれに対するエッジ を含むツリー内のノードで表す段階と、 第1の未選択のエッジを無作為に選択して第1選択を決定することにより、前 記未解決な選択点を解決する段階と をさらに含む請求項1に記載の方法。 8.前記未解決な選択点を解決する前記段階が、 前記第1選択の履歴を維持する段階と、 第2の未選択の前記エッジを無作為に選択して第2選択を決定する段階とをさ らに含む請求項7に記載の方法。 9.第1制御フロー・パスを前記関数を通してトラバースする前記段階が、 前記第1構造メモリ・モデルを更新して、前記未解決な選択点を解決する前記 段階を反映する段階と、 をさらに含む請求項7に記載の方法。 10.前記コンピュータ・プログラムの前記表現を分析して関数呼出しを識別す る段階と、 前記関数呼出しに対応する呼び出された関数の外部動作モデルを突き止める段 階と、 前記関数呼出しに対応する呼び出された関数の前記外部動作モデルを検索する 段階とをさらに含む請求項1に記載の方法であって、前記第1構造メモリ・モデ ルを操作して前記ステートメントの前記第1列の実行をシミュレートする前記段 階が、 前記関数呼出しに対応する呼び出された関数の前記外部動作モデルの実行を介 して前記関数呼出しの実行をエミュレートする段階をさらに含む方法。 11.前記第1構造メモリ・モデル中の前記無効条件が、メモリの初期化されて いない部分を知らせる請求項1に記載の方法。 12.前記第1構造メモリ・モデル中の前記無効条件が、無効ポインタを知らせ る請求項1に記載の方法。 13.前記第1構造メモリ・モデル中の前記無効条件が、ゼロ因子を知らせる請 求項1に記載の方法。 14.前記第1構造メモリ・モデルを操作する前記段階を記述する情報をログし て、第1ログ・データを生成する段階 をさらに含む請求項1に記載の方法。 15.前記関数を自動モデル化して前記関数に対応する外部動作モデルを生成す る段階をさらに含む請求項14に記載の方法であって、前記自動モデル化段階が 、 前記第1ログ・データを走査して、前記第1制御フロー・パスについての第1 のアウトカムを生み出す段階を含む方法。 16.前記関数を自動モデル化する前記段階が、 前記第1ログ・データを操作して、前記関数のエクスターンを識別する段階を さらに含む請求項15に記載の方法。 17.前記関数を自動モデル化する前記段階が、 前記第1構造メモリ・モデルを操作する前記段階を記述する情報をログする前 記段階の前に、前記第1構造メモリ・モデルへの1つまたは複数のリンクを含む 記号表を順序づけする段階をさらに含む請求項15に記載の方法。 18.前記ステートメントの第2列を含む第2制御フロー・パスを、前記関数を 通してトラバースする段階と、 前記第2構造メモリ・モデルを操作する前記段階を記述する情報をログして、 第2ログ・データを生成する段階と をさらに含み、前記トラバース段階が、 前記第2制御フロー・パスにわたって前記関数について第2構造メモリ・モ デルを維持する段階、および 前記第2構造メモリ・モデルを操作して前記ステートメントの前記第2列の 実行をシミュレートする段階を含み、 前記関数を自動モデル化して前記関数に対応する外部動作モデルを生成する段 階が、 前記第2ログ・データを走査して、前記第2制御フロー・パスについての第 2のアウトカムを生み出す段階と、 前記第1のアウトカムおよび前記第2のアウトカムの間の重複を解消して、 1つまたは複数の残りのアウトカムを生成する段階と、 前記残りのアウトカムおよび前記エクスターンを、前記関数に対応する前記 外部動作モデルにパッケージする段階と を含む請求項16記載の方法。 19.前記コンピュータ・プログラムが第1関数である請求項18に記載の方法 。 20.前記第1関数が第2コンピュータ・プログラムの一部分であり、前記関数 を自動モデル化する前記段階で生成された前記外部動作モデルが、前記第2コン ピュータ・プログラムの分析において前記第1関数をエミュレートするために使 用される請求項19に記載の方法。 21.前記第1構造メモリ・モデル中の前記無効条件を報告する前記段階が、 前記無効条件が重複であると決定する段階と、 前記無効条件の報告を抑制する段階と をさらに含む請求項1に記載の方法。 22.前記第1構造メモリ・モデル中の前記無効条件を報告する前記段階が、 前記構成制御コマンド、前記第2構成制御コマンド、および前記第3構成制御 コマンドのうち1つが前記無効条件の抑制をオーダーすると決定する段階と、 前記無効条件の報告を抑制する段階と をさらに含む請求項6に記載の方法。 23.ゼロ個のステートメントを含む少なくとも1つの関数を含むコンピュータ ・プログラムの実行をシミュレートして、前記コンピュータ・プログラム中のプ ログラム・エラーを検出する方法であって、 前記コンピュータ・プログラムの表現を検索する段階と、 ゼロ個のステートメントを含む制御フロー・パスを前記関数を通してトラバー スする段階と、 前記関数を記述する情報をログしてログ・データを生成する段階と、 前記関数を自動モデル化して前記関数に対応する外部動作モデルを生成する段 階と を含み、前記トラバース段階が、 前記制御フロー・パスにわたって前記関数について構造メモリ・モデルを維 持する段階を含み、 前記自動モデル化段階が、 前記ログ・データを走査して前記制御フロー・パスについてのアウトカムを 生み出す段階を含む方法。 24.前記関数を自動モデル化する前記段階が、 前記ログ・データを走査して前記関数のエクスターンを識別する段階 をさらに含む請求項24に記載の方法。 25.1つまたは複数のステートメントを含むコンピュータ・プログラムの実行 をシミュレートして、前記コンピュータ・プログラム中のプログラム・エラーを 検出する方法であって、 前記コンピュータ・プログラムの表現を検索する段階と、 前記ステートメントの第1列を含む第1制御フロー・パスを、前記コンピュー タ・プログラムを通してトラバースする段階とを含み、前記トラバース段階が、 前記第1制御フロー・パスにわたって前記コンピュータ・プログラムについ て第1構造メモリ・モデルを維持する段階、 前記第1構造メモリ・モデルを操作して前記ステートメントの前記第1列の 実行をシミュレートする段階、 前記第1構造メモリ・モデル中の無効条件を検出する段階、および 前記第1構造メモリ・モデル中の前記無効条件を報告する段階 を含む方法。 26.前記コンピュータ・プログラムの前記表現が内部フォーマット構造である 請求項25に記載の方法。 27.第1制御フロー・パスを前記コンピュータ・プログラムを介してトラバー スする前記段階が、 前記第1制御フロー・パス中で未解決な選択点を識別する段階と、 前記未解決な選択点を、前記選択点の解決の可能性のそれぞれに対するエッジ を含むツリー中のノードで表す段階と、 第1の未選択のエッジを無作為に選択して第1選択を決定することにより、前 記未解決な選択点を解決する段階と をさらに含む請求項25に記載の方法。 28.前記未解決な選択点を解決する前記段階が、 前記第1選択の履歴を維持する段階と、 第2の未選択の前記エッジを無作為に選択して第2選択を決定する段階と をさらに含む請求項27に記載の方法。 29.第1制御フロー・パスを前記コンピュータ・プログラムを介してトラバー スする前記段階が、 前記第1構造メモリ・モデルを更新して、前記未解決な選択点を解決する前記 段階を反映する段階と、 をさらに含む請求項27に記載の方法。 30.前記コンピュータ・プログラムの前記表現を分析して関数呼出しを識別す る段階と、 前記関数呼出しに対応する呼び出された関数の外部動作モデルを突き止める段 階と、 前記関数呼出しに対応する呼び出された関数の前記外部動作モデルを検索する 段階とをさらに含む請求項25に記載の方法であって、前記第1構造メモリ・モ デルを操作して前記ステートメントの前記第1列の実行をシミュレートする前記 段階が、 前記関数呼出しに対応する呼び出された関数の前記外部動作モデルの実行を介 して前記関数呼出しの実行をエミュレートする段階をさらに含む方法。 31.前記第1構造メモリ・モデル中の前記無効条件が、メモリの初期化されて いない部分を知らせる請求項25に記載の方法。 32.前記第1構造メモリ・モデル中の前記無効条件が、無効ポインタを知らせ る請求項25に記載の方法。 33.前記第1構造メモリ・モデル中の前記無効条件が、ゼロ因子を知らせる請 求項25に記載の方法。 34.前記第1構造メモリ・モデルを操作する前記段階を記述する情報をログし て、第1ログ・データを生成する段階 をさらに含む請求項25に記載の方法。 35.前記コンピュータ・プログラムを自動モデル化して前記コンピュータ・プ ログラムに対応する外部動作モデルを生成する段階をさらに含む請求項34に記 載の方法であって、前記自動モデル化段階が、 前記第1ログ・データを走査して、前記第1制御フロー・パスについての第1 のアウトカムを生み出す段階を含む方法。 36.前記コンピュータ・プログラムを自動モデル化する前記段階が、 前記第1構造メモリ・モデルを操作する前記段階を記述する情報をログする前 記段階の前に、前記第1構造メモリ・モデルへの1つまたは複数のリンタを含む 記号表を順序づけする段階をさらに含む請求項35に記載の方法。 37.前記コンピュータ・プログラムを自動モデル化する前記段階が、 前記第1ログ・データを操作して、前記コンピュータ・プログラムのエクスタ ーンを識別する段階 をさらに含む請求項35に記載の方法。 38.ステートメントの第2列を含む第2制御フロー・パスを、コンピュータ・ プログラムを介してトラバースする段階と、 第2構造メモリ・モデルを操作する前記段階を記述する情報をログして、第2 ログ・データを生成する段階と を含み、前記トラバース段階が、 第2制御フロー・パスにわたってコンピュータ・プログラムについて第2構 造メモリ・モデルを維持する段階、および 第2構造メモリ・モデルを操作してステートメントの第2列の実行をシミュ レートする段階を含む請求項37に記載の方法であって、前記コンピュータ・プ ログラムを自動モデル化して前記コンピュータ・プログラムに対応する外部動作 モデルを生成する段階が、 前記第2ログ・データを走査して、前記第2制御フロー・パスについての第 2のアウトカムを生み出す段階と、 前記第1のアウトカムおよび前記第2のアウトカムの間の重複を解消して、 1つまたは複数の残りのアウトカムを生成する段階と、 前記残りのアウトカムおよび前記エクスターンを、前記コンピュータ・プロ グラムに対応する前記外部動作モデルにパッケージする段階と を含む方法。 39.前記第1コンピュータ・プログラムが第2コンピュータ・プログラムの一 部分であり、前記コンピュータ・プログラムを自動モデル化する前記段階で生成 された前記外部動作モデルが、前記第2コンピュータ・プログラムの分析におい て前記第1コンピュータ・プログラムをエミュレートするために使用される請求 項25に記載の方法。 40.1つまたは複数のステートメントを含むコンピュータ・プログラム中のエ ラーを検出するためのエラー検出プロセッサであって、 シミュレーション時の前記コンピュータ・プログラムの動作を表す構造メモリ ・モデルと、 前記ステートメントの列から構成される制御フロー・パスを、前記コンピュー タ・プログラムを介してトラバースする分析エンジンと、 前記制御フロー・パス中の前記ステートメントの結果をシミュレートするステ ートメント・ユニットと、 前記シミュレーション後に前記構造メモリ・モデル内で検出された無効条件を 報告するエラー生成ユニットと を含むエラー検出プロセッサ。 41.外部動作モデルを生成して、前記コンピュータ・プログラムの可視の動作 を表す自動モデラ をさらに含む請求項40に記載のエラー検出プロセッサ。
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