JP2002507023A - データ変換用ハードウェアのサポート - Google Patents
データ変換用ハードウェアのサポートInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
- G06F11/1433—Saving, restoring, recovering or retrying at system level during software upgrading
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
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- General Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Quality & Reliability (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】
コンピュータに基づくシステムにおけるソフトウェアの極めて効率的な更新を達成するためにリンク手段（２４）を介して接続された２つのパーティション（Ａ、Ｂ）を含むソフトウェア処理システムが提供される。これら２つのパーティション（Ａ、Ｂ）が旧ソフトウェアの実行中に一方のメモリ手段（１２）における新ソフトウェアのステートを他方のメモリ手段（３２）における旧ソフトウェアのステートに更新するようになっている。特に旧ソフトウェアから新ソフトウェアへのデータの転送は変換すべきデータ変数に関連する変換プログラムのスタートアドレスを出力するようになっているデータ変換サポートデバイス（５０）によってサポートされる。
Description
【０００１】 （発明の分野） 本発明はデータ変換用ハードウェアのサポートに関し、より詳細にはソフトウ
ェアをアップグレードするためのステートコピー方法で使用するためのデータ変
換用ハードウェアのサポートに関する。
ェアをアップグレードするためのステートコピー方法で使用するためのデータ変
換用ハードウェアのサポートに関する。
【０００２】 （発明の背景） ソフトウェアの更新を実行する際に、更新中のシステムのオペレーションに通
常、ある種の乱れが生じる。この乱れには何時間、または起こり得る場合には何
日もの間、全システムが停止してしまう事態から、例えば数秒の間システムの全
機能のうちのごく限られた部分しか、短時間に不能となるような事態まであり得
る。全く乱れが生じないような事態も考えられ得るが、このようなことは現在の
実際のシステムでは生じないケースである。しかしながら通信の交換のようなシ
ステムでは乱れが小さく、できるだけ短時間であることが重要である。
常、ある種の乱れが生じる。この乱れには何時間、または起こり得る場合には何
日もの間、全システムが停止してしまう事態から、例えば数秒の間システムの全
機能のうちのごく限られた部分しか、短時間に不能となるような事態まであり得
る。全く乱れが生じないような事態も考えられ得るが、このようなことは現在の
実際のシステムでは生じないケースである。しかしながら通信の交換のようなシ
ステムでは乱れが小さく、できるだけ短時間であることが重要である。
【０００３】 ソフトウェアモジュールを永続的に長く実行しながら、を乱れがない状態でソ
フトウェアを更新するには、旧いソフトウェアを連続的に実行しながら、旧いソ
フトウェアからの必要なデータと共に新しいソフトウェアに更新することが前提
となる。新ソフトウェアのデータが旧ソフトウェアのデータと同じステートに達
したとき、新ソフトウェアは実行を引き継ぐ。
フトウェアを更新するには、旧いソフトウェアを連続的に実行しながら、旧いソ
フトウェアからの必要なデータと共に新しいソフトウェアに更新することが前提
となる。新ソフトウェアのデータが旧ソフトウェアのデータと同じステートに達
したとき、新ソフトウェアは実行を引き継ぐ。
【０００４】 ソフトウェアを更新する最も簡単な方法は旧ソフトウェアの実行を停止し、新
しいソフトウェアをロードし、最後に新しいソフトウェアをスタートする方法で
ある。この方法を使用する場合、旧ソフトウェアと新ソフトウェアとの間でデー
タは転送されない。更に、確立されているすべてのソフトウェアプロセスが失わ
れ、新ソフトウェアのロードおよびスタート中にソフトウェアの実行が停止され
る。通常、この方法は例えばワークステーションおよびパソコンで使用される。
しいソフトウェアをロードし、最後に新しいソフトウェアをスタートする方法で
ある。この方法を使用する場合、旧ソフトウェアと新ソフトウェアとの間でデー
タは転送されない。更に、確立されているすべてのソフトウェアプロセスが失わ
れ、新ソフトウェアのロードおよびスタート中にソフトウェアの実行が停止され
る。通常、この方法は例えばワークステーションおよびパソコンで使用される。
【０００５】 エリクソンレビュー誌第２号（１９９６年）の６６、６７ページの「ＡＸＥ１
０ソフトウェアのリモートアップグレードおよび更新」には通信システムのため
の改善された方法が記載されている。この方法では旧ソフトウェアがまだ加入者
に対して行われるサービスの確立を処理している間に新ソフトウェアがロードさ
れる。旧ソフトウェアと新ソフトウェアとの間でデータが転送され、転送すべき
データを含むデータ変数はいわゆるデータ変更情報と識別され、コピーするタイ
プまたは変換するタイプのいずれかとなり得る。各変換データ変数に対して、デ
ータ変更情報内で特定される変換プログラムが実行され、変換を実行し、更に変
換出力を新ソフトウェアに転送する。しかしながら既に行われたサービスに必要
なデータを旧ソフトウェアから新ソフトウェアへ転送する間、付加的なサービス
の確立が停止される。
０ソフトウェアのリモートアップグレードおよび更新」には通信システムのため
の改善された方法が記載されている。この方法では旧ソフトウェアがまだ加入者
に対して行われるサービスの確立を処理している間に新ソフトウェアがロードさ
れる。旧ソフトウェアと新ソフトウェアとの間でデータが転送され、転送すべき
データを含むデータ変数はいわゆるデータ変更情報と識別され、コピーするタイ
プまたは変換するタイプのいずれかとなり得る。各変換データ変数に対して、デ
ータ変更情報内で特定される変換プログラムが実行され、変換を実行し、更に変
換出力を新ソフトウェアに転送する。しかしながら既に行われたサービスに必要
なデータを旧ソフトウェアから新ソフトウェアへ転送する間、付加的なサービス
の確立が停止される。
【０００６】 これまでの方法の基礎となるハードウェア構造は図１６に示されている。新ソ
フトウェアをロードしている間に旧ソフトウェアを連続的に実行できるようにす
るために、システムアーキテクチャはＡサイドとＢサイドとに区分される。Ａサ
イドは第１の処理間制御ユニット１０と第１のメモリパーティション１２とを含
む。メモリパーティション１２はデータおよびソフトウェアモジュールを記憶し
ており、データおよびソフトウェアモジュールは処理兼制御ユニット１０内で実
行され、このユニットによって制御される。データ情報とソフトウェア情報とを
相互変換するためにアドレスバス１４とデータバス１６とが設けられており、こ
れらバスはデータアドレスバス制御ユニット１８によって制御される。このデー
タアドレスバス制御ユニット１８は、データ−アドレスバス制御ライン２０を介
して処理兼制御ユニット１０に接続されている。
フトウェアをロードしている間に旧ソフトウェアを連続的に実行できるようにす
るために、システムアーキテクチャはＡサイドとＢサイドとに区分される。Ａサ
イドは第１の処理間制御ユニット１０と第１のメモリパーティション１２とを含
む。メモリパーティション１２はデータおよびソフトウェアモジュールを記憶し
ており、データおよびソフトウェアモジュールは処理兼制御ユニット１０内で実
行され、このユニットによって制御される。データ情報とソフトウェア情報とを
相互変換するためにアドレスバス１４とデータバス１６とが設けられており、こ
れらバスはデータアドレスバス制御ユニット１８によって制御される。このデー
タアドレスバス制御ユニット１８は、データ−アドレスバス制御ライン２０を介
して処理兼制御ユニット１０に接続されている。
【０００７】 更にアドレスバス１４およびデータバス１６とソフトウェアを更新するために
設けられた外部更新バス２４とをリンクする更新バス制御ユニット２２が設けら
れる。この更新バス制御ユニット２２は制御のために更新バス制御ライン２６を
通して処理制御ユニット１０に接続されている。更にオプションは、更新バス２
４を介して転送されるデータに関連するコピー／変換情報をコピー／変換データ
ライン２８を通して更新バス制御ユニット２２へ転送する方法がある。
設けられた外部更新バス２４とをリンクする更新バス制御ユニット２２が設けら
れる。この更新バス制御ユニット２２は制御のために更新バス制御ライン２６を
通して処理制御ユニット１０に接続されている。更にオプションは、更新バス２
４を介して転送されるデータに関連するコピー／変換情報をコピー／変換データ
ライン２８を通して更新バス制御ユニット２２へ転送する方法がある。
【０００８】 図１６に示されるように、Ａサイドに関連して説明したのと同じ構造がＢサイ
ドにも適用される。従って、Ｂサイドでは、第２の処理兼制御ユニット３０と、
第２メモリパーティション３２とが設けられる。この第２処理制御ユニット３０
と第２メモリパーティションとは第２アドレスバス３４および第２バスライン３
６によって接続されており、これらバスの双方は第２データアドレスバス制御ユ
ニット３８によって制御される。この第２データバス制御ユニット３８は第２デ
ータ／アドレスバス制御ライン４０を介し、第２処理兼制御ユニット３０へ接続
されている。データの外部交換を行うために第２更新バス制御ユニット４２が設
けられており、この第２更新バス制御ユニット４２は第２更新バス制御ライン４
４を介し、第２処理および制御ユニット３０へ接続されている。Ａ／Ｂサイドと
の間でやりとりされるコピー／変換データは第２コピー／変換データライン４６
を介し、第２更新バス制御ユニット４２へ転送される。
ドにも適用される。従って、Ｂサイドでは、第２の処理兼制御ユニット３０と、
第２メモリパーティション３２とが設けられる。この第２処理制御ユニット３０
と第２メモリパーティションとは第２アドレスバス３４および第２バスライン３
６によって接続されており、これらバスの双方は第２データアドレスバス制御ユ
ニット３８によって制御される。この第２データバス制御ユニット３８は第２デ
ータ／アドレスバス制御ライン４０を介し、第２処理兼制御ユニット３０へ接続
されている。データの外部交換を行うために第２更新バス制御ユニット４２が設
けられており、この第２更新バス制御ユニット４２は第２更新バス制御ライン４
４を介し、第２処理および制御ユニット３０へ接続されている。Ａ／Ｂサイドと
の間でやりとりされるコピー／変換データは第２コピー／変換データライン４６
を介し、第２更新バス制御ユニット４２へ転送される。
【０００９】 図１６に示されるように、このような双区分化されたアーキテクチャは、新ソ
フトウェアをロードし、転送すべきデータを含むデータ変数をコピーし、Ａサイ
ドとＢサイドとの間で変換しながら、旧ソフトウェアを更に実行できるようにす
るものである。
フトウェアをロードし、転送すべきデータを含むデータ変数をコピーし、Ａサイ
ドとＢサイドとの間で変換しながら、旧ソフトウェアを更に実行できるようにす
るものである。
【００１０】 しかしながら、このような方法によって生じる問題は、ソフトウェアを更新す
る間にシステム全体の特性が低下することである。とくに通常、データを転送し
ている間、旧ソフトウェアと新ソフトウェアとでデータを一貫してコピーするた
めにサービスを停止しなければならない。
る間にシステム全体の特性が低下することである。とくに通常、データを転送し
ている間、旧ソフトウェアと新ソフトウェアとでデータを一貫してコピーするた
めにサービスを停止しなければならない。
【００１１】 図１６に示される双区分化アーキテクチャに関連する別の欠点は、データ変換
のための専用のハードウェアのサポートがないことである。従って、ソフトウェ
アをベースとするデータ変換は時間がかかることがあり、システムの停止時間が
長くなるので、このハードウェア構造を使ったサービスプロバイダの収入が低下
することになる。
のための専用のハードウェアのサポートがないことである。従って、ソフトウェ
アをベースとするデータ変換は時間がかかることがあり、システムの停止時間が
長くなるので、このハードウェア構造を使ったサービスプロバイダの収入が低下
することになる。
【００１２】 米国特許第5,155,837号では、このような欠点を解消するために第１の工程で 新サービス用のデータの入力を新ソフトウェアに切り替えることを提案している
。旧ソフトウェアに基づき進行中のサービスがすべて終了した時に、進行中のこ
れらサービスからのデータの出力を旧ソフトウェアから新ソフトウェアに切り替
える。従って、新ソフトウェアが作動する前に旧ソフトウェアに関連するサービ
スを終了しなければならず、この結果、短い期間でサービスを処理することしか
できない。更にこの米国特許第5,155,837号にはデータ変換用ハードウェアのサ ポートは開示されていない。
。旧ソフトウェアに基づき進行中のサービスがすべて終了した時に、進行中のこ
れらサービスからのデータの出力を旧ソフトウェアから新ソフトウェアに切り替
える。従って、新ソフトウェアが作動する前に旧ソフトウェアに関連するサービ
スを終了しなければならず、この結果、短い期間でサービスを処理することしか
できない。更にこの米国特許第5,155,837号にはデータ変換用ハードウェアのサ ポートは開示されていない。
【００１３】 （発明の概要） 上記に鑑み、本発明の目的はコンピュータに基づくシステムにおいてソフトウ
ェアの極めて効率的な更新を達成することにある。
ェアの極めて効率的な更新を達成することにある。
【００１４】 本発明によれば、この目的は、第１メモリ手段を備えた第１パーティションと
、第２メモリ手段を備えた第２パーティションとを備え、前記第１パーティショ
ンと第２パーティションとがリンク手段を介して接続されており、旧ソフトウェ
アの実行中に一方のメモリ手段における新ソフトウェアのステートを他方のメモ
リ手段における旧ソフトウェアのステートに更新するようになっており、旧ソフ
トウェアから新ソフトウェアへのデータの転送が変換すべきデータ変数に関連し
た変換プログラムのスタートアドレスを出力するようになっているデータ変換サ
ポートデバイスによってサポートされる、パーティションタイプのソフトウェア
処理システムによって達成される。
、第２メモリ手段を備えた第２パーティションとを備え、前記第１パーティショ
ンと第２パーティションとがリンク手段を介して接続されており、旧ソフトウェ
アの実行中に一方のメモリ手段における新ソフトウェアのステートを他方のメモ
リ手段における旧ソフトウェアのステートに更新するようになっており、旧ソフ
トウェアから新ソフトウェアへのデータの転送が変換すべきデータ変数に関連し
た変換プログラムのスタートアドレスを出力するようになっているデータ変換サ
ポートデバイスによってサポートされる、パーティションタイプのソフトウェア
処理システムによって達成される。
【００１５】 従って、本発明はコンピュータに基づくシステムにおけるソフトウェアの更新
中に、例えば機能の追加および／または障害の修正に起因する更新中に、旧ソフ
トウェアおよび新ソフトウェアに関連したデータの必要な転送および変換を達成
するためのハードウェア装置を提供するものである。 更に本発明によれば、ノード、ブランチ、サブツリーおよびリーフの２進ツリ
ーデータ構造に従ってソートされた順に（特別なケースでは）オプションとして
メモリデバイスに記憶される所定のデータ値の記憶アドレスを決定するための変
換記憶手段に適したアクセス手段であって、前記メモリデバイスの所定の現在サ
ーチアドレスにおけるデータ値を読み出すための読み出し手段と、前記読み出さ
れたデータ値とサーチすべき前記データ値とを比較し、前記読み出されたデータ
値がサーチすべき前記データ値よりも大であるか小であるかを判別するための比
較手段と、前記比較の結果および前記現在サーチアドレスに基づき、データ値の
ためにサーチすべき次の完全なサーチアドレスを決定するための決定手段とを備
え、所定の許容度以内で前記読み出されたデータ値がサーチすべき前記データ値
に一致するまで、前記読み出し手段、前記比較手段および前記決定手段が前記読
み出し、前記比較および前記決定を再帰的に実行するアクセス手段が提供される
。 従って、特殊なケースに係わるこのアクセス手段は２進ツリーにおけるノード
のアドレスを判断するための記憶集中ポインタ方式を使用する従来の方法と大幅
に異なる。特に２進ツリーを横断中、アドレスの最も重要な部分は２進ツリーの
横断中のどのステップでも変化する。 このため、行がアドレスの最も重要な部分に対応し、列がアドレスの最も重要
でない部分に対応するような行／列アドレス指定方式の代表的なＤＲＡＭでは時
間がかかることになる。 これと対照的に、本発明は２進ツリーサーチ中に記憶ロケーションを決定する
ためにポインタを使用することなくメモリデバイス内のあらかじめ決められたデ
ータ値の記憶アドレスを決定するためのアクセス手段およびそれに関連する方法
を提供するものである。更にこのアクセス手段は公知の方法よりも高速で記憶ア
ドレスを決定できる。 基本的には、本発明によればアドレスの最も重要な部分を頻繁に変更する必要
がないようにすること、およびアドレスの列部分とアドレスの行部分とを比較の
結果および現在アドレスに基づき決定することが実現された。本発明ではマッピ
ングの列アドレス部分とマッピングの行アドレス部分とを組み合わせることによ
り、メモリ内でデータ値を発見するまでのサーチ時間を短縮することが可能とな
っている。 本発明によれば、サーチ中にサブツリー内のリーフに達すると、別のサブツリ
ーの新しいルートノードを決定する。このサブツリー内でもデータ値が発見され
なければ、サーチは現在のサブツリー内のリーフノードから別のサブツリーの更
に別のルートノードまで進み、このようなサーチはツリー全体の底部リーフに達
するまで続ける。サーチは頂部から底部までツリーを横断することを常に意味す
るので、サーチの結果、主にサブツリー内部の横断が行われる。最小回数のステ
ップを行う結果、サブツリーが変化する。本発明に係わるマッピングの結果とし
て、サブツリー内部の横断中には列アドレスしか変化しない。従って、行アドレ
スの変化を生じさせるようなステップの回数は最小となる。すなわち行アドレス
の変更は最小に維持される。従って、サーチに要する時間はかなり短縮されるこ
とになる。
中に、例えば機能の追加および／または障害の修正に起因する更新中に、旧ソフ
トウェアおよび新ソフトウェアに関連したデータの必要な転送および変換を達成
するためのハードウェア装置を提供するものである。 更に本発明によれば、ノード、ブランチ、サブツリーおよびリーフの２進ツリ
ーデータ構造に従ってソートされた順に（特別なケースでは）オプションとして
メモリデバイスに記憶される所定のデータ値の記憶アドレスを決定するための変
換記憶手段に適したアクセス手段であって、前記メモリデバイスの所定の現在サ
ーチアドレスにおけるデータ値を読み出すための読み出し手段と、前記読み出さ
れたデータ値とサーチすべき前記データ値とを比較し、前記読み出されたデータ
値がサーチすべき前記データ値よりも大であるか小であるかを判別するための比
較手段と、前記比較の結果および前記現在サーチアドレスに基づき、データ値の
ためにサーチすべき次の完全なサーチアドレスを決定するための決定手段とを備
え、所定の許容度以内で前記読み出されたデータ値がサーチすべき前記データ値
に一致するまで、前記読み出し手段、前記比較手段および前記決定手段が前記読
み出し、前記比較および前記決定を再帰的に実行するアクセス手段が提供される
。 従って、特殊なケースに係わるこのアクセス手段は２進ツリーにおけるノード
のアドレスを判断するための記憶集中ポインタ方式を使用する従来の方法と大幅
に異なる。特に２進ツリーを横断中、アドレスの最も重要な部分は２進ツリーの
横断中のどのステップでも変化する。 このため、行がアドレスの最も重要な部分に対応し、列がアドレスの最も重要
でない部分に対応するような行／列アドレス指定方式の代表的なＤＲＡＭでは時
間がかかることになる。 これと対照的に、本発明は２進ツリーサーチ中に記憶ロケーションを決定する
ためにポインタを使用することなくメモリデバイス内のあらかじめ決められたデ
ータ値の記憶アドレスを決定するためのアクセス手段およびそれに関連する方法
を提供するものである。更にこのアクセス手段は公知の方法よりも高速で記憶ア
ドレスを決定できる。 基本的には、本発明によればアドレスの最も重要な部分を頻繁に変更する必要
がないようにすること、およびアドレスの列部分とアドレスの行部分とを比較の
結果および現在アドレスに基づき決定することが実現された。本発明ではマッピ
ングの列アドレス部分とマッピングの行アドレス部分とを組み合わせることによ
り、メモリ内でデータ値を発見するまでのサーチ時間を短縮することが可能とな
っている。 本発明によれば、サーチ中にサブツリー内のリーフに達すると、別のサブツリ
ーの新しいルートノードを決定する。このサブツリー内でもデータ値が発見され
なければ、サーチは現在のサブツリー内のリーフノードから別のサブツリーの更
に別のルートノードまで進み、このようなサーチはツリー全体の底部リーフに達
するまで続ける。サーチは頂部から底部までツリーを横断することを常に意味す
るので、サーチの結果、主にサブツリー内部の横断が行われる。最小回数のステ
ップを行う結果、サブツリーが変化する。本発明に係わるマッピングの結果とし
て、サブツリー内部の横断中には列アドレスしか変化しない。従って、行アドレ
スの変化を生じさせるようなステップの回数は最小となる。すなわち行アドレス
の変更は最小に維持される。従って、サーチに要する時間はかなり短縮されるこ
とになる。
【００１６】 以下、添付図面を参照し、本発明の好ましい実施例について説明する。
【００１７】 （好ましい実施例の説明） 図１は、本発明に係わるデータ変換用ハードウェアのサポートのための基本ア
ーキテクチャを示す。図１６を参照してこれまで説明した部品に類似または同一
の部品は同じ番号で表示し、これら部品の説明については本書では省略すること
とする。
ーキテクチャを示す。図１６を参照してこれまで説明した部品に類似または同一
の部品は同じ番号で表示し、これら部品の説明については本書では省略すること
とする。
【００１８】 図１に示されるように、このデータ変換用ハードウェアのサポートのアーキテ
クチャは専用の変換サポートユニット５０が設けられているという点で、これま
で公知の方法とは異なっている。ここで、変換サポートユニット５０はソフトウ
ェア処理システムの異なるパーティションＡ、Ｂに従い、すなわちＡサイドおよ
びＢサイドに従って別個のユニットでもよいし、また同じユニットでもよい。変
換サポートユニット５０は変換キューユニット５２と、変換テーブル記憶ユニッ
ト５４と、マッチングユニット５６と、逆アドレス計算ユニット５８とを含む。
クチャは専用の変換サポートユニット５０が設けられているという点で、これま
で公知の方法とは異なっている。ここで、変換サポートユニット５０はソフトウ
ェア処理システムの異なるパーティションＡ、Ｂに従い、すなわちＡサイドおよ
びＢサイドに従って別個のユニットでもよいし、また同じユニットでもよい。変
換サポートユニット５０は変換キューユニット５２と、変換テーブル記憶ユニッ
ト５４と、マッチングユニット５６と、逆アドレス計算ユニット５８とを含む。
【００１９】 図１に示されるように、変換サポートユニット５０内で変換すべきデータ変数
のアドレスは、アドレス入力ライン６０を介し、このユニット５０へ供給される
。アドレス入力ライン６０はポイント６２にてＡサイドのパーティションに接続
され、かつポイント６４でＢサイドのパーティションに接続されている。
のアドレスは、アドレス入力ライン６０を介し、このユニット５０へ供給される
。アドレス入力ライン６０はポイント６２にてＡサイドのパーティションに接続
され、かつポイント６４でＢサイドのパーティションに接続されている。
【００２０】 変数サポートユニット５０へ供給されるアドレスは変換キューユニット５２に
記憶され、この変換キューユニット５２はデータ変数の転送アドレスをバッファ
化し、例えばダイナミックＲＡＭメモリで構成できる。更に変換キューユニット
５２が満杯になった時に、キューへの新データの記憶を一時的に停止する必要が
生じた場合、変換キューユニット５２から第１バックプレッシャ信号ライン６６
を介し、Ａサイドにある第１更新バス制御ユニット２２または第２バックプレッ
シャ信号ライン６８を介し、第２更新制御バスユニット４２のいずれかにバック
プレッシャ信号が送られる。
記憶され、この変換キューユニット５２はデータ変数の転送アドレスをバッファ
化し、例えばダイナミックＲＡＭメモリで構成できる。更に変換キューユニット
５２が満杯になった時に、キューへの新データの記憶を一時的に停止する必要が
生じた場合、変換キューユニット５２から第１バックプレッシャ信号ライン６６
を介し、Ａサイドにある第１更新バス制御ユニット２２または第２バックプレッ
シャ信号ライン６８を介し、第２更新制御バスユニット４２のいずれかにバック
プレッシャ信号が送られる。
【００２１】 図１に示されるように、変換サポートユニット５０は更に変換テーブル記憶ユ
ニット５４を含み、この記憶ユニット５４は最終的に変換キューユニット５２へ
転送できる各アドレスのためのエントリを含む。このエントリは変換キューユニ
ット５２内のアドレスに関連する変換ソフトウェアおよびデータ構造に関する情
報を誘導できる。従って、一旦変換テーブル記憶ユニット５４へアドレスが供給
されると、このアドレスに供給されるアドレスに従った変換テーブルの出力は、
次のＤＷＡ、ＤＩＮＦＯ、ＰＡとなる。
ニット５４を含み、この記憶ユニット５４は最終的に変換キューユニット５２へ
転送できる各アドレスのためのエントリを含む。このエントリは変換キューユニ
ット５２内のアドレスに関連する変換ソフトウェアおよびデータ構造に関する情
報を誘導できる。従って、一旦変換テーブル記憶ユニット５４へアドレスが供給
されると、このアドレスに供給されるアドレスに従った変換テーブルの出力は、
次のＤＷＡ、ＤＩＮＦＯ、ＰＡとなる。
【００２２】 ＤＷＡ： 変換テーブル記憶ユニット５４へ供給されるアドレスに関連するデ
ータ構造のスタートアドレスである。 ＤＩＮＦＯ： 逆アドレス計算および／または変換に必要な変数に関する構造
的情報である。 ＰＡ： 変数のための変換プログラムに対するアドレスである。
ータ構造のスタートアドレスである。 ＤＩＮＦＯ： 逆アドレス計算および／または変換に必要な変数に関する構造
的情報である。 ＰＡ： 変数のための変換プログラムに対するアドレスである。
【００２３】 従って、変換サポートユニット５０によって実行される第１ステップは、変換
キューユニット５２から取り出されたアドレスに対応する変換テーブル記憶ユニ
ット５４におけるエントリを探すことである。変換テーブル記憶ユニット５４に
おけるサーチを効率的に実行するために、マッチングユニット５６が設けられて
おり、このマッチングユニットではアドレス供給ライン６０を介し、変換キュー
ユニット５２から供給される所定のアドレス以下の最大ＤＷＡを探すために、変
換テーブルにおけるサーチが実施される。
キューユニット５２から取り出されたアドレスに対応する変換テーブル記憶ユニ
ット５４におけるエントリを探すことである。変換テーブル記憶ユニット５４に
おけるサーチを効率的に実行するために、マッチングユニット５６が設けられて
おり、このマッチングユニットではアドレス供給ライン６０を介し、変換キュー
ユニット５２から供給される所定のアドレス以下の最大ＤＷＡを探すために、変
換テーブルにおけるサーチが実施される。
【００２４】 特に、特殊なケースでは、図５〜図１２に関連して下記により詳細に説明する
ように、２進ツリーを使ってマッチングユニット５６がサーチを実施する。
ように、２進ツリーを使ってマッチングユニット５６がサーチを実施する。
【００２５】 変換すべきデータ変数のアドレスおよび関連するデータ構造に関する情報が利
用できるようになるとすぐに、これらはアドレス供給ライン７０、ＤＷＡ供給ラ
イン７２およびＤＩＮＦＯ供給ライン７４を介し、逆アドレス計算ユニット５８
へ供給される。逆アドレス計算ユニット５８はこの情報を使って変換すべき変数
に関する別情報、例えばアレイ内のインデックスまたはマトリックスのためのイ
ンデックスを誘導する。
用できるようになるとすぐに、これらはアドレス供給ライン７０、ＤＷＡ供給ラ
イン７２およびＤＩＮＦＯ供給ライン７４を介し、逆アドレス計算ユニット５８
へ供給される。逆アドレス計算ユニット５８はこの情報を使って変換すべき変数
に関する別情報、例えばアレイ内のインデックスまたはマトリックスのためのイ
ンデックスを誘導する。
【００２６】 一般に、この結果はＮ個のインデックスから成り、これらインデックスはオフ
セット供給ライン７６−１、....、７６−Ｎを介し、ＡサイドまたはＢサイドの
いずれかに供給される。更に、第１処理制御ユニット１０または第２処理制御ユ
ニット３０のいずれかにおける変換を実際に実行するのに有効な変換プログラム
のアドレスは、図１に示されている変換プログラムのアドレスライン７８を介し
、これらユニットへ供給される。
セット供給ライン７６−１、....、７６−Ｎを介し、ＡサイドまたはＢサイドの
いずれかに供給される。更に、第１処理制御ユニット１０または第２処理制御ユ
ニット３０のいずれかにおける変換を実際に実行するのに有効な変換プログラム
のアドレスは、図１に示されている変換プログラムのアドレスライン７８を介し
、これらユニットへ供給される。
【００２７】 図１に示されるように、データ変換ハードウェアサポートは更新バス２４を使
用する。ここで、ＡサイドとＢサイドとの間でアドレスが転送される。このアド
レスは更新され、ロードされたメモリパーティション３２または１２への書き込
みに使用される。更新すべきサイドにメモリパーティションの独立ユーザ達がい
るので、各サイドにはメモリパーティションのアクセスのための仲裁ロジック（
図示せず）が設けられている。
用する。ここで、ＡサイドとＢサイドとの間でアドレスが転送される。このアド
レスは更新され、ロードされたメモリパーティション３２または１２への書き込
みに使用される。更新すべきサイドにメモリパーティションの独立ユーザ達がい
るので、各サイドにはメモリパーティションのアクセスのための仲裁ロジック（
図示せず）が設けられている。
【００２８】 変換プログラムを遅延してスタートしたい場合、本発明によれば、変換サポー
トユニット５０はマッチングユニット５６および逆アドレス計算ユニット５８に
よって行われる変換の結果を記憶するために追加できる関連するバッファユニッ
ト（図示せず）も含むことができる。この場合、この関連するバッファメモリが
変換プログラムの実際のスタートを遅延する。関連するバッファメモリが同じエ
ントリを２回記憶しない場合、あらかじめ指定した遅延インターバル中に同じ変
換が数回スタートしないように保証する。
トユニット５０はマッチングユニット５６および逆アドレス計算ユニット５８に
よって行われる変換の結果を記憶するために追加できる関連するバッファユニッ
ト（図示せず）も含むことができる。この場合、この関連するバッファメモリが
変換プログラムの実際のスタートを遅延する。関連するバッファメモリが同じエ
ントリを２回記憶しない場合、あらかじめ指定した遅延インターバル中に同じ変
換が数回スタートしないように保証する。
【００２９】 上記ハードウェア構造を使用し、図２および３を参照して、変換のために実行
される基本プロセスについて説明する。説明のために本発明の範囲を限定するこ
となく、データがＡサイドからＢサイドへ転送され、Ｂサイドのメモリパーティ
ション内に新ソフトウェアがロードされると仮定する。
される基本プロセスについて説明する。説明のために本発明の範囲を限定するこ
となく、データがＡサイドからＢサイドへ転送され、Ｂサイドのメモリパーティ
ション内に新ソフトウェアがロードされると仮定する。
【００３０】 図２に示されるように、第１ステップ１では、両サイドＡおよびＢはパラレル
同期モードを実行しており、同じソフトウェアを実行している。更に、図２に示
されたステップ２は第１処理兼制御ユニット１０で旧ソフトウェアの実行を続行
しながら、新ソフトウェアをＢサイドへロードすることに関するものである。ス
テップ３では、第１処理兼制御ユニット１０はＡサイドからＢサイドへのデータ
のコピーを実行する。
同期モードを実行しており、同じソフトウェアを実行している。更に、図２に示
されたステップ２は第１処理兼制御ユニット１０で旧ソフトウェアの実行を続行
しながら、新ソフトウェアをＢサイドへロードすることに関するものである。ス
テップ３では、第１処理兼制御ユニット１０はＡサイドからＢサイドへのデータ
のコピーを実行する。
【００３１】 ステップ３に関連する下方部分に示されるように、データはコピーできるだけ
でなく、本発明によれば、変換サポートユニット５０内におけるＢサイドへの転
送中に変換することも可能である。ここで、変換は大きなスピードアップを行う
ために第１処理兼制御ユニット１０内での旧ソフトウェアの実行を乱すことなく
、この実行と並列して変換が実行される。
でなく、本発明によれば、変換サポートユニット５０内におけるＢサイドへの転
送中に変換することも可能である。ここで、変換は大きなスピードアップを行う
ために第１処理兼制御ユニット１０内での旧ソフトウェアの実行を乱すことなく
、この実行と並列して変換が実行される。
【００３２】 図２に示されるように、第２処理兼制御ユニット３０は第１処理兼制御ユニッ
ト１０内で実行される旧ソフトウェアを乱すことなく、これに平行に第２メモリ
パーティション３２の初期化を実行する。ここで、初期化ステップはステップ２
により第２メモリパーティション３２への新ソフトウェアのロード直後に実行す
るか、またはステップ３における旧ソフトウェアからコピーされるデータに依存
する場合に、できるだけ速やかに実行される。
ト１０内で実行される旧ソフトウェアを乱すことなく、これに平行に第２メモリ
パーティション３２の初期化を実行する。ここで、初期化ステップはステップ２
により第２メモリパーティション３２への新ソフトウェアのロード直後に実行す
るか、またはステップ３における旧ソフトウェアからコピーされるデータに依存
する場合に、できるだけ速やかに実行される。
【００３３】 更に旧ソフトウェアに関連するデータは一部だけを転送することができ、Ｂサ
イドへの切り替え前または直後に特別な初期化ステップを実行し、切り替えソフ
トウェアからのデータの完全な入力を必要としないデフォルト初期化動作を実行
する。
イドへの切り替え前または直後に特別な初期化ステップを実行し、切り替えソフ
トウェアからのデータの完全な入力を必要としないデフォルト初期化動作を実行
する。
【００３４】 図２に示されるように、ステップ５でＢサイドにおいて適当なステートに達す
るとすぐに、第２処理兼制御ユニット３０を通した新ソフトウェアの実行への切
り替えが行われる。ここで、メモリパーティション１２および３２の双方におけ
る対応するソフトウェアモジュールに対し、同じステートが得られた直後に、単
一ソフトウェアモジュールに従って切り替えを行ってもよい。データの部分転送
だけに起因し、切り替え時に転送されない旧ソフトウェアに関連するデータが存
在する場合、このデータは必要であれば新ソフトウェアのスタート前に転送して
もよい。
るとすぐに、第２処理兼制御ユニット３０を通した新ソフトウェアの実行への切
り替えが行われる。ここで、メモリパーティション１２および３２の双方におけ
る対応するソフトウェアモジュールに対し、同じステートが得られた直後に、単
一ソフトウェアモジュールに従って切り替えを行ってもよい。データの部分転送
だけに起因し、切り替え時に転送されない旧ソフトウェアに関連するデータが存
在する場合、このデータは必要であれば新ソフトウェアのスタート前に転送して
もよい。
【００３５】 更に、ステップ３および４に関連して図２に示されるように、本発明に係わる
変換サポートユニット５０はＢサイドのメモリパーティションのための初期化ス
テップ中にも連続して作動する。従って、この理由はソフトウェアは更新プロセ
ス中に連続して作動し、変換サポートユニット５０に既に転送されたデータを書
き直すことができるからである。よって、第１メモリパーティション１０内での
変化するステートのトラッキングを維持するための新ソフトウェアへの切り替え
までに、バックグラウンド内で１回または数回の更新および変換プロセスが実行
される。この繰り返しプロセスはＢサイドメモリパーティション３２のための初
期化工程にパラレルに変換サポートユニット５０によって実行できる。
変換サポートユニット５０はＢサイドのメモリパーティションのための初期化ス
テップ中にも連続して作動する。従って、この理由はソフトウェアは更新プロセ
ス中に連続して作動し、変換サポートユニット５０に既に転送されたデータを書
き直すことができるからである。よって、第１メモリパーティション１０内での
変化するステートのトラッキングを維持するための新ソフトウェアへの切り替え
までに、バックグラウンド内で１回または数回の更新および変換プロセスが実行
される。この繰り返しプロセスはＢサイドメモリパーティション３２のための初
期化工程にパラレルに変換サポートユニット５０によって実行できる。
【００３６】 図３は、図２を参照して説明した更新プロセスに関するフローチャートを示す
。特に準備ステップに関連し、新ソフトウェアがロードされることが理解できよ
う。本発明によれば、Ｂサイドへの切り替えが行われるまで、変換サポートユニ
ット５０はパラレルモードで同時に作動される。
。特に準備ステップに関連し、新ソフトウェアがロードされることが理解できよ
う。本発明によれば、Ｂサイドへの切り替えが行われるまで、変換サポートユニ
ット５０はパラレルモードで同時に作動される。
【００３７】 従って、本発明によれば、新ソフトウェアの更新および旧ソフトウェアに関連
するデータの変換が、変換サポートユニット５０内のハードウェアサポートによ
って実行される間、旧ソフトウェアの実行が中断されることはない。
するデータの変換が、変換サポートユニット５０内のハードウェアサポートによ
って実行される間、旧ソフトウェアの実行が中断されることはない。
【００３８】 図１〜図３に関連し、データ変換用ハードウェアサポートの基本アウトライン
について説明したが、特に変換テーブル記憶ユニット５４に関連する次の細部で
は、図４〜１５を参照してマッチングユニット５６および逆アドレス計算ユニッ
ト５８について説明する。
について説明したが、特に変換テーブル記憶ユニット５４に関連する次の細部で
は、図４〜１５を参照してマッチングユニット５６および逆アドレス計算ユニッ
ト５８について説明する。
【００３９】 図４は、変換テーブル記憶ユニット５４の内部構造を示す。既に概略を述べた
ように、最終的に変換サポートユニット５０により変換できる各データ変数に対
し、変換すべきすべての変数に対する一組Ｖs内にエントリＶiが設けられている
。
ように、最終的に変換サポートユニット５０により変換できる各データ変数に対
し、変換すべきすべての変数に対する一組Ｖs内にエントリＶiが設けられている
。
【００４０】
【数１２】
【００４１】 各アドレス、従って変換テーブル内の各エントリは次のようにデータ構造ｄj に関連している。
【００４２】
【数１３】
【００４３】 ここで、ｎjはデータ構造における変数の数を示し、αはデータ構造ｄjにおけ
るデータ変数のアドレスを示し、ＤＩＮＦＯはデータ構造ｄjにおける変数に関 する構造の情報を示し、Ｐiはそれぞれのデータ変数に割り当てられた変換プロ グラムのスタートアドレスを示す。
るデータ変数のアドレスを示し、ＤＩＮＦＯはデータ構造ｄjにおける変数に関 する構造の情報を示し、Ｐiはそれぞれのデータ変数に割り当てられた変換プロ グラムのスタートアドレスを示す。
【００４４】 図４に示されるように、変換テーブルは各エントリｖiおよびサーチすべきア ドレスに対するデータ構造ｄjの第１変数のアドレスＤＷＡしか記憶しない。換 言すれば、データ構造ｄjの異なるデータ変数に対しては変換テーブル記憶ユニ ット５４により常に同じスタートアドレスＤＷＡが出力されることになる。
【００４５】 更にエントリＤＩＮＦＯはそれが１次元のアレイに関するものであるか、２次
元のアレイ、すなわちマトリックスに関するものであるか、または他の任意のフ
レキシブルなデータ構造であるかに係わらず、サーチすべきデータ変数のための
構造情報に関するものである。
元のアレイ、すなわちマトリックスに関するものであるか、または他の任意のフ
レキシブルなデータ構造であるかに係わらず、サーチすべきデータ変数のための
構造情報に関するものである。
【００４６】 変換テーブルにおける各エントリの第３項目は処理兼制御ユニット１０および
３０のいずれかにおいて、変換すべきデータ変数に割り当てられた変換プログラ
ムのスタートアドレスＰiである。
３０のいずれかにおいて、変換すべきデータ変数に割り当てられた変換プログラ
ムのスタートアドレスＰiである。
【００４７】 変換サポートユニット５０に供給されるデータ構造の各アドレスαに対し、次
の式が成り立つよう、ＤＷＡ値を有する変換テーブルにおいてエントリｖiを発 見しなければならない。
の式が成り立つよう、ＤＷＡ値を有する変換テーブルにおいてエントリｖiを発 見しなければならない。
【００４８】
【数１４】
【００４９】 図５〜１３は、特にこのサーチを最も効率的に実行するようになっているマッ
チングユニット５６および変換テーブル記憶ユニット５４の実施例を示す。
チングユニット５６および変換テーブル記憶ユニット５４の実施例を示す。
【００５０】 一般に、多数のエントリを含むメモリ内の関連する情報と共に、特定のデータ
値に対する高速サーチを実行しなければならないことが多い。１つの選択方法は
特定データ値に対し複数のデータ値を含むメモリデバイスを逐次サーチすること
であり、データ値が発見されると、関連情報を読み出す。しかしながらメモリデ
バイスにデータ値をランダムに記憶する場合、データ値を発見するように全メモ
リをサーチすることができる。
値に対する高速サーチを実行しなければならないことが多い。１つの選択方法は
特定データ値に対し複数のデータ値を含むメモリデバイスを逐次サーチすること
であり、データ値が発見されると、関連情報を読み出す。しかしながらメモリデ
バイスにデータ値をランダムに記憶する場合、データ値を発見するように全メモ
リをサーチすることができる。
【００５１】 メモリデバイス全体のサーチを回避するために所定の規則によりメモリデバイ
スにデータ値を記憶することもできる。例えば、データ値をソートし、後にこの
規則を使ってサーチ中にデータ値を探すことができる。
スにデータ値を記憶することもできる。例えば、データ値をソートし、後にこの
規則を使ってサーチ中にデータ値を探すことができる。
【００５２】 図５は、列アドレス部分Ａおよび行アドレス部分Ｂを有するアドレスによって
データエントリがアドレス指定される場合、すなわちアドレスＳ＝＜Ｂ（Ｘ），
Ａ（Ｘ）＞である場合の２次元メモリの一例を示す。ここで、Ｘは特定の行アド
レスと列アドレスが交差する、２進ツリー内のノードと見なすことができる。図
５に示されるように、個々のデータ値Ｄはメモリデバイス内にランダムに記憶し
てもよい。別の可能性としてソートされたデータ値を示すために２進ツリーデー
タ構造に従って記憶部分に対するデータ値のマッピングを使用することが考えら
れる。例えば、国際特許出願第WO 96/09580号から、記録データのソートを実行 するのに２進ツリーを使用することが知られている。
データエントリがアドレス指定される場合、すなわちアドレスＳ＝＜Ｂ（Ｘ），
Ａ（Ｘ）＞である場合の２次元メモリの一例を示す。ここで、Ｘは特定の行アド
レスと列アドレスが交差する、２進ツリー内のノードと見なすことができる。図
５に示されるように、個々のデータ値Ｄはメモリデバイス内にランダムに記憶し
てもよい。別の可能性としてソートされたデータ値を示すために２進ツリーデー
タ構造に従って記憶部分に対するデータ値のマッピングを使用することが考えら
れる。例えば、国際特許出願第WO 96/09580号から、記録データのソートを実行 するのに２進ツリーを使用することが知られている。
【００５３】 図６に示されるように、２進ツリーデータ構造では各ノード（データ値を入力
したり読み出すことができる交差ポイントＸ）は他の２つのノードに接続されて
いる。２進ツリーのサーチ（マッピングされたエントリを有するメモリデバイス
）は次のとおりである。（行アドレスＢ（Ｘ）および列アドレスＡ（Ｘ）に位置
する）ノードＸ1からデータ値Ｄ１を読み出し、このデータ値Ｄ１は記憶アドレ スを決定すべきデータ値Ｉと比較される。Ｉ＜Ｄ１であればツリーの左ブランチ
Ｌをとり、Ｄ１＜Ｉであれば右ブランチＲをとる。データ構造（すなわちメモリ
デバイスにおけるデータ値）はノードＸ2がデータ値Ｄ2＜Ｄ1を有し、データ値 Ｄ３＞Ｄ１となるように論理的に構成される。実際に、例えばデータ［０、Ｄma x ］の範囲を仮定すると、ルートノードＤRNに記憶されるデータ値はツリーをデ ータ値（０....ＤRN−１）、ＤRN、（ＤRN＋１....Ｄmax）に分割する。ここで 、最初に述べたデータおよび最後に述べたデータをそれぞれ左ブランチと右ブラ
ンチとの間のノードにそれぞれ見い出すことができる。しかしながら、個々のデ
ータ値Ｄ1、Ｄ2、Ｄ3はメモリデバイス内にランダムに記憶できるので、２進ツ リーサーチはＡ（Ｘ1）、Ｂ（Ｘ1）でＤ1を読み出した後に、Ｄ2またはＤ3のロ ケーション、すなわちメモリアドレスに関する情報を提供しなければならない。
したり読み出すことができる交差ポイントＸ）は他の２つのノードに接続されて
いる。２進ツリーのサーチ（マッピングされたエントリを有するメモリデバイス
）は次のとおりである。（行アドレスＢ（Ｘ）および列アドレスＡ（Ｘ）に位置
する）ノードＸ1からデータ値Ｄ１を読み出し、このデータ値Ｄ１は記憶アドレ スを決定すべきデータ値Ｉと比較される。Ｉ＜Ｄ１であればツリーの左ブランチ
Ｌをとり、Ｄ１＜Ｉであれば右ブランチＲをとる。データ構造（すなわちメモリ
デバイスにおけるデータ値）はノードＸ2がデータ値Ｄ2＜Ｄ1を有し、データ値 Ｄ３＞Ｄ１となるように論理的に構成される。実際に、例えばデータ［０、Ｄma x ］の範囲を仮定すると、ルートノードＤRNに記憶されるデータ値はツリーをデ ータ値（０....ＤRN−１）、ＤRN、（ＤRN＋１....Ｄmax）に分割する。ここで 、最初に述べたデータおよび最後に述べたデータをそれぞれ左ブランチと右ブラ
ンチとの間のノードにそれぞれ見い出すことができる。しかしながら、個々のデ
ータ値Ｄ1、Ｄ2、Ｄ3はメモリデバイス内にランダムに記憶できるので、２進ツ リーサーチはＡ（Ｘ1）、Ｂ（Ｘ1）でＤ1を読み出した後に、Ｄ2またはＤ3のロ ケーション、すなわちメモリアドレスに関する情報を提供しなければならない。
【００５４】 従って、従来は１つの解は各データ値Ｄ1、Ｄ2、Ｄ3が関連する（記憶された ）２つのポインタを有していた。すなわち読み出されたデータ値より大きいデー
タ値（Ｒ）または読み出されデータ値よりも小さいデータ値（Ｌ）の位置を示す
アドレスを含む別の２つのメモリ位置を有していた。別のサブレベルごとに、記
憶されるデータ値が図５に示されるようにメモリデバイス自身における先のサブ
レベル（サブツリー）内よりもそれぞれ大小となるような２進ツリー構造体が論
理的に使用されるが、アドレスポインタを使用する論理的マッピングは１つしか
なく、基本的にはデータ値はメモリデバイス内にランダムに記憶される。
タ値（Ｒ）または読み出されデータ値よりも小さいデータ値（Ｌ）の位置を示す
アドレスを含む別の２つのメモリ位置を有していた。別のサブレベルごとに、記
憶されるデータ値が図５に示されるようにメモリデバイス自身における先のサブ
レベル（サブツリー）内よりもそれぞれ大小となるような２進ツリー構造体が論
理的に使用されるが、アドレスポインタを使用する論理的マッピングは１つしか
なく、基本的にはデータ値はメモリデバイス内にランダムに記憶される。
【００５５】 異なるアドレスポインタと共にデータエントリを使用するには、データ値を読
み出し、サーチすべきデータ値と、記憶すべき第１ノードであるルートノードＲ
Ｎをあらかじめ定義しなければならない。かかるサーチアルゴリズムについては
アホ、ホップクロフト、ウルマンによる論文「データ構造およびアルゴリズム」
ＩＳＢＮＯ−２０１−０００２３−７、１５５ｆｆページに記載されている。多
数の種類のデータ値を記憶するのに必要とされるメモリスペースによりデータ値
ごとにブランチＬ、Ｒを示す別の２つのポインタエントリを記憶しなければなら
ないという欠点が明らかに存在する。
み出し、サーチすべきデータ値と、記憶すべき第１ノードであるルートノードＲ
Ｎをあらかじめ定義しなければならない。かかるサーチアルゴリズムについては
アホ、ホップクロフト、ウルマンによる論文「データ構造およびアルゴリズム」
ＩＳＢＮＯ−２０１−０００２３−７、１５５ｆｆページに記載されている。多
数の種類のデータ値を記憶するのに必要とされるメモリスペースによりデータ値
ごとにブランチＬ、Ｒを示す別の２つのポインタエントリを記憶しなければなら
ないという欠点が明らかに存在する。
【００５６】 図５では、メモリデバイス内の論理的２進ツリーが明瞭に表示されているが、
メモリデバイス内の固定アドレス、すなわちマトリックスアレイの要素に２進ツ
リーデータ構造へのマッピングを使用するという解決案がある。この場合、メモ
リデバイス内の所定ロケーションへの２進ツリーノードをマッピングすることに
よりあらかじめブランチアドレスが知られているので、ここではポインタは不要
であり、ポインタがメモリスペースを占めることもない。これらポインタは評価
する必要はないので、アホ、ホップクロフト、ウルマン著の論文「データ構造お
よびアルゴリズム」ＩＳＢＮ−Ｏ−２０１−０００２３−７、２７１ｆｆページ
に開示されているように、サーチ時間を短くすることができる。メモリデバイス
内の特定ロケーションに対する個々のノードＸ1、Ｘ2、Ｘ3のかかる暗黙的マッ ピングを使用した場合、１つのサブツリー内のそれぞれの「子」ノードＸ2、Ｘ3 のアドレスを計算できる。実際にコラムアドレスＡにより左右ブランチを示すこ
とにより、次のように左ブランチの次のノードのアドレスを計算する。
メモリデバイス内の固定アドレス、すなわちマトリックスアレイの要素に２進ツ
リーデータ構造へのマッピングを使用するという解決案がある。この場合、メモ
リデバイス内の所定ロケーションへの２進ツリーノードをマッピングすることに
よりあらかじめブランチアドレスが知られているので、ここではポインタは不要
であり、ポインタがメモリスペースを占めることもない。これらポインタは評価
する必要はないので、アホ、ホップクロフト、ウルマン著の論文「データ構造お
よびアルゴリズム」ＩＳＢＮ−Ｏ−２０１−０００２３−７、２７１ｆｆページ
に開示されているように、サーチ時間を短くすることができる。メモリデバイス
内の特定ロケーションに対する個々のノードＸ1、Ｘ2、Ｘ3のかかる暗黙的マッ ピングを使用した場合、１つのサブツリー内のそれぞれの「子」ノードＸ2、Ｘ3 のアドレスを計算できる。実際にコラムアドレスＡにより左右ブランチを示すこ
とにより、次のように左ブランチの次のノードのアドレスを計算する。
【００５７】
【数１５】
【００５８】 一方、右ブランチＲは次のように計算される。
【００５９】
【数１６】
【００６０】 しかしながら、完全アドレス＜Ｂ、Ａ＞に対するかかるマッピングを使用する
ことは、ツリーを短期間で最初に横断した後に、アドレスの最も重要なパーティ
ションが横断の別のステップごとに変化することを意味する。従って、そのサイ
ズによりダイナミックランダムアクセスメモリ手段に記憶しなければならない大
きなツリーに対してはサーチ時間がかなりの長さとなり得る。実際のアプリケー
ションに対しては、特にアドレスの最も重要なパーティションの変更数を減少す
るような、より高速の方法が必要である。
ことは、ツリーを短期間で最初に横断した後に、アドレスの最も重要なパーティ
ションが横断の別のステップごとに変化することを意味する。従って、そのサイ
ズによりダイナミックランダムアクセスメモリ手段に記憶しなければならない大
きなツリーに対してはサーチ時間がかなりの長さとなり得る。実際のアプリケー
ションに対しては、特にアドレスの最も重要なパーティションの変更数を減少す
るような、より高速の方法が必要である。
【００６１】 次に説明するような本発明に係わる方法およびアクセス手段は、メモリデバイ
ス、好ましくはダイナミックランダムアクセスメモリＤＲＡＭのアドレスに対す
る２進ツリーにおけるノードのマッピングに基づいている。ＤＲＡＭは通常、極
めて高密度の記憶装置となっているが、これらはランダムに分散されたアクセス
に関してはかなり低速である。本発明に係わる特定のアドレスモードを使用する
と、より低速のアクセス時間が得られる。このため、あるシーケンスの連続アク
セスのアドレスにより所定の制約を満たさなければならない。本発明に係わるマ
ッピングはツリーのサーチの結果、常にこれら制約を満たすようなあるシーケン
スのアクセスが得られることを保証するものである。達成可能な性能の増加（時
間の低速化）は約１０倍となる。
ス、好ましくはダイナミックランダムアクセスメモリＤＲＡＭのアドレスに対す
る２進ツリーにおけるノードのマッピングに基づいている。ＤＲＡＭは通常、極
めて高密度の記憶装置となっているが、これらはランダムに分散されたアクセス
に関してはかなり低速である。本発明に係わる特定のアドレスモードを使用する
と、より低速のアクセス時間が得られる。このため、あるシーケンスの連続アク
セスのアドレスにより所定の制約を満たさなければならない。本発明に係わるマ
ッピングはツリーのサーチの結果、常にこれら制約を満たすようなあるシーケン
スのアクセスが得られることを保証するものである。達成可能な性能の増加（時
間の低速化）は約１０倍となる。
【００６２】 上で説明したようにＤＲＡＭのアドレスビットは行アドレスＢおよび列アドレ
スＡと称される２つの部分に通常分割される（図５参照）。通常、行アドレスと
列アドレスはサイズが同じである。行アドレスをできるだけ変えないようにしな
がら列アドレスを変えることにより、連続するアクセスを行えるようにする場合
、ＤＲＡＭの内部構造によりアクセス時間は大幅に短くなる。従って、マッピン
グのための本発明に係わる新規な方法およびアクセス手段により、行アドレスを
できるだけ変えないようにするという基準を満たすツリーサーチアルゴリズムが
可能となる。
スＡと称される２つの部分に通常分割される（図５参照）。通常、行アドレスと
列アドレスはサイズが同じである。行アドレスをできるだけ変えないようにしな
がら列アドレスを変えることにより、連続するアクセスを行えるようにする場合
、ＤＲＡＭの内部構造によりアクセス時間は大幅に短くなる。従って、マッピン
グのための本発明に係わる新規な方法およびアクセス手段により、行アドレスを
できるだけ変えないようにするという基準を満たすツリーサーチアルゴリズムが
可能となる。
【００６３】 図７は、本発明により２進ツリーを多数のサブツリーに分割した状態を示す。
全ツリーは多数のサブツリーを含むそのうちの５つのサブツリー１、２、３、４
、５が示されている。図７では、各サブツリーは「ｋ＝１」と表示された１つの
ルートノードを有する。同様に、サブツリーの各リーフノードは「ｋ＝Ｋ」と表
示されている。ここで、Ｋはサブツリーの深さであり、すなわち各サブツリー内
で点線で示されているにすぎない多数の他のノードが存在する。実際に図７にお
いて図示された各サブツリーは１つのサブツリー当たり総計２ −１個のノード
に対応するＫ個のレベルを含む。
全ツリーは多数のサブツリーを含むそのうちの５つのサブツリー１、２、３、４
、５が示されている。図７では、各サブツリーは「ｋ＝１」と表示された１つの
ルートノードを有する。同様に、サブツリーの各リーフノードは「ｋ＝Ｋ」と表
示されている。ここで、Ｋはサブツリーの深さであり、すなわち各サブツリー内
で点線で示されているにすぎない多数の他のノードが存在する。実際に図７にお
いて図示された各サブツリーは１つのサブツリー当たり総計２ −１個のノード
に対応するＫ個のレベルを含む。
【００６４】 列アドレスおよび行アドレスを介して一旦１つのルートノードにアクセスがさ
れると、多数のレベルＫ（実際にはレベルＫの数はメモリ内の行のサイズに応じ
て決まる）を有するサブツリー内でそれぞれサーチが実行される。各サブツリー
は次のサブツリーのそれぞれのルートノードに接続された（最底の）リーフノー
ドを有する。図７ではノードのうちの１つのサブセットしか完全に示されていな
いことが理解できよう。例えばサブツリー１のリーフノードＬＮは直接サブツリ
ー３のルートノードＸ1に選択されている。ルートノードＸ1とそのリーフノード
Ｘ2、Ｘ3との間には多数の中間ノードが存在する。ルートノードはｋ＝１に位置
し、リーフノードはｋ＝Ｋに位置する。サブツリー５のリーフノードＬＮは全体
の２進ツリーのリーフノードも同時に構成する。従って、全体のツリーのうちの
ルートおよびリーフと、サブツリーのうちのルートおよびリーフとを区別するこ
とが重要である。各サブツリーにおいてサーチしている値が見つけられるまで、
すなわち全ツリーのうちのリーフノードがサーチされるまで、サブツリーを横断
するごとに変数ｋは繰り返して１からＫまでステップ状に変化する。
れると、多数のレベルＫ（実際にはレベルＫの数はメモリ内の行のサイズに応じ
て決まる）を有するサブツリー内でそれぞれサーチが実行される。各サブツリー
は次のサブツリーのそれぞれのルートノードに接続された（最底の）リーフノー
ドを有する。図７ではノードのうちの１つのサブセットしか完全に示されていな
いことが理解できよう。例えばサブツリー１のリーフノードＬＮは直接サブツリ
ー３のルートノードＸ1に選択されている。ルートノードＸ1とそのリーフノード
Ｘ2、Ｘ3との間には多数の中間ノードが存在する。ルートノードはｋ＝１に位置
し、リーフノードはｋ＝Ｋに位置する。サブツリー５のリーフノードＬＮは全体
の２進ツリーのリーフノードも同時に構成する。従って、全体のツリーのうちの
ルートおよびリーフと、サブツリーのうちのルートおよびリーフとを区別するこ
とが重要である。各サブツリーにおいてサーチしている値が見つけられるまで、
すなわち全ツリーのうちのリーフノードがサーチされるまで、サブツリーを横断
するごとに変数ｋは繰り返して１からＫまでステップ状に変化する。
【００６５】 サブツリーにおけるレベルの数は実際のメモリのハードウェアに応じて決まる
。本発明によれば、１つの行が２K−１のエントリすなわち列を含むように、メ モリロケーションへのマッピングが実行される。次の説明で分かるように、本発
明に係わる各サブツリーにおけるサーチは１つの個々の行における１回のサーチ
に対応する。行すなわちサブツリー１に沿ったメモリロケーションは（列アドレ
スの増加に従ってシーケンシャルに）特定サブツリーのルートノード、中間ノー
ドおよびリーフノードＬＮに対応する。読み出された各データ値Ｄ1、Ｄ2、Ｄ3 は探すべきデータ値Ｉと比較され、サブツリー内の左ブランチまたは右ブランチ
をとる必要があるかどうかの判断を行う。
。本発明によれば、１つの行が２K−１のエントリすなわち列を含むように、メ モリロケーションへのマッピングが実行される。次の説明で分かるように、本発
明に係わる各サブツリーにおけるサーチは１つの個々の行における１回のサーチ
に対応する。行すなわちサブツリー１に沿ったメモリロケーションは（列アドレ
スの増加に従ってシーケンシャルに）特定サブツリーのルートノード、中間ノー
ドおよびリーフノードＬＮに対応する。読み出された各データ値Ｄ1、Ｄ2、Ｄ3 は探すべきデータ値Ｉと比較され、サブツリー内の左ブランチまたは右ブランチ
をとる必要があるかどうかの判断を行う。
【００６６】 従来の２進ツリーのための図６に示されるように、１つのツリーは内部にサイ
クルを有しない特殊なタイプのグラフである。すなわちツリーをワンステップ横
断した後に先のノードに戻る唯一の方法は同じ道に戻る方法である。このことは
まさに自然の木に一致する。更に、それ自身、１本のツリーを形成するツリーの
うちのどの部分も１つのサブツリーであるので、１本のツリーは一般に多数のサ
ブツリーを含む。
クルを有しない特殊なタイプのグラフである。すなわちツリーをワンステップ横
断した後に先のノードに戻る唯一の方法は同じ道に戻る方法である。このことは
まさに自然の木に一致する。更に、それ自身、１本のツリーを形成するツリーの
うちのどの部分も１つのサブツリーであるので、１本のツリーは一般に多数のサ
ブツリーを含む。
【００６７】 図７に示されるような本発明に係わるツリー全体はサブツリーが排他的であり
、他のサブツリーに接続されないよう、すなわち（各々がルートノード、リーフ
ノードおよび中間ノードを含み、これらノードを図９に示されるように内部接続
できるようになっているサブツリーのうちのどれもが、他のサブツリーのいかな
る部分も含まないように、サブツリーに分割されている。当然ながら、ツリー全
体からサブツリーを形成する方法は多数存在する。ツリーをサブツリーに分割す
るということは、この分割は図７に示されるように行うことを意味しないので、
このような事実は重要である。従って、図７は本発明で行われる特殊なタイプの
サブツリーへの分割を示している。
、他のサブツリーに接続されないよう、すなわち（各々がルートノード、リーフ
ノードおよび中間ノードを含み、これらノードを図９に示されるように内部接続
できるようになっているサブツリーのうちのどれもが、他のサブツリーのいかな
る部分も含まないように、サブツリーに分割されている。当然ながら、ツリー全
体からサブツリーを形成する方法は多数存在する。ツリーをサブツリーに分割す
るということは、この分割は図７に示されるように行うことを意味しないので、
このような事実は重要である。従って、図７は本発明で行われる特殊なタイプの
サブツリーへの分割を示している。
【００６８】 １つの行（サブツリー）内のデータの構造は図９に示されるようなものである
。ルートノードＲＮは常に第１列アドレスＡ＝１にマッピングされる。Ｄminと Ｄmaxとの間のデータレンジを仮定した場合、ルートノードＲＮに位置するデー タ値Ｄ1は左までのノードに位置するデータ値Ｄ＝［Ｄmin、Ｄ1−１］と右まで のノードに記憶されているデータ値Ｄ＝［Ｄ1＋１、Ｄmax］とに分割する。分割
によりデータの正確な値ではなく範囲しか与えられないことに留意することが重
要である。実際にｋ＝２における次のノードはこれらノードに記憶されているそ
れぞれのデータ値Ｄ2、Ｄ3に従ってサブ分割を再び実行する。しかしながら、図
９から判るように列アドレスＡ’＝２Ａにはデータ値Ｄ2＜Ｄ1が位置し、一方、
新しい列アドレスＡ’＝２Ａ＋１には右ブランチのデータ値Ｄ３が位置する。再
び列アドレス２Ａ、２Ａ＋１にそれぞれデータ値Ｄ4、Ｄ5が記憶される。Ｋ＝３
と仮定すると、明らかにデータ値Ｄ4、Ｄ5、Ｄ6、Ｄ7は図９に示されるようなサ
ブツリーのリーフノードを構成する。一般に、左ブランチ上の新ノードアドレス
は２Ａとなり、右ブランチの新ノードアドレスは２Ａ＋１となる。一般に２K-1 個のリーフノードが存在するが、一方、明らかに列アドレス２K-1−１にデータ 値ＤKが記憶される。中間ノードＩＮの数は２K-1−２個となる。このことは、個
々の列アドレスへのノードのマッピングが１行であることを示している。
。ルートノードＲＮは常に第１列アドレスＡ＝１にマッピングされる。Ｄminと Ｄmaxとの間のデータレンジを仮定した場合、ルートノードＲＮに位置するデー タ値Ｄ1は左までのノードに位置するデータ値Ｄ＝［Ｄmin、Ｄ1−１］と右まで のノードに記憶されているデータ値Ｄ＝［Ｄ1＋１、Ｄmax］とに分割する。分割
によりデータの正確な値ではなく範囲しか与えられないことに留意することが重
要である。実際にｋ＝２における次のノードはこれらノードに記憶されているそ
れぞれのデータ値Ｄ2、Ｄ3に従ってサブ分割を再び実行する。しかしながら、図
９から判るように列アドレスＡ’＝２Ａにはデータ値Ｄ2＜Ｄ1が位置し、一方、
新しい列アドレスＡ’＝２Ａ＋１には右ブランチのデータ値Ｄ３が位置する。再
び列アドレス２Ａ、２Ａ＋１にそれぞれデータ値Ｄ4、Ｄ5が記憶される。Ｋ＝３
と仮定すると、明らかにデータ値Ｄ4、Ｄ5、Ｄ6、Ｄ7は図９に示されるようなサ
ブツリーのリーフノードを構成する。一般に、左ブランチ上の新ノードアドレス
は２Ａとなり、右ブランチの新ノードアドレスは２Ａ＋１となる。一般に２K-1 個のリーフノードが存在するが、一方、明らかに列アドレス２K-1−１にデータ 値ＤKが記憶される。中間ノードＩＮの数は２K-1−２個となる。このことは、個
々の列アドレスへのノードのマッピングが１行であることを示している。
【００６９】 しかしながら、１本の行でリーフノード（Ｋ＝３の場合、Ｄ４、Ｄ５、Ｄ６、
Ｄ７もしくはＤKすなわち列の右端部までの２K-1個のノード）に達すると、問題
はマトリックスメモリ内のどこに次のルートノード（Ｋ＝３の場合、Ｄ4'、Ｄ4' ' ....であり、ｋ＝Ｋの場合、ＤK'、ＤK''）が位置するかということである。図
９に示されるように、次のサブツリーのルートノードは常に位置Ａ＝１に位置す
るが、これらルートノードは必ずしも次の行に記憶されるルートノード、次の中
間ノードおよびリーフノードではない。本発明によればコラム位置Ａ＝１および
行位置Ｂ（Ｌ（Ｘ））およびＢ（Ｒ（Ｘ））に次のサブツリーの次のルートノー
ドが位置する。本発明によれば、左ブランチに対するデータ値Ｄ4 '，ＤK 'は次の
位置に記憶される。
Ｄ７もしくはＤKすなわち列の右端部までの２K-1個のノード）に達すると、問題
はマトリックスメモリ内のどこに次のルートノード（Ｋ＝３の場合、Ｄ4'、Ｄ4' ' ....であり、ｋ＝Ｋの場合、ＤK'、ＤK''）が位置するかということである。図
９に示されるように、次のサブツリーのルートノードは常に位置Ａ＝１に位置す
るが、これらルートノードは必ずしも次の行に記憶されるルートノード、次の中
間ノードおよびリーフノードではない。本発明によればコラム位置Ａ＝１および
行位置Ｂ（Ｌ（Ｘ））およびＢ（Ｒ（Ｘ））に次のサブツリーの次のルートノー
ドが位置する。本発明によれば、左ブランチに対するデータ値Ｄ4 '，ＤK 'は次の
位置に記憶される。
【００７０】
【数１７】
【００７１】 右ブランチで接続されたサブツリーの次のルートノードは下記の行アドレスに
位置する。
位置する。
【００７２】
【数１８】
【００７３】 図８からも判るように、次のサブツリー（関連する行）は、必ずしも先のサブ
ツリーに隣接するわけではない。
ツリーに隣接するわけではない。
【００７４】 図９に従い、メモリ内の記憶位置に２進ツリーのノードをマッピングすること
は、ツリー内の（従って、更に図７、８、９における値が示すようにサブツリー
内の）値が大きくなる順にソートされる２進ツリーのノードにエントリが記憶さ
れることを意味する。
は、ツリー内の（従って、更に図７、８、９における値が示すようにサブツリー
内の）値が大きくなる順にソートされる２進ツリーのノードにエントリが記憶さ
れることを意味する。
【００７５】 当然ながら、（図９に示されているようなメモリの行における特定の順序に対
応する）２進ツリー内の大きくなる順に個々のデータ値を記憶することは、各サ
ブツリーで使用される、サブツリーのリーフから次のサブツリーのルートノード
までのサーチアルゴリズムに影響を与える。
応する）２進ツリー内の大きくなる順に個々のデータ値を記憶することは、各サ
ブツリーで使用される、サブツリーのリーフから次のサブツリーのルートノード
までのサーチアルゴリズムに影響を与える。
【００７６】 先に説明したように、主な目的は行の変化をできるだけ少なくすることである
。すなわち列方向のサーチだけが極めて高速となるので、アドレスＳ＝＜Ｂ、Ａ
＞の最も重要な部分をできるだけ少ない回数しか変えないようにすることである
。列方向の特定順序に従った１つの行における１つのサブツリーに対するデータ
値を記憶する結果、列方向の最終エントリは各サブツリーのリーフノードＬＮを
構成しなければならなくなる。どれだけ多くのリーフノードＬＮ（図８における
リーフノードの記憶位置ＬＮ）を割り当てるかは、サブツリー内のレベルの数に
応じて決まる。すなわち列方向のメモリのサイズに応じて決まる。例えばレベル
Ｋ＝３を有するサブツリーは列方向の最も右側の４つの位置にある４つのリーフ
ノードＬＮを含む（図１１、１２の例も参照）。
。すなわち列方向のサーチだけが極めて高速となるので、アドレスＳ＝＜Ｂ、Ａ
＞の最も重要な部分をできるだけ少ない回数しか変えないようにすることである
。列方向の特定順序に従った１つの行における１つのサブツリーに対するデータ
値を記憶する結果、列方向の最終エントリは各サブツリーのリーフノードＬＮを
構成しなければならなくなる。どれだけ多くのリーフノードＬＮ（図８における
リーフノードの記憶位置ＬＮ）を割り当てるかは、サブツリー内のレベルの数に
応じて決まる。すなわち列方向のメモリのサイズに応じて決まる。例えばレベル
Ｋ＝３を有するサブツリーは列方向の最も右側の４つの位置にある４つのリーフ
ノードＬＮを含む（図１１、１２の例も参照）。
【００７７】 説明を通して、上記マッピングを検討する場合、「ノード」なる（論理的）表
現は、メモリにおける（物理的な）マッピングされたメモリ位置に均等であるこ
とに留意すべきである。
現は、メモリにおける（物理的な）マッピングされたメモリ位置に均等であるこ
とに留意すべきである。
【００７８】 上に概略を示したように、本発明は各行がサブツリーに対応し、各行、すなわ
ちサブツリーによって特定のサーチ方法を使用するように２進ツリーを２次元の
メモリ空間にマッピングするものである。このサーチは読み出された値とサーチ
すべきデータ値とが一致することが判った場合、またはリーフノードＬＦが発見
された場合のいずれかにおいて、各サブツリーにおけるサーチは停止される。従
って、各サブツリーにおけるサーチを実行する間、サーチアルゴリズムはサブツ
リーが存在するレベルのトラックを位置しなければならない。その理由は、リー
フノードに到達した場合に行アドレスＢの変更が行われるにすぎないからである
。本発明では、各サブツリーにおいてサーチアドレスを計算できることが判った
だけでなく、比較の結果およびリーフノードの現在アドレスのみから次のサブツ
リーの特定の新ルートノードアドレスを計算できることも判っている。すなわち
本発明によれば、次のデータ値を読み出すべきノードの記憶アドレスを指定する
新完全アドレスＳ＝＜Ｂ、Ａ＞は、比較の結果に基づき、現在読み出されている
メモリ位置の現在アドレスから計算される。このことは、サブツリー内の次のノ
ードのアドレスにも適用され、サーチすべき次のサブツリーの次のルートノード
の記憶アドレスを探すのにも有効である。
ちサブツリーによって特定のサーチ方法を使用するように２進ツリーを２次元の
メモリ空間にマッピングするものである。このサーチは読み出された値とサーチ
すべきデータ値とが一致することが判った場合、またはリーフノードＬＦが発見
された場合のいずれかにおいて、各サブツリーにおけるサーチは停止される。従
って、各サブツリーにおけるサーチを実行する間、サーチアルゴリズムはサブツ
リーが存在するレベルのトラックを位置しなければならない。その理由は、リー
フノードに到達した場合に行アドレスＢの変更が行われるにすぎないからである
。本発明では、各サブツリーにおいてサーチアドレスを計算できることが判った
だけでなく、比較の結果およびリーフノードの現在アドレスのみから次のサブツ
リーの特定の新ルートノードアドレスを計算できることも判っている。すなわち
本発明によれば、次のデータ値を読み出すべきノードの記憶アドレスを指定する
新完全アドレスＳ＝＜Ｂ、Ａ＞は、比較の結果に基づき、現在読み出されている
メモリ位置の現在アドレスから計算される。このことは、サブツリー内の次のノ
ードのアドレスにも適用され、サーチすべき次のサブツリーの次のルートノード
の記憶アドレスを探すのにも有効である。
【００７９】 図１０は、本発明に係わるサーチ方法の実施例に係わるフローチャートを示す
。このアルゴリズムでは完全２進ツリーは図７に従い、サブツリーに分割されて
おり、ルートサブツリーの下のレベルにある最も左側のサブツリーはカットされ
ていることに留意すべきである。
。このアルゴリズムでは完全２進ツリーは図７に従い、サブツリーに分割されて
おり、ルートサブツリーの下のレベルにある最も左側のサブツリーはカットされ
ていることに留意すべきである。
【００８０】 ここに説明するように、ｍ個の列によってメモリをあらかじめ定める場合、レ
ベルの数はＫ＝ｌｎ（ｍ）／ｌｎ２（すなわち次に小さい整数）であり、実際の
ハードウェアの列アドレスにおけるビット数はＫ（ここでＫはサブツリーにおけ
るレベルの数）に等しい。図７、図８、図９におけるすべての例では、ツリーの
形成に起因し、列アドレス０は使用しない。実際にｍが列の総数を指定し、Ｋが
サブツリー内のレベルの数を指定する場合、ｍ個のレベルのうちのｍ−１または
より小さい場合には２K−１個の列しか使用されない（図７、８、９を参照）。
ベルの数はＫ＝ｌｎ（ｍ）／ｌｎ２（すなわち次に小さい整数）であり、実際の
ハードウェアの列アドレスにおけるビット数はＫ（ここでＫはサブツリーにおけ
るレベルの数）に等しい。図７、図８、図９におけるすべての例では、ツリーの
形成に起因し、列アドレス０は使用しない。実際にｍが列の総数を指定し、Ｋが
サブツリー内のレベルの数を指定する場合、ｍ個のレベルのうちのｍ−１または
より小さい場合には２K−１個の列しか使用されない（図７、８、９を参照）。
【００８１】 従って、ステップＳ１でサーチ方法をスタートした後に、第１サブツリー１の
レベルはｋ＝１にセットされる。すなわちサブツリー１のルートノードＲＮでサ
ーチがスタートされる（図７参照）。次にステップＳ３において、サーチすべき
データ値Ｉ、サブツリーあたりのレベル数Ｋだけでなく、ルートノードＲＮのロ
ケーションすなわちルートアドレス［（２進表記で）＜Ｂ（０）、Ａ（０）＞＝
＜０、１＞］が入力される。従って、第１サブツリー１のルートノードＲＮはサ
ーチアルゴリズムのエントリポイントである。
レベルはｋ＝１にセットされる。すなわちサブツリー１のルートノードＲＮでサ
ーチがスタートされる（図７参照）。次にステップＳ３において、サーチすべき
データ値Ｉ、サブツリーあたりのレベル数Ｋだけでなく、ルートノードＲＮのロ
ケーションすなわちルートアドレス［（２進表記で）＜Ｂ（０）、Ａ（０）＞＝
＜０、１＞］が入力される。従って、第１サブツリー１のルートノードＲＮはサ
ーチアルゴリズムのエントリポイントである。
【００８２】 ステップＳ４では、現在のアドレス＜Ｂ（０）、Ａ（０）＞におけるデータ値
Ｄおよび関連する情報がサブツリー１のルートノードＲＮから読み出される。ス
テップＳ５において、読み出されたデータ値Ｄは探すべきデータ値Ｉと比較され
る。ステップＳ５において、Ｄ＝Ｉの一致が発見されると、サーチはステップＳ
１１において終了となる。
Ｄおよび関連する情報がサブツリー１のルートノードＲＮから読み出される。ス
テップＳ５において、読み出されたデータ値Ｄは探すべきデータ値Ｉと比較され
る。ステップＳ５において、Ｄ＝Ｉの一致が発見されると、サーチはステップＳ
１１において終了となる。
【００８３】 ステップＳ５において、読み出されたデータ値Ｄがサーチすべきデータ値Ｉよ
りも大となれば、ステップＳ６においてリーフノードＬＮに達しているかどうか
を判断する。この判断は実行数ｋとレベルの所定数Ｋとを比較することによって
行うことができる。ステップＳ６において、ｋ＜Ｋとなると、ステップＳ９、Ｓ
１１を実行する。ステップＳ９では左ブランチ（Ｉ＜Ｄ）に沿ったサブツリー１
内のリーフノードのできるだけ中間としての新アドレスを計算するのに、次の式
を使用する。
りも大となれば、ステップＳ６においてリーフノードＬＮに達しているかどうか
を判断する。この判断は実行数ｋとレベルの所定数Ｋとを比較することによって
行うことができる。ステップＳ６において、ｋ＜Ｋとなると、ステップＳ９、Ｓ
１１を実行する。ステップＳ９では左ブランチ（Ｉ＜Ｄ）に沿ったサブツリー１
内のリーフノードのできるだけ中間としての新アドレスを計算するのに、次の式
を使用する。
【００８４】
【数１９】
【００８５】 ここで、Ｂ（Ｌ（Ｘ））およびＡ（Ｌ（Ｘ））はサブツリー１内の次のサブノ
ードの新行アドレスおよび列アドレスをそれぞれ示す。その後、ステップＳ１４
において、深さレベルの実行数ｋを増加する。
ードの新行アドレスおよび列アドレスをそれぞれ示す。その後、ステップＳ１４
において、深さレベルの実行数ｋを増加する。
【００８６】 同様に、ステップＳ５において、Ｉ＞Ｄと判断されれば、ルートノードＲＮか
らの右ブランチをとり、ステップＳ８においてサブツリーの全深さに達していな
いと判断されれば、すなわちｋ＜Ｋと判断された場合、Ｓ９、Ｓ１４と同じよう
にステップＳ１２、Ｓ１６を実行する。ここで、次の式（２）は次のようにサブ
ツリー１内の次のエントリ、すなわちサブノードの記憶アドレスを定めたもので
ある。
らの右ブランチをとり、ステップＳ８においてサブツリーの全深さに達していな
いと判断されれば、すなわちｋ＜Ｋと判断された場合、Ｓ９、Ｓ１４と同じよう
にステップＳ１２、Ｓ１６を実行する。ここで、次の式（２）は次のようにサブ
ツリー１内の次のエントリ、すなわちサブノードの記憶アドレスを定めたもので
ある。
【００８７】
【数２０】
【００８８】 ステップＳ５、ステップＳ６、Ｓ８およびステップＳ９、Ｓ１２から判るよう
に、サブツリー内では列アドレス部分Ａしか変更されない。すなわち左ブランチ
において２倍にされるか、または右ブランチにおいて２倍にされ、更に１つの列
だけ右側に移動されるだけである。ステップＳ５における判断と無関係に、行ア
ドレス部分Ｂは同じままであることに留意することが重要である。読み出された
データ値がより大きい場合、列アドレスの２倍のジャンプがあり、読み出された
データ値がサーチすべき値Ｉよりも小さければ、現在の列アドレス＋１の２倍と
される。
に、サブツリー内では列アドレス部分Ａしか変更されない。すなわち左ブランチ
において２倍にされるか、または右ブランチにおいて２倍にされ、更に１つの列
だけ右側に移動されるだけである。ステップＳ５における判断と無関係に、行ア
ドレス部分Ｂは同じままであることに留意することが重要である。読み出された
データ値がより大きい場合、列アドレスの２倍のジャンプがあり、読み出された
データ値がサーチすべき値Ｉよりも小さければ、現在の列アドレス＋１の２倍と
される。
【００８９】 当然ながら、ｋ＜Ｋ（ここでＫ＝１つのサブツリーにおける最大深さ、すなわ
ちレベルの数であり、このＫはあらかじめ定められる）ではステップＳ９、Ｓ１
２が実行されるだけであるので、ステップＳ９、Ｓ１２で定められた新アドレス
Ａ、Ｂにおける新データ値Ｄがステップ４で読み出される。参照符号Ｒは個々の
ステップＳ４、Ｓ５、Ｓ６、Ｓ９、Ｓ１４およびＳ４、Ｓ５、Ｓ８、Ｓ１２、Ｓ
１６をそれぞれ通るこのような再帰的実行を示す。この再帰プロセス中にサブツ
リー内でデータ値（Ｉ＝Ｄ）が見いだされると、アルゴリズムはステップＳ１１
において終了に達する。
ちレベルの数であり、このＫはあらかじめ定められる）ではステップＳ９、Ｓ１
２が実行されるだけであるので、ステップＳ９、Ｓ１２で定められた新アドレス
Ａ、Ｂにおける新データ値Ｄがステップ４で読み出される。参照符号Ｒは個々の
ステップＳ４、Ｓ５、Ｓ６、Ｓ９、Ｓ１４およびＳ４、Ｓ５、Ｓ８、Ｓ１２、Ｓ
１６をそれぞれ通るこのような再帰的実行を示す。この再帰プロセス中にサブツ
リー内でデータ値（Ｉ＝Ｄ）が見いだされると、アルゴリズムはステップＳ１１
において終了に達する。
【００９０】 しかしながら、ｋ回繰り返した後に、ステップＳ６またはステップＳ８におい
て、割り当てられたサブツリーの全深さに達したかどうか、すなわちｋ＝Ｋとな
ったかどうかが判断される。このことは、リーフノードの記憶位置ＬＮに到達し
なければならないことを意味している。図９に示されるようなデータ値のマッピ
ングを使用すれば、リーフノードＬＮは図８のメモリデバイスのアドレススペー
スにおいて列アドレスＡのより高い端部（すなわち行の右端部）において最終の
２K-1個のメモリ位置に対応しなければならないことが明らかである。
て、割り当てられたサブツリーの全深さに達したかどうか、すなわちｋ＝Ｋとな
ったかどうかが判断される。このことは、リーフノードの記憶位置ＬＮに到達し
なければならないことを意味している。図９に示されるようなデータ値のマッピ
ングを使用すれば、リーフノードＬＮは図８のメモリデバイスのアドレススペー
スにおいて列アドレスＡのより高い端部（すなわち行の右端部）において最終の
２K-1個のメモリ位置に対応しなければならないことが明らかである。
【００９１】 サブツリーにおいてかかるリーフノードＬＮに達した場合、ステップＳ１０、
Ｓ１３において、次の式（３）、（４）を使用し、別のサブツリーのルートノー
ドの新しい行アドレスおよび列アドレスをそれぞれ計算する。
Ｓ１３において、次の式（３）、（４）を使用し、別のサブツリーのルートノー
ドの新しい行アドレスおよび列アドレスをそれぞれ計算する。
【００９２】
【数２１】
【００９３】
【数２２】
【００９４】 リーフノードが発生した場合、列アドレスＡはステップＳ５における判断と独
立して第１列に設定されること、すなわちＡ（Ｌ（Ｘ））＝Ａ（Ｒ（Ｘ））＝１
となることが、式（３）、（４）から理解できる。しかしながら、ステップＳ５
における判断に応じて新しい行アドレスＢが選択される。
立して第１列に設定されること、すなわちＡ（Ｌ（Ｘ））＝Ａ（Ｒ（Ｘ））＝１
となることが、式（３）、（４）から理解できる。しかしながら、ステップＳ５
における判断に応じて新しい行アドレスＢが選択される。
【００９５】 リーフノードＬＮからの矢印が式（３）、（４）に従った計算を示す図８およ
び図９から、列Ａ＝１に次のサブツリーの次のルートノードが位置するが、予想
したように次の隣接するサブツリー２には位置しないことに留意することは興味
深いことである。これと対照的に、式（３）、（４）は、サーチすべき次のサブ
ツリーの次のルートノードの新しい行アドレスが（サブツリーにおけるもっとも
左へのリーフノードを除き、すなわち図１１の例における１３〜１９のイメージ
ングを除き）次の新行アドレスでないある種の列−行イメージングを実行する。
び図９から、列Ａ＝１に次のサブツリーの次のルートノードが位置するが、予想
したように次の隣接するサブツリー２には位置しないことに留意することは興味
深いことである。これと対照的に、式（３）、（４）は、サーチすべき次のサブ
ツリーの次のルートノードの新しい行アドレスが（サブツリーにおけるもっとも
左へのリーフノードを除き、すなわち図１１の例における１３〜１９のイメージ
ングを除き）次の新行アドレスでないある種の列−行イメージングを実行する。
【００９６】 ステップＳ１３ではサーチすべき次のサブツリーの次のルートノードを決定し
た場合、明らかに次のサブツリーにおけるサーチはレベル１、すなわちルートノ
ードアドレスからスタートするので、ｋはステップＳ１７においてｋ＝１にリセ
ットされる。次にステップＳ４において再び次のデータ値Ｄが読み出され、Ｄと
Ｉとの一致が見いだされるか、再び新サブツリーのリーフノードが見いだされる
まで、新しいサブツリー（新しい行）に対しステップＳ５，Ｓ６，Ｓ９，Ｓ１４
，またはＳ５，Ｓ８，Ｓ１２，Ｓ１６が再帰的に実行される。
た場合、明らかに次のサブツリーにおけるサーチはレベル１、すなわちルートノ
ードアドレスからスタートするので、ｋはステップＳ１７においてｋ＝１にリセ
ットされる。次にステップＳ４において再び次のデータ値Ｄが読み出され、Ｄと
Ｉとの一致が見いだされるか、再び新サブツリーのリーフノードが見いだされる
まで、新しいサブツリー（新しい行）に対しステップＳ５，Ｓ６，Ｓ９，Ｓ１４
，またはＳ５，Ｓ８，Ｓ１２，Ｓ１６が再帰的に実行される。
【００９７】 当然ながら、次のサブツリー（例えば図８内の４または５）においてもデータ
値が見つからず、従ってリーフノードＬＮに達することがあり得る。例えばサブ
ツリー５において、リーフノードＬＮに達した場合、式（３）または式（４）の
いずれも、（行の数と列の数が同じ場合に）行アドレススペース内に行アドレス
を含まないことがあり得る。行の数が列の数よりも大であれば、当然、新しいサ
ブツリーの新しい別の計算を実行できる。このことは、より多数のサブツリー（
行）を利用できることを意味する。実際に、既にアルゴリズムが図７においてサ
ブツリー２または３より下に達している場合、行アドレス内のビット数は列アド
レス内のビット数の２倍となっていなければならない。その理由は、２進ツリー
内で更にレベルが増すごとに、ノードの数は本来倍になるからである。
値が見つからず、従ってリーフノードＬＮに達することがあり得る。例えばサブ
ツリー５において、リーフノードＬＮに達した場合、式（３）または式（４）の
いずれも、（行の数と列の数が同じ場合に）行アドレススペース内に行アドレス
を含まないことがあり得る。行の数が列の数よりも大であれば、当然、新しいサ
ブツリーの新しい別の計算を実行できる。このことは、より多数のサブツリー（
行）を利用できることを意味する。実際に、既にアルゴリズムが図７においてサ
ブツリー２または３より下に達している場合、行アドレス内のビット数は列アド
レス内のビット数の２倍となっていなければならない。その理由は、２進ツリー
内で更にレベルが増すごとに、ノードの数は本来倍になるからである。
【００９８】 サブツリー４においてリーフノードに達したときに更に別のルートノードを決
定できない場合、このことは、サブツリー内では２進サーチでデータ値を発見で
きず、よって２進ツリー全体でもデータ値を発見できないことを意味する。
定できない場合、このことは、サブツリー内では２進サーチでデータ値を発見で
きず、よって２進ツリー全体でもデータ値を発見できないことを意味する。
【００９９】 好ましくはステップＳ５において、所定の許容値内でＤとＩが一致するよう、
すなわち|Ｄ−Ｉ|＜ΔＤ（ここでΔＤはあらかじめ特定した所定の許容値を示す
）である場合に一致が発見されるように、所定の許容値を認める。
すなわち|Ｄ−Ｉ|＜ΔＤ（ここでΔＤはあらかじめ特定した所定の許容値を示す
）である場合に一致が発見されるように、所定の許容値を認める。
【０１００】 特に図１０におけるポイントＡおよびＢにおいて上で概略を述べた式（１３）
に従った特性を得るために、更に図１７に示されるような次のステップを実行す
る。
に従った特性を得るために、更に図１７に示されるような次のステップを実行す
る。
【０１０１】 ポイントＡにおいて、第１ステップＳ２１Ａは現在のノードが全体のツリーの
うちのリーフノードであるか否かのテストに関連するものである。このテストは
真でなければアルゴリズムは図１０におけるステップＳ６へ進む。しかしながら
、現在ノードがツリー全体のうちのリーフノードである場合、ＤおよびＩｎｆｏ
（Ｄ）の最後にセーブした値を使用し、その後、図７におけるステップＳ２２Ａ
およびＳ２３Ａに示されるようにアルゴリズムを停止しなければならない。
うちのリーフノードであるか否かのテストに関連するものである。このテストは
真でなければアルゴリズムは図１０におけるステップＳ６へ進む。しかしながら
、現在ノードがツリー全体のうちのリーフノードである場合、ＤおよびＩｎｆｏ
（Ｄ）の最後にセーブした値を使用し、その後、図７におけるステップＳ２２Ａ
およびＳ２３Ａに示されるようにアルゴリズムを停止しなければならない。
【０１０２】 ポイントＢにおいて、第１ステップＳ２１Ｂは現在のノードがツリー全体のう
ちのリーフノードであるか否かのテストに関連するものである。このテストが真
でなければ、将来起こり得る使用のためにＤおよびＩｎｆｏ（Ｄ）の現在値をセ
ーブする。次にアルゴリズムは図１０におけるステップＳ８へ進む。しかしなが
ら現在のノードがツリー全体のうちのリーフノードである場合、ＤおよびＩｎｆ
ｏ（Ｄ）の現在値を使用し、その後、図１７におけるステップＳ２２ＢおよびＳ
２３Ｂに示されるようにアルゴリズムを停止しなければならない。
ちのリーフノードであるか否かのテストに関連するものである。このテストが真
でなければ、将来起こり得る使用のためにＤおよびＩｎｆｏ（Ｄ）の現在値をセ
ーブする。次にアルゴリズムは図１０におけるステップＳ８へ進む。しかしなが
ら現在のノードがツリー全体のうちのリーフノードである場合、ＤおよびＩｎｆ
ｏ（Ｄ）の現在値を使用し、その後、図１７におけるステップＳ２２ＢおよびＳ
２３Ｂに示されるようにアルゴリズムを停止しなければならない。
【０１０３】 図１１、図１２は列アドレスＡおよび行アドレスＢに対して２進表記を使用す
る特定の例（Ｋ＝３）に対する図７、図８、図１０における一般的アルゴリズム
を示す。Ｋ＝３はメモリアドレススペース内に原則的に８つの列と、少なくとも
８つの行が設けられていることを意味する。２進ツリーの頂部にあるどの第１ル
ートノードＲＮもアドレスＡ（０）、Ｂ（０）＝（０００、０００）を有する場
合、式（１）、（２）は列アドレスを変更しないので、第１列アドレスＡ＝００
０は使用しない。従って、最初、図１０に示されるステップＳ４を実行する際に
、ルックアップすべき第１ノードは常に図１１内のメモリ内の上部左メモリロケ
ーションとなる。すなわち第１サブツリーのうちの上部の第１ルートノード（す
なわち２進ツリー全体のうちのルートノード）におけるＢ（０）＝０およびＡ（
０）＝１となる。
る特定の例（Ｋ＝３）に対する図７、図８、図１０における一般的アルゴリズム
を示す。Ｋ＝３はメモリアドレススペース内に原則的に８つの列と、少なくとも
８つの行が設けられていることを意味する。２進ツリーの頂部にあるどの第１ル
ートノードＲＮもアドレスＡ（０）、Ｂ（０）＝（０００、０００）を有する場
合、式（１）、（２）は列アドレスを変更しないので、第１列アドレスＡ＝００
０は使用しない。従って、最初、図１０に示されるステップＳ４を実行する際に
、ルックアップすべき第１ノードは常に図１１内のメモリ内の上部左メモリロケ
ーションとなる。すなわち第１サブツリーのうちの上部の第１ルートノード（す
なわち２進ツリー全体のうちのルートノード）におけるＢ（０）＝０およびＡ（
０）＝１となる。
【０１０４】 行および列のアドレス番号に対する２進表示を使用すると、図１２はアドレス
０００、００１を有する最初の２つの行に位置するサブツリー１およびサブツリ
ー２を示す。
０００、００１を有する最初の２つの行に位置するサブツリー１およびサブツリ
ー２を示す。
【０１０５】 図１１におけるメモリデバイス内のデータ値Ｄの割り当ては、既に図７を参照
して一般的に説明したように、図１２に従って行われる。図１１および図１２の
例では、すべてのデータ値は所定のインターバル０〜１００に属すものと仮定す
る。ルートノードから始まって、対応する値５６はこのインターバルを２つの新
しいインターバル、すなわち０〜５５（左ブランチ）および５７〜１００（右ブ
ランチ）に分割する。次に、左の子孫ツリーに下方のインターバル０〜５５に属
するすべての値を記憶し、一方、右の子孫ツリー内により高いインターバル５７
〜１００に属するすべての値を記憶する。各レベルで新しいインターバルを使用
し、より低いすべてのレベルでこのプロセスを再帰的に繰り返す。例えばルート
ノードの左の子孫に対してはインターバル０〜５５を使用する。次のノードで見
つけられる値は２７である。従って、データ値２７を含むノードから吊り下げら
れた２つの子孫サブツリーに対し、次の分割はインターバル０〜２６および２８
〜５５となる。このことは、左の子孫サブツリーに０〜２６に属するすべての値
が記憶され、右の子孫ツリー内に２８〜５５に属するすべての値が記憶されるこ
とを意味する。
して一般的に説明したように、図１２に従って行われる。図１１および図１２の
例では、すべてのデータ値は所定のインターバル０〜１００に属すものと仮定す
る。ルートノードから始まって、対応する値５６はこのインターバルを２つの新
しいインターバル、すなわち０〜５５（左ブランチ）および５７〜１００（右ブ
ランチ）に分割する。次に、左の子孫ツリーに下方のインターバル０〜５５に属
するすべての値を記憶し、一方、右の子孫ツリー内により高いインターバル５７
〜１００に属するすべての値を記憶する。各レベルで新しいインターバルを使用
し、より低いすべてのレベルでこのプロセスを再帰的に繰り返す。例えばルート
ノードの左の子孫に対してはインターバル０〜５５を使用する。次のノードで見
つけられる値は２７である。従って、データ値２７を含むノードから吊り下げら
れた２つの子孫サブツリーに対し、次の分割はインターバル０〜２６および２８
〜５５となる。このことは、左の子孫サブツリーに０〜２６に属するすべての値
が記憶され、右の子孫ツリー内に２８〜５５に属するすべての値が記憶されるこ
とを意味する。
【０１０６】 図１２、図１１に示されるように、データ値をマッピングするこの方法はレベ
ルの数ｋに従って介しインターバルが異なることを思い出せば、ツリー全体およ
びそのツリーのサブツリーに対して真であることが理解できよう。従って、デー
タ値に関し、図１２に示されているものは完全にバランスのとれた２進ツリーで
ある。同じようにこのことは１つのサブツリーのノードにそれぞれ対応する各行
内のエントリによって示されている。
ルの数ｋに従って介しインターバルが異なることを思い出せば、ツリー全体およ
びそのツリーのサブツリーに対して真であることが理解できよう。従って、デー
タ値に関し、図１２に示されているものは完全にバランスのとれた２進ツリーで
ある。同じようにこのことは１つのサブツリーのノードにそれぞれ対応する各行
内のエントリによって示されている。
【０１０７】 正しいマッピングの最も重要な意味は、サーチしている値を見つけることなく
ツリー全体のうちのリーフノードに達した場合は、ツリー内にこの値が全く存在
しないということである。
ツリー全体のうちのリーフノードに達した場合は、ツリー内にこの値が全く存在
しないということである。
【０１０８】 左ブランチＬのために２を乗算することは、列アドレス部分Ａを左側にシフト
することを意味するにすぎない。右ブランチＲの結果、列アドレス部分Ａは左に
シフトされ、１が加えられる。従って、ｋ＝２における中間ノードにあり、更に
ｋ＝３＝Ｋにおけるリーフノードにある個々のアドレスは特定のデータ値Ｄが位
置する特定の行および列に対応する。図１２は図９を参照して説明したように、
それぞれの中間ノードおよびリーフノードにおけるデータ値５６、２７、８２、
....を示す。
することを意味するにすぎない。右ブランチＲの結果、列アドレス部分Ａは左に
シフトされ、１が加えられる。従って、ｋ＝２における中間ノードにあり、更に
ｋ＝３＝Ｋにおけるリーフノードにある個々のアドレスは特定のデータ値Ｄが位
置する特定の行および列に対応する。図１２は図９を参照して説明したように、
それぞれの中間ノードおよびリーフノードにおけるデータ値５６、２７、８２、
....を示す。
【０１０９】 図１５のアルゴリズムが４つのノード０、１００または０、１０１または０、
１１０または０、１１１のうちの１つに達するときはいつも次のサブツリーのう
ちの新しいルートノードアドレスを計算することは明らかである。
１１０または０、１１１のうちの１つに達するときはいつも次のサブツリーのう
ちの新しいルートノードアドレスを計算することは明らかである。
【０１１０】 読み出されたデータ値Ｄ＝１３がサーチすべきデータ値Ｉよりも大きい状況に
おいて、アドレス０、１００に対し、かつ認められない新ルートノードの計算の
ためのブランチは１つしかない。この場合、実際にアドレス０、１００からの左
ブランチをとらなければならない。すなわち式（３）を使用しなければならない
。しかしながら、この場合、左ブランチ用の式（３）はＢ（Ｌ（Ｘ））＝２K（ ０００）＋２（１００）−２K＝００００＋１０００−１０００＝００００を生 じさせる。従って、サーチは再びルートノードアドレスから開始することになる
ので、図７および図１２において、「カットされた」と表示された第１左ブラン
チをとってはならない。
おいて、アドレス０、１００に対し、かつ認められない新ルートノードの計算の
ためのブランチは１つしかない。この場合、実際にアドレス０、１００からの左
ブランチをとらなければならない。すなわち式（３）を使用しなければならない
。しかしながら、この場合、左ブランチ用の式（３）はＢ（Ｌ（Ｘ））＝２K（ ０００）＋２（１００）−２K＝００００＋１０００−１０００＝００００を生 じさせる。従って、サーチは再びルートノードアドレスから開始することになる
ので、図７および図１２において、「カットされた」と表示された第１左ブラン
チをとってはならない。
【０１１１】 実際にサーチマシン自体は禁止された（カットされた）サブツリーへ進むよう
な横断を回避するテストはしない。しかしながら、このことは第１の（ルート）
サブツリーの左リーフノードにおけるリーフノードに特定のデータ値を記憶する
ことによって保証できる。すなわちルートサブツリーにおける最も左側のノード
はサーチデバイスにより常に右ブランチ、従って右への次のサブツリー（図１２
におけるデータ値１９）が選択されることを保証するようなデータ値を含む項目
を含む。図１２から判るように、ツリー内にアイテムを順に記憶する場合、この
条件は自動的に満たされる。ツリーがカットされている場合、ルートサブツリー
における最も左のノードはツリー全体における最も左のノードともなる。従って
、この場所が最低値を有する項目を記憶する場所である。その他のどの値も右側
となる。
な横断を回避するテストはしない。しかしながら、このことは第１の（ルート）
サブツリーの左リーフノードにおけるリーフノードに特定のデータ値を記憶する
ことによって保証できる。すなわちルートサブツリーにおける最も左側のノード
はサーチデバイスにより常に右ブランチ、従って右への次のサブツリー（図１２
におけるデータ値１９）が選択されることを保証するようなデータ値を含む項目
を含む。図１２から判るように、ツリー内にアイテムを順に記憶する場合、この
条件は自動的に満たされる。ツリーがカットされている場合、ルートサブツリー
における最も左のノードはツリー全体における最も左のノードともなる。従って
、この場所が最低値を有する項目を記憶する場所である。その他のどの値も右側
となる。
【０１１２】 しかしながら、右ブランチをとる際には式Ｂ（Ｒ（Ｘ））＝００１に従うが、
このことはアドレス０、１００を有する最も左側のリーフノードＬＮの結果、０
０１、００１の次のリーフノードのルートアドレスが得られたことを意味する。
図１２に示されるように、このアドレスは実際には第２行に位置するサブツリー
２のルートノードに対応する。図１１から判るように、サブツリー１のリーフノ
ードの各々を特定行アドレスにおける位置Ａ＝１に位置する新サブツリーの新ル
ートノードにマッピングできる。行の数が列の大きさと少なくとも同じ大きさで
ある場合、サブツリー１の各リーフノードＬＮを第１列内の新ルートノードアド
レス内に「イメージ」または「転置」できる。
このことはアドレス０、１００を有する最も左側のリーフノードＬＮの結果、０
０１、００１の次のリーフノードのルートアドレスが得られたことを意味する。
図１２に示されるように、このアドレスは実際には第２行に位置するサブツリー
２のルートノードに対応する。図１１から判るように、サブツリー１のリーフノ
ードの各々を特定行アドレスにおける位置Ａ＝１に位置する新サブツリーの新ル
ートノードにマッピングできる。行の数が列の大きさと少なくとも同じ大きさで
ある場合、サブツリー１の各リーフノードＬＮを第１列内の新ルートノードアド
レス内に「イメージ」または「転置」できる。
【０１１３】 図１１、図１２にも示されているように、２進ツリーのノードにデータ値が記
憶されている場合、式（１）〜（４）によって記述されるサーチアルゴリズムは
、最小時間内で「所定の許容値内で」データ値Ｉの一致を探すためにメモリマト
リックスをサーチしながら、最小回数の行アドレスの変更を使用することを保証
するものである。最底リーフノードに一致が見つけられなければ、データ値は発
見されなかったことになる。
憶されている場合、式（１）〜（４）によって記述されるサーチアルゴリズムは
、最小時間内で「所定の許容値内で」データ値Ｉの一致を探すためにメモリマト
リックスをサーチしながら、最小回数の行アドレスの変更を使用することを保証
するものである。最底リーフノードに一致が見つけられなければ、データ値は発
見されなかったことになる。
【０１１４】 好ましくは列アドレス部分Ａおよび行アドレス部分Ｂの２進表示を使用するこ
とによりサーチを促進できる。その理由は、２を乗算することはシフトレジスタ
においてアドレスを左にシフトすることを意味するにすぎないからである。
とによりサーチを促進できる。その理由は、２を乗算することはシフトレジスタ
においてアドレスを左にシフトすることを意味するにすぎないからである。
【０１１５】 上記のように、あるサブツリーから次のサブツリーへの横断時に列アドレスを
変更することは、次のステップで説明できる。まず、旧行アドレスをＫステップ
だけ左へシフトし、「０」で満たす。次に、行アドレスを変更するために内側サ
ブツリーアルゴリズムを適用する（このことは次の列アドレス内にＫ＋１個のビ
ットがあることを意味する）。次にこの列アドレスの最も左の１ビットが落され
る（このことは次のコラムアドレス内にＫ個のビットがあることを意味する）。
次に、この列アドレスを行アドレスのＫ個の０ビットに加える。最後に、列アド
レスを１にセットする。理解できるように、サブツリーを変更するごとに、図７
、図８、図９、図１１および図１２を参照してこれまで説明したように、行アド
レスを保持するのに更にＫ個のビットが必要である。従って、行アドレスにおけ
るビット数は列アドレスにおけるビット数の倍数でなければならない。このこと
は２進ツリー構造を有する変換テーブル記憶ユニットの実施例を使用する本発明
にかかわる好ましいマッピングである。
変更することは、次のステップで説明できる。まず、旧行アドレスをＫステップ
だけ左へシフトし、「０」で満たす。次に、行アドレスを変更するために内側サ
ブツリーアルゴリズムを適用する（このことは次の列アドレス内にＫ＋１個のビ
ットがあることを意味する）。次にこの列アドレスの最も左の１ビットが落され
る（このことは次のコラムアドレス内にＫ個のビットがあることを意味する）。
次に、この列アドレスを行アドレスのＫ個の０ビットに加える。最後に、列アド
レスを１にセットする。理解できるように、サブツリーを変更するごとに、図７
、図８、図９、図１１および図１２を参照してこれまで説明したように、行アド
レスを保持するのに更にＫ個のビットが必要である。従って、行アドレスにおけ
るビット数は列アドレスにおけるビット数の倍数でなければならない。このこと
は２進ツリー構造を有する変換テーブル記憶ユニットの実施例を使用する本発明
にかかわる好ましいマッピングである。
【０１１６】 しかしながら、行アドレス内のビット数が列アドレス内のビット数の倍数でな
いようなケースに対しても、同様な見解を保持できる。ここで、まず上記の好ま
しい数の行および列を満たす最小ツリーを構築する。次に、行アドレスの存在し
ていない部分にノードを含むすべてのサブツリーをカットする。従って、ブラン
チのカットを使用し、データを割り当てる際に行の数が列の数の倍数となってい
ないようなメモリを使用することもできる。再びアルゴリズムがカットされた（
実際には存在していない）禁止サブツリーに入ることを防止するために、カット
されたブランチへのパスをとる必要がないようにデータ値の特別な記憶を行うこ
とができる。
いようなケースに対しても、同様な見解を保持できる。ここで、まず上記の好ま
しい数の行および列を満たす最小ツリーを構築する。次に、行アドレスの存在し
ていない部分にノードを含むすべてのサブツリーをカットする。従って、ブラン
チのカットを使用し、データを割り当てる際に行の数が列の数の倍数となってい
ないようなメモリを使用することもできる。再びアルゴリズムがカットされた（
実際には存在していない）禁止サブツリーに入ることを防止するために、カット
されたブランチへのパスをとる必要がないようにデータ値の特別な記憶を行うこ
とができる。
【０１１７】 後に図１３を参照し、図７〜図１２で説明したようなかかるサーチ方法を使用
する本発明にかかわるアクセス手段の一実施例のハードウェアによる実現につい
て説明する。
する本発明にかかわるアクセス手段の一実施例のハードウェアによる実現につい
て説明する。
【０１１８】 図１３では、ＤＲＡＭはメモリデバイス５４を含み、アクセス手段は読み出さ
れたデータ値Ｄとサーチすべき前記データ値Ｉとを比較し、前記読み出されたデ
ータ値Ｄがサーチすべき前記データ値Ｉよりも大であるか小であるかについて判
断するための比較手段ＭＣ８４を含む。この比較手段８４によりＤとＩとの一致
が（所定の許容度ΔＤの範囲内で）見いだされると、一致信号Ｍを出力する。比
較の結果、Ｃは値Ｄが値Ｉよりも大であるか小であるかを示す。（詳細には示さ
れていない）読み出し手段８２はツリーの横断中に中間の列アドレスおよび行ア
ドレスを保持する２つのレジスタＲＡ、ＲＢから入力される現在サーチアドレス
Ａ、Ｂにおけるデータ値を読み出す。
れたデータ値Ｄとサーチすべき前記データ値Ｉとを比較し、前記読み出されたデ
ータ値Ｄがサーチすべき前記データ値Ｉよりも大であるか小であるかについて判
断するための比較手段ＭＣ８４を含む。この比較手段８４によりＤとＩとの一致
が（所定の許容度ΔＤの範囲内で）見いだされると、一致信号Ｍを出力する。比
較の結果、Ｃは値Ｄが値Ｉよりも大であるか小であるかを示す。（詳細には示さ
れていない）読み出し手段８２はツリーの横断中に中間の列アドレスおよび行ア
ドレスを保持する２つのレジスタＲＡ、ＲＢから入力される現在サーチアドレス
Ａ、Ｂにおけるデータ値を読み出す。
【０１１９】 アクセス手段は更に比較の結果Ｃおよび前記現在サーチアドレスＡ、Ｂを元に
、データ値に対する次にサーチすべき完全なサーチアドレスを決定するためのレ
ジスタＲＢ、ＲＡを含む決定手段８６を含む。
、データ値に対する次にサーチすべき完全なサーチアドレスを決定するためのレ
ジスタＲＢ、ＲＡを含む決定手段８６を含む。
【０１２０】 この決定手段８６は前記第１および第２レジスタと、第１および第２計算回路
ＳＭＢ、ＳＭＡとを含み、これら計算回路は比較結果Ｃと、現在アドレスＢ、Ａ
と、ステートマシンＳＥＱが出力する制御信号Ｓに応じてサーチすべき次の列ア
ドレスＡ’および行アドレスＢ’を計算する。
ＳＭＢ、ＳＭＡとを含み、これら計算回路は比較結果Ｃと、現在アドレスＢ、Ａ
と、ステートマシンＳＥＱが出力する制御信号Ｓに応じてサーチすべき次の列ア
ドレスＡ’および行アドレスＢ’を計算する。
【０１２１】 ステートマシンＳＥＱは２進ツリーデータ構造のサーチ中にサーチステートを
判断し（実際にはｋをモニタし、従って本来的には図１０内のステップＳ６、Ｓ
８を実行し）、比較の結果をもとに制御信号Ｓを決定する。基本的にはこのステ
ートマシンＳＥＱはカウンタと、内部ＳＴＡＴＥtを元に制御信号Ｓを発生する ためのステート決定手段ＳＴＤＭを含む。基本的には、このステートマシンの内
部ステートは現在レベルの数ｋに対応し、このｋは比較手段ＭＣにより（Ｄ
3;ＩまたはＤ＞Ｉであるかを示す）新しい比較結果Ｃが出力されるごとに更新さ
れる。すなわちこのステートはツリーのルートノードに対しては０であり、（ル
ートノードを除く）非リーフノードに対してはＫ−１であり、リーフノードに対
してはＫである。同様に、制御信号Ｓはルートノードに対しては０であり、非リ
ーフノード（サブノード）に対しては１であり、リーフノードに対しては２であ
る。ステート０の（完全ツリーのうちの）ルートノード（他のサブツリーのルー
トノードに対してはステートは１である）からスタートし、ステートマシンＳＥ
Ｑはツリーを上部から下に横断する際にサブツリーの区分に従って進む。信号Ｓ
は、マッピングに従い、ＳＭＢおよびＳＭＡにおけるアドレス計算のタイプを選
択する。
判断し（実際にはｋをモニタし、従って本来的には図１０内のステップＳ６、Ｓ
８を実行し）、比較の結果をもとに制御信号Ｓを決定する。基本的にはこのステ
ートマシンＳＥＱはカウンタと、内部ＳＴＡＴＥtを元に制御信号Ｓを発生する ためのステート決定手段ＳＴＤＭを含む。基本的には、このステートマシンの内
部ステートは現在レベルの数ｋに対応し、このｋは比較手段ＭＣにより（Ｄ
3;ＩまたはＤ＞Ｉであるかを示す）新しい比較結果Ｃが出力されるごとに更新さ
れる。すなわちこのステートはツリーのルートノードに対しては０であり、（ル
ートノードを除く）非リーフノードに対してはＫ−１であり、リーフノードに対
してはＫである。同様に、制御信号Ｓはルートノードに対しては０であり、非リ
ーフノード（サブノード）に対しては１であり、リーフノードに対しては２であ
る。ステート０の（完全ツリーのうちの）ルートノード（他のサブツリーのルー
トノードに対してはステートは１である）からスタートし、ステートマシンＳＥ
Ｑはツリーを上部から下に横断する際にサブツリーの区分に従って進む。信号Ｓ
は、マッピングに従い、ＳＭＢおよびＳＭＡにおけるアドレス計算のタイプを選
択する。
【０１２２】 特に、アクセス手段の個々のアイテムは次の機能を実行する。第１計算回路Ｓ
ＭＢは（関数表記で示される）次の関数を実行する。ここで、Ｋはサブツリーに
おけるレベルの数である。
ＭＢは（関数表記で示される）次の関数を実行する。ここで、Ｋはサブツリーに
おけるレベルの数である。
【０１２３】
【数２３】
【０１２４】 ここで、Ｃ（Ｄ＞Ｉの場合０であり、Ｄ＜Ｉの場合１である）は比較の結果を
示し、ＢおよびＢ’は現在および次の行アドレスを示し、Ｓは制御信号を示し、
Ｋはサブツリーにおけるレベルの前記所定の数を示し、Ａは現在の列アドレスを
示す。
示し、ＢおよびＢ’は現在および次の行アドレスを示し、Ｓは制御信号を示し、
Ｋはサブツリーにおけるレベルの前記所定の数を示し、Ａは現在の列アドレスを
示す。
【０１２５】 第２計算回路ＳＭＡは（関数表記で示された）次の関数を実行する。
【０１２６】
【数２４】
【０１２７】 ここで、Ｃは比較の結果を示し、ＡおよびＡ’は現在および次の列アドレスを
それぞれ示し、Ｓは制御信号を示す。
それぞれ示し、Ｓは制御信号を示す。
【０１２８】 ステートマシンＳＥＱは次の式（８）および（９）に基づき、制御信号Ｓを計
算する。
算する。
【０１２９】
【数２５】
【０１３０】 ここで、前記ステートマシンＳＥＱのステート判別手段ＳＴＤＭは次の式（９
）に従い、ステートマシンＳＥＱの内部ステートＳＴＡＴＥt（すなわち図１０ における値ｋ）を計算する。
）に従い、ステートマシンＳＥＱの内部ステートＳＴＡＴＥt（すなわち図１０ における値ｋ）を計算する。
【０１３１】
【数２６】
【０１３２】 ここで、ＳＴＡＴＥtおよびＳＴＡＴＥt+1はそれぞれ時間ｔおよびｔ＋１に
おけるステートをそれぞれ示し、ｔはツリー全体を横断する間、最初からカウン
トした比較の回数を示し（すなわちｔは比較工程に換算したサーチの開始からの
時間、すなわちサイクルの表記である）、このｔは０からツリー全体におけるレ
ベルの数まで変化し、この値は基本的には任意の大きい数でよいが、Ｋの倍数に
限定され、ＳＴＡＴＥt=0は２進ツリーデータ構造のうちのルートノードＲＮに 対応するメモリロケーションにおいて第１回の比較を実行する時のステートを示
す。
おけるステートをそれぞれ示し、ｔはツリー全体を横断する間、最初からカウン
トした比較の回数を示し（すなわちｔは比較工程に換算したサーチの開始からの
時間、すなわちサイクルの表記である）、このｔは０からツリー全体におけるレ
ベルの数まで変化し、この値は基本的には任意の大きい数でよいが、Ｋの倍数に
限定され、ＳＴＡＴＥt=0は２進ツリーデータ構造のうちのルートノードＲＮに 対応するメモリロケーションにおいて第１回の比較を実行する時のステートを示
す。
【０１３３】 これまで概略を述べたように、本発明にかかわる方法およびアクセス手段は、
サブツリー内の変化が生じる前に最小の数の工程しか使用しない。マッピングか
ら続くようにサブツリー内部の横断中は行のアドレスしか変化しない。ダイナミ
ックランダムアクセスメモリを使用しなければならない場合、データ量に起因し
、本発明は２進ツリーデータ構造に従ってソートされるデータ値に対する高速の
サーチエンジンを提供できる。時間の短縮は大きさのオーダとなる。従って、大
きいメモリでデータ値を探すのに時間が重要なすべての技術的分野で本発明を使
用できる。
サブツリー内の変化が生じる前に最小の数の工程しか使用しない。マッピングか
ら続くようにサブツリー内部の横断中は行のアドレスしか変化しない。ダイナミ
ックランダムアクセスメモリを使用しなければならない場合、データ量に起因し
、本発明は２進ツリーデータ構造に従ってソートされるデータ値に対する高速の
サーチエンジンを提供できる。時間の短縮は大きさのオーダとなる。従って、大
きいメモリでデータ値を探すのに時間が重要なすべての技術的分野で本発明を使
用できる。
【０１３４】 上記説明では、行と列とを交換できることに留意すべきである。その理由はこ
のような交換は記憶方向がそれぞれ行と列で示されるようなメモリの構造に依存
しているからである。
のような交換は記憶方向がそれぞれ行と列で示されるようなメモリの構造に依存
しているからである。
【０１３５】 上記マッチングユニット５６が変換テーブル記憶ユニット５４内のアドレスに
対するエントリを明らかにするとすぐに、変換すべきデータ変数に関連するデー
タ構造ｄjのスタートアドレスＤＷＡと構造情報ＤＩＮＦＯだけでなく、関連す る変換プログラムのスタートアドレスｐiが、上で概略を述べた変換サポートユ ニット５０で利用できるようになる。
対するエントリを明らかにするとすぐに、変換すべきデータ変数に関連するデー
タ構造ｄjのスタートアドレスＤＷＡと構造情報ＤＩＮＦＯだけでなく、関連す る変換プログラムのスタートアドレスｐiが、上で概略を述べた変換サポートユ ニット５０で利用できるようになる。
【０１３６】 次の工程は変換すべきデータ変数に従ってインデックスを決定することに関す
る工程である。かかるインデックスにより、物理的アドレスではなく、論理的ア
ドレスを使用する変換プログラムにより、変換すべきデータ変数へのアクセスが
可能となる。
る工程である。かかるインデックスにより、物理的アドレスではなく、論理的ア
ドレスを使用する変換プログラムにより、変換すべきデータ変数へのアクセスが
可能となる。
【０１３７】 逆アドレス計算ユニット５８における逆アドレス計算において、まず次の値を
計算する。
計算する。
【０１３８】
【数２７】
【０１３９】 次に、αinvの値をオフセット値１〜Ｎに分割する。これらオフセットは一般 的なデータ構造におけるィンデックスに関連しており、上で概略を述べた論理的
アドレス指定を使って実際に変換する前にデータ変数へのアクセスを実行するた
め、スタートアドレスｐiと共に変換プログラムによって使用される。
アドレス指定を使って実際に変換する前にデータ変数へのアクセスを実行するた
め、スタートアドレスｐiと共に変換プログラムによって使用される。
【０１４０】 図１４は、１次元アレイのための逆アドレスの計算を示す。変換すべきデータ
変数αを備えたデータ構造ｄjは初期インデックスに割り当てられたアドレスＤ ＷＡを有する。従って、αとＤＷＡとの差を計算した後に、１次元アレイ内に各
データ変数の長さを記憶する構造情報ＤＩＮＦＯを使ってデータ変数のインデッ
クスを決定する。特にこのインデックスはαとＤＷＡとの差を１次元アレイ内の
各データ変数の長さで割ることによって誘導される。
変数αを備えたデータ構造ｄjは初期インデックスに割り当てられたアドレスＤ ＷＡを有する。従って、αとＤＷＡとの差を計算した後に、１次元アレイ内に各
データ変数の長さを記憶する構造情報ＤＩＮＦＯを使ってデータ変数のインデッ
クスを決定する。特にこのインデックスはαとＤＷＡとの差を１次元アレイ内の
各データ変数の長さで割ることによって誘導される。
【０１４１】 図１５は２次元のアレイ、すなわちマトリックスの逆アドレス計算に関連した
別の例を示す。Ｉの範囲が０〜３であり、Ｊの範囲が０〜６であるように、マト
リックスＡ（Ｉ、Ｊ）の大きさを定めたと仮定する。図１４の上部部分はマトリ
ックスＡの要素Ａ（２、３）をポイントするアドレスαを取り扱う変換キューユ
ニット５２を示す。
別の例を示す。Ｉの範囲が０〜３であり、Ｊの範囲が０〜６であるように、マト
リックスＡ（Ｉ、Ｊ）の大きさを定めたと仮定する。図１４の上部部分はマトリ
ックスＡの要素Ａ（２、３）をポイントするアドレスαを取り扱う変換キューユ
ニット５２を示す。
【０１４２】 図１４の下方部分に示すように、マトリックスＡ（Ｉ、Ｊ）の２次元の論理的
表示がメモリパーティション１２、３２におけるリニア構造にマッピングされて
いる。ここでＤＷＡはマトリックス要素Ａ（０、０）に対応するマトリックスＡ
のベースアドレスを示す。
表示がメモリパーティション１２、３２におけるリニア構造にマッピングされて
いる。ここでＤＷＡはマトリックス要素Ａ（０、０）に対応するマトリックスＡ
のベースアドレスを示す。
【０１４３】 データ変数のインデックス２、３を決定するには、ベースアドレスＤＷＡ、Ｄ
ＩＮＦＯに記憶できる２次元マトリックスの各データ変数の長さ、更にインデッ
クスの範囲、例えば０〜３までの第１インデックス（行）および０〜６までの第
２インデックス（列）も知る必要がある。各アレイ要素の長さが既知である場合
、次の指揮に従ってインデックスの値を計算できる。
ＩＮＦＯに記憶できる２次元マトリックスの各データ変数の長さ、更にインデッ
クスの範囲、例えば０〜３までの第１インデックス（行）および０〜６までの第
２インデックス（列）も知る必要がある。各アレイ要素の長さが既知である場合
、次の指揮に従ってインデックスの値を計算できる。
【０１４４】
【数２８】
【０１４５】 ここで、ＩＮＴ（Ｚ）はＺの整数部分である。例えばＩＮＴ（１２／７）＝１
であり、定数７は第２インデックスの範囲（列の数）および各要素の長さ（１）
から誘導されたものである。従って、Ａのベースアドレスが１０００である場合
、アドレス１０１７は次の式に対応する
であり、定数７は第２インデックスの範囲（列の数）および各要素の長さ（１）
から誘導されたものである。従って、Ａのベースアドレスが１０００である場合
、アドレス１０１７は次の式に対応する
【０１４６】
【数２９】
【０１４７】 すなわち、メモリアドレス１０１７はＡ（２、３）に対応する。 この方法を使用すると、逆アドレス計算を任意の数のインデックスおよびアド
レス要素の長さに拡張できる。例えば要素の長さは２つのメモリワードである場
合、ＩおよびＪの式における定数７は２×７＝１４に置換しなければならない。
かかる２ワードのアレイ要素の各ワードにアクセスできる場合、Ｚの残り部分と
してＲＥＭ（Ｚ）をとることにより、各要素の大小のワードを計算するのに式を
変更できる。
レス要素の長さに拡張できる。例えば要素の長さは２つのメモリワードである場
合、ＩおよびＪの式における定数７は２×７＝１４に置換しなければならない。
かかる２ワードのアレイ要素の各ワードにアクセスできる場合、Ｚの残り部分と
してＲＥＭ（Ｚ）をとることにより、各要素の大小のワードを計算するのに式を
変更できる。
【０１４８】 これまでの説明では、可変アドレスに基づく変数の転送を参照して本発明につ
いて説明したが、同じように、より高いレベルのアドレスを使用できる。このよ
うなより高いレベルのアドレスはプログラムのユニット番号、変数のベースアド
レス、適用可能な場合には任意のインデックスの値から構成できる。本発明のこ
のような選択案は、マッチングユニット５６をより簡単にでき、逆アドレス計算
ユニット５８が不要となるので、変換用ハードウェアを簡略にできる。しかしな
がら、プログラムユニット番号およびこのプログラムユニット番号に対する変数
のベースアドレスからプログラムユニット番号および変換プログラムのスタート
アドレスへの変換はまだ必要である。それにもかかわらず、このようなより高い
レベルの変換方法による利点として、変換のために得られる容量が増すことが挙
げられる。
いて説明したが、同じように、より高いレベルのアドレスを使用できる。このよ
うなより高いレベルのアドレスはプログラムのユニット番号、変数のベースアド
レス、適用可能な場合には任意のインデックスの値から構成できる。本発明のこ
のような選択案は、マッチングユニット５６をより簡単にでき、逆アドレス計算
ユニット５８が不要となるので、変換用ハードウェアを簡略にできる。しかしな
がら、プログラムユニット番号およびこのプログラムユニット番号に対する変数
のベースアドレスからプログラムユニット番号および変換プログラムのスタート
アドレスへの変換はまだ必要である。それにもかかわらず、このようなより高い
レベルの変換方法による利点として、変換のために得られる容量が増すことが挙
げられる。
【図１】 本発明に係わるデータ変換用ハードウェアのサポートデバイスのアーキテクチ
ャを示す。
ャを示す。
【図２】 本発明に係わるデータ変換用ハードウェアのサポートデバイスを使ってサポー
トされるステートコピー方法の異なるステップを示す。
トされるステートコピー方法の異なるステップを示す。
【図３】 図２に示されたステートコピー方法によるフローチャートを示す。
【図４】 図１に示された変換テーブル記憶ユニットのアーキテクチャを示す。
【図５】 特定のアドレス位置にデータ値をランダムに記憶する、図１に示されたマッチ
ングユニットのメモリデバイスを示す。
ングユニットのメモリデバイスを示す。
【図６】 図１に示されたマッチングユニットのうちのメモリデバイスにおいて、２進ツ
リーサーチを実行するために使用される論理２進ツリー構造を示す。
リーサーチを実行するために使用される論理２進ツリー構造を示す。
【図７】 本発明に係わるサブツリーを使用する２進ツリー構造を示す。
【図８】 図７に示されたサブツリーに各行をマッピングするメモリデバイスを示す。
【図９】 図８に示されたサブツリーにおけるデータの構造を示す。
【図１０】 本発明に係わる２進ツリー構造を使用する特殊なケースのためのマッチングユ
ニットによって使用されるサーチ方法を示すフローチャートである。
ニットによって使用されるサーチ方法を示すフローチャートである。
【図１１】 ２進ツリー構造に従ったメモリに記憶されたデータ値の一例を示す。
【図１２】 図１１における例に対応する２進ツリーおよびノードのそれぞれの位置を示す
。
。
【図１３】 図１に示された変換テーブル記憶ユニットに記憶されるデータ値にアクセスす
るための、本発明に係わるアクセス手段の一実施例を示す。
るための、本発明に係わるアクセス手段の一実施例を示す。
【図１４】 図１に示された逆アドレス計算により実行される逆アドレス計算のための一例
を示す。
を示す。
【図１５】 図１に示された逆アドレス計算により実行される逆アドレス計算のための別の
例を示す。
例を示す。
【図１６】 本発明の技術的な背景により区分されるタイプのソフトウェア処理システムの
ためのアーキテクチャを示す。
ためのアーキテクチャを示す。
【図１７】 式（１３）に従った出口条件を得るための、図１０に示されたアルゴリズムへ
の加算を示す。
の加算を示す。
１０ 第１処理兼制御ユニット １２ 第１メモリパーティション １４ 第１アドレスバス １６ 第１データバス １８ 第１データアドレスバス制御ユニット ２０ 第１データアドレスバス制御ライン ２２ 第１更新バス制御ユニット ２４ 更新バス ２６ 第１更新バス制御ライン ２８ 第１コピー／変換データライン ３０ 第２処理兼制御ユニット ３２ 第２メモリパーティション ３４ 第２アドレスバス ３６ 第２データバス ３８ 第２データアドレスバス制御ユニット ４０ 第２データアドレスバス制御ライン ４２ 第２更新バス制御ユニット ４４ 第２更新バス制御ライン ４６ 第２コピー／変換データライン ５０ 変換サポートユニット ５２ 変換キューユニット ５４ 変換テーブル記憶ユニット ５６ マッチングユニット ５８ 逆アドレス計算ユニット ６０ アドレス入力ライン ６２ 第１アドレス接続ライン ６４ 第２アドレス接続ライン ６６ 第１バックプレッシャ信号ライン ６８ 第２バックプレッシャ信号ライン ７０ アドレス供給ライン ７２ ＤＷＡ供給ライン ７４ ＤＩＮＦＯ供給ライン ７６−１〜７６−Ｎ オフセット供給ライン ７８ 変換プログラムアドレスライン ８２ マッチングユニットにおける読み出しユニット ８４ マッチングユニットにおける比較ユニット ８６ マッチングユニットにおける決定ユニット
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年３月２日（２０００．３．２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【数１】 に従い、変換テーブル記憶手段（５４）におけるエントリを決定する、請求項５
〜請求項７のいずれかに記載のソフトウェア処理システム。
〜請求項７のいずれかに記載のソフトウェア処理システム。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】請求項１２
【補正方法】変更
【補正内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】請求項１３
【補正方法】変更
【補正内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】請求項１４
【補正方法】変更
【補正内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】請求項１５
【補正方法】変更
【補正内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】請求項１６
【補正方法】変更
【補正内容】
【数２】 に従い、変換テーブル記憶手段（５４）におけるエントリを決定する、請求項１
３〜請求項１５のいずれかに記載のデータ変換サポートデバイス。
３〜請求項１５のいずれかに記載のデータ変換サポートデバイス。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】請求項１７
【補正方法】変更
【補正内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】請求項１８
【補正方法】変更
【補正内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】請求項１９
【補正方法】変更
【補正内容】
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】請求項２０
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】 （発明の分野） 本発明はデータ変換用ハードウェアのサポートに関し、より詳細にはソフトウ
ェアをアップグレードするためのステートコピー方法で使用するためのデータ変
換用ハードウェアのサポートに関する。
ェアをアップグレードするためのステートコピー方法で使用するためのデータ変
換用ハードウェアのサポートに関する。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】 （発明の背景） ソフトウェアの更新を実行する際に、更新中のシステムのオペレーションに通
常、ある種の乱れが生じる。この乱れには何時間、または起こり得る場合には何
日もの間、全システムが停止してしまう事態から、例えば数秒の間システムの全
機能のうちのごく限られた部分だけが短時間に不能となるような事態まであり得
る。全く乱れが生じないような事態も考えられ得るが、このようなことは現在の
実際のシステムでは生じないケースである。しかしながら通信の交換のようなシ
ステムでは乱れが小さく、できるだけ短時間であることが重要である。
常、ある種の乱れが生じる。この乱れには何時間、または起こり得る場合には何
日もの間、全システムが停止してしまう事態から、例えば数秒の間システムの全
機能のうちのごく限られた部分だけが短時間に不能となるような事態まであり得
る。全く乱れが生じないような事態も考えられ得るが、このようなことは現在の
実際のシステムでは生じないケースである。しかしながら通信の交換のようなシ
ステムでは乱れが小さく、できるだけ短時間であることが重要である。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】 ソフトウェアモジュールを永続的に長く実行しながら、乱れがない状態でソフ
トウェアを更新するには、旧いソフトウェアを連続的に実行しながら、旧いソフ
トウェアからの必要なデータと共に新しいソフトウェアに更新することが前提と
なる。新ソフトウェアのデータが旧ソフトウェアのデータと同じステートに達し
たとき、新ソフトウェアは実行を引き継ぐ。
トウェアを更新するには、旧いソフトウェアを連続的に実行しながら、旧いソフ
トウェアからの必要なデータと共に新しいソフトウェアに更新することが前提と
なる。新ソフトウェアのデータが旧ソフトウェアのデータと同じステートに達し
たとき、新ソフトウェアは実行を引き継ぐ。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】 国際特許出願第WO 94/01819号には関連する一例が記載されており、この一例 はコンピュータの作動中にソフトウェアを変更するためのシステムに関するもの
である。特にこの国際特許出願第WO 94/01819号に記載されているシステムは、 初期段階と、ローディング段階と、テスト段階と、ソフトウェアを更新するため
の完了段階との間で異なる。初期段階中はこのシステムは旧ソフトウェアバージ
ョンへすべてのトラヒックを向け、ローディング段階ではシステムは新ソフトウ
ェアバージョンおよびデータ変更情報を受信する。データ変更情報はソフトウェ
アが処理するデータの転送および関連する更新のための半永久データに関するも
のである。更にテスト段階中はシステムは新ソフトウェアバージョンによりテス
トトラヒックを向け、テストトラヒックが成功した場合にはサンプルトラヒック
を向ける。テスト段階に成功した場合、完了段階はすべてのトラヒックを新バー
ジョンへ向ける。旧ソフトウェアによって処理されているすべての旧トラヒック
が一旦完了すると、旧ソフトウェアバージョンを取り出すことができる。 更に、欧州特許第EP0629961A1号には、転送されたデジタルデータを変換する ための方法および装置が記載されている。特に、転送されたデジタルデータは最
初のリレーショナルデータベースに記憶されている情報を第２のリレーショナル
データベースに記憶される情報に変換することに関連するものである。 ソフトウェアを更新する簡単な方法は旧ソフトウェアの実行を停止し、新しい
ソフトウェアをロードし、最後に新しいソフトウェアをスタートする方法である
。この方法を使用する場合、旧ソフトウェアと新ソフトウェアとの間でデータは
転送されない。更に、確立されているすべてのソフトウェアプロセスが失われ、
新ソフトウェアのロードおよびスタート中にソフトウェアの実行が停止される。
通常、この方法は例えばワークステーションおよびパソコンで使用される。
である。特にこの国際特許出願第WO 94/01819号に記載されているシステムは、 初期段階と、ローディング段階と、テスト段階と、ソフトウェアを更新するため
の完了段階との間で異なる。初期段階中はこのシステムは旧ソフトウェアバージ
ョンへすべてのトラヒックを向け、ローディング段階ではシステムは新ソフトウ
ェアバージョンおよびデータ変更情報を受信する。データ変更情報はソフトウェ
アが処理するデータの転送および関連する更新のための半永久データに関するも
のである。更にテスト段階中はシステムは新ソフトウェアバージョンによりテス
トトラヒックを向け、テストトラヒックが成功した場合にはサンプルトラヒック
を向ける。テスト段階に成功した場合、完了段階はすべてのトラヒックを新バー
ジョンへ向ける。旧ソフトウェアによって処理されているすべての旧トラヒック
が一旦完了すると、旧ソフトウェアバージョンを取り出すことができる。 更に、欧州特許第EP0629961A1号には、転送されたデジタルデータを変換する ための方法および装置が記載されている。特に、転送されたデジタルデータは最
初のリレーショナルデータベースに記憶されている情報を第２のリレーショナル
データベースに記憶される情報に変換することに関連するものである。 ソフトウェアを更新する簡単な方法は旧ソフトウェアの実行を停止し、新しい
ソフトウェアをロードし、最後に新しいソフトウェアをスタートする方法である
。この方法を使用する場合、旧ソフトウェアと新ソフトウェアとの間でデータは
転送されない。更に、確立されているすべてのソフトウェアプロセスが失われ、
新ソフトウェアのロードおよびスタート中にソフトウェアの実行が停止される。
通常、この方法は例えばワークステーションおよびパソコンで使用される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】 エリクソンレビュー誌第２号（１９９６年）の６６、６７ページの「ＡＸＥ１
０ソフトウェアのリモートアップグレードおよび更新」には通信システムのため
の改善された方法が記載されている。この方法では旧ソフトウェアがまだ加入者
に対して行われるサービスの確立を処理している間に新ソフトウェアがロードさ
れる。旧ソフトウェアと新ソフトウェアとの間でデータが転送され、転送すべき
データを含むデータ変数はいわゆるデータ変更情報と識別され、コピーするタイ
プまたは変換するタイプのいずれかとなり得る。各変換データ変数に対して、デ
ータ変更情報内で特定される変換プログラムが実行され、変換を実行し、更に変
換出力を新ソフトウェアに転送する。しかしながら既に行われたサービスに必要
なデータを旧ソフトウェアから新ソフトウェアへ転送する間、付加的なサービス
の確立が停止される。
０ソフトウェアのリモートアップグレードおよび更新」には通信システムのため
の改善された方法が記載されている。この方法では旧ソフトウェアがまだ加入者
に対して行われるサービスの確立を処理している間に新ソフトウェアがロードさ
れる。旧ソフトウェアと新ソフトウェアとの間でデータが転送され、転送すべき
データを含むデータ変数はいわゆるデータ変更情報と識別され、コピーするタイ
プまたは変換するタイプのいずれかとなり得る。各変換データ変数に対して、デ
ータ変更情報内で特定される変換プログラムが実行され、変換を実行し、更に変
換出力を新ソフトウェアに転送する。しかしながら既に行われたサービスに必要
なデータを旧ソフトウェアから新ソフトウェアへ転送する間、付加的なサービス
の確立が停止される。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】 これまでの方法の基礎となるハードウェア構造は図１６に示されている。新ソ
フトウェアをロードしている間に旧ソフトウェアを連続的に実行できるようにす
るために、システムアーキテクチャはＡサイドとＢサイドとに区分される。Ａサ
イドは第１の処理間制御ユニット１０と第１のメモリパーティション１２とを含
む。メモリパーティション１２はデータおよびソフトウェアモジュールを記憶し
ており、データおよびソフトウェアモジュールは処理兼制御ユニット１０内で実
行され、このユニットによって制御される。データ情報とソフトウェア情報とを
相互変換するためにアドレスバス１４とデータバス１６とが設けられており、こ
れらバスはデータアドレスバス制御ユニット１８によって制御される。このデー
タアドレスバス制御ユニット１８は、データ−アドレスバス制御ライン２０を介
して処理兼制御ユニット１０に接続されている。
フトウェアをロードしている間に旧ソフトウェアを連続的に実行できるようにす
るために、システムアーキテクチャはＡサイドとＢサイドとに区分される。Ａサ
イドは第１の処理間制御ユニット１０と第１のメモリパーティション１２とを含
む。メモリパーティション１２はデータおよびソフトウェアモジュールを記憶し
ており、データおよびソフトウェアモジュールは処理兼制御ユニット１０内で実
行され、このユニットによって制御される。データ情報とソフトウェア情報とを
相互変換するためにアドレスバス１４とデータバス１６とが設けられており、こ
れらバスはデータアドレスバス制御ユニット１８によって制御される。このデー
タアドレスバス制御ユニット１８は、データ−アドレスバス制御ライン２０を介
して処理兼制御ユニット１０に接続されている。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】 更にアドレスバス１４およびデータバス１６とソフトウェアを更新するために
設けられた外部更新バス２４とをリンクする更新バス制御ユニット２２が設けら
れる。この更新バス制御ユニット２２は制御のために更新バス制御ライン２６を
通して処理制御ユニット１０に接続されている。更にオプションは、更新バス２
４を介して転送されるデータに関連するコピー／変換情報をコピー／変換データ
ライン２８を通して更新バス制御ユニット２２へ転送する方法がある。
設けられた外部更新バス２４とをリンクする更新バス制御ユニット２２が設けら
れる。この更新バス制御ユニット２２は制御のために更新バス制御ライン２６を
通して処理制御ユニット１０に接続されている。更にオプションは、更新バス２
４を介して転送されるデータに関連するコピー／変換情報をコピー／変換データ
ライン２８を通して更新バス制御ユニット２２へ転送する方法がある。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】 図１６に示されるように、Ａサイドに関連して説明したのと同じ構造がＢサイ
ドにも適用される。従って、Ｂサイドでは、第２の処理兼制御ユニット３０と、
第２メモリパーティション３２とが設けられる。この第２処理制御ユニット３０
と第２メモリパーティション３２とは第２アドレスバス３４および第２バスライ
ン３６によって接続されており、これらバスの双方は第２データアドレスバス制
御ユニット３８によって制御される。この第２データバス制御ユニット３８は第
２データ／アドレスバス制御ライン４０を介し、第２処理兼制御ユニット３０へ
接続されている。データの外部交換を行うために第２更新バス制御ユニット４２
が設けられており、この第２更新バス制御ユニット４２は第２更新バス制御ライ
ン４４を介し、第２処理兼制御ユニット３０へ接続されている。Ａ／Ｂサイドと
の間でやりとりされるコピー／変換データは第２コピー／変換データライン４６
を介し、第２更新バス制御ユニット４２へ転送される。
ドにも適用される。従って、Ｂサイドでは、第２の処理兼制御ユニット３０と、
第２メモリパーティション３２とが設けられる。この第２処理制御ユニット３０
と第２メモリパーティション３２とは第２アドレスバス３４および第２バスライ
ン３６によって接続されており、これらバスの双方は第２データアドレスバス制
御ユニット３８によって制御される。この第２データバス制御ユニット３８は第
２データ／アドレスバス制御ライン４０を介し、第２処理兼制御ユニット３０へ
接続されている。データの外部交換を行うために第２更新バス制御ユニット４２
が設けられており、この第２更新バス制御ユニット４２は第２更新バス制御ライ
ン４４を介し、第２処理兼制御ユニット３０へ接続されている。Ａ／Ｂサイドと
の間でやりとりされるコピー／変換データは第２コピー／変換データライン４６
を介し、第２更新バス制御ユニット４２へ転送される。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】 図１６に示されるように、このような双区分化されたアーキテクチャは、新ソ
フトウェアをロードし、転送すべきデータを含むデータ変数をコピーし、Ａサイ
ドとＢサイドとの間で変換しながら、旧ソフトウェアを更に実行できるようにす
るものである。
フトウェアをロードし、転送すべきデータを含むデータ変数をコピーし、Ａサイ
ドとＢサイドとの間で変換しながら、旧ソフトウェアを更に実行できるようにす
るものである。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】 しかしながら、このような方法によって生じる問題は、ソフトウェアを更新す
る間にシステム全体の特性が低下することである。とくに通常、データを転送し
ている間、旧ソフトウェアと新ソフトウェアとでデータを一貫してコピーするた
めにサービスを停止しなければならない。
る間にシステム全体の特性が低下することである。とくに通常、データを転送し
ている間、旧ソフトウェアと新ソフトウェアとでデータを一貫してコピーするた
めにサービスを停止しなければならない。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】 図１６に示される双区分化アーキテクチャに関連する別の欠点は、データ変換
のための専用のハードウェアのサポートがないことである。従って、ソフトウェ
アをベースとするデータ変換は時間がかかることがあり、システムの停止時間が
長くなるので、このハードウェア構造を使ったサービスプロバイダの収入が低下
することになる。
のための専用のハードウェアのサポートがないことである。従って、ソフトウェ
アをベースとするデータ変換は時間がかかることがあり、システムの停止時間が
長くなるので、このハードウェア構造を使ったサービスプロバイダの収入が低下
することになる。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】 米国特許第5,155,837号では、このような欠点を解消するために第１の工程で 新サービス用のデータの入力をインソフトウェアに切り替えることを提案してい
る。旧ソフトウェアに基づき進行中のサービスがすべて終了した時に、進行中の
これらサービスからのデータの出力を旧ソフトウェアから新ソフトウェアに切り
替える。従って、新ソフトウェアが作動する前に旧ソフトウェアに関連するサー
ビスを終了しなければならず、この結果、短い期間でサービスを処理することし
かできない。更にこの米国特許第5,155,837号にはデータ変換用ハードウェアの サポートは開示されていない。
る。旧ソフトウェアに基づき進行中のサービスがすべて終了した時に、進行中の
これらサービスからのデータの出力を旧ソフトウェアから新ソフトウェアに切り
替える。従って、新ソフトウェアが作動する前に旧ソフトウェアに関連するサー
ビスを終了しなければならず、この結果、短い期間でサービスを処理することし
かできない。更にこの米国特許第5,155,837号にはデータ変換用ハードウェアの サポートは開示されていない。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】 （発明の概要） 上記に鑑み、本発明の目的がコンピュータに基づくシステムにおいてソフトウ
ェアの極めて効率的な更新を達成することにある。
ェアの極めて効率的な更新を達成することにある。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】 本発明によれば、この目的は請求項１に記載のパーティションタイプのソフト
ウェア処理システムによって達成される。 この目的は請求項１３に記載の特徴事項を有するデータ変換サポートデバイス
によっても達成される。
ウェア処理システムによって達成される。 この目的は請求項１３に記載の特徴事項を有するデータ変換サポートデバイス
によっても達成される。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】 従って、本発明はコンピュータに基づくシステムにおけるソフトウェアの更新
中に、例えば機能の追加および／または障害の修正に起因する更新中に、旧ソフ
トウェアおよび新ソフトウェアに関連したデータの必要な転送および変換を達成
するためのハードウェア装置を提供するものである。
中に、例えば機能の追加および／または障害の修正に起因する更新中に、旧ソフ
トウェアおよび新ソフトウェアに関連したデータの必要な転送および変換を達成
するためのハードウェア装置を提供するものである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ｗ (72)発明者 ヨンソン、ステン、エドバルド スウェーデン国 ファルスタ、リスビクス ガタン ３ Ｆターム(参考） 5B076 AA17 EA17 5B098 GA04 GD03
Claims (43)
- 【請求項１】 ａ）第１メモリ手段（１２）を備えた第１パーティション（
Ａ）と、 ｂ）第２メモリ手段（３２）を備えた第２パーティション（Ｂ）とを備え、 ｃ）前記第１パーティション（Ａ）と第２パーティション（Ｂ）とがリンク手
段（２４）を介して接続されており、旧ソフトウェアの実行中に一方のメモリ手
段（１２；３２）における新ソフトウェアのステートを他方のメモリ手段（３２
；１２）における旧ソフトウェアのステートに更新するようになっており、 ｄ）旧ソフトウェアから新ソフトウェアへのデータの転送が変換すべきデータ
変数に関連した変換プログラムのスタートアドレスを出力するようになっている
データ変換サポートデバイス（５０）によってサポートされる、パーティション
タイプのソフトウェア処理システム。 - 【請求項２】 前記データ変換サポートデバイス（５０）が前記第１パーテ
ィション（Ａ）のうちの第１処理兼制御ユニット（１０）または第２パーティシ
ョン（Ｂ）のうちの第２処理兼制御ユニット（３０）のいずれか一方に変換プロ
グラムのスタートアドレスを出力することを特徴とする、請求項１記載のソフト
ウェア処理システム。 - 【請求項３】 前記データ変換サポートデバイス（５０）に供給されるデー
タ変換用のアドレスの数が許容可能なアドレスの最大数を越える場合に、前記デ
ータ変換サポートデバイス（５０）が第１バックプレッシャ信号ライン（６６）
を介し、前記第１パーティション（Ａ）へ、または第２バックプレッシャ信号ラ
イン（６８）を介し、第２パーティション（Ｂ）へバックプレッシャ信号を出力
するようになっていることを特徴とする、請求項１または請求項２記載のソフト
ウェア処理システム。 - 【請求項４】 前記データ変換サポートデバイス（５０）が変換プログラム
により論理レベルで変換すべきデータ変数へアクセスするための少なくとも１つ
の論理アドレスを、前記第１処理兼制御手段（１０）および前記第２処理兼制御
手段（３０）のいずれか一方へ出力するようにもなっていることを特徴とする、
請求項１〜請求項３のいずれかに記載のソフトウェア処理システム。 - 【請求項５】 前記データ変換サポートデバイス（５０）が、 ａ）変換すべきデータアドレスのためのアドレス情報および構造情報を記憶す
るようになっている、変換テーブル記憶手段（５４）と、 ｂ）データ変数のアドレス（α）およびデータ変数に関連するデータ構造のス
タートアドレス（ＢＷＡ）に従って、変換すべきデータ変数のための変換テーブ
ル記憶手段（５４）におけるエントリを探すようになっているマッチング手段（
５６）とを含むことを特徴とする、請求項２〜請求項４のいずれかに記載のソフ
トウェア処理システム。 - 【請求項６】 前記変換テーブル記憶手段（５４）が変換すべきデータ変数
の各アドレスに対し、関連するデータ構造のスタートアドレス（ＤＷＡ）と、構
造情報（ＤＩＮＦＯ）と、関連する変換プログラムのスタートアドレスとを記憶
するようになっていることを特徴とする、請求項５記載のソフトウェア処理シス
テム。 - 【請求項７】 前記構造情報（ＤＩＮＦＯ）がデータ変数の長さに関連した
少なくとも情報と、変換すべきデータ変数に関連したデータ構造（ｄj）の構成 とを含むことを特徴とする、請求項６記載のソフトウェア処理システム。 - 【請求項８】 マッチング手段（５６）が、 【数１】 に従い、変換テーブル記憶手段（５４）におけるエントリを決定することを特徴
とする、請求項５〜請求項７のいずれかに記載のソフトウェア処理システム。 - 【請求項９】 マッチング手段（５６）が２進サーチを実行することにより
、変換テーブル記憶手段（５４）におけるエントリを探すようになっていること
を特徴とする、請求項５〜請求項８のいずれかに記載のソフトウェア処理システ
ム。 - 【請求項１０】 前記マッチング手段（５６）が請求項２１〜請求項３１の
いずれかに従って実現されることを特徴とする、請求項９記載のソフトウェア処
理システム。 - 【請求項１１】 前記データ変換サポートデバイス（５０）が前記変換テー
ブル記憶手段（５４）から読み出された情報を使用し、変換すべき変数を論理ア
ドレスレベルで識別するようになっている逆アドレス計算手段（５８）を更に含
むことを特徴とする、請求項５〜請求項１０のいずれかに記載のソフトウェア処
理システム。 - 【請求項１２】 前記逆アドレス計算手段（５８）が、前記データ変換サポ
ートデバイス（５０）に供給されたアドレス（α）と識別されたデータ構造（ｄ j ）のスタートアドレス（ＤＷＡi）との差をまず計算し、更に前記変換テーブル
記憶手段（５４）から提供された構造情報（ＤＩＮＦＯ）を使って、変換すべき
アドレスに従い、オフセットされた少なくとも１つの論理アドレスを誘導するよ
うになっていることを特徴とする、請求項１１記載のソフトウェア処理システム
。 - 【請求項１３】 ａ）変換すべきデータアドレスのためのアドレス情報およ
び構造情報を記憶するようになっている、変換テーブル記憶手段（５４）と、 ｂ）データ変数のアドレス（α）に従って、データ変数変換プログラムのため
の変換テーブル記憶手段（５４）におけるエントリを探すようになっているマッ
チング手段（５６）とを備えたことを特徴とする、データ変換サポートデバイス
。 - 【請求項１４】 前記変換テーブル記憶手段（５４）が変換すべきデータ変
数の各アドレスに対し、関連するデータ構造のスタートアドレス（ＤＷＡ）と、
構造情報（ＤＩＮＦＯ）と、関連する変換プログラムのスタートアドレスとを記
憶するようになっていることを特徴とする、請求項１３記載のデータ変換サポー
トデバイス。 - 【請求項１５】 前記構造情報（ＤＩＮＦＯ）がデータ変数の長さに関連し
た少なくとも情報と、変換すべきデータ変数に関連したデータ構造（ｄj）の構 成とを含むことを特徴とする、請求項１４記載のデータ変換サポートデバイス。 - 【請求項１６】 マッチング手段（５６）が、 【数２】 に従い、変換テーブル記憶手段（５４）におけるエントリを決定することを特徴
とする、請求項１３〜請求項１５のいずれかに記載のデータ変換サポートデバイ
ス。 - 【請求項１７】 マッチング手段（５６）が２進サーチを実行することによ
り、変換テーブル記憶手段（５４）におけるエントリを探すようになっているこ
とを特徴とする、請求項１３〜請求項１６のいずれかに記載のデータ変換サポー
トデバイス。 - 【請求項１８】 前記マッチング手段（５６）が請求項２１〜請求項３１の
いずれかに従って実現されることを特徴とする、請求項１３〜請求項１７のいず
れかに記載のデータ変換サポート手段。 - 【請求項１９】 前記変換テーブル記憶手段（５４）から読み出された情報
を使って、変換すべき変数を論理アドレスレベルで識別するようになっているこ
とを特徴とする、請求項１３〜請求項１８のいずれかに記載のデータ変換サポー
トデバイス。 - 【請求項２０】 前記逆アドレス計算手段（５８）が、前記データ変換サポ
ートデバイス（５０）に供給されたアドレス（α）と識別されたデータ構造（ｄ j ）のスタートアドレス（ＤＷＡ）との差をまず計算し、更に前記変換テーブル 記憶手段（５４）から提供された構造情報（ＤＩＮＦＯ）を使って、変換すべき
アドレスに従い、オフセットされた少なくとも１つの論理アドレスを誘導するよ
うになっていることを特徴とする、請求項１３〜請求項１９のいずれかに記載の
データ変換サポートデバイス。 - 【請求項２１】 ノード、ブランチ、サブツリーおよびリーフの２進ツリー
データ構造に従ってメモリデバイスに記憶される所定のデータ値（Ｄ）の記憶ア
ドレス（Ｂ（Ｘ）、Ａ（Ｘ））を決定するためのメモリデバイスのためのマッチ
ング手段であって、 ａ）前記メモリデバイスの所定の現在サーチアドレス（Ｂ（Ｘ）、Ａ（Ｘ））
におけるデータ値を読み出すための読み出し手段（Ｒ）と、 ｂ）前記読み出されたデータ値（Ｄ）とサーチすべき前記データ値（Ｉ）とを
比較し、前記読み出されたデータ値（Ｄ）がサーチすべき前記データ値（Ｉ）よ
りも大であるか小であるかを決定するための比較手段（ＭＣ）と、 ｃ）前記比較の結果（Ｃ）および前記現在サーチアドレス（Ｂ（Ｘ）、Ａ（Ｘ
））に基づき、データ値のためにサーチすべき次の完全なサーチアドレス（Ｂ、
Ａ）を決定するための決定手段（ＳＥＱ、ＳＭＢ、ＳＭＡ、ＲＢ、ＲＡ）とを備
え、 ｄ）所定の許容度以内で前記読み出されたデータ値（Ｄ）がサーチすべき前記
データ値（Ｉ）に一致（Ｍ）するまで、前記読み出し手段、前記比較手段および
前記決定手段が前記読み出し、前記比較および前記決定を再帰的に実行する、メ
モリデバイスのためのマッチング手段。 - 【請求項２２】 前記データ値が行と列のマトリックスの配置に前記メモリ
デバイス内に記憶され、各データ値（Ｄ）に列アドレス（Ａ）および行アドレス
（Ｂ）が割り当てられることを特徴とする、請求項２１記載のマッチング手段。 - 【請求項２３】 前記決定手段が、 − 次の行および列アドレス（Ｂ’、Ａ’）を保持するための第１および第２
レジスタ（ＲＢ；ＲＡ）と、 − 比較の結果（Ｃ）、現在アドレス（Ｂ、Ａ）および制御信号（Ｓ）に応じ
てサーチすべき次の列および行アドレス（Ｂ’、Ａ’）を計算するための第１お
よび第２計算回路（ＳＭＢ、ＳＭＡ）と、 − ２進ツリーデータ構造によりサーチ中にサーチステート（ＳＴＡＴＥt） を決定し、比較の結果（Ｃ）に基づき、前記制御信号（Ｓ）を決定するためのス
テートマシン（ＳＥＱ）とを含むことを特徴とする、請求項２２記載のマッチン
グ手段。 - 【請求項２４】 各サブツリー内に所定の数のレベルＫを有する２進ツリー
データ構造に前記メモリデバイス内のデータ値を記憶し、前記ステートマシン（
ＳＥＱ）が前記比較手段（ＭＣ）によって実行される比較の回数（ｔ）をカウン
トするカウンタ（ＣＮＴ）を含むことを特徴とする、請求項２２記載のマッチン
グ手段。 - 【請求項２５】 次の式（５） 【数３】 （ここで、Ｃは比較の結果を示し、Ｉは、サーチすべきデータ値を示し、Ｄは読
み出されたデータ値を示す）に従って、前記比較手段（ＭＣ）により前記比較の
結果（Ｃ）を計算することを特徴とする、請求項２３記載のマッチング手段。 - 【請求項２６】 次の式（６） 【数４】 （ここで、Ｃは比較の結果を示し、ＢおよびＢ’はそれぞれ現在および次の行ア
ドレスを示し、Ｓは制御信号を示し、Ｋはサブツリー内の前記所定の数のレベル
（列アドレス内のビット）を示し、Ａは現在の列アドレスを示す）に従って前記
第１計算回路（ＳＭＢ）が次の列アドレス（Ｂ’）を計算することを特徴とする
、請求項２５記載のマッチング手段。 - 【請求項２７】 次の式（７） 【数５】 （ここで、Ｃは比較の結果を示し、ＡおよびＡ’はそれぞれ現在および次の行ア
ドレスを示し、Ｓは制御信号を示す）に従って前記第２計算回路（ＳＭＡ）が次
の列アドレス（Ａ’）を計算することを特徴とする、請求項２５記載のマッチン
グ手段。 - 【請求項２８】 次の式（８） 【数６】 に基づき、前記ステートマシン（ＳＥＱ）が前記制御信号（Ｓ）を計算し、 次の式（９） 【数７】 （ここで、ＳＴＡＴＥtおよびＳＴＡＴＥt+1は時間ｔおよびｔ＋１におけるステ
ートを示し、ｔはカウンタ（ＣＮＴ）がカウントする比較の回数を示し、ここで
、０＜ｔ＜Ｋ＊Ｎであり、Ｎは完全な２進ツリーのサブツリーレベルの数を示し
、ＳＴＡＴＥt＝０は前記２進ツリーデータ構造のルートノードに対応するメモ リロケーションで第１回の比較を実行する時のステートを示す）に従って前記ス
テートマシン（ＳＥＱ）のステート決定手段（ＳＴＤＭ）が前記ステートマシン
（ＳＥＱ）の内部ステートＳＴＡＴＥtを計算することを特徴とする、請求項２ ３記載のマッチング手段。 - 【請求項２９】 前記読み出し手段（Ｒ）が前記マッチングデータ値に関連
して前記メモリ手段に記憶されている情報を読み出すことを特徴とする、請求項
２１記載のマッチング手段。 - 【請求項３０】 前記メモリデバイスがＤＲＡＭまたはキャッシュメモリの
一方であることを特徴とする、請求項２１記載のマッチング手段。 - 【請求項３１】 前記記憶アドレスが行アドレス部分および列アドレス部分
を有し、前記列アドレス部分を使って特定のキャッシュライン内の前記シーケン
シャルなデータエントリのうちの１つを選択し、前記行アドレス部分を使って特
定のキャッシュラインを選択することを特徴とする、請求項３０記載のマッチン
グ手段。 - 【請求項３２】 ノード（Ｘ）、ブランチ、サブツリーおよびリーフの２進
ツリーデータ構造に従って所定の記憶アドレス（Ｂ（Ｘ）、Ａ（Ｘ））にデータ
値（Ｄ）を記憶するメモリデバイスにおける所定データ値（Ｉ）の記憶アドレス
（Ｂ（Ｘ）、Ａ（Ｘ））を決定するための方法であって、 ａ）前記メモリデバイスから現在のサーチアドレス（Ｂ（Ｘ）、Ａ（Ｘ））に
おけるデータ値（Ｄ）を読み出す工程と、 ｂ）前記読み出されたデータ値（Ｄ）とサーチすべき前記データ値（Ｉ）とを
比較し、前記読み出されたデータ値（Ｄ）がサーチすべき前記データ値（Ｉ）よ
りも大であるか小であるかを決定する工程と、 ｃ）前記比較の結果（Ｃ）および前記現在サーチアドレス（Ｂ（Ｘ）、Ａ（Ｘ
））に基づき、データ値のためにサーチすべき次の完全なサーチアドレス（Ｂ’
、Ａ’）を決定する工程とを備え、 ｄ）前記読み出されたデータ値（Ｄ）が所定の許容差（ΔＤ）内でサーチすべ
き前記データ値（Ｉ）に一致するまで、前記工程ａ）〜ｃ）を再帰的に実施する
ことを特徴とする、記憶アドレス（Ｂ（Ｘ）、Ａ（Ｘ））を決定するための方法
。 - 【請求項３３】 各サブツリーにおける所定の数Ｋのレベルを有する２進ツ
リーデータ構造内にデータ値を記憶し、前記工程ｃ）において前記比較の結果（
Ｃ）、前記現在のサーチアドレスおよび各サブツリーにおけるレベルの前記所定
の数（Ｋ）に基づき、前記次のアドレスを決定することを特徴とする、請求項３
２記載の方法。 - 【請求項３４】 前記データ値（Ｄ）が最小データ値と最高データ値の範囲
内にあり、前記レンジの中心値に対応する中心データ値を所定のルートアドレス
（Ｂ（０）、Ａ（０）＝＜０、１＞）に記憶し、最初に工程ａ）を実行する際に
、前記ルートアドレスを前記現在アドレスとして使用することを特徴とする、請
求項３２記載の方法。 - 【請求項３５】 行と列のマトリックス配置にある前記メモリデバイスに前
記データ値を記憶し、各データ値（Ｄ）を列アドレス（Ａ）および行アドレス（
Ｂ）に割り当てることを特徴とする、請求項３２記載の方法。 - 【請求項３６】 読み出されたデータ値がサーチすべき前記データ値（Ｉ）
よりも大であると工程ｂ）における前記比較の結果（Ｃ）が表示した時（左ブラ
ンチ）、次の式（１） 【数８】 （ここで、Ｘは現在アドレス（Ｂ（Ｘ）、Ａ（Ｘ））によって定められる現在ノ
ードを表示し、Ａ（Ｘ）およびＢ（Ｘ）は現在ノードＸの列アドレスおよび行ア
ドレスをそれぞれ示し、Ｌ（Ｘ）は現在ノードＸに記憶されたデータ値よりも小
さいデータ値が記憶されている次のノードを示し、Ａ（Ｌ（Ｘ））およびＢ（Ｌ
（Ｘ））は次のノードＬ（Ｘ）の列アドレスおよび行アドレスを示す）によって
工程ｃ）における前記次のアドレスを計算することを特徴とする、請求項３２ま
たは請求項３５記載の方法。 - 【請求項３７】 読み出されたデータ値がサーチすべき前記データ値（Ｉ）
よりも小であると工程ｂ）における前記比較の結果（Ｃ）が表示した時（右ブラ
ンチ）、次の式（２） 【数９】 （ここで、Ｘは現在アドレス（Ｂ（Ｘ）、Ａ（Ｘ））によって定められる現在ノ
ードを表示し、Ａ（Ｘ）およびＢ（Ｘ）は現在ノードＸの列アドレスおよび行ア
ドレスをそれぞれ示し、Ｒ（Ｘ）は現在ノードＸに記憶されたデータ値よりも大
であるデータ値が記憶されている次のノードを示し、Ａ（Ｒ（Ｘ））およびＢ（
Ｒ（Ｘ））は次のノードＲ（Ｘ）の列アドレスおよび行アドレスをそれぞれ示す
）によって工程ｃ）における前記次のアドレスを計算することを特徴とする、請
求項３２または請求項３５記載の方法。 - 【請求項３８】 読み出されたデータ値がサーチすべき前記データ値（Ｉ）
よりも大であると工程ｂ）における前記比較の結果（Ｃ）が表示した時（左リー
フ）、次の式（３） 【数１０】 （ここで、Ｘは現在アドレス（Ｂ（Ｘ）、Ａ（Ｘ））によって定められる現在ノ
ードを表示し、Ａ（Ｘ）およびＢ（Ｘ）は現在ノードＸの列アドレスおよび行ア
ドレスをそれぞれ示し、Ｌ（Ｘ）は現在ノードＸに記憶されたデータ値よりも小
であるデータ値が記憶されている次のノードを示し、Ａ（Ｌ（Ｘ））およびＢ（
Ｌ（Ｘ））は次のノードＬ（Ｘ）の列アドレスおよび行アドレスをそれぞれ示し
、２Kはメモリデバイスにおける列の数である）によって工程ｃ）における前記 次のアドレスを計算することを特徴とする、請求項３２、請求項３３または請求
項３５記載の方法。 - 【請求項３９】 読み出されたデータ値がサーチすべき前記データ値（Ｉ）
よりも小であると工程ｂ）における前記比較の結果（Ｃ）が表示した時（右リー
フ）、次の式（４） 【数１１】 （ここで、Ｘは現在アドレス（Ｂ（Ｘ）、Ａ（Ｘ））によって定められる現在ノ
ードを表示し、Ａ（Ｘ）およびＢ（Ｘ）は現在ノードＸの列アドレスおよび行ア
ドレスをそれぞれ示し、Ｒ（Ｘ）は現在ノードＸに記憶されたデータ値よりも大
であるデータ値が記憶されている次のノードを示し、Ａ（Ｒ（Ｘ））およびＢ（
Ｒ（Ｘ））は次のノードＲ（Ｘ）の列アドレスおよび行アドレスをそれぞれ示し
、２Kはメモリデバイスにおける列の数である）によって工程ｃ）における前記 次のアドレスを計算することを特徴とする、請求項３２、請求項３３または請求
項３５記載の方法。 - 【請求項４０】 工程ｂ）で実行された比較回数がサブツリー（Ｋ）におけ
るレベル数の倍数に等しい場合、前記次のアドレスを式（３）または（４）に従
って計算することを特徴とする、請求項３３および請求項３８もしくは請求項３
３および請求項３９のいずれかに記載の方法。 - 【請求項４１】 工程ｂ）で実行された比較回数がサブツリー（Ｋ）におけ
るレベル数に等しくない場合、前記次のアドレスを式（１）または（２）に従っ
て計算することを特徴とする、請求項３３および請求項３６もしくは請求項３３
および請求項３７のいずれかに記載の方法。 - 【請求項４２】 前記工程ｄ）の後に、前記マッチングデータ値に関連して
記憶された情報を前記現在アドレスを有するメモリ位置から読み出すことを特徴
とする、請求項３２記載の方法。 - 【請求項４３】 前記メモリデバイスがＤＲＡＭまたはキャッシュメモリの
いずれかであることを特徴とする、請求項３２記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19810784A DE19810784B4 (de) | 1998-03-12 | 1998-03-12 | Rechnersystem |
| DE19810784.6 | 1998-03-12 | ||
| PCT/EP1999/001590 WO1999046676A2 (en) | 1998-03-12 | 1999-03-11 | Data conversion hardware support |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002507023A true JP2002507023A (ja) | 2002-03-05 |
Family
ID=7860674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000535994A Withdrawn JP2002507023A (ja) | 1998-03-12 | 1999-03-11 | データ変換用ハードウェアのサポート |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP1062574B1 (ja) |
| JP (1) | JP2002507023A (ja) |
| KR (1) | KR20010041804A (ja) |
| CN (1) | CN1300390A (ja) |
| AU (1) | AU3033899A (ja) |
| BR (1) | BR9908729A (ja) |
| CA (1) | CA2323017A1 (ja) |
| DE (1) | DE19810784B4 (ja) |
| WO (1) | WO1999046676A2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002048859A2 (en) * | 2000-12-13 | 2002-06-20 | Koninklijke Philips Electronics N.V. | Method of and program for updating software |
| JP2004199490A (ja) * | 2002-12-19 | 2004-07-15 | Komatsu Ltd | 車載プログラムの書き換え制御装置 |
| CN100416503C (zh) * | 2005-11-04 | 2008-09-03 | 中兴通讯股份有限公司 | 一种软件版本更新的方法 |
| CN100454253C (zh) * | 2006-04-29 | 2009-01-21 | 华为技术有限公司 | 一种终端软件升级方法及终端设备 |
| US7818740B2 (en) | 2006-05-05 | 2010-10-19 | Microsoft Corporation | Techniques to perform gradual upgrades |
| EP2365438A1 (de) * | 2010-03-09 | 2011-09-14 | Siemens Aktiengesellschaft | Verfahren zum Betrieb eines Automatisierungssystems |
| CN101982813B (zh) * | 2010-11-22 | 2014-05-14 | 株洲南车时代电气股份有限公司 | 用于列车乘客信息显示器的软件远程更新方法及更新系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168567A (en) * | 1989-05-30 | 1992-12-01 | Tektronix, Inc. | Data sorting circuit |
| US5410703A (en) * | 1992-07-01 | 1995-04-25 | Telefonaktiebolaget L M Ericsson | System for changing software during computer operation |
| US5493671A (en) * | 1993-06-04 | 1996-02-20 | Marcam Corporation | Method and apparatus for conversion of database data into a different format on a field by field basis using a table of conversion procedures |
| US5613110A (en) * | 1995-01-05 | 1997-03-18 | International Business Machines Corporation | Indexing method and apparatus facilitating a binary search of digital data |
| DE19518266A1 (de) * | 1995-05-18 | 1996-11-21 | Philips Patentverwaltung | Kommunikationssystem mit Mitteln zum Austausch von Software |
-
1998
- 1998-03-12 DE DE19810784A patent/DE19810784B4/de not_active Expired - Fee Related
-
1999
- 1999-03-11 WO PCT/EP1999/001590 patent/WO1999046676A2/en not_active Application Discontinuation
- 1999-03-11 CA CA002323017A patent/CA2323017A1/en not_active Abandoned
- 1999-03-11 EP EP99911775A patent/EP1062574B1/en not_active Expired - Lifetime
- 1999-03-11 JP JP2000535994A patent/JP2002507023A/ja not_active Withdrawn
- 1999-03-11 KR KR1020007010079A patent/KR20010041804A/ko not_active Application Discontinuation
- 1999-03-11 BR BR9908729-4A patent/BR9908729A/pt not_active Application Discontinuation
- 1999-03-11 CN CN99806119A patent/CN1300390A/zh active Pending
- 1999-03-11 AU AU30338/99A patent/AU3033899A/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| DE19810784A1 (de) | 1999-09-16 |
| EP1062574A2 (en) | 2000-12-27 |
| EP1062574B1 (en) | 2004-01-21 |
| AU3033899A (en) | 1999-09-27 |
| DE19810784B4 (de) | 2006-03-16 |
| KR20010041804A (ko) | 2001-05-25 |
| WO1999046676A3 (en) | 1999-11-11 |
| WO1999046676A2 (en) | 1999-09-16 |
| CN1300390A (zh) | 2001-06-20 |
| CA2323017A1 (en) | 1999-09-16 |
| BR9908729A (pt) | 2000-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |