JP2002313866A - Group of elements for plasma damage evaluation and evaluation method of plasma damage - Google Patents
Group of elements for plasma damage evaluation and evaluation method of plasma damageInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体の製造工程
や組立工程において使用されるプラズマが半導体素子
（トランジスタや抵抗などの回路素子）に与えるダメー
ジ（損傷）を評価するためのプラズマダメージ評価用素
子群及びこれを用いたプラズマダメージの評価方法に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma damage evaluation for evaluating damage to semiconductor elements (circuit elements such as transistors and resistors) caused by plasma used in a semiconductor manufacturing process and an assembly process. The present invention relates to an element group and a plasma damage evaluation method using the same.
【０００２】[0002]
【従来の技術】従来より、半導体の製造工程、例えば、
ＣＶＤなどのようにプラズマを用いた化学反応を利用し
て製膜などを行ったり、ＲＩＥなどのように半導体基板
上の酸化膜やレジストや電極配線を除去したりする工程
でプラズマが使用されている。また、半導体の組立工程
においても精密な接合が要求される場合にその接合の信
頼性を向上させることを狙いとしてプラズマが使用され
ており、例えば、半導体チップあるいはこれを実装した
パッケージ基板などの電子部品の表面にプラズマを吹き
付けてクリーニングし、ワイヤボンディングの接合性の
向上や封止樹脂との密着性の向上などが図られている。2. Description of the Related Art Conventionally, semiconductor manufacturing processes, for example,
Plasma is used in a process such as CVD to form a film using a chemical reaction using plasma, or to remove an oxide film, a resist, or electrode wiring on a semiconductor substrate such as RIE. I have. Also, in the process of assembling semiconductors, when precise bonding is required, plasma is used with the aim of improving the reliability of the bonding. For example, an electronic device such as a semiconductor chip or a package substrate on which the semiconductor chip is mounted is used. The surface of the component is cleaned by spraying the plasma to improve the bonding property of wire bonding and the adhesion to a sealing resin.
【０００３】しかし、上記のようなプラズマ処理を行う
と半導体素子にダメージ（プラズマダメージ）が発生
し、その結果、半導体素子の特性変動や信頼性寿命が低
下することが知られている。ここで、プラズマダメージ
の一つであるチャージアップダメージについて説明す
る。図１０は半導体素子１４の断面図であって、シリコ
ン基板（シリコン単結晶基板）等の半導体基板１１上に
形成されたゲート電極２周辺の概略図である。チャージ
アップは、プラズマ中の荷電粒子３が半導体素子１４の
ゲート電極２と電気的に接続されたゲート配線６に注入
され、ゲート配線６とゲート電極２を介してゲート絶縁
膜（ゲート酸化膜）５に蓄積されることで起こる現象で
ある。ゲート配線６上には半導体素子１４の表面を保護
するためにパッシベーション膜４が形成されているが、
ゲート配線６のワイヤボンドやバンプ接合を行う部分で
あるゲート接合部２０に対応する位置にはパッシベーシ
ョン膜４が形成されておらず、プラズマ処理時にはこの
ゲート接合部２０が直接プラズマに曝されることになっ
て、ゲート接合部２０がプラズマ中の荷電粒子３を拾う
アンテナの役割を果たすのである。[0003] However, it is known that when the above-described plasma processing is performed, damage (plasma damage) occurs to the semiconductor element, and as a result, the characteristic fluctuation and the reliability life of the semiconductor element are reduced. Here, charge-up damage, which is one of the plasma damages, will be described. FIG. 10 is a cross-sectional view of the semiconductor element 14, which is a schematic view around the gate electrode 2 formed on the semiconductor substrate 11 such as a silicon substrate (silicon single crystal substrate). In the charge-up, the charged particles 3 in the plasma are injected into the gate wiring 6 electrically connected to the gate electrode 2 of the semiconductor element 14, and the gate insulating film (gate oxide film) is passed through the gate wiring 6 and the gate electrode 2. 5 is a phenomenon that is caused by being accumulated in the data. The passivation film 4 is formed on the gate wiring 6 to protect the surface of the semiconductor element 14,
The passivation film 4 is not formed at a position corresponding to the gate bonding portion 20 where wire bonding or bump bonding of the gate wiring 6 is performed, and the gate bonding portion 20 is directly exposed to plasma during plasma processing. Thus, the gate junction 20 functions as an antenna for picking up the charged particles 3 in the plasma.
【０００４】そして、上記のチャージアップ現象が過度
に進むと、やがてゲート絶縁膜５の物理特性に影響を及
ぼす。具体的には、ゲート絶縁膜５の物理特性が変化し
た結果、ＭＯＳＦＥＴ（ＭＯＳ形電界効果トランジス
タ）の場合にはｇｍ（コンダクタンス）やＶｔｈ（スレ
ッシュホルド電圧）などが変動する。これがチャージア
ップダメージと呼ばれる現象である。When the charge-up phenomenon proceeds excessively, the physical characteristics of the gate insulating film 5 will be affected. Specifically, as a result of a change in the physical characteristics of the gate insulating film 5, in the case of a MOSFET (MOS field effect transistor), gm (conductance), Vth (threshold voltage), and the like change. This is a phenomenon called charge-up damage.
【０００５】チャージアップダメージの評価方法として
は、ＭＮＯＳ（メタル−シリコンナイトライド−シリコ
ン酸化膜−シリコン）素子を用いて、プラズマ処理前後
でのＶＦＢ（フラットバンド電圧）のシフト量を測定す
る方法や、酸化膜に定電流を流し込みメタル−シリコン
間がブレークダウンするまでの時間を計測する方法（Ｑ
ｂｄ評価法）などがあり、これらの方法によりダメージ
の発生の有無や大きさをプラズマ照射前後での酸化膜寿
命の変化量で知ることができるものである。[0005] As a method of evaluating charge-up damage, a method of measuring a shift amount of VFB (flat band voltage) before and after plasma processing using an MNOS (metal-silicon nitride-silicon oxide film-silicon) element is proposed. A method of measuring the time until a breakdown occurs between a metal and silicon by applying a constant current to an oxide film (Q
bd evaluation method), and these methods can be used to determine the presence or absence and size of damage by the change in the oxide film life before and after plasma irradiation.
【０００６】そして、従来より、上記のようなプラズマ
ダメージを定量的に評価する方法や装置が提案されてい
る。例えば、特開平１１−００３９２２号公報、特開平
１１−１４５２３６号公報、特開平１０−１７８０７８
号公報、特開平０６−０４３１３８号公報においては、
半導体製造工程でプラズマが使用される場合に、そのプ
ラズマプロセスが半導体素子に与えるダメージを評価す
る方法や、その方法を実現する評価装置の構造が記載さ
れている。また、特開平１０−０４１３６２号公報にお
いては、半導体製造工程内で発生するプラズマダメージ
の中でも特にシリコン基板に与えるダメージの大きさを
評価する評価素子やそれを用いた評価方法が記載されて
いる。さらに、特開２０００−１２４２０４号公報や特
開平１１−２３８７７４号公報においては、半導体の製
造工程で使用されるプラズマ内の荷電粒子（正イオンや
負イオンあるいは電子）を計測する方法が記載されてい
る。Conventionally, methods and apparatuses for quantitatively evaluating the above-described plasma damage have been proposed. For example, JP-A-11-003922, JP-A-11-145236, JP-A-10-178078
In Japanese Unexamined Patent Publication No. 06-043138,
When a plasma is used in a semiconductor manufacturing process, a method for evaluating damage to a semiconductor element caused by the plasma process and a structure of an evaluation apparatus for realizing the method are described. Also, Japanese Patent Application Laid-Open No. 10-041362 describes an evaluation element for evaluating the magnitude of damage to a silicon substrate, particularly among plasma damages generated in a semiconductor manufacturing process, and an evaluation method using the same. Further, JP-A-2000-124204 and JP-A-11-238774 describe a method for measuring charged particles (positive ions, negative ions, or electrons) in plasma used in a semiconductor manufacturing process. I have.
【０００７】[0007]
【発明が解決しようとする課題】しかし、上記従来のプ
ラズマダメージの評価方法及び装置は、半導体の製造工
程内で発生するプラズマダメージを評価するものであっ
て、ウェハからダイシングした半導体チップをパッケー
ジに組み込む際にプラズマ洗浄を行う場合などの半導体
の組立工程で発生するプラズマダメージを効率的に評価
することができなかった。すなわち、従来のプラズマダ
メージを評価する素子は、ウェハの余剰部分に形成され
てダイシング後に切除されるために、半導体の組立工程
におけるプラズマには供されず、従って、半導体の組立
工程で発生するプラズマダメージを評価することができ
なかった。また、従来のプラズマダメージを評価する素
子はウェハの製造と同時に形成されるため、そのウェハ
に形成される半導体素子しか評価することができず、構
造が異なる複数類の半導体素子を評価することができな
かった。However, the above-described conventional method and apparatus for evaluating plasma damage are for evaluating plasma damage generated in a semiconductor manufacturing process. Semiconductor chips diced from a wafer are packaged in a package. It has not been possible to efficiently evaluate plasma damage generated in a semiconductor assembling process such as when performing plasma cleaning at the time of assembling. That is, since the conventional device for evaluating plasma damage is formed in an excess portion of the wafer and cut off after dicing, it is not used for plasma in the semiconductor assembling process. Damage could not be evaluated. In addition, since the conventional device for evaluating plasma damage is formed simultaneously with the manufacture of a wafer, only semiconductor devices formed on the wafer can be evaluated, and a plurality of types of semiconductor devices having different structures can be evaluated. could not.
【０００８】本発明は上記の点に鑑みてなされたもので
あり、半導体の製造工程及び組立工程の両方におけるプ
ラズマダメージを評価することができ、また、構造が異
なる複数種の半導体素子に対するプラズマダメージを評
価することができるプラズマダメージ評価用素子群及び
プラズマダメージの評価方法を提供することを目的とす
るものである。[0008] The present invention has been made in view of the above points, and can evaluate plasma damage in both a semiconductor manufacturing process and an assembling process, and can evaluate plasma damage to a plurality of types of semiconductor elements having different structures. It is an object of the present invention to provide a plasma damage evaluation element group and a plasma damage evaluation method which can evaluate the plasma damage.
【０００９】[0009]
【課題を解決するための手段】本発明の請求項１に係る
プラズマダメージ評価用素子群は、プラズマの照射によ
る半導体素子のダメージを評価するためのプラズマダメ
ージ評価用素子群であって、ゲート電極２に接続される
導体部１とゲート絶縁膜５とを備えた半導体素子により
プラズマダメージ評価用素子１０を構成し、導体部１の
プラズマに曝される部分の面積とゲート電極２の面積と
の比率で定義されるアンテナ比と、ゲート絶縁膜５の厚
みと、ゲート電極２の面積のうちの少なくとも一つが異
なる複数種のプラズマダメージ評価用素子１０を備えて
成ることを特徴とするものである。A plasma damage evaluation element group according to claim 1 of the present invention is a plasma damage evaluation element group for evaluating damage to a semiconductor element due to plasma irradiation, and comprises a gate electrode. A semiconductor device having a conductor portion 1 connected to the semiconductor device 2 and a gate insulating film 5 constitutes a device 10 for evaluating plasma damage, and the area of the portion of the conductor portion 1 exposed to plasma and the area of the gate electrode 2 are determined. At least one of the antenna ratio defined by the ratio, the thickness of the gate insulating film 5, and the area of the gate electrode 2 is provided with a plurality of different types of plasma damage evaluation elements 10. .
【００１０】また、本発明の請求項２に係るプラズマダ
メージ評価用素子群は、請求項１の構成に加えて、プラ
ズマダメージ評価用素子１０がＭＩＳ構造を有する半導
体素子であることを特徴とするものである。A plasma damage evaluation element group according to a second aspect of the present invention is characterized in that, in addition to the configuration of the first aspect, the plasma damage evaluation element 10 is a semiconductor element having an MIS structure. Things.
【００１１】また、本発明の請求項３に係るプラズマダ
メージ評価用素子群は、請求項１又は２の構成に加え
て、ゲート電極２に保護抵抗９を接続したプラズマダメ
ージ評価用素子１０と、ゲート電極２に保護抵抗９を接
続していないプラズマダメージ評価用素子１０とを備え
て成ることを特徴とするものである。According to a third aspect of the present invention, there is provided a plasma damage evaluation element group including a protection resistance 9 connected to the gate electrode 2 and a plasma damage evaluation element 10 in addition to the structure of the first or second aspect. It is characterized by comprising a plasma damage evaluation element 10 in which a protection resistor 9 is not connected to the gate electrode 2.
【００１２】また、本発明の請求項４に係るプラズマダ
メージ評価用素子群は、請求項１乃至３のいずれかの構
成に加えて、アンテナ比を１０００００以下、ゲート絶
縁膜５の厚みを５０ｎｍ以下、ゲート電極２の面積を１
０００μｍ2以下に形成して成ることを特徴とするもの
である。According to a fourth aspect of the present invention, there is provided a plasma damage evaluation element group, wherein the antenna ratio is 100,000 or less and the thickness of the gate insulating film 5 is 50 nm or less, in addition to any one of the first to third aspects. , The area of the gate electrode 2 is 1
000 μm 2 or less.
【００１３】また、本発明の請求項５に係るプラズマダ
メージ評価用素子群は、請求項１乃至４のいずれかの構
成に加えて、複数のプラズマダメージ評価用素子１０の
ゲート電極２、ソース電極７、ドレイン電極８をそれぞ
れ並列に接続して成ることを特徴とするものである。According to a fifth aspect of the present invention, there is provided a plasma damage evaluation element group comprising the gate electrode 2 and the source electrode of the plurality of plasma damage evaluation elements 10 in addition to any one of the first to fourth aspects. 7, and the drain electrode 8 is connected in parallel.
【００１４】また、本発明の請求項６に係るプラズマダ
メージ評価用素子群は、請求項１乃至５のいずれかの構
成に加えて、ゲート絶縁膜５をＳｉＯ2、ＳｉＯＨ、Ｓ
ｉ3Ｎ 4／ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＴｉＯ2／Ｓｉ
3Ｎ4、Ｔａ2Ｏ5／ＳｉＯＮ、Ｔａ2Ｏ5、ＺｒＯ2、Ｈｆ
Ｏ2のうちの少なくとも一つで形成して成ることを特徴
とするものである。Further, according to the present invention, there is provided a plasma
The image evaluation element group may be any one of claims 1 to 5.
In addition to forming the gate insulating film 5Two, SiOH, S
iThreeN Four/ SiOTwo, SiThreeNFour, AlTwoOThree, TiOTwo/ Si
ThreeNFour, TaTwoOFive/ SiON, TaTwoOFive, ZrOTwo, Hf
OTwoCharacterized by being formed by at least one of the following:
It is assumed that.
【００１５】本発明の請求項７に係るプラズマダメージ
の評価方法は、請求項１乃至６のいずれかに記載のプラ
ズマダメージ評価用素子群にプラズマを照射した後、プ
ラズマダメージ評価用素子１０のしきい値電圧、サブス
レッショルドスイング、ソース電極７もしくは半導体基
板１１とドレイン電極８間の耐圧、相互コンダクタン
ス、ゲートリーク電流、基板電流、チャネルリーク電流
のうち、少なくとも一つの特性を計測することによっ
て、プラズマの照射による半導体素子のダメージを評価
することを特徴とするものである。According to a seventh aspect of the present invention, there is provided a method for evaluating a plasma damage, comprising: irradiating the plasma damage evaluation element group according to any one of the first to sixth aspects with plasma; By measuring at least one characteristic among a threshold voltage, a sub-threshold swing, a breakdown voltage between the source electrode 7 or the semiconductor substrate 11 and the drain electrode 8, a mutual conductance, a gate leak current, a substrate current, and a channel leak current, the plasma is measured. Is characterized by evaluating the damage of the semiconductor element due to the irradiation of light.
【００１６】本発明の請求項８に係るプラズマダメージ
の評価方法は、請求項１乃至６のいずれかに記載のプラ
ズマダメージ評価用素子群にプラズマを照射した後、プ
ラズマダメージ評価用素子１０の定電圧印加試験と定電
流印加試験の少なくとも一つを行い、ゲート絶縁膜５の
信頼性寿命を計測することによって、プラズマの照射に
よる半導体素子のダメージを評価することを特徴とする
ものである。According to an eighth aspect of the present invention, there is provided a plasma damage evaluation method, comprising: irradiating a plasma to the plasma damage evaluation element group according to any one of the first to sixth aspects; The semiconductor device is characterized in that at least one of a voltage application test and a constant current application test is performed, and the reliability life of the gate insulating film 5 is measured to evaluate the damage of the semiconductor element due to the plasma irradiation.
【００１７】本発明の請求項９に係るプラズマダメージ
の評価方法は、請求項７又は８に記載のプラズマダメー
ジの評価方法をプラズマ照射時間を異ならせて複数回行
うことによって、プラズマダメージ評価用素子１０にダ
メージが生じないプラズマ照射時間を求めて未劣化プラ
ズマ照射時間とし、アンテナ比、ゲート絶縁膜５の厚
み、ゲート電極２の面積、ゲート絶縁膜５の材質のうち
の少なくとも一つに対する未劣化プラズマ照射時間の変
化から最も短い未劣化プラズマ照射時間を求め、この最
も短い未劣化プラズマ照射時間よりもさらに短いプラズ
マ照射時間を安全照射時間とすることを特徴とするもの
である。According to a ninth aspect of the present invention, there is provided a method for evaluating a plasma damage, wherein the method for evaluating a plasma damage is performed a plurality of times with different plasma irradiation times. The plasma irradiation time that does not cause damage to the substrate 10 is determined as the undegraded plasma irradiation time, and the undegraded plasma irradiation time for at least one of the antenna ratio, the thickness of the gate insulating film 5, the area of the gate electrode 2, and the material of the gate insulating film 5 The shortest undegraded plasma irradiation time is obtained from the change in the plasma irradiation time, and the plasma irradiation time shorter than the shortest undegraded plasma irradiation time is set as the safe irradiation time.
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施の形態を説明
する。Embodiments of the present invention will be described below.
【００１９】図１にプラズマダメージ評価用素子１０の
基本構造の一例を平面図で示す。このプラズマダメージ
評価用素子１０はシリコン基板等の半導体基板１１上に
形成されており、金属−絶縁膜−半導体の三層構造で形
成されるＭＩＳ（metal insulator semiconductor）構
造を有するものであり、ＭＩＳ構造の中でも絶縁膜を酸
化膜で形成したＭＯＳ（metal oxide semiconductor）
構造のものである。FIG. 1 is a plan view showing an example of the basic structure of the element 10 for evaluating plasma damage. The plasma damage evaluation element 10 is formed on a semiconductor substrate 11 such as a silicon substrate, and has a MIS (metal insulator semiconductor) structure formed of a three-layer structure of a metal-insulating film-semiconductor. MOS (metal oxide semiconductor) with an insulating film formed of an oxide film in the structure
Of structure.
【００２０】図中において、２はゲート電極であって、
ゲート電極２にはアルミニウム等で形成される第１のゲ
ート配線６がコンタクト部１５により電気的に接続され
ている。また、第１のゲート配線６には多結晶シリコン
等で形成される保護抵抗９がコンタクト部１５により電
気的に接続されている。保護抵抗９は静電気等を遮断し
てゲート絶縁膜５の劣化を抑えるものである。また、保
護抵抗９にはアルミニウム等で形成される第２のゲート
配線６がコンタクト部１５により電気的に接続されてい
る。そして、この第２のゲート配線６には導体部１が電
気的に接続されて形成されている。導体部１はゲート配
線６同様にアルミニウム等で形成されるものであって、
ゲート接合部２０とアンテナ部２１とで構成されてい
る。ゲート接合部２０は半導体の組立工程においてワイ
ヤボンドやバンプ接合を行う部分に相当する部分であ
る。また、アンテナ部２１はプラズマ中に含まれる電子
やイオン等の荷電粒子３を拾いやすくして増幅するため
に設けられるものである。In the figure, 2 is a gate electrode,
A first gate line 6 made of aluminum or the like is electrically connected to the gate electrode 2 through a contact portion 15. Further, a protection resistor 9 made of polycrystalline silicon or the like is electrically connected to the first gate line 6 through a contact portion 15. The protection resistor 9 blocks static electricity and the like to suppress the deterioration of the gate insulating film 5. Further, a second gate line 6 made of aluminum or the like is electrically connected to the protection resistor 9 through a contact portion 15. The conductor portion 1 is formed so as to be electrically connected to the second gate wiring 6. The conductor portion 1 is formed of aluminum or the like similarly to the gate wiring 6, and
It is composed of a gate junction 20 and an antenna 21. The gate bonding part 20 is a part corresponding to a part for performing wire bonding or bump bonding in a semiconductor assembly process. The antenna unit 21 is provided to make it easier to pick up and amplify the charged particles 3 such as electrons and ions contained in the plasma.
【００２１】図２に示すように、ゲート電極２はゲート
絶縁膜５上に形成されるものであるが、ゲート絶縁膜５
としてはＳｉＯ2、ＳｉＯＨ、Ｓｉ3Ｎ4／ＳｉＯ2、Ｓｉ
3Ｎ4、Ａｌ2Ｏ3、ＴｉＯ2／Ｓｉ3Ｎ4、Ｔａ2Ｏ5／Ｓｉ
ＯＮ、Ｔａ2Ｏ5、ＺｒＯ2、ＨｆＯ2などの酸化膜あるい
は窒化膜のうちの少なくとも一つで形成することができ
る。As shown in FIG. 2, the gate electrode 2 is formed on the gate insulating film 5.
As SiO 2 , SiOH, Si 3 N 4 / SiO 2 , Si
3 N 4, Al 2 O 3 , TiO 2 / Si 3 N 4, Ta 2 O 5 / Si
It can be formed of at least one of an oxide film or a nitride film such as ON, Ta 2 O 5 , ZrO 2 , and HfO 2 .
【００２２】図中において、７はソース電極、８はドレ
イン電極であり、図２に示すように、ソース電極７及び
ドレイン電極８は半導体基板１１へボロン、リン、砒素
などの不純物イオン等を拡散させた部分（拡散抵抗部
分）で形成されている。ソース電極７にはアルミニウム
等で形成されるソース配線２３がコンタクト部１５によ
り電気的に接続されている。また、ソース配線２３には
ソース接合部２４が電気的に接続されて形成されてい
る。ソース接合部２４は半導体の組立工程においてワイ
ヤボンドやバンプ接合を行う部分に相当する部分であ
り、ソース配線２３と同様にアルミニウムなどで形成さ
れている。ドレイン電極８にはアルミニウム等で形成さ
れるドレイン配線２５がコンタクト部１５により電気的
に接続されている。また、ドレイン配線２５にはドレイ
ン接合部２６が電気的に接続されて形成されている。ド
レイン接合部２６は半導体の組立工程においてワイヤボ
ンドやバンプ接合を行う部分に相当する部分であり、ド
レイン配線２５と同様にアルミニウムなどで形成されて
いる。図中に２７はアルミニウム等で形成される電源接
合部である。In the figure, reference numeral 7 denotes a source electrode and 8 denotes a drain electrode. As shown in FIG. 2, the source electrode 7 and the drain electrode 8 diffuse impurity ions such as boron, phosphorus and arsenic into the semiconductor substrate 11. It is formed by a part (diffusion resistance part) which is made to be. A source line 23 made of aluminum or the like is electrically connected to the source electrode 7 through a contact portion 15. Further, a source junction 24 is formed to be electrically connected to the source wiring 23. The source bonding portion 24 is a portion corresponding to a portion for performing wire bonding or bump bonding in a semiconductor assembling process, and is formed of aluminum or the like, like the source wiring 23. A drain wiring 25 made of aluminum or the like is electrically connected to the drain electrode 8 through a contact portion 15. Further, a drain junction 26 is formed to be electrically connected to the drain wiring 25. The drain junction portion 26 is a portion corresponding to a portion for performing wire bonding or bump bonding in a semiconductor assembling process, and is formed of aluminum or the like, like the drain wiring 25. In the figure, reference numeral 27 denotes a power supply junction formed of aluminum or the like.
【００２３】上記のプラズマダメージ評価用素子１０は
その表面のほぼ全体が酸化膜や窒化膜等のパッシベーシ
ョン膜４で被覆されているが、導体部１（ゲート接合部
２０とアンテナ部２１）とソース接合部２４とドレイン
接合部２６及び電源接合部２７に対応する部分にはパッ
シベーション膜４が形成されておらず、プラズマが直接
照射されることによりプラズマに曝されて荷電粒子３を
授受する部分となるものである。Almost the entire surface of the above-described plasma damage evaluation element 10 is covered with a passivation film 4 such as an oxide film or a nitride film. However, the conductor 1 (gate junction 20 and antenna 21) and the source A portion corresponding to the junction 24, the drain junction 26, and the power supply junction 27 is not formed with the passivation film 4, and is exposed to the plasma by directly irradiating the plasma to transfer the charged particles 3. It becomes.
【００２４】図３に他の構造を有するプラズマダメージ
評価用素子１０の基本構造を示す。このプラズマダメー
ジ評価用素子１０は保護抵抗９を介さずにゲート電極２
と導体部１をゲート配線６により直接接続したものであ
り、この点を除いて図１に示すものと同様に形成されて
いる。従って、図４に示すように、図３のプラズマダメ
ージ評価用素子１０においても図１のものと同様にアン
テナ部２１に対応する部分にはパッシベーション膜４が
形成されておらず、プラズマが直接照射されることによ
りプラズマに曝されて荷電粒子３を授受する部分となる
ものである。FIG. 3 shows a basic structure of a plasma damage evaluation device 10 having another structure. The plasma damage evaluation element 10 is connected to the gate electrode 2 without the protection resistor 9.
And the conductor portion 1 are directly connected by a gate wiring 6, and are formed in the same manner as that shown in FIG. 1 except for this point. Therefore, as shown in FIG. 4, the passivation film 4 is not formed on the portion corresponding to the antenna section 21 in the plasma damage evaluation element 10 shown in FIG. As a result, the charged particles 3 are exposed and exposed to the plasma.
【００２５】図５に他の構造を有するプラズマダメージ
評価用素子１０の基本構造を示す。このプラズマダメー
ジ評価用素子１０は多結晶シリコンの保護抵抗９の代わ
りに、半導体基板１１にボロン、リン、砒素などの不純
物イオン等を拡散させることにより保護抵抗９を形成し
たものであり、この点を除いて図１に示すものと同様に
形成されている。従って、図５のプラズマダメージ評価
用素子１０においてもアンテナ部２１に対応する部分に
は図１、３のものと同様にパッシベーション膜４が形成
されておらず、プラズマが直接照射されることによりプ
ラズマに曝されて荷電粒子３を授受する部分となるもの
である。FIG. 5 shows a basic structure of a plasma damage evaluation device 10 having another structure. In this plasma damage evaluation element 10, instead of the protection resistor 9 made of polycrystalline silicon, the protection resistor 9 is formed by diffusing impurity ions such as boron, phosphorus, and arsenic into the semiconductor substrate 11. It is formed in the same manner as that shown in FIG. Therefore, in the plasma damage evaluation element 10 of FIG. 5, the passivation film 4 is not formed on the portion corresponding to the antenna section 21 as in FIGS. 1 and 3, and the plasma is directly irradiated with the plasma. Is a part for exchanging charged particles 3 when exposed to
【００２６】そして、図１〜５に示す基本構造のプラズ
マダメージ評価用素子１０において、導体部１のプラズ
マに曝される部分の面積とゲート電極２の面積との比率
（導体部１のプラズマに曝される部分の面積／ゲート電
極２の面積）で定義されるアンテナ比と、ゲート絶縁膜
５の厚みと、ゲート電極２の面積のうちの少なくとも一
つが異なる複数種のプラズマダメージ評価用素子１０を
形成し、この複数種のプラズマダメージ評価用素子１０
を一組として本発明のプラズマダメージ評価用素子群を
形成することができる。すなわち、本発明のプラズマダ
メージ評価用素子群は複数種のプラズマダメージ評価用
素子１０を有するＴＥＧ（テストエレメントグループ）
のように形成されるものである。In the plasma damage evaluation element 10 having the basic structure shown in FIGS. 1 to 5, the ratio of the area of the portion of the conductor 1 exposed to the plasma to the area of the gate electrode 2 (the plasma of the conductor 1 A plurality of types of plasma damage evaluation elements 10 in which at least one of the antenna ratio defined by (area of exposed portion / area of gate electrode 2), thickness of gate insulating film 5, and area of gate electrode 2 is different. Are formed, and the plural types of plasma damage evaluation elements 10 are formed.
Are used as a set to form the plasma damage evaluation element group of the present invention. That is, the plasma damage evaluation element group of the present invention is a TEG (test element group) having a plurality of types of plasma damage evaluation elements 10.
It is formed as follows.
【００２７】アンテナ比が異なる複数種のプラズマダメ
ージ評価用素子１０は、導体部１のプラズマに曝される
部分の面積を異ならせたりゲート電極２の面積を異なら
せたりして形成することができるが、導体部１のプラズ
マに曝される部分の面積を異ならせるには、導体部１の
面積（特に、アンテナ部２１の面積）を変えたりパッシ
ベーション膜４による導体部１の被覆量（特に、アンテ
ナ部２１の被覆量）を変えたりするようにする。尚、導
体部１のプラズマに曝される部分の面積とは、ゲート接
合部２０のプラズマに曝される部分の面積と、アンテナ
部２１のプラズマに曝される部分の面積との合計であ
る。また、ゲート絶縁膜５の厚みやゲート電極２の面積
を変えるには従来から半導体の製造工程で行われている
既知の方法を採用することができる。また、本発明のプ
ラズマダメージ評価用素子群はゲート絶縁膜５の材質が
異なる複数種のプラズマダメージ評価用素子１０を備え
て形成してもよい。A plurality of types of plasma damage evaluation elements 10 having different antenna ratios can be formed by changing the area of the portion of the conductor portion 1 exposed to plasma or changing the area of the gate electrode 2. However, in order to make the area of the portion of the conductor portion 1 exposed to plasma different, the area of the conductor portion 1 (particularly, the area of the antenna portion 21) is changed, or the amount of the conductor portion 1 covered by the passivation film 4 (particularly, Or the amount of coverage of the antenna unit 21). The area of the portion of the conductor 1 exposed to the plasma is the sum of the area of the portion of the gate junction 20 exposed to the plasma and the area of the portion of the antenna 21 exposed to the plasma. Further, in order to change the thickness of the gate insulating film 5 or the area of the gate electrode 2, a known method conventionally used in a semiconductor manufacturing process can be adopted. Further, the plasma damage evaluation element group of the present invention may be formed with a plurality of types of plasma damage evaluation elements 10 having different materials of the gate insulating film 5.
【００２８】本発明のプラズマダメージ評価用素子群は
複数種のプラズマダメージ評価用素子１０の全てを同一
の半導体基板１１に形成してもよいし、複数種のプラズ
マダメージ評価用素子１０を別々の半導体基板１１に形
成してもよい。但し、ゲート絶縁膜５が異なる複数種の
プラズマダメージ評価用素子１０を同一の半導体基板１
１に形成するのは製造工程が複雑になり好ましくないの
で、ゲート絶縁膜５が異なる複数種のプラズマダメージ
評価用素子１０は別々の半導体基板１１に形成するのが
好ましい。また、本発明のプラズマダメージ評価用素子
群はウェハに形成されていてもよいし、ウェハからダイ
シングされたチップに形成されていてもよい。さらに、
本発明のプラズマダメージ評価用素子群は同一又は別々
の半導体基板１１に複数組形成してもよい。また、本発
明のプラズマダメージ評価用素子群は図１、図３、図５
に示すプラズマダメージ評価用素子１０を併用して形成
してもよく、特に、図１と図５に示すプラズマダメージ
評価用素子１０の少なくとも一方と図３に示すプラズマ
ダメージ評価用素子１０とを併用することによって、保
護抵抗９を有する実際の半導体素子（ＩＣやＬＳＩな
ど）と保護抵抗９を有さない実際の半導体素子の両方に
生じるプラズマダメージを一つのプラズマダメージ評価
用素子群を用いて同時に評価することができるものであ
る。In the plasma damage evaluation element group of the present invention, all of the plurality of types of plasma damage evaluation elements 10 may be formed on the same semiconductor substrate 11 or the plurality of types of plasma damage evaluation elements 10 may be separately formed. It may be formed on the semiconductor substrate 11. However, a plurality of types of plasma damage evaluation elements 10 having different gate insulating films 5 are connected to the same semiconductor substrate 1.
It is not preferable to form the element 1 in order to complicate the manufacturing process. Therefore, it is preferable to form a plurality of types of plasma damage evaluation elements 10 having different gate insulating films 5 on separate semiconductor substrates 11. Further, the plasma damage evaluation element group of the present invention may be formed on a wafer or may be formed on a chip diced from the wafer. further,
A plurality of plasma damage evaluation element groups of the present invention may be formed on the same or different semiconductor substrates 11. The plasma damage evaluation element group of the present invention is shown in FIGS.
The plasma damage evaluation element 10 shown in FIG. 3 may be used in combination with the plasma damage evaluation element 10 shown in FIGS. 1 and 5 and the plasma damage evaluation element 10 shown in FIG. As a result, plasma damage occurring in both an actual semiconductor device having the protection resistor 9 (such as an IC or an LSI) and an actual semiconductor device having no protection resistor 9 can be simultaneously performed using one plasma damage evaluation element group. It can be evaluated.
【００２９】そして、本発明のプラズマダメージ評価用
素子群にプラズマを照射した後、後述のように、各プラ
ズマダメージ評価用素子１０のしきい値電圧等の特性を
測定することによりプラズマダメージ評価用素子１０に
生じるプラズマダメージを評価するものであり、この評
価結果に基づいて、プラズマダメージ評価用素子１０と
同一又は類似の構造を有する実際（製品）の半導体素子
のプラズマダメージを評価（推測）することができるも
のである。After irradiating the plasma damage evaluation element group of the present invention with plasma, the characteristics such as the threshold voltage of each plasma damage evaluation element 10 are measured as described later to obtain the plasma damage evaluation element. This is to evaluate the plasma damage occurring in the element 10, and based on the evaluation result, evaluate (estimate) the plasma damage of an actual (product) semiconductor element having the same or similar structure as the plasma damage evaluation element 10. Is what you can do.
【００３０】そして、本発明のプラズマダメージ評価用
素子群は複数種のプラズマダメージ評価用素子１０を具
備して形成されているので、一つのプラズマダメージ評
価用素子群についてプラズマダメージを評価することに
よって、複数種のプラズマダメージ評価用素子１０に生
じるプラズマダメージを一度に得ることができ、集積度
などの構造が異なる複数種の実際の半導体素子（ＩＣや
ＬＳＩ等）に対するプラズマダメージ（プラスマ照射に
よる影響）を正確且つ効率よく評価することが可能とな
るものである。また、集積度などの構造が異なる多種類
のプラズマダメージ評価用素子１０を備えてプラズマダ
メージ評価用素子群を形成することによって、集積度な
どの構造が異なるあらゆる半導体素子に対するプラズマ
ダメージを正確且つ効率よく評価することが可能となる
ものである。Since the plasma damage evaluation element group of the present invention includes a plurality of types of plasma damage evaluation elements 10, the plasma damage evaluation element group is used to evaluate the plasma damage. In addition, it is possible to obtain plasma damage occurring in a plurality of types of plasma damage evaluation elements 10 at a time, and to perform plasma damage (influence by plasma irradiation) on a plurality of types of actual semiconductor elements (IC, LSI, etc.) having different structures such as integration degree. ) Can be accurately and efficiently evaluated. Further, by forming a plasma damage evaluation element group including various types of plasma damage evaluation elements 10 having different structures such as the degree of integration, plasma damage to all semiconductor elements having different structures such as the degree of integration can be accurately and efficiently performed. It will be possible to evaluate well.
【００３１】例えば、ゲート絶縁膜５の厚みが異なる複
数種のプラズマダメージ評価用素子１０を備えてプラズ
マダメージ評価用素子群を形成することによって、ゲー
ト絶縁膜５の厚みが異なる様々な半導体素子のプラズマ
ダメージの評価に適用することができるものである。ま
た、ゲート絶縁膜５の材質が異なる複数種のプラズマダ
メージ評価用素子１０を備えてプラズマダメージ評価用
素子群を形成することによって、ゲート絶縁膜５の材質
が異なる複数種の実際の半導体素子に対するプラズマダ
メージを正確且つ効率よく評価することが可能となるも
のである。また、ゲート絶縁膜５の材質が異なる多種類
のプラズマダメージ評価用素子１０を備えてプラズマダ
メージ評価用素子群を形成することによって、ゲート絶
縁膜５の材質が異なるあらゆる半導体素子に対するプラ
ズマダメージを正確且つ効率よく評価することが可能と
なるものである。For example, by forming a plasma damage evaluation element group including a plurality of types of plasma damage evaluation elements 10 having different thicknesses of the gate insulating film 5, various semiconductor elements having different thicknesses of the gate insulating film 5 can be formed. It can be applied to the evaluation of plasma damage. Also, by forming a plurality of types of plasma damage evaluation elements including a plurality of types of plasma damage evaluation elements 10 having different materials of the gate insulating film 5, a plurality of types of actual semiconductor elements having different materials of the gate insulation film 5 can be formed. It is possible to accurately and efficiently evaluate plasma damage. Also, by forming a plasma damage evaluation element group including various types of plasma damage evaluation elements 10 having different materials of the gate insulating film 5, plasma damage to all semiconductor elements having different gate insulating film 5 materials can be accurately determined. In addition, the evaluation can be performed efficiently.
【００３２】また、本発明のプラズマダメージ評価用素
子群は、製品となる実際の半導体素子が形成された製品
ウェハに設けてもよいし、あるいは製品となる半導体素
子が形成されていない評価専用のウェハに設けてもよ
い。従って、半導体の製造工程及び組立工程の両方でプ
ラズマダメージを評価することができるものである。ま
た、一つのウェハあるいはチップに本発明のプラズマダ
メージ評価用素子群を形成することによって、一つのウ
ェハあるいはチップで複数種のプラズマダメージ評価用
素子１０に対するプラズマダメージを評価することがで
き、ウェハあるいはチップの効率的な使用にもつながる
ものである。The plasma damage evaluation element group of the present invention may be provided on a product wafer on which actual semiconductor elements as products are formed, or may be dedicated to evaluation without semiconductor elements as products. It may be provided on a wafer. Therefore, plasma damage can be evaluated in both the semiconductor manufacturing process and the assembly process. Also, by forming the plasma damage evaluation element group of the present invention on one wafer or chip, plasma damage on a plurality of types of plasma damage evaluation elements 10 can be evaluated on one wafer or chip, and the wafer or chip can be evaluated. This leads to efficient use of the chip.
【００３３】上記のプラズマダメージ評価用素子１０に
おいて、アンテナ比を１０００００以下、ゲート絶縁膜
５の厚みを５０ｎｍ以下、ゲート電極２の面積を１００
０μｍ2以下に形成するのが好ましい。現在製造されて
いる半導体素子の全てが上記ような範囲のアンテナ比と
ゲート絶縁膜５の厚みとゲート電極２の面積を有するも
のである。従って、上記ような範囲のアンテナ比とゲー
ト絶縁膜５の厚みとゲート電極２の面積を有する複数種
のプラズマダメージ評価用素子１０を備えてプラズマダ
メージ評価用素子群を形成することによって、全てのＬ
ＳＩ等の半導体素子に対するプラズマダメージを評価す
ることができるものである。尚、アンテナ比とゲート絶
縁膜５の厚みとゲート電極２の面積の各下限は特に設定
されるものではないが、アンテナ比の下限は２．３×１
０-4、ゲート絶縁膜５の厚みの下限は０．０５ｎｍ、ゲ
ート電極２の面積の下限は０．１μｍ2にそれぞれ設定
することができる。In the above-described plasma damage evaluation element 10, the antenna ratio is 100,000 or less, the thickness of the gate insulating film 5 is 50 nm or less, and the area of the gate electrode 2 is 100 or less.
It is preferable that the thickness be 0 μm 2 or less. All of the currently manufactured semiconductor elements have an antenna ratio, a thickness of the gate insulating film 5 and an area of the gate electrode 2 in the above ranges. Therefore, by forming a plasma damage evaluation element group including a plurality of types of plasma damage evaluation elements 10 having the antenna ratio, the thickness of the gate insulating film 5, and the area of the gate electrode 2 in the above ranges, all elements are formed. L
It can evaluate plasma damage to semiconductor elements such as SI. Although the lower limit of the antenna ratio, the thickness of the gate insulating film 5 and the area of the gate electrode 2 is not particularly set, the lower limit of the antenna ratio is 2.3 × 1.
0 -4 , the lower limit of the thickness of the gate insulating film 5 can be set to 0.05 nm, and the lower limit of the area of the gate electrode 2 can be set to 0.1 μm 2 .
【００３４】図６に本発明のプラズマダメージ評価用素
子群の一例を示す。このプラズマダメージ評価用素子群
ではＭＩＳ（ＭＯＳ）構造の複数のプラズマダメージ評
価用素子１０が近接して配置されている。また、各プラ
ズマダメージ評価用素子１０のゲート電極２同士、ソー
ス電極７同士、ドレイン電極８同士が電気的に並列に接
続されている。すなわち、複数のゲート電極２がゲート
配線６とコンタクト部１５により並列に接続されてお
り、このゲート配線６にはゲート接合部２０とアンテナ
部２１が一つずつ接続されている。また、複数のソース
電極７がソース配線２３とコンタクト部１５により並列
に接続されている。さらに、複数のドレイン電極８がド
レイン配線２５とコンタクト部１５により並列に接続さ
れている。その他の構成は図１〜５に示すものと同様に
形成されている。尚、プラズマダメージ評価用素子１０
間の電源を並列に接続して電源接合部２７を共通化して
もよい。FIG. 6 shows an example of a plasma damage evaluation element group according to the present invention. In this plasma damage evaluation element group, a plurality of plasma damage evaluation elements 10 having a MIS (MOS) structure are arranged close to each other. Further, the gate electrodes 2, the source electrodes 7, and the drain electrodes 8 of the respective plasma damage evaluation elements 10 are electrically connected in parallel. That is, the plurality of gate electrodes 2 are connected in parallel by the gate wiring 6 and the contact part 15, and the gate wiring 6 is connected to one gate junction part 20 and one antenna part 21. Further, a plurality of source electrodes 7 are connected in parallel by a source wiring 23 and a contact portion 15. Further, a plurality of drain electrodes 8 are connected in parallel by a drain wiring 25 and a contact portion 15. Other configurations are formed in the same manner as those shown in FIGS. The plasma damage evaluation element 10
The power supplies may be connected in parallel to share the power supply junction 27.
【００３５】このプラズマダメージ評価用素子群では小
型化を図ることができる。すなわち、図１〜５のもので
は、各プラズマダメージ評価用素子１０のそれぞれにゲ
ート接合部２０、アンテナ部２１、ソース接合部２４、
ドレイン接合部２５、電源接合部２７を個別に設けなけ
ればならないが、図６のものではこれらを共通化するこ
とができ、従って、ウェハあるいはチップの表面積を小
さくすることができて小型化を図ることができるもので
ある。尚、図６のものではゲート電極２の面積を各プラ
ズマダメージ評価用素子１０の間で異ならせることによ
って、アンテナ比やゲート電極２の面積が異なる複数種
のプラズマダメージ評価用素子１０を形成することがで
きる。This device group for evaluating plasma damage can be downsized. That is, in the device shown in FIGS. 1 to 5, the gate junction 20, the antenna 21, the source junction 24,
Although the drain junction 25 and the power supply junction 27 must be provided separately, they can be shared in the case of FIG. 6, so that the surface area of the wafer or chip can be reduced and the size can be reduced. Is what you can do. In FIG. 6, a plurality of types of plasma damage evaluation elements 10 having different antenna ratios and gate electrode 2 areas are formed by making the area of the gate electrode 2 different between the respective plasma damage evaluation elements 10. be able to.
【００３６】次に、上記のような本発明のプラズマダメ
ージ評価用素子群を用いてプラズマダメージを評価する
方法の一例を説明する。まず、プラズマを照射する前に
プラズマダメージ評価用素子群の各プラズマダメージ評
価用素子１０について、半導体素子（ＭＯＳ素子）の初
期特性を計測する。この初期特性はプラズマダメージに
よって敏感に影響を受けるものであり、具体的な初期特
性としては、しきい値電圧、サブスレッショルドスイン
グ（サブスレッショルド係数）、ソース電極７もしくは
半導体基板１１とドレイン電極８間の耐圧、相互コンダ
クタンス、ゲートリーク電流、基板電流、チャネルリー
ク電流などを例示することができ、これらのうちの少な
くとも一つの特性を計測する。次に、初期特性計測後の
プラズマダメージ評価用素子群にプラズマを照射する。
次に、プラズマを照射した後のプラズマダメージ評価用
素子群の各プラズマダメージ評価用素子１０について、
上記と同様に初期特性を計測する。Next, an example of a method of evaluating plasma damage using the above-described plasma damage evaluation element group of the present invention will be described. First, before irradiating the plasma, the initial characteristics of the semiconductor element (MOS element) are measured for each of the plasma damage evaluation elements 10 in the plasma damage evaluation element group. The initial characteristics are sensitively affected by the plasma damage, and specific initial characteristics include a threshold voltage, a sub-threshold swing (sub-threshold coefficient), a distance between the source electrode 7 or the semiconductor substrate 11 and the drain electrode 8. , A mutual conductance, a gate leak current, a substrate current, a channel leak current, etc., of which at least one characteristic is measured. Next, plasma is irradiated to the plasma damage evaluation element group after the initial characteristic measurement.
Next, with respect to each plasma damage evaluation element 10 of the plasma damage evaluation element group after plasma irradiation,
The initial characteristics are measured as described above.
【００３７】そして、このようにプラズマ照射前後での
初期特性の変化を求めることにより、半導体素子（ＭＯ
Ｓ素子）の初期特性にプラズマが影響を与えてダメージ
を発生させるか否かを評価することができる。すなわ
ち、プラズマ照射前後で初期特性の変化が無ければ、プ
ラズマダメージが発生していないと判断することがで
き、プラズマ照射前後で初期特性の変化があれば、プラ
ズマダメージが発生していると判断することができる。
しかも、プラズマ照射前後での初期特性の変化量を求め
ることにより、プラズマダメージの程度を定量的に評価
することができる。また、プラズマの照射開始から一定
時間毎に初期特性を計測することによって、プラズマの
照射時間に対するプラズマダメージの有無やプラズマダ
メージの程度の変化を求めることができるものである。By determining the change in the initial characteristics before and after the plasma irradiation, the semiconductor device (MO
It is possible to evaluate whether or not the plasma affects the initial characteristics of the S element to cause damage. That is, if there is no change in initial characteristics before and after plasma irradiation, it can be determined that plasma damage has not occurred. If there is a change in initial characteristics before and after plasma irradiation, it is determined that plasma damage has occurred. be able to.
Moreover, the degree of plasma damage can be quantitatively evaluated by determining the amount of change in the initial characteristics before and after plasma irradiation. Further, by measuring the initial characteristics at regular intervals from the start of plasma irradiation, it is possible to determine the presence or absence of plasma damage and the change in the degree of plasma damage with respect to the plasma irradiation time.
【００３８】図７（ａ）に示すグラフは、ＮＭＯＳ（Ｎ
チャネルＭＯＳ）素子で形成されるプラズマダメージ評
価用素子１０において、しきい値電圧のプラズマ照射時
間の依存性を示している。図７（ａ）から明らかなよう
に、このプラズマダメージ評価用素子１０ではプラズマ
照射による初期特性（しきい値電圧）の変動が無いこと
が判る。また、図７（ｂ）に示すグラフは、ＮＭＯＳ素
子で形成されるプラズマダメージ評価用素子１０におい
て、ソース電極とドレイン電極間耐圧のプラズマ照射時
間依存性を示している。図７（ｂ）から明らかなよう
に、このプラズマダメージ評価用素子１０ではプラズマ
照射による初期特性（ソース電極とドレイン電極間耐
圧）の変動が無いことが判る。さらに、図７（ｃ）に示
すグラフは、ＮＭＯＳ素子で形成されるプラズマダメー
ジ評価用素子１０において、サブスレッショルドスイン
グのプラズマ照射時間依存性を示している。図７（ｃ）
から明らかなように、このプラズマダメージ評価用素子
１０ではプラズマ照射時間が長くなるにつれて、サブス
レッショルドスイングの微増が認められるものであり、
これは物理的には界面準位密度の増加を表している。
尚、図７（ａ）〜（ｃ）では同じ種類のプラズマダメー
ジ評価用素子１０を複数個用いて測定した結果を示し、
従って、グラフの線及び点が複数個存在している。The graph shown in FIG. 7A shows the NMOS (N
The graph shows the dependence of the threshold voltage on the plasma irradiation time in the plasma damage evaluation element 10 formed by a channel MOS) element. As is clear from FIG. 7A, it can be seen that the initial characteristics (threshold voltage) of the plasma damage evaluation element 10 do not change due to plasma irradiation. Further, the graph shown in FIG. 7B shows the plasma irradiation time dependency of the breakdown voltage between the source electrode and the drain electrode in the plasma damage evaluation element 10 formed by the NMOS element. As is clear from FIG. 7B, in the plasma damage evaluation element 10, there is no change in the initial characteristics (withstand voltage between the source electrode and the drain electrode) due to the plasma irradiation. Further, the graph shown in FIG. 7C shows the dependence of the sub-threshold swing on the plasma irradiation time in the plasma damage evaluation element 10 formed by the NMOS element. FIG. 7 (c)
As is clear from the above, in the plasma damage evaluation element 10, a sub-threshold swing slightly increases as the plasma irradiation time becomes longer.
This physically represents an increase in the interface state density.
7A to 7C show the results of measurement using a plurality of the same types of plasma damage evaluation elements 10.
Therefore, there are a plurality of lines and points in the graph.
【００３９】このようにして、複数種のプラズマダメー
ジ評価用素子１０についてプラズマ照射による初期特性
の変動を求めることにより、ある条件のプラズマがどの
ような構造を有する半導体素子にプラズマダメージを与
えるのか、ある構造を有する半導体素子がプラズマの照
射時間によりどのようにプラズマダメージを受けていく
のかなどを求めることができるものである。In this way, by determining the change in the initial characteristics due to the plasma irradiation for the plurality of types of plasma damage evaluation elements 10, it is possible to determine what kind of structure the plasma under certain conditions causes plasma damage to the semiconductor element having. It is possible to determine how a semiconductor element having a certain structure receives plasma damage depending on the plasma irradiation time.
【００４０】次に、本発明のプラズマダメージ評価用素
子群を用いてプラズマダメージを評価する方法の他例を
説明する。まず、プラズマを照射する前にプラズマダメ
ージ評価用素子群の各プラズマダメージ評価用素子１０
について、半導体素子（ＭＯＳ素子）の信頼性特性を計
測する。この信頼性特性はプラズマダメージによって敏
感に影響を受けるものであり、具体的な信頼性特性の計
測としては、定電圧印加試験と定電流印加試験などを例
示することができ、これらのうちの少なくとも一つの特
性を行うようにする。次に、信頼性特性計測後のプラズ
マダメージ評価用素子群にプラズマを照射する。次に、
プラズマを照射した後のプラズマダメージ評価用素子群
の各プラズマダメージ評価用素子１０について、上記と
同様に信頼性特性を計測する。Next, another example of a method of evaluating plasma damage using the plasma damage evaluation element group of the present invention will be described. First, before plasma irradiation, each of the plasma damage evaluation elements 10
, The reliability characteristics of the semiconductor element (MOS element) are measured. This reliability characteristic is sensitively affected by plasma damage, and specific examples of the measurement of the reliability characteristic include a constant voltage application test and a constant current application test. Try to do one property. Next, plasma is irradiated to the plasma damage evaluation element group after the reliability characteristic measurement. next,
The reliability characteristics of each plasma damage evaluation element 10 of the plasma damage evaluation element group after the plasma irradiation are measured in the same manner as described above.
【００４１】そして、このようにプラズマ照射前後での
信頼性特性の変化を求めることにより、半導体素子（Ｍ
ＯＳ素子）の信頼性特性にプラズマが影響を与えてダメ
ージを発生させるか否かを評価することができる。すな
わち、プラズマ照射前後で信頼性特性の変化が無けれ
ば、プラズマダメージが発生していないと判断すること
ができ、プラズマ照射前後で信頼性特性の変化があれ
ば、プラズマダメージが発生していると判断することが
できる。しかも、プラズマ照射前後での信頼性特性の変
化量を求めることにより、プラズマダメージの程度を定
量的に評価することができる。また、プラズマの照射開
始から一定時間毎に信頼性特性を計測することによっ
て、プラズマの照射時間に対するプラズマダメージの有
無やプラズマダメージの程度の変化を求めることができ
るものである。By determining the change in the reliability characteristics before and after the plasma irradiation, the semiconductor device (M
It is possible to evaluate whether or not the plasma affects the reliability characteristics of the OS element to cause damage. That is, if there is no change in reliability characteristics before and after plasma irradiation, it can be determined that plasma damage has not occurred. If there is a change in reliability characteristics before and after plasma irradiation, it is determined that plasma damage has occurred. You can judge. In addition, the degree of plasma damage can be quantitatively evaluated by determining the amount of change in reliability characteristics before and after plasma irradiation. Also, by measuring the reliability characteristics at regular intervals from the start of plasma irradiation, it is possible to determine the presence or absence of plasma damage and the change in the degree of plasma damage with respect to the plasma irradiation time.
【００４２】図８に示すグラフは、ＮＭＯＳ素子で形成
されるプラズマダメージ評価用素子１０において、定電
流印加試験における電流印加時間に対する累積不良率を
プロット（メジアンランク法）したものであり、ゲート
酸化膜のＱｂｄ寿命のプラズマ照射時間の依存性を示し
ている。図８から明らかなように、このプラズマダメー
ジ評価用素子１０ではプラズマ照射によるプラズマ照射
時間が長くなることによりＱｂｄ寿命が短くなることが
判る。The graph shown in FIG. 8 is a plot (median rank method) of the cumulative failure rate with respect to the current application time in the constant current application test in the plasma damage evaluation element 10 formed of an NMOS element. 4 shows the dependence of the Qbd lifetime of the film on the plasma irradiation time. As is clear from FIG. 8, in the plasma damage evaluation element 10, the Qbd life is shortened by increasing the plasma irradiation time by the plasma irradiation.
【００４３】このようにして、複数種のプラズマダメー
ジ評価用素子１０についてプラズマ照射による信頼性特
性の変動を求めることにより、ある条件のプラズマがど
のような構造を有する半導体素子にプラズマダメージを
与えるのか、あるいはある構造を有する半導体素子がプ
ラズマの照射時間によりどのようにプラズマダメージを
受けていくのかなどを求めることができるものである。As described above, by determining the change in the reliability characteristics of the plurality of types of the plasma damage evaluation elements 10 due to the plasma irradiation, it is possible to determine what kind of structure the plasma under certain conditions causes the plasma damage. Alternatively, it is possible to determine how the semiconductor element having a certain structure receives plasma damage depending on the plasma irradiation time.
【００４４】そして、半導体の製造工程及び組立工程に
おいて、上記のような本発明のプラズマダメージの評価
方法を行うことによって、実際（製品）の半導体素子に
プラズマを照射する前に予めプラズマダメージが発生し
ないプラズマの照射条件の範囲を明確にすることがで
き、未然にプラズマダメージの発生を防止したり、効率
的なプラズマ処理条件を検討することが可能になるもの
である。In the semiconductor manufacturing process and the assembling process, the plasma damage evaluation method of the present invention as described above is used, so that plasma damage is generated before the actual (product) semiconductor element is irradiated with plasma. This makes it possible to clarify the range of plasma irradiation conditions that are not required, to prevent the occurrence of plasma damage beforehand, and to study efficient plasma processing conditions.
【００４５】以下に、プラズマ照射条件の一つである安
全照射時間の設定方法を具体的に示す。まず、アンテナ
比及びゲート絶縁膜５の厚みが異なる複数種のプラズマ
ダメージ評価用素子１０を備えたプラズマダメージ評価
用素子群に、プラズマ照射を照射時間を異ならせて複数
回行う。これにより、プラズマダメージ評価用素子１０
にダメージが生じないプラズマ照射時間を求めて未劣化
プラズマ照射時間とする。次に、上記で求めた未劣化プ
ラズマ照射時間について、アンテナ比とゲート絶縁膜５
の厚みに対する変化を考察する。図９（ａ）に示すグラ
フは、ゲート絶縁膜５の厚みが３ｎｍ、５ｎｍ、１０ｎ
ｍ、２０ｎｍのプラズマダメージ評価用素子１０のそれ
ぞれについて、未劣化プラズマ照射時間のアンテナ比依
存性を示すものである。また、図９（ｂ）に示すグラフ
は、未劣化プラズマ照射時間のゲート絶縁膜５の厚み依
存性を示すものである。次に、図９（ａ）（ｂ）に示す
未劣化プラズマ照射時間の変化から最も短い未劣化プラ
ズマ照射時間を求める。この例では図９（ｂ）における
３０秒が最も短い未劣化プラズマ照射時間であることが
判る。次に、この最も短い未劣化プラズマ照射時間より
もさらに短いプラズマ照射時間を安全照射時間とする。
この例では安全照射時間を３０秒未満とすることがで
き、この安全照射時間は１００００以下のアンテナ比で
３〜１０ｎｍのゲート絶縁膜を有する全ての半導体素子
（単結晶シリコン上に形成したＩＣなど）に対してダメ
ージなくプラズマを照射できる時間になるものである。The method for setting the safe irradiation time, which is one of the plasma irradiation conditions, will be specifically described below. First, a plasma damage evaluation element group including a plurality of types of plasma damage evaluation elements 10 having different antenna ratios and different thicknesses of the gate insulating film 5 is subjected to plasma irradiation a plurality of times with different irradiation times. Thereby, the plasma damage evaluation element 10
The plasma irradiation time at which no damage occurs is determined as the undegraded plasma irradiation time. Next, regarding the undegraded plasma irradiation time obtained above, the antenna ratio and the gate insulating film 5 were measured.
Consider the change with respect to the thickness of. The graph shown in FIG. 9A shows that the thickness of the gate insulating film 5 is 3 nm, 5 nm, and 10 n.
It shows the antenna ratio dependence of the undegraded plasma irradiation time for each of the plasma damage evaluation elements 10 of m and 20 nm. Further, the graph shown in FIG. 9B shows the dependency of the undegraded plasma irradiation time on the thickness of the gate insulating film 5. Next, the shortest undegraded plasma irradiation time is obtained from the change in the undegraded plasma irradiation time shown in FIGS. 9A and 9B. In this example, it can be seen that 30 seconds in FIG. 9B is the shortest undegraded plasma irradiation time. Next, a plasma irradiation time shorter than the shortest undegraded plasma irradiation time is defined as a safe irradiation time.
In this example, the safe irradiation time can be set to less than 30 seconds, and the safe irradiation time is set to be equal to or less than 10000. ) In which the plasma can be irradiated without damage.
【００４６】尚、上記の例ではアンテナ比及びゲート絶
縁膜５の厚みが異なる複数種のプラズマダメージ評価用
素子１０を備えたプラズマダメージ評価用素子群を用い
たが、ゲート電極２の面積やゲート絶縁膜５の材質のが
異なる複数種のプラズマダメージ評価用素子１０を備え
たプラズマダメージ評価用素子群を用い、上記と同様に
して安全照射時間を求めるようにしてもよい。In the above-described example, a plasma damage evaluation element group including a plurality of types of plasma damage evaluation elements 10 having different antenna ratios and different thicknesses of the gate insulating film 5 was used. A safe irradiation time may be obtained in the same manner as described above by using a plasma damage evaluation element group including a plurality of types of plasma damage evaluation elements 10 in which the material of the insulating film 5 is different.
【００４７】[0047]
【発明の効果】上記のように本発明の請求項１の発明
は、プラズマの照射による半導体素子のダメージを評価
するためのプラズマダメージ評価用素子群であって、ゲ
ート電極に接続される導体部とゲート絶縁膜とを備えた
半導体素子によりプラズマダメージ評価用素子を構成
し、導体部のプラズマに曝される部分の面積とゲート電
極の面積との比率で定義されるアンテナ比と、ゲート絶
縁膜の厚みと、ゲート電極の面積のうちの少なくとも一
つが異なる複数種のプラズマダメージ評価用素子を備え
るので、プラズマの照射で変化する各プラズマダメージ
評価用素子の特性を測定することにより複数種のプラズ
マダメージ評価用素子に生じるプラズマダメージを評価
することができ、構造が異なる複数種の半導体素子に対
するプラズマダメージを正確に且つ効率よく評価するこ
とができるものであり、また、半導体の製造工程及び組
立工程で使用するプラズマを照射することにより、半導
体の製造工程及び組立工程の両方におけるプラズマダメ
ージを評価することができるものである。As described above, the invention according to claim 1 of the present invention is a plasma damage evaluation element group for evaluating damage to a semiconductor element due to plasma irradiation, and includes a conductor portion connected to a gate electrode. An element for plasma damage evaluation comprising a semiconductor element having a gate insulating film and an antenna ratio defined by the ratio of the area of a portion of the conductor exposed to plasma to the area of the gate electrode; And a plurality of types of plasma damage evaluation elements having at least one of a different thickness and an area of a gate electrode. Therefore, by measuring characteristics of each plasma damage evaluation element which changes by plasma irradiation, a plurality of types of plasma damage evaluation elements are measured. Plasma damage generated in the damage evaluation element can be evaluated, and plasma damage to a plurality of types of semiconductor elements having different structures can be evaluated. It can accurately and efficiently evaluate plasma damage, and can evaluate plasma damage in both the semiconductor manufacturing process and the assembly process by irradiating plasma used in the semiconductor manufacturing process and the assembly process. You can do it.
【００４８】また、本発明の請求項２の発明は、プラズ
マダメージ評価用素子がＭＩＳ構造を有する半導体素子
であるので、多くの半導体素子に採用されているＭＩＳ
構造の半導体素子に対するプラズマダメージを評価する
ことができるものである。In the invention of claim 2 of the present invention, since the device for evaluating plasma damage is a semiconductor device having an MIS structure, the MIS employed in many semiconductor devices is preferred.
It is possible to evaluate plasma damage to a semiconductor element having a structure.
【００４９】また、本発明の請求項３の発明は、ゲート
電極に保護抵抗を接続したプラズマダメージ評価用素子
と、ゲート電極に保護抵抗を接続していないプラズマダ
メージ評価用素子とを備えるので、ゲート電極に保護抵
抗を接続した実際の半導体素子を考慮したプラズマダメ
ージや、ゲート電極に保護抵抗を接続していない場合の
評価を同に行うことができるものである。Further, the invention of claim 3 of the present invention includes a plasma damage evaluation element having a protective resistance connected to the gate electrode and a plasma damage evaluation element having no protective resistance connected to the gate electrode. Plasma damage considering the actual semiconductor device having a protective resistor connected to the gate electrode and evaluation when no protective resistor is connected to the gate electrode can be similarly evaluated.
【００５０】また、本発明の請求項４の発明は、アンテ
ナ比を１０００００以下、ゲート絶縁膜の厚みを５０ｎ
ｍ以下、ゲート電極の面積を１０００μｍ2以下に形成
するので、全てのＬＳＩ等の半導体素子に対するプラズ
マダメージを評価することができるものである。Further, according to the invention of claim 4 of the present invention, the antenna ratio is 100,000 or less and the thickness of the gate insulating film is 50n.
m and the area of the gate electrode is formed to be 1000 μm 2 or less, so that it is possible to evaluate plasma damage to all semiconductor elements such as LSIs.
【００５１】また、本発明の請求項５の発明は、複数の
プラズマダメージ評価用素子のゲート電極、ソース電
極、ドレイン電極をそれぞれ並列に接続するので、複数
のプラズマダメージ評価用素子について導体部等を共通
化することができ、小型化を図ることができるものであ
る。According to the invention of claim 5 of the present invention, the gate electrode, the source electrode, and the drain electrode of the plurality of plasma damage evaluation elements are connected in parallel, respectively. Can be used in common, and miniaturization can be achieved.
【００５２】また、本発明の請求項６の発明は、ゲート
絶縁膜をＳｉＯ2、ＳｉＯＨ、Ｓｉ3Ｎ4／ＳｉＯ2、Ｓｉ
3Ｎ4、Ａｌ2Ｏ3、ＴｉＯ2／Ｓｉ3Ｎ4、Ｔａ2Ｏ5／Ｓｉ
ＯＮ、Ｔａ2Ｏ5、ＺｒＯ2、ＨｆＯ2のうちの少なくとも
一つで形成するので、ゲート絶縁膜５の材質が異なる複
数種のプラズマダメージ評価用素子に生じるプラズマダ
メージを評価することができ、構造が異なる複数種の半
導体素子に対するプラズマダメージを正確に且つ効率よ
く評価することができるものである。According to a sixth aspect of the present invention, the gate insulating film is made of SiO 2 , SiOH, Si 3 N 4 / SiO 2 , Si
3 N 4, Al 2 O 3 , TiO 2 / Si 3 N 4, Ta 2 O 5 / Si
Since the gate insulating film 5 is formed of at least one of ON, Ta 2 O 5 , ZrO 2 , and HfO 2 , it is possible to evaluate plasma damage occurring in a plurality of types of plasma damage evaluation elements in which the material of the gate insulating film 5 is different. It is possible to accurately and efficiently evaluate plasma damage to a plurality of types of semiconductor elements having different structures.
【００５３】また、本発明の請求項７の発明は、請求項
１乃至６のいずれかに記載のプラズマダメージ評価用素
子群にプラズマを照射した後、プラズマダメージ評価用
素子のしきい値電圧、サブスレッショルドスイング、ソ
ース電極もしくは半導体基板とドレイン電極間の耐圧、
相互コンダクタンス、ゲートリーク電流、基板電流、チ
ャネルリーク電流のうち、少なくとも一つの特性を計測
することによって、プラズマの照射による半導体素子の
ダメージを評価するので、プラズマダメージによって敏
感に影響を受ける半導体素子の初期特性を計測すること
ができ、半導体素子の初期特性にプラズマが影響を与え
てダメージを発生させるか否かを評価することができる
と共にそのダメージの程度を定量的に評価することがで
きるものである。According to a seventh aspect of the present invention, there is provided a plasma damage evaluation element group according to any one of the first to sixth aspects, wherein the plasma damage evaluation element group is irradiated with plasma, and then the plasma damage evaluation element has a threshold voltage, Sub-threshold swing, breakdown voltage between source electrode or semiconductor substrate and drain electrode,
By measuring at least one characteristic among transconductance, gate leak current, substrate current, and channel leak current, damage of the semiconductor device due to plasma irradiation is evaluated. It can measure the initial characteristics, evaluate whether the plasma affects the initial characteristics of the semiconductor element and cause damage, and quantitatively evaluate the degree of the damage. is there.
【００５４】また、本発明の請求項８の発明は、請求項
１乃至６のいずれかに記載のプラズマダメージ評価用素
子群にプラズマを照射した後、プラズマダメージ評価用
素子の定電圧印加試験と定電流印加試験の少なくとも一
つを行い、ゲート絶縁膜の信頼性寿命を計測することに
よって、プラズマの照射による半導体素子のダメージを
評価するので、プラズマダメージによって敏感に影響を
受ける半導体素子の信頼性特性を計測することができ、
半導体素子の信頼性特性にプラズマが影響を与えてダメ
ージを発生させるか否かを評価することができると共に
そのダメージの程度を定量的に評価することができるも
のである。According to the invention of claim 8 of the present invention, after irradiating the plasma damage evaluation element group according to any one of claims 1 to 6 with plasma, a test for applying a constant voltage to the plasma damage evaluation element is performed. By performing at least one of the constant current application tests and measuring the reliability life of the gate insulating film, the damage of the semiconductor device due to the plasma irradiation is evaluated. Therefore, the reliability of the semiconductor device that is sensitive to the plasma damage is evaluated. Characteristics can be measured,
It is possible to evaluate whether or not the plasma affects the reliability characteristics of the semiconductor element to cause damage and to quantitatively evaluate the degree of the damage.
【００５５】また、本発明の請求項９の発明は、請求項
７又は８に記載のプラズマダメージの評価方法をプラズ
マ照射時間を異ならせて複数回行うことによって、プラ
ズマダメージ評価用素子にダメージが生じないプラズマ
照射時間を求めて未劣化プラズマ照射時間とし、アンテ
ナ比、ゲート絶縁膜の厚み、ゲート電極の面積、ゲート
絶縁膜の材質のうちの少なくとも一つに対する未劣化プ
ラズマ照射時間の変化から最も短い未劣化プラズマ照射
時間を求め、この最も短い未劣化プラズマ照射時間より
もさらに短いプラズマ照射時間を安全照射時間とするの
で、プラズマダメージ評価用素子に限らず、単結晶シリ
コン上に形成したＩＣなどの広く一般の半導体素子全般
に対してプラズマダメージのない安全照射時間を得るこ
とができ、この安全照射時間内でプラズマを照射するこ
とによって、ダメージなくプラズマを照射することがで
きるものである。According to a ninth aspect of the present invention, the plasma damage evaluation method according to the seventh or eighth aspect is performed a plurality of times by changing the plasma irradiation time, whereby the plasma damage evaluation element is damaged. The plasma irradiation time that does not occur is determined as the undegraded plasma irradiation time, and is determined from the change in the undegraded plasma irradiation time for at least one of the antenna ratio, the thickness of the gate insulating film, the area of the gate electrode, and the material of the gate insulating film. The short irradiation time of the undegraded plasma is determined, and the plasma irradiation time shorter than the shortest undegraded plasma irradiation time is used as the safe irradiation time. Therefore, it is not limited to the plasma damage evaluation element, but an IC formed on single-crystal silicon, etc. A safe irradiation time without plasma damage can be obtained for a wide range of general semiconductor devices. By irradiating the plasma in the irradiation time, is capable of irradiating without damage plasma.
【図１】本発明のプラズマダメージ評価用素子の一例を
示す平面図である。FIG. 1 is a plan view showing one example of a plasma damage evaluation element of the present invention.
【図２】同上の図１及び図３のＢ１−Ｂ２断面を示す断
面図である。FIG. 2 is a sectional view showing a section taken along line B1-B2 of FIGS.
【図３】同上のプラズマダメージ評価用素子の他例を示
す平面図である。FIG. 3 is a plan view showing another example of the above plasma damage evaluation element.
【図４】同上の図３のＡ１−Ａ２断面を示す断面図であ
る。FIG. 4 is a sectional view showing a section taken along line A1-A2 of FIG.
【図５】同上のプラズマダメージ評価用素子の他例を示
す平面図である。FIG. 5 is a plan view showing another example of the above plasma damage evaluation element.
【図６】同上のプラズマダメージ評価用素子群の一例を
示す平面図である。FIG. 6 is a plan view showing one example of a plasma damage evaluation element group of the above.
【図７】同上の（ａ）はプラズマ照射時間としきい値電
圧（Ｖｔｈ）の関係を示すグラフ、（ｂ）はプラズマ照
射時間と耐電圧の関係を示すグラフ、（ｃ）はプラズマ
照射時間とサブスレッショルドスイング（Ｓ）の関係を
示すグラフである。7A is a graph showing the relationship between the plasma irradiation time and the threshold voltage (Vth), FIG. 7B is a graph showing the relationship between the plasma irradiation time and the withstand voltage, and FIG. It is a graph which shows the relationship of a sub-threshold swing (S).
【図８】同上の定電流印加試験における電流印加時間と
累積不良率の関係を示すグラフである。FIG. 8 is a graph showing a relationship between a current application time and a cumulative failure rate in the above constant current application test.
【図９】同上の（ａ）はアンテナ比と未劣化プラズマ照
射時間の関係を示すグラフ、（ｂ）はゲート絶縁膜の膜
厚と未劣化プラズマ照射時間の関係を示すグラフであ
る。FIG. 9A is a graph showing the relationship between the antenna ratio and the undegraded plasma irradiation time, and FIG. 9B is a graph showing the relationship between the thickness of the gate insulating film and the undegraded plasma irradiation time.
【図１０】半導体素子のプラズマ照射時の状態を示す断
面図である。FIG. 10 is a cross-sectional view illustrating a state of the semiconductor element during plasma irradiation.
１ 導体部 ２ ゲート電極 ５ ゲート絶縁膜 ７ ソース電極 ８ ドレイン電極 ９ 保護抵抗 １０ プラズマダメージ評価用素子 １１ 半導体基板 DESCRIPTION OF SYMBOLS 1 Conductor part 2 Gate electrode 5 Gate insulating film 7 Source electrode 8 Drain electrode 9 Protective resistance 10 Element for plasma damage evaluation 11 Semiconductor substrate
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 4M106 AA01 AA02 AA07 AB01 BA14 CA32 CA70 CB10 5F038 AR01 AR09 AV06 BH02 BH13 EZ15 EZ20 5F048 AA07 AC01 AC10 BA01 BB03 BB10 BB11 BB12 BB16 BF02 5F140 AA00 AA37 AA38 AB10 BA01 BD01 BD04 BD05 BD07 BD09 BD10 BD11 BD12 BF01 BF05 BJ01 BJ05 BK12 CA10 CC03 CC08 DA01 DA08 Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (reference) H01L 29/78 F term (reference) 4M106 AA01 AA02 AA07 AB01 BA14 CA32 CA70 CB10 5F038 AR01 AR09 AV06 BH02 BH13 EZ15 EZ20 5F048 AA07 AC01 AC10 BA01 BB03 BB10 BB11 BB12 BB16 BF02 5F140 AA00 AA37 AA38 AB10 BA01 BD01 BD04 BD05 BD07 BD09 BD10 BD11 BD12 BF01 BF05 BJ01 BJ05 BK12 CA10 CC03 CC08 DA01 DA08
Claims (9)
ージを評価するためのプラズマダメージ評価用素子群で
あって、ゲート電極に接続される導体部とゲート絶縁膜
とを備えた半導体素子によりプラズマダメージ評価用素
子を構成し、導体部のプラズマに曝される部分の面積と
ゲート電極の面積との比率で定義されるアンテナ比と、
ゲート絶縁膜の厚みと、ゲート電極の面積のうちの少な
くとも一つが異なる複数種のプラズマダメージ評価用素
子を備えて成ることを特徴とするプラズマダメージ評価
用素子群。A plasma damage evaluation element group for evaluating damage of a semiconductor element due to plasma irradiation, wherein the semiconductor element includes a conductor connected to a gate electrode and a gate insulating film. An antenna ratio defined by the ratio of the area of the portion of the conductor exposed to the plasma to the area of the gate electrode,
A plasma damage evaluation element group comprising: a plurality of types of plasma damage evaluation elements in which at least one of a thickness of a gate insulating film and an area of a gate electrode is different.
造を有する半導体素子であることを特徴とする請求項１
に記載のプラズマダメージ評価用素子群。2. The plasma damage evaluation device is a semiconductor device having an MIS structure.
4. The element group for plasma damage evaluation according to 1. above.
マダメージ評価用素子と、ゲート電極に保護抵抗を接続
していないプラズマダメージ評価用素子とを備えて成る
ことを特徴とする請求項１又は２に記載のプラズマダメ
ージ評価用素子群。3. A plasma damage evaluation element having a protection resistor connected to a gate electrode, and a plasma damage evaluation element having no protection resistor connected to a gate electrode. 4. The element group for plasma damage evaluation according to 1. above.
絶縁膜の厚みを５０ｎｍ以下、ゲート電極の面積を１０
００μｍ2以下に形成して成ることを特徴とする請求項
１乃至３のいずれかに記載のプラズマダメージ評価用素
子群。4. The antenna ratio is 100,000 or less, the thickness of the gate insulating film is 50 nm or less, and the area of the gate electrode is 10 or less.
4. The element group for evaluating plasma damage according to claim 1, wherein the element group is formed to have a thickness of 00 μm 2 or less.
ート電極、ソース電極、ドレイン電極をそれぞれ並列に
接続して成ることを特徴とする請求項１乃至４のいずれ
かに記載のプラズマダメージ評価用素子群。5. The plasma damage evaluation element according to claim 1, wherein a gate electrode, a source electrode, and a drain electrode of the plurality of plasma damage evaluation elements are respectively connected in parallel. group.
ｉ3Ｎ4／ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＴｉＯ2／Ｓｉ
3Ｎ4、Ｔａ2Ｏ5／ＳｉＯＮ、Ｔａ2Ｏ5、ＺｒＯ2、Ｈｆ
Ｏ2のうちの少なくとも一つで形成して成ることを特徴
とする請求項１乃至５のいずれかに記載のプラズマダメ
ージ評価用素子群。6. The gate insulating film is made of SiO 2 , SiOH, S
i 3 N 4 / SiO 2 , Si 3 N 4 , Al 2 O 3 , TiO 2 / Si
3 N 4, Ta 2 O 5 / SiON, Ta 2 O 5, ZrO 2, Hf
At least one in formed, characterized by comprising claims 1 to plasma damage evaluation element group according to any one of 5 of the O 2.
ズマダメージ評価用素子群にプラズマを照射した後、プ
ラズマダメージ評価用素子のしきい値電圧、サブスレッ
ショルドスイング、ソース電極もしくは半導体基板とド
レイン電極間の耐圧、相互コンダクタンス、ゲートリー
ク電流、基板電流、チャネルリーク電流のうち、少なく
とも一つの特性を計測することによって、プラズマの照
射による半導体素子のダメージを評価することを特徴と
するプラズマダメージの評価方法。7. The plasma damage evaluation element group according to claim 1, wherein the plasma damage evaluation element group is irradiated with plasma, and the plasma damage evaluation element group has a threshold voltage, a sub-threshold swing, a source electrode or a semiconductor substrate. Plasma damage is characterized by measuring at least one characteristic of breakdown voltage between drain electrodes, mutual conductance, gate leak current, substrate current, and channel leak current to evaluate damage to a semiconductor element due to plasma irradiation. Evaluation method.
ズマダメージ評価用素子群にプラズマを照射した後、プ
ラズマダメージ評価用素子の定電圧印加試験と定電流印
加試験の少なくとも一つを行い、ゲート絶縁膜の信頼性
寿命を計測することによって、プラズマの照射による半
導体素子のダメージを評価することを特徴とするプラズ
マダメージの評価方法。8. After irradiating the plasma damage evaluation element group according to claim 1 with plasma, at least one of a constant voltage application test and a constant current application test of the plasma damage evaluation element is performed. A method of evaluating the damage to a semiconductor element due to plasma irradiation by measuring the reliability life of a gate insulating film.
ジの評価方法をプラズマ照射時間を異ならせて複数回行
うことによって、プラズマダメージ評価用素子にダメー
ジが生じないプラズマ照射時間を求めて未劣化プラズマ
照射時間とし、アンテナ比、ゲート絶縁膜の厚み、ゲー
ト電極の面積、ゲート絶縁膜の材質のうちの少なくとも
一つに対する未劣化プラズマ照射時間の変化から最も短
い未劣化プラズマ照射時間を求め、この最も短い未劣化
プラズマ照射時間よりもさらに短いプラズマ照射時間を
安全照射時間とすることを特徴とするプラズマダメージ
の評価方法。9. A method for evaluating plasma damage according to claim 7 or 8, which is performed a plurality of times with different plasma irradiation times, to obtain a plasma irradiation time that does not cause damage to the plasma damage evaluation element, and to determine whether the plasma irradiation time is not deteriorated. As the plasma irradiation time, the shortest undegraded plasma irradiation time is obtained from a change in the undegraded plasma irradiation time for at least one of the antenna ratio, the thickness of the gate insulating film, the area of the gate electrode, and the material of the gate insulating film. A plasma damage evaluation method, wherein a plasma irradiation time shorter than the shortest undegraded plasma irradiation time is set as a safe irradiation time.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080701 |