JP2002312181A - プレディケート実行をスタティックな投機的実行へ変換する一般的で効果的な方法 - Google Patents

Abstract

(57)【要約】 【課題】 拡張可能なルールベースのプレディケート・
コードの最適化技術を含む装置及び方法を提供する。 【解決手段】 抽象的内部表現のif-変換とif-変換の機
械表現への変換とを含む。変換されたif-変換からプレ
ディケートを除去することを含んでもよい。プレディケ
ートの除去は翻訳によるプレディケート命令の削除、投
機で安全な命令の保護プレディケートを削除すること、
安全でない命令の保護プレディケートを補償により削除
すること、逆if-変換で適切でない命令の保護プレディ
ケートを削除することを含んでもよい。この技術は、機
械表現の最適化を含んでもよい。

Description

【発明の詳細な説明】

【０００１】

【従来の技術】コンピュータ・プロセッサは、算術回路
（arithmetic）、論理回路（logic）、そして、コンピ
ュータプログラムの命令を解釈し、実行する制御回路
（control circuity）とを含んでなる。図１は、典型的
なコンピュータシステムの一例を示し、マイクロプロセ
ッサ２２は、他のものとともに、ＣＰＵ２４と、メモリ
コントローラ２６と、オンチップのキャッシュメモリ３
０とを備える。このマイクロプロセッサ２２は、外部の
キャッシュメモリ３２とメインメモリ３４とに接続さ
れ、これら両メモリは、データや、マイクロプロセッサ
２２により実行されるプログラム命令を格納する。内部
的には、プログラム命令の実行は、ＣＰＵ２４によって
遂行される。ＣＰＵ２４が命令の実行のために必要とす
るデータは、メモリコントローラ２６によって取り込ま
れ（フェッチされ）、ＣＰＵ２４の内部レジスタ２８に
ロードされる。メモリデータを要求するＣＰＵ２４から
のコマンドに対しては、比較的高速なオンチップ・キャ
ッシュメモリ３０が検索される。データが見つからない
と、次に外部キャッシュメモリ３２が、そして比較的低
速なメインメモリ３４がこの順に、メモリコントローラ
２６によって検索される。キャッシュメモリ内でデータ
が見いだされることを「ヒット」という。また、キャッ
シュメモリ内にデータがないことを「ミス」という。

【０００２】ＣＰＵがデータを要求してから、データが
取り込まれ、ＣＰＵにとって利用可能な状態になるまで
の時間をシステムの「レイテンシ」と呼ぶ。要求された
データがキャッシュメモリ内に見いだされれば、つまり
データヒットとなったならば、要求されたデータは、キ
ャッシュの速度でアクセス可能となるので、システムの
レイテンシは低減される。もし、逆に、データがキャッ
シュになければ、つまり、データミスが発生すると、デ
ータは、外部キャッシュや、メインメモリから取り込ま
れなければならないので、レイテンシが増大する。

【０００３】プロセッサのパフォーマンスの向上を求め
て、設計者（デザイナ）は、２つの主な目標を探求す
る。すなわち、命令実行速度の向上と、複数の命令のパ
ラレルな実行とである。命令実行速度の向上は、いくつ
かの方法の組み合わせにより追及することができる。例
えば、半導体プロセスの根本的な改善は、信号伝搬の遅
延を改善させる。より多くのステージを含んだ、より深
い（deeper）パイプラインを用いたパイプライニング実
行（スーパーパイプライニング）を採用することもでき
る。複数の命令実行は、パイプラインの多重化（スーパ
ースカラ・デザイン）により解決し得る。命令の並べ替
え（reorder、命令スケジューリング）や、その他のコ
ンパイラ変換（compiler transformation）は、さらに
多くの命令のパラレル実行を可能にする。つまり、命令
レベルの並列度（ILP）を高めるような実装が可能であ
る。

【０００４】パイプライニングでは、命令の実行は、ス
テージと呼ばれる複数のステップに分けて行われる。命
令は、各ステージで順次処理され、ある命令についての
あるステージの実行は、次の命令についての一つ前のス
テージの実行と並行して行われる。多くのステージで処
理が一斉に行われるので、実行速度（スループット）が
向上する。

【０００５】一つのステージに要する時間は、サイクル
時間、すなわちその逆数であるプロセッサのクロックレ
ートによって決められる。パイプラインが一切支障（ス
トール）なく維持されたとすると、命令は、１サイクル
のレートで処理完了される。さらに、スーパースカラ・
パイプライン・プロセッサでは、最大で発行幅（issue
width、スカラ度とも呼ばれる）の数の複数の命令が１
サイクルで実行完了する。従って、複数の発行とパイプ
ラインとのファクターによって、ステージの数と発行幅
との積の分、最大パフォーマンス（peak performance）
は増大する。このような命令の最大数はこのファクター
に近くなるが、これは並行して実行される数に相当す
る。この複数の命令の並行した実行（「インフライト
（in flight）」ともいうべき）は、速度の向上につな
がる。

【０００６】メモリから命令を取り出す過程を「命令フ
ェッチ」と呼ぶ。プロセッサのサイクル時間に加えて、
命令がフェッチされ、デコードされるレートも、プロセ
ッサのパフォーマンスに重大な影響を与える。フェッチ
パイプライン（フロントエンド）と、実行パイプライン
（バックエンド）との間に命令バッファが配置され、一
方のエンドでのストールが他方のエンドでのストールを
引き起こすことがないようになっている。両パイプライ
ンは、複数のステージから構成され、高いクロックレー
トを達成している。

【０００７】命令は、フェッチパイプラインによって並
行して実行され、命令バッファにバッファされる。この
とき、実行パイプラインは、命令バッファから命令を取
り出して処理している。パフォーマンスが最大になるの
は、バッファへの命令の入力レート（フェッチレート）
と、命令の出力レート（実行レート）とが一致したとき
である。

【０００８】最大のパフォーマンスは、現実には、パイ
プラインストールが発生するために、維持できるもので
はない。３つの主要なストールの原因は、プログラムフ
ローと、ハードウエア資源の競合と、データ依存性と、
である。

【０００９】プログラムフローの変化（Changes in pro
gram flow）は、分岐命令によって起きる。すなわち、
分岐命令は、方向（direction）を変化（分岐するか否
か）させ、分岐する場合の目的地（分岐の対象）を変化
させる。分岐を処理すべき命令フェッチは、フロントエ
ンド、すなわちフェッチパイプラインで発生するのに対
して、解析（resolution）、すなわち分岐命令の処理結
果は、後続の実行パイプラインで明らかになる。そのた
め、命令フェッチは、分岐予測法を用いて、分岐の結果
を後の解析を待たずして予測しておくべきとなる。

【００１０】予測が後続の解析と一致すれば、命令フェ
ッチは支障なく続けられる。予測が誤りであったときに
は、誤ってフェッチされたインフライトの命令のすべて
を取り除く（フラッシュ）するためにフェッチを一時停
止し、新たに正しい一連の命令フェッチを開始しなけれ
ばならない。この予測ミスからの復帰にかかる余計なサ
イクルは、予測ミス・ペナルティと呼ばれる。（クロッ
クレートを増大させるために）パイプラインの深さが増
大するにつれ、この分岐予測ミス・ペナルティは比例的
に増大し、大きなパフォーマンス低下を引き起こす。

【００１１】このパフォーマンスに与える主要な効果の
ため、分岐予測技術は、さまざまな手法に亘って広く何
年も研究されている。このうち、ダイナミック分岐予測
は、ランタイムでの分岐の状態にのみ依存するものであ
る。スタティック及びダイナミック分岐予測を組み合わ
せた技術は、コンパイラ変換（スタティック）、すなわ
ち分岐の選択的削除、コードの再構成によるパフォーマ
ンスの向上を含むものである。このスタティック技術
は、また、分岐するか否かの予測に関するものなど、予
測ヒントビットを用いた分岐命令の修正を用いることも
ある。

【００１２】ダイナミック分岐予測技術の主な例の一つ
は、いわゆるGSHARE予測法である。この技術は、よく見
られる分岐の性質を利用する。すなわち、分岐は、その
（ランタイムでの）過去の状態と、直前の分岐の状態と
に相関するという性質である。つまり、全体的な履歴
（global history、つまり所定数の隣接する分岐の状
態）が、特定の数の低位（low-order）のアドレスビッ
トの分岐と関連づけ（combine）られ、分岐予測テーブ
ルの２ビットのエントリのインデックスを生成する。こ
の２ビットのエントリは、４つの場合（ステート）を区
別する。すなわち分岐するか否か、そしてそれぞれが弱
い（weak）か及び強い（strong）かの別である。現在の
場合に応じて、分岐を行うか否かが予測される。全体的
な履歴とエントリとがその結果に応じて更新される。二
度続けて予測ミスが発生すると、ステートが「分岐す
る」から「分岐しない」へ、またはその逆に変化する。
この方法は、ループ分岐の予測率を向上させる。このよ
うなダイナミック法は、入力データの特性変化による分
岐の状態変化に適応できる利点を有している。

【００１３】高パフォーマンスプロセッサは、より広い
発行幅を備える。実行レートの向上に合わせるため、フ
ェッチレート（フェッチ帯域幅）も増大させなければな
らない。このため、１サイクルあたり１より多い数の分
岐予測を行わなければならないこととなる。この要求に
応えるべく、トレースキャッシュ（trace cache）技術
が開発されている。

【００１４】トレースは、複数の分岐命令をまたいだ、
実行経路に相当する命令の列（sequence）である。従っ
てトレースは、そこに含まれる開始点（beginning poin
t）と連続した数の分岐結果とによって特徴づけられ
る。トレースキャッシュを備えたプロセッサでは、従来
の命令キャッシュは、トレースを格納するトレースキャ
ッシュに置き換えられる。このため、予測の単位は、１
つの分岐に相当する基本ブロック（basic block）単位
ではなく、複数の分岐命令を含んだトレース全体の単位
となる。これにより、フェッチ帯域幅は、各分岐につい
てではなくトレースを対象とすることで飛躍的に増大す
る。

【００１５】また、トレースキャッシュ自体による付加
的な利点もある。それは、分岐命令の判断効果（分岐す
るか否かによるペナルティ）が減少することである。な
ぜならば、トレース内では広く分断された基本ブロック
が連続的なものとして表現されるからである。さらに、
コンプレックス命令セット構造（Complex instruction
set computer; CISC）を扱う場合、CISC命令を内的なマ
イクロ処理命令に変換するのにかかるオーバーヘッド
が、変換後のコードをトレースキャッシュすることで低
減する。このため、トレースが見つけられれば再度変換
する必要がなくなる。

【００１６】（既に述べた）プログラムフローの変化に
加えて、資源競合とデータ依存性もパイプラインストー
ルの原因である。資源競合は、プロセッサにおいては、
固定された数のパイプラインによって、パイプラインタ
イプの特定の組み合わせが構成されることによって発生
する。例えば、プロセッサは、２つの整数、２つの浮動
小数点、１つのメモリ、１つの分岐というタイプの組み
合わせからなる６つのパイプラインで構成されることが
あり、これに対して一致したタイプについての４つの独
立した命令がグループ化されて１サイクルの間に実行要
求（ディスパッチ）されることがある。

【００１７】インオーダ（in-order）プロセッサでは、
命令は、プログラムの順にグループ化され、このため、
コンパイラによって命令の順序が決定される。命令と、
利用可能なパイプラインとの間で、資源要求のパターン
が異なることで、グループ化とパイプラインの空きサイ
クル（idle cycle）との間に破綻が生じる。さらに、要
求されたオペランドデータが準備できるまで実行を進め
られないという命令があるため、この命令（消費側）が
先行する命令（生産側）に依存すると、生産側の命令の
レイテンシに依存したストールが起きる。例えば、生産
側の命令がメモリ読み出し操作（ロード）であるとき、
生産側と消費側とのペアの間で発生するストールのサイ
クルは、種々のキャッシュミス・ペナルティを含んで増
大することがある。

【００１８】命令スケジューリングを実行するコンパイ
ラは、命令を並べ替えて、資源競合による空き発行スロ
ット（idle issue slot）を最小にし、生産側と消費側
の命令ペアの間を、他の独立した命令で埋めることによ
り、その間のレイテンシを隠す。このようなコンパイラ
（スタティック）技術は、プロセッサのモデルと、コン
パイル時に仮定されるレイテンシとに依存している。

【００１９】アウトオブオーダ（out-of-order）プロセ
ッサでは、プロセッサは、プログラムの順序によること
なく独立した命令を発行することで、ダイナミックに命
令を並べ替える。例えば、上述したロードして使う（lo
ad-use）ストールでは、ロード命令がプログラム順序よ
りも早い段階で発行され、スタティックなスケジューリ
ングと同様の効果を達成する。プログラムの正確性を保
持し、適切な例外処理を行い、予測ミスによる投機的な
実行からの復帰を行うために、すべての命令が、プログ
ラムと同じ順序で完了（retire）しなければならない。
この並べ替えは、インオーダの場合に比べたときの、ア
ウトオブオーダプロセッサのハードウエアの複雑性の向
上を必要とする。

【００２０】ダイナミック技術は、再コンパイルをせず
に、マシンモデルやレイテンシの変更に適応できるとい
う利点がある。古いモデルのバイナリを実行する場合に
も速度の向上を図ることができる。しかしながら、命令
が発行されるウインドウ（命令バッファ）のサイズと、
処理時間とがその効果を制限する。コンパイル技術は、
かかるサイズや処理時間といった制限がなく、再コンパ
イルによってインオーダプロセッサでもアウトオブオー
ダプロセッサと同様の高パフォーマンスを受けることが
できる。

【００２１】最近、命令レベルの並列性を、従来のアプ
ローチで達成可能なところを越えて向上するため、より
積極的な技術、つまり、予測された実行（プレディケー
ション（predication）とも呼ばれる）及びスタティッ
ク投機技術が研究されはじめている。

【００２２】プレディケーションは、条件的実行の形態
をとる。ここでは、命令は、プレディケートによって保
護される。プレディケートは、特別な１ビットのレジス
タであり、真（１）又は偽（０）に設定され、命令のプ
レディケートの設定に使われる。保護プレディケートが
真の値であるときには、実行の間、命令は通常通り扱わ
れる。保護プレディケートが偽の値にあると、命令は、
あたかも条件的にスキップされたかのように、意味的な
効果を有しない（つまり、構造的な状態を変化させな
い）。

【００２３】プレディケーションは、より大きい基本ブ
ロックの分岐除去を可能にし、命令スケジューリングを
効果的にする。さらに、分岐ミス・ペナルティや分岐す
るか否かによるペナルティが自然に避けられる。

【００２４】予測を用いて分岐命令の除去を行う処理
は、「if-変換（if-conversion）」として知られてい
る。この処理は、分岐命令を含むコードを、分岐を含ま
ないプレディケート（predicate）・コードに変換す
る。プレディケートを設定する命令が導入され、それが
含まれているプレディケート・コード命令では、適切に
設定されたプレディケートによって保護される。理想的
なif-変換技術は、利用するプレディケートの数と、導
入するプレディケートを設定する命令の数とを最小にす
る。

【００２５】形式的には、if-変換は、分岐によって起
こされる制御依存性（control dependence）をプレディ
ケートを通じてデータ依存性に変換している。制御依存
性が無くなるので、その結果は、その新たなフォームで
の純粋なデータフローに近くなる。この新たなフォーム
は、種々の命令スケジューリング技術の適用を容易にし
て、パフォーマンスの向上に資する。

【００２６】依存性は、一般には、コードモーション
（code motion）を阻害して、命令スケジューリングに
制限を加える。投機的実行（単に、投機ともいう）は、
所定の依存性を侵すことによってかかる制限を克服す
る。

【００２７】投機には二種類のものがある。すなわち、
制御的なもの（control kind）と、データ的なもの（da
ta kind）とである。

【００２８】分岐予測は、ダイナミックな形態の制御的
投機（コントロール・スペキュレーション）である。分
岐の結果を予測して、予測が正しいとして投機的に命令
を実行する。先に述べたように、この技術は予測が正し
くなかったと判明したときには分岐ミス・ペナルティを
被る。

【００２９】他方、スタティックな制御的投機では、コ
ンパイラが「保護」分岐上に、命令を移動（move）す
る。この形式では、命令の投機的実行により生成された
結果が究極的に利用されるような命令が投機的に実行さ
れる。もし、結果が利用されないならば、「利用されな
い」命令の実行がパフォーマンスのペナルティを招来す
る。

【００３０】スタティックなデータ的投機では、メモリ
からの読み出し命令（load）は、競合するか否かによら
ず、過去のメモリへの書き込み命令（store）と交換（c
ommute）される。コンパイルの時に、すべての読み出し
-書き込みのペアがあいまいさを取り除かれ、ペアが独
立であると示されるものではない。安全のため、コンパ
イラはペアが依存性を有すると仮定する保守的な判断を
しなければならない。スタティックなデータ的投機は、
このようなデータ依存性を楽観的に取り除いて克服す
る。これにより、読み出し命令が過去の書き込み命令を
自由に移動できるようになる。

【００３１】投機的な読み出し命令は、通常の読み出し
命令と区別され、正しくない投機を検出するために、特
別なアクションが行われなければならない。復帰（reco
very）は、読み出し命令の再発行を含んで、干渉すると
して検出された書き込み命令操作の効果を考慮する。こ
のような修正動作は、パフォーマンス・ペナルティを被
る。

【００３２】投機の目的は、ダイナミックにしろスタテ
ィックにしろ、また、制御的であれデータ的であれ、投
機に内在するオフセット・ペナルティ（offsetting pen
alty）を越えて並列性を向上し、パフォーマンスの全体
的利益を獲得することにある。

【００３３】

【課題を解決するための手段】ある側面では、プレディ
ケート命令の最適化のための拡張可能なルール・ベース
の技法は、抽象的な内部表現のif-変換と、if-変換の機
械命令（machine representation）へのマッピングとを
含む。一つまたはそれ以上の実施形態との関係において
は、この技法がさらにマップされたif-変換からプレデ
ィケートを取り除くことを含む。プレディケートの除去
は、インタープリテーション（interpretation）により
命令を定義することでプレディケートを取り除くことを
含んでもよい。また、プレディケートの除去は、投機に
より安全な命令の保護プレディケートを除去することを
含でもよい。さらにプレディケートの除去は、補償（co
mpensation）により安全でない（unsafe）命令の保護プ
レディケートを除去することを含んでもよい。さらに、
プレディケートの除去は、if-変換の逆（reverse）によ
って、適切でない（unsuitable）命令の保護プレディケ
ートを除去することを含んでもよい。この技術は、さら
に機械命令の最適化を含む。

【００３４】ある側面では、プレディケート命令の最適
化のための拡張可能なルール・ベースのシステムは、命
令を実行するプロセッサと、命令とを含む。命令は、プ
レディケートを定義するもので、分岐命令をテストし、
そのテストの結果に基づいて、分岐命令に、定義された
プレディケートを設定する。

【００３５】ある側面では、プレディケート命令の最適
化のための拡張可能なルール・ベースの方法はプレディ
ケートを定義し、分岐命令をテストし、そのテストの結
果に基づいて分岐命令に対して定義されたプレディケー
トを設定することを含む。

【００３６】ある側面では、プレディケート命令の最適
化のための拡張可能なルール・ベースの装置は、抽象的
な内部表現をif-変換する手段と、if-変換を機械命令へ
マッピングする手段とを含む。一つまたはそれ以上の実
施形態との関係においては、この装置は、マップされた
if-変換からプレディケートを取り除く手段を含む。プ
レディケートの除去においては、インタープリテーショ
ンにより命令を定義することでプレディケートを取り除
く手段を含んでもよい。また、プレディケートの除去に
おいては、投機により安全な命令の保護プレディケート
を除去する手段を含んでもよい。さらに、プレディケー
トの除去においては、補償により安全でない命令の保護
プレディケートを除去する手段を含んでもよい。さら
に、プレディケートの除去においては、if-変換の逆（r
everse）によって、適切でない（unsuitable）命令の保
護プレディケートを除去する手段を含んでもよい。この
装置はさらに、機械命令の最適化を行う手段を含んでも
よい。

【００３７】ある側面では、プレディケート命令の最適
化のための拡張可能なルール・ベースの技法は、抽象的
な内部表現のif-変換と、if-変換の機械命令（machine
representation）へのマッピングと、マップされたif-
変換からプレディケートを除去することと、機械命令の
最適化とを含む。プレディケートの除去は、インタープ
リテーション（interpretation）により命令を定義する
ことでプレディケートを取り除くことと、投機により安
全な命令の保護プレディケートを除去することと、補償
（compensation）により安全でない（unsafe）命令の保
護プレディケートを除去することと、if-変換の逆（rev
erse）によって、適切でない（unsuitable）命令の保護
プレディケートを除去することと、を含んでもよい。

【００３８】ある側面では、明示的な（explicit）プレ
ディケート・ハードウエアを用いずにプレディケートに
よる実行を支援する技法が、分岐命令のテストの実装を
含む。一つまたはそれ以上の実施形態との関係において
は、分岐命令のテストは、条件コードに基づいて、分岐
条件を、一般的なレジスタのブーリアン（Boolean）デ
ータへと変換し、完全な論理命令セットが最適なコード
の生成に用いられるようにする。

【００３９】ある側面では、明示的なプレディケート・
ハードウエアを用いずにプレディケートによる実行を支
援するシステムが、命令を実行するプロセッサと、条件
コードに基づいて分岐条件が一般的なレジスタのブーリ
アン（Boolean）データへと変換されて完全な論理命令
セットが最適なコードの生成に用いられるような命令
と、分岐で閉じられた（enclosed）投機に適さない命令
セットの保護とを含む。

【００４０】ある側面では、明示的なプレディケート・
ハードウエアを用いずにプレディケートによる実行を支
援する方法が、分岐命令のテストの実装を含む。一つま
たはそれ以上の実施形態との関係において、分岐命令の
テストは、条件コードに基づき分岐条件を一般的なレジ
スタのブーリアンデータへと変換し、完全な論理命令セ
ットが最適なコード生成に用いられるようにすることを
含んでもよい。

【００４１】ある側面では、明示的なプレディケート・
ハードウエアを用いずにプレディケートによる実行を支
援する装置が、分岐命令のテストを実現する手段と、実
現された分岐命令のテストを用いてプレディケートを除
去する手段と、を含む。他の側面及びこの発明の利点
は、次の説明と特許請求の範囲から明らかである。

【００４２】

【発明の実施の形態】プレディケート実行（ＰＥ）は、
ハードウエア及びソフトウエア技術と関連しており、命
令レベルの並列性を高める、新しいジェネレーションの
アーキテクチャの主要な特徴の一つである。ＰＥをサポ
ートする保護（guarded）アーキテクチャに要求される
ものには、プレディケートレジスタと、プレディケート
定義処理と、保護プレディケートのための命令語の付加
的（additional）フィールドとが含まれるが、現存する
命令セットアーキテクチャ（Instruction Set Architec
ture;ISA）に深刻な影響を与える。本発明の一つまたは
それ以上の実施形態において、新規なコンパイル技術
と、代替方法として、それに関連したハードウエアサポ
ートとを含み、現存するアーキテクチャへの影響を最小
限に抑えながら、明示的な保護アーキテクチャのパフォ
ーマンスを獲得し、又はそれを越えることを可能とす
る。ここで実施態様の説明として述べる例示的なアーキ
テクチャは、カリフォルニア州パロアルトのサン・マイ
クロシステムズ社により開発されたSPARC（商標）アー
キテクチャである。

【００４３】図２は、本発明の一実施形態に係るプロセ
ッサの構成ブロック図を示したものである。プロセッサ
１２２は、他のものとともに、ＣＰＵ１２４と、メモリ
コントローラ１２６と、オン・チップ・キャッシュメモ
リ１３０とを備える。マイクロプロセッサ１２２は、外
部キャッシュメモリ１３２と、メインメモリ１３４とに
接続され、これらはいずれも、マイクロプロセッサ１２
２により実行されるデータやプログラム命令を保持して
いる。内部的には、プログラム命令の実行は、ＣＰＵ１
２４により実行される。ＣＰＵ１２４による命令実行の
際に必要となるデータは、メモリコントローラ１２６に
より取得され、ＣＰＵ１２４の内部レジスタ１２８に読
み込まれる。

【００４４】プロセッサ１２２は、所定の条件的分岐命
令をテストするための新しい命令を解し、この命令によ
り分岐が行われるであろうか否かを判断する。もし、テ
ストされた条件的分岐が真（true、すなわち分岐する）
であれば、目標（destination）レジスタとして特定さ
れた汎用レジスタが「１」（true）にセットされる。そ
うでないときは、目標レジスタは「０」（false）にセ
ットされる。

【００４５】これにより、特定の条件コードレジスタ内
の、整数だけでなく浮動小数点も含む、条件（%fccn, %
icc, 及び%xcc）を、標準化（normalize）されたブーリ
アンデータ（１または０）に変換して目標レジスタに格
納する。目標レジスタは、従ってプレディケートとして
作用する。これは、条件コードを汎用レジスタで置き換
えることによる付加的な利点を有し、それにより、命令
レベルの並列度を低減させる条件コードの利用を削減で
きる。汎用レジスタ内の、このブーリアンデータは、真
（true）又は偽（false）に標準化されているので、通
常の論理処理を用いて、他のプレディケートと組み合わ
せてブーリアン操作を行うことができる。従って、プレ
ディケートのために特殊な処理を行う必要がなくなる。

【００４６】この新規な命令は、例えば、浮動小数点条
件コードの分岐テスト（tfbx）や、整数条件コードの分
岐テスト（tbx）であってもよい。これらの命令は、後
に詳しく説明するが、プレディケート実行の明示的サポ
ートなしに、従来のアーキテクチャにおけるif-変換の
効果を増大させる。次の説明での定義された命令を含め
て、表記は、SPARC（商標）アーキテクチャ・マニュア
ル（バージョン９）のコンベンションに一致させたもの
を用いている。例示的な命令である浮動小数点条件コー
ドの分岐テスト（tfbx）と、整数条件コードの分岐テス
ト（tbx）とは、次の特性を有している：

【００４７】 （１）浮動小数点条件コードの分岐テスト Opcode tfb<x> %fccn, rd ここで、条件xは、次のうちのいずれか u 順番でない（Unordered） g より大きい（Greater） ug 順番でないか、より大きい（Unordered or Greater） l より小さい（Less） ul 順番でないか、より小さい（Unordered or Less） lg より小さいか、より大きい（Less or Greater） ne(nz) 等しくない（ゼロでない）（Not Equal(Not Zero)） e(z) 等しい（ゼロである）（Equal(Zero)） ue 順番でないか、等しい（Unordered or Equal） ge より大きいか、等しい（Greater or Equal） uge 順番でないか、より大きいか、又は等しい（Unordered or Greater or Equal） le より少ないか、等しい（Less or Equal） ule 順番でないか、より小さいか、又は等しい（Unordered or Less or Eq ual） o 順番である（Ordered）

【００４８】条件コード（%fccn）は、特定の条件（x）
でテストされる。もし、条件が真（true）であれば、目
標レジスタ（rd）として定められた汎用レジスタが１に
セットされ、もし条件が偽（false）であれば、目標レ
ジスタは０にセットされる。常に（always(a)）や、あ
りえない（never(n)）といった条件は必要でない。なぜ
ならば、関連する制御エッジ（control edge）は、制御
依存エッジにはなり得ないからである。

【００４９】 （２）整数条件コードの分岐テスト Opcode tb<x> i#or#x#cc,rd ここで、条件xは、次のうちのいずれか ne(nz) 等しくない（ゼロでない）（Not Equal(Not Zero)） e(z) 等しい（ゼロである）（Equal(Zero)） g より大きい（Greater） le より少ないか、等しい（Less or Equal） ge より大きいか、等しい（Greater or Equal） l より小さい（Less） gu より大きいか、符号なしである（Greater or Unsigned） leu より小さいか、等しいか、符号なしである（Less or Equal or Unsi gned） cc(geu) キャリクリア（Carry Clear）（より大きいか、等しいか、符号なし である） cs(lu) キャリセット（Carry Set）（より小さいか、符号なしである） pos 正である（Positive） neg 負である（Negative） vc オーバーフロークリア（Overflow Clear） vs オーバーフローセット（Overflow Set）

【００５０】条件コード（%iccまたは%xcc）は、特定の
条件（x）でテストされる。上で述べたように、条件が
真（true）ならば、目標レジスタ（rd）として定められ
た汎用レジスタが１にセットされる。逆に、もし条件が
偽（false）ならば、目標レジスタは０にセットされ
る。常に（always(a)）や、ありえない（never(n)）と
いった条件は必要でない。なぜならば、関連する制御エ
ッジ（control edge）は、制御依存エッジにはなり得な
いからである。

【００５１】図３は、本実施形態と関連する処理の概要
を示したものである。各ステップは、図３を参照しなが
ら、次により詳しく説明される。まず、この処理は、抽
象的な内部表現（Abstract internal representation;
AIR）(step 50)についての保護を完全にサポートした仮
想的な機械表現へのif-変換から開始される。次に、AIR
はif-変換により機械表現（Machine Representation;MI
R）へと変換され（step52）、特に保護プレディケート
が削除される。AIRからMIRへの変換は、４つの部分を含
んでなる。

【００５２】第１に、命令を定義するプレディケート
は、インタープリテーションにより除去される（step5
4）。そして、安全な命令の保護プレディケートが投機
により削除され（step56）、安全でない命令の保護プレ
ディケートが補償により削除される（step58）。最後
に、適切でない命令の保護プレディケートがif-変換の
逆により削除される（step60）。どの命令が安全であ
り、安全でなく、また適切でないかは、後に詳しく説明
される。

【００５３】プレディケートの削除が行われると、その
結果としてのMIRが、特に定められた変換を適用するこ
とで改善（improve）される（step62）。一つまたはそ
れ以上の実施形態において、ここで説明する処理は、明
示的なプレディケートハードウエアなしにプレディケー
ト実行をスタティックな投機へと変換する。前に述べた
ように、プレディケート実行（ＰＥ）は、命令レベルの
並列性を向上させるための、近年のマイクロプロセッサ
のアーキテクチャの主たる特徴である。このように、保
護されたＰＥの（プレディケート）アーキテクチャは、
ハードウエアとソフトウエアとを組み合わせて例えばif
-変換のように分岐を削除する技術として多くの者によ
り研究されている。２，３の方法で、制御依存性つきの
ループのソフトウエアパイプラインから分岐命令のプレ
ディケート・ミスの選択的削除まで、所定のパフォーマ
ンスが得られている。

【００５４】しかしながら、ＰＥをサポートする保護ア
ーキテクチャに要求されるものは、既存の命令セットア
ーキテクチャに深刻な影響を与える。特に、完全に保護
されたアーキテクチャは、新たなプレディケート・レジ
スタと、命令を定義（セット）するプレディケートと、
保護プレディケートをアドレッシングするための命令語
の付加的フィールドとを含まなければならない。

【００５５】図４から１０は、本発明の一以上の実施形
態における、ＰＥを利用したパフォーマンスを維持しな
がら、従来のRISCアーキテクチャにおけるISA変化を最
小とする技術を示したものである。この技術は、既存の
アーキテクチャのＰＥを利用する。これは保護アーキテ
クチャのＰＥをスタティックな投機（Static Specurati
on;SS）に、保護の完全なサポートなしに変換すること
で達成される。

【００５６】次に説明する例示的な実施形態では、SPAR
C（商標）プロセッサが用いられる。いくつかの表記の
変更をするなどにより、当業者は、この技術が他のプロ
セッサにも適用できることを理解できる。SPARC（商
標）プロセッサに適用するときには、この技術は、RK f
or SPARC（商標）（RK/Sparc）として参照され、既存の
SPARC（商標）-Ｖ９上でプレディケート実行によるパフ
ォーマンスの優位性を効果的に取りこめる、RK for SPA
RC（商標）（RK/Sparc）として参照される。RK/Sparcの
フレームワーク内では、SPARC（商標）-Ｖ９上で強化さ
れる部分は、既存の命令セットアーキテクチャにささや
かな影響しか及ぼさない。これらの強化によって、RK/S
parcは、完全な保護アーキテクチャのものと同等のパフ
ォーマンスを達成する。

【００５７】この技術は一般に、プレディケートアーキ
テクチャにおけるif-変換のための最適化アルゴリズム
が見いだされている、ＰＥの成果の上に成り立ってい
る。本発明の実施形態では、明示的なプレディケートハ
ードウエアの代わりに、汎用レジスタを黙示的（implic
it）プレディケートとして用いるスタティックな投機を
行うという方法で、ＰＥを、保護されていないアーキテ
クチャに拡張する。

【００５８】基本的なことは、if-変換が単に（分岐を
通じた）制御依存性を（プレディケートを通じた）デー
タ依存性に変換するだけであることと、そのような依存
性が侵された（violate）ときに、より高いパフォーマ
ンスが達成できることである。この依存性の侵害は、制
御的なスタティック投機につながる。RK/Sparc技術は、
２つの表記（representation）と、これらの表記につい
ての変換とを含んだ３つのステップによって、これを達
成する。２つの表記は、いずれも特性（character）と
してはローレベルのもので、抽象的内部表現（AIR）
と、物理的なSPARC（商標）-Ｖ９の機械表現（MIR）と
である。AIRは、完全なプレディケートのサポートを含
み、仮想的なSPARC（商標）-Ｖ９アーキテクチャを表し
ており、MIRは、既存のSPARC（商標）-Ｖ９の保護され
ていないアーキテクチャを表している。

【００５９】所定の領域Ｒについて、例えば、最も内側
の（最も深い、innermostの）ループの本体について、R
K/Sparcは、当該Ｒを次の３のステップで変換する。 ステップ１．AIRについてif-変換する ステップ２．AIRからMIRへとマッピングする ステップ３．MIRを最適化して改善したMIR′を得る。

【００６０】これらの３段階の変換ステップは、図３の
ステップ５０，５２，及び６２に対応する。変換が行わ
れたAIR、MIR、及びMIR′の原文通り（textual）の表現
を用い、各ステップの効果に関し、具体的な例を次に示
す。原文通りの表現には、理解のためにデータフローと
他の情報との注釈を付してある。

【００６１】この例では、図４に示すループが用いられ
る。図４は、最も内側のループ２００を示したものであ
る。if-変換前のループ２００の内部表現２０２は、図
５に示すようなものである。原文通りの表記で示すよう
に、ソース及びデスティネーション・オペランドについ
ては数字つきの記号tnを用いて命令が表現されている。
視覚的な理解を助けるべく、デスティネーションは、＝
記号の左側に表記されている。-tnのように、マークさ
れた記号は、存在しないデスティネーションについての
形式的な表記（device）として用いられている。各基本
ブロックには、その種類(ki）と、領域の先頭（head）
／末尾（tail）を表すフラグ（fl）と、オペレーション
（op）の数と、イミディエイト・ドミネータ（immediat
e dominator；do）と、イミディエイト・ポストドミネ
ータ（immediate postdominator；po）とが付記されて
いる。SPARC（商標）-Ｖ９のAIRがいくつかのプレディ
ケート（必要な数だけの、なぜなら仮想的であるから）
と、宣言された（proposed）プレディケート定義命令
と、浮動小数点条件コードの分岐テスト（tfbx）と、整
数条件コードの分岐テスト（tbx）とを備えていると仮
定する。これらの命令は、既に説明したように、分岐条
件を汎用レジスタ内のブーリアン値に変換する。

【００６２】所定の制御フロー・グラフＧについて、if
-変換の問題点は、２つの部分からなる：（１）Ｇの各
ノード（基本ブロック）にどのようにしてプレディケー
トを設定するか、そして（２）プレディケートとそれら
により定義される処理が最小となるようなプレディケー
トの定義処理をどのように行う（place）かである。Ｐ
Ｅアルゴリズムは、これら双方の問題点を、制御依存性
（CD）を、Ｒ＝inverse（Ｋ）o CDとなるようなＲ及び
Ｋの２つのマップに分解することで解決する。

【００６３】各ノードｘ、Ｒ（ｘ）は、そのノードに設
定されるべきプレディケートＰを与える。各プレディケ
ート（ｐ）について、Ｋのセット、Ｋ（ｐ）が行われる
べき定義処理を与える。

【００６４】ここで述べたものに基づいて決められる、
この解決法は、同じ制御依存性を有したノードの等価な
クラスと、それぞれが特定の等価なクラスと関連する制
御依存性エッジをセット（Ｋセットと呼ばれる）にグル
ープ化したものとの間のアイソモーフィズム（isomorph
ism）である。この抽象的な観点からは、プレディケー
トは、単に等価なクラスと対応するＫセットとの名称
（name）でしかない。

【００６５】この例に適用するならば、ＰＥアルゴリズ
ムは次の表１，２に示したＲとＫの２つのマップをもた
らす。

【００６６】

【表１】 表１：プレディケートｐ＝Ｒ（Ｂ）へのブロックのＲマ
ップ

【表２】 表２：Ｋセット＝Ｋ（ｐ）のプレディケートのＫマップ

【００６７】８（Start）と９（End）とのブロックは、
ここに参照して含められるテクニカル・レポート「プレ
ディケート実行について」，Ｊ．Ｃ．Ｈ．パーク、Ｍ．
Ｓ．シュレンスカー，ヒューレットパッカード・ラボラ
トリ，パロ・アルト，カリフォルニア州，1991に述べら
れているように、制御依存性（CD）を計算するために、
制御フローグラフを論じるべく導入されている。

【００６８】従って、例えば、ブロックＢ４は、プレデ
ィケートＰ５＝Ｒ（４）が設定されている。Ｐ５の定義
（設定）命令は、セットＫ（５）＝｛2,-3,-8｝によっ
て与えられる。新しく導入された分岐テスト命令を用い
て、この抽象的な結果に具体的な意味を与えることがで
きる。後で説明する新しい分岐テスト命令tfbxを用い
て、例えば要素-3に対応して、Ｂ３の分岐命令は定義命
令p5=tfbl(t126,0)へと変換される。Ｋセットの要素に
関連する符号により０または１となる２番目のオペラン
ドを伴った抽象的な態様のtfbxを用いるのが便利であ
る。これは、当該定義命令がＢ３で行われ、Ｂ３に設定
されるプレディケートＰ６により保護されなければなら
ないからである。従って、命令は、 p5=tfbl(t126,0) & P6 となり、ここで、保護プレディケートＰ６は、＆セパレ
ータの後にある。

【００６９】Ｋセット要素-8は、図６のP6=mov(0)のよ
うな処理のリセットに用いられる。ここで、8はスター
ト（start）ブロックを参照する。リセット処理に要求
されるのは、プレディケーションの巧妙な（subtle）面
の一つである。リセットがないと、事前にセットされて
いないプレディケートが利用されることとなって、プレ
ディケート・コードの振る舞いが誤ったものとなってし
まう。複数のブロックを直線的な線形コード（line cod
e）に展開することによるプレディケーションとしての
ＰＥの最終的な結果は、図６に示されたものとなる。

【００７０】完全に保護されたSPARC（商標）-V9のバー
ジョンを扱うならば、図６のプレディケートされたコー
ド２０４が適用される。完全なプレディケートのサポー
トを削除するRK/Sparcの効果は、完全に保護されたコー
ドを参照して評価される。

【００７１】図６は、仮想的な保護されたSPARC（商
標）プロセッサ２０４のためのプレディケートコードか
ら開始され、保護プレディケートを削除するために種々
の変換が施されたものである。この二番目のRK/Sparcの
ステップは、抽象的表現（AIR）のコードを物理的機械
（MIR）、すなわちSPARC（商標）-Ｖ９に変換してい
る。この目的のために、命令は、互いに異なる変換が適
用される、４つのクラスに分類される： ａ．命令定義、分岐テスト、インタープリテーションに
より変換されるべきもの ｂ．投機される安全な命令 ｃ．補償される安全でない命令 ｄ．逆if-変換（RIC）される適切でない命令

【００７２】これらの分類が図３のプレディケート削除
ステップ５４，５６，５８，６０に対応することに注意
したい。上にリストした命令の４つのクラスへの分類
は、RK/Sparcの発見的取り扱い（driving heuristics）
の一部である。

【００７３】ストア命令は、最終的な出力の選択の効果
や、そのコンテクストに依存して、安全でないか、適切
でない命令かのいずれかたり得る。図６に示した例を用
いると、リストされた４つの変換が現れている。

【００７４】図６のプレディケートコードAIR２０４の
１３番目の命令２０５に注目すると、 P5=tfbl(t126,0) & P6 とある。

【００７５】保護プレディケートは、保護された命令tf
blを投機的に実行することで除去され、movrnzを用いて
条件的に、適切な結果を与える。従って、上記の命令
は、保護されていない一連の命令、 Q3=tfbl(t126,00 P5=movrnz(P6,Q3) に置き換えられる。そして、分岐テストtfblは、 Q3=mov(1) Q3=movl(t126,0) のペアによって翻訳（インタープリテーション）されて
除去される。

【００７６】その結果は、MIR（図７）の一連の命令１
７から１９である。この方法で保護を除去すると、自然
に投機したことになる。プレディケート定義命令の投機
は、Q3のような新たなワークレジスタを含むことに注意
したい。プレフィックスQは、「一度きりの使用」とい
う特別な特性を備えたブーリアン値であることを示す。
これらの特性は、後に説明する最適化において便利であ
る。

【００７７】「分岐する（taken）」（n）と、「分岐し
ない（not-taken）」（-n）のエッジの双方が、Ｋセッ
トの要素として起きる場合、両者が制御依存エッジにな
り、xorを用いて、逆の値を生成することによりインタ
ープリテーションのオーバヘッドが低減される。ここで
の例は、３つのそのような場合であって、MIR（図７）
のプレディケートを含む３つのxor処理になっているも
のを含む。

【００７８】命令の保護プレディケートであって、安全
であると分類されたものは、新しいワークレジスタ（Ｗ
プレフィクスがついた）を利用した投機によって除去さ
れ、このワークレジスタは、条件に沿った保護プレディ
ケートとともにmovrnzを用いた条件的コミットが後置さ
れる。

【００７９】ある命令、例えばストア（st）のようなも
のは、投機するには安全でない。これは、条件的コミッ
トを用いて、その効果を取り消すことが単純にはできな
いからである。一般的な種類のSPARC（商標）-Ｖ９はプ
レディケートされたストア命令を欠いているので、補償
（compensation）コードが用いられる。２つの異なる方
法が考えられる。１つは、古い値をロードして、（movr
nzを用いて）条件的にその値を新しい値に変化させるも
のである。もう一つの方法は、（所定の）害のない（ha
rmless）、又は使われているそのもののいずれかを指す
アドレスを条件的に変更してしまうというものである。
前者のスキームが図７の例では用いられている。ロード
命令がそれ自体投機的であるので、フォールトのない
（non-faulting）種類の、例えばlddaが用いられる。

【００８０】投機では、ロード命令は、安全でないもの
と、適切でないものとの双方たり得る。SPARC（商標）-
Ｖ９は、フォールトのないロードを有し、これにより、
致命的な例外発生を防止しているが、投機的なものであ
って、必要のないTLBや大変なキャッシュミスを遅延さ
せることのできるようなものは有していない。パフォー
マンス低下と、SPARC（商標）-Ｖ９における種々のロー
ド命令の投機的なものを用意することの複雑さと、の技
術的比較考量のために、大規模な実験的データが必要で
ある。

【００８１】整数割り算（integer divide）のような命
令は、安全でない。なぜならば、この命令は投機的実行
の間に割り算のチェック（divide check）を引き起こす
可能性があるからである。安全であると判明した場合で
さえ、関係する実行確率が低い場合、この命令は、投機
には適切でない。これは、マルチサイクル・ブロッキン
グのようなディスパッチ制限（dispatching restrictio
n）のためである。このような場合は、逆if-変換によっ
て取り扱われる。この場合、適切でない命令を保護する
役割を果たすため、分岐が再度導入される。

【００８２】これらAIR-から-MIRへの変換の最終結果２
０６は、図７に示されている。図６のプレディケートさ
れたコードに比べると、命令の数は４３％（４３／３
０）ほど増大している。このような非効率性は、このア
プローチが採られた場合に固有のものである。変換は個
別的に適用され、他の累積的効果を考えることなく、一
斉に行われる。従って、このようなすべての変換が完了
すると、その結果は、次に説明する最適化によって調整
される。

【００８３】ある実施形態では、カバー（cover）をし
て知られた記号的分析に基づく、ルールベースのオート
モーフィック（automorphic）なMIR-から-MIRへの変換
を含む、新しい技術が用いられる。これらの変換は、種
々の方法におけるコードを向上させる：（１）プレディ
ケート・リセット処理の削除のように、命令数を低減す
る；（２）条件的moveを通常の論理処理へ置き換えるこ
とで、ディスパッチ・コストを低減する；（３）条件コ
ードの利用を削減する；などである。ここでのスキーム
における変換は、ダグ（dag）をカバー（cover）するル
ールを書き換えるものとして実装される。このフレーム
ワークは、実験的分析と、段階的向上を容易にする。

【００８４】ここでの変換をオートモーフィックにする
ことは、複数の変換の合成をするために、何度も繰り返
して行われる。結局、用意された変換のセットによって
は、これ以上の向上はできないという最終点（fixpoin
t）へ到達してしまう。図７のMIR２０６にこのスキーム
が適用されると、図８に示す調整されたMIR′２０８が
得られる。命令数が２３％（４３／３５）減少したこと
に注目されたい。

【００８５】コンピューティングにおいて効率（effici
ent）（「ほとんど線形」）方法とともに、カバーする
というものは、この技術分野では知られている。カバー
は、あるコードのテキスト表現の各々に記号的表現を関
連づけて、それぞれが、コードのどの実行でも同じ値を
もつようにする。特に、記号的表現をカバーすること
で、コードテキストのどのポイントでもデータフロー情
報を取得する利便性がある。

【００８６】この技術は、次に説明するプレディケート
MIRの向上のための十分な精度のカバーの計算のため
に、部分的評価と組み合わせられ、拡張される。分析の
クオリティは、カバー自体の精度に依存したカバーによ
る。ここでのカバーの精度は、基本的に、値が知られて
いるときの部分評価と、カバー形成における冗長な命令
の検出／削除とに依存する。図７のプレディケートMIR
２０６の１５番目の命令２０７に注目すると、 P5=movrnz(P7,Q2) ! [15 4 14] n16 とある。

【００８７】内部的には、有向グラフ（directed grap
h）であって、各命令（!のLHSにおけるテキスト表記）
が当該グラフのノードに関連するような有向グラフとし
てカバーが形成される。例えば、ノードn16（図９に示
されている）をルートとした部分グラフは、この命令に
関連する記号的表現のカバーを表す。各命令が、このカ
ーバのノードに関連づけられているので、[15 4 14]の
ような命令番号の組をノード名とともに与えることで、
グラフを完全に表現できる。[15 4 14]の組は、命令１
５が、後続のノードであって命令４と１４とに関連づけ
られたノードを有していることを意味する。この組に
は、定数や不変なリーフノードは現れてこない。

【００８８】命令とカバーノードとの間の対応付けは、
多対一の関係である。これは、同じ値に評価される命令
（テキスト表現）が同じノードに関連づけられるためで
ある。このカバーの基本的な特性が、冗長な命令の検出
と削除に役立つ。

【００８９】図９は、深さ２のノードn16のカバーの部
分グラフを示している。各ノードは、テキスト表現、命
令のＬＨＳ（P5のような）に関連づけられ、命令（movr
nz）と命令番号１５（２０７）がノード名（n16）とと
もに示されている。

【００９０】プレディケートMIRのオーバーヘッドは、
直接的（directly）（Ｐ）又は投機を介して間接的
（Ｑ）のいずれかのプレディケートを含む演算により発
生する。コードの向上の技術として開示されたものは、
多くの値の仮想的（imaginary）ブーリアン関数として
のブーリアン値のみを含む特定のカバーに関する新しい
発想を基本としており、従って、プレディケートMIRを
最適化するという問題を、ディジタルデザインについて
の回路の最小問題に置き換えてしまう。

【００９１】この問題には、２つの部分がある：（１）
特定のカバーがどのように認識されるべきか、そして
（２）最適化後のものとしてどのようなものが適切か、
である。

【００９２】最初の問題を解決するためには、ここでは
シグネチャの表記を導入する。これは、識別の目的で用
いられるカバーの基本的側面を捉えるものである。（深
さ２の）シグネチャは、カバー（深さ２に制限された）
を、深さ優先（depth-first）で横断することにより得
られる文字列である。横断により、各ノードを渡ること
で、文字列、 (operation: definition operands.) が生成される。

【００９３】そして、深さが２までの制限において、オ
ペランド（カンマによって区切られた、次のノード）へ
再帰的に渡ることで、完全なシグネチャが得られる。種
々の表記、例えば任意の処理を表す＊や、無視されたノ
ードを表す「..」など、が用いられる。例えば、ここで
論じたノードn16との関係においてシグネチャは、 (movrnz:P5(*:P7..),(xor:Q2(*:P6)(1)(0)) となる。

【００９４】最適化された等価なものの検出という２つ
目の問題は、カーナーフ・マップ（Karnaugh map）技術
によって解決される。これにより、４変数までのブーリ
アン関数を、最小の数の基本論理処理（マップの基本的
内包（implicand））に縮小する。上記のシグネチャを
有したカバーをもったブーリアン表現は、この方法で代
替パターンに縮小され、 P5=andn(P7,P6) となる。

【００９５】この表現は、ノードn16に関するmovrnz命
令を置き換えたものである。これらのペア、シグネチャ
と代替パターンとは、ここでのスキームのルールを構成
する。すべてのルールが適用されると、別のカバー解析
のパスが行われて、累積的にルールが適用される等によ
って出現する不要な命令を検出して削除する。これら
は、そのカバーノードが前方（predecessor）を持たな
かったり、用意された領域に関係しない記号（ある命令
のＬＨＳ）を定義しているなどによって識別される。こ
こで述べられたルールは、例えば、xor命令１４や、投
機プレディケートQ2の利用の削除に関する。

【００９６】いくつかのこの種のルールを組み合わせて
得られる効果は、図８の最適化されたMIR′２０８に示
される。命令数が、図７の最適化されていないMIR２０
６に比べて、２３％（４３／３５）減少していることに
注意されたい。図６の保護されたAIR２０４に比べる
と、非効率性は、最適化されていないMIR２０６の４３
％（４３／３０）から、１７％（３５／３０）に最適化
されたMIR′２０８では命令数の点で小さくなってい
る。

【００９７】残った非効率性は、浮動小数点条件コード
を整数レジスタのブーリアン値に変換したり、安全でな
いストア命令を扱ったりする場合等の構造的に内在する
ものである。このSPARC（商標）-Ｖ９命令セットアーキ
テクチャの非効率性を修正することは、分岐テストと、
プレディケート・ストアとともに論じた。命令数を基準
にする代わりに、次に、ソフトウエア・パイプラインに
基づくより正確な比較を利用する。

【００９８】図６のプレディケートAIR２０４の結果
と、図８のRK-変換されたMIR′２０８と、他のものと、
は、ソフトウエア・パイプラインの最小初期化インター
バル（ＭＩＩ）の計算により比較される。ＭＩＩは、モ
ジュロ（Modulo）・スケジューリングにおけるようなソ
フトウエア・パイプラインの最大限（optimal limit）
である。モジュロ・スケジューリングの経験から、多く
のケースでスケジュールがＩＩ（ソフトウエア・パイプ
ラインのサイクルにおけるステージ長さ）を達成し、こ
の限界、つまりＭＩＩに近いところまで一致している。
これは、例としてのループが循環（recurrence）を含ま
ず、ＭＩＩが単に資源の限界： MII=max(Ni/Si) によって与えられることによる。

【００９９】ここで、Siは、資源クラスiの命令をサー
ビスし得る機能的単位の数であり、Niは、同じクラスの
命令の数である。説明を簡単にするために、３つの種類
の資源を区別して扱う。すなわち、整数（Ａ）、浮動小
数点（Ｆ）、そしてメモリ（Ｍ）である。すべての命令
が完全にパイプライン化され、マルチ・サイクル・ブロ
ッキングやシングル・グループ等のディスパッチ制限が
ないものとする。ここでの例で現れる、すべての命令の
資源の分類は、おのずと明確（self-evident）なもので
あるが、Ｍクラスの命令に分類される、互いに異なる種
類の条件的moveは除く。

【０１００】ここで考える、いくつかのケースでの資源
利用は、表３にまとめられている。計数命令（counting
instructions）では、バックエッジ（backedge）（ル
ープ分岐）とそれに関連するディレイスロットが実行さ
れる。これは、モジュロ・スケジューリングで直接的に
影響しないからである。この２つの場合に加えて、さら
に２つのケースがテーブルには含まれている。AIRと、M
IR′である。

【０１０１】既に説明したように、古い値の投機的ロー
ド（MIR′のように）に代えて、条件的ストアを補償コ
ードで取り扱う場合、害のないアドレスへとデスティネ
ーション・アドレスを条件的に変えてしまう（アドレス
ジャミングとして知られる）ことができる。この技術
は、各条件的ストアの発生についてのmov命令を用いた
投機的ロードに代替でき、従って、資源利用特性がＭか
らＡへと変化する。この結果はMIR′′である。MIR+
（図１０）では、SPARC（商標）-Ｖ９の強化の一部であ
る、分岐テストとプレディケート・ストアとが用いられ
る。

【表３】 表３：種々のケースでのクラスの利用状態

【０１０２】MIIを演算するには、表４，５にまとめら
れているような、２つの異なるディスパッチモデルが配
慮される。パイプミックス（pipe mix）と発行幅（スカ
ラ度）とのモデルが、(2A 1F 2M)のような表記で示され
る。これは、２つのＡ処理と、１つのＦ処理と、２つの
Ｍ処理とが互いにグループ化され、１サイクルの間に発
行されることを示している。MIIの演算に加えられる各
タームは、対応する資源の扱いの元に示されている。こ
れらのエントリは、どの資源がクリティカルで、資源利
用がどれだけよく平均化されているかを識別する。

【０１０３】完全に保護された仮想的SPARC（商標）-Ｖ
９（AIR）でのプレディケート実行（ＰＥ）と、SPARC
（商標）-Ｖ９（種々のMIR）でのスタティックな投機
（ＳＳ）との間のパフォーマンスの差は、予期した通り
に資源が加えられることで低減する。特に、MIR+/AIRの
比は、MIIにおいて、(2A 1F 1M)についての1.2（9/7.
5）から(2A 1F 2M)についての0.93(7/7.5)へと低減す
る。すなわち、モデル(2A 1F 2M)については、２０％の
パフォーマンス差が消える。追加的な要因が、例えば保
護アーキテクチャにおける語長の増大による命令フェッ
チレートの変化などを考慮に入れると、ＰＥとＳＳとの
間のパフォーマンスの差は、現実的には実質的に無視で
きるものとなる。もちろん、適切なコンパイラとシミュ
レータとを用いた大規模な実験が必要である。

【０１０４】適用しようとする適切な変換を選択するこ
とで、すぐに複雑になってしまうことに注意されたい。
例えば、条件的ストアのための２つの異なるアプローチ
の間の選択については、一方か他方かは、資源の利用態
様と、利用可能な資源とによく依存している。たとえ既
に述べたMIR′のような小さな例でも、MIR′′よりも、
ある場合には優れているが、他の場合はそうでないとい
うことがある。このような問題は、すべての選択が行わ
れる前に、選択の最終的な結果に関する知識が要求され
るという共通した特性を有している。力任せの（brute
force）バックトラッキングによるアプローチを避ける
ためには、大規模な実験に基づく発見的な方法による必
要がある。

【０１０５】MIIの表に、7.5のような端数のある数が含
まれていることにも注意されたい。このような場合に
は、モジュロ・スケジューリングが行われる前に、ルー
プ本体を展開する（アンロールする）という扱いがされ
る。これによると、多くの場合、端数値が含まれている
よりも効果的に優れた結果に結びつく。これは、アンロ
ールされたループでは、ループ・カウント・コードと他
の命令コードとが繰り返しごとに１度だけ繰り返される
だけとなるからである。

【表４】 (2A 1F 1M)モデルのMII

【表５】 (2A 1F 2M)モデルのMII

【０１０６】RK技術は、完全に保護されたアーキテクチ
ャにおけるプレディケート実行（ＰＥ）を、保護されて
いないアーキテクチャにおけるスタティックな投機（Ｓ
Ｓ）に変換する。実例を挙げて説明し、分析したとお
り、ＳＳとＰＥとの間のパフォーマンス差は、現在のSP
ARC（商標）-Ｖ９アーキテクチャをいくつかの方法で強
化することで、縮まる。これらの強化には、よく知られ
ている、プレディケートされたストアや、制御投機ロー
ドが含まれる。さらに、新しい命令、すなわち分岐テス
トも好ましい。

【０１０７】分岐テストとプレディケートされたストア
とにより、「ナローな」モデルである(2A 1F 1M)では、
ＳＳのパフォーマンスは、ＰＥの２０％以内になる。こ
の差は、発行幅が「ワイドな」モデルである(2A 1F 2M)
に拡大されると消える。これは、投機のオーバーヘッド
（命令数の増大）が発行スロットの増大に吸収されたた
めに起きる。投機のオーバーヘッドは従って、発行幅
（スカラ度）が増大するにつれて減少するというパフォ
ーマンス上の効果を有する。

【０１０８】浮動小数点コード（tbfx）の分岐テスト
と、整数コード（tbx）の分岐テストという２つの種類
がある。分岐テスト命令、 tb<x> icc#or#xcc,%rd は、整数条件コード%icc又は%xccを特定の条件<x>の下
でテストし、真（または偽）のときに、デスティネーシ
ョン・レジスタ%rdを１（または０）にセットする。浮
動小数点型のtbf<x>は、同様の動作をする。条件<x>
は、SPARC（商標）アーキテクチャ・マニュアル（バー
ジョン９）に特定されているような分岐命令に関連する
多くのうちの一つである。これらの分岐テスト命令の効
果は、所定の分岐条件を特定のデスティネーション・レ
ジスタ%rdのブーリアン値に変換することである。

【０１０９】AIRでは、２つのソース・オペランドを用
いた抽象的態様が用いられる。例えば、 P7=tfbe(t114,0) といったものである。

【０１１０】２つのソース・オペランドの分岐テスト
は、２つ目のソース・オペランドが条件が反転されてい
るか否かを表すものとして使い、１つのソース・オペラ
ンドを伴う、定められた（proposed）命令にマップされ
る。例えば、上の命令tfbe(t114,0)は、条件「等しい」
を「等しくない」に反転することで、 tfbne t114,P7 にマップされる。

【０１１１】これらの命令は、プレディケートを定義す
る命令として使われる。さらに、プレディケート値は、
汎用レジスタに置かれるので、完全な論理命令セットの
サポートのない、専用のプレディケート・レジスタを用
いる場合とは異なり、論理命令セットの全体が、一般的
な処理として利用可能である。完全な論理命令のサポー
トにより、プレディケート・コードを最適化して、ブー
リアン表現による最適化の処理を可能としている。

【０１１２】本実施形態の利点は、次のうちの一つ以上
を含む。一又はそれ以上の実施形態では、本発明の態様
として、完全なプレディケート・アーキテクチャのパフ
ォーマンスを得ながら、既存のアーキテクチャのISA変
化を最小にする代替的アプローチが提供される。

【０１１３】RK/Sparcの方法は、完全な保護アーキテク
チャを伴うプレディケート実行を、完全な保護サポート
なしのスタティックな投機に変換できるようにする。こ
の技術は、既存のSPARC（商標）-Ｖ９に数少ない強化を
加え、既存の命令セットアーキテクチャへの影響を軽減
しながら、当該強化されたSPARC（商標）-Ｖ９上で、プ
レディケート実行のパフォーマンスの利益を得られるよ
うにする。これらのSPARC（商標）-Ｖ９への強化は、分
岐テストといった新たな命令のクラスを含む。分岐テス
トは、条件コードに基づく分岐条件を汎用レジスタ上の
ブーリアン・データに変換し、それにより「最適な」コ
ードの生成に、完全な論理命令セットが利用できるよう
にする。

【０１１４】用いられている分析と変換との質に決定的
に依存したパフォーマンス・ゲインが達成される。RK/S
parcの方法では、従って、新たに、記号的分析（カバ
ー）に基づく強力なプレディケート・コードの最適化技
術が含まれる。この技術は、一般的かつ拡張可能で、内
在する（in nature）テキストの書き換えなどの他の問
題に対処する際に容易に適合できるようになっている。

【０１１５】本発明は、限られた数の実施形態を参照し
ながら説明されたが、当業者であれば、ここに開示され
た発明の範囲から逸脱することなく、他の実施形態も例
示できる。従って、発明の範囲は、特許請求の範囲を基
礎として定められるべきものである。

【図面の簡単な説明】

【図１】 従来のコンピュータシステムのブロック図で
ある。

【図２】 本発明の実施の形態のブロック図である。

【図３】 本発明の実施の形態に関する処理を表すフロ
ーチャート図である。

【図４】 最も内側のループを表す説明図である。

【図５】 If-変換に先だつループの本体の内部表現を
表す説明図である。

【図６】 抽象的なIR、AIRにおいてプレディケートさ
れたループの本体を表す説明図である。

【図７】 機械IR、MIRに変換されたループ本体を表す
説明図である。

【図８】 機械IR、MIR′として調整されたループ本体
を表す説明図である。

【図９】 深さ２のカバーノードn16の部分グラフを表
す説明図である。

【図１０】 調整されたループ本体、MIR+における分岐
テストの効果を表す説明図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/38 ３７０ Ｇ０６Ｆ 9/44 ３２２Ｆ Ｆターム(参考） 5B013 BB03 BB18 DD00 5B033 AA02 AA10 BD01 BE00 CA03 CA09 5B081 CC21 CC24

Claims (23)

【特許請求の範囲】
1. 【請求項１】 拡張可能なルールベースのプレディケー
   ト・コードの最適化技法であって、 抽象内部表現をif-変換し、 if-変換の結果を機械表現へマッピングする、 ことを含む技法。
2. 【請求項２】 請求項１に記載の技法であって、さら
   に、 マッピングされたif-変換からプレディケートを除去す
   ることを含む、技法。
3. 【請求項３】 請求項１に記載の技法であって、プレデ
   ィケートの除去であって、 インタープリテーションによりプレディケート定義命令
   を除去することを含む、技法。
4. 【請求項４】 請求項１に記載の技法であって、プレデ
   ィケートの除去であって、 安全な命令の保護プレディケートを投機により除去する
   ことを含む、技法。
5. 【請求項５】 請求項１に記載の技法であって、プレデ
   ィケートの除去であって、 安全でない命令の保護プレディケートを補償により除去
   することを含む、技法。
6. 【請求項６】 請求項１に記載の技法であって、プレデ
   ィケートの除去であって、 適切でない命令の保護プレディケートを逆if-変換によ
   り除去することを含む、技法。
7. 【請求項７】 請求項１に記載の技法であって、さら
   に、 機械表現を最適化することを含む、技法。
8. 【請求項８】 プレディケート・コードの最適化のため
   の拡張可能なルールベースのシステムであって、 命令を実行するプロセッサと、 命令であって、 プレディケートを定義し、 分岐命令をテストし、 当該テストの結果に基づき分岐命令のプレディケートを
   設定する命令と、 を含む、システム。
9. 【請求項９】 プレディケート・コードの最適化のため
   の拡張可能なルールベースの方法であって、 プレディケートを定義し、 分岐命令をテストし、 当該テストの結果に基づき分岐命令について定められた
   プレディケートを選択的に設定すること、 を含む方法。
10. 【請求項１０】 プレディケート・コードを最適化する
    装置であって、 抽象内部表現をif-変換する手段と、 if-変換を機械命令にマッピングする手段と、 を含む、装置。
11. 【請求項１１】 請求項１０に記載の装置であって、 マッピングされたif-変換からプレディケートを除去す
    る手段、 を含む、装置。
12. 【請求項１２】 請求項１０に記載の装置であって、プ
    レディケートの除去であって、 インタープリテーションによりプレディケート定義命令
    を除去する手段を含む、装置。
13. 【請求項１３】 請求項１０に記載の装置であって、プ
    レディケートの除去であって、 安全な命令の保護プレディケートを投機により除去する
    手段を含む、装置。
14. 【請求項１４】 請求項１０に記載の装置であって、プ
    レディケートの除去であって、 安全でない命令の保護プレディケートを補償により除去
    する手段を含む、装置。
15. 【請求項１５】 請求項１０に記載の装置であって、プ
    レディケートの除去であって、 適切でない命令の保護プレディケートを逆if-変換によ
    り除去する手段を含む、装置。
16. 【請求項１６】 請求項１０に記載の装置であって、さ
    らに、 機械表現を最適化する手段、を含む装置。
17. 【請求項１７】 プレディケート・コードの最適化のた
    めの拡張可能なルールベースの技法であって、 抽象内部表現をif-変換し、 if-変換を機械表現にマッピングし、 マッピングされたif-変換からプレディケートを除去
    し、 プレディケートの除去において、 インタープリテーションによりプレディケート定義命令
    を除去し、 安全な命令の保護プレディケートを投機により除去し、 安全でない命令の保護プレディケートを補償により除去
    し、 適切でない命令の保護プレディケートを逆if-変換によ
    り除去し、 機械表現を最適化すること、 を含む、技法。
18. 【請求項１８】 明示的なプレディケート・ハードウエ
    アを用いずに、プレディケート実行をサポートする技法
    であって、 分岐テスト命令の実装を含む、技法。
19. 【請求項１９】 請求項１８に記載の技法であって、分
    岐テスト命令は、条件コードに基づく分岐条件を、ブー
    リアン・データに変換して汎用レジスタに格納し、これ
    により、最適化コードの生成に完全な論理命令セットを
    利用可能とした、技法。
20. 【請求項２０】 明示的なプレディケート・ハードウエ
    アを用いずに、プレディケート実行をサポートするシス
    テムであって、 命令を実行するプロセッサと、 命令であって、 条件コードに基づく分岐命令を、ブーリアン・データに
    変換して汎用レジスタに格納し、これにより、最適化コ
    ードの生成に完全な論理命令セットを利用可能とし、 分岐に含まれる、投機に適さない命令のセットを保護す
    る命令、を含む、システム。
21. 【請求項２１】 明示的なプレディケート・ハードウエ
    アを用いずに、プレディケート実行をサポートする方法
    であって、 分岐テスト命令の実装を含む、方法。
22. 【請求項２２】 請求項２１に記載の方法であって、分
    岐テスト命令は、条件コードに基づく分岐条件を、ブー
    リアン・データに変換して汎用レジスタに格納し、これ
    により、最適化コードの生成に完全な論理命令セットを
    利用可能とした、方法。
23. 【請求項２３】 明示的なプレディケート・ハードウエ
    アを用いずに、プレディケート実行をサポートする装置
    であって、 分岐テスト命令を実装した手段と、 当該実装された分岐テスト命令を用いてプレディケート
    を除去する手段と、を含む、装置。