JP2002305216A - Semiconductor device and production method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、ＴＡＢ実装時にパッシベー
ション膜へのクラックの発生を抑制できる半導体装置及
びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same capable of suppressing generation of cracks in a passivation film during TAB mounting.
【０００２】[0002]
【従来の技術】図７（ａ）は、従来の半導体装置を示す
平面図であり、図７（ｂ）は、図７（ａ）に示す７ｂ−
７ｂ線に沿った断面図である。2. Description of the Related Art FIG. 7A is a plan view showing a conventional semiconductor device, and FIG. 7B is a plan view showing a semiconductor device shown in FIG.
It is sectional drawing which followed the 7b line.
【０００３】図７（ａ），（ｂ）に示すように、シリコ
ン基板（図示せず）上に層間絶縁膜１１１を形成した
後、この層間絶縁膜１１１上にスパッタ法によりＡｌ合
金膜を堆積する。次に、このＡｌ合金膜上にフォトレジ
スト膜（図示せず）を塗布し、このフォトレジスト膜を
露光、現像することにより、Ａｌ合金膜上にはレジスト
パターンが形成される。この後、このレジストパターン
をマスクとしてＡｌ合金膜をエッチングすることによ
り、層間絶縁膜１１１上にはＡｌ合金パッド１１２及び
Ａｌ合金配線（図示せず）が形成される。Ａｌ合金パッ
ド１１２はＡｌ合金配線を介して図示せぬ半導体素子に
電気的に接続されている。As shown in FIGS. 7A and 7B, after an interlayer insulating film 111 is formed on a silicon substrate (not shown), an Al alloy film is deposited on the interlayer insulating film 111 by a sputtering method. I do. Next, a photoresist film (not shown) is applied on the Al alloy film, and the photoresist film is exposed and developed to form a resist pattern on the Al alloy film. Thereafter, the Al alloy film is etched using the resist pattern as a mask, thereby forming an Al alloy pad 112 and an Al alloy wiring (not shown) on the interlayer insulating film 111. The Al alloy pad 112 is electrically connected to a semiconductor element (not shown) via an Al alloy wiring.
【０００４】この後、Ａｌ合金パッド１１２及び層間絶
縁膜１１１の上にシリコン窒化膜などからなるパッシベ
ーション膜１１３を堆積する。次に、このパッシベーシ
ョン膜１１３をエッチングすることにより、パッシベー
ション膜１１３にＡｌ合金パッド１１２の上に位置する
開口部を形成する。この後、この開口部内及びパッシベ
ーション膜１１３を含む全面上にＴｉＷなどからなるア
ンダーバンプメタル層１１４を形成する。Thereafter, a passivation film 113 made of a silicon nitride film or the like is deposited on the Al alloy pad 112 and the interlayer insulating film 111. Next, by etching this passivation film 113, an opening located above Al alloy pad 112 is formed in passivation film 113. Thereafter, an under bump metal layer 114 made of TiW or the like is formed in the opening and on the entire surface including the passivation film 113.
【０００５】次に、このアンダーバンプメタル層１１４
の上にレジスト膜（図示せず）を塗布し、このレジスト
膜を露光、現像する。これにより、アンダーバンプメタ
ル層１１４上には、Ａｌ合金パッド１１２上に位置する
バンプ形成領域に開口部を有するレジストパターンが形
成される。この後、このレジストパターンをマスクとし
てアンダーバンプメタル層１１４の上に金属メッキ法に
よりＡｕバンプ１１５を形成する。次に、レジストパタ
ーンを剥離し、Ａｕバンプ１１５をマスクとしてアンダ
ーバンプメタル層１１４をエッチングする。これによ
り、Ａｕバンプ１１５の下に位置するアンダーバンプメ
タル層１１４が残され、それ以外のアンダーバンプメタ
ル層は除去される。Next, the under bump metal layer 114
A resist film (not shown) is applied on the substrate, and the resist film is exposed and developed. As a result, a resist pattern having an opening in the bump formation region located on the Al alloy pad 112 is formed on the under bump metal layer 114. Thereafter, using this resist pattern as a mask, an Au bump 115 is formed on the under bump metal layer 114 by a metal plating method. Next, the resist pattern is removed, and the under bump metal layer 114 is etched using the Au bump 115 as a mask. As a result, the under bump metal layer 114 located below the Au bump 115 is left, and the other under bump metal layer is removed.
【０００６】この後、上記半導体装置にＴＡＢ(Tape Au
tomated Bonding)実装を行う。すなわち、テープ上に形
成したＣｕ薄膜パターンにＳｎメッキしたリード１１６
をＡｕバンプ１１５上に置き、リード１１６とＡｕバン
プ１１５を４５０℃〜５００℃程度に加熱し、リード単
位面積当り０．１〜０．００１ｇ／μｍ2の荷重をかけ
て加圧圧着する。これにより、ＡｕとＳｎを共晶化させ
てリード１１６がＡｕバンプ１１５にボンディングされ
る。このようにしてＴＡＢ実装を行う。After that, TAB (Tape Au) is added to the semiconductor device.
tomated Bonding) implementation. That is, the leads 116 obtained by Sn-plating the Cu thin film pattern formed on the tape
Is placed on the Au bump 115, the lead 116 and the Au bump 115 are heated to about 450 ° C. to 500 ° C., and pressure-bonded under a load of 0.1 to 0.001 g / μm 2 per unit area of the lead. Thereby, Au and Sn are eutecticized, and the lead 116 is bonded to the Au bump 115. In this way, TAB mounting is performed.
【０００７】[0007]
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、Ａｕバンプ１１５を比較的に純度が低
く硬度の大きいＡｕにより構成しており、このＡｕの純
度は９９．８〜９９．９重量％である。このため、上記
ＴＡＢ実装においてＡｕバンプ１１５に圧力が加えられ
た際、その圧力衝撃がＡｕバンプ１１５を介してパッシ
ベーション膜１１３に伝わり、このパッシベーション膜
１１３にクラック１１３ａが発生することがある。つま
り、Ａｕバンプ１１５の硬度が大きいため、上記圧力衝
撃をＡｕバンプ１１５の変形により緩和することができ
ず、該圧力衝撃の大部分がＡｕバンプ１１５を介してパ
ッシベーション膜１１３に伝わってしまう。その結果、
パッシベーション膜１１３に応力が集中してクラック１
１３ａが生じることがある。このクラック１１３ａから
パッシベーション膜１１３内に水分が入り込み、Ａｌ合
金パッド１１２を腐食させることがある。また、大きな
クラック１１３ａが生じるとパッシベーション膜１１３
ごとＡｌ合金パッド１１２が剥がれてしまうことがあ
る。従って、このようなクラックが発生すると実装信頼
性が低下してしまう。In the above-mentioned conventional semiconductor device, the Au bump 115 is made of Au having relatively low purity and high hardness, and the purity of Au is 99.8 to 99.9. % By weight. For this reason, when pressure is applied to the Au bump 115 in the TAB mounting, the pressure impact is transmitted to the passivation film 113 via the Au bump 115, and a crack 113a may be generated in the passivation film 113. That is, since the hardness of the Au bump 115 is large, the pressure impact cannot be reduced by the deformation of the Au bump 115, and most of the pressure impact is transmitted to the passivation film 113 via the Au bump 115. as a result,
Stress concentrates on the passivation film 113 and cracks 1
13a may occur. Water may enter the passivation film 113 from the crack 113a and corrode the Al alloy pad 112. Also, when a large crack 113a occurs, the passivation film 113
In some cases, the Al alloy pad 112 may come off. Therefore, when such cracks occur, the mounting reliability decreases.
【０００８】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、パッシベーション膜への
クラックの発生を抑制することにより、ＴＡＢ実装の信
頼性を向上させた半導体装置及びその製造方法を提供す
ることにある。The present invention has been made in view of the above circumstances, and has as its object to reduce the occurrence of cracks in a passivation film, thereby improving the reliability of TAB mounting. It is to provide a manufacturing method thereof.
【０００９】[0009]
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、絶縁膜上に形成された
パッドと、このパッド上に形成されたパッシベーション
膜と、このパッシベーション膜に形成された、パッド上
に位置する開口部と、この開口部内に形成されたアンダ
ーバンプメタル層と、このアンダーバンプメタル層上に
形成されたバンプと、を具備し、上記バンプは上部層と
下部層により構成されており、上部層は下部層の材料に
比べて硬度の小さい材料により形成されていることを特
徴とする。In order to solve the above problems, a semiconductor device according to the present invention comprises a pad formed on an insulating film, a passivation film formed on the pad, and a pad formed on the pad. An opening located on the pad, an under-bump metal layer formed in the opening, and a bump formed on the under-bump metal layer, wherein the bump is an upper layer and a lower layer. Wherein the upper layer is made of a material having a lower hardness than the material of the lower layer.
【００１０】上記半導体装置によれば、バンプを硬度の
異なる材料で積層構造とし、バンプの上部層を下部層よ
り硬度の小さい材料で形成している。このため、ＴＡＢ
実装においてバンプに圧力が加えられた際、その圧力衝
撃を硬度の小さい材料からなるバンプの上部層と硬度の
大きい材料からなるバンプの下部層によって吸収して緩
和することができる。つまり、バンプを均一な材料で形
成する場合に比べてバンプを介してパッシベーション膜
に伝わる圧力衝撃を低減することができ、パッシベーシ
ョン膜への応力集中を抑制できる。その結果、パッシベ
ーション膜にクラックが発生することを抑制することが
でき、それにより、ＴＡＢ実装の信頼性を向上させるこ
とができる。According to the above-described semiconductor device, the bumps have a laminated structure with materials having different hardnesses, and the upper layers of the bumps are formed of a material having a lower hardness than the lower layers. For this reason, TAB
When pressure is applied to the bumps during mounting, the pressure impact can be absorbed and mitigated by the upper layer of the bump made of a material having a low hardness and the lower layer of the bump made of a material having a high hardness. That is, the pressure shock transmitted to the passivation film via the bump can be reduced as compared with the case where the bump is formed of a uniform material, and the concentration of stress on the passivation film can be suppressed. As a result, generation of cracks in the passivation film can be suppressed, thereby improving the reliability of TAB mounting.
【００１１】また、本発明に係る半導体装置において
は、上記上部層がＡｕにより形成され、上記下部層が上
部層のＡｕより純度の低いＡｕにより形成されているこ
とも可能である。In the semiconductor device according to the present invention, the upper layer may be formed of Au, and the lower layer may be formed of Au having a lower purity than Au of the upper layer.
【００１２】本発明に係る半導体装置の製造方法は、絶
縁膜上にパッドを形成する工程と、このパッド上にパッ
シベーション膜を形成する工程と、このパッシベーショ
ン膜に、パッド上に位置する開口部を形成する工程と、
この開口部内及びパッシベーション膜上にアンダーバン
プメタル層を形成する工程と、このアンダーバンプメタ
ル層上に、バンプ上に開口部を有するレジスト膜を形成
する工程と、このレジスト膜をマスクとしてアンダーバ
ンプメタル層上に下部層を形成する工程と、レジスト膜
をマスクとして下部層上に上部層を形成する工程と、を
具備し、上部層と下部層によりバンプが形成されてお
り、上部層は下部層の材料に比べて硬度の小さい材料に
より形成されていることを特徴とする。In a method of manufacturing a semiconductor device according to the present invention, a step of forming a pad on an insulating film, a step of forming a passivation film on the pad, and forming an opening located on the pad in the passivation film. Forming,
A step of forming an under bump metal layer in the opening and on the passivation film, a step of forming a resist film having an opening on the bump on the under bump metal layer, and a step of forming an under bump metal layer using the resist film as a mask. Forming a lower layer on the layer, and forming an upper layer on the lower layer using the resist film as a mask, wherein a bump is formed by the upper layer and the lower layer, and the upper layer is a lower layer. It is characterized by being formed of a material having a lower hardness than that of the above material.
【００１３】また、本発明に係る半導体装置の製造方法
においては、上記上部層がＡｕにより形成され、上記下
部層が上部層のＡｕより純度の低いＡｕにより形成され
ていることも可能である。In the method of manufacturing a semiconductor device according to the present invention, the upper layer may be formed of Au, and the lower layer may be formed of Au having a lower purity than Au of the upper layer.
【００１４】[0014]
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。図１（ａ）は、本発明の
実施の形態による半導体装置を示す平面図であり、図１
（ｂ）は、図１（ａ）に示す１ｂ−１ｂ線に沿った断面
図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1A is a plan view showing a semiconductor device according to an embodiment of the present invention.
FIG. 2B is a cross-sectional view taken along line 1b-1b shown in FIG.
【００１５】図１（ａ），（ｂ）に示すように、層間絶
縁膜１１上にはＡｌ合金パッド１２が形成されており、
このＡｌ合金パッド１２はＡｌ合金配線（図示せず）を
介して半導体素子（図示せず）に電気的に接続されてい
る。Ａｌ合金パッド１２上にはパッシベーション膜１３
が形成されており、このパッシベーション膜１３にはＡ
ｌ合金パッド１２上に位置する開口部が形成されてい
る。この開口部内にはＴｉＷなどからなるアンダーバン
プメタル層１４が形成されており、このアンダーバンプ
メタル層１４上にはバンプ１９が形成されている。この
バンプ１９にはＴＡＢ実装によりリード１６がボンディ
ングされている。As shown in FIGS. 1A and 1B, an Al alloy pad 12 is formed on an interlayer insulating film 11,
The Al alloy pad 12 is electrically connected to a semiconductor element (not shown) via an Al alloy wiring (not shown). Passivation film 13 on Al alloy pad 12
Are formed on the passivation film 13.
An opening located on the alloy pad 12 is formed. An under bump metal layer 14 made of TiW or the like is formed in the opening, and a bump 19 is formed on the under bump metal layer 14. The leads 16 are bonded to the bumps 19 by TAB mounting.
【００１６】バンプ１９は、上部層１８と下部層１７か
らなる積層構造により構成されている。その上部層１８
は従来のバンプに比べて硬度の小さい材料により形成さ
れ、その下部層１７は上部層１８に比べて硬度の大きい
材料により形成されている。具体例としては、上部層１
８がＡｕにより形成されており、下部層１７が上部層の
Ａｕより純度の低いＡｕにより形成されていることが好
ましい。上部層１８のＡｕの純度は９９．９８〜９９．
９９重量％であり、下部層１７のＡｕの純度は９９．８
〜９９．９重量％であることが好ましい。The bump 19 has a laminated structure including an upper layer 18 and a lower layer 17. Its upper layer 18
The lower layer 17 is formed of a material having a higher hardness than that of the upper layer 18. As a specific example, the upper layer 1
8 is preferably made of Au, and the lower layer 17 is preferably made of Au having a lower purity than Au of the upper layer. The purity of Au in the upper layer 18 is 99.98 to 99.98.
99% by weight, and the purity of Au in the lower layer 17 was 99.8%.
Preferably, it is ９９99.9% by weight.
【００１７】ただし、上部層１８と下部層１７はＡｕ以
外の材料を用いることも可能であり、例えば銀、銅、ニ
ッケル、クロムなどの材料を用いることも可能である。However, the upper layer 18 and the lower layer 17 can be made of a material other than Au, for example, a material such as silver, copper, nickel, and chromium.
【００１８】次に、図１に示す半導体装置の製造方法に
ついて説明する。図２〜図６は、本発明の実施の形態に
よる半導体装置の製造方法を示す断面図である。Next, a method of manufacturing the semiconductor device shown in FIG. 1 will be described. 2 to 6 are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【００１９】まず、図２に示すように、シリコン基板
（図示せず）上にＣＶＤ(Chemical Vapor Deposition)
法によりシリコン酸化膜などの層間絶縁膜１１を堆積す
る。この後、この層間絶縁膜１１上にスパッタ法により
Ａｌ合金膜を堆積する。次に、このＡｌ合金膜上にフォ
トレジスト膜（図示せず）を塗布し、このフォトレジス
ト膜を露光、現像することにより、Ａｌ合金膜上にはレ
ジストパターンが形成される。この後、このレジストパ
ターンをマスクとしてＡｌ合金膜をエッチングすること
により、層間絶縁膜１１上にはＡｌ合金パッド１２及び
Ａｌ合金配線（図示せず）が形成される。Ａｌ合金パッ
ド１２はＡｌ合金配線を介して図示せぬ半導体素子に電
気的に接続されている。First, as shown in FIG. 2, a CVD (Chemical Vapor Deposition) is formed on a silicon substrate (not shown).
An interlayer insulating film 11 such as a silicon oxide film is deposited by a method. Thereafter, an Al alloy film is deposited on the interlayer insulating film 11 by a sputtering method. Next, a photoresist film (not shown) is applied on the Al alloy film, and the photoresist film is exposed and developed to form a resist pattern on the Al alloy film. Thereafter, the Al alloy film is etched using the resist pattern as a mask, thereby forming an Al alloy pad 12 and an Al alloy wiring (not shown) on the interlayer insulating film 11. The Al alloy pad 12 is electrically connected to a semiconductor element (not shown) via an Al alloy wiring.
【００２０】この後、Ａｌ合金パッド１２及び層間絶縁
膜１１の上にＣＶＤ法によりシリコン窒化膜などからな
るパッシベーション膜１３を堆積する。次に、このパッ
シベーション膜１３上にレジスト膜を塗布し、このレジ
スト膜を露光、現像することにより、パッシベーション
膜１３上にはレジストパターン２１が形成される。Thereafter, a passivation film 13 made of a silicon nitride film or the like is deposited on the Al alloy pad 12 and the interlayer insulating film 11 by a CVD method. Next, a resist film is applied on the passivation film 13, and the resist film is exposed and developed, whereby a resist pattern 21 is formed on the passivation film 13.
【００２１】次に、図３に示すように、このレジストパ
ターン２１をマスクとしてパッシベーション膜１３をエ
ッチングすることにより、パッシベーション膜１３にＡ
ｌ合金パッド１２の上に位置する開口部１３ａが形成さ
れる。この後、この開口部１３ａ内及びパッシベーショ
ン膜１３を含む全面上にスパッタ法によりＴｉＷなどか
らなるアンダーバンプメタル層１４を形成する。Next, as shown in FIG. 3, the passivation film 13 is etched by using the resist pattern 21 as a mask, so that the passivation film 13
An opening 13a located above the alloy pad 12 is formed. Thereafter, an under-bump metal layer 14 made of TiW or the like is formed in the opening 13a and on the entire surface including the passivation film 13 by a sputtering method.
【００２２】次に、このアンダーバンプメタル層１４の
上にレジスト膜を塗布し、このレジスト膜を露光、現像
する。これにより、アンダーバンプメタル層１４上に
は、Ａｌ合金パッド１２上に位置するバンプ形成領域に
開口部…２２ａを有するレジストパターン２２が形成さ
れる。Next, a resist film is applied on the under bump metal layer 14, and the resist film is exposed and developed. As a result, a resist pattern 22 having an opening 22a in the bump formation region located on the Al alloy pad 12 is formed on the under bump metal layer 14.
【００２３】この後、図４に示すように、このレジスト
パターン２２をマスクとしてアンダーバンプメタル層１
４の上に金属メッキ法によりバンプの下部層１７を形成
する。次に、レジストパターン２２をマスクとして下部
層１７の上に金属メッキ法によりバンプの上部層１８を
形成する。上部層１８及び下部層１７によりＡｕバンプ
１９が形成される。上部層１８は従来のバンプに比べて
硬度の小さいＡｕにより形成され、下部層１７は上部層
１８に比べて硬度の大きいＡｕにより形成され、上部層
１８は下部層１７のＡｕより純度の高いＡｕにより形成
される。Thereafter, as shown in FIG. 4, the under bump metal layer 1 is
The lower layer 17 of the bump is formed on the substrate 4 by a metal plating method. Next, using the resist pattern 22 as a mask, the upper layer 18 of the bump is formed on the lower layer 17 by metal plating. An Au bump 19 is formed by the upper layer 18 and the lower layer 17. The upper layer 18 is formed of Au having a lower hardness than the conventional bump, the lower layer 17 is formed of Au having a higher hardness than the upper layer 18, and the upper layer 18 is Au having a higher purity than Au of the lower layer 17. Formed by
【００２４】次に、図５に示すように、レジストパター
ン２２を剥離し、Ａｕバンプ１９をマスクとしてアンダ
ーバンプメタル層１４をエッチングする。これにより、
Ａｕバンプ１９の下に位置するアンダーバンプメタル層
１４が残され、それ以外のアンダーバンプメタル層は除
去される。Next, as shown in FIG. 5, the resist pattern 22 is peeled off, and the under bump metal layer 14 is etched using the Au bump 19 as a mask. This allows
The under bump metal layer 14 located under the Au bump 19 is left, and the other under bump metal layer is removed.
【００２５】この後、図６に示すように、上記半導体装
置にＴＡＢ実装を行う。すなわち、テープ上に形成した
Ｃｕ薄膜パターンにＳｎメッキしたリード１６をＡｕバ
ンプ１９上に置き、リード１６とＡｕバンプ１９を４５
０℃〜５００℃程度に加熱し、リード単位面積当り０．
１〜０．００１ｇ／μｍ2の荷重をかけて加圧圧着す
る。これにより、ＡｕとＳｎを共晶化させてリード１６
がＡｕバンプ１９にボンディングされる。このようにし
てＴＡＢ実装を行う。Thereafter, as shown in FIG. 6, TAB mounting is performed on the semiconductor device. That is, the lead 16 obtained by Sn-plating the Cu thin film pattern formed on the tape is placed on the Au bump 19, and the lead 16 and the Au bump 19 are
Heat to about 0 ° C. to 500 ° C., and heat up to 0.degree.
A pressure of 1 to 0.001 g / μm 2 is applied under pressure and pressure. As a result, Au and Sn are eutecticized to form the lead 16.
Are bonded to the Au bumps 19. In this way, TAB mounting is performed.
【００２６】上記実施の形態によれば、バンプ１９を硬
度の異なる材料で積層構造とし、バンプの上部層１８を
下部層１７より硬度の小さい材料で形成している。この
ため、ＴＡＢ実装においてバンプ１９に圧力が加えられ
た際、その圧力衝撃を硬度の小さい材料からなるバンプ
の上部層１８と硬度の大きい材料からなるバンプの下部
層１７によって吸収して緩和することができる。従っ
て、バンプ１９を介してパッシベーション膜１３に伝わ
る圧力衝撃を低減することができ、パッシベーション膜
への応力集中を抑制できる。その結果、パッシベーショ
ン膜１３にクラックが発生することを抑制することがで
き、それにより、ＴＡＢ実装の信頼性を向上させること
ができる。According to the above embodiment, the bump 19 has a laminated structure of materials having different hardnesses, and the upper layer 18 of the bump is formed of a material having a lower hardness than the lower layer 17. For this reason, when pressure is applied to the bump 19 in the TAB mounting, the pressure impact is absorbed and mitigated by the upper layer 18 of the bump made of a material having a low hardness and the lower layer 17 of the bump made of a material having a high hardness. Can be. Therefore, the pressure shock transmitted to the passivation film 13 via the bump 19 can be reduced, and the concentration of stress on the passivation film can be suppressed. As a result, generation of cracks in the passivation film 13 can be suppressed, thereby improving the reliability of TAB mounting.
【００２７】尚、本発明は上記実施の形態に限定され
ず、本発明の主旨を逸脱しない範囲内で種々変更して実
施することが可能である。例えば、ＴＡＢ実装時の加熱
温度、加圧する荷重などの条件は種々変更して実施する
ことも可能である。It should be noted that the present invention is not limited to the above embodiment, but can be implemented with various modifications without departing from the spirit of the present invention. For example, the conditions such as the heating temperature and the load to be applied at the time of mounting the TAB can be variously changed.
【００２８】[0028]
【発明の効果】以上説明したように本発明によれば、バ
ンプを硬度の異なる材料で積層構造とし、バンプの上部
層を下部層より硬度の小さい材料で形成している。した
がって、パッシベーション膜へのクラックの発生を抑制
することができ、それにより、ＴＡＢ実装の信頼性を向
上させた半導体装置及びその製造方法を提供することが
できる。As described above, according to the present invention, the bumps have a laminated structure of materials having different hardnesses, and the upper layers of the bumps are formed of a material having a lower hardness than the lower layers. Therefore, it is possible to suppress the occurrence of cracks in the passivation film, thereby providing a semiconductor device with improved reliability of TAB mounting and a method of manufacturing the same.
【図１】（ａ）は、本発明の実施の形態による半導体装
置を示す平面図であり、（ｂ）は、（ａ）に示す１ｂ−
１ｂ線に沿った断面図である。FIG. 1A is a plan view illustrating a semiconductor device according to an embodiment of the present invention, and FIG.
It is sectional drawing which followed the 1b line.
【図２】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。FIG. 2 is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention;
【図３】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図２の次の工程を示す断面図であ
る。FIG. 3 is a sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention, showing a step subsequent to FIG. 2;
【図４】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図３の次の工程を示す断面図であ
る。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, which shows the step subsequent to FIG. 3;
【図５】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図４の次の工程を示す断面図であ
る。FIG. 5 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the embodiment of the present invention, which shows the step subsequent to FIG. 4;
【図６】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図５の次の工程を示す断面図であ
る。FIG. 6 is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention, which illustrates the next step of FIG. 5;
【図７】（ａ）は、従来の半導体装置を示す平面図であ
り、（ｂ）は、（ａ）に示す７ｂ−７ｂ線に沿った断面
図である。FIG. 7A is a plan view showing a conventional semiconductor device, and FIG. 7B is a cross-sectional view taken along line 7b-7b shown in FIG.
１１，１１１…層間絶縁膜 １２，１１２…Ａｌ合金パッド １３，１１３…パッシベーション膜 １３ａ…開口部 １４，１１４…アンダーバンプメタル層 １６，１１６…リード １７…下部層 １８…上部層 １９…バンプ ２１，２２…レジストパターン ２２ａ…開口部 １１３ａ…クラック １１５…Ａｕバンプ 11, 111 ... interlayer insulating film 12, 112 ... Al alloy pad 13, 113 ... passivation film 13a ... opening 14, 114 ... under bump metal layer 16, 116 ... lead 17 ... lower layer 18 ... upper layer 19 ... bump 21, 22 resist pattern 22a opening 113a crack 115 Au bump
Claims (4)
する開口部と、 この開口部内に形成されたアンダーバンプメタル層と、 このアンダーバンプメタル層上に形成されたバンプと、 を具備し、 上記バンプは上部層と下部層により構成されており、上
部層は下部層の材料に比べて硬度の小さい材料により形
成されていることを特徴とする半導体装置。A pad formed on the insulating film; a passivation film formed on the pad; an opening formed on the passivation film, the opening formed on the pad; and a pad formed in the opening. An under-bump metal layer; and a bump formed on the under-bump metal layer. The bump includes an upper layer and a lower layer, and the upper layer has a lower hardness than a material of the lower layer. A semiconductor device characterized by being formed of a material.
下部層が上部層のＡｕより純度の低いＡｕにより形成さ
れていることを特徴とする請求項１に記載の半導体装
置。2. The semiconductor device according to claim 1, wherein the upper layer is formed of Au, and the lower layer is formed of Au having a lower purity than Au of the upper layer.
を形成する工程と、 この開口部内及びパッシベーション膜上にアンダーバン
プメタル層を形成する工程と、 このアンダーバンプメタル層上に、バンプ上に開口部を
有するレジスト膜を形成する工程と、 このレジスト膜をマスクとしてアンダーバンプメタル層
上に下部層を形成する工程と、 レジスト膜をマスクとして下部層上に上部層を形成する
工程と、 を具備し、 上部層と下部層によりバンプが形成されており、上部層
は下部層の材料に比べて硬度の小さい材料により形成さ
れていることを特徴とする半導体装置の製造方法。A step of forming a pad on the insulating film; a step of forming a passivation film on the pad; a step of forming an opening located on the pad in the passivation film; A step of forming an under bump metal layer on the passivation film, a step of forming a resist film having an opening on the bump on the under bump metal layer, and a step of forming a resist film on the under bump metal layer using the resist film as a mask. Forming a layer, and forming an upper layer on the lower layer using the resist film as a mask, wherein the upper layer and the lower layer form a bump, and the upper layer is formed of a material that is smaller than the material of the lower layer. And a method of manufacturing a semiconductor device characterized by being formed of a material having low hardness.
下部層が上部層のＡｕより純度の低いＡｕにより形成さ
れていることを特徴とする請求項３に記載の半導体装置
の製造方法。4. The method according to claim 3, wherein the upper layer is formed of Au, and the lower layer is formed of Au having a lower purity than Au of the upper layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107954A JP2002305216A (en) | 2001-04-06 | 2001-04-06 | Semiconductor device and production method therefor |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001107954A JP2002305216A (en) | 2001-04-06 | 2001-04-06 | Semiconductor device and production method therefor |
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| Publication Number | Publication Date |
|---|---|
| JP2002305216A true JP2002305216A (en) | 2002-10-18 |
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| JP (1) | JP2002305216A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019021527A1 (en) * | 2017-07-27 | 2019-01-31 | 浜松ホトニクス株式会社 | Method for manufacturing optical semiconductor unit |
-
2001
- 2001-04-06 JP JP2001107954A patent/JP2002305216A/en not_active Withdrawn
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