JP2002289594A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JP2002289594A JP2001093102A JP2001093102A JP2002289594A JP 2002289594 A JP2002289594 A JP 2002289594A JP 2001093102 A JP2001093102 A JP 2001093102A JP 2001093102 A JP2001093102 A JP 2001093102A JP 2002289594 A JP2002289594 A JP 2002289594A
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Hidetaka Nanbu
英高 南部
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Nec Corp
日本電気株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a hard mask which has high reliability and simplifies the micronization.
SOLUTION: On an interlayer insulating film 3, a hard mask 4a is made of a silicon oxide film containing organic matter. Using this as an etching mask, the above interlayer insulating film 3 is dry etched to form a via hole 7. In this etching process, Cu wiring 1 is protected with a protective film 2. Then, the extraneous matter made at the sidewall of the via hole 7 is completely removed by organic peeling chemicals (chemicals where the organic solvents of a variety of amide or a variety of alcohol constitute the composition) containing ammonium fluoride. Here, the etching resistance of the hard mask 4a in the organic peeling chemicals containing ammonium fluoride constituted of a silicon oxide film containing organic matter is high. Therefore, a fine via hole 7 can be made with high accuracy.
COPYRIGHT: (C)2002,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体装置およびその製造方法に関し、特に半導体装置の製造において用いるエッチングマスクとそのエッチング後の洗浄方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof BACKGROUND OF THE INVENTION, in particular to a method for cleaning post-etch mask and its etching used in the manufacture of a semiconductor device.

【0002】 [0002]

【従来の技術】半導体素子の微細化及び高密度化は依然として精力的に進められ、現在では0.15μm程度の寸法基準で設計されたロジックデバイスあるいは1ギガビット・ダイナミック・ランダム・アクセス・メモリー(GbDRAM)のメモリデバイス等の超高集積の半導体デバイスが開発試作されている。 Miniaturization and densification of semiconductor devices still underway vigorously, now logic device or 1 gigabit dynamic random access memory that is designed in size criteria of about 0.15μm is (GbDRAM ultra highly integrated semiconductor devices such as a memory device has been developed prototype).

【0003】通常、半導体デバイスの製造では、半導体基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形成されたパターンが順次積層され、微細構造の半導体素子が形成される。 [0003] Normally, in the manufacture of semiconductor devices, a metal film on a semiconductor substrate, a semiconductor film, which is formed by various materials such as an insulating film pattern are sequentially stacked, the semiconductor device of the microstructure is formed. この半導体素子用のパターンを積層する場合には、フォトリソグラフィ工程において、前工程で形成した下層のパターンにマスク合わせ(位置合わせ)しレジストマスクを形成する。 If this stacking pattern for a semiconductor device, in the photolithography process, before the mask alignment in the lower layer pattern formed in the step (aligned) to form a resist mask. そして、上記レジストマスクを反応性イオンエッチング(RIE)のマスクにして上記材料膜を加工し上層パターンを形成する。 Then, using the resist mask as a mask for reactive ion etching (RIE) to form the upper layer pattern by processing the material film.

【0004】最近では、レジストマスクの代わりに、二酸化シリコン膜(比誘電率:3.9程度)あるいは窒化シリコン膜(比誘電率:7.5程度)のような無機絶縁材料をエッチングマスク(以下、ハードマスクという) [0004] Recently, instead of the resist mask, the silicon dioxide film (relative dielectric constant: 3.9 degree) or a silicon nitride film: an inorganic insulating material etch mask, such as (dielectric constant of about 7.5) (hereinafter , that the hard mask)
に用いて、被エッチング材料をRIEで加工する方法が必須になってきている。 Using the method of processing the etched material by RIE is becoming mandatory. これは、レジストマスクの場合よりもRIEにおいて付着物が少なくなるハードマスクの方が、半導体素子に用いるパターンの形状が制御し易くなるからである。 This is because the hard mask deposits is reduced in RIE than the resist mask, because easily control the shape of the pattern used for the semiconductor device. このようなハードマスクの使用は、 The use of such hard mask,
半導体素子が微細になるに伴い多用されるようになってきている。 Semiconductor devices have come to be widely used due to become finer.

【0005】特に、溝配線(ダマシン配線)の形成において層間絶縁膜に有機絶縁膜を用いる場合には、上記ハードマスクとして誘電率の小さなものが必要になる。 In particular, in the case of using an organic insulating film on the interlayer insulating film in the formation of the trench wiring (damascene wiring) you will need the small dielectric constant as the hard mask. 更には、層間絶縁膜に溝配線用の溝を形成する場合に、層間絶縁膜のドライエッチングにおいてエッチングストッパ層が必須になっている。 Furthermore, in the case of forming a groove for trench wiring in the interlayer insulating film, the etching stopper layer is made mandatory in the dry etching of the interlayer insulating film.

【0006】以下、図11と図12を参照して、ハードマスクを用いて多層配線用のヴィアホールを層間絶縁膜に形成する場合について説明する。 [0006] Hereinafter, with reference to FIGS. 11 and 12, the case of forming a via hole for multilayer wiring in the interlayer insulating film using the hard mask. 図11と図12は、 FIGS. 11 and 12,
Cu配線上の有機系絶縁膜である層間絶縁膜にヴィアホールを形成する工程順の略断面図である。 The interlayer insulating film is an organic insulating film on the Cu wiring is a schematic cross-sectional view order of steps of forming the via hole.

【0007】図11(a)に示すように、Cu配線10 [0007] As shown in FIG. 11 (a), Cu wiring 10
1上に炭化珪素(SiC)膜102を成膜する。 Forming a silicon carbide (SiC) film 102 on the 1. そして、このSiC膜102上に有機絶縁膜103を公知の塗布とその焼成とで形成する。 Then, an organic insulating film 103 on the SiC film 102 by a known coating and its firing. ここで、有機絶縁膜10 Here, the organic insulating film 10
3は、低誘電率となる有機系の絶縁膜である。 3 is an insulating film of an organic system comprising a low dielectric constant.

【0008】そして、この有機絶縁膜103上にプラズマ励起のCVD法で二酸化シリコン膜104を成膜し、 [0008] Then, a silicon dioxide film 104 is deposited by CVD plasma excitation on the organic insulating film 103,
その上部に公知のフォトリソグラフィ技術でレジストマスク105形成する。 Resist mask 105 is formed by a known photolithography technique thereon. ここで、レジストマスク105には、開口部106が形成される。 Here, the resist mask 105, openings 106 are formed. そして、このレジストマスク105をエッチングマスクにした公知のRIEで上記二酸化シリコン膜104をエッチングする。 Then, etching the silicon dioxide film 104 with the resist mask 105 in a known RIE with an etching mask. このR The R
IEでは、エッチングガスとして、CF 4 、O 2とAr In IE, as the etching gas, CF 4, O 2 and Ar
の混合ガスを用いる。 A mixed gas. なお、この場合のRIE装置では、2周波の高周波(RF)で上記エッチングガスがプラズマ励起される。 In RIE apparatus in this case, the etching gas is plasma-excited by the two-frequency radio frequency (RF). ここで、RIE装置はマルチチャンバーを備えている。 Here, RIE apparatus comprises a multi-chamber.

【0009】次に、上記のマルチチャンバーの別の反応室で有機絶縁膜103をドライエッチングする。 [0009] Next, dry etching the organic insulating film 103 in a separate reaction chamber of the multi-chamber. ここで、エッチングガスとしては、N 2とH 2の混合ガスあるいはNH 3 (アンモニア)ガスを用い、高周波でプラズマ励起する。 Here, as an etching gas, a mixed gas or NH 3 (ammonia) gas N 2 and H 2, plasma excited by a high frequency. この有機絶縁膜103のドライエッチングで、図11(b)に示すようにヴィアホール107が形成されると同時に、有機膜で構成されたレジストマスク105も同時にエッチング除去され、二酸化シリコン膜104が露出する。 In the dry etching of the organic insulation film 103, and at the same time via hole 107 is formed as shown in FIG. 11 (b), a resist mask 105 made of an organic film is also simultaneously etched away, exposing the silicon dioxide film 104 to. このRIE工程では、SiC膜1 In this RIE step, SiC film 1
02がエッチングストッパとして機能し、Cu配線10 02 functions as an etching stopper, Cu wiring 10
1表面をエッチングから保護する。 The first surface is protected from etching.

【0010】しかし、このヴィアホール107形成では、その側壁にシリコンおよび酸素を含有する付着物1 [0010] However, in this via-hole 107 formed deposits 1 containing silicon and oxygen on the side wall thereof
08が形成される。 08 is formed. そこで、フッ化アンモニウムを含む有機剥離薬液(アミド類、アルコール類の有機溶媒を組成物とする薬液)で洗浄処理を行う。 Therefore, organic stripping chemical containing ammonium fluoride cleaning treatment with (amides, chemical solution with an organic solvent composition of alcohols) performed. 図12(a)に示すように、この有機剥離薬液の処理で上記の付着物10 As shown in FIG. 12 (a), above deposit 10 in the processing of this organic stripping chemical
8は除去される。 8 is removed. しかし、この場合には、図12(a) However, in this case, FIG. 12 (a)
に示すように、二酸化シリコン膜104もその表面領域がエッチングされ、二酸化シリコン膜104aのようになる。 As shown in, the silicon dioxide film 104 is also etched its surface area, so that the silicon dioxide film 104a. このために、ヴィアホール107の間口領域の有機絶縁膜103が露出するようになる。 For this, the organic insulating film 103 Frontage region of the via hole 107 is exposed.

【0011】次に、上記二酸化シリコン膜104aをエッチングマスクにして、ヴィアホール107の底部にあるSiC膜102をドライエッチングする。 [0011] Next, the silicon dioxide film 104a as an etching mask, the SiC film 102 at the bottom of the via hole 107 is dry-etched. ここで、エッチング装置は、上記のマルチチャンバーを有するRI Here, an etching apparatus, RI having the above multi-chamber
E装置である。 Is an E unit. このSiC膜102のエッチングガスは、CH 22 、O 2 、Arの混合ガスにN 2を添加したものであり、これをプラズマ励起してドライエッチングする。 Etching gas of the SiC film 102 is obtained by adding N 2 in the mixed gas of CH 2 F 2, O 2, Ar, which is dry-etched by plasma excitation.

【0012】このSiC膜102のドライエッチング後では、図12(b)に示すように、銅、シリコンおよび酸素を含有する残渣物109が形成される。 [0012] In after dry etching of the SiC film 102, as shown in FIG. 12 (b), copper, residue 109 containing silicon and oxygen is formed. また、このRIEでは、上述した二酸化シリコン膜104のエッチングで露出した有機絶縁膜103の上部がエッチングされ、腐食部110が形成される。 Further, in the RIE, the upper organic insulating film 103 exposed by the etching of the silicon dioxide film 104 described above is etched, corroded portions 110 are formed.

【0013】次に、上述した有機剥離薬液の処理を再度行う。 [0013] Next, the processing of organic stripping chemical solution described above again. この処理で、上記残渣物109を除去する。 In this process, to remove the residue 109. このようにして、図12(c)に示すように、Cu配線10 In this way, as shown in FIG. 12 (c), Cu wiring 10
1上の有機絶縁膜103を貫通しCu配線101表面に達するヴィアホール107を形成する。 Forming a via hole 107 reaching the penetrating Cu wiring 101 surface an organic insulating film 103 on the 1. 後は図示していないが、ヴィアホール107にコンタクトプラグを充填し上層の配線を接続させる。 After is not shown, to connect the wiring of the upper layer fills the contact plug in the via hole 107.

【0014】 [0014]

【発明が解決しようとする課題】上述したように、ハードマスクに二酸化シリコン膜104を用いると、ドライエッチング後に形成される付着物108を除去するための有機剥離薬液の処理の工程で、二酸化シリコン膜10 As described above THE INVENTION An object you try solving], using the silicon dioxide film 104 as a hard mask, in the processing step of the organic stripping chemical for removing the deposit 108 to be formed after dry etching, the silicon dioxide film 10
4の表面領域がウェットエッチングされ、そのパターン形状が後退する。 4 of the surface region is wet etched, the pattern shape is retracted.

【0015】そして、ヴィアホール107を形成するためのドライエッチング工程で、上述したように、有機絶縁膜103の上部に腐食部110が形成される。 [0015] Then, the dry etching process for forming the via hole 107, as described above, the corrosion portion 110 is formed on the organic insulating film 103. この腐食部110の形成は、微細なヴィアホールの作製を阻害する大きな要因になり、多層配線構造の微細化を困難にする。 The formation of the corrosion portion 110 becomes a major factor that inhibits the production of fine via holes, making it difficult to miniaturization of the multilayer wiring structure.

【0016】本発明の主目的は、上述したような問題を解決し、高い信頼性を有し微細化を容易にするハードマスクを提供することにある。 [0016] The main object of the present invention is to provide a hard mask to solve the problems as described above, to facilitate miniaturization has high reliability. そして、本発明の他の目的は、半導体素子の微細加工を簡便にできる半導体装置およびその製造方法を提供し、半導体装置の製造コストを大幅に低減することにある。 Other objects of the present invention is to provide a semiconductor device and a manufacturing method thereof conveniently fine processing of semiconductor devices, is to greatly reduce the manufacturing cost of the semiconductor device.

【0017】 [0017]

【課題を解決するための手段】このために本発明の半導体装置では、半導体装置の搭載された半導体基板の上部に、有機物含有のシリコン酸化膜でマスクが形成され、 In the semiconductor device of the means for solving problems] The present invention To this end, the upper portion of the mounted semiconductor substrate of the semiconductor device, the mask is formed of a silicon oxide film of an organic substance-containing,
前記マスクをエッチングマスクにしたドライエッチングで被エッチング材料が加工されている。 Etched material by dry etching using the mask as an etching mask is processed. ここで、前記被エッチング材料としては、有機絶縁膜、金属酸化膜あるいは導電体膜である。 Here, as the material to be etched, an organic insulating film, a metal oxide film or a conductive film.

【0018】あるいは、本発明の半導体装置では、半導体装置を構成する配線構造において、前記有機物含有のシリコン酸化膜で構成されるマスクが、配線間の層間絶縁膜の一部となっている。 [0018] Alternatively, in the semiconductor device of the present invention is a wiring structure that constitutes a semiconductor device, a mask formed of a silicon oxide film of the organic substance-containing has become a part of the interlayer insulating film between wirings.

【0019】あるいは、本発明の半導体装置の製造方法は、半導体基板の上部に被エッチング材料膜を成膜する工程と、前記被エッチング材料膜表面に有機物含有のシリコン酸化膜でマスクを形成する工程と、前記マスクをエッチングマスクにして前記被エッチング材料膜をドライエッチングする工程と、前記ドライエッチング後に形成される残渣物をフッ化アンモニウムを含む有機剥離薬液(アミド類、アルコール類の有機溶媒を組成物とする薬液)で除去する工程とを含む。 [0019] Alternatively, a method of manufacturing a semiconductor device of the present invention, the step of forming a step of forming the etched material film on the semiconductor substrate, the mask of silicon oxide film of an organic substance contained in the etched material film surface When a step of dry-etching the etched material layer by the mask as an etching mask, an organic peeling chemical (amides containing ammonium fluoride residue formed after the dry etching, the organic solvent of the alcohol composition and removing a chemical solution) to things.

【0020】上述した被エッチング材料膜は、有機絶縁膜、導電体膜または高誘電率膜あるいは強誘電体膜である金属酸化膜である。 The etched material film described above, a metal oxide film which is an organic insulating film, a conductive film or a high dielectric constant film or a ferroelectric film.

【0021】そして、前記有機物含有のシリコン酸化膜は、有機SOG(スピン・オン・グラス)、メチルシルセスキオキサン膜またはメチレーテッドハイドロゲンシルセスキオキサン膜で構成される。 [0021] Then, a silicon oxide film of the organic substance-containing, organic SOG (spin on glass), and a methyl silsesquioxane film or methylol federated hydrogensilsesquioxane silsesquioxane film.

【0022】ここで、前記有機物含有のシリコン酸化膜に含まれる有機物はアルキル基であり、前記有機物の濃度は6wt%以上になっている。 [0022] Here, organic matter contained in the silicon oxide film of the organic substance-containing alkyl group, the concentration of the organic substance is equal to or greater than 6 wt%.

【0023】この有機物含有のシリコン酸化膜の比誘電率は2.8程度と二酸化シリコン膜の3.9に対して比較的に小さな値となる。 The dielectric constant of the silicon oxide film of this organic substance becomes a small value relatively against 3.9 of 2.8 degree and the silicon dioxide film. また、この有機物含有のシリコン酸化膜は、通常のシリコン酸化膜に比べて、フッ化アンモニウムを含む有機剥離薬液中でのエッチング耐性が非常に高い。 Further, the silicon oxide film of this organic content, as compared to the conventional silicon oxide film, a very high etching resistance in organic stripping chemical solution containing ammonium fluoride.

【0024】このために、ダマシン配線を形成する場合あるいは半導体素子の形成において、微細加工が高精度でしかも簡便にできるようになる。 [0024] For this, in the formation of the case or the semiconductor element forming a damascene wiring, it becomes possible to also conveniently only microfabrication precision. そして、半導体装置の製造コストを大幅に低減させることが可能になる。 Then, it is possible to greatly reduce the manufacturing cost of the semiconductor device.

【0025】 [0025]

【発明の実施の形態】次に、本発明の第1の実施の形態について図1乃至図3で説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Next, a description will be given of a first embodiment of the present invention in FIGS. 図1乃至図3は、従来の技術と同様に、Cu配線上の有機系絶縁膜である層間絶縁膜にヴィアホールを形成する工程順の略断面図である。 1 to 3, as in the conventional art, is a schematic sectional view of a process sequence for forming a via hole in the interlayer insulating film is an organic insulating film on the Cu wiring.

【0026】図1(a)に示すように、Cu配線1上に膜厚が100nm程度のSiC膜で保護絶縁膜2を形成する。 As shown in FIG. 1 (a), the film thickness on the Cu wiring 1 to form a protective insulating film 2 in the SiC layer of about 100 nm. このSiC膜の比誘電率は4.6程度である。 Dielectric constant of the SiC film is about 4.6. そして、保護絶縁膜2上に膜厚が600nmの層間絶縁膜3を形成する。 Then, the film thickness to form an interlayer insulating film 3 of 600nm on the protective insulating film 2. ここで、層間絶縁膜3は、低誘電率となる有機系の絶縁膜であり、このような有機系の絶縁膜としては、有機ポリシラザン、BCB(ベンゾシクロブテン)、ポリイミド、プラズマCFポリマー、プラズマC Here, the interlayer insulating film 3 is an insulating film of an organic system comprising a low dielectric constant, as the insulating film of such an organic, organic polysilazane, BCB (benzocyclobutene), polyimide, plasma CF polymers, plasma C
Hポリマー、SiLK(登録商標)、テフロンAF(登録商標)、パリレンN(登録商標)、パリレンAF4 H polymer, SiLK (TM), Teflon AF (TM), Parylene N (R), Parylene AF4
(登録商標)、ポリナフタレンN等がある。 (Registered trademark), there is polynaphthalene N like. ここで、これらの有機絶縁膜の比誘電率は2程度になる。 Here, the dielectric constant of the organic insulating film is about 2.

【0027】次に、層間絶縁膜3上に膜厚が100nm [0027] Next, the film thickness is 100nm on the interlayer insulating film 3
程度の有機含有シリコン酸化膜4を形成する。 Forming an organic-containing silicon oxide film 4 degrees. この有機含有シリコン酸化膜としては、公知の有機SOG膜、あるいはMSQ膜、MHSQ膜のような低誘電率膜を用いる。 As the organic-containing silicon oxide film, a known organic SOG film or MSQ film, using a low dielectric constant film such as MHSQ film. この場合の有機物はメチル基、エチル基のようなアルキル基である。 Organic matter in this case is an alkyl group such as methyl group, ethyl group. ここで、このMSQ膜あるいはMHS Here, the MSQ film or MHS
Q膜の誘電率は、これらの膜の多孔性を高くすると、その比誘電率は上述した2.8より小さい2程度に低下するものである。 The dielectric constant of the Q membrane, increasing the porosity of these films, its relative dielectric constant is to drop to 2.8 less than 2 about the above.

【0028】次に、その上部に公知のフォトリソグラフィ技術で開口パターンを有するレジストマスク5形成する。 Next, a resist mask 5 is formed with an opening pattern by a known photolithography technique thereon.

【0029】次に、図1(b)に示すように、レジストマスク5をエッチングマスクにしたRIEで有機含有シリコン酸化膜4をエッチングし、その口径寸法が0.1 Next, as shown in FIG. 1 (b), the organic-containing silicon oxide film 4 is etched using the resist mask 5 by RIE an etching mask, the aperture size 0.1
5μmの開口部6を有するハードマスク4aを形成する。 Forming a hard mask 4a having an opening 6 of 5 [mu] m. ここで、CF 4 、O 2とArの混合ガスを用い、R Here, a mixed gas of CF 4, O 2 and Ar, R
IE装置において、2周波の高周波で上記エッチングガスをプラズマ励起される。 In IE device, it is plasma-exciting the etching gas in a two-frequency RF. この場合も、RIE装置はマルチチャンバーを備えている。 Again, RIE apparatus comprises a multi-chamber.

【0030】次に、上記のRIE装置の別の反応室で層間絶縁膜3をドライエッチングする。 Next, dry etching of the interlayer insulating film 3 in a separate reaction chamber above the RIE apparatus. ここで、エッチングガスとしては、N 2とH 2の混合ガスあるいはNH 3 Here, as an etching gas, N 2 mixed gas or NH 3 in H 2
ガスを用い、高周波でプラズマ励起する。 Using gas, plasma excitation by high frequency. この層間絶縁膜3のドライエッチングで、図2(a)に示すようにヴィアホール7が形成されると同時に、有機膜で構成されたレジストマスク5も同時にエッチング除去される。 In the dry etching of the interlayer insulating film 3, and at the same time via hole 7 is formed as shown in FIG. 2 (a), a resist mask 5 made of an organic film is also simultaneously etched and removed. そして、有機含有シリコン酸化膜で構成されるハードマスク4aの表面が露出する。 Then, to expose the surface of the formed hard mask 4a in an organic-containing silicon oxide film. このRIE工程では、保護絶縁膜2がエッチングストッパとして機能し、Cu配線1 In this RIE step, the protective insulating film 2 functions as an etching stopper, Cu wiring 1
表面をエッチングから保護する。 The surface to protect it from etching.

【0031】従来の技術で説明したように、このヴィアホール7形成で、その側壁にシリコンおよび酸素を含有する付着物8が形成される。 [0031] As described in the prior art, in the via hole 7 formed, deposit 8 containing silicon and oxygen on its side wall is formed. そこで、フッ化アンモニウムを含む有機剥離薬液(アミド類、アルコール類の有機溶媒を組成物とする薬液)で洗浄処理を行う。 Therefore, organic stripping chemical containing ammonium fluoride cleaning treatment with (amides, chemical solution with an organic solvent composition of alcohols) performed.

【0032】図2(b)に示すように、この有機剥離薬液の処理で上記の付着物8は完全に除去される。 As shown in FIG. 2 (b), the above deposit 8 in the processing of this organic stripping chemical is completely removed. そして、本発明では、ハードマスク4aはエッチングされない。 In the present invention, the hard mask 4a is not etched. これは、有機含有シリコン酸化膜が上記フッ化アンモニウム含有の有機剥離薬液に対して高い耐エッチング性を有するからである。 This organic-containing silicon oxide film is because have high etching resistance against organic stripping chemical containing ammonium the fluoride. このようにして、層間絶縁膜3 In this way, an interlayer insulating film 3
に微細寸法のヴィアホール7を形成できるようになる。 It is possible to form the via hole 7 of the fine dimensions.

【0033】発明者は、有機含有シリコン酸化膜中のアルキル基の量と、上記フッ化アンモニウム含有の有機剥離薬液の耐エッチング性との関係について詳細に検討した。 The inventor has the amount of the alkyl groups in the organic-containing silicon oxide film, was examined in detail the relationship between the etching resistance of the organic stripping chemical containing ammonium the fluoride. その結果、MSQ膜、MHSQ膜においてメチル基あるいはエチル基の含有量が6wt%以上になると、上記耐エッチング性が向上することを見いだした。 As a result, MSQ films, the content of methyl or ethyl group is more than 6 wt% in MHSQ film, the etching resistance has been found that improved. そこで、本発明では、有機SOG膜、あるいはMSQ膜、M Therefore, in the present invention, an organic SOG film or MSQ film, M
HSQ膜において、メチル基あるいはエチル基のような有機物の含有量が6wt%以上なるように設定すると好ましい。 In the HSQ film, the content of organic matter, such as a methyl group or an ethyl group is set to be above 6 wt% preferred. なお、これらの有機物の含有量の上限は60w The upper limit of the content of these organic substances 60w
t%にする。 To t%.

【0034】次に、図3(a)に示すように、上記ハードマスク4aをエッチングマスクにして、ヴィアホール7の底部にある保護絶縁膜2をドライエッチングする。 [0034] Next, as shown in FIG. 3 (a), and the hard mask 4a as an etching mask, dry etching of the protective insulating film 2 on the bottom of the via hole 7.
ここで、エッチング装置は、上記のマルチチャンバーを有するRIE装置である。 Here, an etching apparatus, a RIE apparatus having the above-mentioned multi-chamber. そして、保護絶縁膜2のエッチングガスは、CH 22 、O 2 、Arの混合ガスにN Then, the etching gas of the protective insulating film 2, CH 2 F 2, O 2, the Ar gas mixture of N
2を添加したものであり、これをプラズマ励起してドライエッチングする。 It is obtained by addition of 2, which is dry-etched by plasma excitation.

【0035】保護絶縁膜2のドライエッチング後では、 [0035] In post-dry etching of the protective insulating film 2,
従来の技術で説明したように、銅、シリコンおよび酸素を含有する残渣物9が、Cu配線1上のヴィアホール7 As described in the prior art, copper, residue 9 containing silicon and oxygen, via holes 7 on the Cu wiring 1
の底部に形成される。 It is formed on the bottom.

【0036】次に、上述した有機剥離薬液の処理を再度行う。 [0036] Next, the processing of organic stripping chemical solution described above again. この処理で、上記残渣物9を完全に除去する。 In this process, to completely remove the residue 9. このようにして、図3(b)に示すように、Cu配線1上の層間絶縁膜3を貫通しCu配線1表面に達する口径が0.2μm以下の微細なヴィアホール7を形成する。 In this way, as shown in FIG. 3 (b), the diameter to reach the penetrating Cu wiring 1 surface of the interlayer insulating film 3 on the Cu wiring 1 is formed of the following fine via holes 7 0.2 [mu] m. この工程後で、ハードマスク4aのエッチングは上記の理由からほとんど生じない。 After this step, the etching of the hard mask 4a hardly occurs for the reasons mentioned above. このようにして、層間絶縁膜3に微細寸法のヴィアホール7を形成できるようになる。 In this way, it is possible to form the via hole 7 of fine size in the interlayer insulating film 3. 後は図示していないが、ヴィアホール7にコンタクトプラグを充填し上層の配線を接続させることになる。 After are not shown, would be connected to the wiring of the upper layer fills the contact plug in the via hole 7.

【0037】次に、本発明の第2の実施の形態について図4と図5で説明する。 Next, it explained in FIGS. 4 and 5 a second embodiment of the present invention. 図4と図5は、本発明の特徴である有機含有シリコン酸化膜をハードマスクにして配線パターンを形成する場合の工程順の断面図である。 4 and 5, characterized in that the organic-containing silicon oxide film of the present invention is a cross-sectional view order of steps in the case of forming a to the wiring pattern on the hard mask. ここで、第1の実施の形態で説明したものと同じものは同一符号で示す。 Here, the same thing is shown by the same reference numerals as those described in the first embodiment.

【0038】図4(a)に示すように、絶縁膜11上に金属膜12を形成する。 [0038] As shown in FIG. 4 (a), a metal film 12 on the insulating film 11. この金属膜12は、CVD法あるいはスパッタ法で堆積する膜厚が300nm程度のタングステン等(W膜あるいはWと窒化タングステン(W The metal film 12 has a film thickness 300nm about such as tungsten is deposited by CVD or sputtering (W film or W and tungsten nitride (W
N)の積層膜)あるいはタングステンシリサイドで構成される。 Composed of laminated film) or tungsten silicide N).

【0039】次に、金属膜12上に膜厚が200nm程度の有機含有シリコン酸化膜4を形成する。 Next, the film thickness to form an organic-containing silicon oxide film 4 of about 200nm on the metal film 12. 続いて、公知のフォトリソグラフィ技術を用いて、有機含有シリコン酸化膜4上に配線パターンのレジストマスク13を形成する。 Subsequently, using a known photolithography technique, a resist mask 13 of the wiring pattern on the organic-containing silicon oxide film 4. そして、レジストマスク13をエッチングマスクにして有機含有シリコン酸化膜4をRIEで加工する。 Then, the resist mask 13 as an etching mask to process the organic-containing silicon oxide film 4 by RIE. ここで、RIEのエッチングガスは、CF 4ガスとヘリウムガスの混合ガスをプラズマ励起したものである。 Here, the etching gas of RIE is obtained by plasma-exciting mixed gas of CF 4 gas and helium gas. ここで、CF 4ガスの代わりにCH 22 、CHF Here, CH 2 F 2 in place of CF 4 gas, CHF
3 、C 48 、CH 3 Fのようなフロロカーボン・ガスを用いてもよい。 3, C 4 F 8, CH 3 may be used fluorocarbon gas, such as F.

【0040】このようにして、図4(b)に示すように、金属膜12上に配線パターンのハードマスク4aを形成する。 [0040] Thus, as shown in FIG. 4 (b), to form a hard mask 4a of the wiring pattern on the metal film 12. ここで、ハードマスク4aのパターン幅およびパターン間隔は共に0.2μmである。 Here, the pattern width and pattern interval of the hard mask 4a are both 0.2 [mu] m.

【0041】次に、レジストマスク7を除去した後、図4(c)に示すように、ハードマスク4aをエッチングマスクにし、ICP(Inductive Coupl Next, after removing the resist mask 7, as shown in FIG. 4 (c), the hard mask 4a as an etching mask, ICP (Inductive COUPLER MALE
edPlasma)あるいはμ波励起(ECR)によるプラズマエッチング装置で金属膜12をドライエッチングし配線14を形成する。 The metal film 12 is formed by dry etching wiring 14 in the plasma etching apparatus according EdPlasma) or μ-wave excitation (ECR). このドライエッチングにおいては、反応ガスとしてSF 6とN 2とCl 2の混合ガスを用いる。 In this dry etching, a mixed gas of SF 6 and N 2 and Cl 2 as the reaction gas.

【0042】このドライエッチング後では、タングステン、シリコンおよび酸素を含有する残渣物15が配線1 [0042] In After the dry etching, tungsten, residue 15 containing silicon and oxygen lines 1
4の側壁に形成される。 4 are formed on the side walls of the.

【0043】次に、公知の酸素プラズマ処理(アッシング)を施し、その後、第1の実施の形態で説明したのと同じ有機剥離薬液の洗浄処理を行う。 Next, subjected known oxygen plasma treatment (ashing), then performs a cleaning process of the same organic stripping chemical as described in the first embodiment. この処理で、上記残渣物15を完全に除去する。 In this process, to completely remove the residue 15. このようにして、図5 Thus, as shown in FIG. 5
(a)に示すように、絶縁膜11上に幅寸法0.2μm (A), the width dimension 0.2μm on the insulating film 11
以下の微細な配線14を形成する。 Or less is formed fine wiring 14. そして、この配線1 Then, the wiring 1
4上にはハードマスク4aをそのまま残存させる。 4 as to leave the hard mask 4a is on. この洗浄工程後で、ハードマスク4aのエッチングはほとんど生じない。 After this cleaning step, the etching of the hard mask 4a hardly occurs.

【0044】次に、図5(b)に示すように、全面へのCVDによる絶縁膜の堆積と化学機械研磨(CMP)法での表面の平坦化とで平坦な層間絶縁膜16を形成する。 Next, as shown in FIG. 5 (b), to form a flat interlayer insulating film 16 by the flattening of the surface of the deposition of the insulating film by CVD on the entire surface and chemical mechanical polishing (CMP) method .

【0045】この第2の実施の形態でも、微細配線の寸法が高精度になる。 [0045] In this second embodiment, the size of the fine wiring becomes high accuracy. また、そのまま層間絶縁膜の一部として残存するハードマスク4aの比誘電率は小さい。 Further, it the dielectric constant of the hard mask 4a remaining as part of the interlayer insulating film is small. このために、配線間の寄生容量は低減される。 Therefore, the parasitic capacitance between the wirings is reduced.

【0046】次に、本発明の第3の実施の形態について図6乃至図10で説明する。 Next, it will be described with reference to FIG. 6 to FIG. 10, a third embodiment of the present invention. この実施の形態は、本発明をデュアルダマシン配線の形成に適用するものである。 This embodiment is intended to apply the present invention to form a dual damascene wiring.
ここで、第1の実施の形態で説明したものと同じものは同一符号で示す。 Here, the same thing is shown by the same reference numerals as those described in the first embodiment.

【0047】図6(a)に示すように、Cuで構成される下層配線21上に膜厚が100nm程度のSiC膜で保護絶縁膜2を形成する。 [0047] As shown in FIG. 6 (a), the film thickness on the formed lower wiring 21 of Cu to form a protective insulating film 2 in the SiC layer of about 100 nm. そして、保護絶縁膜2上に膜厚が500nmの第1層間絶縁膜22形成する。 Then, the film thickness is first interlayer insulating film 22 formed of 500nm on the protective insulating film 2. ここで、第1層間絶縁膜22は、低誘電率となる有機系の絶縁膜であり、このような有機系の絶縁膜としては、有機ポリシラザン、BCB(ベンゾシクロブテン)、ポリイミド、プラズマCFポリマー、プラズマCHポリマー、 Here, the first interlayer insulating film 22 is an insulating film of an organic system comprising a low dielectric constant, as the insulating film of such an organic, organic polysilazane, BCB (benzocyclobutene), polyimide, plasma CF polymer , plasma CH polymer,
SiLK(登録商標)、テフロンAF(登録商標)、パリレンN(登録商標)、パリレンAF4(登録商標)、 SiLK (TM), Teflon AF (TM), Parylene N (R), Parylene AF4 (registered trademark),
ポリナフタレンN等がある。 There is a poly-naphthalene N, and the like.

【0048】次に、第1層間絶縁膜22上に膜厚が10 Next, the film thickness on the first interlayer insulating film 22 10
0nm程度の第1有機含有シリコン酸化膜23を形成する。 Forming a first organic-containing silicon oxide film 23 of about 0 nm. この第1有機含有シリコン酸化膜23には、公知の有機SOG膜、あるいはMSQ膜、MHSQ膜のような低誘電率膜を用いる。 This first organic-containing silicon oxide film 23, known organic SOG film, or MSQ film, using a low dielectric constant film such as MHSQ film.

【0049】同様に、第1有機含有シリコン酸化膜23 [0049] Similarly, the first organic-containing silicon oxide film 23
上に低誘電率となる有機系の絶縁膜で第2層間絶縁膜2 The second interlayer with an insulating film of an organic system comprising a low dielectric constant on the insulating film 2
4および第2有機含有シリコン酸化膜25を積層して形成する。 4 and the second organic-containing silicon oxide film 25 is formed by laminating. ここで、第2層間絶縁膜24の膜厚は1μmであり第2有機含有シリコン酸化膜25の膜厚は100n The thickness of the second interlayer insulating film 24 is 1μm thickness of the second organic-containing silicon oxide film 25 is 100n
mである。 A m.

【0050】そして、第2有機含有シリコン酸化膜25 [0050] Then, the second organic-containing silicon oxide film 25
上に膜厚が50nm程度のシリコン窒化膜26を堆積させる。 Thickness deposit silicon nitride film 26 of about 50nm on top. 更に、公知のフォトリソグラフィ技術で反射防止膜27と開口パターンを有するレジストマスク28を形成する。 Furthermore, a resist mask 28 having an anti-reflection film 27 and the opening pattern by a known photolithography technique.

【0051】そして、レジストマスク28をエッチングマスクにしたRIEでシリコン窒化膜26をドライエッチングし、図6(b)に示すように、シリコン窒化膜2 [0051] Then, a resist mask 28 of silicon nitride film 26 is dry-etched by RIE to etch mask, as shown in FIG. 6 (b), the silicon nitride film 2
6aに開口部29を形成する。 6a to form an opening 29. ここで、エッチングガスとしては、CHF 3 、ArとO 2の混合ガスを用い、第2有機含有シリコン酸化膜25はエッチングしない。 Here, as an etching gas, a mixed gas of CHF 3, Ar and O 2, the second organic-containing silicon oxide film 25 is not etched.

【0052】次に、図7(a)に示すように、フォトリソソグラフィ技術で、再度、第2有機含有シリコン酸化膜25およびシリコン窒化膜26a上に反射防止膜30 Next, as shown in FIG. 7 (a), in the photolithographic source graphic art, again, the anti-reflection film on the second organic-containing silicon oxide film 25 and the silicon nitride film 26a 30
およびレジストマスク31を形成する。 And forming a resist mask 31.

【0053】次に、図7(b)に示すように、レジストマスク31をエッチングマスクにして、反射防止膜30 Next, as shown in FIG. 7 (b), using the resist mask 31 as an etching mask, the anti-reflection film 30
および第2有機含有シリコン酸化膜25をドライエッチングする。 And a second organic-containing silicon oxide film 25 is dry-etched. ここで、エッチングガスとしては、CF 4 Here, as the etching gas, CF 4,
Ar、O 2とN 2の混合ガスを用いる。 Ar, a mixed gas of O 2 and N 2. このエッチング工程では、第2層間絶縁膜24も一部エッチングされる。 In this etching step, also partially etched second interlayer insulating film 24.

【0054】次に、図8(a)に示すように、第1の実施の形態で説明したのと同様にして、RIE装置の反応室で第2層間絶縁膜24をドライエッチングし第2ヴィアホール33を形成する。 Next, as shown in FIG. 8 (a), in a manner similar to that described in the first embodiment, the second via dry-etching the second interlayer insulating film 24 in the reaction chamber of the RIE apparatus to form a hole 33. ここで、エッチングガスとしては、N 2とH 2の混合ガスあるいはNH 3ガスを用い、高周波でプラズマ励起する。 Here, as an etching gas, a mixed gas or NH 3 gas N 2 and H 2, plasma excited by a high frequency. この第2層間絶縁膜2 The second interlayer insulating film 2
4のドライエッチングでは、第2ハードマスク32とシリコン窒化膜26aとがエッチングマスクになり、第1 The fourth dry etching, a second hard mask 32 and the silicon nitride film 26a becomes an etching mask, first
有機含有シリコン酸化膜23がエッチングストッパ層の役割を持つ。 The organic-containing silicon oxide film 23 has a role of an etching stopper layer. そして、第1層間絶縁膜22はエッチングから保護される。 Then, the first interlayer insulating film 22 is protected from the etching.

【0055】以下、図示しないが、第1の実施の形態で説明したのと同様に、この第2ヴィアホール33形成で、その側壁にシリコンおよび酸素を含有する付着物が形成される。 [0055] Hereinafter, although not shown, in the same manner as described in the first embodiment, in the second via hole 33 formed, deposit is formed containing silicon and oxygen on the side wall thereof. そこで、フッ化アンモニウムを含む有機剥離薬液ので洗浄処理で付着物を除去する。 Therefore, to remove the deposits in the washing process the organic stripping chemical containing ammonium fluoride.

【0056】次に、シリコン窒化膜26aおよび第2層間絶縁膜24をエッチングマスクにして、第2ハードマスク32および第1有機含有シリコン酸化膜23を選択的にドライエッチングする。 Next, the silicon nitride film 26a and the second interlayer insulating film 24 as an etching mask, selectively dry-etching the second hard mask 32 and the first organic-containing silicon oxide film 23. ここで、エッチングガスとしては、C 48 、CO、O Here, as the etching gas, C 4 F 8, CO, O 2とArの混合ガスを用いる。 A mixed gas of 2 and Ar. このようにして、図8(b)に示すように、第1ハードマスク34および第2ハードマスク32aを形成する。 In this manner, as shown in FIG. 8 (b), to form a first hard mask 34 and the second hard mask 32a.

【0057】次に、図9(a)に示すように、上記シリコン窒化膜26aと第2ハードマスク32aとをエッチングマスクにして第2層間絶縁膜24をドライエッチングし配線用溝35を形成する。 Next, as shown in FIG. 9 (a), to form the silicon nitride film 26a and the wiring trench 35 and the second interlayer insulating film 24 and the second hard mask 32a as an etching mask to dry etch . このエッチング工程では、第1ハードマスク34がエッチングストッパ層(マスク)になり、第1層間絶縁膜22も選択的にエッチングされ第1ヴィアホール36が形成される。 In this etching step, the first hard mask 34 becomes an etching stopper layer (mask), a first via hole 36 first interlayer insulating film 22 is selectively etched is formed. ここで、エッチングガスとしては、N 2とH 2の混合ガスあるいはNH 3ガスを用いる。 Here, as an etching gas, a mixed gas or NH 3 gas of N 2 and H 2. ここで、下層配線21は保護絶縁膜2によりエッチングから保護される。 Here, the lower layer wiring 21 are protected from etching by the protective insulating film 2.

【0058】このエッチング工程後も、図示しないが、 [0058] After this etching process also, although not shown,
第1の実施の形態で説明したのと同様に、形成される付着物をフッ化アンモニウムを含む有機剥離薬液の洗浄処理で除去する。 In a manner similar to that described in the first embodiment, the deposit formed is removed by washing treatment of the organic stripping chemical containing ammonium fluoride.

【0059】次に、図9(b)に示すように、第1ハードマスク34および第2ハードマスク32aをエッチングマスクにして、第1ヴィアホール36の底部にある保護絶縁膜2をドライエッチングする。 Next, as shown in FIG. 9 (b), the first hard mask 34 and the second hard mask 32a as an etching mask, dry etching of the protective insulating film 2 at the bottom of the first via hole 36 . ここで、保護絶縁膜2のエッチングガスは、CH 22 、O 2 、Arの混合ガスにN 2を添加したものであり、これをプラズマ励起してドライエッチングする。 Here, the etching gas of the protective insulating film 2 is obtained by adding N 2 in the mixed gas of CH 2 F 2, O 2, Ar, which is dry-etched by plasma excitation.

【0060】第1の実施の形態で述べたように、保護絶縁膜2のドライエッチング後では、銅、シリコンおよび酸素を含有する残渣物37が、下層配線21上の第1ヴィアホール36の底部に形成される。 [0060] As described in the first embodiment, after the dry etching of the protective insulating film 2, copper, residue 37 containing silicon and oxygen, the bottom of the first via hole 36 on the lower layer wiring 21 It is formed on.

【0061】そこで、上述した有機剥離薬液の処理を再度行う。 [0061] Therefore, the process of organic stripping chemical solution described above again. この処理で、上記残渣物37を完全に除去する。 In this process, to completely remove the residue 37. このようにして、図10(a)に示すように、保護絶縁膜2、第1層間絶縁膜22および第1ハードマスク34に第1ヴィアホール36が下層配線21表面に達するように形成される。 In this way, as shown in FIG. 10 (a), first via hole 36 is formed to reach the lower layer wiring 21 surface protective insulating film 2, the first interlayer insulating film 22 and the first hard mask 34 . 更に、第2層間絶縁膜24と第2 Further, a second interlayer insulating film 24 second
ハードマスク32aに配線用溝35が形成される。 Interconnection grooves 35 in the hard mask 32a is formed.

【0062】最後に、図10(b)に示すように、第1 [0062] Finally, as shown in FIG. 10 (b), first
ヴィアホール36および配線用溝35の側壁にバリア膜38を形成し、Cuをその中に充填して上層配線39を形成する。 The barrier film 38 is formed on the sidewall of the via hole 36 and the wiring groove 35 to form the upper wiring 39 is filled with Cu therein. この上層配線39は下層配線21に接続する。 The upper wiring 39 is connected to the lower wiring 21. 更に、エッチングマスクあるいはエッチングストッパとして機能した第1ハードマスク34および第2ハードマスク32aは層間絶縁膜としてそのまま残存させて用いる。 Further, the first hard mask 34 and the second hard mask 32a to function as an etching mask or an etching stopper used by it remains as an interlayer insulating film.

【0063】この実施の形態でも、第1の実施の形態で説明したのと同じ効果が生じる。 [0063] Also in this embodiment, the same effect as that described in the first embodiment occur. すなわち、本発明では、ドライエッチング後の付着物あるいは残渣物をフッ化アンモニウム含有の有機剥離薬液での洗浄処理で除去する場合に、第1ハードマスクおよび第2ハードマスクはエッチングされない。 That is, in the present invention, when the removal of deposits or residue after dry etching in the cleaning process in the organic stripping chemical containing ammonium fluoride, the first hard mask and the second hard mask is not etched. これは、有機含有シリコン酸化膜が上記フッ化アンモニウム含有の有機剥離薬液に対して高い耐エッチング性を有するからである。 This organic-containing silicon oxide film is because have high etching resistance against organic stripping chemical containing ammonium the fluoride. このようにして、高精度の構造を有する配線構造が形成できるようになる。 In this manner, so that the wiring structure having a structure of high accuracy can be formed.

【0064】また、この第3の実施の形態では、残存させるハードマスクの比誘電率が小さいために、多層配線間の寄生容量が低減するという効果も生じてくる。 [0064] In this third embodiment, since the dielectric constant of the hard mask to be left is small, come also occurs an effect that the parasitic capacitance between the multi-layer wiring is reduced.

【0065】以上に説明したように、本発明の特徴はハードマスクあるいはエッチングストッパ層を有機含有シリコン酸化膜で形成するところにある。 [0065] As described above, features of the present invention there is to be a hard mask or etching stopper layer in an organic-containing silicon oxide film. そこで、本発明の適用は、上記の実施の形態に限定されない。 Therefore, application of the present invention is not limited to the above embodiments. この他に、キャパシタの容量絶縁膜に用いる金属酸化物で構成される高誘電率膜、あるいは、強誘電体膜をパターニングする場合にも上記のハードマスクは有効になることに言及しておく。 In addition, configured high dielectric constant film with a metal oxide used in the capacitor insulating film of a capacitor or, the hard mask in the case of patterning the ferroelectric film it is noted that in effect.

【0066】本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得る。 [0066] The present invention is not limited to the above embodiments, without departing from the scope and spirit of the present invention, the embodiment may be modified as appropriate.

【0067】 [0067]

【発明の効果】以上に説明したように、本発明では、半導体装置を製造するためのドライエッチング工程で用いるハードマスクを、有機SOG膜、メチルシルセスキオキサン膜またはメチレーテッドハイドロゲンシルセスキオキサン膜のような有機物含有のシリコン酸化膜で形成している。 As described above, according to the present invention, the present invention, a hard mask used in the dry etching process for manufacturing a semiconductor device, an organic SOG film, methyl silsesquioxane film or methylol federated hydrogensilsesquioxane silsesquioxane is formed of a silicon oxide film of an organic substance-containing, such as Sun film. ここで、有機物含有のシリコン酸化膜に含まれる有機物はアルキル基で、その有機物濃度は6wt% Here, organic matter contained in the silicon oxide film of an organic substance-containing alkyl group, the concentration of organic substances is 6 wt%
以上になるように設定する。 It is set to be equal to or greater than the.

【0068】この有機物含有のシリコン酸化膜の比誘電率は比較的に小さな値であり、また、この有機物含有のシリコン酸化膜は、通常のシリコン酸化膜に比べて、フッ化アンモニウムを含む有機剥離薬液中でのエッチング耐性が非常に高い。 [0068] dielectric constant of the silicon oxide film of this organic substance is a small value relatively, also the silicon oxide film of this organic content, as compared to the conventional silicon oxide film, organic stripping containing ammonium fluoride It is very high etching resistance in a chemical solution.

【0069】このために、ダマシン配線を形成する場合あるいは半導体素子の形成において、微細加工が高精度でしかも簡便にできるようになる。 [0069] For this, in the formation of the case or the semiconductor element forming a damascene wiring, it becomes possible to also conveniently only microfabrication precision. そして、半導体装置の製造コストを大幅に低減させることが可能になる。 Then, it is possible to greatly reduce the manufacturing cost of the semiconductor device.

【0070】また、上記ハードマスクとして用いた有機物含有のシリコン酸化膜をそのままに残存させて、配線間の層間絶縁膜の一部に使用すると、比誘電率が小さくなるために配線間の寄生容量が低減する。 [0070] Further, by leaving the organic substance-containing silicon oxide film used as the hard mask intact, using a portion of the interlayer insulating film between wirings, parasitic capacitance between the wirings to the dielectric constant decreases There is reduced. そして、半導体装置の動作の高速化が容易になる。 The high speed operation of the semiconductor device is facilitated.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施の形態を説明するためのヴィアホールの製造工程順の断面図である。 1 is a cross-sectional view of the order of manufacturing steps of the via hole for explaining the first embodiment of the present invention.

【図2】上記の続きの工程を説明するヴィアホールの製造工程順の断面図である。 2 is a cross-sectional view of the order of manufacturing steps of the via hole for explaining the continuation of the process.

【図3】上記の続きの工程を説明するヴィアホールの製造工程順の断面図である。 3 is a cross-sectional view of the order of manufacturing steps of the via hole for explaining the continuation of the process.

【図4】本発明の第2の実施の形態を説明するための配線の製造工程順の断面図である。 It is a cross-sectional view of the order of manufacturing steps of the wiring for explaining the second embodiment of the present invention; FIG.

【図5】上記の続きの工程を説明する配線の製造工程順の断面図である。 5 is a cross-sectional view of the order of manufacturing steps of the wiring for explaining the continuation of the process.

【図6】本発明の第3の実施の形態を説明するためのダマシン配線の製造工程順の断面図である。 6 is a cross-sectional view of the order of manufacturing steps of the damascene wiring for explaining the third embodiment of the present invention.

【図7】上記の続きの工程を説明するダマシン配線の製造工程順の断面図である。 7 is a cross-sectional view of the order of manufacturing steps of the damascene wiring explaining the continuation of the process.

【図8】上記の続きの工程を説明するダマシン配線の製造工程順の断面図である。 8 is a cross-sectional view of the order of manufacturing steps of the damascene wiring explaining the continuation of the process.

【図9】上記の続きの工程を説明するダマシン配線の製造工程順の断面図である。 9 is a cross-sectional view of the order of manufacturing steps of the damascene wiring explaining the continuation of the process.

【図10】上記の続きの工程を説明するダマシン配線の製造工程順の断面図である。 10 is a cross-sectional view of the order of manufacturing steps of the damascene wiring explaining the continuation of the process.

【図11】従来の技術を説明するためのヴィアホールの製造工程順の断面図である。 11 is a cross-sectional view of the order of manufacturing steps of the via hole for explaining a conventional technology.

【図12】上記の続きの工程を説明するヴィアホールの製造工程順の断面図である。 12 is a cross-sectional view of the order of manufacturing steps of the via hole for explaining the continuation of the process.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 Cu配線 2 保護絶縁膜 3,16 層間絶縁膜 4 有機含有シリコン酸化膜 4a ハードマスク 5,13,28,31 レジストマスク 6,29 開口部 7 ヴィアホール 8 付着物 9,15,37 残渣物 11 絶縁膜 12 金属膜 14 配線 21 下層配線 22 第1層間絶縁膜 23 第1有機含有シリコン酸化膜 24 第2層間絶縁膜 25 第2有機含有シリコン酸化膜 26,26a シリコン窒化膜 27,30 反射防止膜 32,32a 第2ハードマスク 33 第2ヴィアホール 34 第1ハードマスク 35 配線用溝 36 第1ヴィアホール 38 バリア膜 39 上層配線 1 Cu wiring 2 protective insulating film 3, 16 interlayer insulating film 4 organic-containing silicon oxide film 4a hardmask 5,13,28,31 resist mask 6, 29 opening 7 via hole 8 deposits 9,15,37 residue 11 insulating film 12 metal film 14 wirings 21 lower wiring 22 first interlayer insulation film 23 first organic-containing silicon oxide film 24 and the second interlayer insulating film 25 and the second organic-containing silicon oxide film 26,26a silicon nitride film 27, 30 antireflection film 32,32a second hard mask 33 second via hole 34 first hard mask 35 wiring trench 36 first via hole 38 barrier film 39 upper wiring

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Claims (13)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 有機物含有のシリコン酸化膜でマスクが形成され、前記マスクをエッチングマスクにしたドライエッチングで被エッチング材料が加工されていることを特徴とする半導体装置。 1. A mask of silicon oxide film of an organic substance-containing are formed, the semiconductor device etched material by dry etching using the mask as an etching mask is characterized in that it is processed.
  2. 【請求項2】 前記被エッチング材料が、有機絶縁膜、 Wherein said etched material is an organic insulating film,
    金属酸化膜あるいは導電体膜であることを特徴とする請求項1記載の半導体装置。 The semiconductor device according to claim 1, characterized in that a metal oxide film or a conductive film.
  3. 【請求項3】 半導体装置を構成する配線構造において、前記有機物含有のシリコン酸化膜で構成されるマスクが、配線間の層間絶縁膜の一部になっていることを特徴とする請求項1または請求項2記載の半導体装置。 3. A wiring structure in a semiconductor device, a mask formed of a silicon oxide film of the organic substance-containing, characterized in that it is part of the interlayer insulating film between wirings claim 1 or the semiconductor device according to claim 2, wherein.
  4. 【請求項4】 前記有機物含有のシリコン酸化膜は、有機SOG(スピン・オン・グラス)で構成されていることを特徴とする請求項1、請求項2または請求項3記載の半導体装置。 4. A silicon oxide film of the organic substance-containing, claim 1, characterized in that it is composed of an organic SOG (spin on glass), a semiconductor device according to claim 2 or claim 3, wherein.
  5. 【請求項5】 前記有機物含有のシリコン酸化膜は、メチルシルセスキオキサン膜(Methyl Silsesquioxane:M 5. A silicon oxide film of the organic substance-containing methyl silsesquioxane film (Methyl Silsesquioxane: M
    SQ膜という)あるいはメチレーテッドハイドロゲンシルセスキオキサン膜(Methylated Hydrogen Silsesquio SQ membrane that) or methylate Federated hydrogensulfate silsesquioxane film (Methylated Hydrogen Silsesquio
    xane:MHSQ膜という)で構成されていることを特徴とする請求項1、請求項2または請求項3記載の半導体装置。 Xane: claim 1, characterized in that it is constituted by that) MHSQ film, a semiconductor device according to claim 2 or claim 3, wherein.
  6. 【請求項6】 前記有機物含有のシリコン酸化膜に含まれる有機物はアルキル基であり、有機物の濃度は6wt 6. organic substances contained in the silicon oxide film of the organic substance-containing alkyl group, the concentration of organic matter 6wt
    %以上になっていることを特徴とする請求項4または請求項5記載の半導体装置。 The semiconductor device according to claim 4 or claim 5 wherein the% has more.
  7. 【請求項7】 半導体基板の上部に被エッチング材料膜を成膜する工程と、前記被エッチング材料膜表面に有機物含有のシリコン酸化膜でマスクを形成する工程と、前記マスクをエッチングマスクにして前記被エッチング材料膜をドライエッチングする工程と、前記ドライエッチング後に形成される残渣物をフッ化アンモニウムを含む有機剥離薬液(アミド類、アルコール類の有機溶媒を組成物とする薬液)で除去する工程と、を含むことを特徴とする半導体装置の製造方法。 7. A process for forming an etched material layer over a semiconductor substrate, wherein forming a mask of a silicon oxide film of an organic substance containing a material to be etched film surface, wherein in said mask as an etching mask removing at the step of dry-etching the etched material film, an organic peeling chemical containing ammonium fluoride residue formed after the dry etching (chemical solution and amides, organic solvent composition alcohols) a method of manufacturing a semiconductor device, which comprises a.
  8. 【請求項8】 前記被エッチング材料膜が有機絶縁膜であることを特徴とする請求項7記載の半導体装置の製造方法。 Wherein said method of manufacturing a semiconductor device according to claim 7, wherein the etched material film is characterized in that an organic insulating film.
  9. 【請求項9】 前記被エッチング材料膜が導電体膜であることを特徴とする請求項7記載の半導体装置の製造方法。 Wherein said method of manufacturing a semiconductor device according to claim 7, wherein the etched material film is a conductive film.
  10. 【請求項10】 前記被エッチング材料膜が高誘電率膜あるいは強誘電体膜である金属酸化膜であることを特徴とする請求項7記載の半導体装置の製造方法。 10. A method of manufacturing a semiconductor device according to claim 7, wherein the etched material layer is a metal oxide film is a high dielectric constant film or a ferroelectric film.
  11. 【請求項11】 前記有機物含有のシリコン酸化膜が、 11. A silicon oxide film of the organic material contained in,
    有機SOG(スピン・オン・グラス)で構成されることを特徴とする請求項7から請求項10のうち1つの請求項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to one of claims of claims 10 claim 7, characterized in that it is composed of an organic SOG (spin on glass).
  12. 【請求項12】 前記有機物含有のシリコン酸化膜が、 12. A silicon oxide film of the organic material contained in,
    MSQ膜あるいはMHSQ膜で構成されることを特徴とする請求項7から請求項10のうち1つの請求項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to one of claims of claims 10 claim 7, characterized in that it is composed of MSQ film or MHSQ film.
  13. 【請求項13】 前記有機物含有のシリコン酸化膜に含まれる有機物がアルキル基であり、前記有機物の濃度は6wt%以上になることを特徴とする請求項11または請求項12記載の半導体装置の製造方法。 13. organic substances contained in the silicon oxide film of the organic material contained in an alkyl group, the concentration of the organic matter producing a semiconductor device according to claim 11 or claim 12 further characterized in that greater than or equal to 6 wt% Method.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228584A (en) * 2003-01-24 2004-08-12 Texas Instruments Inc Method of forming integrated circuit contacts
JP2005129920A (en) * 2003-10-03 2005-05-19 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor device
JP2005197637A (en) * 2003-12-30 2005-07-21 Hynix Semiconductor Inc Method for forming metal wiring of semiconductor device
JP2006332123A (en) * 2005-05-23 2006-12-07 Toshiba Corp Manufacturing method of semiconductor device
JP2007189054A (en) * 2006-01-13 2007-07-26 Fujitsu Ltd Manufacturing method for semiconductor device
WO2007116515A1 (en) * 2006-04-07 2007-10-18 Philtech Inc. Semiconductor device, process for producing the same, method of dry etching, and process for fabricating wiring material
JP2008047686A (en) * 2006-08-15 2008-02-28 Tokyo Electron Ltd Substrate processing method and apparatus, and memory medium
JP2008210893A (en) * 2007-02-23 2008-09-11 Fujitsu Ltd Semiconductor device and method for manufacturing the same
KR100924853B1 (en) * 2007-02-06 2009-11-02 도쿄엘렉트론가부시키가이샤 Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US8125069B2 (en) 2006-04-07 2012-02-28 Philtech Inc. Semiconductor device and etching apparatus
JP2012114463A (en) * 2012-03-06 2012-06-14 Tokyo Electron Ltd Etching method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11352703A (en) * 1998-06-05 1999-12-24 Tokyo Ohka Kogyo Co Ltd Treating liquid after ashing and treating method using that
JP2001044191A (en) * 1999-07-27 2001-02-16 Sony Corp Laminated insulating film, manufacture thereof, semiconductor device and manufacture thereof
JP2001077196A (en) * 1999-09-08 2001-03-23 Sony Corp Manufacture of semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11352703A (en) * 1998-06-05 1999-12-24 Tokyo Ohka Kogyo Co Ltd Treating liquid after ashing and treating method using that
JP2001044191A (en) * 1999-07-27 2001-02-16 Sony Corp Laminated insulating film, manufacture thereof, semiconductor device and manufacture thereof
JP2001077196A (en) * 1999-09-08 2001-03-23 Sony Corp Manufacture of semiconductor device

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228584A (en) * 2003-01-24 2004-08-12 Texas Instruments Inc Method of forming integrated circuit contacts
JP2005129920A (en) * 2003-10-03 2005-05-19 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor device
JP2005197637A (en) * 2003-12-30 2005-07-21 Hynix Semiconductor Inc Method for forming metal wiring of semiconductor device
JP2006332123A (en) * 2005-05-23 2006-12-07 Toshiba Corp Manufacturing method of semiconductor device
JP2007189054A (en) * 2006-01-13 2007-07-26 Fujitsu Ltd Manufacturing method for semiconductor device
JP4559973B2 (en) * 2006-01-13 2010-10-13 富士通セミコンダクター株式会社 Manufacturing method of semiconductor device
WO2007116515A1 (en) * 2006-04-07 2007-10-18 Philtech Inc. Semiconductor device, process for producing the same, method of dry etching, and process for fabricating wiring material
US8125069B2 (en) 2006-04-07 2012-02-28 Philtech Inc. Semiconductor device and etching apparatus
JP2008047686A (en) * 2006-08-15 2008-02-28 Tokyo Electron Ltd Substrate processing method and apparatus, and memory medium
KR100924853B1 (en) * 2007-02-06 2009-11-02 도쿄엘렉트론가부시키가이샤 Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US8216485B2 (en) 2007-02-06 2012-07-10 Tokyo Electron Limited Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
JP2008210893A (en) * 2007-02-23 2008-09-11 Fujitsu Ltd Semiconductor device and method for manufacturing the same
JP2012114463A (en) * 2012-03-06 2012-06-14 Tokyo Electron Ltd Etching method

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