JP2002287957A - キャッシュのような構造を使用してｃｐｕ設計におけるオペランド・アクセス・ステージを高速化するための方法及び装置 - Google Patents
キャッシュのような構造を使用してｃｐｕ設計におけるオペランド・アクセス・ステージを高速化するための方法及び装置Info
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- 239000000872 buffer Substances 0.000 claims abstract description 78
- 230000002123 temporal effect Effects 0.000 abstract description 2
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- 244000259191 Duranta erecta Species 0.000 description 1
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Abstract
(57)【要約】
【課題】高周波数設計という時間的要求に適応すると共
に、単一のサイクルでオペランドをアクセスするための
方法及び装置を提供する。 【解決手段】複数のエントリを有し、各エントリが発生
待ち行列における命令に割り当てられるオペランド・バ
ッファが設けられる。オペランド・バッファは、発生待
ち行列と同じ数のエントリを有する。設計済みレジスタ
及び一時データのためのレジスタ・ファイルがインプリ
メントされる。オペランド・バッファにおけるデータ
は、エントリが割り当てられる時にレジスタ・ファイル
から書き込まれる。命令が実行される時、オペランド・
バッファにおける対応エントリは必要なく、そのエント
リは割り当て解除される。オペランド・バッファはレジ
スタ・ファイルよりも少ないエントリしか持たない。従
って、オペランド・アクセス・ステージは、レジスタ・
ファイルではなくオペランド・バッファの読み出しを必
要とし、オペランド・バッファは１サイクルで読み出さ
れ得る。
に、単一のサイクルでオペランドをアクセスするための
方法及び装置を提供する。 【解決手段】複数のエントリを有し、各エントリが発生
待ち行列における命令に割り当てられるオペランド・バ
ッファが設けられる。オペランド・バッファは、発生待
ち行列と同じ数のエントリを有する。設計済みレジスタ
及び一時データのためのレジスタ・ファイルがインプリ
メントされる。オペランド・バッファにおけるデータ
は、エントリが割り当てられる時にレジスタ・ファイル
から書き込まれる。命令が実行される時、オペランド・
バッファにおける対応エントリは必要なく、そのエント
リは割り当て解除される。オペランド・バッファはレジ
スタ・ファイルよりも少ないエントリしか持たない。従
って、オペランド・アクセス・ステージは、レジスタ・
ファイルではなくオペランド・バッファの読み出しを必
要とし、オペランド・バッファは１サイクルで読み出さ
れ得る。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理に関
し、特に、マイクロプロセッサ設計におけるオペランド
・アクセスに関するものである。更に詳しくいえば、本
発明は、キャッシュのような構造を使用してマイクロプ
ロセッサ設計におけるオペランド・アクセス・ステージ
を高速化するための方法及び装置を提供する。
し、特に、マイクロプロセッサ設計におけるオペランド
・アクセスに関するものである。更に詳しくいえば、本
発明は、キャッシュのような構造を使用してマイクロプ
ロセッサ設計におけるオペランド・アクセス・ステージ
を高速化するための方法及び装置を提供する。
【０００２】
【従来技術】マイクロプロセッサにおいて命令がディス
パッチされる時、それらの命令に対するオペランドがレ
ジスタ・ファイルから読み出される。図１は、従来技術
のマイクロプロセッサ設計のブロック図である。命令が
ディスパッチ１０１から受け取られる時、マッパ１０２
はその命令を発生待ち行列（ＩＳＱ）１０４に送る。命
令はその発生待ち行列から実行ユニット１１０、１１２
に発生される。実行ユニット１１０は固定小数点実行ユ
ニットであり、実行ユニット１１２はロード／ストア実
行ユニットである。命令が命令ユニットに発生される
時、レジスタ・ファイル１０６からオペランドが読み出
される。一般に、オペランドは１サイクルで読み出さ
れ、命令が実行される。しかる後、次のサイクルでその
結果がレジスタ・ファイル１０６に書き戻される。
パッチされる時、それらの命令に対するオペランドがレ
ジスタ・ファイルから読み出される。図１は、従来技術
のマイクロプロセッサ設計のブロック図である。命令が
ディスパッチ１０１から受け取られる時、マッパ１０２
はその命令を発生待ち行列（ＩＳＱ）１０４に送る。命
令はその発生待ち行列から実行ユニット１１０、１１２
に発生される。実行ユニット１１０は固定小数点実行ユ
ニットであり、実行ユニット１１２はロード／ストア実
行ユニットである。命令が命令ユニットに発生される
時、レジスタ・ファイル１０６からオペランドが読み出
される。一般に、オペランドは１サイクルで読み出さ
れ、命令が実行される。しかる後、次のサイクルでその
結果がレジスタ・ファイル１０６に書き戻される。
【０００３】しかし、高周波数設計のマイクロプロセッ
サは多くのパイプライン・ステージを必要とする。パイ
プライン・ステージの数が増加するに従って、より大き
いレジスタ・ファイルに対する要求が増加する。同時マ
ルチスレッド化のような新しい技術は更に大きいレジス
タ・ファイルを必要とする。結局、周波数要件に適応す
るため、より大きいレジスタ・ファイルは、レジスタ・
ファイル・アクセス・ステージを複数サイクルで遂行さ
せることになろう。多サイクルのオペランド・アクセス
・ステージはプロセッサのパフォーマンスを低下させる
であろう。
サは多くのパイプライン・ステージを必要とする。パイ
プライン・ステージの数が増加するに従って、より大き
いレジスタ・ファイルに対する要求が増加する。同時マ
ルチスレッド化のような新しい技術は更に大きいレジス
タ・ファイルを必要とする。結局、周波数要件に適応す
るため、より大きいレジスタ・ファイルは、レジスタ・
ファイル・アクセス・ステージを複数サイクルで遂行さ
せることになろう。多サイクルのオペランド・アクセス
・ステージはプロセッサのパフォーマンスを低下させる
であろう。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、高周波数設計という時間的要求に適応すると共に、
単一のサイクルでオペランドをアクセスするための方法
及び装置を提供すことにある。
は、高周波数設計という時間的要求に適応すると共に、
単一のサイクルでオペランドをアクセスするための方法
及び装置を提供すことにある。
【０００５】
【課題を解決するための手段】本発明は、複数のエント
リを有し、各エントリが発生待ち行列における命令に割
り当てられるオペランド・バッファを提供する。オペラ
ンド・バッファは、発生待ち行列と同じ数のエントリを
有する。設計済みレジスタ及び一時データのためのレジ
スタ・ファイルがインプリメントされる。オペランド・
バッファにおけるデータは、エントリが割り当てられる
時にレジスタ・ファイルから書き込まれる。命令が実行
される時、オペランド・バッファにおける対応エントリ
は必要なく、そのエントリは割り当て解除される。オペ
ランド・バッファはレジスタ・ファイルよりも少ないエ
ントリしか持たない。従って、オペランド・アクセス・
ステージは、レジスタ・ファイルではなくオペランド・
バッファの読み出しを必要とし、オペランド・バッファ
は１サイクルで読み出され得る。
リを有し、各エントリが発生待ち行列における命令に割
り当てられるオペランド・バッファを提供する。オペラ
ンド・バッファは、発生待ち行列と同じ数のエントリを
有する。設計済みレジスタ及び一時データのためのレジ
スタ・ファイルがインプリメントされる。オペランド・
バッファにおけるデータは、エントリが割り当てられる
時にレジスタ・ファイルから書き込まれる。命令が実行
される時、オペランド・バッファにおける対応エントリ
は必要なく、そのエントリは割り当て解除される。オペ
ランド・バッファはレジスタ・ファイルよりも少ないエ
ントリしか持たない。従って、オペランド・アクセス・
ステージは、レジスタ・ファイルではなくオペランド・
バッファの読み出しを必要とし、オペランド・バッファ
は１サイクルで読み出され得る。
【０００６】
【発明の実施の形態】次に、図面、特に、図２、図３、
及び図４を参照すると、本発明をインプリメントし得る
マイクロプロセッサ設計の概略的な表示が本発明の望ま
しい実施例に従って示される。特に、図２を参照する
と、命令がディスパッチ２０１から受け取られ、マッパ
２０２が命令を発生待ち行列（ＩＳＱ）２０４に送る。
ＩＳＱ２０４に送られた各命令に対して、マッパ２０２
は、オペランドをオペランド・バッファ２０８へ読み込
むようにレジスタ・ファイル２０６に命令する。オペラ
ンド・バッファ２０８は、ＩＳＱ２０４における各エン
トリに対して１つのエントリを有する。しかし、オペラ
ンド・バッファ２０８は、レジスタ・ファイル２０６よ
りも少ないエントリを有する。従って、オペランド・バ
ッファのエントリが割り当てられる時にオペランドがレ
ジスタ・ファイルから読み出される。この読み出しは１
サイクルよりも多いサイクルを取ることがある。
及び図４を参照すると、本発明をインプリメントし得る
マイクロプロセッサ設計の概略的な表示が本発明の望ま
しい実施例に従って示される。特に、図２を参照する
と、命令がディスパッチ２０１から受け取られ、マッパ
２０２が命令を発生待ち行列（ＩＳＱ）２０４に送る。
ＩＳＱ２０４に送られた各命令に対して、マッパ２０２
は、オペランドをオペランド・バッファ２０８へ読み込
むようにレジスタ・ファイル２０６に命令する。オペラ
ンド・バッファ２０８は、ＩＳＱ２０４における各エン
トリに対して１つのエントリを有する。しかし、オペラ
ンド・バッファ２０８は、レジスタ・ファイル２０６よ
りも少ないエントリを有する。従って、オペランド・バ
ッファのエントリが割り当てられる時にオペランドがレ
ジスタ・ファイルから読み出される。この読み出しは１
サイクルよりも多いサイクルを取ることがある。
【０００７】プロセッサは、使用可能なオペランドを有
するＩＳＱ２０４において最も古い命令を選択し、実行
ユニット当たり１つの命令を送る。命令が実行ユニット
２１０、２１２に発生される時、ＩＳＱ選択ポインタを
使用して、対応するオペランドがオペランド・バッファ
２０８から読み出される。オペランド・バッファからの
この読み出しは１サイクルしか取らない。簡単にするた
めに、２つの実行ユニットが示される。しかし、この分
野では知られているように、スーパースカラ・プロセッ
サ設計は多くのそのような実行ユニットを含み得る。
するＩＳＱ２０４において最も古い命令を選択し、実行
ユニット当たり１つの命令を送る。命令が実行ユニット
２１０、２１２に発生される時、ＩＳＱ選択ポインタを
使用して、対応するオペランドがオペランド・バッファ
２０８から読み出される。オペランド・バッファからの
この読み出しは１サイクルしか取らない。簡単にするた
めに、２つの実行ユニットが示される。しかし、この分
野では知られているように、スーパースカラ・プロセッ
サ設計は多くのそのような実行ユニットを含み得る。
【０００８】実行ユニット２１０、２１２による実行の
後、宛先アドレス・タグを使用してレジスタ・ファイル
に、そしてＩＳＱによって与えられたスヌープ・コント
ロールを使用してオペランド・バッファにデータが書き
戻される。ＩＳＱは、それが或るロケーションから命令
を選択する時、適正なオペランドを選択するために、対
応するロケーション・ポインタをオペランド・バッファ
に送るであろう。このロケーション・ポインタはＩＳＱ
選択ポインタと呼ばれる。ＩＳＱは、実行ユニットから
の戻った宛先アドレス・タグをそれのソース・オペラン
ド・アドレス・タグと比較する。それらが一致する場
合、データがデータ・オペランド・バッファにおける適
正なロケーションに記憶される。これはスヌープ・コン
トロールと呼ばれる。
後、宛先アドレス・タグを使用してレジスタ・ファイル
に、そしてＩＳＱによって与えられたスヌープ・コント
ロールを使用してオペランド・バッファにデータが書き
戻される。ＩＳＱは、それが或るロケーションから命令
を選択する時、適正なオペランドを選択するために、対
応するロケーション・ポインタをオペランド・バッファ
に送るであろう。このロケーション・ポインタはＩＳＱ
選択ポインタと呼ばれる。ＩＳＱは、実行ユニットから
の戻った宛先アドレス・タグをそれのソース・オペラン
ド・アドレス・タグと比較する。それらが一致する場
合、データがデータ・オペランド・バッファにおける適
正なロケーションに記憶される。これはスヌープ・コン
トロールと呼ばれる。
【００９】図３を参照すると、実行ユニットに対して発
生されるべき命令をＩＳＱ発生ロジック２５０が選択す
る。ＩＳＱ発生ロジック２５０はＩＳＱ２５４から命令
を選択するための制御信号を生成する。オペランド・バ
ッファ２５８からオペランド（Ｓ０、Ｓ１）を選択する
ために同じ制御が使用される。この制御信号はＩＳＱ選
択ポインタと呼ばれる。
生されるべき命令をＩＳＱ発生ロジック２５０が選択す
る。ＩＳＱ発生ロジック２５０はＩＳＱ２５４から命令
を選択するための制御信号を生成する。オペランド・バ
ッファ２５８からオペランド（Ｓ０、Ｓ１）を選択する
ために同じ制御が使用される。この制御信号はＩＳＱ選
択ポインタと呼ばれる。
【００１０】図４を参照すると、スヌープ比較器２７０
が宛先アドレス・タグとＩＳＱ２６４におけるすべての
ソース・オペランドとを比較する。実行ユニット（ＦＸ
０、ＬＳ０）が宛先アドレス・タグ２７６、２７８を返
送する時、スヌープ比較器２７０は到来する宛先アドレ
ス・タグとＩＳＱにおけるすべてのソース・オペランド
（Ｓ０、Ｓ１）とを比較する。比較結果は、結果データ
をオペランド・バッファ２６８に書き込むためのバッフ
ァ書き戻しイネーブル信号として使用される。例えば、
結果データがＩＳＱにおけるロケーションＮのＳ０に対
応することをスヌープ比較器２７０が表す場合、オペラ
ンド・バッファにおけるロケーションＮのＳ０に対する
バッファ書き戻しイネーブル信号はアクティブであり、
その結果データがオペランド・バッファに書き込まれ
る。
が宛先アドレス・タグとＩＳＱ２６４におけるすべての
ソース・オペランドとを比較する。実行ユニット（ＦＸ
０、ＬＳ０）が宛先アドレス・タグ２７６、２７８を返
送する時、スヌープ比較器２７０は到来する宛先アドレ
ス・タグとＩＳＱにおけるすべてのソース・オペランド
（Ｓ０、Ｓ１）とを比較する。比較結果は、結果データ
をオペランド・バッファ２６８に書き込むためのバッフ
ァ書き戻しイネーブル信号として使用される。例えば、
結果データがＩＳＱにおけるロケーションＮのＳ０に対
応することをスヌープ比較器２７０が表す場合、オペラ
ンド・バッファにおけるロケーションＮのＳ０に対する
バッファ書き戻しイネーブル信号はアクティブであり、
その結果データがオペランド・バッファに書き込まれ
る。
【００１１】図５を参照すると、本発明の望ましい実施
例に従って、オペランド・バッファの動作のフローチャ
ートが示される。プロセスが開始し、ディスパッチにお
いて論理的ポインタをマップする（ステップ３０２）。
次に、プロセスは物理的ソース・ポインタ及び宛先アド
レス・タグを実行ユニットに送り（ステップ３０４）、
オペランドをオペランド・バッファに入れる（ステップ
３０６）。しかる後、実行ユニットが結果データ及び宛
先アドレス・タグを返送する（ステップ３０８）。次
に、プロセスは、ＩＳＱによって与えられるスヌープ・
コントロールを使用してデータをレジスタ・ファイル及
びオペランド・バッファに書き戻し（ステップ３０
８）、終了する。
例に従って、オペランド・バッファの動作のフローチャ
ートが示される。プロセスが開始し、ディスパッチにお
いて論理的ポインタをマップする（ステップ３０２）。
次に、プロセスは物理的ソース・ポインタ及び宛先アド
レス・タグを実行ユニットに送り（ステップ３０４）、
オペランドをオペランド・バッファに入れる（ステップ
３０６）。しかる後、実行ユニットが結果データ及び宛
先アドレス・タグを返送する（ステップ３０８）。次
に、プロセスは、ＩＳＱによって与えられるスヌープ・
コントロールを使用してデータをレジスタ・ファイル及
びオペランド・バッファに書き戻し（ステップ３０
８）、終了する。
【００１２】従って、本発明は、オペランド・バッファ
を設けることによって従来技術の欠点を解決する。オペ
ランド・バッファは発生待ち行列と同じ数のエントリを
有する。オペランドは、エントリが発生待ち行列におけ
る命令に割り当てられる時、レジスタ・ファイルからオ
ペランド・バッファにロードされる。従って、レジスタ
・ファイルが前もって読み出されるので、その読み出し
は複数サイクルを取ることができる。プロセッサにおけ
る実行ユニットに対して命令が発生される時、オペラン
ドがオペランド・バッファから読み出される。オペラン
ド・バッファの読み出しは１サイクルを取る。
を設けることによって従来技術の欠点を解決する。オペ
ランド・バッファは発生待ち行列と同じ数のエントリを
有する。オペランドは、エントリが発生待ち行列におけ
る命令に割り当てられる時、レジスタ・ファイルからオ
ペランド・バッファにロードされる。従って、レジスタ
・ファイルが前もって読み出されるので、その読み出し
は複数サイクルを取ることができる。プロセッサにおけ
る実行ユニットに対して命令が発生される時、オペラン
ドがオペランド・バッファから読み出される。オペラン
ド・バッファの読み出しは１サイクルを取る。
【００１３】本発明の記述は図解及び説明を目的として
行われたが、網羅的であること及び開示された形式にお
ける発明に限定されることを意図するものではない。当
業者には多くの修正及び変更が明らかであろう。実施例
は、本発明の原理及び実用的な応用に関して最善の説明
を行うために、及び意図された特定の用途に適した種々
の修正を伴う種々の実施例に関しても当業者が本発明を
理解することを可能にするために、選択及び記述され
た。
行われたが、網羅的であること及び開示された形式にお
ける発明に限定されることを意図するものではない。当
業者には多くの修正及び変更が明らかであろう。実施例
は、本発明の原理及び実用的な応用に関して最善の説明
を行うために、及び意図された特定の用途に適した種々
の修正を伴う種々の実施例に関しても当業者が本発明を
理解することを可能にするために、選択及び記述され
た。
【００１４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１５】（１）プロセッサにおいてオペランドをア
クセスするための方法にして、命令を発生待ち行列に割
り当てるステップと、前記命令に対するオペランドをレ
ジスタ・ファイルから読み出すステップと、前記発生待
ち行列における命令とオペランド・バッファにおけるオ
ペランドとの間の適合を実質的に維持するために前記オ
ペランドを前記オペランド・バッファにロードするステ
ップと、を含む方法。 （２）前記オペランドをロードするステップは、前記オ
ペランド・バッファにおけるエントリを前記発生待ち行
列における命令に割り当てるステップと、前記オペラン
ドを前記エントリにロードするステップと、を含む、上
記（１）に記載の方法。 （３）前記オペランドをレジスタ・ファイルから読み出
すステップは１サイクルよりも多いサイクルを取る、上
記（１）に記載の方法。 （４）前記発生待ち行列から命令を選択して発生するス
テップと、発生された命令を実行ユニットに送るステッ
プと、を更に含む、上記（１）に記載の方法。 （５）前記発生された命令に対応するオペランドを前記
オペランド・バッファから読み出すステップと、前記発
生された命令に対応するオペランドを前記実行ユニット
に供給するステップと、を更に含む、上記（４）に記載
の方法。 （６）前記発生された命令に対応するオペランドを前記
オペランド・バッファから読み出すステップは１サイク
ルを取る、上記（５）に記載の方法。 （７）前記発生された命令に対応するオペランドを前記
オペランド・バッファから読み出すステップは発生待ち
行列選択ポインタを使用するステップを含む、上記
（５）に記載の方法。 （８）前記実行ユニットからの結果を前記レジスタ・フ
ァイルに書き込むステップを更に含む、上記（４）に記
載の方法。 （９）前記実行ユニットからの結果を前記オペランド・
バッファに書き込むステップを更に含む、上記（４）に
記載の方法。 （１０）前記実行ユニットからの結果を前記オペランド
・バッファに書き込むステップは、前記発生待ち行列に
よって与えられたスヌープ・コントロールを使用するス
テップを含む、上記（９）に記載の方法。 （１１）プロセッサにおいてオペランドをアクセスする
ための装置にして、発生待ち行列と、命令を前記発生待
ち行列に割り当てるマッパと、オペランドを記憶するレ
ジスタ・ファイルと、前記発生待ち行列における命令に
対するオペランドを記憶するオペランド・バッファと、
を含み、前記オペランド・バッファにおけるオペランド
は前記発生待ち行列における命令に実質的に適合する、
装置。 （１２）前記オペランド・バッファにおける各エントリ
は前記発生待ち行列における命令に対応する、上記（１
１）に記載の装置。 （１３）前記オペランドを前記レジスタ・ファイルから
読み出すためのアクセス・ステージは１サイクルよりも
多いサイクルを取る、上記（１１）に記載の装置。 （１４）前記オペランドを前記オペランド・バッファか
ら読み出すためのアクセス・ステージは１サイクルを取
る、上記（１１）に記載の装置。 （１５）前記発生待ち行列及び前記オペランド・バッフ
ァは同じ数のエントリを有する、上記（１１）に記載の
装置。 （１６）プロセッサにおいてオペランドをアクセスする
ための装置にして、命令を発生待ち行列に割り当てるた
めの割り当て手段と、前記命令に対するオペランドをレ
ジスタ・ファイルから読み出すための読み出し手段と、
前記オペランドをオペランド・バッファにロードするた
めのバッファ手段と、を含む装置。 （１７）前記バッファ手段は、前記オペランド・バッフ
ァにおけるエントリを前記発生待ち行列における命令に
割り当てるための割り当て手段と、前記オペランドを前
記エントリにロードするためのロード手段と、を含む、
上記（１６）に記載の装置。 （１８）前記発生待ち行列から命令を選択して発生する
ための選択手段と、発生された命令を実行ユニットに送
るための搬送手段と、を更に含む、上記（１６）に記載
の装置。 （１９）前記発生された命令に対応するオペランドを前
記オペランド・バッファから読み出すための手段と、前
記発生された命令に対応するオペランドを前記実行ユニ
ットに供給するための手段と、を更に含む、上記（１
８）に記載の装置。 （２０）前記発生された命令に対応するオペランドを前
記オペランド・バッファから読み出すための手段は発生
待ち行列選択ポインタを含む、上記（１９）に記載の装
置。 （２１）前記実行ユニットからの結果を前記レジスタ・
ファイルに書き込むための手段を更に含む、上記（１
９）に記載の装置。 （２２）前記実行ユニットからの結果を前記オペランド
・バッファに書き込むための手段を更に含む、上記（１
９）に記載の装置。 （２３）前記書き込むための手段は前記発生待ち行列に
よって与えられたスヌープ・コントロールを含む、上記
（２２）に記載の装置。
クセスするための方法にして、命令を発生待ち行列に割
り当てるステップと、前記命令に対するオペランドをレ
ジスタ・ファイルから読み出すステップと、前記発生待
ち行列における命令とオペランド・バッファにおけるオ
ペランドとの間の適合を実質的に維持するために前記オ
ペランドを前記オペランド・バッファにロードするステ
ップと、を含む方法。 （２）前記オペランドをロードするステップは、前記オ
ペランド・バッファにおけるエントリを前記発生待ち行
列における命令に割り当てるステップと、前記オペラン
ドを前記エントリにロードするステップと、を含む、上
記（１）に記載の方法。 （３）前記オペランドをレジスタ・ファイルから読み出
すステップは１サイクルよりも多いサイクルを取る、上
記（１）に記載の方法。 （４）前記発生待ち行列から命令を選択して発生するス
テップと、発生された命令を実行ユニットに送るステッ
プと、を更に含む、上記（１）に記載の方法。 （５）前記発生された命令に対応するオペランドを前記
オペランド・バッファから読み出すステップと、前記発
生された命令に対応するオペランドを前記実行ユニット
に供給するステップと、を更に含む、上記（４）に記載
の方法。 （６）前記発生された命令に対応するオペランドを前記
オペランド・バッファから読み出すステップは１サイク
ルを取る、上記（５）に記載の方法。 （７）前記発生された命令に対応するオペランドを前記
オペランド・バッファから読み出すステップは発生待ち
行列選択ポインタを使用するステップを含む、上記
（５）に記載の方法。 （８）前記実行ユニットからの結果を前記レジスタ・フ
ァイルに書き込むステップを更に含む、上記（４）に記
載の方法。 （９）前記実行ユニットからの結果を前記オペランド・
バッファに書き込むステップを更に含む、上記（４）に
記載の方法。 （１０）前記実行ユニットからの結果を前記オペランド
・バッファに書き込むステップは、前記発生待ち行列に
よって与えられたスヌープ・コントロールを使用するス
テップを含む、上記（９）に記載の方法。 （１１）プロセッサにおいてオペランドをアクセスする
ための装置にして、発生待ち行列と、命令を前記発生待
ち行列に割り当てるマッパと、オペランドを記憶するレ
ジスタ・ファイルと、前記発生待ち行列における命令に
対するオペランドを記憶するオペランド・バッファと、
を含み、前記オペランド・バッファにおけるオペランド
は前記発生待ち行列における命令に実質的に適合する、
装置。 （１２）前記オペランド・バッファにおける各エントリ
は前記発生待ち行列における命令に対応する、上記（１
１）に記載の装置。 （１３）前記オペランドを前記レジスタ・ファイルから
読み出すためのアクセス・ステージは１サイクルよりも
多いサイクルを取る、上記（１１）に記載の装置。 （１４）前記オペランドを前記オペランド・バッファか
ら読み出すためのアクセス・ステージは１サイクルを取
る、上記（１１）に記載の装置。 （１５）前記発生待ち行列及び前記オペランド・バッフ
ァは同じ数のエントリを有する、上記（１１）に記載の
装置。 （１６）プロセッサにおいてオペランドをアクセスする
ための装置にして、命令を発生待ち行列に割り当てるた
めの割り当て手段と、前記命令に対するオペランドをレ
ジスタ・ファイルから読み出すための読み出し手段と、
前記オペランドをオペランド・バッファにロードするた
めのバッファ手段と、を含む装置。 （１７）前記バッファ手段は、前記オペランド・バッフ
ァにおけるエントリを前記発生待ち行列における命令に
割り当てるための割り当て手段と、前記オペランドを前
記エントリにロードするためのロード手段と、を含む、
上記（１６）に記載の装置。 （１８）前記発生待ち行列から命令を選択して発生する
ための選択手段と、発生された命令を実行ユニットに送
るための搬送手段と、を更に含む、上記（１６）に記載
の装置。 （１９）前記発生された命令に対応するオペランドを前
記オペランド・バッファから読み出すための手段と、前
記発生された命令に対応するオペランドを前記実行ユニ
ットに供給するための手段と、を更に含む、上記（１
８）に記載の装置。 （２０）前記発生された命令に対応するオペランドを前
記オペランド・バッファから読み出すための手段は発生
待ち行列選択ポインタを含む、上記（１９）に記載の装
置。 （２１）前記実行ユニットからの結果を前記レジスタ・
ファイルに書き込むための手段を更に含む、上記（１
９）に記載の装置。 （２２）前記実行ユニットからの結果を前記オペランド
・バッファに書き込むための手段を更に含む、上記（１
９）に記載の装置。 （２３）前記書き込むための手段は前記発生待ち行列に
よって与えられたスヌープ・コントロールを含む、上記
（２２）に記載の装置。
【図１】従来技術のマイクロプロセッサ設計のブロック
図である。
図である。
【図２】本発明の望ましい実施例に従ってインプリメン
トされ得るマイクロプロセッサ設計の概略表示である。
トされ得るマイクロプロセッサ設計の概略表示である。
【図３】本発明の別の望ましい実施例に従ってインプリ
メントされ得るマイクロプロセッサ設計の概略表示であ
る。
メントされ得るマイクロプロセッサ設計の概略表示であ
る。
【図４】本発明の更に別の望ましい実施例に従ってイン
プリメントされ得るマイクロプロセッサ設計の概略表示
である。
プリメントされ得るマイクロプロセッサ設計の概略表示
である。
【図５】本発明の望ましい実施例によるオペランド・バ
ッファの動作のフローチャートである。
ッファの動作のフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハング・クイール アメリカ合衆国78717、テキサス州、オー スチン、ドーマン・ドライブ 16310 (72)発明者 ダンク・クォーク・ニュエン アメリカ合衆国78759、テキサス州、オー スチン、スカイフラワー・ドライブ 10200 Ｆターム(参考） 5B013 AA02 CC10 5B033 AA01 BF00 DD01 DD04 DD06 DD09
Claims (23)
- 【請求項１】プロセッサにおいてオペランドをアクセス
するための方法にして、 命令を発生待ち行列に割り当てるステップと、 前記命令に対するオペランドをレジスタ・ファイルから
読み出すステップと、 前記発生待ち行列における命令とオペランド・バッファ
におけるオペランドとの間の適合を実質的に維持するた
めに前記オペランドを前記オペランド・バッファにロー
ドするステップと、 を含む方法。 - 【請求項２】前記オペランドをロードするステップは、 前記オペランド・バッファにおけるエントリを前記発生
待ち行列における命令に割り当てるステップと、 前記オペランドを前記エントリにロードするステップ
と、 を含む、請求項１に記載の方法。 - 【請求項３】前記オペランドをレジスタ・ファイルから
読み出すステップは１サイクルよりも多いサイクルを取
る、請求項１に記載の方法。 - 【請求項４】前記発生待ち行列から命令を選択して発生
するステップと、 発生された命令を実行ユニットに送るステップと、 を更に含む、請求項１に記載の方法。 - 【請求項５】前記発生された命令に対応するオペランド
を前記オペランド・バッファから読み出すステップと、 前記発生された命令に対応するオペランドを前記実行ユ
ニットに供給するステップと、 を更に含む、請求項４に記載の方法。 - 【請求項６】前記発生された命令に対応するオペランド
を前記オペランド・バッファから読み出すステップは１
サイクルを取る、請求項５に記載の方法。 - 【請求項７】前記発生された命令に対応するオペランド
を前記オペランド・バッファから読み出すステップは発
生待ち行列選択ポインタを使用するステップを含む、請
求項５に記載の方法。 - 【請求項８】前記実行ユニットからの結果を前記レジス
タ・ファイルに書き込むステップを更に含む、請求項４
に記載の方法。 - 【請求項９】前記実行ユニットからの結果を前記オペラ
ンド・バッファに書き込むステップを更に含む、請求項
４に記載の方法。 - 【請求項１０】前記実行ユニットからの結果を前記オペ
ランド・バッファに書き込むステップは、前記発生待ち
行列によって与えられたスヌープ・コントロールを使用
するステップを含む、請求項９に記載の方法。 - 【請求項１１】プロセッサにおいてオペランドをアクセ
スするための装置にして、 発生待ち行列と、 命令を前記発生待ち行列に割り当てるマッパと、 オペランドを記憶するレジスタ・ファイルと、 前記発生待ち行列における命令に対するオペランドを記
憶するオペランド・バッファと、 を含み、前記オペランド・バッファにおけるオペランド
は前記発生待ち行列における命令に実質的に適合する、
装置。 - 【請求項１２】前記オペランド・バッファにおける各エ
ントリは前記発生待ち行列における命令に対応する、請
求項１１に記載の装置。 - 【請求項１３】前記オペランドを前記レジスタ・ファイ
ルから読み出すためのアクセス・ステージは１サイクル
よりも多いサイクルを取る、請求項１１に記載の装置。 - 【請求項１４】前記オペランドを前記オペランド・バッ
ファから読み出すためのアクセス・ステージは１サイク
ルを取る、請求項１１に記載の装置。 - 【請求項１５】前記発生待ち行列及び前記オペランド・
バッファは同じ数のエントリを有する、請求項１１に記
載の装置。 - 【請求項１６】プロセッサにおいてオペランドをアクセ
スするための装置にして、 命令を発生待ち行列に割り当てるための割り当て手段
と、 前記命令に対するオペランドをレジスタ・ファイルから
読み出すための読み出し手段と、 前記オペランドをオペランド・バッファにロードするた
めのバッファ手段と、 を含む装置。 - 【請求項１７】前記バッファ手段は、 前記オペランド・バッファにおけるエントリを前記発生
待ち行列における命令に割り当てるための割り当て手段
と、 前記オペランドを前記エントリにロードするためのロー
ド手段と、 を含む、請求項１６に記載の装置。 - 【請求項１８】前記発生待ち行列から命令を選択して発
生するための選択手段と、 発生された命令を実行ユニットに送るための搬送手段
と、 を更に含む、請求項１６に記載の装置。 - 【請求項１９】前記発生された命令に対応するオペラン
ドを前記オペランド・バッファから読み出すための手段
と、 前記発生された命令に対応するオペランドを前記実行ユ
ニットに供給するための手段と、 を更に含む、請求項１８に記載の装置。 - 【請求項２０】前記発生された命令に対応するオペラン
ドを前記オペランド・バッファから読み出すための手段
は発生待ち行列選択ポインタを含む、請求項１９に記載
の装置。 - 【請求項２１】前記実行ユニットからの結果を前記レジ
スタ・ファイルに書き込むための手段を更に含む、請求
項１９に記載の装置。 - 【請求項２２】前記実行ユニットからの結果を前記オペ
ランド・バッファに書き込むための手段を更に含む、請
求項１９に記載の装置。 - 【請求項２３】前記書き込むための手段は前記発生待ち
行列によって与えられたスヌープ・コントロールを含
む、請求項２２に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US09/798,293 US20020124157A1 (en) | 2001-03-01 | 2001-03-01 | Method and apparatus for fast operand access stage in a CPU design using a cache-like structure |
| US09/798293 | 2001-03-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002287957A true JP2002287957A (ja) | 2002-10-04 |
Family
ID=25173027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002042171A Pending JP2002287957A (ja) | 2001-03-01 | 2002-02-19 | キャッシュのような構造を使用してｃｐｕ設計におけるオペランド・アクセス・ステージを高速化するための方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020124157A1 (ja) |
| JP (1) | JP2002287957A (ja) |
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| Publication number | Publication date |
|---|---|
| US20020124157A1 (en) | 2002-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050405 |