JP2002246894A - 論理関数機能再構成可能集積回路および再構成方法 - Google Patents

Abstract

(57)【要約】 【課題】 しきい素子を用いた再構成可能デバイスの可
変論理部において、使用する素子数を低減することがで
きる方法とその方法を実現する回路を提供することを目
的とするものである。 【解決手段】 任意の論理関数を実現するしきい素子回
路網であって、上記しきい素子を複数段結合する構造を
有し、論理関数機能を構成するデータとして、多値表現
されたデータを用いることを特徴とする論理関数機能再
構成可能集積回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路製造後で
あっても、論理関数機能を再構成することが可能である
集積回路に係り、特に、論理関数の再構成を可能にする
可変論理部として、しきい素子回路網を使用する集積回
路において、素子数の低減方法とその方法を実現する回
路の構成とに関するものである。

【０００２】

【従来の技術】デバイス製造後に論理関数機能の書き換
えが可能であるＦＰＧＡ（Field Programmable Gate Ar
ray）に代表される再構成可能デバイスを用いたリコン
フィギュラブルコンピューテイングシステム（ＲＣＳ：
Reconfigurable Computing System）の研究開発が、文
献１「末吉敏則、Reconfigurable Computing Systemの
現状と課題−Computer Evolutionへ向けて−、信学技
報、ＶＬＤ９６−７９，ＣＰＳＹ９６−９１，ｐｐ．１
１１−１１８．１９９６−１２」に示すように行われて
いる。

【０００３】上記研究開発が進む様々なＲＣＳにおい
て、論理関数機能の再構成を可能にしているデバイス部
分は、論理関数機能の可変性を実現する可変論理部とメ
モリ回路とを基本回路し、これらの基本回路の構成につ
いても、様々な提案がされている。

【０００４】従来、再構成可能デバイスは、製品のプロ
トタイピングや多品種少量生産を必要とするＡＳＩＣの
代替品として、主に利用されている。この利用方法にお
いては、システムに組み込む前または、組み込んだ後
に、一度、必要となる機能を構成することで十分であ
る。

【０００５】この要求に応える再構成可能デバイスの可
変論理部における基本デバイスとしては、真理値表をＳ
ＲＡＭ（Static-RAM）等のメモリ回路に直接実装するＬ
ＵＴ（Look-Up Table）型、マルチプレクサのカスケー
ド接続構造と接続切り替え素子であるアンチフィーズと
を用いて論理関数を表現する方法を実装するマルチプレ
クサ（ＭＵＸ、Multiplexer）型、論理関数をＡＮＤ−
ＯＲの論理和形（積和形）等で表現し、論理関数機能を
保持するＥＥＰＲＯＭ等を使用するＰＬＡ（Programabl
e Logic Array）型がある。

【０００６】一方、可変論理部の性能と機能の向上とを
目的として、上記のデバイスとは異なるしきい素子を用
いた可変論理部も提案されている。

【０００７】上記しきい素子を用いた可変論理部は、た
とえば、文献２「青山一生、澤田宏、名古屋彰、中島和
生、ニューロンＭＯＳによる対称関数回路の設計手法、
信学技法、ＣＰＳＹ９９−９０，ｐｐ．４９−５６．１
９９９−１１」、文献３「青山一生、澤田宏・名古屋彰
・ニューロンＭＯＳによる論理関数回路の一設計手法、
第１３回 回路とシステム（軽井沢）ワークショップ、
Ａｐｒｉ１、２０００」に記載されている。文献２と文
献３とには、ニューロンＭＯＳインバータを用いた回路
レベルが記述されている。

【０００８】ここでは、回路固有の特性ではなく、論理
関数機能の可変性に焦点を当てるために、ニューロンＭ
ＯＳインバータを、否定出力型しきい素子とみなし、ニ
ューロンＭＯＳインバータを用いた可変論理部に関する
従来技術を、論理素子レベルで説明する。

【０００９】図１７は、２段論理フィードフォワード回
路を示す図である。

【００１０】上記文献２では、対称関数機能を持つ可変
論理部を、図１７に示す２段論理フィードフォワード回
路を用いて、自動設計する手法について記載している。

【００１１】対称関数とは、入力変数の任意の置換に対
して、出力値が不変である論理関数であり、算術演算や
論理演算を行なう回路において多用されている。たとえ
ば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、Ｅｘｃｌｕｓｉ
ｖｅ−ＯＲ（ＸＯＲ）、Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ
（ＸＮＯＲ）は、全て対称関数である。

【００１２】ここでは、図１７に示す２段論理フィード
フォワード回路が、対称関数機能を実現することを、１
段目のしきい素子の動作と、２段目のしきい素子の動作
とを用いて、説明する。

【００１３】図１７に示すような否定出力型しきい素子
を用いた回路に、論理的に「１」または「０」をとる入
力変数Ｘ₁〜Ｘ_kが入力され、各入力変数に掛けられる重
みを１とする。さらに、

【００１４】

【数１】

【００１５】が入力状態数ξであると定義する。

【００１６】また、１段目の（ｋ＋１）個の否定出力型
しきい素子の「入力閾値」ｔｈ_i、（１≦ｉ≦ｋ＋１）
を、制御変数ｃｆｇ_iによって、｛ｉ−（３／２）、ｉ
−（１／２）｝のいずれか一方を選択できるとする。

【００１７】ここでは、ｃｆｇ_iが論理的１であるとき
に、小さい値、すなわちｔｈ_i＝ｉ−（３／２）であ
り、ｃｆｇ_iが論理的０であるときに、大きい値、ｔｈ_i
＝ｉ−（１／２）である。

【００１８】ここで用いた「入力閾値」は、入力変数と
その重みとの積和値からみた閾値のことである。たとえ
ば、入力変数以外に重み１を持つ１つの制御変数ｃｆｇ
_iが、しきい素子に入力されている場合、このしきい素
子の全ての入力値と重みとの積和値Ｓｕｍは、次の式
（１）、式（２）で表される。

【００１９】

【数２】

【００２０】上記積和値Ｓｕｍが大小比較され、出力値
が決定される場合における比較対象の値を、閾値と呼
び、（Ｓｕｍ−ｃｆｇ_i）の比較対象の値を、「入力閾
値」と呼ぶ。したがって、入力閾値は、制御変数の値に
よって変化する。

【００２１】上記入力閾値を持つ場合、１段目のｉ番目
の否定出力型しきい素子の出力Ｙ_iは、式（３）にな
る。

【００２２】

【数３】

【００２３】２段目の１つの否定出力型しきい素子の閾
値は、ｔｈ＝ｋ＋（１／２）に設定され、しきい素子に
入力される値に対する重みｗは、１に設定されている。

【００２４】図１８は、２段目の否定出力型しきい素子
の入力状態数に対する入力の和の関係を表す図である。

【００２５】図１８において、その横軸は、入力状態数
であるξを示し、その縦軸は、入力変数と重みとの積

【００２６】

【数４】

【００２７】と、１段目の否定出力型しきい素子の出力
値と重みとの積と

【００２８】

【数５】

【００２９】の和を表している。

【００３０】２段目の否定出力型しきい素子は、縦軸の
値を、閾値であるｋ＋（１／２）と比較し、その大小関
係に応じて出力する。

【００３１】図１８中、白抜き丸印（○）は、Ｙ₍ξ₊₁₎
＝０である場合、すなわち、図１７における、ｃｆｇ₍
ξ₊₁₎＝１である場合を表し、塗りつぶし丸印（●）
は、Ｙ₍ξ₊₁₎＝１である場合、すなわち、ｃｆｇ₍ξ₊₁₎
＝０である場合を表す。

【００３２】図１８より、図１７中２段目の否定出力型
しきい素子は、○印である場合、入力の和が閾値よりも
小さいので、論理的１を出力し、●印である場合、入力
の和が閾値より大きいので、論理的０を出力する。

【００３３】入力状態数がξであるときにおける入出力
関係式は、式（４）になる。ただし、２段目の否定出力
型しきい素子の出力値をＺとした。

【００３４】

【数６】

【００３５】式（４）から判るように、図１７の回路で
は、ある１つの入力状態数に、ある１つの１段目の否定
出力型しきい素子の出力値を対応させ、取り得る２つの
出力値（１，０）を、その否定出力型しきい素子に入力
される１つの制御変数によって選択可能にすることによ
り、ある入力状態数のときに、論理的１または論理的０
を選択的に出力できるようにしている。ある入力状態数
において選択的に出力値を決定できることは、任意の対
称関数を実現できることを意味している。

【００３６】この回路と方法とを用いる場合、入力状態
数と、１段目の否定出力型しきい素子の数とを一致させ
る必要がある。したがって、任意のｋ入力変数対称関数
を実現するためには、入力状態数と等しい（ｋ＋１）の
否定出力型しきい素子が、１段目に必要である。

【００３７】一方、上記文献３には、否定出力型しきい
素子を用いて、任意の論理関数を実現するための２通り
の回路構成と方法とが記載されている。

【００３８】まず、論理関数を実現するには、対称関数
の場合と異なり、入力変数の置換に対して、異なる出力
値を与えられることが必要であり、このためには、入力
状態として、対称関数を実現する際に用いた入力変数中
の論理的１である変数の数である入力状態数ではなく、
入力ベクトルを用いる必要があると述べられている。

【００３９】入力ベクトルをしきい素子の入力状態とし
て用いる典型的な方法として、入力変数に対する重みｗ
として、２のべき乗を用いる方法が示されている。この
ときに、入力状態数は、論理関数用に新たに式（５）の
ように定義し直され、ｋ入力変数論理関数の入力状態数
は、０〜２^k-1である２^k個の整数となる。

【００４０】

【数７】

【００４１】論理関数を実現する第１の方法は、上記任
意の対称関数を実現する場合と同様の方法で、１段目
に、入力状態数の数と同数である２^k個の否定出力型し
きい素子を用い、そのそれぞれの出力値に、各入力状態
数であるときにおける２段目の否定出力型しきい素子の
出力値を対応させる方法である。

【００４２】上記第１の方法は、入力変数の数に応じて
指数関数的に増加する２^k個の否定出力型しきい素子
を、１段目に必要とする。

【００４３】図１９は、論理関数を実現する第２の方法
を実現する回路構成を示す図である。

【００４４】この第２の方法が、上記第１の方法と異な
る点は、（１）１段目の否定出力型しきい素子として、
１つの制御信号によって、２つの入力閾値から１つの入
力閾値を選択できる否定出力型しきい素子のみならず、
２つの制御信号によって、４つの入力閾値から１つの入
力閾値を選択できる否定出力型しきい素子を用いた点、
（２）１段目の否定出力型しきい素子の出力に乗算され
る重みｗ_yiとして、異なる値である｛１，２｝のどちら
かを用いることができる点、である。

【００４５】これらの点によって、連続する４つの入力
状態数を、３つの否定出力型しきい素子の出力値に対応
付けることが可能になり・任意のｋ入力変数論理関数を
実現する際に、１段目の否定出力型しきい素子として、
（３／４）・２^k個の素子が必要になる。

【００４６】上記従来例では、ｋ入力変数の任意の対称
関数を実現するには、２段論理フィードフォワード型回
路構成の１段目の否定出力型しきい素子を、（ｋ＋１）
個必要であり、任意の論理関数を実現するには、少くと
も（３／４）・２^k個が必要である。

【００４７】回路規模の低減のためには、任意の対称関
数と、任意の論理関数とを実現する際に使用する否定出
力型しきい素子の数をできる限り少くする方法が望まれ
ている。

【００４８】

【発明が解決しようとする課題】従来の否定出力型しき
い素子用いた２段論理フィードフォワード回路による可
変論理部では、任意の対称関数を実現する際に、１段目
に（ｋ＋１）個の否定出力型しきい素子が必要であり、
論理関数を実現する際には、１段目に少なくとも（３／
４）・２^k個の否定出力型しきい素子が必要である。

【００４９】本発明は、しきい素子を用いた再構成可能
デバイスの可変論理部において、使用する素子数を低減
することができる方法とその方法を実現する回路を提供
することを目的とするものである。

【００５０】

【課題を解決するための手段】本発明は、しきい素子回
路網に入力される入力ベクトルの１次元表示である入力
状態数について、３つの入力状態数を１つのグループと
し、各グループのそれぞれの入力状態数であるときにお
けるしきい素子回路網の出力値と、２つのしきい素子の
出力値とを対応付け、上記２つのしきい素子の出力値を
上記しきい素子に入力する多値表現された関数機能構成
データによって制御することによって、しきい素子回路
網におけるしきい素子数を低減するものである。

【００５１】従来技術である任意のｋ入力変数対称関数
を実現する場合と、任意のｋ入力変数論理関数を実現す
る場合とについて、一般的である２段論理しきい素子回
路網を用いて説明する。

【００５２】任意のｋ入力変数対称関数を実現する場
合、各入力状態数であるときにおける出力値と、２段論
理回路の１段目の１つのしきい素子の出力値とを対応付
けるので、入力状態数である（ｋ＋１）個のしきい素子
が、１段目に必要であり、２段目のしきい素子をも含め
ると、少なくとも（ｋ＋２）個のしきい素子が必要であ
る。

【００５３】任意のｋ入力変数論理関数を実現する場
合、上記任意の対称関数を実現する方法と同じ方法を採
用すると、１段目のしきい素子として、入力状態数と同
数の２ ^k個のしきい素子が必要になり、２段目のしきい
素子をも含めると、少なくとも（２^k＋１）個のしきい
素子が必要である。

【００５４】また、入力状態数をグループ化する方法と
して、入力状態数が２のべき乗であるので、４＝２²個
の入力状態数を１つのグループとし、各グループのそれ
ぞれの入力状態数であるときにおけるしきい素子回路網
の出力値と、１段目の３つのしきい素子の出力値とを対
応付け、しきい素子数を、（２^k・３／４＋１）個に低
減する方法が提案されている。

【００５５】本発明は、入力状態数をグループ化する際
に、３つの入力状態数を１つのグループにし、余りの発
生を許容するものである。このようにしたので、本発明
は、任意の数の入力状態数に適用することができる。

【００５６】

【発明の実施の形態および実施例】［アウトライン］本
発明は、しきい素子回路網を用いた論理関数機能再構成
可能デバイスに関して、任意の論理関数、または、任意
の対称関数を実現する際に必要となるしきい素子数を低
減する回路である。

【００５７】本発明の第１の実施例は、任意の論理関数
を実現する際に、素子数を低減する実施例であり、本発
明の第２の実施例は、任意の対称関数を実現する際に、
素子数を低減する実施例であり、第１、２の実施例とも
に、しきい素子を用いた論理レベルで説明する。本発明
の第３の実施例は、回路レベルで説明し、具体的な回路
例を挙げる。

【００５８】以下の説明では、ｉｎｔ［ｘ／ｙ］は、実
数ｘ，ｙ（ｙ≠０）によるｘ／ｙの整数部分であり、ｍ
ｏｄ［ｘ／ｙ］は、実数ｘ，ｙ（ｙ≠０）によるｘ／ｙ
の余りの整数である。なお、０≦ｍｏｄ［ｘ／ｙ］＜ｙ
である。

【００５９】［第１の実施例］第１の実施例は、任意の
論理関数を実現する回路において、複数ビットによる多
値表現を用い、しきい素子数を低減する方法と回路構成
である。

【００６０】従来方法は、約２^k個または約（３／４）
・２^k個のしきい素子を必要とする。第１の実施例は、
必要なしきい素子数を、約（２／３）・２^k個に低減す
ることができ、正確には、必要なしきい素子数を、ｉｎ
ｔ［（２／３）・２^k］＋ｍｏｄ［２^k／３］＋１個に低
減することができる。

【００６１】［第２の実施例］第２の実施例は、任意の
対称関数を実現する回路において、複数ビットによる多
値表現を用い、しきい素子数を低減する方法と回路構成
である。

【００６２】従来方法は、（ｋ＋２）個のしきい素子を
必要とする。第２の実施例は、必要なしきい素子数を、
約（２／３）・（ｋ＋１）個に低減し、正確には、ｉｎ
ｔ［（２／３）・（ｋ＋１）］＋ｍｏｄ［（ｋ＋１）／
３］＋１個に低減する。

【００６３】［第３の実施例］」第３の実施例は、しき
い素子の実装対象と、実回路レベルにおいて任意の論理
関数とを、ｉｎｔ［（２／３）・２^k］＋ｍｏｄ［２^k／
３］＋１個のしきい素子によって実現する回路である。
この回路は、第２の実施例を参照することによって、任
意の対称関数にも適用可能なように変更できる。

【００６４】第３の実施例におけるしきい素子の具体的
な実装対象は、複数の入力ゲート（信号が入力される端
子）と、過渡的に電気的絶縁状態にすることが可能な端
子とが、容量を介して直列接続され、上記電気的絶縁状
態にすることが可能な端子の電位を入力値とする非線形
素子によって構成されるしきい素子（たとえば、ニュー
ロンＭＯＳインバータ）である。

【００６５】上記実施例では、任意の論理関数または任
意の対称関数を実現するために、制御変数の多値表現を
行い、素子数を低減している。

【００６６】多値の表現方法として、多ビット化（第２
の実施例であり、これは空間上に分散された２値信号の
組合せによって多値を表現したとも言える）、多電位を
用いて信号の振幅上に多値を表現する方法や、Pulse Wi
dth Modulation（ＰＷＭ）を用い、２値信号を時間軸上
に分散し、多値を表現する方法でも、上記と同様の効果
を得ることができる。

【００６７】また、時間軸上での展開は、ＰＷＭのみな
らず、Pulse Density Moduration（ＰＤＭ）を使った場
合も、上記と同様である。

【００６８】［第１の実施例］ ［ｋ入力変数論理関数を実現するための回路構成に対す
る要求］ｋ入力変数論理関数を実現するためには、ｋ個
の入力変数で構成される２^k個の入力ベクトルが、しき
い素子の入力としてみたときに、互いに異なることが必
要であり、かつ、互いに区別された各入力ベクトルに対
する出力値として、論理的「１」または「０」を選択的
に与えることが可能であることが必要である。上記２つ
の要請を満たすときに、ｋ入力変数によって構成される
２^k個の入力ベクトルに対する２^q個（ただし、ｑ＝
２^k、つまり、２の２のｋ乗個、たとえばｋ＝３であれ
ば２⁸＝２５６個）の論理関数を実現することができ
る。

【００６９】しきい素子上で、２^k個の入力ベクトルを
互いに区別する（入力ベクトルを識別可能にする）ため
に、各入力変数に対して異なる重みを用いる。

【００７０】たとえば、入力ベクトル｛Ｘ₁，Ｘ₂，…，
Ｘ_i，…，Ｘ_k｝に対する重みを｛ｗ _x1，ｗ_x2，…，
ｗ_xi，…，ｗ_xk｝とすると、ｗ_xi＝２^i-1とすることに
よって、入力ベクトルは識別可能になる。このときに、
入力変数と重みとの積和値

【００７１】

【数８】

【００７２】は、式（６）を満たす整数値であり、この
積和値を、入力状態数（ξ）と呼ぶ。

【００７３】

【数９】

【００７４】入力ベクトルを識別可能にする方法は、ｗ
_xi＝２^i-1とする方法だけに限定されない。たとえば、
ｗ_xi＝α^i-1、（α＞２）とする方法でもよい。しか
し、上記実施例においては、簡単化のために、ｗ_xi＝２
^i-1を用いる。

【００７５】［任意の論理関数を実現する回路の一般的
構成］図１は、本発明の第１の実施例である集積回路
（論理関数機能再構成可能集積回路１００）の構成を示
すブロック図である。

【００７６】集積回路１００は、ｋ入力変数の任意の論
理関数を、｛ｉｎｔ［（２／３）・２^k］＋ｍｏｄ［２^k
／３］｝＋１個の否定出力型しきい素子（以下、これを
「しきい素子」という）によって実現する２段論理フィ
ードフォワード型回路である。

【００７７】集積回路１００は、１段目のｎ＝｛ｉｎｔ
［（２／３）・２^k］＋ｍｏｄ［２^k／３］｝個のしきい
素子ＴＨＧ１〜ＴＨＧｎと、２段目の１つのしきい素子
ＴＨＧ０とによって構成されている。ただし、ｉｎｔ
（２／３）・２^kは、（２／３）・２^kの整数部分を表
し、ｍｏｄ［２^k／３］は、２^k／３の余りの整数を表
す。

【００７８】図１９に示す従来の２段論理フィードフォ
ワード回路では、連続する４つの入力状態数に、３つの
１段目のしきい素子の出力を対応付けることによって、
任意のｋ入力変数論理関数を、（３／４）・２^k＋１個
のしきい素子数を用いて実現できる。

【００７９】一方、上記第１の実施例では、連続する３
つの入力状態数に、２つの１段目のしきい素子の出力を
対応付けることによって、任意の論理関数を実現する。
ｋ入力変数の入力状態数の個数は、２^kであり、３つの
入力状態数を１つのグループにした場合、必ず余りが出
る。

【００８０】上記実施例は、余りが存在することを許容
する方法である。この余りの入力状態数ｍｏｄ［２^k／
３］に対して、それぞれ１段目のしきい素子の出力を対
応付ける。このために、上記実施例におけるしきい素子
数は、１段目のしきい素子数ｉｎｔ［（２／３）・
２^k］＋ｍｏｄ［２^k／３］に、２段目のしきい素子数１
を加えた値になる。しきい素子数は、ｍｏｄ［２^k／
３］が１または２であるので、ｋ≦３では、従来方法と
同数であるが、ｋ≧４では、上記実施例の方法によっ
て、しきい素子数を低減することができる。

【００８１】次に、各しきい素子の持つ特徴である入力
と、「入力閾値」と、出力とについて一般的な部分につ
いて説明する。

【００８２】ここで、「閾値」と「入力閾値」とは、従
来技術で説明したのと同じ定義で用いる。１段目のしき
い素子は、全ての入力変数と、入力閾値を制御するため
の制御変数とを入力とする。入力変数に乗算される重み
については、上記の通り、入力ベクトルを識別可能なよ
うに設定される。１段目のしきい素子には、２つの入力
閾値から１つの入力閾値を選択できるものと、４つの入
力閾値から１つの入力閾値を選択できるものとの２つの
種類がある。

【００８３】また、２つの種類のしきい素子は共に、１
つの閾値を持つ否定出力型しきい素子であるので、入力
の積和値が入力閾値を越えるまでは、論理的「１」を出
力し、一旦入力閾値を越えると、論理的「０」を出力
し、再び「１」を出力することはないという特徴を持
つ。２段目のしきい素子は、全ての入力変数と、１段目
の全てのしきい素子からの出力値とを入力とする。閾値
は、予め決められた１つの値である。

【００８４】次に、上記実施例における具体的回路構成
を説明する前に、回路構成を分類する。

【００８５】１段目のしきい素子数におけるｍｏｄ［２
^k／３］は、１または２であるので、集積回路１００の
具体的構成は、図２に示すｍｏｄ［２^k／３］＝１であ
る場合と、図３に示すｍｏｄ［２^k／３］＝２である場
合との２通りに分類される。

【００８６】［ｍｏｄ［２^k／３］＝１の場合：Ａ］図
２は、ｍｏｄ［２^k／３］＝１である場合における回路
構成を示す図である。

【００８７】まず、初めに１段目のしきい素子の構成に
ついて述べ、次に、その動作について説明する。

【００８８】１段目の全てのしきい素子の出力値と全て
の入力変数とを入力とする２段目のしきい素子の構成を
示し、最後に、２段目のしきい素子の動作に着目し、任
意の論理関数を実現できることについて説明する。

【００８９】［Ａ：１段目のしきい素子の構成］今、ｍ
ｏｄ［２^k／３］＝１であるから、２^k−１＝３・ｍとな
る整数ｍが存在する。入力状態数ξに関して、値の小さ
い順に連続する３つの入力状態数を１組にすると、ξ
は、ｍ個の組と１つの入力状態数とに分けられる。連続
する３つの入力状態数のそれぞれにおいて、集積回路１
００の出力値として論理的「１」または「０」を、２つ
の１段目のしきい素子の出力値によって選択できるとき
に、ｍ個の組の入力状態数に対応付けられるしきい素子
数は、２・ｍ個になる。

【００９０】一方、１つの入力状態数における集積回路
１００の出力値として、「１」と「０」とを選択できる
ように、１つのしきい素子の出力値を対応付ける。この
ときに、１段目のしきい素子数は、（２ｍ＋１）個にな
る。今、１段目のしきい素子を番号付けし、ＴＨＧ₁，
ＴＨＧ₂，…，ＴＨＧ_(2j-1)，ＴＨＧ_(2j)，…，ＴＨＧ
_(2m+1)、（１≦ｊ≦ｍ）とする。

【００９１】図４は、ｋ入力変数論理関数を実現する回
路における１段目のしきい素子ＴＨＧ_(2j-1)を表す図で
ある。

【００９２】ＴＨＧ_(2j)も、ＴＨＧ_(2j-1)と同じ構成で
ある。ＴＨＧ_(2j-1)には、全ての入力変数Ｘ₁〜Ｘ_kと、
制御変数ｃｆｇ_(2j-1)1、ｃｆｇ_(2j-1)2とが入力され
る。また、入力値に乗算される重みは、入力変数Ｘ_iに
対して、ｗ_xi＝２^i-1であり、制御変数ｃｆｇ_(2j-1)1に
対する重みｗ_c(2j-1)1を、ｗ_c(2j-1)1＝２とし、ｃｆｇ
_{( 2j-1)2}に対する重みｗ_c(2j-1)2を、ｗ_c(2j-1)2＝１と
する。また、閾値ｔｈ_{(2j- 1)}は、ｔｈ_(2j-1)＝（３ｊ−
１／２）であるとする。なお、出力値は、Ｙ_(2j-1)で表
される。

【００９３】図５は、１段目のしきい素子ＴＨＧ_(2m+1)
を表す図である。

【００９４】しきい素子ＴＨＧ_(2j-1)と同じく、全ての
入力変数を入力とし、それぞれに対する重みも同じであ
る。しかし、制御変数が、ｃｆｇ_(2m+1)1だけである点
が、異なる。また、制御変数ｃｆｇ_(2m+1)1に対する重
みｗ_c(2m+1)1は、ｗ_c(2m+1)1＝１である。閾値ｔｈ
_(2m+1)は、ｔｈ_(2m+1)＝（３ｍ＋１／２）に設定され、
出力値は、Ｙ_(2m+1)で表される。

【００９５】［Ａ：１段目のしきい素子の動作］次に、
ＴＨＧ_(2j-1)とＴＨＧ_(2m+1)との動作について順に説明
する。

【００９６】図４で示したＴＨＧ_(2j-1)に関して、入力
状態数ξをＳｕｍｘと表現し直すと、全ての入力と、重
みの積和値Ｓｕｍと、Ｓｕｍｘとの関係は、式（８）と
なる。

【００９７】

【数１０】

【００９８】式（８）において、（３ｊ−７／２）＜Ｓ
ｕｍｘ＜（３ｊ−１／２）の場合は、ｃｆｇ_(2j-1)1と
ｃｆｇ_(2j-1)2との値に依存して出力値が決まる。

【００９９】ここで、式（８）の関係を、ｊ＝１を具体
例として説明する。

【０１００】図６は、入力状態数ＳｕｍｘとＳｕｍとの
関係を表す図である。

【０１０１】縦軸のＳｕｍは、全ての入力が論理的
「０」であるときの値である「０」と、全ての入力が論
理的「１」であるときの値である「２^k＋２」との間の
値を取る。閾値ｔｈ₁は、（２＋１／２）であるので、
Ｓｕｍｘが３以上の領域Ｂ１においては、式（８）に示
すように、Ｓｕｍｘ＞（２＋１／２）を満たし、制御変
数の値に依存せず、Ｓｕｍは、常に閾値を越え、出力値
は、Ｙ₁＝０となる。

【０１０２】一方、Ｓｕｍｘ＝０、１、２である領域Ａ
１では、制御変数の値に依存して、Ｓｕｍと閾値との関
係は異なる。

【０１０３】Ｓｕｍｘ＝０である場合は、ｃｆｇ₁₁とｃ
ｆｇ₁₂との値が共に１である場合に、Ｓｕｍは閾値を越
え、Ｓｕｍｘ＝１である場合は、ｃｆｇ₁₁の値が１であ
れば、Ｓｕｍ閾値を越え、Ｓｕｍｘ＝２の場合は、ｃｆ
ｇ₁₁とｃｆｇ₁₂との少なくとも一方が１であれば、Ｓｕ
ｍは閾値を越える。各入力状態数のときの２つの制御変
数ｃｆｇ₁₁、ｃｆｇ₁₂の値と、Ｓｕｍおよび出力値Ｙ₁
との関係を、図２０にまとめてある。

【０１０４】図７は、図２０に示す関係中の入力状態数
Ｓｕｍｘと出力値Ｙ₁との関係を示す図である。

【０１０５】領域Ｂ１では、Ｓｕｍが閾値よりも大きい
ので、常に論理的「０」出力になる。一方、領域Ａ１で
は、図２０に示すように、４つの場合を取ることができ
る。

【０１０６】図２０中の＃４は、図７の「ａ」に対応す
る。すなわち、制御変数の値の和だけで閾値を越えてい
るので、如何なる入力状態数であっても、閾値を越える
ため、出力値が０になる。図２０の＃３は、「ｂ」に対
応し、＃２は、「ｃ」に対応し、＃１は、「ｄ」に対応
する。

【０１０７】上記のように、ｊ＝１である場合における
しきい素子ＴＨＧ₁は、４つの異なる場合を持つ。つま
り、入力状態数Ｓｕｍｘが０以上で出力値が０になる場
合と、Ｓｕｍｘ＝１で始めて出力値が０になる場合と、
Ｓｕｍｘ＝２で始めて出力値が０になる場合と、Ｓｕｍ
ｘ＝３で始めて出力値が０になる場合との４つの異なる
場合を持つ。

【０１０８】式（８）から判るように、上記具体的な例
は、ＴＨＧ_(2j-1)、ＴＨＧ_(2j)の場合に容易に拡張でき
る。ＴＨＧ_(2j-1)とＴＨＧ_(2j)とについても、上記と同
様に、始めて０を出力する入力状態数が４通り存在す
る。

【０１０９】次に、図５に示すＴＨＧ_(2m+1)の動作につ
いて、説明する。

【０１１０】ＴＨＧ_(2j-1)の場合と同じく、全ての入力
変数と、重みｗ_c(2m+1)1＝１が乗算された制御変数ｃｆ
ｇ_(2m+1)1とが入力であり、閾値ｔｈ_(2m+1)が、ｔｈ
_(2m+1)＝（３ｍ＋１／２）＝（２^k−１／２）に設定さ
れている。

【０１１１】ｋ入力変数である場合、入力状態数Ｓｕｍ
ｘの最大値は、２^k-1であるので、全ての入力変数が論
理的「１」であっても、Ｓｕｍｘだけでは閾値を越えな
い。制御変数ｃｆｇ_(2m+1)1が論理的「１」であるとき
に、初めてＳｕｍは、閾値を越える。Ｙ_(2m+1)とＳｕｍ
との関係は、式（９）で表される。

【０１１２】

【数１１】

【０１１３】以上、しきい素子ＴＨＧ_(2m+1)の出力値Ｙ
_(2m+1)は、入力状態数（２^k−１）において、ｃｆｇ
_(2m+1)1の値に依存し、論理的「１」、「０」のいずれ
か一方を選択的に取ることを説明した。

【０１１４】［Ａ：１２段目のしきい素子の構成］次
に、２段目のしきい素子ＴＨＧ₀の入力と閾値と出力と
について説明する。

【０１１５】図２に示すように、ＴＨＧ₀には、全ての
入力変数と、全ての１段目のしきい素子の出力値とが入
力される。入力変数の重みｗ_xiを、ｗ_xi＝２^i-1とす
る。一方、１段目のしきい素子ＴＨＧ_(2j-1)の出力値Ｙ
_(2j-1)の重み、ＴＨＧ_(2j)の出力値Ｙ_(2j)の重み、ＴＨ
Ｇ_(2m+1)の出力値Ｙの重みを、それぞれｗ_y(2j-1)、ｗ_y
(2j)、ｗ_y(2m+1)としたときに、ｗ_y(2j-1)＝２、ｗ
_y(2j)＝１、ｗ_y(2m+1)＝１のように設定する。このとき
に、ＴＨＧ₀に入力される値と、重みの積和値Ｓｕｍと
は、入力状態数をＳｕｍｘとし、１段目のしきい素子の
出力値と重みとの積和値をＳｕｍｙとし、出力値が、制
御変数とは無関係に論理的１または０を取ることができ
ると仮定すると、式（１０）に示すように、０以上（２
^k+1−１）以下の整数値となる。

【０１１６】

【数１２】

【０１１７】ここで、２段目のしきい素子ＴＨＧ₀の閾
値を、Ｓｕｍの取り得る値の最大値である（２^k+1−
１）の（１／２）である（２^k−（１／２））と設定す
る。

【０１１８】［Ａ：２段目のしきい素子を用いた任意の
論理関数実現の説明］次に、図２に示す回路構成の２段
目のしきい素子ＴＨＧ₀の動作を説明し、最後に、任意
の論理関数を実現できることについて説明する。

【０１１９】図８は、２段目のしきい素子ＴＨＧ₀にお
いて、入力される入力変数Ｘ₁〜Ｘ_kと、重みｗ_x1〜ｗ_xk
との積和値である入力状態数Ｓｕｍｘに対する全ての入
力値に対する積和値（Ｓｕｍ＝Ｓｕｍｘ＋Ｓｕｍｙ）の
関係を示す図である。

【０１２０】入力状態数の小さい順に、３つの連続する
入力状態数、たとえば、ｊ＝１に対応するＳｕｍｘ＝
０、１、２に注目する。

【０１２１】上記のように、１段目のしきい素子は、選
択された１つの入力閾値を持つ否定出力のしきい関数を
実現する素子であるので、一度論理的「０」を出力した
しきい素子の出力値を、再び論理的「１」を出力するよ
うに設定することができない。ここで、この特徴を有す
るしきい素子が、論理的「０」を出力する最も小さい入
力状態数を、「０出力状態数」と定義する。このとき
に、１段目のしきい素子ＴＨＧ₁とＴＨＧ₂とを除く全て
のしきい素子の閾値は、３よりも大きくなるので、０出
力状態数は３以上である。

【０１２２】このために、入力状態数Ｓｕｍｘが０、
１、２である場合、ＴＨＧ₁、ＴＨＧ₂を除く、全ての１
段目のしきい素子は、論理的「１」を出力する。したが
って、２段目のしきい素子ＴＨＧ₀の入力の積和値の中
で、１段目のしきい素子の出力による積和値Ｓｕｍｙ
は、式（１４）によって表され、全ての入力の積和値Ｓ
ｕｍは、式（１５）で表される。また、式（１５）は、
図８中の閾値近傍の階段型の実線で表されている。

【０１２３】

【数１３】

【０１２４】Ｓｕｍは、ＴＨＧ₀の閾値である（２^k−１
／２）と大小比較され、出力値が決定される。Ｓｕｍと
（２^k−１／２）との差を、ΔＳｕｍとすると、ΔＳｕ
ｍは、式（１６）で表される。

【０１２５】

【数１４】

【０１２６】今、ΔＳｕｍ＞０である場合を、ΔＳｕｍ
の論理値が「１」であると呼び、逆に、ΔＳｕｍ＜０で
ある場合を、論理値が「０」であると呼ぶ。ΔＳｕｍの
論理値が１であるときに、ＴＨＧ₀の出力値Ｚは、Ｚ＝
０になり、ΔＳｕｍの論理値が０であるときに、Ｚ＝１
になる。式（１６）から、ΔＳｕｍの論理値を制御する
のは、Ｙ₁とＹ₂との値であることが判る。

【０１２７】ここで、Ｙ₁、Ｙ₂と、入力状態数Ｓｕｍｘ
との関係について説明する。

【０１２８】上記のように、１段目のしきい素子ＴＨＧ
₁とＴＨＧ₂と０出力状態数は、０より小と、０と１との
間と、１と２との間と、２と３との間との４つの区間の
うちのいずれか１つに設定されることができる。

【０１２９】図２１は、３つの入力状態数０、１、２を
１組とした場合に実現できる８つのΔＳｕｍの状態を、
２つのしきい素子の出力値Ｙ₁、Ｙ₂を制御することによ
って実現する方法を示す図である。

【０１３０】図２１において、Ｙ₁の０出力状態数が０
である場合は、式（１６）におけるＳｕｍｘ＝０、１、
２の３つの入力状態数の全てにおいて、Ｙ₁＝０にな
り、Ｙ₁の０出力状態数が２である場合は、Ｓｕｍｘ＝
０、１であれば、Ｙ₁＝１であり、Ｓｕｍｘ＝２であれ
ば、Ｙ₁＝０になることを意味している。他の場合も、
これから類推できる。

【０１３１】次に、図２１の＃５を用いてＴＨＧ₀の動
作の具体例を示す。

【０１３２】図９は、図２１の＃５の場合を示す図であ
る。

【０１３３】Ｙ₁の０出力状態数が１であり、Ｙ₂の０出
力状態数が２であるので、Ｓｕｍｘ＝０では、Ｙ₁＝Ｙ₂
＝１であり、式（１６）から、ΔＳｕｍ＝１／２＞０に
なり、ΔＳｕｍの論理値は１になる。

【０１３４】Ｓｕｍｘ＝１では、Ｙ₁＝０、Ｙ₂＝１であ
り、ΔＳｕｍ＝−１／２＜０になり、ΔＳｕｍの論理値
は０になる。Ｓｕｍｘ＝２では、Ｙ₁＝０、Ｙ₂＝０であ
り、ΔＳｕｍ＝−１／２＜０になり、ΔＳｕｍの論理値
は０になる。

【０１３５】このように、入力状態数Ｓｕｍｘ＝０、
１、２であるときのΔＳｕｍの論理値（１，０，０）を
実現することができる。また、これは、ＴＨＧ₀の出力
値が、Ｓｕｍｘ＝０、１、２に対して、（０，１，１）
であることを意味している。図２１で示した８つの状態
は、３入力変数に対する任意の論理関数に対応している
とも言える。

【０１３６】次に、上記ｊ＝１である場合の説明を、ｊ
＝ｈとして一般化する。

【０１３７】式（１８）の連続する３つの入力状態数Ｓ
ｕｍｘに対して、上記説明と同様に、２つの１段目のし
きい素子の出力Ｙ_(2h-1)とＹ_(2h)との値によって、選択
的に任意のΔＳｕｍの論理値を設定できることについ
て、説明する。

【０１３８】 ３・（ｈ−１）≦Ｓｕｍｘ＜３・ｈ １≦ｈ≦ｍ ……式（１７） このＳｕｍｘの領域では、１段目のしきい素子ＴＨＧ
_(2h-1)とＴＨＧ_(2h)との２つの出力値Ｙ_(2h-1)、Ｙ_(2h)
だけが、制御変数に依存し、他のしきい素子の出力値
は、制御変数とは独立に決まることを示す。

【０１３９】上記のように、ＴＨＧ_(2h-1)とＴＨＧ_(2h)
との閾値は、それぞれｔｈ_(2h-1)＝（３ｈ−１／２）、
ｔｈ_(2h)＝（３ｈ−１／２）である。このために、ＴＨ
Ｇ_{(2 h-1)}とＴＨＧ_(2h)とに対する入力を、それぞれＳｕ
ｍ_(2h-1)とＳｕｍ_(2h)にすると、式（７）と同じく、式
（１８）、式（１９）で表される。

【０１４０】 Ｓｕｍ_(2h-1)＝２・ｃｆｇ_(2h-1)＋ｃｆｇ_(2h-1)＋Ｓｕｍｘ …式（１８） Ｓｕｍ_(2h)＝２・ｃｆｇ_(2h)1＋ｃｆｇ_(2h)2＋Ｓｕｍｘ …式（１９） ０≦２・ｃｆｇ_(2h-1)＋ｃｆｇ_(2h-1)≦３であるので、
式（１８）の領域のＳｕｍｘに対して、（Ｓｕｍ_(2h-1)
−ｔｈ_(2h-1)）は、ｃｆｇ_(2h-1)とｃｆｇ_(2h)との値に
依存し、正の値、負の値のいずれか一方を選択的に取る
ことが可能である。これは、Ｓｕｍｘがこの領域にある
ときに、ＴＨＧ_(2h-1)の出力値Ｙ_(2h-1)を制御変数の値
に依存し、論理的１、０のいずれか一方にすることがで
きることを意味する。また、Ｓｕｍ_(2h)−ｔｈ_(2h)に対
しても、これと同じことが言える。

【０１４１】一方、ｊ＜ｈのしきい素子ＴＨＧ_(2j-1)、
ＴＨＧ_(2j)に対する入力は、Ｓｕｍｘが、式（１８）の
領域では、Ｓｕｍｘ自身が閾値よりも大きいので、制御
変数が如何なる値であっても、出力値は常に論理的０で
ある。逆に、ｊ＞ｈのしきい素子では、Ｓｕｍｘが式
（１８）の領域では、制御変数が如何なる値であって
も、閾値を越えることがないので、出力値は、常に論理
的に１である。

【０１４２】以上、連続する３つの入力状態数の場合に
ついて説明した。

【０１４３】Ｓｕｍｘが式（１８）の領域の３つの連続
する入力状態数であるときに、しきい素子ＴＨＧ_(2h-1)
とＴＨＧ_(2h)との２つのしきい素子の出力値だけが、す
なわち、２つのしきい素子に入力される制御変数の組合
せが、２段目のしきい素子ＴＨＧ₀の入力と閾値（２^k−
１／２）との大小関係を決めることになる。

【０１４４】次に、ｍｏｄ［２^k／３］＝１の余りの１
つの入力状態数について、２段目のしきい素子ＴＨＧ
_(2m+1)の入力値と重みの積和値とが、選択的に閾値の大
小関係を変えることが可能であることについて説明す
る。

【０１４５】最大入力状態数（２^k−１）を余りの１つ
としたので、図２中のしきい素子ＴＨＧ_(2m+1)以外の１
段目のしきい素子ＴＨＧ₁〜ＴＨＧ_(2m)の出力値は、全
て論理的「０」である。また、Ｙ_(2m+1)に重みとして乗
算される値は、ｗ_y(2m+1)＝１であるから、入力状態数
Ｓｕｍｘ＝２^k−１であるときのＳｕｍの値は、式（２
０）になる。

【０１４６】 Ｓｕｍ＝Ｙ_(2m+1)＋（２^k−１） ……式（２０） ＴＨＧ₀の閾値は（２^k−１／２）であるので、式（２
０）から判るように、しきい素子ＴＨＧ_(2m+1)の出力値
Ｙ_(2m+1)に依存して、Ｓｕｍの値は、論理的１、０を選
択的に取ることが可能である。

【０１４７】以上、余りの入力状態数の場合にも、ＴＨ
Ｇ₀の入力が、選択的に論理的１または０を取ることが
できることを説明した。

【０１４８】上記方法と回路構成とによって、ｋ入力変
数の際の任意の入力状態数のそれぞれにおいて、ＴＨＧ
₀の入力は、選択的に論理的１または０を取ることがで
きる。これは、ＴＨＧ₀に、選択的に論理的１または０
に出力させることが可能であることを意味し、図２に示
す回路構成を用いて、それぞれの入力状態数に対して、
論理的１または０を出力させることができることを意味
している。この機能によって、図２に示す回路は、任意
のｋ入力変数論理関数を実現することが可能になる。

【０１４９】上記実施例では、余りの入力状態数を、最
大の入力状態数の場合として説明しているが、３つの入
力状態数による組みを、他の入力状態から独立して取り
扱うことが可能である点、式（２０）で表される１つの
否定出力型しきい素子を用いた場合も、０出力状態数を
設定することで他の入力状態への影響を排除できる点か
ら、余りの入力状態数を、任意の入力状態数に設定する
ことも可能である。

【０１５０】［ｍｏｄ［２^k／３］＝２である場合：
Ｂ］次に、図３の回路図に示すｍｏｄ［２^k／３］＝２
である場合について、ｍｏｄ［２^k／３］＝１である場
合との相違点に焦点を当て説明する。

【０１５１】入力状態数０から２^k−２までを、小さい
順に連続する３つの入力状態数を１つの組にし、２^k−
２＝３・ｍ、（１≦ｊ≦ｍ）とする。この中の１つの組
において、８つの状態を２つのしきい素子を用いて選択
的に実現する方法は、ｍｏｄ［２^k／３］で既に説明し
た方法と同じであり、上記の場合と異なる点は、余りの
入力状態数（２^k−２，２^k−１）が２つある点である。

【０１５２】上記実施例では、２つの余りの入力状態数
に対して、ｍｏｄ［２^k／３］＝１の場合と同じく、他
の入力状態数から独立して、選択的に論理的１または０
を出力できるようにする。

【０１５３】［Ｂ：１段目のしきい素子の構成と動作］
余りの入力状態数に対応する１段目のしきい素子を、Ｔ
ＨＧ_(2m+1)とＴＨＧ_{(2 m+1)}とする。ＴＨＧ_(2m+1)の構成
は、図５に示すｍｏｄ［２^k／３］＝１である場合のし
きい素子の構成と同じであるが、閾値ｔｈ_(2m+1)＝（３
・ｍ＋１／２）＝（２^k−３／２）である点は、注意を
要する。ＴＨＧ_(2m+2)の構成は、ＴＨＧ_{( 2m+1)}と類似で
あるが、制御変数としてｃｆｇ_(2m+2)1を与える点と、
閾値ｔｈ_{(2 m+2)}としてｔｈ_(2m+2)＝（３・ｍ＋３／２）
＝（２^k−１／２）を与える点と、出力値としてＹ
_(2m+2)を与える点とが異なる。

【０１５４】２つのしきい素子の動作原理は、上記のｍ
ｏｄ［２^k／３］＝１である場合のＴＨＧ_(2m+1)と同様
であり、ｍｏｄ［２^k／３］＝２である場合のＴＨＧ
_(2m+1)の出力値は、入力状態数Ｓｕｍｘ＝２^k−２であ
るときに、論理的１または０を、ｃｆｇ_(2m+1)１の値に
よって選択的に取ることができ、ＴＨＧ_(2m+2)の出力値
は、入力状態数Ｓｕｍｘ＝２^k−１のときに、論理的１
または０をｃｆｇ_(2m+2)1の値によって選択的に取るこ
とができる ［Ｂ：２段目のしきい素子の構成と動作］ここで、ｍｏ
ｄ［２^k／３］＝２である場合の２段目のしきい素子Ｔ
ＨＧ₀の構成と動作とについて説明する。

【０１５５】ＴＨＧ₀には、全ての入力変数と重みとの
積和値と、全ての１段目のしきい素子の出力値と重みと
の積和値との和が入力される。入力変数と重みとの積和
値に関しては、ｍｏｄ［２^k／３］＝１である場合と同
じである。また、１段目のしきい素子ＴＨＧ₁から、Ｔ
ＨＧ_(2m)の出力値と重みとの積和値についても、ｍｏｄ
［２^k／３］＝１である場合と同様である。

【０１５６】入力状態数Ｓｕｍｘ≦２^kである場合は、
ＴＨＧ₁から、ＴＨＧ_(2m)のしきい素子によって、Ｓｕ
ｍが制御され、ｍｏｄ［２^k／３］＝１である場合の動
作から類推できる。また、Ｓｕｍｘ＝２^k＋１とＳｕｍ
ｘ＝２^k＋２との場合のＳｕｍは、式（２１）で表され
る。

【０１５７】 Ｓｕｍ＝Ｙ_(2m+1)＋Ｙ_(2m+2)＋（２^k−２） …式（２１） Ｙ_(2m+1)は、Ｓｕｍｘ＝２ｍ＋２＝２^k−１では、常に
論理的０を出力し、逆に、Ｙ_(2m+2)は、Ｓｕｍｘ＝２ｍ
＋１＝２^k−２では、常に論理的１を出力するため、こ
の２つの入力状態数におけるＳｕｍは、式（２２）で表
される。

【０１５８】

【数１５】

【０１５９】閾値が（２^k−１／２）であるので、式
（２２）から次のことが判る。Ｓｕｍｘ＝２ｍ＋１であ
る場合、Ｙ_(2m+1)＝１であれば、Ｓｕｍは閾値を越え、
出力値Ｚ＝０になり、Ｙ_(2m+1)＝０であれば、Ｓｕｍは
閾値よりも小さく、出力値Ｚ＝１になる。Ｓｕｍｘ＝２
ｍ＋２である場合、Ｙ_(2m+2)＝１であれば、Ｓｕｍは閾
値を越え、出力値Ｚ＝０になり、Ｙ_(2m+2)＝０であれ
ば、Ｓｕｍは閾値よりも小さく、出力値Ｚ＝１となる。
このように、Ｙ_(2m+1)、Ｙ_(2m+2)の値に応じて出力値Ｚ
が決定される。

【０１６０】以上、ｍｏｄ［２^k／３］＝２である場合
の２段目のしきい素子の入出力特性について説明し、任
意の入力状態数のときに、論理的「１」または「０」を
選択可能であることを示した。

【０１６１】［まとめ＝第１の実施例］以上、上記実施
例で説明した１段目のしきい素子と２段目のしきい素子
とを用いた２段論理フィードフォワード回路構成で、
｛ｉｎｔ［（２／３）・２^k］＋ｍｏｄ［２^k／３］＋
１｝個の否定出力型しきい素子によって、任意のｋ入力
変数論理関数を実現できる。

【０１６２】図１０は、入力変数の数ｋに対する１段目
のしきい素子数について、従来技術である、２^k個のし
きい素子を用いる方法と、（３／４）・２^k個のしきい
素子を用いる方法と、上記実施例の方法とを比較した図
である。

【０１６３】上記実施例では、最も少いしきい素子数に
よって、任意の論理関数を実現できる。

【０１６４】［第２の実施例］第１の実施例は、任意の
論理関数を実現する回路である。

【０１６５】第２の実施例は、任意の対称関数を実現す
る｛ｉｎｔ［（２／３）・（ｋ＋１）］＋ｍｏｄ［（ｋ
＋１）／３］＋１｝個の否定出力型しきい素子を用いた
２段論理フィードフォワード回路である。

【０１６６】［ｋ入力変数対称関数を実現するための回
路構成に対する要求］対称関数は、入力変数の任意の置
換に対して、出力値が不変である関数であるので、入力
ベクトルの識別は、入力変数の中で論理的１である入力
変数の数によって行うことができる。

【０１６７】すなわち、入力状態数は、入力変数中の論
理的１である変数の数を意味する。たとえば、（Ｘ₁，
Ｘ₂，Ｘ₃）の３入力変数の場合、（Ｘ₁，Ｘ₂，Ｘ₃）＝
（１、０、０）と、（Ｘ₁，Ｘ₂，Ｘ₃）＝（０、１、
０）とは、Ｘ₁とＸ₂とを置換することによって同じベク
トルになるので、この２つの入力ベクトルは識別される
必要はない。したがって、ｋ入力変数である場合、入力
状態数は０からｋまでの（ｋ＋１）個の整数値になる。
しきい素子上では、全ての入力変数に対する重みを等し
く設定することによって、上記特性を実現することがで
きる。上記実施例においては、入力変数に対する重みｗ
_xiを全て等しくｗ_xi＝１にする。

【０１６８】［任意の対称関数実現する回路構成］第１
の実施例と同様に、連続する３つの入力状態数を１つの
組にまとめると、ｍｏｄ［（ｋ＋１）／３］の値によっ
て３つの場合、 （１）（ｋ＋１）＝３ｍ、 （２）（ｋ＋１）＝３ｍ＋１、 （３）（ｋ＋１）＝３ｍ＋２、 に分類することができる。

【０１６９】上記（２）、（３）の場合は、それぞれ第
１の実施例で、図２と図３とを用いて説明した場合と、
入力変数に乗算される重みが異なる以外は、同様であ
る。上記（１）の場合は、余りが存在しない場合であ
り、この場合の実現方法と回路構成とは、余りが存在す
る場合から容易に類推できる。

【０１７０】［１段目のしきい素子の構成と動作］第１
の実施例で説明したように、１段目のしきい素子には、
４つの連続する入力状態数を、選択的に０出力状態数に
設定できるしきい素子と、ｍｏｄ［（ｋ＋１）／３］≠
０の場合に用いる２つの入力状態数とのどちらか一方を
選択的に０出力状態数に設定できるしきい素子の２種類
がある。

【０１７１】図１１は、連続する４つの入力状態数の中
のいずれか１つの入力状態数を、選択的に０出力状態数
とすることが可能なしきい素子の構成を表す図である。

【０１７２】図４のしきい素子とは、入力変数に対する
重みｗ_xiが異なる。図１１に示すしきい素子ＴＨＧ
_(2j-1)は、（１≦ｊ≦ｍ）のときに用いられる。また、
ＴＨＧ_{(2 j)}も、ＴＨＧ_(2j-1)と同じ入力変数と重みｗ_xi
であり、閾値も同じく、ｔｈ_(2j)＝（３ｊ−１／２）で
あり、２つの制御変数として、ｃｆｇ_(2j)1、ｃｆｇ
_(2j)2を持ち、それぞれの重みが２と１とである。この
しきい素子の動作については、第１の実施例で既に説明
してある。

【０１７３】図１２は、連続する２つの入力状態数のい
ずれか１つの入力状態数を、選択的に０出力状態数とす
ることが可能なしきい素子の構成を表す図である。

【０１７４】図５に示すしきい素子とは、入力変数に対
する重みｗ_xiが異なる。ｍｏｄ［（ｋ＋１）／３］＝２
である場合は、図１２に示すＴＨＧ_(2m+1)の他に、ＴＨ
Ｇ_{(2 m+2)}も用いられる。ＴＨＧ_(2m+2)の構成は、図１２
に示すＴＨＧ_(2m+2)と類似であるが、制御変数としてｃ
ｆｇ_(2m+2)1を用い、その重みとしてｗ_c(2m+2)1＝１を
用い、しきい値ｔｈ_(2m+2)＝３ｍ＋３／２＝ｋ＋１／２
として、出力値Ｙ_{(2m+ 2)}を用いる。このしきい素子の動
作については、第１の実施例で既に説明している。

【０１７５】［２段目のしきい素子の構成と動作］２段
目のしきい素子の構成は、第１の実施例における２段目
のしきい素子の構成と類似であるが、３つの入力状態数
を１つのグループとして全入力状態数を分割するｍと入
力変数ｋとの関係と、閾値とが、第１の実施例とは異な
る。

【０１７６】まず、入力変数ｋと（ｋ＋１）個存在する
入力状態数を分割するｍとの関係について説明する。

【０１７７】第１の実施例における関係は、ｉｎｔ［２
^k／３］＝ｍであり、実施例におけるｍとｋとの関係
は、上記の通り、ｉｎｔ［（ｋ＋１）／３］＝ｍであ
る。

【０１７８】次に、閾値について説明する。

【０１７９】第１の実施例では、２段目のしきい素子に
入力される値Ｓｕｍの最大値は、（２^k+1−１）であ
り、閾値は、その１／２である（２^k−１／２）として
いる。

【０１８０】一方、第２の実施例における２段目のしき
い素子へ入力される値Ｓｕｍの最大値について、図１３
を用いて説明する。

【０１８１】図１３は、ｍｏｄ［（ｋ＋１）／３］＝１
である場合における２段目のしきい素子ＴＨＧ₀の構成
を表す図である。

【０１８２】２段目のしきい素子には、ｋ入力変数の全
てが重み１を乗算され入力され、１段目のしきい素子の
出力値にも２または１の重みが乗算され入力される。１
段目のしきい素子Ｙ_(2j-1)には、重みｗ_y(2j-1)＝２が
乗算され、２_(2j)には、重みｗ_y(2j)＝１が乗算され、
Ｙ_(2m+1)には、重みｗ_y(2m+1)＝１が乗算される。ただ
し、１≦ｊ≦ｍである。したがって、ＴＨＧ₀に入力さ
れる値Ｓｕｍの最大値は、ｋ＋（ｋ＋１）＝（２・ｋ＋
１）である。第１の実施例と同様、最大値の１／２であ
る（ｋ＋１／２）を閾値ｔｈ₀とする。

【０１８３】図１４は、任意のｋ入力変数対称関数を実
現する２段論理フィードフォワード回路における入力状
態数Ｓｕｍｘと、２段目のしきい素子の入力値と、重み
の積和値Ｓｕｍとの関係を表す図である。

【０１８４】図１４は、第１の実施例における図８に類
似の図である。横軸は、入力状態数であるＳｕｍｘを示
し、縦軸は、しきい素子に入力される値Ｓｕｍを表して
いる。Ｓｕｍの最大値は、２ｋ＋１であり、閾値は、ｋ
＋１／２である。図中、斜線部分は、Ｓｕｍにおける入
力状態数Ｓｕｍｘの寄与分を表し、実線は、１段目のし
きい素子の出力値であって、かつ、制御変数から独立し
て決まる出力値に重みが乗算された値を表している。

【０１８５】点線は、１段目のしきい素子の出力値にお
いて、その値が制御変数に依存して決まる場合のＳｕｍ
を表している。第１の実施例における図２０に示すもの
と同様に、ｊ＝１である場合の３つの入力状態数Ｓｕｍ
ｘ＝０，１，２を例にとる。このときに、１段目のしき
い素子の出力値Ｙ₁とＹ₂とに重みが乗算された値である
２・Ｙ₁とＹ₂との２つの値の組合せによって、Ｓｕｍｘ
＝０，１，２の各入力状態数においてＳｕｍと、閾値で
あるｋ＋１／２との大小関係を選択的に決定することが
できる。これと同様のことが、任意のｊにも適用でき
る。また、ｍｏｄ［（ｋ＋１）／３］≠０である場合
も、第１の実施例と同様である。

【０１８６】上記に示した、重みと閾値とを用いること
によって、第１の実施例と同様の手法を適用することが
でき、任意の対称関数を実現することができる。

【０１８７】［まとめ＝第２の実施例］以上、第２の実
施例で説明した１段目のしきい素子と、２段目のしきい
素子とを用いた２段論理フィードフォワード回路構成
で、｛ｉｎｔ［（２／３）・（ｋ＋１）］＋ｍｏｄ
［（ｋ＋１）／３］＋１｝個の否定出力型しきい素子に
よって、任意のｋ入力変数対称関数を実現することがで
きる。

【０１８８】［第３の実施例］第３の実施例は、第１の
実施例と第２の実施例とで使用した否定出力型しきい素
子を実装する実回路である。

【０１８９】［しきい素子を実装する回路の一般的構
成］図１５は、図４に示す否定出力型しきい素子の回路
図である。

【０１９０】図４のｋ入力変数Ｘ₁〜Ｘ_kはそれぞれ、図
１５における容量値Ｃ_x1＝１・α〜Ｃ_xk＝２^k-1・αを
持つ容量の一方の端子に、電位Ｖ_x1〜Ｖ_xkとして入力さ
れ、図４の制御変数ｃｆｇ_(2j-1)1、ｃｆｇ_(2j-1)2は、
それぞれ、図１５における容量値Ｃ_c(2j-1)1＝２・α
と、Ｃ_c(2j-1)2＝１・αとを持つ容量の一方の端子に、
電位Ｖ_c(2j-1)1とＶ_c（_2j-1)2として入力される。

【０１９１】図４中の各入力に対する重みは、図１５中
の容量値に対応している。また、図４中の閾値ｔｈ
_(2j-1)を実現するために、図１５では、固定電位に一方
の端子が接続されている容量を用いる。一方の端子が電
源電位に接続されている容量値Ｃ _vddの容量と、グラン
ド電位に接続されている容量値Ｃ_gndの容量とである。
これらの容量の他方の端子は、それぞれ端子ｆｌｔｇに
接続され、端子ｆｌｔｇはインバータ回路ＩＮＶの入力
端子になる。

【０１９２】図１５は、複数の容量の並列接続と、その
並列に接続された容量とインバータ回路の直列接続とに
よって構成された否定出力型しきい素子を表す図であ
る。

【０１９３】［しきい素子の実装に用いるインバータ回
路としてＣＭ０Ｓインバータを用いる構成］図１６は、
図１５に示すインバータ回路ＩＮＶを、ＣＭ０Ｓインバ
ータで置換した回路を示す図である。

【０１９４】複数の容量の一方の端子は、入力端子とし
て用いられ、他方の端子は、フローティングゲートであ
るｆｌｔｇに接続されている。このフローティングゲー
トｆｌｔｇは、ＰＭ０ＳＦＥＴとＮＭ０ＳＦＥＴとから
成るＣＭ０Ｓインバータの入力ゲートでもある。

【０１９５】［しきい素子回路の動作］図１６に示す回
路が、図４に示す否定出力型しきい素子と同じ機能であ
ることを説明する。

【０１９６】初めに、フローティングゲートｆｌｔｇ
は、金属またはＰｏｌｙ−Ｓｉのように金属に準ずる性
質を持ち、フローティングゲートｆｌｔｇと入力端子と
の間の容量値の総和は、フローティングゲートｆｌｔｇ
とＰＭ０ＳＦＥＴまたはＮＭ０ＳＦＥＴとの間の容量の
総和に比べて、非常に大きくなるように設定され、フロ
ーティングゲートの初期状態での電荷量は０、すなわ
ち、電気的に中性であるとする。このときに、フローテ
ィングゲートｆｌｔｇの電位Ｙ_fltgは、式（２３）で表
される。

【０１９７】

【数１６】

【０１９８】式（２３）では、容量値は容量比で代替さ
れ、図４で示すしきい素子の重みと等しい。ここで、新
たにＣ_vdd／α＝ｗ_vdd、Ｃ_gnd／α＝ｗ_gndとする。ま
た、入力される電位Ｖ_xiと、Ｖ_c(2j-1)i電源電位Ｖ_ddま
たはグランド電位０の２値のいずれか一方であるとき
に、式（２３）を電源電位で規格化することによって、
Ｖ _xiとＶ_c(2j-1)iとは、それぞれ図４中のｘ_iとｃｆｇ
_(2j-1)iとに等しくなる。また、Ｖ_fltg／Ｖ_dd＝Ｕ_fltg
とすることによって、Ｕ_fltgは、式（２４）で表され
る。

【０１９９】

【数１７】

【０２００】式（２４）は、式（２５）のように変形で
きる。

【０２０１】次に、ＣＭ０Ｓインバータが論理反転をす
るフローティングゲート電位をフローティングゲートし
き閾値電位Ｖ_fthとし、電源電位で規格化した値をＵ_fth
とする。ＰＭ０ＳＦＥＴとＮＭ０ＳＦＥＴとのゲート幅
を調整することによって、Ｕ _fth＝１／２にする。ま
た、Ｕ_fthとＵ_fltgとインバータの出力値Ｕ_y(2j-1)＝Ｖ
_{y (2j-1)}／Ｖ_ddとの関係は、式（２６）であるとする。
ただし、Ｕ_y(2j-1)＞１／２のときの値を、論理値を用
いてＹ_(2j-1)＝１で表し、Ｕ_y(2j-1)＜１／２のときの
値を、論理値を用いてＹ_(2j-1)＝０で表す。

【０２０２】

【数１８】

【０２０３】式（２５）を用いて（Ｕ_fltg−Ｕ_fth）を
変形すると、式（２７）になる。

【０２０４】 Ｕ_fltg−Ｕ_fth＝Ｓｕｍｘ＋２・ｃｆｇ_(2j-1)1＋ｃｆｇ_(2j-1)2−｛２^k-1＋１ ＋（ｗ_gnd−ｗ_vdd）／２｝ …式（２７） 式（２７）において、式（２８）が成立するように、ｗ
_vddとｗ_gndを選択する。

【０２０５】 ２^k-1＋１＋（ｗ_gnd−ｗ_vdd）／２＝３・ｊ−１／２ …式（２８） このときに、式（２６）は、第１の実施例で示した式
（８）と同じ（再び以下に示す）になり、図４で示した
しきい素子の動作を表すことになる。

【０２０６】

【数１９】

【０２０７】以上、否定出力型しきい素子の実装回路の
構成と動作について説明した。

【０２０８】

【発明の効果】本発明によれば、しきい素子回路網を用
いて任意の対称関数を実現することができるという効果
を奏する。

【０２０９】また、本発明によれば、任意の論理関数を
実現する際に、３つの連続する入力状態数を、１つのグ
ループにし、各グループの各入力状態数のときの出力値
と回路中の２つのしきい素子の出力値とを対応付けるこ
とによって、各入力状態数のときの出力値とあるしきい
素子の出力値とを対応付ける従来の方法と比較して、し
きい素子回路網中に含まれるしきい素子数を約２／３に
低減することができるという効果を奏する。

【図面の簡単な説明】

【図１】任意のｋ入力変数論理関数を実現する｛ｉｎｔ
［２^k／３］＋ｍｏｄ［２^k／３］＋１｝個の否定出力型
しきい素子で構成される２段論理フィードフォワード回
路を表す図である。

【図２】図１の回路でｍｏｄ［２^k／３］＝１の場合を
表す回路図である。

【図３】図１の回路でｍｏｄ［２^k／３］＝２の場合を
表す回路図である。

【図４】任意のｋ入力変数論理関数を実現する図１の２
段論理フィードフォワード回路における１段目の否定出
力型しきい素子ＴＨＧ_(2j-1)、（１≦ｊ≦２^k−ｍｏｄ
［２^k／３］）の構成を表す図である。

【図５】任意のｋ入力変数論理関数を実現する図２の２
段論理フィードフォワード回路における１段目の否定出
力型しきい素子ＴＨＧ_(2m+1)、（３ｍ＝２^k−１）の構
成を表す図である。

【図６】図２の回路における１段目の否定出力型しきい
素子への入力値と重みの積和値Ｓｕｍと入力状態数Ｓｕ
ｍｘとの関係を表す図である。

【図７】図２の回路における１段目の否定出力型しきい
素子ＴＨＧ₁について、２つの制御変数の値の組合せに
よって入力状態数Ｓｕｍｘに対する出力値Ｙ₁の変化が
異なることを表す図である。

【図８】図２の回路における２段目のしきい素子ＴＨＧ
₀において、入力される入力変数Ｘ₁〜Ｘ_kと重みｗ_x1〜
ｗ_xkとの積和値である入力状態数Ｓｕｍｘに対する全て
の入力値に対する積和値（Ｓｕｍ＝Ｓｕｍｘ＋Ｓｕｍ
ｙ）の関係を示した図である。

【図９】図２の回路において、入力状態数が０、１、２
において、Ｙ₁とＹ₂とについて初めて論理的０を出力す
る入力状態数（０出力状態数）がそれぞれ１と２である
場合の２段目のしきい素子ＴＨＧ₀への入力値と重みの
積和値Ｓｕｍとしきい値の関係を表す図である。

【図１０】入力変数の数ｋに対する１段目のしきい素子
数について、従来技術である、２ ^k個のしきい素子を用
いる方法と、（３／４）・２^k個のしきい素子を用いる
方法と、第１の実施例の方法とを比較した図である。

【図１１】任意のｋ入力変数対称関数を実現するしきい
素子で構成された２段論理フィードフォワード回路にお
ける１段目のしきい素子中、連続する４つの入力状態数
の中のいずれか１つの入力状態数を選択的に０出力状態
数とすることが可能なしきい素子の構成を表す図であ
る。

【図１２】任意のｋ入力変数対称関数を実現するしきい
素子で構成された２段論理フィードフォワード回路にお
ける１段目のしきい素子中、連続する２つの入力状態数
の中のいずれか１つの入力状態数を選択的に０出力状態
数とすることが可能なしきい素子の構成を表す図であ
る。

【図１３】ｍｏｄ［（ｋ＋１）／３］＝１の場合の任意
のｋ入力変数対称関数を実現する２段論理フィードフォ
ワード回路における２段目のしきい素子ＴＨＧ₀の構成
を表す図である。

【図１４】任意のｋ入力変数対称関数を実現する２段論
理フィードフォワード回路における入力状態数Ｓｕｍｘ
と２段目のしきい素子の入力値と重みの積和値Ｓｕｍと
の関係を表す図である。

【図１５】図４で示した否定出力型しきい素子の実装対
象となる回路図である。

【図１６】図１５のインバータ回路をＣＭＯＳインバー
タによって実現した回路図である。

【図１７】従来の任意のｋ入力変数対称関数を実現する
否定出力型しきい素子を用いた２段論理フィードフォワ
ード回路図である。

【図１８】従来の任意のｋ入力変数対称関数を実現する
否定出力型しきい素子を用いた２段論理フィードフォワ
ード回路における２段目の否定出力型しきい素子への入
力値と重みの積和値と入力状態数の関係を表す図であ
る。

【図１９】従来の任意のｋ入力変数論理関数を実現する
否定出力型しきい素子を用いた２段論理フィードフォワ
ード回路の構成を表す図である。

【図２０】３つの入力状態数０、１、２を１組とした場
合に実現できる８つのΔＳｕｍの状態を、２つのしきい
素子の出力値Ｙ₁、Ｙ₂を制御することによって実現する
方法を示す図である。

【図２１】入力状態数０、１、２において選択的にΔＳ
ｕｍを決定するＹ₁、Ｙ₂との組み合わせを示す図であ
る。

【符号の説明】

１００…論理関数機能再構成可能集積回路、 Ｓｕｍｘ…入力状態数、 Ｙ…出力値、 ｔｈ…閾値、 ｃｆｇ…制御変数、 ＴＨＧ…しきい素子。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 任意の論理関数を実現するしきい素子回
   路網であって、 上記しきい素子を複数段結合する構造を有し、 論理関数機能を構成するデータとして、多値表現された
   データを用いることを特徴とする論理関数機能再構成可
   能集積回路。
2. 【請求項２】 任意の対称関数を実現するしきい素子回
   路網であって、 上記しきい素子を複数段結合する構造を有し、 対称関数機能を構成するデータとして、多値表現された
   データを用いることを特徴とする論理関数機能再構成可
   能集積回路。
3. 【請求項３】 請求項１または請求項２において、 関数機能を構成するデータを多値表現するために、上記
   しきい素子回路網中の少なくとも１つのしきい素子に対
   して、２つ以上の関数機能を構成するデータを入力する
   端子を有することを特徴とする論理関数機能再構成可能
   集積回路。
4. 【請求項４】 請求項１〜請求項３のいずれか１項にお
   いて、 上記しきい素子は、否定出力型しきい素子であることを
   特徴とする論理関数機能再構成可能集積回路。
5. 【請求項５】 請求項１〜請求項４のいずれか１項にお
   いて、 上記しきい素子が、複数の容量を有し、 上記容量の一方の端子に、入力変数と関数機能を構成す
   るデータとが入力され、上記容量の他方の端子が、互い
   に接続され、１つの端子となる構造を有し、 上記１つの端子の電位が、しきい処理を行う非線形素子
   の入力値となる構造を有することを特徴とする論理関数
   機能再構成可能集積回路。
6. 【請求項６】 請求項５において、 上記しきい処理を行う非線形素子は、ＭＯＳトランジス
   タを用いたインバータであることを特徴とする論理関数
   機能再構成可能集積回路。
7. 【請求項７】 任意の論理関数を実現するしきい素子回
   路網であって、上記しきい素子を複数段結合する構造を
   有し、論理関数機能を構成するデータとして、多値表現
   されたデータを用いる論理関数機能再構成可能集積回路
   における再構成方法であって、 入力ベクトルを１次元表示し、それぞれ区別した値を、
   入力状態数と呼ぶときに、 連続する３つの入力状態数を、１つのグループとし、 上記グループのそれぞれの入力状態数であるときのしき
   い素子網の出力値と、上記しきい回路網中の２つのしき
   い素子の出力値とを対応付け、 上記２つのしきい素子の出力値と、それぞれのしきい素
   子に入力される関数構成データの値とを対応付け、 上記関数構成データの値を変更することによって、任意
   の論理関数を実現することを特徴とする論理関数機能再
   構成方法。
8. 【請求項８】 任意の対称関数を実現するしきい素子回
   路網であって、上記しきい素子を複数段結合する構造を
   有し、対称関数機能を構成するデータとして、多値表現
   されたデータを用いる論理関数機能再構成可能集積回路
   における再構成方法であって、 入力ベクトルを１次元表示し、それぞれ区別した値を、
   入力状態数と呼ぶときに、 連続する３つの入力状態数を、１つのグループとし、 上記グループのそれぞれの入力状態数であるときのしき
   い素子網の出力値と、しきい回路網中の２つのしきい素
   子の出力値とを対応付け、 上記２つのしきい素子の出力値と、それぞれのしきい素
   子に入力される関数構成データの値とを対応付け、 関数構成データの値を変更することによって、任意の対
   称関数を実現することを特徴とする対称関数機能再構成
   方法。