JP2002197047A - 入力／出力読出しデータがプロセッサローカルキャッシュに直接配置されるコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 大型マルチプロセッサシステムにおいてＩ／
Ｏ待ち時間を低減する。 【解決手段】 マルチノードシステムにおけるノード
（１００、２００、３００）は、共有キャッシュメモリ
（１０４、２０４、３０４）を含む。Ｉ／Ｏデータは、
共有キャッシュに直接キャッシュされる。その結果、Ｉ
／Ｏデータに対するプロセッサ読出し命令は、メモリト
ランザクションの待ち時間を必要としない。ノード間の
Ｉ／Ｏ通信は、別個のＩ／Ｏスイッチ（３１４）かまた
は高速相互接続ネットワーク（１１２、２１２、３０
８）によって行われてよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、概して大型マルチ
プロセッサコンピュータシステムに関し、特に、入力／
出力（Ｉ／Ｏ）データのアクセスおよび格納に関する。

【０００２】

【従来の技術】パーソナルコンピュータ市場のために設
計されたアダプタおよび周辺機器が容易に利用可能であ
ることから、大型マルチプロセッサシステムでは、入力
／出力のために別個のパーソナルコンピュータバス（例
えば、ＰＣＩ（Peripheral Component Interconnect）
バス）を使用することが一般的である。一般に、Ｉ／Ｏ
データは、キャッシュからクリティカルデータを追出
し、またはキャッシュをフラッシュしてしまうので、プ
ロセッサローカルキャッシュ（周辺キャッシュとは対照
的に）から排除される。代りに、一般に、メモリの一部
が、Ｉ／ＯデータのＩ／ＯバスへのおよびＩ／Ｏバスか
らのＩ／Ｏバッファとして使用される。一般に、Ｉ／Ｏ
読出しは、２段階プロセスである。まず、プロセッサ
は、Ｉ／Ｏ読出し命令を起動し、そのＩ／Ｏ読出しデー
タがメモリに配置され、その後、プロセッサは、メモリ
読出し命令を起動してメモリからデータを読出す。

【０００３】大型マルチプロセッサコンピュータシステ
ムは、一般に複数のノードを備えており、各ノードはプ
ロセッサ群を含む。例えば、３２プロセッサシステム
は、８つのノードを有し、各ノードは４つのプロセッサ
を有する。ノードは、クロスバースイッチや、その他の
形態の高速相互接続ネットワークを介して相互接続され
る。大型マルチノードシステムの一般的なアーキテクチ
ャの一つでは、各ノードはローカルメモリを含むが、メ
モリは、分散共有メモリ（ＤＳＭ）として構成される。
ＤＳＭでは、メモリがノード間でインタリーブされるこ
とにより、１つのメモリ要求によって、多くのメモリノ
ードに亙って分散されるメモリからデータが移動する場
合がある。すなわち、幾分かのメモリは各ノードに対し
て物理的にローカルであってよいが、多くのノードに亙
って有効に分散される。ＤＳＭによって、メモリの物理
的な位置に関りなくメモリアクセス時間が比較的一貫す
ることにより、プログラミングが容易になる。他のメモ
リ構成は、キャッシュコヒーレント・ノンユニフォーム
メモリアクセス（ＣＣ−ＮＵＭＡ）である。ＣＣ−ＮＵ
ＭＡ機では、各ノードはいくつかのローカルメモリ（ロ
ーカルアクセスは高速である）を有するが、リモートメ
モリアクセスはローカルメモリアクセスより時間がかか
る可能性がある。また、ハイブリッドアーキテクチャも
提案されている。

【０００４】

【発明が解決しようとする課題】大型マルチノードシス
テムでは、各ノードは、別個のローカルＩ／Ｏバスを含
む場合があり、あるいは、Ｉ／Ｏは、専用のノードとし
てノードの外部で実現される場合がある。いずれの構成
においても、少なくとも幾分かのＩ／Ｏ読出しデータ
が、消費しているプロセッサに対して遠くにあるメモリ
のＩ／Ｏバッファに配置される可能性がある。Ｉ／Ｏが
各ノードにおいてローカルに実現される場合、リモート
ノードに取付けられるＩ／Ｏデバイスに対し、第１のノ
ードのプロセッサからのＩ／Ｏ読出し要求により、Ｉ／
Ｏデータは遠いノードのメモリのＩ／Ｏバッファに配置
される（またはＤＳＭの場合はノードに亙って分散され
る）結果となる。Ｉ／Ｏが専用ノードとして実現される
場合、Ｉ／Ｏ読出しデータはいかなるプロセッサに対し
てもローカルでなくなる可能性がある。その結果、取り
込まれたＩ／Ｏデータを読出すために必要な待ち時間
は、長く、かつ一貫しない傾向にある。

【０００５】大型マルチプロセッサシステムにおいてＩ
／Ｏ待ち時間を低減する必要がある。

【０００６】

【課題を解決するための手段】マルチノードシステムに
おけるノードは、共有キャッシュメモリを含む。Ｉ／Ｏ
データは、共有キャッシュに直接キャッシュされる。そ
の結果、Ｉ／Ｏデータに対するプロセッサ読出し命令
は、メモリトランザクションの待ち時間を必要としな
い。ノード間のＩ／Ｏ通信は、別個のＩ／Ｏスイッチか
または高速相互接続ネットワークによって行われる。

【０００７】

【発明の実施の形態】Ｉ／Ｏ読出しデータに対する待ち
時間全体には、２つの部分がある。第１の部分は、デー
タをメモリバッファに配置するために必要な時間であ
る。第２の部分は、プロセッサがメモリバッファからデ
ータを取り込むために必要な時間である。図１および図
２は、待ち時間の第２の部分がキャッシュデータの待ち
時間にまで低減され、待ち時間の第２の部分を一定にす
る構成を示す。しかしながら、図１および図２に示すよ
うに構成されたシステムにおいて、待ち時間の第１の部
分（Ｉ／Ｏ読出しデータをキャッシュに入れる）はまだ
長くかつ変化しうる。パフォーマンスを向上させるため
に、Ｉ／Ｏ読出しデータをキャッシュに入れることに関
する待ち時間も改善されなければならない。従って、図
３は、待ち時間の両方の部分を低減することにより、Ｉ
／Ｏ読出しデータに対する待ち時間全体を更に改善する
システムを示す。

【０００８】図１において、ノード１００は、複数のプ
ロセッサ１０２を含む。キャッシュメモリ１０４は、複
数のプロセッサ１０２のうちの少なくともいくつかによ
って共有される。ノードコントローラ１０６は、ノード
間相互接続１１２に対するインタフェースである。ま
た、ノード１００は、ローカルＩ／Ｏポート１０８とロ
ーカルメモリ１１０とを含む。ノード間相互接続１１２
は、ノード１００を追加のノード１１４に接続する。メ
モリ１１０は、ＤＳＭとして構成することができる。本
発明の明細書では、説明上ＤＳＭを想定するが、ＣＣ−
ＮＵＭＡ等の他のメモリ構成もまた使用することができ
る。ノード間相互接続１１２は、クロスバースイッチで
あっても、または高速ネットワークであってもよい。

【０００９】図１と同様に構成された従来のシステムで
は、プロセッサ１０２のうちの１つがＩ／Ｏポート１０
８に接続されたＩ／Ｏデバイスからデータを要求する場
合、Ｉ／Ｏデータはメモリ１１０に格納される（Ｉ／Ｏ
バッファはメモリ１１０の一部となる）。メモリがＤＳ
Ｍとして構成される場合、Ｉ／Ｏデータは、多くのノー
ドに亙ってインタリーブされるメモリに格納されること
になる。メモリがＣＣ−ＮＵＭＡとして構成される場
合、データは他のノードに格納される場合がある。その
結果、従来のシステムでは、Ｉ／ＯバッファからのＩ／
Ｏ読出しデータに対する待ち時間は、比較的長くかつ変
化する傾向がある。

【００１０】本発明によれば、Ｉ／Ｏ読出しデータは、
要求しているプロセッサに近接するキャッシュに直接配
置される。データがまたメモリ（ローカルまたはリモー
ト）にも格納されるか否かは、重要ではない。プロセッ
サがデータに対する読出し命令を起動すると、最初にメ
モリ読出しの待ち時間でメモリからの読出しを必要とす
る場合とは対照的に、そのデータはキャッシュの待ち時
間で提供される。本発明によれば、図１のように構成さ
れるシステムでは、プロセッサ１０２のうちの１つがＩ
／Ｏデータを要求する場合、Ｉ／Ｏデータの発生源に関
らず、Ｉ／Ｏデータはローカルキャッシュであるキャッ
シュメモリ１０４に配置され、メモリ１１０には配置さ
れてもされなくてもよい。Ｉ／Ｏデータを直接ローカル
キャッシュに配置することにより、待ち時間の第２の部
分が他のいかなるキャッシュデータの待ち時間にまでも
低減され、待ち時間の第２の部分が一定になる。更に、
Ｉ／Ｏデータを直接ローカルキャッシュに配置すること
により、変更されたデータがシステムに亙って移送され
なければならない回数が低減される。

【００１１】図２において、ノード２００は、複数のプ
ロセッサ２０２を含む。キャッシュメモリ２０４は、プ
ロセッサ２０２によって共有される。ノードコントロー
ラ２０６は、ノード間相互接続２１２に対するインタフ
ェースである。図２において、Ｉ／Ｏポート２０８およ
びメモリ２１０は、別個のノードとして構成され、ノー
ド間相互接続２１２によってノード２００に接続され
る。また、ノード間相互接続は、ノード２００を他のプ
ロセッサクラスタノード２１４に接続する。図２に示す
構成と同様の従来のシステムでは、プロセッサ２０２が
Ｉ／Ｏデータを要求する場合、Ｉ／Ｏデータは、比較的
長いアクセス時間で、メモリ２１０の一部としてのＩ／
Ｏバッファに格納される。本発明によれば、図２のよう
に構成されるシステムでは、プロセッサ２０２のうちの
１つがＩ／Ｏデータを要求する場合、そのＩ／Ｏデータ
は直接共有キャッシュ２０４に配置され、メモリ２１０
には配置されてもされなくてもよい。

【００１２】図３は、Ｉ／Ｏデータに対し待ち時間全体
の両方の部分が低減される構成の例を示す。図３では、
ノード３００は複数のプロセッサ３０２を含む。キャッ
シュメモリ３０４は、プロセッサ３０２によって共有さ
れる。ノードコントローラ３０６は、ノード３００をノ
ード間相互接続３０８に接続する。図３では、メモリ３
１０は、図１に示すようにノード内でローカルに接続さ
れているように示されているが、本発明の目的からすれ
ば、メモリ３1０は、図２、または他のあらゆる構成に
おけるように別個のノードとして構成してもよい。ノー
ド間相互接続３０８は、ノード３００を他のノード３１
２に接続する。図３に示す構成では、ノード３００は、
Ｉ／Ｏスイッチ３１４を介して他のノードにも接続され
る。Ｉ／Ｏポート（３１６、３１８）は、Ｉ／Ｏスイッ
チ３１４に接続される。Ｉ／Ｏスイッチ３１４は、メモ
リ３１０をバイパスして、直接共有キャッシュであるキ
ャッシュメモリ３０４に連結される。あるいは、Ｉ／Ｏ
スイッチは、ノードコントローラ３０６またはノード間
接続３０８に接続してもよい。

【００１３】好ましくは、Ｉ／Ｏスイッチ３１４はスイ
ッチトＩ／Ｏファブリックである。スイッチトＩ／Ｏフ
ァブリックの一例は、ファイバチャネル（Fibre Channe
l）（ＡＮＳＩ Ｘ３Ｔ１１）である（例えば、ｗｗ
ｗ．ｆｉｂｒｅｃｈａｎｎｅｌ．ｃｏｍ参照のこと）。
ファイバチャネルは、ファブリックと呼ばれるマトリク
ス相互接続をサポートする。ファイバチャネルファブリ
ックは、装置間の１０ｋｍの距離限界で、約１７００万
の装置（「ノード」とも呼ばれるが、ファイバチャネル
ノードは、マルチプロセッサコンピュータシステムにお
けるノードとは同じではない）をサポートすることがで
きる。常に、装置を追加または削除することができる。
装置は、接続されると、自動的にログインし、電子マト
リクス装置（スイッチと呼ばれる）とまたはスイッチが
無い場合は他の装置と動作パラメータを交換する。適切
なスイッチトＩ／Ｏファブリックの第２の例は、インフ
ィニバンド（Infiniband）である。インフィニバンド
は、未だ開発中であるが、予備的な情報はインフィニバ
ンド・トレード・アソシエーション（ｗｗｗ．ｉｎｆｉ
ｎｉｂａｎｄｔａ．ｏｒｇ）から入手可能である。Ｉ／
ＯアダプタがＰＣＩバスに取付けられると、アダプタに
対するおよびアダプタからのすべてのデータは、ＰＣＩ
バスが配置されているノードを通してルーティングされ
なければならない。対照的に、スイッチトＩ／Ｏファブ
リックは、あらゆるノードとあらゆるＩ／Ｏアダプタと
の間の直接の高速リンクを可能にする。さらに重要なこ
とには、図３の構成の場合、スイッチトＩ／Ｏファブリ
ックは、ローカルキャッシュ３０４とあらゆるＩ／Ｏア
ダプタとの間の直接な高速リンクを可能にする。

【００１４】図３の構成に関して、いくつかのことに留
意しなければならない。第１に、Ｉ／Ｏデータは、Ｉ／
Ｏデバイスが実際にどこに配置されているかに関らず、
メモリ３１０をバイパスする。これにより、大量のデー
タおよびメモリコヒーレンシトラフィックがノード間相
互接続３０８から取除かれる。第２に、図３において、
Ｉ／Ｏスイッチが、直接、キャッシュメモリ３０４に接
続されるか、またはノードコントローラ３０６に接続さ
れるか、またはノード間相互接続３０８に接続されるか
に関らず、Ｉ／Ｏデータはメモリ３１０をバイパスす
る。これにより、要求しているプロセッサが最初に利用
可能なデータに対して必要な時間が低減される。最後
に、Ｉ／Ｏデータは、ローカルキャッシュにキャッシュ
される。結果として、システムでは、Ｉ／Ｏデータに対
して待ち時間の両方の部分が低減され、Ｉ／Ｏデータの
待ち時間の第２の部分が一定の待ち時間となり、ノード
間相互接続における輻輳が低減する。オペレーティング
システムに対する変更を必要とすることなくパフォーマ
ンスが改善され、プロセッサに対するメモリの配置にお
けるコンピュータ設計者の自由度が保持される。

【００１５】最近の大型コンピュータシステムは、過去
のシステムメモリ全体より大きいオフチップキャッシュ
メモリを有する。従って、Ｉ／Ｏデータがキャッシュか
らクリティカルデータを追出す問題は、大型のキャッシ
ュメモリを使用する大型コンピュータシステムでは低減
される。しかしながら、入出力が集中的に行われる場
合、直接Ｉ／Ｏ読出しデータをキャッシュすることは、
必要なデータが追出される結果としてキャッシュスラッ
シングがもたらされる、という問題がまだある。１つの
解決法は、Ｉ／Ｏ読出しデータが共有キャッシュに直接
配置される代りにメモリに配置されるようにするソフト
ウェア制御スイッチを提供する、というものである。集
中的な入出力動作を必要とするソフトウェアは、キャッ
シングをオフにするよう切替えることができる。インフ
ィニバンドは、この効果を達成するために使用すること
ができる登録機能を提供する。インフィニバンドの場
合、ソフトウェアは、Ｉ／Ｏ要求に制御メッセージを添
付して送信することができ、制御メッセージは戻りデー
タに添付することができる。戻りデータに添付される制
御メッセージは、キャッシュの代りにメモリにデータを
送信するようハードウェアを制御することができる。

【００１６】図１乃至図３に示す例示的な構成の各々に
おいて、キャッシュメモリは、複数のプロセッサによっ
て少なくとも部分的に共有される。これは共通の構成で
あるが、共有キャッシュは本発明に対して必要ではな
い。発明の目的のために重要なことは、分散されたかま
たはリモートのＩ／Ｏバッファにのみ格納される場合と
は対照的に、Ｉ／Ｏデータがローカルにキャッシュされ
る、ということだけである。

【００１７】Ｉ／Ｏデータはローカルキャッシュに配置
されるため、ターゲットメモリアドレスに関連するキャ
ッシュラインのオーナーシップは、システムに組込まれ
ているいかなるコヒーレンシメカニズムをも介して得ら
れる。これらコヒーレンシ要求は、データがキャッシュ
に配置されている間に実行される。このため、要求して
いるプロセッサがデータを消費する時、そのデータは要
求しているプロセッサに対してより近くにあり、オーナ
ーシップはすでに得られている。

【００１８】本発明の上述した説明は、例示および説明
の目的で提供された。それは、網羅的であり開示された
正確な形態に本発明を限定するようには意図されておら
ず、上記教示に照らして他の変更および変形が可能であ
ってよい。本実施の形態は、本発明の原理およびその実
際の適用を最もよく説明するために選択され説明される
ことにより、当業者が、考慮される特定の用途に適する
よう種々の実施の形態および種々の変更において本発明
を最もよく利用することができるようにする。添付の特
許請求の範囲は、従来技術によって限定される範囲を除
いて本発明の他の代替的な実施の形態を含むよう解釈さ
れることが意図されている。

【００１９】なお、この発明は、例として次の実施態様
を含む。 （１）コンピュータシステムであって、複数のプロセッ
サ（１０２、２０２、３０２）と、該プロセッサのうち
の少なくともいくつかによって共有されるメモリ（１１
０、２１０、３１０）と、該プロセッサのうちの少なく
ともいくつかによって共有されるキャッシュ（１０４、
２０４、３０４）と、該複数のプロセッサのうちの要求
しているプロセッサに対し入力データを供給する少なく
とも１つの入力／出力システム（１０８、２０８、３１
４）と、を具備し、前記入力データは、該要求している
プロセッサが最初に該入力データを前記メモリからフェ
ッチさせる必要なく、該入力データが前記キャッシュか
ら該要求しているプロセッサに入手可能であるように、
該キャッシュに直接配置されるコンピュータシステム。

【００２０】（２）コンピュータシステムであって、複
数のノード（１００、１１４、２００、２１４、３０
０、３１２）を具備し、各ノードが複数のプロセッサを
有し、該プロセッサのうちの少なくともいくつかによっ
て共有されるメモリを具備し、各ノードがキャッシュを
有し、該キャッシュが該ノードにおいて前記プロセッサ
のうちの少なくともいくつかによって共有され、少なく
とも１つの入力／出力システムを具備し、該入力／出力
システムが、要求しているプロセッサに対して入力デー
タを供給し、該入力データが、該要求しているプロセッ
サが最初に該入力データを前記メモリからフェッチさせ
る必要なく、該入力データが前記キャッシュから該要求
しているプロセッサに入手可能であるように、該要求し
ているプロセッサの前記ノードの前記キャッシュに直接
配置されるコンピュータシステム。

【００２１】（３）コンピュータシステムであって、ノ
ード（３００）と、該ノードのキャッシュメモリ（３０
４）と、を具備し、前記ノードは、ノード間相互接続
（３０８）により追加のノードに接続され、前記キャッ
シュメモリは、スイッチトファブリック（３１４）に連
結され、該スイッチトファブリックは、入力／出力ポー
ト（３１６、３１８）に連結されるコンピュータシステ
ム。

【００２２】（４）上記３に記載のコンピュータシステ
ムにおいて、前記ノードが、複数のプロセッサ（３０
２）を更に備えるコンピュータシステム。

【００２３】（５）上記４に記載のコンピュータシステ
ムにおいて、前記キャッシュメモリが、前記複数のプロ
セッサのうちの少なくともいくつかによって共有される
コンピュータシステム。

【００２４】（６）上記３に記載のコンピュータシステ
ムにおいて、前記スイッチトファブリックからの入力デ
ータが、前記キャッシュメモリにキャッシュされるコン
ピュータシステム。

【００２５】（７）上記３に記載のコンピュータシステ
ムにおいて、前記ノードがノードメモリ（３１０）を更
に備え、前記スイッチトファブリックからの入力データ
が、プロセッサからのデータを読出す命令と共にメモリ
から最初に読出されることなく、前記キャッシュメモリ
に直接キャッシュされるコンピュータシステム。

【００２６】（８）上記３に記載のコンピュータシステ
ムにおいて、前記ノード間相互接続に接続されたメモリ
ノードを更に具備し、前記スイッチトファブリックから
の入力データが、該メモリノードを最初に通過すること
なく前記キャッシュメモリに直接キャッシュされるコン
ピュータシステム。

【００２７】（９）コンピュータシステムに入力データ
を格納する方法であって、プロセッサにより、入力／出
力システムからの入力データを要求することと、該入力
データを該プロセッサ用のキャッシュに直接格納するこ
とにより、該プロセッサが最初に該入力データをメモリ
からフェッチする必要なく、該入力データが該キャッシ
ュから入手可能であるようにすることと、を含む方法。

【００２８】（１０）上記９に記載の方法において、前
記プロセッサが複数のプロセッサのうちの１つであり、
前記キャッシュが該複数のプロセッサのうちの少なくと
もいくつかによって共有される方法。

【００２９】（１１）コンピュータシステムに入力デー
タを格納する方法であって、プロセッサにより、入力／
出力システムからの入力データを要求することと、該入
力データを、最初に該プロセッサ用のメモリに格納する
ことなく、該プロセッサ用のキャッシュに直接格納する
ことと、を含む方法。

【００３０】（１２）上記１１に記載の方法において、
前記プロセッサが複数のプロセッサのうちの１つであ
り、前記キャッシュが該複数のプロセッサのうちの少な
くともいくつかによって共有される方法。

【００３１】（１３）コンピュータシステムにおいてノ
ードを入力／出力ポートに接続する方法であって、前記
ノードをノード間相互接続により他のノードに接続する
ことと、該ノードのプロセッサをキャッシュメモリに接
続することと、該キャッシュメモリをスイッチトファブ
リックに接続することと、該スイッチトファブリックを
前記入力／出力ポートに接続することと、を含む方法。

【００３２】（１４）上記１３に記載の方法において、
前記スイッチトファブリックからのデータを前記キャッ
シュメモリにキャッシュすることを更に含む方法。

【００３３】（１５）上記１３に記載の方法において、
前記データを含むメモリラインのオーナーシップを取得
するために前記コンピュータシステムのメモリコヒーレ
ンスメカニズムを使用することを更に含む方法。

【００３４】（１６）上記１３に記載の方法において、
前記ノードの前記プロセッサをノードメモリに接続する
ことと、前記スイッチトファブリックからのデータを最
初に前記ノードメモリに渡すことなく前記キャッシュメ
モリに直接キャッシュすることと、を更に含む方法。

【００３５】（１７）上記１３に記載の方法において、
前記ノード間相互接続にメモリノードを接続すること
と、前記スイッチトファブリックからのデータを最初に
前記メモリノードを通過させることなく前記キャッシュ
メモリに直接キャッシュすることと、を更に含む方法。

【００３６】（１８）上記１３に記載の方法において、
前記スイッチトファブリックの登録機能を使用すること
により、前記データが前記キャッシュメモリに直接配置
されるかまたは該キャッシュメモリ以外のメモリに直接
配置されるかを決定することを更に含む方法。

【図面の簡単な説明】

【図１】複数ノードを有するコンピュータシステムの第
１の実施形態のブロック図であり、各ノードが、ローカ
ルメモリを有し、本発明によりＩ／Ｏデータが直接キャ
ッシュされるローカルキャッシュを有する。

【図２】複数のノードを有するコンピュータシステムの
第２の実施形態のブロック図であり、メモリが別個のノ
ードとして構成され、各ノードが本発明によりＩ／Ｏデ
ータが直接キャッシュされるローカルキャッシュを有す
る。

【図３】複数のノードを有するコンピュータシステムの
第３の実施形態のブロック図であり、少なくとも１つの
ノードが、本発明によりＩ／Ｏネットワークに連結され
たキャッシュを有する。

【符号の説明】

１００、１１４、２００、２１４、３００、３１２…ノ
ード １０２、２０２、３０２…プロセッサ １０４、２０４、３０４…キャッシュメモリ １０８、２０８…Ｉ／Ｏポート ３１４…Ｉ／Ｏスイッチ １１０、２１０、３１０…メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】コンピュータシステムであって、 複数のプロセッサ（１０２、２０２、３０２）と、 該プロセッサのうちの少なくともいくつかによって共有
   されるメモリ（１１０、２１０、３１０）と、 該プロセッサのうちの少なくともいくつかによって共有
   されるキャッシュ（１０４、２０４、３０４）と、 該複数のプロセッサのうちの要求しているプロセッサに
   対し入力データを供給する少なくとも１つの入力／出力
   システム（１０８、２０８、３１４）と、を具備し、 前記入力データは、該要求しているプロセッサが最初に
   該入力データを前記メモリからフェッチさせる必要な
   く、該入力データが前記キャッシュから該要求している
   プロセッサに入手可能であるように、該キャッシュに直
   接配置されるコンピュータシステム。