JP2002185495A - パケットスイッチ - Google Patents

Abstract

(57)【要約】 【課題】 可変長パケットを高速スイッチングでき、且
つ、バッファメモリを効率的に利用できるマルチキャス
ト可能なパケットスイッチを提供する。 【解決手段】 各入力回線ＬＩから受信した可変長パケ
ットを固定長のデータブロック単位で共通バッファメモ
リ２２に書き込む構造のパケットスイッチにおいて、デ
ータ書込み時に、バッファ制御部３０が、入力回線別の
入力キューを形成し、可変長パケットの最終データブロ
ックが入力キューに登録された時点で、該入力キューの
リンクド・アドレスリストをパケット転送先出力回線と
対応した１または複数の出力キューにリンクする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、可変長パケット通
信ネットワークにおけるノード装置として適用されるパ
ケットスイッチに関し、更に詳しくは、受信パケットを
一時的に蓄積するためのメモリとして共通バッファメモ
リを使用した共通バッファ型の可変長パケットスイッチ
に関する。

【０００２】

【従来の技術】近年、注目されているインターネットプ
ロトコル（Internet Protocol：以下、ＩＰと言う）で
は、ＩＰデータグラムと呼ばれる可変長のパケット（Ｉ
Ｐパケット）を転送単位として、メッセージ転送が行わ
れる。ＩＰパケット網を構成する従来のノード装置で
は、ソフトウェア処理によって受信パケットの宛先方路
へのスイッチングが行われているが、スイッチングの高
速化要求に伴って、ノード装置内では固定長のパケット
（データブロック）を転送単位としてスイッチングを行
う装置構成が提案されている。

【０００３】ＩＰパケットを高速度で転送するノード装
置として、例えば、"A 50-Gb/s IPRouter"（Craig Part
ridge他著、IEEE/ACM TRANSACTIONS ON NETWORKING, V
ol.6,No.3,June 1998）の論文には、それぞれ複数のネ
ットワーク・インタフェースをサポートする複数の回線
カード（ボード）と、ルーティングテーブルを備えた転
送エンジン（Forwarding Engine）カードとを、例え
ば、クロスバスイッチに代表されるポイント・ツー・ポ
イント型のスイッチで結合し、各回線カードが受信パケ
ットのヘッダ部を含むデータブロックを上記転送エンジ
ンに送信し、転送エンジンで更新処理された新たなヘッ
ダ情報を含むデータブロックをパケット入力側の回線カ
ードに返送し、入力側の各回線カードが、上記新たなヘ
ッダ情報を含むデータブロックとパケット残部とを出力
側回線カードに転送するようにした構成のルータ装置が
提案されている。

【０００４】上記論文によると、入力側の各回線カード
が、パケットを６４バイト単位の連鎖されたページ（デ
ータブロック）に解体して送出すること、出力側の各回
線カードが、これらのページをパケットを表すリンクド
・リストに組立て、組立てたパケットをＱｏＳプロセッ
サに渡し、ＱｏＳプロセッサが、パケット長、宛先およ
び転送エンジンが指定したフロー識別子に基づいて、上
記パケットを送信キュー内の適当な位置に置くことが開
示されている。

【０００５】パケットの転送単位を固定長にしたスイッ
チング装置として、ＡＴＭ(Asynchronous Transfer Mod
e)スイッチがあげられる。ＡＴＭスイッチでは、各入力
回線から受信された５３バイトの固定長パケット（ＡＴ
Ｍセル）をバッファメモリに一時的に蓄積した後、蓄積
セルをセルヘッダに含まれるコネクション識別情報（Ｖ
ＰＩ／ＶＣＩ）によって決まる特定の出力回線にルーテ
ィングしている。

【０００６】ＡＴＭスイッチにおいて、複数の入力回線
でバッファメモリを共用する共通バッファ型の構造を採
用すると、バッファメモリ内に各出力回線毎に可変長の
キューを形成できるため、例えば、同一出力回線に向か
うセル列が複数の入力回線から同時に受信された場合で
も、共通バッファ全体として空き領域がある限り、各入
力回線からの受信セルを廃棄することなくバッファリン
グすることが可能となり、メモリ資源を有効に利用した
スイッチを実現できる。

【０００７】特開平１１−２６１５８４号公報には、上
記共通バッファメモリの利点を活かした可変長メッセー
ジ用のスイッチング装置が提案されている。上記従来技
術では、共通バッファメモリをメッセージ対応の複数の
メモリブロックに分割し、各受信メッセージに対して空
き状態の１つのメモリブロックを割り当て、各入力回線
から受信されたメッセージを固定長の複数のセルに分割
し、同一メッセージに属するセルを同一のメモリブロッ
クに順次に格納する構成となっている。

【０００８】

【発明が解決しようとする課題】上述したＩＥＥＥ文献
に記載されたルータ装置では、入力側の回線カードが、
各パケットの送信に先立って、スイッチ・アロケータを
介して出力側回線カードと折衝し、出力側カードがパケ
ットの受信を了承した場合に送信を開始しているため、
パケットのスイッチング処理速度に問題がある。また、
入力側の各回線カードにはパケットを待機させるための
バッファが必要となり、出力側の各回線カードにもパケ
ット組立てのためのバッファが必要となるため、バッフ
ァメモリの使用効率に問題がある。

【０００９】一方、上記特開平１１−２６１５８４号公
報に記載されたスイッチング装置では、各メッセージの
末尾部分が入力された時、受信メッセージと対応するメ
モリブロックに蓄積されている全てのセルを別のメモリ
領域（メッセージキュー）に移す構成となっているた
め、メモリ領域間でのメッセージの転送所要時間とバッ
ファメモリの利用効率に問題があった。

【００１０】本発明の目的は、共通バッファメモリを効
率的に利用し、可変長パケットを高速スイッチング可能
なパケットスイッチを提供することにある。本発明の他
の目的は、共通バッファメモリを効率的に利用し、可変
長パケットのマルチキャストを可能にしたパケットスイ
ッチを提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明のパケットスイッチは、複数の入力回線に共
用される共通バッファメモリと、各入力回線からの受信
パケットを固定長のデータブロック単位で多重化して上
記共通バッファメモリに供給する多重化手段と、上記共
通バッファメモリへの上記各固定長データブロックの書
込みと読出しを制御するバッファ制御手段とからなり、
上記バッファ制御手段が、上記多重化手段から出力され
た各固定長データブロックを上記共通バッファに書き込
む時に可変長パケット別の入力キューを形成しておき、
可変長パケットの最終データブロックが入力キューに登
録された時点で、該入力キューを可変長パケットの転送
先出力回線と対応した出力キューに登録することを特徴
とする。

【００１２】更に詳述すると、上記バッファ制御手段
は、上記共通バッファメモリにおける各固定長データブ
ロックの書込みアドレスを可変長パケット別にリンクす
ることによって複数の入力キューを形成し、可変長パケ
ットの最後の固定長データブロックが上記共通バッファ
メモリに書き込み済みとなった入力キューを転送先出力
回線と対応する待機バッファを備えた出力キューに登録
する第１制御手段と、出力回線対応に形成された複数の
出力キューを所定の順序でアクセスし、各出力キューが
示すリンクド・アドレスに基づいて上記共通バッファメ
モリから固定長データブロックを読み出す第２制御手段
とを備える。上記可変長パケット別の入力キューは、例
えば、空きアドレスメモリから取り出した書込みアドレ
スに基づいて上記共通バッファメモリに各固定長データ
ブロックを書き込み、上記各書込みアドレスと対応して
同一可変長パケットにおける次の固定長データブロック
の書込みアドレスを次アドレスメモリに記憶することに
より形成される。

【００１３】本発明において、各出力キューは、例え
ば、可変長パケットの先頭データブロックの書込みアド
レスと最終データブロックの書込みアドレスとを一時的
に記憶するための待機バッファと、次に読み出すべきデ
ータブロックを示す次読出しアドレスと最後のデータブ
ロックを示す最終読出しアドレスとを記憶するアドレス
メモリとからなり、上記第１制御手段が、各可変長パケ
ットの先頭データブロックの書込みアドレスと最終デー
タブロックの書込みアドレスをそれぞれ転送先出力回線
と対応する待機バッファに登録し、これに付随するアド
レスメモリが空き状態となった時、上記第２制御手段
が、上記待機バッファから取り出した１対のアドレスを
新たなデータブロック群の次読出しアドレスおよび最終
読出しアドレスとしてアドレスメモリに設定する。この
場合、第２制御手段は、各出力キューに登録された次読
出しアドレスに基づいて、共通バッファメモリと次アド
レスメモリからそれぞれ固定長データブロックと次の固
定長データブロックのアドレスとを読み出し、上記次ア
ドレスメモリから読み出されたアドレスを当該出力キュ
ーにおける新たな次読出しアドレスとすることによっ
て、各可変長パケットを構成するデータブロックを次々
と読み出すことが可能となる。

【００１４】尚、受信パケットがマルチキャストパケッ
トの場合、最後のデータブロックが共通バッファメモリ
に書き込まれた時点で、上記第１制御手段によって、同
一入力キューをマルチキャスト出力回線と対応する複数
の出力キューに登録することにより、マルチキャスト転
送が可能となる。この場合、パケットスイッチに、共通
バッファメモリにおける各固定長データブロックの読出
し回数をカウントし、読出し回数が指定値に達した時、
読出しアドレスを解放するアドレス解放制御手段を設け
ることによって、共通バッファメモリの空きアドレスを
管理できる。

【００１５】

【発明の実施の形態】以下、本発明の実施例について図
面を参照して詳細に説明する。図１は、本発明によるパ
ケットスイッチの１実施例を示す。パケットスイッチ１
は、それぞれ入力回線ＬＩ−１〜ＬＩ−ｎから入力され
た可変長パケット１００を固定長の複数のデータブロッ
ク１１０に分割し、各データブロックに内部ヘッダ１１
０Ａを付加して出力する複数の入力回線インタフェース
１０−１〜１０−ｎと、上記入力回線インタフェース１
０−１〜１０−ｎから入力されたデータブロックを時分
割多重して信号線Ｌ２１に出力する多重化部２１と、上
記信号線Ｌ２１に接続された共通バッファメモリ２２
と、上記共通バッファメモリ２２から信号線Ｌ２２に読
み出されたデータブロックを複数の出力回線インタフェ
ース２０−１〜２０−ｎに順次に振り分ける分離部２３
と、上記共通バッファメモリ２２へのデータブロックの
書込みと読出しを制御するバッファ制御部３０と、書込
みサイクルを示すクロックＣＬＫ０をカウントして入力
回線選択信号を発生する入力カウンタ２４と、読出しサ
イクルを示すクロックＣＬＫ１をカウントして出力回線
選択信号を発生する出力カウンタ２５とからなってい
る。

【００１６】各入力回線ＬＩ−ｉ（ｉ＝１〜ｎ）から入
力される可変長パケットは、宛先アドレスを含むパケッ
トヘッダ１００Ａとデータ部１００Ｂとからなる。各入
力回線インタフェース１０−ｉ（ｉ＝１〜ｎ）は、入力
回線ＬＩ−ｉから受信した可変長パケット１００を固定
長の複数のデータブロック１１０に分割し、例えば、入
力回線番号と、パケットヘッダ１００Ａから抽出された
宛先アドレスによって決まる出力回線番号と、各データ
ブロック１１０が可変長パケットにおける先頭ブロッ
ク、中間ブロック、最終ブロックの何れに該当するかを
示すブロック位置表示情報とを含む内部ヘッダ１１０Ａ
を生成し、これを各データブロックに付加して出力す
る。

【００１７】共通バッファメモリ２２へのデータブロッ
クの書込みと読出しは、クロックＣＬＫ０とＣＬＫ１に
従って交互に行われる。多重化部２１は、入力カウンタ
２４が信号線Ｌ２４に発生する入力回線選択信号に応じ
て、入力回線インタフェース１０−１〜１０−ｎを循環
的に選択し、各入力回線インタフェースから出力された
データブロック１１０を順次に信号線Ｌ２１に多重化す
る。一方、分離部２３は、共通バッファメモリ２２から
信号線Ｌ２２に読み出されたデータブロックを、出力カ
ウンタ２５が信号線Ｌ２５に発生する出力回線選択信号
によって特定される出力回線インタフェース２０−ｊ
（ｊ＝１〜ｎ）に振り分ける。出力回線インタフェース
２０−１〜２０−ｎは、分離部２３から受け取ったデー
タブロック１１０から内部ヘッダ１１０Ａを取り除き、
それぞれと対応する出力回線ＬＯ−１〜ＬＯ−ｎに送出
する。

【００１８】バッファ制御部３０は、クロックＣＬＫ０
が示す各書込みサイクルにおいて、信号線Ｌ２１に現れ
る内部ヘッダ１１０Ａが示す入力回線番号ｉと対応する
リンクド・アドレスリストを形成しながら、データブロ
ックを共通バッファメモリ２２に書き込む。上記バッフ
ァ制御部３０は、後述するように、信号線Ｌ２１に受信
パケットの先頭ブロックが現れる都度、入力回線対応の
新たな入力キューを形成し、後続する中間ブロックと最
終ブロックのデータを入力回線対応の入力キューに次々
と登録し、受信パケットの最終ブロックが共通バッファ
メモリ２２に書き込まれた時点で、入力キューを上記受
信パケットの転送先出力回線と対応した出力キューにリ
ンクするように、リンクド・アドレスリストをダイナミ
ックに制御する。

【００１９】共通バッファメモリ２２からのデータブロ
ックの読出しは、各出力回線と対応して形成された出力
キュー・アドレスリストに基づいて行なわれる。バッフ
ァ制御部３０は、信号線Ｌ２５で与えられる出力回線選
択信号と対応した出力キューについて、読み出すべきデ
ータブロックの有無をチェックし、もし、出力キューに
データブロックアドレスがリンクされていた場合は、出
力キュー・アドレスリストに登録された次読出しアドレ
スを読出しアドレスＲＡとして、共通バッファメモリ２
２から１つのデータブロックを信号線Ｌ２２に読み出
し、アドレスリストの次読出しアドレスをリンクド・ア
ドレスリストにおける次のデータブロックアドレスに書
き換える。

【００２０】図２は、バッファ制御部３０の詳細を示す
ブロック図である。バッファ制御部３０は、ヘッダ解析
部３１と、入力キュー制御部３２と、出力キュー制御部
３３と、次アドレス管理部３４と、共通バッファメモリ
２０の空きアドレスを格納するための空アドレスメモリ
（ＦＩＦＯ）３５とからなる。

【００２１】ヘッダ解析部３１は、信号線Ｌ２１に現れ
る各データブロックの内部ヘッダを解析して、入力回線
番号ＩＮ−ｉと、出力回線番号ＯＵＴ−ｊと、入力デー
タブロックが受信パケットの先頭ブロックか否かを示す
先頭表示フラグ信号ＦＰと、入力データブロックが受信
パケットの最終ブロックか否かを示す最終表示フラグ信
号ＥＰとを発生する。入力キュー制御部３２は、入力回
線毎に、入力キューに登録された先頭データブロックの
アドレス（パケット先頭アドレス：ＢＡｉ（ｉ＝１〜
ｎ））３０１と、上記入力キューに登録された最新デー
タブロックのアドレス（最新アドレス：ＷＡｉ（ｉ＝１
〜 ｎ））３０２とを示す入力キュー・アドレステーブ
ル３００を備えている。出力キュー制御部３３は、出力
キュー・アドレステーブル３１０と出力待機バッファ３
３０とを備えている。

【００２２】出力キュー・アドレステーブル３１０は、
出力回線毎に、出力キューの先頭に位置したデータブロ
ックの読出しアドレス（次読出しアドレスＲＡｊ（ｊ＝
１〜ｎ））３１１と、出力キューの最後に位置したデー
タブロックの読出しアドレス（最終読出しアドレスＥＡ
ｊ（ｊ＝１〜ｎ））３１２とを記憶するためのものであ
る。以下の説明では、出力キュー・アドレステーブル３
１０における第ｊ出力回線ＬＯ−ｊと対応したテーブル
領域を符号３１０−ｊで表す。

【００２３】出力待機バッファ３３０は、出力キュー・
アドレステーブル３１０−ｊに先行パケットを読み出す
ためのアドレスＲＡｊ、ＥＡｊが残っている時、同一出
力回線に送出すべき後続パケットの読み出しアドレスを
ＦＩＦＯ形式で待機させるためのものであり、各出力回
線と対応して、パケットの先頭データブロックの読み出
しアドレスＢＡｊを蓄積するためのバッファ領域３３０
Ｂ−ｊと、パケットの最後のデータブロックの読み出し
アドレスＷＡｊを蓄積するためのバッファ領域３３０Ｗ
−ｊとが用意されている。バッファ領域３３０Ｂ−ｊ、
３３０Ｗ−ｊに蓄積された読出しアドレスは、先行パケ
ットの全てのデータブロックが共通バッファメモリから
読み出され、実質的に出力キュー・アドレステーブルが
空き状態となった時点で、出力キュー・アドレステーブ
ルのテーブル領域３１０−ｊに移される。

【００２４】次アドレス管理部３４は、共通バッファメ
モリ２２に蓄積可能なデータブロック数ｍに等しい複数
のアドレス記憶領域ＮＡ１〜ＮＡｍからなる次アドレス
メモリ３４０を備える。次アドレスメモリ３４０の各記
憶領域は、入力キューに登録されたデータブロック列を
登録順に読み出すためのリンクド・アドレスリストを形
成するために利用される。

【００２５】以下、入力回線ＬＩ−１とＬＩ−２から同
一の出力回線ＬＯ−３に向かう可変長パケットが入力さ
れた場合を仮定して、入力回線ＬＩ−１と対応する入力
キューのパケット先頭アドレスＢＡ１および最新アドレ
スＷＡ１と、入力回線ＬＩ−２と対応する入力キューの
パケット先頭アドレスＢＡ２および最新アドレスＷＡ２
と、出力回線ＬＯ−２と対応する出力キューの次読出し
アドレスＲＡ３および最終読出しアドレスＥＡ３に着目
して、図２と図３〜図５を参照しながら上記バッファ制
御部３０の機能について詳述する。

【００２６】ヘッダ解析部３１は、信号線Ｌ２１に出力
された各データブロックの内部ヘッダ１１０Ａを解析
し、入力回線番ＩＮ−ｉと出力回線番号ＯＵＴ−ｉを発
生する。上記データブロックが可変長パケットの先頭ブ
ロックであれば先頭表示フラグ信号ＦＰがオン状態とな
り、最終ブロックであれば最終表示フラグ信号ＥＰがオ
ン状態となる。信号線Ｌ２１に出力されたデータブロッ
クは、空アドレスＦＩＦＯ３５から取り出された空きア
ドレスを書込みアドレスＷＡとして、共通バッファメモ
リ２０に書き込まれる。この時、入力キュー制御部３２
は、ヘッダ解析部３１から出力された入力回線番号ＩＮ
−ｉと先頭表示フラグ信号ＦＰの状態に応じて、入力キ
ュー・アドレステーブル３００を更新する。先頭表示フ
ラグ信号ＦＰがオン状態であれば、空きアドレスＦＩＦ
Ｏ３５から取り出された書込みアドレスＷＡを上記入力
回線番号ＩＮ−ｉと対応するテーブル領域３００−ｉに
パケット先頭アドレスＢＡｉと最新アドレスＷＡｉとし
て書き込む。先頭表示フラグ信号ＦＰがオフ状態であれ
ば、上記書込みアドレスＷＡを最新アドレスＷＡｉに書
き込む。

【００２７】入力キュー・アドレステーブル３００に新
たなアドレスＷＡが書き込まれた時、最新アドレスＷＡ
ｉとしてそれまで記憶されていたアドレスが次アドレス
管理部３４に出力される。次アドレス管理部３４は、上
記アドレスＷＡｉと対応する記憶領域ＮＡｉに、空きア
ドレスＦＩＦＯ３５から取り出された新たな書込みアド
レスＷＡを記憶する。これによって、１つの可変長パケ
ットから分割された固定長のデータブロックが共通バッ
ファメモリ２２に書込まれる度に、データブロックの書
込みアドレスが次アドレスメモリ３４０に記憶され、最
新アドレスＷＡｉが更新され、最終的には、パケット先
頭アドレスＢＡｉが可変長パケットの先頭データブロッ
クのアドレスを指し、最新アドレスＷＡｉが可変長パケ
ットの最終データブロックのアドレスを指すことにな
る。

【００２８】図３は、共通バッファメモリ２２に、入力
回線インタフェース１０−１から出力されたデータブロ
ックＤ１−１〜Ｄ１−４と、入力回線インタフェース１
０−２から出力されたデータブロックＤ２−１〜Ｄ２−
２が書き込まれた時点での、入力キュー・アドレステー
ブル３００の状態を示す。ここで、ＷＡ１−１〜ＷＡ１
−４は、空きアドレスＦＩＦＯ３５から得られたデータ
ブロックＤ１−１〜Ｄ１−４の書込みアドレスＷＡの
値、 ＷＡ２−１〜ＷＡ２−２はデータブロックＤ２−
１〜Ｄ２−２の書込みアドレスＷＡの値を示す。また、
ＲＡ３とＥＡ３は、上記データブロックＤ１−１〜Ｄ１
−４、Ｄ２−１〜Ｄ２−２の転送先出力回線ＬＯ−３と
対応した出力キュー・アドレステーブルエントリ３１０
−３の内容を示している。

【００２９】入力回線ＬＩ−１と対応する入力キュー・
アドレステーブルでは、先頭データブロックＤ１−１の
書込みアドレスＷＡ１−１がパケット先頭アドレスＢＡ
１として記憶され、最新アドレスＷＡ１の内容はデータ
ブロックの書込みの都度更新されて、ＷＡ１−１、ＷＡ
１−２、ＷＡ１−３、ＷＡ１−４と変化する。次アドレ
スメモリ３４０では、図３に示すように、最新アドレス
ＷＡ１と対応する記憶領域に、次データブロックの書込
みアドレスが次々と記憶される。従って、入力キュー・
アドレステーブル３００のパケット先頭アドレスＢＡ１
と次アドレスメモリ３４０とによって、入力回線毎のリ
ンクド・アドレスリストが形成される。

【００３０】例えば、パケット先頭アドレスＢＡ１が示
すアドレスＷＡ１−１に基づいて共通バッファメモリ２
２と次アドレスメモリ３４０をアクセスすることによっ
て、先頭データブロックＤ１−１と、次のデータブロッ
クＤ１−２のアドレスＷＡ１−２とを読み出すことがで
き、このアドレスＷＡ１−２を次回の読出しサイクルに
おける読出しアドレスＲＡとして利用することにより、
次のデータブロックＤ１−２と、更に次のデータブロッ
クＤ１−３のアドレスＷＡ１−３とを読み出すことがで
き、同様の動作を繰り返すことによって、入力キューに
登録された全てのデータブロックを読み出すことが可能
となる。

【００３１】入力回線ＬＩ−１と同様、入力回線ＬＩ−
２と対応する入力キュー・アドレステーブルでは、先頭
データブロックＤ２−１の書込みアドレスＷＡ２−１が
パケット先頭アドレスＢＡ２として記憶され、最新アド
レスＷＡ１の内容は、データブロックの書込みの都度更
新され、ＷＡ２−１、ＷＡ２−２、…と変化する。

【００３２】図３は、入力回線インタフェース１０−１
と１０−２が可変長パケットの最終データブロックを出
力する前の状態を示しており、出力回線ＬＯ−３と対応
した出力キューには有効データがなく、出力待機バッフ
ァ３３０−３と出力キュー・アドレステーブル３１０−
３が空き状態となっている。本発明は、共通バッファメ
モリ２２にパケットの最終データブロックが書き込まれ
た時、バッファ制御部３０が、上記最終データブロック
の入力キューにおけるパケット先頭アドレスＢＡｉと最
新アドレスＷＡｉ（＝ＷＡ）を出力待機バッファ３３０
を介して出力キュー・アドレステーブル３１０に移すこ
とを特徴としている。

【００３３】図４は、入力回線インタフェース１０−１
から出力された可変長パケットの最終データブロックＤ
１−５が共通バッファメモリ２２に書き込まれた時点で
のバッファ制御部３０の動作を示す。この場合、バッフ
ァ制御部３０は、最終データブロックＤ１−５の書込み
アドレスＷＡ１−５を次アドレスメモリ３４０に記憶し
た後、入力キューのパケット先頭アドレスＢＡ１の内容
（ＷＡ１−１）と最新アドレスＷＡ１の内容（ＷＡ１−
５）を出力待機バッファ３３０−３に移す。出力待機バ
ッファ３３０−３に蓄積されたアドレスは、もし、出力
キュー・アドレステーブル３１０−３が空き状タであれ
ば、図４に示すように、出力キュー・アドレステーブル
のＲＡ３、ＥＡ３に移される。尚、最新アドレスＷＡ１
の内容は、今回、空きアドレスＦＩＦＯ３５から取り出
された新たな書込みアドレスＷＡとなっているため、出
力キュー・アドレステーブルのＥＡ３には、上記最新ア
ドレスＷＡ１に代えて、空きアドレスＦＩＦＯ３５から
取り出された書込みアドレスＷＡを記憶してもよい。

【００３４】図５は、出力回線ＬＯ−３の出力キューが
既に使用状態にある時、入力回線インタフェース１０−
２から出力された可変長パケットの最終データブロック
Ｄ２−３を共通バッファメモリ２２に書き込む場合のバ
ッファ制御部３０の動作を示す。この場合、バッファ制
御部３０は、最終データブロックＤ２−３の書込みアド
レスＷＡ２−３を次アドレスメモリ３４０に記憶した
後、入力キューのパケット先頭アドレスＢＡ２の内容
（ＷＡ２−１）と最新アドレスＷＡ２の内容（ＷＡ２−
３）を出力待機バッファ３３０−３に移す。上記出力待
機バッファ３３０−３に蓄積されたアドレスＷＡ２−
１、ＷＡ２−３は、出力キュー・アドレステーブル３１
０−３が空き状態となった時、すなわち、次読み出しア
ドレスＲＡ３と最終読み出しアドレスＥＡ３の値が一致
した読み出しサイクルで、出力キュー・アドレステーブ
ル３１０−３に移される。

【００３５】回線インタフェースが受信した可変長パケ
ットが短く、受信パケット全体が固定長の１つのデータ
ブロックに収まる場合は、このデータブロックの書込み
サイクルで、ヘッダ解析部３１から出力される先頭表示
フラグ信号ＦＰと最終表示フラグ信号ＥＰが同時にオン
状態となる。この場合、先頭表示フラグ信号ＦＰに応答
して入力キュー・アドレステーブル３００に登録された
パケット先頭アドレスＢＡｉと最新アドレスＷＡｉの内
容が、最終表示フラグ信号ＥＰに応答して出力待機バッ
ファ３３０−ｊに直ちに移される。

【００３６】もし、待機バッファ３３０−ｊに蓄積され
たパケット先頭アドレスＢＡｉと最新アドレスＷＡｉの
内容は、データブロックの転送先となる出力回線ＬＯ−
ｊの出力キューが空状態であれば、図４と同様、出力キ
ュー・アドレステーブル３１０−ｊに書き込まれ、上記
出力キューが既に使用状態にあれば、図５と同様、出力
待機バッファ３３０−ｊに留まる。

【００３７】共通バッファメモリ２２からのデータブロ
ックの読出しは、出力キュー制御部３３によって行われ
る。出力キュー制御部３３は、読出しサイクルに信号線
Ｌ２５に出力される出力回線選択信号で特定される出力
キュー・アドレステーブル領域３１０―ｊを参照し、次
読出しアドレスＲＡｊに従って、共通バッファメモリ２
２からデータブロックを読み出し、次アドレスメモリ３
４０から次アドレスＮＡｊを読み出す。使用済みとなっ
た次読出しアドレスＲＡｊは、空きアドレスＦＩＦＯ３
５に解放され、次アドレスメモリ３４０から読み出され
た次アドレスＮＡｊは、新たな次読出しアドレスＲＡｊ
として出力キュー・アドレステーブル３１０−ｊに記憶
される。但し、各パケットの最後のデータブロックの読
出しサイクルでは、次アドレスメモリ３４０から読み出
された次アドレスＮＡｊは無効となり、待機バッファか
ら取り出された次パケットの先頭アドレスが、次読出し
アドレスＲＡｊとして出力キュー・アドレステーブル３
１０−ｊに設定される。

【００３８】図６は、入力キュー制御部３２の１実施例
を示す。入力キュー制御部３２は、パケット先頭アドレ
スＢＡ１〜ＢＡｎを記憶するためのレジスタ３０１−１
〜３０１−ｎと、最新アドレスＷＡ１〜ＷＡｎを記憶す
るためのレジスタ３０２−１〜３０２−ｎと、ヘッダ解
析部３１から受信した入力回線番号ＩＮ−ｉをデコード
し、イネーブル信号ＷＥＮ−１〜ＷＥＮ−ｎのうちの１
つをオン状態とするデコーダ３２１と、レジスタ３０２
−１〜３０２−ｎからの出力アドレスのうちの１つを選
択するためのセレクタ３２２と、レジスタ３０１−１〜
３０１−ｎからの出力アドレスのうちの１つを選択する
ためのセレクタ３２３と、パケット先頭アドレスの書込
みイネーブル信号を制御するためのＡＮＤ回路３２４−
１〜３２４−ｎとからなっている。

【００３９】最新アドレスを記憶するレジスタ３０２−
１〜３０２−ｎには、空きアドレスＦＩＦＯ３５から取
り出されたアドレスＷＡが入力されており、それぞれデ
コーダ３２１から出力されるイネーブル信号ＷＥＮ−１
〜ＷＥＮ−ｎによって、最新アドレスの更新が制御され
ている。入力回線番号ＩＮ−ｉが第ｉ番目の入力回線を
示した場合、イネーブル信号ＷＥＮ―ｉがオン状態とな
り、空きアドレスＦＩＦＯ３５から取り出されたアドレ
スＷＡがレジスタ３０２−ｉに設定される。この時、そ
れまでレジスタ３０２−ｉに記憶されていた前データブ
ロックの書込みアドレス｛ＷＡｉ｝がセレクタ３２２に
よって選択され、次アドレス（ポインタアドレス）書込
み用アドレスＷＡｉとして次アドレス管理部３４に供給
される。

【００４０】空きアドレスＦＩＦＯ３５から取り出され
たアドレスＷＡは、パケット先頭アドレスＢＡ１〜ＢＡ
ｎを記憶するためのレジスタ３０１−１〜３０１−ｎに
も入力されている。これらのレジスタへの書込みは、Ａ
ＮＤ回路３２４−１〜３２４−ｎによって制御されてお
り、ヘッダ解析部３１から出力される先頭表示フラグＦ
Ｐがオン状態となった書込みサイクルに限り、入力回線
番号ＩＮ−ｉと対応するレジスタ３０１−ｉへのアドレ
スＷＡの書込みが行われる。セレクタ３２３は、入力回
線番号ＩＮ−ｉと対応するレジスタ３０１−ｉからの出
力アドレスを選択し、パケット先頭アドレスＢＡｉとし
て出力する。

【００４１】図７は、出力キュー制御部３３の１実施例
を示す。出力キュー制御部３３は、次読出しアドレスＲ
Ａ１〜ＲＡｎを記憶するためのレジスタ３１１−１〜３
１１−ｎと、最終読出しアドレスＥＡ１〜ＥＡｎを記憶
するためのレジスタ３１２−１〜３１２−ｎと、パケッ
ト先頭アドレス用の出力待機バッファ（ＦＩＦＯ）３３
０Ｂ−１〜３３０Ｂ−ｎと、パケット最終アドレス用の
出力待機バッファ（ＦＩＦＯ）３３０Ｗ−１〜３３０Ｗ
−ｎとからなっている。

【００４２】また、上記出力キュー制御部３３は、レジ
スタ３１１−１〜３１１−ｎからの出力アドレスのうち
の１つを選択するためのセレクタ３３１と、レジスタ３
１２−１〜３１２−ｎからの出力アドレスのうちの１つ
を選択するためのセレクタ３３２と、レジスタ３１３−
１〜３１３−ｎからの出力フラグのうちの１つを選択す
るためのセレクタ３３３と、出力カウンタ２５から信号
線２５に出力された出力回線選択信号をデコードするた
めのデコーダ３３４と、ヘッダ解析部３１から出力され
る出力回線番号ＯＵＴ−ｊをデコードして、イネーブル
信号ＥＮ−１〜ＥＮ−ｎのうちの１つをオン状態とする
デコーダ３３５と、ヘッダ解析部３１から出力される最
終表示フラグ信号ＥＰがオン状態となった時、上記イネ
ーブル信号ＥＮ−１〜ＥＮ−ｎを有効にするためのＡＮ
Ｄ回路３３６−１〜３３６−ｎと、セレクタ３３１から
出力される読出しアドレスＲＡｊとセレクタ３３２から
出力されるパケット最終アドレスＥＡｊとを比較し、Ｒ
ＡｊとＥＡｊが一致した時、イネーブル信号ＥＮ−０を
オン状態とする比較器３１５と、上記イネーブル信号Ｅ
Ｎ−０がオフ状態の時、次アドレス管理部３４から出力
された次アドレスＮＡｊをレジスタ３１１−１〜３１１
−ｎに供給するＡＮＤ回路３１６と、上記イネーブル信
号ＥＮ−０がオン状態の時、デコーダ３３４の出力信号
を通すＡＮＤ回路３３９−１〜３３９−ｎとを備えてい
る。

【００４３】出力待機バッファ３３０−ｊ（３３０Ｂ−
ｊと３３０Ｗ−ｊ、ｊ＝１〜ｎ）は、それぞれＡＮＤ回
路３３６−１〜３３６−ｎの出力信号が書込みイネーブ
ル信号ＷＥＮとして与えられている。書込みサイクルに
おいて、最終表示フラグ信号ＥＰがオン状態となった
時、出力回線番号ＯＵＴ−ｊと対応するＡＮＤ回路３３
６−ｊからの書込みイネーブル信号ＷＥＮが有効とな
り、バッファ領域３３０Ｂ−ｊに入力キュー制御部３２
から出力されたパケット先頭アドレスＢＡｉが設定さ
れ、バッファ領域３３０Ｗ−ｊに空きアドレスＦＩＦＯ
３５から出力された書込みアドレスＷＡが設定される。

【００４４】出力待機バッファ３３０−ｊ（３３０Ｂ−
ｊと３３０Ｗ−ｊ）には、それぞれＡＮＤ回路３３９−
１〜３３９−ｎの出力信号が読出しイネーブル信号ＲＥ
Ｎとして与えられている。読出しサイクルにおいて、比
較器３１５の出力信号ＥＮ−０がオン状態となった時、
出力回線番号ＯＵＴ−ｊと対応するＡＮＤ回路３３９−
ｊの出力信号がオン状態となる。これによって、バッフ
ァ領域３３０Ｂ−ｊ、３３０Ｗ−ｊから１組のアドレス
ＢＡｊとＷＡｊが読み出され、それぞれ次読出しアドレ
スＲＡｊ、最終読み出しアドレスＥＡｊとしてレジスタ
３１１−ｊ、３１２−ｊに設定される。

【００４５】レジスタ３１１−１〜３１１−ｎには、デ
コーダ３３４の出力がリード・イネーブル信号として与
えてあり、これらのレジスタ出力は、信号線Ｌ２５から
供給される出力回線選択信号を制御信号とするセレクタ
３３１に接続されている。従って、各読出しサイクルに
おいて、上記出力回線選択信号で指定されたレジスタ３
１１−ｊの内容が次読出しアドレスＲＡｊとして出力さ
れる。上記アドレスＲＡｊによって、共通バッファメモ
リ２２から、出力回線ＬＯｊに出力すべきデータブロッ
クが読み出され、分離部２３を介して出力回線インタフ
ェース２０−ｊに供給される。また、上記アドレスＲＡ
ｊによって、次アドレス管理部３４から、上記出力回線
ＬＯｊに出力すべき次のデータブロックを指すアドレス
ＮＡｊが読み出される。上記アドレスＮＡｊは、ＡＮＤ
回路３１６を介してレジスタ３１１−１〜３１１−ｎに
供給されている。

【００４６】レジスタ３１１−１〜３１１−ｎと同様
に、レジスタ３１２−１〜３１２−ｎにも、デコーダ３
３４の出力がリード・イネーブル信号として与えてあ
り、これらのレジスタ出力は、出力回線選択信号を選択
信号とするセレクタ３３２に接続されている。これによ
って、各読出しサイクルで、上記出力回線選択信号で指
定されたレジスタ３１２−ｊの内容がセレクタ３３２か
ら最終読出しアドレスＥＡｊとして出力される。

【００４７】比較器３１５の出力信号ＥＮ−０は、セレ
クタ３３１から出力される次読出しアドレスＲＡｊと、
セレクタ３３２から出力される最終読出しアドレスＥＡ
ｊとが一致した時、すなわち、各パケットの最終データ
ブロックの読出しサイクルにおいてオン状態となり、前
述したように、出力待機バッファ３３０Ｂ−ｊにあるパ
ケット先頭アドレスＢＡｉがレジスタ３１１−ｊに移さ
れる。上記比較器３１５の出力信号ＥＮ−０がオフ状態
となる読出しサイクル、すなわち、パケットの先頭デー
タブロックまたは中間データブロックの読出しサイクル
では、ＡＮＤ回路３１６が開かれ、次アドレス管理部３
４から読み出された次アドレスＮＡｊが上記レジスタ３
１１−ｊに設定される。これによって、出力回線ＬＯ−
ｊと対応した出力キューのデータブロックを次々と読み
出すことが可能となる。

【００４８】図８は、次アドレス管理部３４の１実施例
を示す。次アドレス管理部３４は、次アドレスＮＡ１〜
ＮＡｍを記憶するためのレジスタ３４０−１〜３４０−
ｍと、これらのレジスタからの出力アドレスを選択する
セレクタ３４１と、入力キュー制御部３２から供給され
る最新アドレスＷＡｉをデコードし、上記最新アドレス
ＷＡｉと対応するレジスタ３４０−ｉに書込みイネーブ
ル信号を与えるデコーダ３４４とからなる。

【００４９】次アドレス管理部３４は、各書込みサイク
ルにおいて、入力キューにおける前データブロックの書
込みアドレスＷＡｉと対応した記憶領域（レジスタ３４
０−ｋ）に最新データブロックの書込みアドレスＷＡを
記憶し、これによって、図３に示した入力キュー毎のリ
ンクド・アドレスリストを形成する。読出しサイクルで
は、セレクタ３４１が、出力キュー制御部３３から供給
された読出しアドレスＲＡｊと対応したレジスタ３４０
−ｐを選択し、上記レジスタに３４０−ｐに記憶された
アドレスを次アドレスＮＡｊとして出力キュー制御部３
３に戻す。上記次アドレスＮＡｊは、出力キュー制御部
３３において、次回の読出しサイクルで使う新たな次読
出しアドレスＲＡｊとして、レジスタ３１１−ｊに記憶
される。

【００５０】図９は、本発明の第２の実施例として、同
一受信パケットを複数の出力回線に転送する同報機能
（またはマルチキャスト機能）を備えたパケットスイッ
チのバッファ制御部３０Ｂの構成を示す。ここに示した
バッファ制御部３０Ｂは、図２に示した第１実施例のバ
ッファ制御部３０と同様、ヘッダ解析部３１、入力キュ
ー制御部３２、出力キュー制御部３３、次アドレス管理
部３４、空きアドレスＦＩＦＯ３５を有し、新たな要素
として、読出しアドレス解放制御部３６を備えている。

【００５１】各入力回線インタフェース１０−ｉ（ｉ＝
１〜ｎ）では、入力回線ＬＩ−ｉからの受信パケットが
複数の出力回線に転送すべき同報（マルチキャスト）パ
ケットの場合、受信パケットを分割して得られた各デー
タブロックに複数の出力回線を指定した内部ヘッダを付
加する。複数の出力回線を同時に指定するためには、例
えば、内部ヘッダの出力回線番号フィールドを出力回線
ＬＯ−１〜ＬＯ−ｎと対応するｎビットで構成し、パケ
ット転送先となる出力回線をビット“１”で表すビット
パターン形式を採用すればよい。

【００５２】ヘッダ解析部３１は、多重化部２１から信
号線Ｌ２１に出力された各データブロックの内部ヘッダ
を解析し、入力回線番号ＩＮ−ｉ、出力回線番号ＯＵＴ
−ｊ、先頭表示フラグ信号ＦＰ、最終表示フラグ信号Ｅ
Ｐと、受信パケットの転送先出力回線数ＮＴＲを発生す
る。上記出力回線番号ＯＵＴ−ｊとしては、上述した内
部ヘッダの出力回線番号フィールドが示すビットパター
ンを出力する。この場合、転送先出力回線数ＮＴＲは、
上記出力回線番号フィールドに含まれるビット“１”の
個数を示す。

【００５３】多重化部２１から信号線Ｌ２１に出力され
た各データブロックは、第１実施例と同様、空きアドレ
スＦＩＦＯ３５から取り出されたアドレスＷＡを書込み
アドレスとして共通バッファメモリ２２に蓄積され、入
力キュー制御部３２と次アドレス管理部３４によって、
入力回線番号ＩＮ−ｉと対応した入力キューが形成され
る。共通バッファメモリ２２に蓄積されたデータブロッ
クが可変長パケットの最終データブロックの場合、最終
表示フラグ信号ＥＰがオン状態となるため、入力キュー
制御部３２から出力されたパケット先頭アドレスＢＡｉ
と、空きアドレスＦＩＦＯ３５から取り出された最新ア
ドレスＷＡ（＝ＷＡｉ）が出力キュー制御部３３の出力
待機バッファ３３０に設定される。

【００５４】図７に示した出力キュー制御部３３におい
て、デコーダ３３５に入力する出力回線番号ＯＵＴ−ｊ
が転送先出力回線をビット“１”で表すビットパターン
となっていた場合、上記デコーダ３３５から出力される
イネーブル信号群を上記ビットパターンに従ってオン状
態にすることができる。上記デコーダ３３５から出力さ
れるイネーブル信号ＥＮ−１〜ＥＮ−ｎは、最終表示フ
ラグ信号ＥＰがオン状態となった時、ＡＮＤ回路３３６
−１〜３３６−ｎを通って出力待機バッファ３３０−１
（３３０Ｂ−１、３３０Ｗ−１）〜３３０−ｎ（３３０
Ｂ−ｎ、３３０Ｗ−ｎ）に書込みイネーブル信号ＷＥＮ
として与えられる。

【００５５】最終データブロックがユニキャストパケッ
トに属していた場合、該ユニキャストパケットの出力回
線と対応した１つのイネーブル信号ＥＮ−ｊだけがオン
状態となるため、アドレスＢＡｉ、ＷＡは、第１実施例
と同様、上記イネーブル信号ＥＮ−ｊが与えられている
特定の出力待機バッファ３３０Ｂ−ｊ、３３０Ｗ−ｊに
設定される。もし、最終データブロックが同報パケット
に属していた場合は、出力回線番号ＯＵＴ−ｊのビット
パターンと対応した複数のイネーブル信号ＥＮ−ｊ（ｊ
＝ｊ１、ｊ２、ｊ３、…）が同時にオン状態となるた
め、アドレスＢＡｉとＷＡは、オン状態のイネーブル信
号が与えられている複数の出力待機バッファ３３０Ｂ−
ｊ、３３０Ｗ−ｊ（ｊ＝ｊ１、ｊ２、ｊ３、…）に同時
に設定されることになる。

【００５６】出力待機バッファ３３０−１〜３３０−ｎ
に設定されたアドレスＢＡｉとＷＡは、第１実施例と同
様に、次読出しアドレスレジスタ３１１−１〜３１１−
ｎと最終読出しアドレスレジスタ３１２−１〜３１２−
ｎに移され、次読出しアドレスレジスタ３１１−１〜３
１１−ｎが示す読出しアドレスＲＡｊに従って、共通バ
ッファメモリ２２からのデータブロックの読出しが行な
われる。同報パケットに属したデータブロックは、上述
したように、リンクド・アドレスリストが複数の出力キ
ューに登録されているため、同一のデータブロックが複
数回繰り返して読み出されることになる。

【００５７】ユニキャストパケットだけを対象とした第
１の実施例では、図２に示したように、共通バッファメ
モリ２２からのデータブロックを読出した時点で、読出
しアドレスＲＡｊを空きアドレスＦＩＦＯ３５に解放す
ればよかった。これに対して、本実施例のように同報パ
ケットを扱う場合は、指定された複数の出力回線へのマ
ルチキャストが完了したことを確認して、上記読出しア
ドレスＲＡｊを空きアドレスＦＩＦＯ３５に解放する必
要がある。

【００５８】読出しアドレス解放制御部３６は、データ
ブロック毎にマルチキャストの完了を確認して読出しア
ドレスＲＡｊを解放するためのものである。図１０は、
読出しアドレス解放制御部３６の１実施例を示す。ここ
に示した読出しアドレス解放制御部３６は、書込みアド
レスＷＡと対応してデータブロックの読出し回数ＲＣを
記憶するためのレジスタ（メモリ領域）３６０−１〜３
６０−ｍと、上記レジスタ３６０−１〜３６０−ｍへの
入力を選択するためのセレクタ３６１−１〜３６１−ｍ
と、上記レジスタ３６０−１〜３６０−ｍの値をデクリ
メント（−１）するための減算器３６２−１〜３６２−
ｍと、書込みアドレスＷＡおよび読出しアドレスＲＡｊ
をデコードし、これらのアドレスと対応したイネーブル
信号を発生するデコーダ３６３と、上記レジスタ３６０
−１〜３６０−ｍのうち、読出しアドレスＲＡｊと対応
したレジスタ３６０−ｑの設定値（読出し回数ＲＣ）を
選択するセレクタ３６４と、比較器３６５およびゲート
３６６からなっている。

【００５９】各セレクタ３６１−ｋ（ｋ＝１〜ｍ）に
は、書込みサイクルを示すクロックＣＬＫ０が選択制御
信号として与えてあり、書込みサイクルでは、ヘッダ解
析部３１から出力された転送先出力回線数ＮＴＲが選択
され、読出しサイクルでは、減算器３６２−ｋ（ｋ＝１
〜ｍ）の出力が選択され、それぞれ読出し回数レジスタ
３６０−ｋ（ｋ＝１〜ｍ）に入力される。読出し回数レ
ジスタ３６０−１〜３６０−ｍには、デコーダ３６３の
出力が書込みイネーブル信号として与えてあり、書込み
サイクルでは、書込みアドレスＷＡと対応したレジスタ
３６０−ｐに出力回線数ＮＣＰが設定される。読出しサ
イクルでは、読出しアドレスＲＡｊと対応したレジスタ
３６０−ｑの値がセレクタ３６４で選択され、比較器３
６５に入力される。この時、レジスタ３６０−ｑの値が
減算器３６２−ｑに入力され、読出し回数ＲＣｑをデク
リメント（−１演算）した値がレジスタ３６０−ｑに再
設定される。

【００６０】例えば、ユニキャストパケットに属したデ
ータブロックの書込みサイクルでは、書込みアドレスＷ
Ａと対応した読出し回数レジスタ３６０−ｐに、転送先
出力回線数ＮＴＲの値（＝１）が読出し回数ＲＣｐとし
て設定され、上記データブロックが読出しサイクルでア
ドレスＲＡｊに従って読み出された時、ＲＣｐ＝１が比
較器３６５に入力される。比較器３６５は、共通バッフ
ァメモリ２２から読み出されたデータブロックの読出し
回数ＲＣｐの値が「１」になった時、ゲート３６６を開
き、読出しアドレスＲＡｊを空きアドレスＦＩＦＯ３５
に解放する。従って、ユニキャストパケットに属したデ
ータブロックの書込みアドレス（読出しアドレスＲＡ
ｊ）は、データブロックの読出しの都度、直ちに解放さ
れる。

【００６１】同報（マルチキャスト）パケットに属した
データブロックの書込みサイクルでは、書込みアドレス
ＷＡと対応した読出し回数レジスタ３６０−ｐに、読出
し回数ＲＣｐとして、「１」より大きい値をもったＮＴ
Ｒが設定される。従って、共通バッファ２２から上記デ
ータブロックが読み出されても、デクリメントされたＲ
Ｃｐ値が「１」に達しない限り、ゲート３６６は閉じた
ままとなり、読出し回数がＮＴＲで指定された回数（Ｒ
Ｃｐ＝１）となった時点で、読出しアドレスＲＡｊの空
きアドレスＦＩＦＯ３５へ解放される。

【００６２】以上の実施例では、バッファ制御部３０
が、入力回線番号毎に入力キューを形成し、可変長パケ
ットの最後のデータブロックが到着した時点で、入力キ
ューのリンクド・アドレスリストを出力キューに移すよ
うにしたが、本発明において、各入力キューは可変長パ
ケット毎に形成できればよいため、上記入力回線番号に
代えて、各可変長パケットに固有の他の識別情報を使用
してもよい。実施例では、各データブロックの内部ヘッ
ダに入力回線番号を設定し、ヘッダ解析部３１が上記内
部ヘッダに基づいて入力回線番号ＩＮ−ｊを出力した
が、入力回線番号ＩＮ−ｊは、入力カウンタ２４から出
力される入力回線選択信号に基づいて生成するようにし
てもよい。

【００６３】また、上述した実施例では、各入力回線イ
ンタフェース１０−ｉ（ｉ＝１〜ｎ）で、受信パケット
１００を固定長の複数のデータブロック１１０に分割
し、各データブロックに内部ヘッダ１１０Ａを付して多
重化部２１に出力し、内部ヘッダ付きのデータブロック
を共通バッファメモリ２２にリード、ライトする構成と
なっているが、本発明の他の実施形態として、例えば、
図１１に示すように、多重化部２１でデータブロック１
１０と内部ヘッダ１１０Ａを分離し、内部ヘッダ１１０
Ａはバッファ制御部３０のヘッダ解析部３１に供給し、
共通バッファメモリ２２にはデータブロック１１０部分
のみを入力するようにしてもよい。上記構成によれば、
共通バッファメモリ２２のメモリ容量を有効に利用で
き、各出力回線インタフェース２０―ｉでデータブロッ
クから内部ヘッダを除去する必要がなくなる。

【００６４】本発明の更に他の実施形態として、各入力
回線インタフェース１０−ｉが、固定長データブロック
１１０を内部ヘッダを付すことなく多重化部２１に出力
し、バッファ制御部３０のヘッダ解析部３１が、各可変
長パケットの先頭データブロックに含まれるパケットヘ
ッダを解析し、入力回線毎に出力回線番号と後続データ
ブロック数を管理テーブル上で管理しておき、入力カウ
ンタ２４から与えられる入力回線選択信号に応じて上記
管理テーブルを参照し、前述したＩＮ−ｉ、ＦＰ、Ｅ
Ｐ、ＯＵＴ−ｊ等の制御信号を生成するようにしてもよ
い。また、可変長パケット１００から固定長のデータブ
ロック１１０への変換は、各入力回線インタフェース１
０−ｉで行う代わりに、多重化部２１で行うようにして
もよい。実施例では、複数の入出力回線に接続されるパ
ケットスイッチについて説明したが、本発明のバッファ
制御は、複数の入力回線から受信した可変長パケットを
１つの出力回線に出力するスイッチ構造（多重化装置）
にも適用可能である。

【００６５】以上のように、本発明の実施例では、可変
長パケット毎の入力キューを形成し、１つの可変長パケ
ットの最後のデータブロックがバッファメモリに書き込
まれた時点で、入力キューに登録されたリンクド・アド
レスを出力キューに移すようにしている。従って、同一
の出力回線に向かう複数の可変長パケットが並列的に入
力された場合でも、出力キュー内で１つの可変長パケッ
トに属したデータブロック列に他のパケットのデータブ
ロックが混入するのを防止でき、出力キューから取り出
したデータブロックを順次に出力回線に送出することに
よって、受信パケットを正しく宛先装置に転送すること
が可能となる。

【００６６】また、実施例のように、出力キューを待機
バッファとアドレステーブル（またはレジスタ）で構成
し、出力待機中の可変長パケットの先頭データブロック
と最終データブロックのアドレスを待機バッファに一時
的に蓄積し、出力中の可変長パケットの次読出しアドレ
スと最終読出しアドレスを上記アドレステーブルで管理
する方式とした場合、同一の出力回線に向かう多数の可
変長パケットが受信された場合でも、各パケットを確実
に転送処理できる。

【００６７】また、第２実施例で示したように、同一可
変長パケットのリンクド・アドレスを複数の出力キュー
に登録し、同一データブロックの読出し回数が指定値に
達した時点で読出しアドレスを開放することによって、
共通バッファメモリを有効に利用したマルチキャスト転
送が可能となる。

【００６８】

【発明の効果】以上の説明から明らかなように、本発明
によれば、入力回線から受信した可変長パケットを固定
長のデータブロックに分割し、固定長のブロック単位で
共通バッファメモリに蓄積しておき、可変長パケットの
最後のデータブロックが蓄積された時点で、共通バッフ
ァメモリ内に蓄積済みのデータブロック列を移動するこ
となく、上記データブロック列を読み出すためのリンク
ド・アドレスリストのみを出力キューに移す構成となっ
ているため、可変長パケットの高速スイッチングが可能
となる。また、同一リンクド・アドレスリストを複数の
出力キューに登録することによって、容易にマルチキャ
スト機能を実現できる。

【図面の簡単な説明】

【図１】本発明を適用したパケットスイッチの１実施例
を示す図。

【図２】図１に示したパケットスイッチのバッファ制御
部３０の詳細を示す図。

【図３】共通バッファメモリ２２に蓄積されるデータブ
ロックと、次アドレスメモリ３４０および入力キュー・
アドレステーブル３００の状態を説明するための図。

【図４】可変長パケットの最後のデータブロックが到着
した場合の入力キュー・アドレステーブル３００と出力
キュー・アドレステーブル３１０との関係を説明するた
めの図。

【図５】出力キューが使用状態にある時に他の可変長パ
ケットの最後のデータブロックが到着した場合の入力キ
ュー・アドレステーブル３００と出力キュー・アドレス
テーブル３１０との関係を説明するための図。

【図６】図２に示した入力キュー制御部３２の１実施例
を示す図。

【図７】図２に示した出力キュー制御部３３の１実施例
を示す図。

【図８】図２に示した次アドレス管理部３４の１実施例
を示す図。

【図９】マルチキャスト用バッファ制御部３０Ｂの１実
施例を示す図。

【図１０】図９における読出しアドレス解放制御部３５
の１実施例を示す図。

【図１１】本発明を適用したパケットスイッチの他の実
施例を示す図。

【符号の説明】

１：パケットスイッチ、１０：入力回線インタフェー
ス、２０：出力回線インタフェース、２１：多重化部、
２２：共通バッファメモリ、２３：分離部、２４：入力
カウンタ、２５：出力カウンタ、３０、３０Ｂ：バッフ
ァ制御部、ＬＩ：入力回線、ＬＯ：出力回線、３１：
ヘッダ解析部、３２：入力キュー制御部、３３：出力キ
ュー制御部、３４：次アドレス管理部、３５：空きアド
レスＦＩＦＯ、３６：読出しアドレス解放制御部、３０
０：入力キュー・アドレステーブル、３０１（ＢＡ１〜
ＢＡｎ）：パケット先頭アドレス、３０２（ＷＡ１〜Ｗ
Ａｎ）：最新アドレス、３１０：出力キュー・アドレス
テーブル、３１１（ＲＡ１〜ＲＡｎ）：次読出しアドレ
ス、３１２（ＥＡ１〜ＥＡｎ）：最終読出しアドレス、
３１３（Ｆ１〜Ｆｎ）：キューフラグ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小崎 尚彦 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所通信事業部内 (72)発明者 菅野 隆行 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所通信事業部内 (72)発明者 荻沼 康生 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所通信事業部内 Ｆターム(参考） 5K030 HA08 HB28 JA01 KA13 KX02 KX28

Claims (10)

【特許請求の範囲】
1. 【請求項１】複数の入力回線から受信した可変長パケッ
   トを少なくとも１つの出力回線に固定長のデータブロッ
   ク単位で転送するパケットスイッチにおいて、 上記複数の入力回線に共用される共通バッファメモリ
   と、 上記各入力回線からの受信パケットを固定長のデータブ
   ロック単位で多重化して上記共通バッファメモリに供給
   する多重化手段と、 上記共通バッファメモリへの上記各固定長データブロッ
   クの書込みと読出しを制御するバッファ制御手段とから
   なり、 上記バッファ制御手段が、上記共通バッファメモリにお
   ける各固定長データブロックの書込みアドレスを可変長
   パケット別にリンクして複数の入力キューを形成してお
   き、可変長パケットの最後の固定長データブロックが上
   記共通バッファメモリに書込み済みとなった入力キュー
   を転送先出力回線と対応する待機バッファを備えた出力
   キューに登録する第１制御手段と、出力回線対応に形成
   された複数の出力キューを所定の順序でアクセスし、各
   出力キューが示すリンクド・アドレスに基づいて上記共
   通バッファメモリから固定長データブロックを読み出す
   第２制御手段とを備えたことを特徴とするパケットスイ
   ッチ。
2. 【請求項２】前記バッファ制御手段が、前記共通バッフ
   ァメモリにおける空きアドレスを保持するための空きア
   ドレスメモリと、前記共通バッファメモリにおける固定
   長データブロックの書込みアドレスを記憶するための次
   アドレスメモリとを有し、 前記第１制御手段が、上記空きアドレスメモリから取り
   出した書込みアドレスに基づいて前記共通バッファメモ
   リに各固定長データブロックを書き込み、上記次アドレ
   スメモリに上記各書込みアドレスと対応して同一可変長
   パケットにおける次の固定長データブロックの書込みア
   ドレスを記憶することにより、前記入力キューを形成す
   ることを特徴とする請求項１に記載のパケットスイッ
   チ。
3. 【請求項３】前記各出力キューが、可変長パケットの先
   頭データブロックの書込みアドレスと最終データブロッ
   クの書込みアドレスを一時的に記憶するための待機バッ
   ファと、次に読み出すべきデータブロックを示す次読出
   しアドレスと最後のデータブロックを示す最終読出しア
   ドレスとを記憶するアドレスメモリとからなり、 前記第１制御手段が、各入力キューにおける可変長パケ
   ットの先頭データブロックの書込みアドレスと最終デー
   タブロックの書込みアドレスを転送先出力回線と対応す
   る待機バッファに登録し、これに付随するアドレスメモ
   リが空き状態となった時、前記第２制御手段が、上記待
   機バッファから取り出した１対のアドレスを上記アドレ
   スメモリに設定することを特徴とする請求項２に記載の
   パケットスイッチ。
4. 【請求項４】前記第２制御手段が、前記各出力キューに
   登録された次読出しアドレスに基づいて、前記共通バッ
   ファメモリと次アドレスメモリからそれぞれ固定長デー
   タブロックと次の固定長データブロックのアドレスとを
   読み出し、上記次読出しアドレスを解放すると共に、上
   記次アドレスメモリから読み出されたアドレスを当該出
   力キューにおける新たな次読出しアドレスとすることを
   特徴とする請求項２または請求項３に記載のパケットス
   イッチ。
5. 【請求項５】前記共通バッファメモリから読み出された
   固定長データブロックを複数の出力回線に振り分けるた
   めの分離手段を備えたことを特徴とする請求項１〜請求
   項４の何れかに記載のパケットスイッチ。
6. 【請求項６】複数の入力回線から受信した可変長パケッ
   トを少なくとも１つの出力回線に固定長のデータブロッ
   ク単位で転送するパケットスイッチにおいて、 上記複数の入力回線に共用される共通バッファメモリ
   と、 上記各入力回線からの受信パケットを固定長のデータブ
   ロック単位で多重化して上記共通バッファメモリに供給
   する多重化手段と、 上記共通バッファメモリへの上記各固定長データブロッ
   クの書込みと読出しを制御するバッファ制御手段とから
   なり、 上記バッファ制御手段が、上記共通バッファメモリにお
   ける各固定長データブロックの書込みアドレスを可変長
   パケット別にリンクして複数の入力キューを形成してお
   き、可変長パケットの最後の固定長データブロックが上
   記共通バッファメモリに書き込み済みとなった入力キュ
   ーを転送先出力回線と対応する出力キューに登録する第
   １制御手段と、出力回線対応に形成された複数の出力キ
   ューを所定の順序でアクセスし、各出力キューが示すリ
   ンクド・アドレスに基づいて上記共通バッファメモリか
   ら固定長データブロックを読み出す第２制御手段とを備
   え、上記第１制御手段が、最後の固定長データブロック
   が書き込み済みとなった１つの入力キューを複数の出力
   キューに登録する機能を有することを特徴とするパケッ
   トスイッチ。
7. 【請求項７】前記バッファ制御手段が、前記共通バッフ
   ァメモリにおける空きアドレスを保持するための空きア
   ドレスメモリと、前記共通バッファメモリにおける固定
   長データブロックの書込みアドレスを記憶するための次
   アドレスメモリとを有し、 前記第１制御手段が、上記空きアドレスメモリから取り
   出した書込みアドレスに基づいて前記共通バッファメモ
   リに各固定長データブロックを書き込み、上記次アドレ
   スメモリに上記各書込みアドレスと対応して同一可変長
   パケットにおける次の固定長データブロックの書込みア
   ドレスを記憶することにより、前記入力キューを形成す
   ることを特徴とする請求項６に記載のパケットスイッ
   チ。
8. 【請求項８】前記各出力キューが、可変長パケットの先
   頭データブロックの書込みアドレスと最終データブロッ
   クの書込みアドレスを一時的に記憶するための待機バッ
   ファと、次に読み出すべきデータブロックを示す次読出
   しアドレスと最後のデータブロックを示す最終読出しア
   ドレスとを記憶するアドレスメモリとからなり、 前記第１制御手段が、各入力キューにおける可変長パケ
   ットの先頭データブロックの書込みアドレスと最終デー
   タブロックの書込みアドレスを転送先出力回線と対応す
   る待機バッファに登録し、これに付随するアドレスメモ
   リが空き状態となった時、前記第２制御手段が、上記待
   機バッファから取り出した１対のアドレスを上記アドレ
   スメモリに設定することを特徴とする請求項７に記載の
   パケットスイッチ。
9. 【請求項９】前記第２制御手段が、前記各出力キューに
   登録された次読出しアドレスに基づいて、前記共通バッ
   ファメモリと次アドレスメモリからそれぞれ固定長デー
   タブロックと次の固定長データブロックのアドレスとを
   読出し、上記次アドレスメモリから読み出されたアドレ
   スを当該出力キューにおける新たな次読出しアドレスと
   することを特徴とする請求項７または請求項８に記載の
   パケットスイッチ。
10. 【請求項１０】前記共通バッファメモリにおける各固定
    長データブロックの読出し回数をカウントし、読出し回
    数が指定値に達した時、上記読出しアドレスを解放する
    アドレス解放制御手段をすることを特徴とする請求項６
    〜請求項９の何れかに記載のパケットスイッチ。