JP2002149399A - プロセッサ用命令セット - Google Patents

プロセッサ用命令セット

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JP2002149399A
JP2002149399A JP2001287070A JP2001287070A JP2002149399A JP 2002149399 A JP2002149399 A JP 2002149399A JP 2001287070 A JP2001287070 A JP 2001287070A JP 2001287070 A JP2001287070 A JP 2001287070A JP 2002149399 A JP2002149399 A JP 2002149399A
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JP2001287070A
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Nigel Peter Topham
ナイジェル・ピーター・トファム
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Siroyan Ltd
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Siroyan Ltd
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Abstract

(57)【要約】 （修正有） 【課題】 ＶＬＩＷプロセッサ用のコンパクトな命令セ
ットを提供する 【解決手段】 コンパクトな外部命令セットを備えて、
ＶＬＩＷアーキテクチャの命令レベルパラレリズムを、
高密度化１６ビット命令セットの符号化したコードの
「フットプリント」と組み合わせたＶＬＩＷプロセッサ。
プロセッサ内では、各実行装置を適切に動作させる内部
命令フォーマットに翻訳し、実行を行う。上記を実現す
るための、オペコードの符号化方法を開示する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はプロセッサ用命令セ
ットに関する。特に、本発明は二組かそれ以上の命令セ
ットを有するプロセッサに関する。また、本発明は、斯
かるプロセッサ用の命令を自動的に符号化する方法にも
関する。
【０００２】
【従来の技術】高性能プロセッサには一般に、コードが
コンパクトであること(プロセッサのプログラムを記憶
するのに必要なメモリ容量を小さくするため)、それ
に、オペレーションとオペランドとが豊富であることと
言った二つの要件を満たせる命令セットが求められてい
る。エンベッド型プロセッサ、即ち、モバイル通信装置
の如くシステムに組み込まれているプロセッサの場合で
は、これらの要件は特に重要である。この場合、コード
ないし命令は、例えばプログラム用メモリの容量が限ら
れているとか、システムリソースが限られていることか
ら、高密度になっていることが極めて重要である。
【０００３】しかし、これらの二つの要件は互いに競合
していて、単一の統合的命令セットで満たすことは困難
である。何故なら、コードをコンパクトにすると、最も
頻繁に発生するオペレーションのそれぞれを最小限に符
号化することとなる(これにより、命令セットから発生
頻度の少ないオペレーションを省くことになる)一方、
オペレーションとオペランドが豊富であることは、減ら
した直交型３２ビット命令セット(orthogonal 32-bit r
educed instruction set)が必要となるからである。従
って、既存の３２ビット命令セットを有するプロセッサ
では、コンパクトな１６ビット命令セットを追加して、
限られたサブセットのレジスタ用オペランドに対する最
も普遍的に利用される機能とアクセスの何れか、または
両方が得られるようにしている。
【０００４】添付図面を参照して説明すれば、前記のプ
ロセッサのための命令セットを図１に概略的に示す。こ
の図において、ハードウェアレベルにおいて、プロセッ
サは先ず３２ビット命令セットＩＳINTが備わってい
る。プロセッサの外部には二つの命令セットＩＳ１、Ｉ
Ｓ２が備わっている。第１外部命令セットＩＳ１は、内
部命令セットＩＳINTと同じ３２ビット命令から成り立
っている。第２外部命令セットＩＳ２は、１６ビット命
令から成り立っており、プロセッサには、この第２外部
命令セットＩＳ２の各１６ビット命令を、内部命令セッ
トＩＳINTにおける対応する３２ビット命令に翻訳する
ために命令翻訳回路２００が備わっている。
【０００５】エンベッド型プロセッサは、非常に長い命
令語(very long instruction word、ＶＬＩＷ)命令を実
行できるＶＬＩＷプロセッサである場合もある。このＶ
ＬＩＷプロセッサのもうひとつの最重要な特徴に命令レ
ベルパラレリズム(Instruction-Level-Parallelism、IS
P)と言うものがあって、これはＶＬＩＷ命令を実行して
いるときに二つかそれ以上のオペレーションを同時に行
うプロセッサの能力を意味している。
【０００６】斯かるＶＬＩＷプロセッサでは、命令発生
装置には複数の出力スロットがあって、それぞれのスロ
ットは異なった実行装置と機能的に接続されている。Ｖ
ＬＩＷプロセッサとしては、一回の処理サイクルにつき
二つかそれ以上の命令を発生するのが通常であって、そ
の命令が出てくる出力スロットに応じて異なったフォー
マット(或いはフォーマット群)で各命令を符号化してい
る。同一処理サイクルにおいて発生する命令はＶＬＩＷ
パケットないしパーセルで組み合わされるようになって
いる。ＶＬＩＷパーセルにおける命令の位置で、当該命
令が符号化されるフォーマットのサブセットが決まる。
このようにして、ＶＬＩＷパーセル内での異なった位置
に予定されている命令のフォーマットが、曖昧さをもた
らすことなく同じ符号化を利用することが出きる。
【０００７】現実にはプログラムにおける命令の９０％
以上はあまり実行されることはなく、従って命令の実行
時間が１０％以下となっている場合が多いことは、実際
に経験されているところである。当然のことながら、残
り１０％の命令が実行時間の１９％も占めている。ま
た、プログラムにおける実行頻度の小さい部分は、二つ
かそれ以上の命令を同時に発生するプロセッサの能力を
効果的に利用できないでいる。プログラムのその部分が
ＶＬＩＷ命令セットを利用して符号化されるのであれ
ば、その命令の大部分は、一つの命令の結果が次の命令
に使われることから、同じＶＬＩＷパーセルに連続した
命令が現れない場合にＶＬＩＷパーセルを単に寝かせる
ためにコンパイラによりプログラムに挿入された「無演
算(no operation、NOP)」命令となってしまう。このこと
から、命令を並列発生する能力を有効に利用しないプロ
グラムの部分については、或いは、その能力から得られ
る性能利得が大した影響をもたらさない場合では、最大
コード密度(即ち、最小数のビットの利用)を達成すべく
プログラムを符号化するのが望ましいのである。
【０００８】
【発明が解決しようとする課題】従って、フォーマット
がコンパクトな命令セットを備えて、ＶＬＩＷアーキテ
クチャの命令レベルパラレリズムを、１６ビット命令セ
ットの如くの密に符号化した命令セットのコンパクトな
コードの「フットプリント(footprint)」と組み合わせる
ようにしたＶＬＩＷプロセッサを提供するのが望ましい
のである。
【０００９】図１を参照しながら説明した前述のプロセ
ッサでは、本来の３２ビット命令セットを構築した後に
コンパクトな命令セットを追加しているので、１６ビッ
ト命令から３２ビット命令への翻訳が複雑で遅いと言っ
た問題がある。
【００１０】従って、各外部命令のフォーマット(例え
ば少なくとも一つのＶＬＩＷフォーマットと少なくとも
一つのコンパクトなフォーマット)からハードウェアで
直接実行できる形への翻訳がより効率的に達成できるよ
うに命令セットのフォーマットと符号化とを構築するの
が望ましいのである。
【００１１】
【課題を解決するための手段】本発明は、ある一面で
は、それぞれに実行すべきオペレーションを指定するオ
ペコードが含まれる、プロセッサが受ける命令のある第
１及び第２外部命令フォーマットと；前記外部フォーマ
ットでの命令がオペレーションの実行前に翻訳される内
部命令フォーマットとからなり、前記各外部フォーマッ
トには、オペコードがでてくる一つかそれ以上の予め選
ばれたオペコードビットがあり；前記オペレーション
が、前記第１及び第２外部フォーマットで指定しうる第
１演算と、前記第２外部フォーマットで指定しうる第２
演算とを含み；前記第１及び第２演算は、前記第２外部
フォーマットにおいて互いに異なったオペコードを有し
ており；前記第１及び第２外部フォーマットが共有して
いる、予め選ばれた前記各オペコードビットにおいて、
前記二つの外部フォーマットでの第１演算のオペコード
が同一であることよりなるプロセッサを提供している。
【００１２】また、別の面での本発明は、それぞれに実
行すべきオペレーションを指定するオペコードが含まれ
る、プロセッサが受ける命令のある第１及び第２外部命
令フォーマットと；前記外部フォーマットでのプロセッ
サ命令がオペレーションの実行前に翻訳される内部命令
フォーマットからなり、前記各外部フォーマットには、
オペコードがでてくる一つかそれ以上の予め選ばれたオ
ペコードビットがあり；プロセッサが実行しうる第１演
算が、前記第１及び第２外部フォーマットで指定しうる
と共に、プロセッサが実行しうる第２演算が前記第２外
部フォーマットで指定しうるようになっており；前記第
１及び第２演算は、前記第２外部フォーマットにおいて
互いに異なったオペコードを有しており；前記第１及び
第２外部フォーマットが共有している、予め選ばれた前
記各オペコードビットにおいて、前記二つの外部フォー
マットでの第１演算のオペコードが同一であることより
なるプロセッサ命令符号化を提供している。
【００１３】また別の面での本発明は、それぞれに実行
すべきオペレーションを指定するオペコードが含まれ
る、プロセッサが受ける命令のある第１及び第２外部命
令フォーマットと、前記外部フォーマットでの命令がオ
ペレーションの実行前に翻訳される内部命令フォーマッ
トとからなり、前記各外部フォーマットには、オペコー
ドがでてくる一つかそれ以上の予め選ばれたオペコード
ビットがあり、前記オペレーションが、前記第１及び第
２外部フォーマットで指定しうる第１演算と、前記第２
外部フォーマットで指定しうる第２演算とを含み、前記
第１及び第２演算は、前記第２外部フォーマットにおい
て互いに異なったオペコードを有しており、前記第１及
び第２外部フォーマットが共有している、予め選ばれた
前記各オペコードビットにおいて、前記二つの外部フォ
ーマットでの第１演算のオペコードが同一であることよ
りなるプロセッサのためのプロセッサ命令の符号化方法
であって、前記第２外部フォーマットでの異なったオペ
コードを有する前記第１及び第２演算を符号化するステ
ップと；前記第１及び第２外部フォーマットが共有して
いる、予め選ばれた前記各オペコードビットにおいて、
前記二つの外部フォーマットでの第１演算のオペコード
が同一となるように、前記第１及び第２外部フォーマッ
トで前記第１演算のオペコードを符号化するステップと
からなる符号化方法を提供している。
【００１４】更に別の面での本発明は、二つかそれ以上
の外部命令フォーマットと、一つかそれ以上の内部命令
フォーマットとを有するプロセッサのための命令符号化
方法であって、(ａ) 各外部及び内部フォーマットでの
複数の有効オペコードと、それぞれが、前記外部フォー
マットの一つの前記オペコードビットにより指定される
オペコードを、前記内部フォーマットの少なくとも一つ
の前記オペコードビットにより指定されるオペコードに
翻訳する一組のマッピングファンクションとを含む初期
符号化パラメータを選択するステップと；(ｂ) オペレ
ーションが指定できる各外部及び内部フォーマットでの
他のそれぞれのオペレーションに割り当てるオペコード
とは別のオペコードを、プロセッサが実行しうる各オペ
レーションに割り当てるステップと；(ｃ) 前記ステッ
プ(ｂ)において前記オペレーションのそれぞれに対する
各指定可能なフォーマットで割当てに使えるオペコード
がない場合、前記符号化パラメータのどれが前記ステッ
プ(ｂ)での割当てを制約しているかを判定し、制約して
いるパラメータを解放して前記ステップ(ｂ)を繰り返す
ステップとからなる方法であって、前記割当てステップ
(ｂ)で割り当てたオペコードは、該当する各マッピング
ファンクションでオペレーションに割り当てた外部フォ
ーマットの斯かるオペコードを、当該オペレーションに
割り当てた外部フォーマットの斯かるオペコードに翻訳
して、オペレーションに割り当てた全ての内部フォーマ
ットのオペコードが同じ有効オペコードビットを有する
ようにするものであることよりなる命令符号化方法を提
供している。
【００１５】そして、更なる面での本発明は、それが実
行されると、二つかそれ以上の外部命令フォーマットと
一つかそれ以上の内部命令フォーマットとを有するプロ
セッサのための命令を符号化するコンピュータプログラ
ムを記録した記録媒体であって、(ａ) 各外部及び内部
フォーマットでの複数の有効オペコードと、それぞれ
が、前記外部フォーマットの一つの前記オペコードビッ
トにより指定されるオペコードを、前記内部フォーマッ
トの少なくとも一つの前記オペコードビットにより指定
されるオペコードに翻訳する一組のマッピングファンク
ションとを含む初期符号化パラメータを選択し、(ｂ)
オペレーションが指定できる各外部及び内部フォーマッ
トでの他のそれぞれのオペレーションに割り当てるオペ
コードとは別のオペコードを、プロセッサが実行しうる
各オペレーションに割り当て、(ｃ)前記(ｂ)において前
記オペレーションのそれぞれに対する各指定可能なフォ
ーマットで割当てに使えるオペコードがない場合、前記
符号化パラメータのどれが前記(ｂ)での割当てを制約し
ているかを判定し、制約しているパラメータを解放して
前記(ｂ)を繰り返すようになっており、前記(ｂ)で割り
当てたオペコードは、該当する各マッピングファンクシ
ョンでオペレーションに割り当てた外部フォーマットの
斯かるオペコードを、当該オペレーションに割り当てた
外部フォーマットの斯かるオペコードに翻訳して、オペ
レーションに割り当てた全ての内部フォーマットのオペ
コードが同じ有効オペコードビットを有する前記コンピ
ュータプログラムを記録した記録媒体を提供している。
【００１６】
【発明の実施の形態】以後、添付図面を参照しながら、
本発明の好ましい実施の形態を詳述する。先ず、本発明
を実施したプロセッサの部分を示す図２において、図示
のプロセッサはＶＬＩＷプロセッサである。このプロセ
ッサ１は、命令発生装置１０、スケジュール記憶装置１
２、第１、第２、第３ＶＬＩＷ翻訳装置４、６、８、ス
カラー翻訳装置９、第１、第２、第３実行装置１４、１
６、１８、レジスタファイル２０からなる。
【００１７】命令発生装置１０には三つの出力スロット
ＩＳ１、ＩＳ２、ＩＳ３があって、これらのスロットは
それぞれ第１ないし第３翻訳装置４、６、８に接続して
いる。これら第１、第２、第３翻訳装置４、６、８の出
力端は第１、第２、第３実行装置１４、１６、１８にそ
れぞれ接続されている。
【００１８】命令発生装置１０には出力端ＳＣもあり、
この出力端はスカラー翻訳装置９に接続してある。この
スカラー翻訳装置９の出力端は各実行装置１４、１６、
１８の第２入力端に共通して接続されている。
【００１９】これら三つの実行装置１４、１６、１８は
全て第１バス２２を介してレジスタファイル２０に接続
されており、また、第１及び第２実行装置１４、１６の
みが第２バス２４を介して外部メモリ２６に接続されて
いる。外部メモリ２６としては、図示の実施の形態では
外部ランダムアクセスメモリ(ＲＡＭ)装置としている
が、別の方法としてはプロセッサ１に内蔵のＲＡＭであ
っても良い。
【００２０】ところで、図１では共有バス(shared buse
s)２２、２４が実行装置をレジスタファイル２０とメモ
リ２６とにそれぞれ接続しているものとして示している
が、別の方法として各実行装置がレジスタファイルとメ
モリとに独立して接続されていても良い。
【００２１】プロセッサ１は一連の処理サイクルを行う
ようになっている。このプロセッサは、選択的にスカラ
ーモードとＶＬＩＷモードとの何れかのモードで動作す
る。スカラーモードでは、プロセッサは特定の命令セッ
ト(ＶＬＩＷ命令セットであっても良いし、それとは別
のものであってもよい)から命令を実行する。このモー
ドでは、命令は出力スロットＩＳ１〜ＩＳ３から発生さ
れることはない。他方、ＶＬＩＷモードでは、命令発生
装置１０が、１サイクルごとに三つの出力スロットＩＳ
１〜ＩＳ３から並列して３つまでの命令を発生すること
ができる、即ち、全命令発生幅(full instruction issu
e width)が活用されるのである。
【００２２】スカラーモードでの命令とＶＬＩＷモード
での命令とは共に、スケジュール記憶装置１２に一緒に
記憶される。命令は、このスケジュール記憶装置に記憶
されている命令スケジュールに従って出される。
【００２３】後で詳しく説明するように、命令スケジュ
ールにおける命令は少なくとも二つの異なった外部フォ
ーマット、即ち、プロセッサのスカラー命令セットに属
する少なくとも一つのフォーマット(以後、「スカラーフ
ォーマット」と称する)と、プロセッサのＶＬＩＷ命令セ
ットに属する少なくとも一つのフォーマット(以後、「Ｖ
ＬＩＷフォーマット」と称する)とで書き込まれている。
実際は、スカラーフォーマットにしても、またＶＬＩＷ
フォーマットにしても二つかそれ以上ある。ＶＬＩＷフ
ォーマットの場合では、一つのフォーマットが二つかそ
れ以上の出力スロットに共有されることもあるけれど
も、出力スロットが異なるごとに異なったフォーマット
を有することも可能である。
【００２４】他方、プロセッサ内では、各実行装置が少
なくとも一つの内部フォーマットで命令を実行する。従
って、各実行装置１４、１６、１８には、外部ＶＬＩＷ
フォーマットの一つの命令を対応する実行装置が必要と
する内部フォーマット(または、二つ以上の場合では、
適切な内部フォーマット)に翻訳する翻訳装置４、６、
８が備わっている。同様に、スカラー翻訳装置９は、外
部スカラーフォーマットの一つの命令を実行装置が必要
とする(適切な)内部フォーマットに翻訳するために設け
られている。
【００２５】どれか該当する翻訳装置４、６、８、９に
よる翻訳が行われた後、命令発生装置１０の異なった出
力スロットまたはスカラー命令出力端ＳＣから出された
命令が対応する実行装置１４、１６、１８により実行さ
れる。各実行装置としては、対応する実行装置に対して
出された先行命令の実行が終わる前に新たな命令が実行
されるよう、二つ以上の命令を同時に実行するように構
成しても良い。
【００２６】命令を実行するためには、各実行装置１
４、１６、１８は第１バス２２を介してレジスタファイ
ル２０にアクセスする。従って、レジスタファイル２０
に含まれているレジスタに保持されている値は、実行装
置１４、１６、１８により読み出されたり、書き込まれ
るようになっている。また、第１及び第２実行装置１
４、１６は、第２バス２４を介して外部メモリ２６にも
アクセスできるようになっており、そのために外部メモ
リ２６の記憶位置に記憶されている値が読み出された
り、書き込まれるようになっている。本実施の形態では
第３実行装置１８は外部メモリ２６にアクセスできない
が、レジスタファイル２０に含まれている値の操作だけ
ができるようになっている。
【００２７】ここまで概略を説明したように、図２のプ
ロセッサのアーキテクチャは、コンパクトな(例えば、
１６ビット)命令セットと大規模な(例えば、３２ビッ
ト)ＶＬＩＷ命令セットとを定めている。各ＶＬＩＷパ
ーセルには、これらの大規模命令の内の少なくとも二つ
がある。コンパクトな命令セットとＶＬＩＷ命令セット
に属する命令は外部フォーマットを利用して符号化され
る。
【００２８】各ＶＬＩＷパーセルは、そのパーセル内の
異なった位置(スロット)にある二つかそれ以上の命令か
ら成り立っている。ＶＬＩＷパーセルの各スロットに
は、幾つかの外部ＶＬＩＷフォーマットの一つで符号化
された命令が含まれている。プロセッサが行える少なく
とも一部の基本動作(例えば、加算、減算、あるいは掛
算)がＶＬＩＷパーセルの命令スロットの内の二つかそ
れ以上、できれば全てにおいて得られるようになってい
る必要がある言うまでもないことではあるが、これらの
異なった外部フォーカットでの命令が翻訳されるときに
は、これらの命令は全て各内部フォーマットでの同一ビ
ット群内に同じオペレーションコード(オペコード)を有
していなければならない。
【００２９】例えば二つかそれ以上の異なった種のオペ
ランドないしオペランドアドレッシングを利用して同一
基本演算(operation)を行う場合では、二つかそれ以上
のスカラー命令を利用して基本演算も得られるようにな
っている。この場合、同一基本演算に関する二つかそれ
以上のスカラー命令はそれぞれ別のスカラーフォーマッ
トを利用して符号化されていなければならず、別の内部
フォーマットに翻訳しなければならない。また、これら
の二つかそれ以上のスカラー命令は、内部フォーマット
に翻訳された場合、同一内部フォーマットに翻訳する同
一演算に対する全てのＶＬＩＷフォーマット命令として
同じオペコードを有していなければならない。一般に、
スカラー命令セットは、全(ＶＬＩＷ)命令セットのサブ
セットであり、それにより外部スカラーフォーマットの
符号化がより簡単になることがある。
【００３０】フォーマットを工夫して、各フォーマット
における各演算にコードを割当てる仕事は、オペレーシ
ョンＸが外部フォーマットＦ１、Ｆ２で出て(appear)、
別のオペレーションＹが外部フォーマットＦ２とまた別
の外部フォーマットＦ３で出てくることから煩雑であ
る。このことは、外部フォーマットＦ１、Ｆ２、Ｆ３の
工夫とオペレーションＸ、Ｙのためのオペコードの選択
とが互いに独立していることを意味する。図３における
(Ａ)は、前述した命令符号化の簡単な例を示している。
本例においては、加算オペレーションは外部フォーマッ
トＦ１、Ｆ２で出ている。両方のフォーマットＦ１、Ｆ
２での加算オペレーションは同一内部フォーマットＧ１
にマッピングされている。ロード命令は外部フォーマッ
トＦ２と別の外部フォーマットＦ３で出ている。この両
方のフォーマットでのロードオペレーションは同一内部
フォーマットＧ２に翻訳されている。
【００３１】図３の(Ａ)で示したように、異なった外部
フォーマットＦ１〜Ｆ３においては、オペコードを指定
するのに異なったビットのセットが用いられている、即
ち、オペコードフィールドが異なっている。フォーマッ
トＦ１にあっては、ビットi+1からビットi+4までの４ビ
ットがオペコード指定に使われている。他方、フォーマ
ットＦ２では、ビットi+1からビットi+3までの３ビット
がオペコード指定に使われている。そして、フォーマッ
トＦ３では、ビットiからビットi+3までの４ビットがオ
ペコード指定に使われている。Ｆ２のオペコードフィー
ルドは、例えばフォーマットＦ２で得られるオペレーシ
ョンが少ないことから、フォーマットＦ １とＦ３のオペ
コードフィールドよりも短くなっていることがある。
【００３２】また、図３の(Ａ)では、外部フォーマット
Ｆ１、Ｆ２は、共通してオペコードビットとしてビット
i+1〜i+3を有している。フォーマットＦ１での加算オペ
レーションとフォーマットＦ２でのロードオペレーショ
ンには、これらの共通ビットi+1〜i+3は、たとえオペレ
ーションがこのように異なっていても同一である。その
ために翻訳プロセスが複雑になっている。例えば、内部
フォーマットＧ１では、加算オペレーションのオペコー
ドは「１０１１」となっていることもある。するとフォー
マットＦ２での加算オペレーションは、Ｆ２から「１０
１」を選んで、「１」を付加することで簡単にこの内部フ
ォーマットのオペコードに翻訳することができる。しか
し、フォーマットＦ１の加算オペレーションをこの内部
フォーマットコードに翻訳するためには、簡単な選択操
作を利用することはできない。この場合、外部フォーマ
ットＦ１での全てのオペコードビットi+1〜i+4を調べ
て、フォーマットＦ１での加算オペレーションを識別す
るビットのパターン(「１１０１」)と特異的に一致させる
ことが必要となる。この完全な調査に足りないものがあ
れば、Ｆ１での別のオペレーションと区別することがで
きなくなる。
【００３３】しかしながら、(i)フォーマットＦ２での
「加算」と「ロード」のオペコードが別物であり、そのこと
が、同じフォーマットＦ２と少なくと一つの他のフォー
マットとに一緒に出てくる他の対のオペレーションにつ
いてもあてはまること、また、(ii)二つかそれ以上の外
部フォーマットに出てくるあらゆるオペレーション(即
ち、「加算」オペレーションとＦ１とＦ２とに出てくるそ
の他のもの、及び、「ロード」オペレーションとＦ２とＦ
３に出てくるその他のもの)が、それが出てくる全ての
フォーマットで全て共通のオペコードビットに同じよう
にコード化されること、との二つが保証できるのであれ
ば、翻訳プロセスとしてはオペコードそれ自体とは独立
したものとなり、各命令の外部フォーマット(そして、
内部フォーマットが二つかそれ以上あれば、目標内部フ
ォーマット)の検索(discovery)に依存するだけとなる。
この特性を有する命令符号化を、本明細書においては
「合同(congruent)」命令符号化と呼ぶことにする。
【００３４】図３の(Ｂ)では、同図の(Ａ)における加算
オペレーションとロードオペレーションとに合同命令符
号化を割り当てている。従って、加算命令の割当てたオ
ペコード(フォーマットＦ１で「１０１１」とフォーマッ
トＦ２で「１０１」)は、二つのフォーマットＦ１、Ｆ２
に共通する三つのオペコードビット(「１０１」)において
同一であることが分かる。
【００３５】同様に、フォーマットＦ２、Ｆ３に出てい
るロードオペレーションの場合でも、フォーマット
Ｆ２、Ｆ３で共通する三つのオペコードビットは、Ｆ２
とＦ３とにおいても同一(「０１１」)である。
【００３６】従って、図３に示した命令符号化は合同(c
ongruent)である。このことは、翻訳装置が行う翻訳動
作が簡単なビット選択動作となり、例えば、外部フォー
マットＦ１から内部フォーマットＧ１への翻訳の場合で
はi+1〜i+4から一部ないし全てのビットを選択するか、
外部フォーマットＦ２から内部フォーマットＧ１とＧ ２
の何れかへの翻訳の場合ではi+1〜i+3から三つのビット
の一部ないし全てを選択するか、外部フォーマットＦ３
からない部フォーマットＧ３に翻訳する場合では、i〜i
+3から四つのビットの一部ないし全てを選択する動作と
なる。所要の翻訳に必要なビットの選択は、外部フォー
マットと目標内部フォーマットとを識別することで簡単
に決めることが出きる。この外部フォーマットの識別
は、外部フォーマットにおけるIDビット、例えば図３の
(Ｂ)においてはＦ１〜Ｆ３とラベル付けしたビットを調
べることにより行うことができる。
【００３７】命令フォーマットと、合同関係を有するオ
ペコードを構築することは、二つのオペレーションだけ
を考慮した図３の(Ｂ)の如くの簡単な場合ではそれ程難
しいものではない。しかし、異なった内部フォーマット
で出てくることもある異なった外部フォーマットでのオ
ペレーションが沢山ある場合では、フォーマットを構築
し、オペコードを割当てるのは非常に難しいものとな
る。例えば、プロセッサとしては、そのスカラー命令セ
ットに約３２〜１２８個の命令と、ＶＬＩＷ命令セット
に３２〜１２８(または、その倍)個の命令、さては、異
なった外部フォーマットが恐らくは３〜６個、異なった
内部フォーマットが４〜６個も必要としていることがあ
る。
【００３８】このことから、従来では翻訳を実行するの
に使われている翻訳装置は望ましくないほど複雑になっ
ていて、前述のプロセッサーに伝送遅れ(propagation d
elay)をもたらしたり、消費電力が余計に多くなってい
るのである。
【００３９】次に、合同命令符号化を達成するためのフ
ォーマットとオペコードと翻訳を設計する方法を説明す
る。命令フォーマット内でのオペコードフィールドを定
め、これらのフォーマットで合同符号化をもたらすこの
方法を説明するに当り、これから用いる用語を先ず定義
付けしておく。
【００４０】 が、Ｎ個の内部フォーマットＧｊに符号化される全ての
内部命令のセットであるものとする。
【００４１】各内部フォーマットＧｊはＷの適切なサブ
セットであり、実行中のプロセッサにより定まる内部命
令のセットからなる。ｙがフォーマットＧｊで符号化さ
れた命令であれば、このｙのオペコードは、命令フォー
マットＧｊからａｊビット含むサブフィールドを選択す
る関数ｇｊ(ｙ)で与えられる。
【００４２】今ここでｉをｉ∈[１、Ｍ]とするＦｉが外
部命令フォーマットであるとする。ｘがフォーマットＦ
ｉで符号化された命令であるとすると、このｘに対する
コードは、命令Ｆｉからｂｉビット含むサブフィールド
を選択する関数ｆｉ(ｘ)で与えられる。
【００４３】各内部命令は、メモリにおいて一つか、そ
れ以上の外部命令フォーマットで表される。命令が二つ
か、それ以上の外部フォーマットで表される場合、各変
異体(variant)は、同じ内部オペコードに翻訳しなけれ
ばならない。これらの変異体は一般に、それらのオペラ
ンドの種類と現れ方は異なることがあっても、同じ機能
を果たす。
【００４４】以上の説明は、オペコードのフィールド幅
を求める方法とオペコードが各フォーマットで割り当て
られる方法とに関するものである。オペランドの符号化
も重要ではあるが、オペコード割当ての事項とは無関係
であり、そのためにここでは説明しない。
【００４５】外部フォーマットＦｉから内部フォーマッ
トＧｊへの翻訳には、ｂｉビットのオペコードをＦｉか
らＧｊでのａｊビットのオペコードにマッピングするマ
ッピングファンクションｍｉ,ｊが必要である。設計す
るに当たっての実行及び方策を簡単にするために、これ
らのマッピングは好ましくはビット選択ないし入替え(p
ermutation)であるのが望ましい。この説明において
は、あらゆる対の外部フォーマットと内部フォーマット
との間での翻訳のためのマッピングファンクションは一
つあるものと、便宜上仮定している。
【００４６】プロセッサの命令セットアーキテクチャ
は、各内部命令ｙごとに対応する組の翻訳Ｔｙを定める
ようになっており、ここで各翻訳は、翻訳ソースとして
の外部フォーマットと翻訳生成物としての内部フォーマ
ットとを識別する対(ｉ,ｊ)からなる。各翻訳につき、
マッピングファンクションｍｉ,ｊがなければならな
い。従って、
【００４７】内部フォーマットにしても、また、外部フ
ォーマットにしても、各フォーマットは、そのフォーマ
ット内におけるオペコードの数で定まる濃度(cardinali
ty)を持っている。Ｆｉの濃度は|Ｆｉ|と表され、従っ
て、外部及び内部フォーマットにおけるオペコードフィ
ールドのサイズは下記の不等式を満たすものでなければ
ならない。 ａｊ ≧log２(|Ｇｊ|) ｂｉ ≧log２(|Ｆｉ|) …… (式２)
【００４８】従って、各内部フォーマットＧｊで、範囲
|０、２ａｊ〉内のオペコードが定まり、各外部フォー
マットＦｉで範囲|０、２ｂｉ〉内のオペコードが定ま
るのである。内部フォーマットＧｊでのオペレーション
に割り当てるために得られる一組のオペコードは方法Ｑ
ｊの間のどんな時点にも含まれている。同様に、Ｒｉに
は、外部フォーマットＦｉでのオペレーションに割り当
てるために得られる一組のオペコードが含まれている。
【００４９】そこで問題になるのは、各命令ｙ∈Ｎに特
異なオペコードを判定して、命令セットアーキテクチャ
において定まる各翻訳に対する選択、ないし、入替えに
基づくマッピングファンクションを求めることになる。
方法の一つの好ましい実施の形態は、前述した用語を利
用して言えば、図４と図５に示したフローチャートに示
すように疑似コードで表すことができる。
【００５０】先ず、各マッピングファンクションｍ
ｉ,ｊが選ばれた数ｂｉの外部フォーマットＦｉの有効
オペコードビットを選ばれた数ａｊの内部フォーマット
Ｇｊの有効オペコードビットにマッピングする。その結
果、外部フォーマットＦｉからｑ=ｍｉｎ(ａｊ,ｂｉ)ビ
ットだけ(no more than q=min(aj, bi))が内部フォーマ
ットＧｊでのａｊビットにマッピングされ、ａｊでの未
定義ビットを０に設定する。簡単に説明すれば、この好
ましい実施の形態では、各マッピングファンクションに
は、外部フォーマットのオペコードの全てのビットが、
翻訳語に内部フォーマットのオペコードの一部、もしく
は全てのビットとなる用の選択することが含まれている
ものと仮定している。本発明の他の好ましい実施の形態
では、例えば入替えを含むマッピングファンクションと
か、その他のマッピングファンクションを利用すること
もできる。
【００５１】図４と図５とに示したフローチャートで
は、先ずステップＳ１において、各外部フォーマットと
各内部フォーマットで命令の数を理論的に符号化すると
思われる最小数ａｊまたはｂｉのオペコードビットを算
出する。この最小数ａｊないしｂｉは、対応するフォー
マットに対する初期有効オペコードビット数として使わ
れる。
【００５２】ステップＳ２では、新たな一群のイタレー
ション(実地では複数群必要となることがある)を行う。
最初に、各内部フォーマットＧｊごとに、ａｊビットで
定義できる全ての考えられるオペコードからなる、得ら
れるオペコードセットＱｊを生成する。同様に、各外部
フォーマットＦｉにつき、ｂｉビットで定義できる全て
の考えられるオペコードからなる、得られるオペコード
セットＲｉを割り当てる。後述するように、得られる各
オペコードは、オペコードビットの算出した最小数ａｊ
ないしｂｉよりも大きい有効数(working number)のビッ
トを有していることがある。例えば、全てのセット
Ｑｉ、Ｒｉで得られる全てのオペコードの有効数は、算
出した最小数ａｊないしｂｉの最大数(highest compute
d minimumpossible number aj or bi)と等しくなるよう
に設定しておいても良い。
【００５３】ステップＳ３では、内部フォーマットで全
てのオペレーションにわたり反復(iterate)して、各外
部フォーマットに発生した場合に当該外部フォーマット
でのオペコードを判定する。
【００５４】各反復ごとにステップＳ４からＳ９が繰り
返される。各反復ごとに一つの基本オペレーションが考
慮される。ステップＳ４においては、考慮されているオ
ペレーションについて、当該オペレーションを翻訳する
のに必要な各マッピングファンクションの内部フォーマ
ットと外部フォーマットのための対のセットＲｉ、Ｑ ｊ
を調べて、相互セットｈｔとして、対を構成する二つの
セットが共有している数を識別する。ステップＳ５で
は、全ての必要なマッピングファンクションの全ての相
互セットｈｔの共通数(common number)のセットＨを生
成する。ステップＳ６での結果がセットは０とでれば、
許容しうるマッピングが見つからないので、ステップＳ
１１へ進んで制約(constraints)を解く。逆に、Ｈに少
なくとも一つの共通オペコードが含まれていると、図５
に示すステップＳ７へ進んで、Ｈにおける共通オペコー
ド、或いは、その一つを選択する。
【００５５】ステップＳ７以後のフローを示す図５にお
いて、その後ステップＳ８において選ばれたオペコード
が、考慮しているオペレーションがでている外部及び内
部フォーマット、即ち、ステップＳ４で調べたセットの
各セットＲｉ、Ｑｊから除外する。
【００５６】図４と図５に示したプロセスは、全ての必
要な外部及び内部フォーマットでの全てのオペレーショ
ンにオペコードを首尾良く割り当てるステップＳ９で終
了する。
【００５７】前述のプロセスは、ステップＳ１１での逆
トラッキング法(back-tracking process)で、コードの
合同アサインメントを見つけるのに必要な数のオペコー
ドが得られるまで符号化制約を継続して解放することか
ら、確実の終了するようになっている。
【００５８】外部フォーマットＦｉからビットを選択す
るほかに、マッピングファンクションでビットを入れ替
えることもある。例えば、ビットの順序がマッピングフ
ァンクションで逆になることがある。そのような入替え
は、マッピングしたビットの数がｑ１=min(ａｊ、ｂｉ)
に達したときに利用できる。
【００５９】ｐ=max(ａｊ、ｂｉ)であれば、あり得る入
れ替えの全回数はｐ!/(ｐ-ｑ)!である。従って、大量の
命令セットの場合、あり得る入れ替えの回数も非常に多
くなる。しかしながら、現実には、ｐは約５でありｑは
約３であるのが通常である。と言うことは、各マッピン
グにつき最大で６０の異なった入替え機能があることを
意味する。一般に、五つの異なったマッピングがあると
考えられるから、ステップＳ４からＳ９で定めたプロセ
スの各反復を考慮する場合、マッピングファンクション
の数が全部で６０５(即ち、７７８ｘ１００万の可能性)
も考えられることになる。これでも、自動的に計数して
評価する現在のコンピュータの能力に入っている。
【００６０】フィールド幅がより大きい場合、あり得る
入替えの数は手に負えないほどになる。しかし、本例の
場合、サーチすべき入替えの種類(class)を制限するこ
とにより、前述のプロセスをうまく操作することができ
るのである。例えば、恣意的なビット対をスワップする
ことにより定義付けられるｎビットフィールドの入替え
がｎ(ｎ+１)/２もある。プロセスにより調べるべき入替
えに対する斯かる制限を選択することにより、プロセス
の運用時間をｎの多項式(polynomial)に制限することが
できる。
【００６１】次に、図４と図５とを参照して説明したプ
ロセスの作用を一例を示しながら説明する。この一例に
おいては、例えば図２に示したプロセッサの如くのＶＬ
ＩＷプロセッサは、出力スロットＡ、Ｂから二つの命令
を同時に出力できる能力を有しているものとする。
【００６２】図６において、出力スロットＡから出力さ
れる命令に割り当てた外部ＶＬＩＷフォーマットは、第
１及び第２外部ＶＬＩＷフォーマットＦ１、Ｆ２からな
るものと示してある。同図では、外部フォーマットＦ１
のオペコードビットをＣ１で、また、フォーマットＦ２
のオペコードビットをＣ２でそれぞれ示す。
【００６３】出力スロットＢから命令を出力させる場合
でも、二つの外部ＶＬＩＷフォーマットが利用でき、そ
の内の一つは出力スロットＡから得られるのと同じ外部
フォーマットＦ２であり、残りは第３外部ＶＬＩＷフォ
ーマットＦ３である。フォーマットＦ３でのオペコード
ビットは、図６においてはＣ３で示されている。
【００６４】また、本例でのプロセッサはスカラーモー
ドで動作して、二つの異なった１６ビットスカラー外部
フォーマットＦ４、Ｆ５の何れか一方での命令を実行す
ることができるようになっている。図６では、フォーマ
ットＦ４でのオペコードビットをＣ４で、また、フォー
マットＦ５でのオペコードビットをＣ５でそれぞれ示
す。
【００６５】本例におけるプロセッサには二つの内部フ
ォーマットＧ１、Ｇ２がある。図６ではこの内部フォー
マットＧ１のオペコードビットをＣＡで、また、内部フ
ォーマットＧ２のオペコードビットをＣＢでそれぞれ示
す。各スカラー命令が、ＣＡフィールドか、ＣＢフィー
ルドの何れかに符号化された、一方または両方の内部フ
ォーマットＧ１、Ｇ２での単一オペレーションに翻訳さ
れる。
【００６６】また、図６に概略的に示したように、プロ
セッサには三つの翻訳装置３０、３２、３４が備わって
いる。翻訳装置３０は出力スロットＡに対応して、外部
フォーマットＦ１のオペコードビットＣ１または外部フ
ォーマットＦ２のオペコードビットＣ２を内部フォーマ
ットＧ１のオペコードビットＣＡか、または、内部フォ
ーマットＧ２のオペコードＣＢに翻訳する。同様に、翻
訳装置３２は出力スロットＢに対応して、外部フォーマ
ットＦ２のオペコードビットＣ２または外部フォーマッ
トＦ３のオペコードビットＣ３を内部フォーマットＧ１
のオペコードビットＣＡか、または、内部フォーマット
Ｇ２のオペコードＣＢに翻訳する。
【００６７】更に、翻訳装置３４はスカラー命令に対応
していて、外部フォーマットＦ４のオペコードビットＣ
４または外部フォーマットＦ５のオペコードビットＣ５
を内部フォーマットＧ１のオペコードビットＣＡか、ま
たは、内部フォーマットＧ２のオペコードＣＢに翻訳す
る。以上のことから、図６の翻訳装置３０、３２は、図
２に示した翻訳装置４、６、８に対応しており、翻訳装
置３４は同じく翻訳装置９に対応しているのは明らかで
あろう。
【００６８】図７において、本例でのプロセッサは、加
算add、論理ＯＲ演算or、乗算mul、ロード即時演算(loa
d immediate operation)li、減算sub、ＶＬＩＷモード
から復帰演算rv、除算divと言った七つの基本演算セッ
トを有している。図７に示した表では、第１カラム(左
端カラム)に前述の七つの基本演算を示している。その
隣の第２カラムには、該当するオペレーションがでるよ
うになっている内部フォーマットを示している。add、o
r、mul、li、subの各演算は内部フォーマットＧ １、Ｇ
２の両方にでるようになっているので、「Ｇ１」行と「Ｇ
２」行とがそれぞれにあるが、rv、divの各演算は内部フ
ォーマットＧ２にでてくるので、「Ｇ１」行はない。
【００６９】図７における残りの六つのカラムは五つの
外部命令フォーマットＦ１〜Ｆ５に関するものである。
外部フォーマットＦ２は、出力スロットＡと出力スロッ
トＢとの両方からでるので、本例では二つのカラムを割
り当てている。
【００７０】六つの外部フォーマットのカラムにおける
各セルは一つの命令に対応している。これらのセルに
は、斜線を施したものと、そうでないものとが混在して
いる。行ＧｊとＦｉにおけるセルの命令Ｉは、外部フォ
ーマットＦｉで表されていなければならず、また、その
セルに斜線が施してあれば、内部フォーマットＧｊに翻
訳されなければならない。そのセルに斜線が施されてい
ない場合では、当該命令Ｉは、外部フォーマットＦｉに
はないことになる。図７において*印を付したセルにつ
いて考えてみる。このセルは、命令についての行Ｇ１と
かラムＦ１との交点にある。セルに斜線があると言うこ
とは、外部フォーマットＦ１と内部フォーマットＧ１と
に命令があって、オペレーションのためのオペコードが
両方のフォーマットにおいてほぼ選ばれていなければな
らないこと、また、これら二つのフォーマットの間で命
令の翻訳がなければならないことを表している。
【００７１】図４と図５とを参照しながら説明したアル
ゴリズムを図６と図７に示した本例に当てはめて、オペ
コードと、各フォーマットでのオペコードフィールド幅
と、フォーマット間でのマッピングファンクション(翻
訳)を求める。本例での基本演算のセットＷは、下記の
如く書き表すことができる。 Ｗ={add, or, mul, li, sub, rv, div} …… (式３) 内部フォーマットの数Ｎは２(Ｇ１とＧ２)であり、外部
フォーマットの数Ｍは５(Ｆ１〜Ｆ５)である。
【００７２】図７を参照して、どのオペレーションであ
ろうとも行Ｇｊにおけるセルに斜線が施されておれば、
各外部フォーマットＦｉにマッピングファンクションｍ
ｉ, ｊが必要になる。例えば外部フォーマットＦ１に注
目すると、Ｆ１カラムと各Ｇ ２行との交点のセルには斜
線がないので、内部フォーマットＧ１にはマッピングフ
ァンクションが必要であるが、内部フォーマットＧ２に
はそれは必要でないことが分かる。従って、本例では、
ｍ１,１、ｍ２,１、ｍ２,２、ｍ３,２、ｍ４,１、ｍ
４,４、ｍ５,１、ｍ５,２のマッピングファンクション
が必要である。
【００７３】図７から直接導き出される各オペレーショ
ンごとの翻訳対ｔは下記の通りである。
【００７４】アルゴリズム(図４)のステップＳ１におい
て、各フォーマットに要するオペコードの数が求まる。
このオペコードの数は各外部フォーマットごとに、その
外部フォーマットのカラムの中に少なくとも斜線のある
セルが該当するオペレーションの数を観察することで決
めることができる。例えば外部フォーマットＦ１の場
合、四つのオペレーション(add, or, mul, sub)におい
て対応するカラムに斜線のあるセルが見られる。外部フ
ォーマットのカラムが二つ(外部フォーマットＦ ２の如
く)ある場合では、一方のカラムに一つの内部フォーマ
ットが、他方のカラムにも内部フォーマットがあって
も、オペレーションは１回あるものと計上する。従っ
て、外部フォーマットＦ２の場合では、オペレーション
の数|Ｆ２|は４である。
【００７５】内部フォーマットの場合では、オペコード
の所要数は、対応する内部フォーマットに割り当てた行
の全数(少なくとも一つの斜線付きセルを含む)を計算す
ることにより算出できる。例えば、内部フォーマットＧ
１には、斜線付きセルのある行が５行もある。他方、内
部フォーマットＧ２には、斜線付きセルのある行が７行
もある。従って、異なった内部及び外部フォーマットに
必要なオペコードの数は、|Ｇ １|=５、|Ｇ２|=７、|Ｆ
１|=４、|Ｆ２|=４、|Ｆ３|=６、|Ｆ４|=４、|Ｆ５|=５
である。
【００７６】その結果、ステップＳ１では、有効オペコ
ードビットの初期数は、ａ１=３、ａ２=３、ｂ１=２、
ｂ２=２、ｂ３=３、ｂ３=２、ｂ５=３と判定される。こ
れらの数は、関係のあるフォーマットででてくる数のオ
ペレーションを理論的に符号化するビットの考えられる
最小値を表しており、前記アルゴリズムの実行過程で増
加することがある。
【００７７】ステップＳ２では、得られる一組のオペコ
ードが各外部フォーマットごと、また、各内部フォーマ
ットごとに下記式５に示すように生成される。 Ｒ１={000, 001, 010, 011} Ｒ２={000, 001, 010, 011} Ｒ３={000, 001, 010, 011, 100, 101, 110, 111} Ｒ４={000, 001, 010, 011} …… (式５) Ｒ５={000, 001, 010, 011, 100, 101, 110, 111} Ｑ１={000, 001, 010, 011, 100, 101, 110, 111} Ｑ２={000, 001, 010, 011, 100, 101, 110, 111}
【００７８】各オペコードにおけるビットの有効数は、
最初は内部及び外部フォーマットの中でのオペコードビ
ットの最大所要数と等しくなるように設定されており、
即ち、フォーマットＧ１、Ｇ２、Ｆ５での所要オペコー
ドビット数は３である。外部フォーマットＦ１に対する
オペコードの初期セットＲ１は、四つの３ビットコード
000、001、010、011から成り立っている。ｂ１はステッ
プＳ１で２と計上されるので、四つのコードが必要であ
る。このことは、他の２ビット外部フォーマットＲ２、
Ｒ４についてもあてはまる。
【００７９】外部フォーマットＦ３、Ｆ５の場合では、
八つのコードが必要であり、Ｒ３とＲ５に割り当てた初
期コードは000、001、010、011、100、101、110、111で
ある。各内部フォーマットＧ１、Ｇ２も八つのコード
(ａ１=３、ａ２=３)が必要であり、従ってこれらの内部
フォーマットのオペコードの初期セットＱ１、Ｑ２も、
外部フォーマットＲ３、Ｒ５に対するのと同一である。
【００８０】ステップＳ３では、第一回目の一連の反復
が開始し、この第一回目の一連の反復において図７に示
した最初のオペレーション、即ち、加算が先ず考慮対象
として選択される。ステップＳ４では、外部及び内部フ
ォーマットの該当各対(全体で八対、即ち、本例では、
Ｆ１-Ｇ１、Ｆ２-Ｇ１、Ｆ４-Ｇ１、Ｆ５-Ｇ１、Ｆ２-
Ｇ２、Ｆ３-Ｇ２、Ｆ４-Ｇ２、Ｆ５-Ｇ２)における未使
用(未割当て)のオペレーションに得られるオペコードが
考慮される。割り当てられているオペコードがないか
ら、五つの対Ｆ１-Ｇ１、Ｆ２-Ｇ１、Ｆ４-Ｇ１、Ｆ２-
Ｇ２、Ｆ４-Ｇ２は、ｈｔ={000、001、010、011}であ
り、三つの対Ｆ５-Ｇ１、Ｆ３-Ｇ２、Ｆ５-Ｇ２は、ｈ
ｔ={000、001、010、011、100、101、110、111}であ
る。従って、ステップＳ５ではＨ={000、001、010、01
1}となる。
【００８１】ステップＳ６では、Ｈか空(０)かどうかが
チェックされる。この場合では槽ではないから、ステッ
プＳ７に進む。このステップＳ７では、オペコードｃ=0
00がＨから先ず選択される。従って、このオペコード00
0が加算オペレーションに割り当てられるようになる。
次のステップＳ８では、内部フォーマットのオペコード
セットＱ１、Ｑ２が更新されて、オペコード000が含ま
れておればそのオペコードが更新に伴って除去される。
従って、各セットＱ１、Ｑ２からコード000が除去され
るのである。また、このステップＳ８では、該当する各
外部フォーマット(本例では、外部フォーマットＦ１〜
Ｆ５の全て)煮えられるオペコードのセットが更新さ
れ、それに伴い、オペコード000が含まれておれば当該
オペコードが除去される。従って、各セットＲ１〜Ｒ５
のそれぞれから000が除去されるのである。
【００８２】最初の反復で行われる割当ての結果を図８
に示す。図８から図１５においては、セットＱまたはＲ
に残っているオペコードが示されている。また、外部及
び内部フォーマットに対してなされた全ての割当ては該
当するセルに書き込まれている。
【００８３】その後、ステップＳ３に戻って、第一回目
の二番目の反復を行う。この二番目の反復においては、
or演算を考慮する。ステップＳ４で考慮すべき対は、一
番目の反復におけるの同一である。すると、ステップＳ
４、Ｓ５の結果は、Ｈ={001、010、011}となる。次のス
テップＳ６ではＨは空ではないと判断され、ステップＳ
７へ進み、オペコードｃ=001が選ばれる。従って、ステ
ップＳ８では、オペコード001が、内部フォーマットＧ
１、Ｇ２に得られるオペコードの各セットＱ １、Ｑ２か
ら除去される。同様に、外部フォーマットＦ１〜Ｆ５の
それぞれのセットＲ１〜Ｒ５においても、オペコード00
0が除去される。この二番目の反復の結果は図９に示す
とおりである。
【００８４】三番目の反復においては、mul演算を考慮
する。ここでも、ステップＳ４において考慮すべき対は
一番目と二番目の反復におけるのと同一であるから、ス
テップＳ５で行われる演算の結果Ｈは、{010、011}であ
り、従って、ステップＳ７ではオペコード010が選択さ
れる。次のステップＳ８では、全てのセットＱ１〜
Ｑ ５、Ｒ１〜Ｒ５からオペコード010が除去される。従
って、010がmul演算に割り当てられるようになる。この
時の状態を図１０に示す。
【００８５】第一回目の四番目の反復では、li命令を考
慮する。この場合、ステップＳ４で調べるべき対はＦ２
-Ｇ１、Ｆ４-Ｇ１、Ｆ２-Ｇ２、Ｆ４-Ｇ２である。この
反復の過程でのステップＳ５では、Ｈ={011}と判定され
る。この場合、Ｈセットは空ではないから、ステップＳ
７に進んで、コード011(セットＨに得られる唯一のコー
ド)が選択される。それ故、コード011がliに割り当てら
れるようになる。このコード011は、該当するセットＱ
１、Ｑ２、Ｒ２、Ｒ４から除去されるが、セットＲ１、
Ｒ３、Ｒ５ではそのままになる。それにより得られた状
態を図１１に示す。
【００８６】五番目の反復では、sub命令を考慮する。
ステップＳ４においては、翻訳セットはＴｓｕｂ={<
１、１>、<３、２>、<５、１>、<５、２>}である。従っ
て、これらの翻訳に対する外部及び内部フォーマットの
対がＦ１-Ｇ１、Ｆ５-Ｇ１、Ｆ ３-Ｇ２、Ｆ５-Ｇ２であ
るから、共通セットｈｔは、Ｆ１-Ｇ１の場合では{}、
Ｆ５-Ｇ１、Ｆ３-Ｇ２、Ｆ５-Ｇ２の場合では{100, 10
1, 110, 111}である。このことは、ステップＳ５でＨ=
{φ}であることを意味する。何故なら、100, 101,110,
111は依然とＲ３、Ｒ５、Ｑ１、Ｑ２では未使用ではあ
るが、これらのコードが、011だけを含む残りのセット
Ｒ１で得られることはないからである。従って、ステッ
プＳ６を経てステップＳ１１に進み、そこで制約が評価
される。その結果で、Ｒ１とＱ１(及びＲ１とＱ２)との
交点は空セットと判定される。Ｒ１はＱ１とＱ２よりも
数が小さいから、Ｒ１が制約要因であるとみるのは理に
叶っている。この制約を克服するためには、Ｆ１に対す
る有効オペコードビットの数を、その初期値である２以
上に増加させる必要がある。従って、ａ１は１だけ増え
て３になる。残りの値ａ２〜ａ５、ｂ１、ｂ２はそのま
ま残る。
【００８７】さて、それまでのオペコード割当てが全て
無になって、第二回目の一連の反復がステップＳ２にて
開始する。この一連の反復では、当所はＲ１={000、00
1、010、011、100、101、110、111}である。この第二回
目における五番目の反復では、sub演算が再び考慮され
る。この段階における状態を図１２に示す。この時での
ステップＳ５では、Ｈ={100、101、110、111}である。
ステップＳ７ではオペコード100が選ばれる。ステップ
Ｓ８では、この100がＲ１、Ｒ３、Ｒ５、Ｑ１、Ｑ２か
ら除去される。この結果を図１３に示す。
【００８８】第二回目の六番目の反復では、rv命令につ
いて初めて考慮する。ステップＳ５では、H-{101、11
0、111}である。ステップＳ７ではオペコード101が選ば
れ、ステップＳ８ではこの101がＲ３、Ｑ２から除去さ
れる。この結果を図１４に示す。また、第二回目の七番
目の反復では、div命令を初めて考慮する。この場合で
のステップＳ５はＨ={110、111}であり、ステップＳ７
でオペコード110が選択され、ステップＳ８では100がＲ
３、Ｒ５、Ｑ２から除去されて図１４に示すような結果
となる。
【００８９】この時点で全ての命令にオペコードが割り
当てられ、ステップＳ１０に進む。このステップでは、
これまでに割り当てたオペコードを調べて、各外部フォ
ーマットにおける命令に実際に必要な該当外部フォーマ
ットにおけるビットの数を判断する。例えば、外部フォ
ーマットＦ４では、割り当てたコード000、001、010、0
11全てが接頭値０を持っている。このことは、接頭値０
は外部フォーマットＦ４では冗長なものであることを意
味する。従って、フォーマットＦ４が、他の全ての外部
フォーマットと区別できるようであれば、この接頭値０
はフォーマットＦ４における命令から省くことができる
ので、フォーマットＦ４には２ビットオペコードフィー
ルドだけで充分である。
【００９０】以上のことから、マッピングファンクショ
ンｍ４、１、ｍ４、２、ｍ２、１、ｍ ２、２で翻訳時に
接頭値０を挿入して、フォーマットＦ４でのadd、or、m
ul、li演算がフォーマットＦ１、Ｆ３、Ｆ５でのsub、r
v、div演算と区別するのは言うまでもない。この最適化
ステップＳ１０は、接頭ビットの数が、各オペレーショ
ンに各外部フォーマットでの特有なオペコードを与える
のに必要な各命令セットにおけるビット数よりも大きい
場合に特に重要になってくる。最適化の後の最終オペコ
ードを図１６に示す。
【００９１】本発明を実施する方法は、コンピュータプ
ログラムに従って稼働する汎用コンピュータで実行する
ことができるものである。このコンピュータプログラム
としては、記憶媒体(例えば、フロッピー（登録商標）
ディスク、ＣＤ-ＲＯＭなど)の如くの適当な担持媒体、
または、担持信号に記録されていても良い。斯かる担持
信号としては、インターネットの如くの通信網からダウ
ンロードされるような信号であっても良い。コンピュー
タプログラムに関わる本明細書に添付の請求の範囲は、
コンピュータプログラムそのもののみならず、前述した
あらゆる形態のコンピュータプログラムを含むものと解
すべきである。
【００９２】ここまでなした説明は、一例としてＶＬＩ
Ｗプロセッサを挙げて行ったが、本発明はＶＬＩＷプロ
セッサ以外のプロセッサにも適用できるものである。本
発明を実施するプロセッサは、マルチメディア用途、通
信網ルータ、ビデオモバイル電話、インテリジェント自
動車、デジタルテレビ、音声認識、３Ｄゲームなどに使
われる高密度集積化「ワン・チップ・システム(system-on-
a-chip, SOC)」におけるプロセッサ「コア」として含まれ
ることがある。
【図面の簡単な説明】
【図１】 余分のコンパクトな命令セットを有する従来
のプロセッサを説明する説明図。
【図２】 本発明を実施したプロセッサの構成を示すブ
ロック図。
【図３】 (Ａ)は従来の命令符号化の説明図であり、
(Ｂ)は合同命令符号化の説明図。
【図４】 本発明による命令符号化の方法を示すフロー
チャートの一部。
【図５】 本発明による命令符号化の方法を示すフロー
チャートの残部。
【図６】 一例における外部及び内部命令フォーマット
の概略図。
【図７】 図６の特定の例に適用した自動符号化方法の
異なった段階を説明するのに利用するチャート。
【図８】 図６の特定の例に適用した自動符号化方法の
異なった段階を説明するのに利用するチャート。
【図９】 図６の特定の例に適用した自動符号化方法の
異なった段階を説明するのに利用するチャート。
【図１０】 図６の特定の例に適用した自動符号化方法
の異なった段階を説明するのに利用するチャート。
【図１１】 図６の特定の例に適用した自動符号化方法
の異なった段階を説明するのに利用するチャート。
【図１２】 図６の特定の例に適用した自動符号化方法
の異なった段階を説明するのに利用するチャート。
【図１３】 図６の特定の例に適用した自動符号化方法
の異なった段階を説明するのに利用するチャート。
【図１４】 図６の特定の例に適用した自動符号化方法
の異なった段階を説明するのに利用するチャート。
【図１５】 図６の特定の例に適用した自動符号化方法
の異なった段階を説明するのに利用するチャート。
【図１６】 図８から図１５に示した方法で達成できた
最終命令符号化を示す。
【符号の説明】
４…第１翻訳装置 ６…第２翻訳装置 ８…第３翻訳装置 ９…スカラー翻訳装置 １０…命令発生装置 １２…スケジュール記憶装
置 １４…第１実行装置 １６…第２実行装置 １８…第３実行装置 ２０…レジスタファイル ２６…外部メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/45 Ｇ０６Ｆ 9/44 ３２２Ｚ ３２２Ｆ Ｆターム(参考） 5B013 AA16 DD00 DD04 5B033 AA06 AA10 AA14 BA00 BA02 BB00 BB02 BE00 BE05 DC08 5B081 CC21 CC32

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 それぞれに実行すべきオペレーションを
    指定するオペコードが含まれる、プロセッサが受ける命
    令のある第１及び第２外部命令フォーマットと、 前記外部フォーマットでの命令がオペレーションの実行
    前に翻訳される内部命令フォーマットとからなり、前記
    各外部フォーマットには、オペコードがでてくる一つか
    それ以上の予め選ばれたオペコードビットがあり、 前記オペレーションが、前記第１及び第２外部フォーマ
    ットで指定しうる第１演算と、前記第２外部フォーマッ
    トで指定しうる第２演算とを含み、 前記第１及び第２演算は、前記第２外部フォーマットに
    おいて互いに異なったオペコードを有しており、 前記第１及び第２外部フォーマットが共有している、予
    め選ばれた前記各オペコードビットにおいて、前記二つ
    の外部フォーマットでの第１演算のオペコードが同一で
    あることよりなるプロセッサ。
  2. 【請求項２】 請求項１に記載のものであって、 前記オペレーションが、それぞれが前記第１及び第２外
    部フォーマットで指定しうる一つかそれ以上の別の第１
    演算と、前記第２外部フォーマットで指定しうる一つか
    それ以上の別の第２演算とを含み、 一つの前記第１演算と一つの前記第２演算とからなる前
    記オペレーションの対ごとに、対をなすオペレーション
    が前記第２外部フォーマットで異なったオペコードを有
    しており、 第１及び第２外部フォーマットが共有している、予め選
    ばれた前記各オペコードビットにおいて、前記二つの外
    部フォーマットでの各第１演算のオペコードが同一であ
    ることよりなるプロセッサ。
  3. 【請求項３】 請求項１または２に記載のものであっ
    て、 それぞれに実行すべきオペレーションを指定するオペコ
    ードが含まれる、プロセッサが受ける命令のある第３外
    部命令フォーマットと、 前記外部フォーマットでの命令がオペレーションの実行
    前に翻訳される第１及び第２内部命令フォーマットとか
    らなり、前記第３外部フォーマットには、オペコードが
    でてくる一つかそれ以上の予め選ばれたオペコードビッ
    トがあり、 前記第２演算が、前記第２及び第３外部フォーマットで
    指定しうるようになっており、 前記第１及び第２外部フォーマットの何れかで前記第１
    演算を指定する命令が前記第１内部フォーマットに翻訳
    されると共に、前記第２及び第３外部フォーマットで前
    記第２演算を指定する命令が前記第２内部フォーマット
    に翻訳されるようになっており、 慚前記２及び第３外部フォーマットが共有している、予
    め選ばれた前記各オペコードビットにおいて、前記二つ
    の外部フォーマットでの第２演算のオペコードが同一で
    あることよりなるプロセッサ。
  4. 【請求項４】 請求項３に記載のものであって、 前記オペレーションが、それぞれが前記第１及び第２外
    部フォーマットで指定しうる一つかそれ以上の別の第１
    演算と、前記第２外部フォーマットで指定しうる一つか
    それ以上の別の第２演算とを含み、 一つの前記第１演算と一つの前記第２演算とからなる前
    記オペレーションの対ごとに、対をなすオペレーション
    が前記第２外部フォーマットで異なったオペコードを有
    しており、 第１及び第２外部フォーマットが共有している、予め選
    ばれた前記各オペコードビットにおいて、前記二つの外
    部フォーマットでの各第１演算のオペコードが同一であ
    ることよりなるプロセッサ。
  5. 【請求項５】 請求項１から４までの何れか一項に記載
    のものであって、前記プロセッサがＶＬＩＷプロセッサ
    であって、その場合一方の外部フォーマットがスカラー
    命令に利用されるスカラー命令フォーマットであり、他
    方のフォーマットがＶＬＩＷ命令に利用されるＶＬＩＷ
    命令フォーマットであることよりなるプロセッサ。
  6. 【請求項６】 請求項１から5までの何れか一項に記載
    のものであって、前記プロセッサがＶＬＩＷプロセッサ
    であって、外部フォーマットが、二つの異なったＶＬＩ
    Ｗフォーマットであるか、または、それを含んでなるプ
    ロセッサ。
  7. 【請求項７】 請求項６項に記載のものであって、前記
    プロセッサがＶＬＩＷプロセッサであって、その場合、
    ＶＬＩＷ命令パーセルの異なったスロットで二つの異な
    ったＶＬＩＷフォーマットがそれぞれ利用されてなるプ
    ロセッサ。
  8. 【請求項８】 請求項６または７に記載のものであっ
    て、ＶＬＩＷ命令パーセルの少なくとも一つの命令スロ
    ットが前記二つの異なったＶＬＩＷフォーマットを利用
    していることよりなるプロセッサ。
  9. 【請求項９】 請求項１から８までの何れか一項に記載
    のものであって、一方の外部フォーマットの命令幅が他
    方の外部フォーマットのそれとは異なっていることより
    なるプロセッサ。
  10. 【請求項１０】 請求項１から９までの何れか一項に記
    載のものであって、前記各外部フォーマットのオペコー
    ドを対応する内部フォーマットのオペコードに翻訳する
    所定の翻訳演算を行う翻訳手段を有してなるプロセッ
    サ。
  11. 【請求項１１】 請求項１０に記載のものであって、前
    記翻訳演算が、前記外部フォーマット命令における前記
    予め選ばれたオペコードビットからのビットの選択と入
    替えの何れか、または、両方行うことよりなるプロセッ
    サ。
  12. 【請求項１２】 請求項１０または１１に記載のもので
    あって、前記翻訳演算が外部フォーマットのオペコード
    とは独立してなるプロセッサ。
  13. 【請求項１３】 請求項１２に記載のものであって、前
    記翻訳手段が、各外部フォーマット命令が翻訳されるべ
    き内部フォーマットを識別し、前記翻訳演算を識別した
    内部フォーマットに従って実行するようになっているこ
    とよりなるプロセッサ。
  14. 【請求項１４】 それぞれに実行すべきオペレーション
    を指定するオペコードが含まれる、プロセッサが受ける
    命令のある第１及び第２外部命令フォーマットと、 前記外部フォーマットでのプロセッサ命令がオペレーシ
    ョンの実行前に翻訳される内部命令フォーマットからな
    り、前記各外部フォーマットには、オペコードがでてく
    る一つかそれ以上の予め選ばれたオペコードビットがあ
    り、 プロセッサが実行しうる第１演算が、前記第１及び第２
    外部フォーマットで指定しうると共に、プロセッサが実
    行しうる第２演算が前記第２外部フォーマットで指定し
    うるようになっており、 前記第１及び第２演算は、前記第２外部フォーマットに
    おいて互いに異なったオペコードを有しており、 前記第１及び第２外部フォーマットが共有している、予
    め選ばれた前記各オペコードビットにおいて、前記二つ
    の外部フォーマットでの第１演算のオペコードが同一で
    あることよりなるプロセッサ命令符号化。
  15. 【請求項１５】 それぞれに実行すべきオペレーション
    を指定するオペコードが含まれる、プロセッサが受ける
    命令のある第１及び第２外部命令フォーマットと、前記
    外部フォーマットでの命令がオペレーションの実行前に
    翻訳される内部命令フォーマットとからなり、前記各外
    部フォーマットには、オペコードがでてくる一つかそれ
    以上の予め選ばれたオペコードビットがあり、前記オペ
    レーションが、前記第１及び第２外部フォーマットで指
    定しうる第１演算と、前記第２外部フォーマットで指定
    しうる第２演算とを含み、前記第１及び第２演算は、前
    記第２外部フォーマットにおいて互いに異なったオペコ
    ードを有しており、前記第１及び第２外部フォーマット
    が共有している、予め選ばれた前記各オペコードビット
    において、前記二つの外部フォーマットでの第１演算の
    オペコードが同一であることよりなるプロセッサのため
    のプロセッサ命令の符号化方法であって、 前記第２外部フォーマットでの異なったオペコードを有
    する前記第１及び第２演算を符号化するステップと、 前記第１及び第２外部フォーマットが共有している、予
    め選ばれた前記各オペコードビットにおいて、前記二つ
    の外部フォーマットでの第１演算のオペコードが同一と
    なるように、前記第１及び第２外部フォーマットで前記
    第１演算のオペコードを符号化するステップとからなる
    符号化方法。
  16. 【請求項１６】 二つかそれ以上の外部命令フォーマッ
    トと、一つかそれ以上の内部命令フォーマットとを有す
    るプロセッサのための命令符号化方法であって、 (ａ) 各外部及び内部フォーマットでの複数の有効オペ
    コードと、それぞれが、前記外部フォーマットの一つの
    前記オペコードビットにより指定されるオペコードを、
    前記内部フォーマットの少なくとも一つの前記オペコー
    ドビットにより指定されるオペコードに翻訳する一組の
    マッピングファンクションとを含む初期符号化パラメー
    タを選択するステップと、 (ｂ) オペレーションが指定できる各外部及び内部フォ
    ーマットでの他のそれぞれのオペレーションに割り当て
    るオペコードとは別のオペコードを、プロセッサが実行
    しうる各オペレーションに割り当てるステップと、 (ｃ) 前記ステップ(ｂ)において前記オペレーションの
    それぞれに対する各指定可能なフォーマットで割当てに
    使えるオペコードがない場合、前記符号化パラメータの
    どれが前記ステップ(ｂ)での割当てを制約しているかを
    判定し、制約しているパラメータを解放して前記ステッ
    プ(ｂ)を繰り返すステップとからなる方法であって、 前記割当てステップ(ｂ)で割り当てたオペコードは、該
    当する各マッピングファンクションでオペレーションに
    割り当てた外部フォーマットの斯かるオペコードを、当
    該オペレーションに割り当てた外部フォーマットの斯か
    るオペコードに翻訳して、オペレーションに割り当てた
    全ての内部フォーマットのオペコードが同じ有効オペコ
    ードビットを有するようにするものであることよりなる
    命令符号化方法。
  17. 【請求項１７】 請求項１６に記載の方法であって、前
    記各マッピングファンクションが、外部フォーマットの
    オペコードの全てのビットを内部フォーマットのオペコ
    ードのビットの一部、または全てとして選択するように
    なっている命令符号化方法。
  18. 【請求項１８】 請求項１６または１７に記載の方法で
    あって、前記ステップ(ａ)において各外部及び内部フォ
    ーマットごとに、前記有効オペコードビットの数が、関
    係するフォーマットに指定しうるオペレーションの数を
    理論的にふぐかできるオペコードビットの最小数と等し
    くなるようにされている命令符号化方法。
  19. 【請求項１９】 請求項１６から１８までの何れか一項
    に記載の方法であって、前記ステップ(ｂ)が一連の反復
    からなり、この一連の反復を開始する前に各外部及び内
    部フォーマットのオペコードが一組形成されるようにな
    っており、前記一連の反復における各反復において前記
    オペレーションが考慮されると共に、この考慮されてい
    るオペレーションへのオペコードの割当てが、その考慮
    されているオペレーションを指定しうる各外部及び内部
    フォーマットのオペコードの組の調査に基づいているこ
    とよりなる命令符号化方法。
  20. 【請求項２０】 請求項１９に記載の方法であって、各
    外部及び内部フォーマットごとに、一連の反復を開始す
    る前に形成された一組のオペコードが、そのフォーマッ
    トに現に適応しうる有効オペコードビットの前記数に応
    じて複数の数を有してなる命令符号化方法。
  21. 【請求項２１】 請求項１９または２０に記載の方法で
    あって、全ての組で得られるオペコードが同一有効数の
    ビットを有してなる命令符号化方法。
  22. 【請求項２２】 請求項２１に記載の方法であって、前
    記有効数が、関係のあるフォーマットで指定しうるオペ
    レーションの最大数を有する外部ないし内部フォーマッ
    トで指定しうるオペレーションの数を理論的に符号化で
    きるオペコードビットの最小数と等しくなるように設定
    されてなる命令符号化方法。
  23. 【請求項２３】 請求項１９から２２までの何れか一項
    に記載の方法であって、前記ステップ(ｂ)の各反復が、 (b-1) 得られるオペコードがあるとすれば、それが考
    慮されているオペレーションを指定しうる全ての外部及
    び内部フォーマットに対する組に共通しているかどうか
    を判定するステップと、 (b-2) 前記ステップ(b-1)で一つかそれ以上の得られる
    オペコードが共通していると判定されると、一つかそれ
    以上の共通オペコードを選択してそれを考慮しているオ
    ペレーションに割り当てる一方、考慮しているオペレー
    ションを指定しうる各外部及び内部フォーマットの組か
    ら前記選択されたオペコードを除去するステップとから
    なる命令符号化方法。
  24. 【請求項２４】 請求項２３に記載の方法であって、前
    記ステップ(b)の各反復が、 (b-3) 前記ステップ(b-1)で共通するオペコードが、考
    慮しているオペレーションを指定しうる全ての外部及び
    内部フォーマットの組にないと判定されると、全ての割
    り当てたオペコードを無にしてステップ(c)を行うステ
    ップを更に備えてなる命令符号化方法。
  25. 【請求項２５】 請求項１６から２４までの何れか一項
    に記載の方法であって、 (ｄ) 全てのオペレーションに、前記有効数のビットを
    有する前記得られるオペコードの一つを割り当てた後、
    その有効数が、特有のオペコードで外部フォーマットの
    指定しうる各オペレーションを行うのに必要なビットの
    最小数よりも大きいかどうかを各外部フォーマットごと
    に判定し、もしそうであれば、その外部フォーマットの
    割り当てたオペコードを判定したビットの最小数に制限
    するステップを更に設けてなる命令符号化方法。
  26. 【請求項２６】 請求項２５に記載の方法であって、前
    記ステップ(d)が、(d-1) 各外部フォーマットの割り当
    てた全てのオペコードに対する最大長共通接頭値がもし
    あれば、それをその外部フォーマットごとに識別するス
    テップと、(d-2) その外部フォーマットの割り当てた
    全てのオペコードから識別した共通接頭値を除去するス
    テップと、(d-3) その外部フォーマットのオペコード
    ビットで指定しうるオペコードを内部フォーマットのオ
    ペコードで指定されたオペコードに翻訳して、マッピン
    グファンクションで識別した共通接頭値を前記翻訳中に
    外部フォーマットのオペコードビットに付するように、
    各マッピングファンクションを調整するステップとから
    なる命令符号化方法。
  27. 【請求項２７】 請求項１６から２６までの何れか一項
    に記載の方法であって、前記ステップ(c)において外部
    ないし内部フォーマットの一つの有効オペコードビット
    の数が制約パラメータであると判定されると、そのフォ
    ーマットの有効オペコードビットの数を増加するように
    なっていることよりなる命令符号化方法。
  28. 【請求項２８】 請求項１６から１７までの何れか一項
    に記載の方法であって、該方法が電子データ処理手段に
    より行われることよりなる命令符号化方法。
  29. 【請求項２９】 それが実行されると、二つかそれ以上
    の外部命令フォーマットと一つかそれ以上の内部命令フ
    ォーマットとを有するプロセッサのための命令を符号化
    するコンピュータプログラムを記録した記録媒体であっ
    て、 (ａ) 各外部及び内部フォーマットでの複数の有効オペ
    コードと、それぞれが、前記外部フォーマットの一つの
    前記オペコードビットにより指定されるオペコードを、
    前記内部フォーマットの少なくとも一つの前記オペコー
    ドビットにより指定されるオペコードに翻訳する一組の
    マッピングファンクションとを含む初期符号化パラメー
    タを選択し、 (ｂ) オペレーションが指定できる各外部及び内部フォ
    ーマットでの他のそれぞれのオペレーションに割り当て
    るオペコードとは別のオペコードを、プロセッサが実行
    しうる各オペレーションに割り当て、 (ｃ) 前記(ｂ)において前記オペレーションのそれぞれ
    に対する各指定可能なフォーマットで割当てに使えるオ
    ペコードがない場合、前記符号化パラメータのどれが前
    記(ｂ)での割当てを制約しているかを判定し、制約して
    いるパラメータを解放して前記(ｂ)を繰り返すようにな
    っており、 前記(ｂ)で割り当てたオペコードは、該当する各マッピ
    ングファンクションでオペレーションに割り当てた外部
    フォーマットの斯かるオペコードを、当該オペレーショ
    ンに割り当てた外部フォーマットの斯かるオペコードに
    翻訳して、オペレーションに割り当てた全ての内部フォ
    ーマットのオペコードが同じ有効オペコードビットを有
    する前記コンピュータプログラムを記録した記録媒体。
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