JP2002139999A - 暗号鍵生成回路 - Google Patents

暗号鍵生成回路

Info

Publication number
JP2002139999A
JP2002139999A JP2000334013A JP2000334013A JP2002139999A JP 2002139999 A JP2002139999 A JP 2002139999A JP 2000334013 A JP2000334013 A JP 2000334013A JP 2000334013 A JP2000334013 A JP 2000334013A JP 2002139999 A JP2002139999 A JP 2002139999A
Authority
JP
Japan
Prior art keywords
bit
byte
circuit
round
bytes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000334013A
Other languages
English (en)
Other versions
JP3770584B2 (ja
Inventor
Masayuki Ezawa
正幸 江澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2000334013A priority Critical patent/JP3770584B2/ja
Priority to EP01125898A priority patent/EP1202488B1/en
Priority to DE60128309T priority patent/DE60128309T2/de
Priority to KR10-2001-0067705A priority patent/KR100442913B1/ko
Priority to US09/984,924 priority patent/US7039186B2/en
Priority to CNB01143175XA priority patent/CN1231013C/zh
Publication of JP2002139999A publication Critical patent/JP2002139999A/ja
Application granted granted Critical
Publication of JP3770584B2 publication Critical patent/JP3770584B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
    • H04L2209/122—Hardware reduction or efficient architectures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/24—Key scheduling, i.e. generating round keys or sub-keys for block encryption

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Storage Device Security (AREA)

Abstract

(57)【要約】 【課題】 暗号アルゴリズムＳＡＦＥＲ＋においてラウ
ンドサブキーを小さな回路規模で生成することができる
暗号鍵生成回路を提供する。 【解決手段】 暗号キーをバイト単位に分け、全バイト
の同一位置ビットの排他的論理和を計算する回路９と、
ラウンドサブキーの元になるデータを格納する内部レジ
スタ１０と、内部レジスタのデータを２バイト単位でロ
ーテートすると共にバイト内で３ビットローテートする
回路２１と、バイアス値を決定するバイアステーブル１
８と、バイアス値を加算する２個の加算回路１５とを備
え、２バイト／３ビットローテート回路２１を用いて内
部レジスタ１０のデータをローテートし、下位側から１
６ビットの値をラウンドサブキーの元になる値として使
用して、１サブラウンドに１２８ビットのラウンドサブ
キーを下位側から順に１６ビットずつ出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、情報の暗号化を行
うために用いられる回路であって、特に、ＳＡＦＥＲ＋
アルゴリズムにおいてラウンドサブキーを小さな回路規
模で生成することが可能な暗号鍵生成回路に関する。
【０００２】
【従来の技術】情報の暗号化を行うためのアルゴリズム
として、米国Ｃｙｌｉｎｋ Ｃｏｒｐ．のＳＡＦＥＲ＋
（アルゴリズム名）が公開されている。このアルゴリズ
ムは、図２０に示すように、暗号化される前の１２８ビ
ットのデータ（平文）を入力し、これを１２８ビット、
１９２ビットおよび２５６ビットのいずれかのビット長
の暗号化キーを用いて暗号化して、１２８ビットの暗号
文を得るものである。
【０００３】ＳＡＦＥＲ＋アルゴリズム１は、暗号キー
が１２８ビットのときに１７個、１９２ビットのときに
２５個、２５６ビットのときには３３個のラウンドサブ
キーを生成するラウンドサブキー生成回路２と、このラ
ウンドサブキー生成回路２で生成されたラウンドサブキ
ーを使用して平文を暗号文化する暗号化回路３とから構
成されている。
【０００４】このアルゴリズムの中では、計算過程がラ
ウンドと称される段階に分けられ、そのラウンド数は、
暗号キーが１２８ビットのときに８、１９２ビットのと
きには１２、２５６ビットのときには１６と規定されて
いる。さらに、１ラウンドは２つのサブラウンドに分け
られ、最終ラウンドのみ３サブラウンドに分けられてい
る。従って、サブラウンド数は、暗号キーが１２８ビッ
トのときに１７、１９２ビットのときには２５、２５６
ビットのときには３３となる。そして、ラウンドサブキ
ーは、サブラウンド毎に１２８ビット生成される。
【０００５】ラウンドサブキーを生成するアルゴリズム
について、１２８ビットの場合を図２１に、１９２ビッ
トの場合を図２２に、２５６ビットの場合を図２３に示
す。以下では、本発明に関連するこれらのアルゴリズム
の内、１２８ビットの場合について説明する。
【０００６】１２８ビットの暗号キーからＫ1〜Ｋ17の
１７個のラウンドサブキーを生成するアルゴリズムは、
図２１に示すような手順で行われる。この図では、入力
された１２８ビットの暗号キーを、８ビット毎にまとめ
た四角で１〜１６として示している。この１２８ビット
のうち、最下位バイトは１と記した四角に、最上位バイ
トは１６と記した四角に割り当てられる。また、１２８
ビットのうち、最下位ビットは１と記した最下位バイト
の中の最下位ビットに、最上位ビットは１６と記した最
上位バイトの中の最上位ビットに割り当てられる。１番
目のサブラウンドのラウンドサブキーＫ1としては、こ
の暗号キーがそのまま出力される。
【０００７】２番目のサブラウンドのラウンドサブキー
Ｋ2以降の生成には、１７バイト目として、入力された
１６バイトをバイト単位に分け、全てのバイトにおいて
同一位置にあるビットの排他的論理和を計算する排他的
論理和（図ではｘｏｒと表す）を取った値も使用する。
【０００８】最初に、１７バイトをバイト毎にその内部
で３ビットローテートする。すなわち、｛７、６、５、
４、３、２、１、０｝と並んでいるビットを｛４、３、
２、１、０、７、６、５｝と左方向に３ビットローテー
トする。そして、ｊ番目のサブラウンドのラウンドサブ
キーＫjとしては、最下位バイトにｊバイト目が割り当
てられ、以降、順番にｊ＋１バイト目、ｊ＋２バイト
目、・・・、ｊ＋１５バイト目までの１６バイトが出力
される。ここで、ｊ＋ｉの値が１７を超える部分では、
１７を引いたバイトを出力する。例えば、Ｋ15の場合に
は、最下位バイトから順に｛１５、１６、１７、１、
２、３、４、５、６、７、８、９、１０、１１、１２、
１３｝とセレクトされて出力が行われる。最後に、この
順で出力された値にバイアス値Ｂjが加えられる。バイ
アス値は、サブラウンド数ｊで決まる１２８ビットの固
定値であり、セレクトされた値と、各バイト毎に桁あふ
れを考慮しなくて良いように加算を行う。バイアス値Ｂ
jのｉバイト目をＢj［ｉ］と表すと、上述したＫ15の最
下位バイトは、内部レジスタの１５バイト目の値とＢ15
［０］を加算した値となる。なお、ここで言う桁あふれ
を考慮しなくて良いバイト毎の加算とは、加算した結果
が１バイトで表せる最大値２５５以下であればその値と
なり、２５５を超えた場合には２５６を引いた値となる
ように加算することを示す。
【０００９】以上のように、Ｋ2からＫ17までは、３ビ
ットローテート、ｊバイト目からｊ＋１５バイト目まで
の出力およびバイアス値の加算が繰り返し実行され、ラ
ウンドサブキーが生成される。
【００１０】図２２および図２３に示したように、１９
２ビットおよび２５６ビットの暗号キーからラウンドサ
ブキーを生成する場合には、保持しているバイト数が増
えることと、出力する順番として１２８ビットの場合に
はｊ＋ｉの値が１７を超えた場合に１７を引いていたの
に対して、１９２ビットの場合にはｊ＋ｉの値が２５を
超えた場合に２５を引き、２５６ビットの場合にはｊ＋
ｉの値が３３を超えた場合に３３を引くこと、が変わる
だけで、基本的な生成手順は１２８ビットの暗号キーの
場合と同じである。
【００１１】さらに、暗号化アルゴリズムとしては多数
の方法が提案および公開されており、例えば特開２００
０−３９８４０号に公開されているようなものが挙げら
れる。しかし、この公報では、キーの生成に関して具体
的な実施例までは開示されていない。また、特開平１１
−４５０４９号では、キーの生成手順が開示されている
が、本発明において取り上げているＳＡＦＥＲ＋とは異
なる暗号化アルゴリズムに関するものである。
【００１２】
【発明が解決しようとする課題】上述したようなアルゴ
リズムでラウンドサブキーを生成した場合、暗号キーが
入力されると全てのラウンドサブキーを同時に計算して
出力するための回路が非常に大規模なものになってしま
う。これは、ラウンドサブキー毎に出力するバイトの順
番を変えるためにセレクタが必要であることと、バイア
ス値を加算するための加算器が（ラウンドサブキーの数
−１）×１６個必要になることからも容易に推測され
る。図２４に示したように、ラウンドサブキーを１つず
つ出力するような構成でも、全てのラウンドサブキーを
同時に計算する場合には同様の問題がある。なお、この
図２４において、２はラウンドサブキー生成回路、９は
暗号キーの各バイトにおいて同一位置にあるビットの排
他的論理和を計算する排他的論理和回路、１０はレジス
タ、１２は３ビットローテート回路、１４は出力セレク
タ、１５は加算器、１６はバイアステーブルである。
【００１３】本発明は、このような従来技術の課題を解
決するためになされたものであり、暗号アルゴリズムＳ
ＡＦＥＲ＋においてラウンドサブキーを小さな回路規模
で生成することができる暗号鍵生成回路を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】請求項１に記載の暗号鍵
生成回路は、入力される１２８ビット、１９２ビットま
たは２５６ビットの暗号キーから、平文を暗号化する暗
号化回路において複数のサブラウンドで使用される１２
８ビットのラウンドサブキーを１７個、２５個または３
３個生成する回路であって、入力される暗号キーをバイ
ト単位に分け、全てのバイトにおいて同一位置にあるビ
ットの排他的論理和を計算する排他的論理和回路と、
（入力される暗号キーのバイト数＋１）バイトからな
り、ラウンドサブキーの元になるデータを格納する内部
レジスタと、該内部レジスタのデータをバイト単位でロ
ーテートするバイトローテート回路と、該内部レジスタ
のデータをバイト内で３ビットローテートする３ビット
ローテート回路と、入力されるサブラウンド指定信号に
よって１２８ビットのバイアス値を決定するバイアステ
ーブルと、内部レジスタから選択されたデータにバイア
ス値を加算する１６個の加算回路とを備え、該バイトロ
ーテート回路を用いて該内部レジスタのデータをローテ
ートし、下位側から１２８ビットの値をラウンドサブキ
ーの元になる値として使用して、１サブラウンドに１２
８ビットのラウンドサブキーを同時に出力しており、そ
のことにより上記目的が達成される。
【００１５】上記構成によれば、従来の回路構成のよう
に、ラウンドサブキー毎に出力するバイトの順番を変え
るために多数のセレクタを必要とせず、回路規模を縮小
することが可能である。
【００１６】請求項２に記載の暗号鍵生成回路は、入力
される１２８ビット、１９２ビットまたは２５６ビット
の暗号キーから、平文を暗号化する暗号化回路において
複数のサブラウンドで使用される１２８ビットのラウン
ドサブキーを１７個、２５個または３３個生成する回路
であって、入力される暗号キーをバイト単位に分け、全
てのバイトにおいて同一位置にあるビットの排他的論理
和を計算する排他的論理和回路と、（入力される暗号キ
ーのバイト数＋１）バイトからなり、ラウンドサブキー
の元になるデータを格納する内部レジスタと、該内部レ
ジスタのデータをバイト単位でローテートすると共にバ
イト内で３ビットローテートするバイト／３ビットロー
テート回路と、入力されるサブラウンド指定信号によっ
て１２８ビットのバイアス値を決定するバイアステーブ
ルと、内部レジスタから選択されたデータにバイアス値
を加算する１６個の加算回路とを備え、該バイト／３ビ
ットローテート回路を用いて該内部レジスタのデータを
ローテートし、下位側から１２８ビットの値をラウンド
サブキーの元になる値として使用して、１サブラウンド
に１２８ビットのラウンドサブキーを同時に出力してお
り、そのことにより上記目的が達成される。
【００１７】上記構成によれば、バイト／３ビットロー
テート回路を用いて、内部レジスタに保持されている
（入力される暗号キーのバイト数＋１）バイトの値を、
８ビット（１バイト）単位でローテートしながら同時に
３ビットローテートすることができる。よって、請求項
１に記載の本発明に比べて、処理時間を短くすると共に
回路規模をさらに縮小することが可能である。
【００１８】請求項３に記載の暗号鍵生成回路は、入力
される１２８ビット、１９２ビットまたは２５６ビット
の暗号キーから、平文を暗号化する暗号化回路において
複数のサブラウンドで使用される１２８ビットのラウン
ドサブキーを１７個、２５個または３３個生成する回路
であって、入力される暗号キーをバイト単位に分け、全
てのバイトにおいて同一位置にあるビットの排他的論理
和を計算する排他的論理和回路と、（入力される暗号キ
ーのバイト数＋１）バイトからなり、ラウンドサブキー
の元になるデータを格納する内部レジスタと、該内部レ
ジスタのデータをバイト単位でローテートするバイトロ
ーテート回路と、該内部レジスタのデータをバイト内で
３ビットローテートする３ビットローテート回路と、入
力されるサブラウンド指定信号とバイト指定信号によっ
て８ビットのバイアス値を決定するバイアステーブル
と、内部レジスタから選択されたデータにバイアス値を
加算する１個の加算回路とを備え、該バイトローテート
回路を用いて該内部レジスタのデータをローテートし、
下位側から８ビットの値をラウンドサブキーの元になる
値として使用して、１サブラウンドに１２８ビットのラ
ウンドサブキーを下位側から８ビットずつ出力してお
り、そのことにより上記目的が達成される。
【００１９】上記構成によれば、１つのラウンドサブキ
ーを８ビット毎に分割して出力し、バイアステーブルか
らサブラウンド数とバイトを指定する信号により決定さ
れる８ビットの値を出力する。よって、一度に加算され
るバイアス値が１バイトとなり、１６個必要であった加
算器が１個で済むため、請求項１に記載の本発明に比べ
て、回路規模をさらに縮小することが可能である。
【００２０】請求項４に記載の暗号鍵生成回路は、入力
される１２８ビット、１９２ビットまたは２５６ビット
の暗号キーから、平文を暗号化する暗号化回路において
複数のサブラウンドで使用される１２８ビットのラウン
ドサブキーを１７個、２５個または３３個生成する回路
であって、入力される暗号キーをバイト単位に分け、全
てのバイトにおいて同一位置にあるビットの排他的論理
和を計算する排他的論理和回路と、（入力される暗号キ
ーのバイト数＋１）バイトからなり、ラウンドサブキー
の元になるデータを格納する内部レジスタと、該内部レ
ジスタのデータをバイト単位でローテートすると共にバ
イトローテートの１箇所においてバイト内で３ビットロ
ーテートするバイト／３ビットローテート回路と、入力
されるサブラウンド指定信号とバイト指定信号によって
８ビットのバイアス値を決定するバイアステーブルと、
内部レジスタから選択されたデータにバイアス値を加算
する１個の加算回路とを備え、該バイト／３ビットロー
テート回路を用いて該内部レジスタのデータをローテー
トし、下位側から８ビットの値をラウンドサブキーの元
になる値として使用して、１サブラウンドに１２８ビッ
トのラウンドサブキーを下位側から８ビットずつ出力し
ており、そのことにより上記目的が達成される。
【００２１】上記構成によれば、バイト／３ビットロー
テート回路を用いて、内部レジスタに保持されている
（入力される暗号キーのバイト数＋１）バイトの値を、
８ビット（１バイト）単位でローテートしながら同時に
その中の１箇所で３ビットローテートすることができ
る。よって、請求項３に記載の本発明に比べて、処理時
間を短くすると共に回路規模をさらに縮小することが可
能である。
【００２２】請求項５に記載の暗号鍵生成回路は、入力
される１２８ビット、１９２ビットまたは２５６ビット
の暗号キーから、平文を暗号化する暗号化回路において
複数のサブラウンドで使用される１２８ビットのラウン
ドサブキーを１７個、２５個または３３個生成する回路
であって、入力される暗号キーをバイト単位に分け、全
てのバイトにおいて同一位置にあるビットの排他的論理
和を計算する排他的論理和回路と、（入力される暗号キ
ーのバイト数＋１）バイトからなり、ラウンドサブキー
の元になるデータを格納する内部レジスタと、 該内部
レジスタのデータを２バイト単位でローテートする２バ
イトローテート回路と、該内部レジスタのデータをバイ
ト内で３ビットローテートする３ビットローテート回路
と、入力されるサブラウンド指定信号とバイト指定信号
によって１６ビットのバイアス値を決定するバイアステ
ーブルと、内部レジスタから選択されたデータにバイア
ス値を加算する２個の加算回路とを備え、該２バイトロ
ーテート回路を用いて該内部レジスタのデータをローテ
ートし、下位側から１６ビットの値をラウンドサブキー
の元になる値として使用して、１サブラウンドに１２８
ビットのラウンドサブキーを下位側から１６ビットずつ
出力しており、そのことにより上記目的が達成される。
【００２３】上記構成によれば、１つのラウンドサブキ
ーを１６ビット毎に分割して出力し、バイアステーブル
からサブラウンド数とバイトを指定する信号により決定
される１６ビットの値を出力する。よって、一度に加算
されるバイアス値が２バイトとなり、１６個必要であっ
た加算器が２個で済むため、請求項１に記載の本発明に
比べて、回路規模をさらに縮小することが可能である。
【００２４】請求項６に記載の暗号鍵生成回路は、入力
される１２８ビット、１９２ビットまたは２５６ビット
の暗号キーから、平文を暗号化する暗号化回路において
複数のサブラウンドで使用される１２８ビットのラウン
ドサブキーを１７個、２５個または３３個生成する回路
であって、入力される暗号キーをバイト単位に分け、全
てのバイトにおいて同一位置にあるビットの排他的論理
和を計算する排他的論理和回路と、（入力される暗号キ
ーのバイト数＋１）バイトからなり、ラウンドサブキー
の元になるデータを格納する内部レジスタと、該内部レ
ジスタのデータを２バイト単位でローテートすると共に
２バイトローテートの２箇所においてバイト内で３ビッ
トローテートする２バイト／３ビットローテート回路
と、入力されるサブラウンド指定信号とバイト指定信号
によって１６ビットのバイアス値を決定するバイアステ
ーブルと、内部レジスタから選択されたデータにバイア
ス値を加算する２個の加算回路とを備え、該２バイト／
３ビットローテート回路を用いて該内部レジスタのデー
タをローテートし、下位側から１６ビットの値をラウン
ドサブキーの元になる値として使用して、１サブラウン
ドに１２８ビットのラウンドサブキーを下位側から１６
ビットずつ出力しており、そのことにより上記目的が達
成される。
【００２５】上記構成によれば、２バイト／３ビットロ
ーテート回路を用いて、内部レジスタに保持されている
（入力される暗号キーのバイト数＋１）バイトの値を、
１６ビット（２バイト）単位でローテートしながら同時
にその中の２箇所で３ビットローテートすることができ
る。よって、請求項５に記載の本発明に比べて、処理時
間を短くすると共に回路規模をさらに縮小することが可
能である。
【００２６】請求項７に記載の暗号鍵生成回路は、入力
される１２８ビット、１９２ビットまたは２５６ビット
の暗号キーから、平文を暗号化する暗号化回路において
複数のサブラウンドで使用される１２８ビットのラウン
ドサブキーを１７個、２５個または３３個生成する回路
であって、入力される暗号キーをバイト単位に分け、全
てのバイトにおいて同一位置にあるビットの排他的論理
和を計算する排他的論理和回路と、（入力される暗号キ
ーのバイト数＋１）バイトからなり、ラウンドサブキー
の元になるデータを格納する内部レジスタと、該内部レ
ジスタのデータをｍ（但し、ｍは暗号キーのビット数を
バイト表現にしたものの約数）バイト単位でローテート
するｍバイトローテート回路と、該内部レジスタのデー
タをバイト内で３ビットローテートする３ビットローテ
ート回路と、入力されるサブラウンド指定信号とバイト
指定信号によって８×ｍビットのバイアス値を決定する
バイアステーブルと、内部レジスタから選択されたデー
タにバイアス値を加算するｍ個の加算回路とを備え、該
ｍバイトローテート回路を用いて該内部レジスタのデー
タをローテートし、下位側から８×ｍビットの値をラウ
ンドサブキーの元になる値として使用して、１サブラウ
ンドに１２８ビットのラウンドサブキーを下位側から順
に８×ｍビットずつ出力しており、そのことにより上記
目的が達成される。
【００２７】上記構成によれば、従来の回路構成のよう
に、ラウンドサブキー毎に出力するバイトの順番を変え
るために多数のセレクタを必要とせず、回路規模を縮小
することが可能である。また、上記構成によれば、１つ
のラウンドサブキーを８×ｍビット毎に分割して出力
し、バイアステーブルからサブラウンド数とバイトを指
定する信号により決定される８×ｍビットの値を出力す
る。これによって、一度に加算されるバイアス値が８×
ｍバイトとなり、加算器がｍ個で済むため、回路規模を
縮小することが可能である。
【００２８】請求項８に記載の暗号鍵生成回路は、入力
される１２８ビット、１９２ビットまたは２５６ビット
の暗号キーから、平文を暗号化する暗号化回路において
複数のサブラウンドで使用される１２８ビットのラウン
ドサブキーを１７個、２５個または３３個生成する回路
であって、入力される暗号キーをバイト単位に分け、全
てのバイトにおいて同一位置にあるビットの排他的論理
和を計算する排他的論理和回路と、（入力される暗号キ
ーのバイト数＋１）バイトからなり、ラウンドサブキー
の元になるデータを格納する内部レジスタと、該内部レ
ジスタのデータをｍ（但し、ｍは暗号キーのビット数を
バイト表現にしたものの約数）バイト単位でローテート
すると共にｍバイトローテートのｍ箇所においてバイト
内で３ビットローテートするｍバイト／３ビットローテ
ート回路と、入力されるサブラウンド指定信号とバイト
指定信号によって８×ｍビットのバイアス値を決定する
バイアステーブルと、内部レジスタから選択されたデー
タにバイアス値を加算するｍ個の加算回路とを備え、該
ｍバイト／３ビットローテート回路を用いて該内部レジ
スタのデータをローテートし、下位側から８×ｍビット
の値をラウンドサブキーの元になる値として使用して、
１サブラウンドに１２８ビットのラウンドサブキーを下
位側から順に８×ｍビットずつ出力しており、そのこと
により上記目的が達成される。
【００２９】上記構成によれば、ｍバイト／３ビットロ
ーテート回路を用いて、内部レジスタに保持されている
（入力される暗号キーのバイト数＋１）バイトの値を、
８×ｍビット（ｍバイト）単位でローテートしながら同
時にその中のｍ箇所で３ビットローテートすることがで
きる。よって、請求項７に記載の本発明に比べて、処理
時間を短くすると共に回路規模をさらに縮小することが
可能である。
【００３０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。
【００３１】（実施形態１）図１は本実施形態の暗号鍵
生成回路の構成を示すブロック図である。この回路は、
ラウンドサブキー生成回路として、暗号化アルゴリズム
ＳＡＦＥＲ＋に組み込まれるものである。
【００３２】このラウンドサブキー生成回路２は、排他
的論理和回路９と、内部レジスタ１０と、バイトローテ
ート回路１１と、３ビットローテート回路１２と、バイ
アステーブル１６と、１６個の加算回路（加算器）１５
とを備えている。
【００３３】排他的論理和回路９は、入力される暗号キ
ーをバイト単位（８ビットずつ）に分けて、全てのバイ
トにおいて同一位置にあるビットの排他的論理和を計算
し、１バイトの値を出力する回路である。
【００３４】内部レジスタ１０は、（入力される暗号キ
ーのバイト数＋１）バイトからなり、ラウンドサブキー
の元になるデータを格納するレジスタであり、入力され
た暗号キーやバイトローテートされた値、３ビットロー
テートされた値を保持する。
【００３５】バイトローテート回路１１は、内部レジス
タ１０に保持されている（入力される暗号キーのバイト
＋１）バイトの値を、バイト（８ビット）単位でローテ
ートするための回路である。このバイトローテート回路
１１は、基本的には配線とセレクタで構成される。
【００３６】図２（ａ）に、１７バイトをバイトローテ
ートさせる手順を示す。この図において、四角１つが内
部レジスタの１バイトを表わし、そこに記された数値は
その内部レジスタが保持する値が何バイト目の値である
かを示す。図中の上の状態がバイトローテートを実行す
る前の内部レジスタの状態であり、四角内の数値が左か
ら順に並んだ初期状態である。そして、図中の下の状態
がバイトローテートを実行した後の状態であり、四角内
の数値と矢印で示すように、１７バイト目の値を１６バ
イト目に、１６バイト目の値を１５バイト目に、・・
・、２バイト目の値を１バイト目に、そして、１バイト
目の値を１７バイト目に移動させている。
【００３７】図２（ａ）にはバイト単位の状態を図示し
たが、図２（ｂ）に、これをビット毎にばらしたものを
示す。この図においては、四角１つが内部レジスタの１
ビットを表わし、そこに記された数値はその内部レジス
タが０から１３５ビットの内の何ビット目の値であるか
を示す。一番左の縦の列の０ビット目から７ビット目が
図２（ａ）の一番左の四角１つ（１バイト）に相当し、
左から２番目の縦の列の８ビット目から１５ビット目が
図２（ａ）の左から２番目の四角１つ（１バイト）に相
当する。そして、レジスタ間に図示したような配線を設
けることにより、８ビット目の値を０ビット目に、・・
・、０ビット目の値を１２８ビット目に移動させるバイ
トローテートを行うことができる。
【００３８】この図２においては、信号の流れを分かり
やすくするために配線だけを示しているが、実際のバイ
トローテート回路には各配線上にセレクタが１段ずつ設
けられ、バイトローテート時の値とそれ以外の処理の場
合の値を切り替えて、どちらの値を内部レジスタに保持
させるかを選択できるように構成される。
【００３９】３ビットローテート回路１２は、内部レジ
スタ１０に保持されている（入力される暗号キーのバイ
ト＋１）バイトの値を、各バイト内で３ビット左にロー
テートするための回路である。例えば｛７、６、５、
４、３、２、１、０｝と並んでいるビットを｛４、３、
２、１、０、７、６、５｝というように左方向に３ビッ
トローテートする。
【００４０】この３ビットローテート回路１２の構成を
図３に示す。この３ビットローテート回路１２も、基本
的には配線とセレクタで構成される。この図において、
右側の縦の列にある四角は内部レジスタの任意の１バイ
ト分（８ビット）を取り出したものであり、四角１つが
内部レジスタの１ビットに相当する。左側の縦の列にあ
る長方形はセレクタであり、３ビットローテート時の値
とそれ以外の処理の場合の値を切り替えて、どちらの値
を内部レジスタに保持させるかを選択する。３ビットロ
ーテート時の動作は、７ビット目の値を２ビット目に、
６ビット目の値を１ビット目に、５ビット目の値を０ビ
ット目に、４ビット目の値を７ビット目に、３ビット目
の値を６ビット目に、２ビット目の値を５ビット目に、
１ビット目の値を４ビット目に、そして、０ビット目の
値を３ビット目に移動させることにより実現している。
【００４１】バイアステーブル１６は、サブラウンド信
号によって決定されるバイアス値と称される固定値１２
８ビットを与える回路である。
【００４２】加算器１５は、内部レジスタ１０に保存さ
れている値とバイアス値を８ビットずつ、桁上がり無し
で加算するための回路であり、１６バイト（１２８ビッ
ト）分の計算を行うため、１６個の加算回路１５が必要
である。
【００４３】以下に、このラウンドサブキー生成回路の
動作について説明する。入力される暗号キーのビット数
で処理動作が異なるが、基本となる部分は同一であるの
で、ここでは図１と図４を用いて１２８ビットの暗号キ
ーが入力された場合について、説明する。
【００４４】本実施形態のラウンドサブキー生成回路
は、図２４に示した従来の回路のうち、出力セレクタ１
４を削減することにより回路規模を縮小するものであ
る。このために、図１に示すバイトローテート回路１１
を設けている。
【００４５】図４は、本実施形態のラウンドサブキー生
成回路における内部レジスタ１０の状態を時系列的に表
したものである。この図において、四角１つが内部レジ
スタの１バイトを表わし、そこに記された数値は入力さ
れた暗号キーにおいて何バイト目の値であったかを示
す。
【００４６】内部レジスタは、まず、時刻ｔ1におい
て、入力された１２８ビット（１６バイト）の暗号キー
を保持する。このとき、入力された暗号キー１６バイト
において同一位置にあるビットの値の排他的論理和を計
算し、１７バイト目の値とする。例えば０ビット目の場
合には、１６バイト全ての０ビット目の値の排他的論理
和を計算し、１７バイト目の０ビットの値とする。それ
と同時に、Ｋ1を出力する（このときには、下位側から
１６バイトが加算器１５に出力される。なお、この値
は、ローテートされる前のものであるので、入力された
暗号キーの値そのままである）。
【００４７】次に、時刻ｔ2において、バイトローテー
トを実行する。これにより、図４に示すように、１バイ
トずつ左にローテートが行われ、最下位バイトであった
値が最上位バイトに移動する。
【００４８】次に、時刻ｔ3では、バイト毎の内部で３
ビットのローテートを実行し、Ｋ2を出力する。このと
き、図４に示すように、最下位バイトに元々の２バイト
目が、その次に３バイト目が配置され、内部レジスタの
左から１６バイト分に保存されているバイトの順序は、
図２１に示したＫ2を出力するときの順序に一致してお
り、出力の順をセレクトする必要が無くなっている。
【００４９】次に、時刻ｔ4においてバイトローテート
を実行し、時刻ｔ5においてバイト毎の内部で３ビット
のローテートを実行して、Ｋ3を出力する。このときに
も、内部レジスタの左から１６バイト分に保存されてい
るバイトの順序は、図２１に示したＫ3を出力するとき
の順序に一致しており、出力の順をセレクトする必要が
無くなっている。
【００５０】以下、同様にバイトローテートと３ビット
ローテートを行うことにより、出力セレクタを用いるこ
となく、Ｋ1からＫ17の所望のラウンドサブキーを得る
ことができる。入力された暗号キーが１９２ビットの場
合、および２５６ビットの場合についても、同様の手順
で所望のラウンドサブキーを得ることが可能である。
【００５１】図２４に示した従来の回路では、ラウンド
サブキーの１ビットを出力する際に、内部レジスタの値
を出力セレクタでセレクトする必要がある。このセレク
トは入力された暗号キーが１２８ビットの場合には１７
ビットから、入力された暗号キーが１９２ビットの場合
には２５ビットから、入力された暗号キーが２５６ビッ
トの場合には３３ビットから、１ビットを選択すること
になり、これをラウンドサブキーの１２８ビット分に対
して行うため、非常に大きな出力セレクト回路が必要で
あった。
【００５２】これに対して、本実施形態では、図１に示
すように、内部レジスタの内容をローテートするため
に、レジスタの値をバイト毎にローテートする配線とセ
レクタを用意するだけで、所望のラウンドサブキーを出
力することができるため、回路規模を小規模化すること
が可能となる。
【００５３】（実施形態２）図５は本実施形態の暗号鍵
生成回路の構成を示すブロック図である。この回路は、
ラウンドサブキー生成回路として、暗号化アルゴリズム
ＳＡＦＥＲ＋に組み込まれるものである。
【００５４】このラウンドサブキー生成回路２は、排他
的論理和回路９と、内部レジスタ１０と、バイト／３ビ
ットローテート回路１３と、バイアステーブル１６と、
１６個の加算回路（加算器）１５とを備えている。
【００５５】本実施形態のラウンドサブキー生成回路
は、実施形態１の回路に比べて、バイトローテートと３
ビットローテートを同時に処理することにより、処理時
間を短くし、かつ、回路規模を縮小するためのものであ
る。このために、図５に示すバイト／３ビットローテー
ト回路１３を設けている。
【００５６】バイト／３ビットローテート回路１３は、
内部レジスタ１０に保持されている（入力される暗号キ
ーのバイト＋１）バイトの値を、バイト（８ビット）単
位でローテートしながら、同時に各バイト内で３ビット
左にローテートするための回路である。実施形態１で
は、バイト単位のローテートを行う際に例えば７ビット
の値を同じ７ビットの位置に移動させていたが、本実施
形態では図６に示すように、３ビットローテートさせて
２ビットの位置に移動させている。このようなビットの
移動を行うことにより、バイトローテートと３ビットロ
ーテートを同時に処理することが可能となる。
【００５７】このバイト／３ビットローテート回路１３
は、図２に示したバイトローテート回路と図３に示した
３ビットローテート回路を組み合わせたものであり、図
７に示すように構成される。この図においては、信号の
流れを分かりやすくするために配線だけを示している
が、実際のバイト／３ビットローテート回路１３には各
配線上にセレクタが１段ずつ設けられ、バイト／３ビッ
トローテート時の値とそれ以外の処理の場合の値を切り
替えて、どちらの値を内部レジスタに保持させるかを選
択できるように構成される。
【００５８】以下に、このラウンドサブキー生成回路の
動作について説明する。入力される暗号キーのビット数
で処理動作が異なるが、基本となる部分は同一であるの
で、ここでは図５と図８を用いて１２８ビットの暗号キ
ーが入力された場合について、説明する。
【００５９】図８は、本実施形態のラウンドサブキー生
成回路における内部レジスタ１０の状態を時系列的に表
したものである。
【００６０】内部レジスタは、まず、時刻ｔ1におい
て、入力された１２８ビット（１６バイト）の暗号キー
を保持する。このとき、入力された暗号キー１６バイト
において同一位置にあるビットの値の排他的論理和を計
算し、１７バイト目の値とする。それと同時に、Ｋ1を
出力する。
【００６１】次に、時刻ｔ2において、バイトローテー
トと３ビットローテートを同時に実行し、Ｋ2を出力す
る。これにより、図４に示したｔ2とｔ3の処理が同時に
実行されるので、１サブラウンド毎に１ステップ分ずつ
処理時間が短くなる。
【００６２】以下、同様にバイトローテートと３ビット
ローテートを同時に行うことにより、Ｋ1からＫ17の所
望のラウンドサブキーを得ることができる。入力された
暗号キーが１９２ビットの場合、および２５６ビットの
場合についても、同様の手順で所望のラウンドサブキー
を得ることが可能である。
【００６３】実施形態１では３３ステップで処理できて
いたのに対して、本実施形態では１７ステップで処理可
能である。また、回路規模の面では、実施形態１におい
てバイトローテート回路、８ビットローテート回路に各
々入っていたセレクタが共通化されるので、実施形態１
の回路と比較してセレクタの数を半分にすることができ
る。
【００６４】（実施形態３）図９は本実施形態の暗号鍵
生成回路の構成を示すブロック図である。この回路は、
ラウンドサブキー生成回路として、暗号化アルゴリズム
ＳＡＦＥＲ＋に組み込まれるものである。
【００６５】このラウンドサブキー生成回路２は、排他
的論理和回路９と、内部レジスタ１０と、バイトローテ
ート回路１１と、３ビットローテート回路１２と、バイ
アステーブル１７と、１個の加算回路１５とを備えてい
る。
【００６６】本実施形態のラウンドサブキー生成回路
は、実施形態１の回路とラウンドサブキーをサブラウン
ド毎に出力する点は同じである。しかし、実施形態１の
回路では１２８ビットのラウンドサブキーを１２８ビッ
ト同時に出力していたのに対して、本実施形態では１つ
のラウンドサブキーを８ビット毎に分割して出力する
点、およびバイアステーブルからサブラウンド数とバイ
トを指定する信号により決定される８ビットの値を出力
する点が異なっている。これにより、一度に加算される
バイアス値が１バイトとなり、１６個必要であった加算
器１５が１つで済むため、回路規模をさらに縮小するこ
とが可能である。
【００６７】以下に、このラウンドサブキー生成回路の
動作について説明する。入力される暗号キーのビット数
で処理動作が異なるが、基本となる部分は同一であるの
で、ここでは図９と図１０を用いて１２８ビットの暗号
キーが入力された場合について、説明する。
【００６８】本実施形態のラウンドサブキー生成回路
は、図２４に示した従来の回路のうち、出力セレクタ１
４と加算器１５を削減することにより回路規模を縮小す
るものである。このために、図９に示すバイトローテー
ト回路１１を設けている。さらに、実施形態１の回路で
は、内部レジスタの値を１６バイト同時に出力していた
が、本実施形態では内部レジスタの最下位バイトのみを
出力する。
【００６９】図１０は、本実施形態のラウンドサブキー
生成回路における内部レジスタ１０の状態を時系列的に
表したものである。この図において、四角１つが内部レ
ジスタの１バイトを表わし、そこに記された数値は入力
された暗号キーにおいて何バイト目の値であったかを示
す。また、ラウンドサブキーの出力において、Ｋ
j［ｉ］は１２８ビットあるＫjのｉバイト目を出力する
ことを示す。
【００７０】内部レジスタは、まず、時刻ｔ1におい
て、入力された１２８ビット（１６バイト）の暗号キー
を保持する。このとき、入力された暗号キー１６バイト
において同一位置にあるビットの値の排他的論理和を計
算し、１７バイト目の値とする。それと同時に、内部レ
ジスタの最下位バイトに保持される値を出力する。この
場合には、Ｋ1の１バイト目であるＫ1［１］を出力す
る。
【００７１】次に、時刻ｔ2において、バイトローテー
トを実行する。これにより、図１０に示すように、１バ
イトずつ左にローテートが行われ、最下位バイトであっ
た値が最上位バイトに移動する。そして、内部レジスタ
の最下位バイトの値となったＫ1［２］を出力する。
【００７２】これを時刻ｔ16まで繰り返すことにより、
Ｋ1が下位のバイトから順に出力され、１２８ビット全
ての値が出力される。
【００７３】次に、時刻ｔ17から時刻ｔ19までは、バイ
トローテートのみを行い、次のサブラウンドの１バイト
目の値が内部レジスタの最下位バイトの位置に来るよう
に調整を行う。
【００７４】次に、時刻ｔ20では、内部レジスタの全て
の値に対して、バイト毎の内部で３ビットのローテート
を実行し、これによりＫ2を出力する準備が完了する。
それと同時に、Ｋ2［１］を出力する。
【００７５】以下、同様にバイトローテートと３ビット
ローテートを行うことにより、出力セレクタを用いるこ
となく、Ｋ1からＫ17の所望のラウンドサブキーにおけ
る所望のバイト位置の値を得ることができる。
【００７６】一方、バイアス値を加算する際には、１ス
テップで出力される内部レジスタの値が１バイトとなる
ので、バイアステーブル１７から、サブラウンド数を指
定するサブラウンド信号とバイト信号で決められる１バ
イトのバイアス値を出力する構成とする必要がある。な
お、バイト信号は、内部レジスタの最下位バイトがラウ
ンドサブキーの何バイト目の値であるかを示す信号であ
る。
【００７７】入力された暗号キーが１９２ビットの場
合、および２５６ビットの場合についても、同様の手順
で所望のラウンドサブキーにおける所望のバイト位置の
値を得ることが可能である。
【００７８】（実施形態４）図１１は本実施形態の暗号
鍵生成回路の構成を示すブロック図である。この回路
は、ラウンドサブキー生成回路として、暗号化アルゴリ
ズムＳＡＦＥＲ＋に組み込まれるものである。
【００７９】このラウンドサブキー生成回路２は、排他
的論理和回路９と、内部レジスタ１０と、バイト／３ビ
ットローテート回路１９と、バイアステーブル１７と、
１個の加算回路１５とを備えている。
【００８０】本実施形態のラウンドサブキー生成回路
は、実施形態３の回路に比べて、バイトローテートと３
ビットローテートを同時に処理することにより、処理時
間を短くし、かつ、回路規模を縮小するためのものであ
る。このために、図１１に示すバイト／３ビットローテ
ート回路１９を設けている。
【００８１】バイト／３ビットローテート回路１９は、
バイトローテート回路の最下位バイトから最上位バイト
にバイトシフトする部分の１箇所にのみ、図６に示した
ようにバイト内で３ビットローテートする回路を組み込
んだものである。この回路を用いてローテートを行う
と、通常はｊ＋１バイト目に保存されていた値がｊバイ
ト目に移動してくるが、１バイト目に保存されていた値
のみ、３ビットローテートされて最上位バイトに移動す
る。また、このバイト／３ビットローテート回路１９
は、１バイト目の値をそのまま最上位バイトに移動させ
ることも可能であり、実施形態３のバイトローテート回
路１１と同様の機能も有している。
【００８２】このバイト／３ビットローテート回路１９
は、図１２に示すように構成され、図２の構成とほぼ同
様であるが、それに加えて、最下位バイトから最上位バ
イトへのローテートの箇所に３ビットローテートする場
合としない場合とを切り替えるための配線、およびセレ
クタ（図に長方形で示す）が設けられる。これにより、
最下位バイトから最上位バイトへのローテート時に、単
純にバイトローテートのみを行うか、またはバイトロー
テートと同時に３ビットローテートを行うかを切り替え
ることが可能となる。単純にバイトローテートする場合
には、実施形態３のバイトローテート回路１１と同等の
機能となる。
【００８３】この図においては、信号の流れを分かりや
すくするために配線だけを示しているが、実際のバイト
／３ビットローテート回路１９には各レジスタのデータ
入力の直前にセレクタが１段ずつ設けられ、バイト／３
ビットローテート時の値とそれ以外の処理の場合の値を
切り替えて、どちらの値を内部レジスタに保持させるか
を選択できるように構成される。
【００８４】以下に、このラウンドサブキー生成回路の
動作について説明する。入力される暗号キーのビット数
で処理動作が異なるが、基本となる部分は同一であるの
で、ここでは図１１と図１３を用いて１２８ビットの暗
号キーが入力された場合について、説明する。
【００８５】本実施形態のラウンドサブキー生成回路
は、図２４に示した従来の回路のうち、出力セレクタ１
４と加算器１５を削減することにより回路規模を縮小す
るものである。このために、図１１に示すバイトローテ
ートとローテートの１箇所で３ビットローテートを同時
に行うバイト／３ビットローテート回路１９を設けてい
る。このラウンドサブキー生成回路は、実施形態３の回
路と同様に、内部レジスタの最下位バイトのみを出力す
る。
【００８６】図１３は、本実施形態のラウンドサブキー
生成回路における内部レジスタ１０の状態を時系列的に
表したものである。この図において、四角１つが内部レ
ジスタの１バイトを表わし、そこに記された数値は入力
された暗号キーにおいて何バイト目の値であったかを示
す。また、ラウンドサブキーの出力において、Ｋ
j［ｉ］は１２８ビットあるＫjのｉバイト目を出力する
ことを示す。
【００８７】内部レジスタは、まず、時刻ｔ1におい
て、入力された１２８ビット（１６バイト）の暗号キー
を保持する。このとき、入力された暗号キー１６バイト
において同一位置にあるビットの値の排他的論理和を計
算し、１７バイト目の値とする。それと同時に、内部レ
ジスタの最下位バイトに保持される値を出力する。この
場合には、Ｋ1の１バイト目であるＫ1［１］を出力す
る。
【００８８】次に、時刻ｔ2において、バイトローテー
トと３ビットローテート（最下位バイトから最上位バイ
トへのシフトのみ）を同時に行う。これにより、図１３
に示すように、１バイトずつ左にローテートが行われ、
最下位バイトであった値が最上位バイトに移動し、この
とき同時に３ビットローテートも行われる。そして、内
部レジスタの最下位バイトとなったＫ1［２］を出力す
る。なお、この図では、３ビットローテート済みのバイ
トが分かるように、Ｋ1の処理を行っている間だけ、ロ
ーテート済みのバイトの数値を丸で囲っている。
【００８９】これを時刻ｔ16まで繰り返すことにより、
Ｋ1が下位のバイトから順に出力され、１２８ビット全
ての値が出力される。
【００９０】次に、時刻ｔ17および時刻ｔ18では、バイ
トローテートおよび３ビットローテート（最下位バイト
から最上位バイトへのシフトのみ）を行い、次のサブラ
ウンドの１バイト目の値が内部レジスタの最下位バイト
の位置に来るように調整を行う。時刻ｔ18までの処理が
完了すると、内部レジスタの全てのバイトに丸が付いて
いることが分かる。これは、全てのバイトが３ビットロ
ーテートされたことを示し、Ｋ2を出力する準備が完了
されていることが分かる。
【００９１】次に、時刻ｔ19ではバイトローテートを実
行し、Ｋ2［１］を出力する。このときには、３ビット
ローテートを行わず、バイトローテートのみを行う。
【００９２】以下、同様にバイトローテートと３ビット
ローテートを行うことにより、出力セレクタを用いるこ
となく、Ｋ1からＫ17の所望のラウンドサブキーにおけ
る所望のバイト位置の値を得ることができる。
【００９３】バイアステーブル１７は、実施形態３と同
様に、サブラウンド数を指定するサブラウンド信号とバ
イト信号で決められる１バイトのバイアス値を出力する
構成とする必要がある。
【００９４】入力された暗号キーが１９２ビットの場
合、および２５６ビットの場合についても、同様の手順
で所望のラウンドサブキーにおける所望のバイト位置の
値を得ることが可能である。
【００９５】本実施形態では、３ビットローテートがバ
イトローテートの中で同時に処理されるので、実施形態
３の回路に比べて１サブラウンド毎に１ステップ分ずつ
処理時間が短くなる。実施形態３では３２０ステップで
処理できていたのに対して、本実施形態では３０４ステ
ップで処理可能である。
【００９６】（実施形態５）図１４は本実施形態の暗号
鍵生成回路の構成を示すブロック図である。この回路
は、ラウンドサブキー生成回路として、暗号化アルゴリ
ズムＳＡＦＥＲ＋に組み込まれるものである。
【００９７】このラウンドサブキー生成回路２は、排他
的論理和回路９と、内部レジスタ１０と、２バイトロー
テート回路２０と、３ビットローテート回路１２と、バ
イアステーブル１８と、２個の加算回路１５とを備えて
いる。
【００９８】本実施形態のラウンドサブキー生成回路
は、実施形態１の回路とラウンドサブキーをサブラウン
ド毎に出力する点は同じである。しかし、実施形態１の
回路では１２８ビットのラウンドサブキーを１２８ビッ
ト同時に出力していたのに対して、本実施形態では１つ
のラウンドサブキーを１６ビット毎に分割して出力する
点、およびバイアステーブルからサブラウンド数とバイ
トを指定する信号により決定される１６ビットの値を出
力する点が異なっている。これにより、一度に加算され
るバイアス値が２バイトとなり、１６個必要であった加
算器１５が２つで済むため、回路規模をさらに縮小する
ことが可能である。
【００９９】このために、図１４に示す２バイトローテ
ート回路２０を設けている。さらに、実施形態１の回路
では、内部レジスタの値を１６バイト同時に出力してい
たが、本実施形態では内部レジスタの下位２バイトのみ
を出力する。この２バイトローテート回路２０は、基本
的には配線とセレクタで構成される。
【０１００】図１５（ａ）に、１７バイトを２バイトロ
ーテートさせる手順を示す。この図において、四角１つ
が内部レジスタの１バイトを表わし、そこに記された数
値はその内部レジスタが保持する値が何バイト目の値で
あるかを示す。図中の上の状態が２バイトローテートを
実行する前の内部レジスタの状態であり、四角内の数値
が左から順に並んだ初期状態である。そして、下の状態
が２バイトローテートを実行した後の内部レジスタの状
態であり、四角内の数値と矢印で示すように、１７バイ
ト目の値を１５バイト目に、１６バイト目の値を１４バ
イト目に、・・・、３バイト目の値を１バイト目に、２
バイト目の値を１７バイト目に、そして、１バイト目の
値を１６バイト目に移動させている。
【０１０１】図１５（ａ）にはバイト単位の状態を図示
したが、図１５（ｂ）に、これをビット毎にばらしたも
のを示す。この図においては、四角１つが内部レジスタ
の１ビットを表わし、そこに記された数値はその内部レ
ジスタが保持する値が０から１３５ビットの内の何ビッ
ト目の値であるかを示す。一番左の縦の列の０ビット目
から７ビット目が図１５（ａ）の一番左の四角１つ（１
バイト）に相当し、左から２番目の縦の列の８ビット目
から１５ビット目が図１５（ａ）の左から２番目の四角
１つ（１バイト）に相当する。そして、レジスタ間に図
示したような配線を設けることにより、８ビット目の値
を１２８ビット目に、・・・、０ビット目の値を１２０
ビット目に移動させる２バイトローテートを行うことが
できる。
【０１０２】この図１５においては、信号の流れを分か
りやすくするために配線だけを示しているが、実際の２
バイトローテート回路には各配線上にセレクタが１段ず
つ設けられ、２バイトローテート時の値とそれ以外の処
理の場合の値を切り替えて、どちらの値を内部レジスタ
に保持させるかを選択できるように構成される。
【０１０３】以下に、このラウンドサブキー生成回路の
動作について説明する。入力される暗号キーのビット数
で処理動作が異なるが、基本となる部分は同一であるの
で、ここでは図１４と図１６を用いて１２８ビットの暗
号キーが入力された場合について、説明する。
【０１０４】本実施形態のラウンドサブキー生成回路
は、図２４に示した従来の回路のうち、出力セレクタ１
４と加算器１５を削減することにより回路規模を縮小す
るものである。
【０１０５】図１６は、本実施形態のラウンドサブキー
生成回路における内部レジスタ１０の状態を時系列的に
表したものである。この図において、四角１つが内部レ
ジスタの１バイトを表わし、そこに記された数値は入力
された暗号キーにおいて何バイト目の値であったかを示
す。また、ラウンドサブキーの出力において、Ｋ
j［ｉ］は１２８ビットあるＫjのｉバイト目を出力する
ことを示す。
【０１０６】内部レジスタは、まず、時刻ｔ1におい
て、入力された１２８ビット（１６バイト）の暗号キー
を保持する。このとき、入力された暗号キー１６バイト
において同一位置にあるビットの値の排他的論理和を計
算し、１７バイト目の値とする。それと同時に、内部レ
ジスタの下位２バイトに保持される値を出力する。この
場合には、Ｋ1の１バイト目と２バイト目であるＫ
1［１］とＫ1［２］を出力する。
【０１０７】次に、時刻ｔ2において、２バイトローテ
ートを実行する。これにより、図１６に示すように、２
バイトずつ左にローテートが行われ、最下位バイトであ
った値が最上位から２番目のバイトに移動し、最下位か
ら２番目のバイトであった値が最上位バイトに移動す
る。そして、内部レジスタの最下位バイトの値となった
Ｋ1［３］とＫ1［４］を出力する。
【０１０８】これを時刻ｔ8まで繰り返すことにより、
Ｋ1が下位のバイトから２バイトずつ順に出力され、１
２８ビット全ての値が出力される。
【０１０９】次に、時刻ｔ9と時刻ｔ10では２バイトロ
ーテートのみを行い、次のサブラウンドの１バイト目の
値が内部レジスタの最下位バイトの位置に来るように調
整を行う。
【０１１０】次に、時刻ｔ11では、内部レジスタの全て
の値に対して、バイト毎の内部で３ビットのローテート
を実行し、これによりＫ2を出力する準備が完了する。
それと同時に、Ｋ2［１］とＫ2［２］を出力する。
【０１１１】以下、同様に２バイトローテートと３ビッ
トローテートを行うことにより、出力セレクタを用いる
ことなく、Ｋ1からＫ17の所望のラウンドサブキーにお
ける所望のバイト位置の値を得ることができる。
【０１１２】一方、バイアス値を加算する際には、１ス
テップで出力される内部レジスタの値が１バイトとなる
ので、バイアステーブル１７から、サブラウンド数を指
定するサブラウンド信号とバイト信号で決められる２バ
イトのバイアス値を出力する構成とする必要がある。な
お、バイト信号は、内部レジスタの下位２バイトがラウ
ンドサブキーの何バイト目の値であるかを示す信号であ
る。
【０１１３】入力された暗号キーが１９２ビットの場
合、および２５６ビットの場合についても、同様の手順
で所望のラウンドサブキーにおける所望のバイト位置の
値を得ることが可能である。
【０１１４】（実施形態６）図１７は本実施形態の暗号
鍵生成回路の構成を示すブロック図である。この回路
は、ラウンドサブキー生成回路として、暗号化アルゴリ
ズムＳＡＦＥＲ＋に組み込まれるものである。
【０１１５】このラウンドサブキー生成回路２は、排他
的論理和回路９と、内部レジスタ１０と、２バイト／３
ビットローテート回路２１と、バイアステーブル１８
と、２個の加算回路１５とを備えている。
【０１１６】本実施形態のラウンドサブキー生成回路
は、実施形態３の回路に比べて、２バイトローテートと
３ビットローテートを同時に処理することにより、処理
時間を短くし、かつ、回路規模を縮小するためのもので
ある。このために、図１７に示す２バイト／３ビットロ
ーテート回路２１を設けている。
【０１１７】２バイト／３ビットローテート回路２１
は、２バイトローテート回路の最下位バイトから最上位
から２番目のバイトにバイトシフトする部分と、最下位
から２番目のバイトから最上位バイトにバイトシフトす
る部分の２箇所に、図６に示したようにバイト内で３ビ
ットローテートする回路を組み込んだものである。この
回路を用いてローテートを行うと、通常はｊ＋１バイト
目に保存されていた値がｊバイト目に移動してくるが、
１バイト目に保存されていた値が３ビットローテートさ
れて最上位から２番目のバイトに移動し、２バイト目に
保存されていた値が３ビットローテートされて最上位バ
イトに移動する。また、この２バイト／３ビットローテ
ート回路２１は、２バイト目の値をそのまま最上位バイ
トに移動させることも可能である。
【０１１８】この２バイト／３ビットローテート回路２
１は、図１８に示すように構成され、図１５の構成とほ
ぼ同様であるが、それに加えて、最下位バイトから最上
位から２番目のバイトへのローテートの箇所に常に３ビ
ットローテートする回路が設けられ、最下位から２番目
のバイトから最上位バイトへのローテートの箇所には３
ビットローテートを行う場合と行わない場合とを切り替
えるための配線、およびセレクタ（図に長方形で示す）
が設けられる。このセレクタにより、３ビットローテー
トを行う箇所を１箇所にするか、または２箇所にするか
を切り替えることが可能となる。
【０１１９】この図においては、信号の流れを分かりや
すくするために配線だけを示しているが、実際の２バイ
ト／３ビットローテート回路２１には各レジスタのデー
タ入力の直前にセレクタが１段ずつ設けられ、２バイト
／３ビットローテート時の値とそれ以外の処理の場合の
値を切り替えて、どちらの値を内部レジスタに保持させ
るかを選択できるように構成される。
【０１２０】以下に、このラウンドサブキー生成回路の
動作について説明する。入力される暗号キーのビット数
で処理動作が異なるが、基本となる部分は同一であるの
で、ここでは図１７と図１９を用いて１２８ビットの暗
号キーが入力された場合について、説明する。
【０１２１】本実施形態のラウンドサブキー生成回路
は、図２４に示した従来の回路のうち、出力セレクタ１
４と加算器１５を削減することにより回路規模を縮小す
るものである。このために、図１７に示す２バイトロー
テートと２バイトローテートの２箇所で３ビットローテ
ートを同時に行う２バイト／３ビットローテート回路２
１を設けている。このラウンドサブキー生成回路は、実
施形態５の回路と同様に、内部レジスタの下位２バイト
のみを出力する。
【０１２２】図１９は、本実施形態のラウンドサブキー
生成回路における内部レジスタ１０の状態を時系列的に
表したものである。この図において、四角１つが内部レ
ジスタの１バイトを表わし、そこに記された数値は入力
された暗号キーにおいて何バイト目の値であったかを示
す。また、ラウンドサブキーの出力において、Ｋ
j［ｉ］は１２８ビットあるＫjのｉバイト目を出力する
ことを示す。
【０１２３】内部レジスタは、まず、時刻ｔ1におい
て、入力された１２８ビット（１６バイト）の暗号キー
を保持する。このとき、入力された暗号キー１６バイト
において同一位置にあるビットの値の排他的論理和を計
算し、１７バイト目の値とする。それと同時に、内部レ
ジスタの下位２バイトに保持される値を出力する。この
場合には、Ｋ1の１バイト目と２バイト目であるＫ
1［１］とＫ1［２］を出力する。
【０１２４】次に、時刻ｔ2において、２バイトローテ
ートと３ビットローテート（最下位バイトから最上位か
ら２番目のバイトへのシフトと、最下位から２番目のバ
イトから最上位バイトへのシフトのみ）を同時に行う。
これにより、図１９に示すように、２バイトずつ左にロ
ーテートが行われ、最下位バイトであった値が最上位か
ら２番目のバイトに移動すると共に、最下位から２番目
のバイトであった値が最上位バイトに移動し、このとき
同時に３ビットローテートも行われる。そして、内部レ
ジスタの最下位バイトの値となったＫ1［３］とＫ
1［４］を出力する。なお、この図では、３ビットロー
テート済みのバイトが分かるように、Ｋ1の処理を行っ
ている間だけ、ローテート済みのバイトの数値を丸で囲
っている。
【０１２５】これを時刻ｔ8まで繰り返すことにより、
Ｋ1が下位のバイトから２バイトずつ順に出力され、１
２８ビット全ての値が出力される。
【０１２６】次に、時刻ｔ9および時刻ｔ10では、２バ
イトローテートおよび３ビットローテートを同時に行
い、次のサブラウンドの１バイト目の値が内部レジスタ
の最下位バイトの位置に来るように調整を行う。但し、
時刻ｔ10では、最下位から２番目のバイトから最上位バ
イトへ移動するバイトに３ビットローテートを行うと、
数字１が記されたバイトでは３ビットローテートが２回
行われることになる。よって、このステップｔ10のみ、
最下位バイトから最上位から２番目のバイトに移動する
１バイトにのみ３ビットローテートを行う。時刻ｔ10ま
での処理が完了すると、内部レジスタの全てのバイトに
丸が付いていることが分かる。これは、全てのバイトが
３ビットローテートされたことを示し、Ｋ2を出力する
準備が完了されていることが分かる。それと同時に、Ｋ
2［１］とＫ2［２］を出力する。
【０１２７】以下、同様に２バイトローテートと３ビッ
トローテートを行うことにより、出力セレクタを用いる
ことなく、Ｋ1からＫ17の所望のラウンドサブキーにお
ける所望のバイト位置の値を得ることができる。
【０１２８】バイアステーブル１８は、実施形態５と同
様に、サブラウンド数を指定するサブラウンド信号とバ
イト信号で決められる２バイトのバイアス値を出力する
構成とする必要がある。
【０１２９】入力された暗号キーが１９２ビットの場
合、および２５６ビットの場合についても、同様の手順
で所望のラウンドサブキーにおける所望のバイト位置の
値を得ることが可能である。
【０１３０】本実施形態では、３ビットローテートが２
バイトローテートの中で同時に処理されるので、実施形
態５の回路に比べて１サブラウンド毎に１ステップ分ず
つ処理時間が短くなる。実施形態５では１６９ステップ
で処理できていたのに対して、本実施形態では１５２ス
テップで処理可能である。
【０１３１】なお、上記実施形態ではラウンドサブキー
を８ビット、１６ビット、１２８ビット毎に出力する構
成について説明したが、本発明はこれに限られず、他の
ビット数（８×ｍ（但し、ｍは暗号キーのビット数をバ
イト表現にしたものの約数）ビット）毎に出力する場合
についても、これに準じた方法で処理することが可能で
ある。
【０１３２】
【発明の効果】以上詳述したように、本発明によれば、
暗号化に必要なラウンドサブキー全てを同時に計算する
のではなく、サブラウンド毎に生成することにより、ま
たは１つのラウンドサブキーの中でも出力をさらに分割
して１バイト毎や２バイト毎に計算することによりバイ
アス値を加算するための加算器を削減することができ
る。また、各バイトをローテートする回路を設けること
により、出力段におけるセレクタを不要にすることがで
きる。よって、暗号化アルゴリズムＳＡＦＥＲ＋におい
て使用されるラウンドサブキーを生成するための暗号鍵
生成回路を小さな回路規模で実現することが可能とな
る。
【図面の簡単な説明】
【図１】実施形態１のラウンドサブキー生成回路の構成
について説明するためのブロック図である。
【図２】（ａ）および（ｂ）は、実施形態１のラウンド
サブキー生成回路におけるバイトローテート回路の構成
について説明するための図である。
【図３】実施形態１のラウンドサブキー生成回路におけ
る３ビットローテート回路の構成について説明するため
の図である。
【図４】実施形態１のラウンドサブキー生成回路の動作
について説明するための図である。
【図５】実施形態２のラウンドサブキー生成回路の構成
について説明するためのブロック図である。
【図６】実施形態２のラウンドサブキー生成回路におけ
るバイト／３ビットローテート回路の動作について説明
するための図である。
【図７】実施形態２のラウンドサブキー生成回路におけ
るバイト／３ビットローテート回路の構成について説明
するための図である。
【図８】実施形態２のラウンドサブキー生成回路の動作
について説明するための図である。
【図９】実施形態３のラウンドサブキー生成回路の構成
について説明するためのブロック図である。
【図１０】実施形態３のラウンドサブキー生成回路の動
作について説明するための図である。
【図１１】実施形態４のラウンドサブキー生成回路の構
成について説明するためのブロック図である。
【図１２】実施形態４のラウンドサブキー生成回路にお
けるバイト／３ビットローテート回路の構成について説
明するための図である。
【図１３】実施形態４のラウンドサブキー生成回路の動
作について説明するための図である。
【図１４】実施形態５のラウンドサブキー生成回路の構
成について説明するためのブロック図である。
【図１５】（ａ）および（ｂ）は、実施形態５のラウン
ドサブキー生成回路における２バイトローテート回路の
構成について説明するための図である。
【図１６】実施形態５のラウンドサブキー生成回路の動
作について説明するための図である。
【図１７】実施形態６のラウンドサブキー生成回路の構
成について説明するためのブロック図である。
【図１８】実施形態６のラウンドサブキー生成回路にお
ける２バイト／３ビットローテート回路の構成について
説明するための図である。
【図１９】実施形態６のラウンドサブキー生成回路の動
作について説明するための図である。
【図２０】暗号化アルゴリズムＳＡＦＥＲ＋について説
明するためのブロック図である。
【図２１】暗号キーが１２８ビットの場合のラウンドサ
ブキー生成手順について説明するための図である。
【図２２】暗号キーが１９２ビットの場合のラウンドサ
ブキー生成手順について説明するための図である。
【図２３】暗号キーが２５６ビットの場合のラウンドサ
ブキー生成手順について説明するための図である。
【図２４】従来のラウンドサブキー生成回路の構成につ
いて説明するためのブロック図である。
【符号の説明】
１ ＳＡＦＥＲ＋アルゴリズム ２ ラウンドサブキー生成回路 ３ 暗号化回路 ９ 排他的論理和回路 １０ レジスタ １１ バイトローテート回路 １２ ３ビットローテート回路 １３、１９ バイト／３ビットローテート回路 １４ 出力セレクタ １５ 加算回路（加算器） １６、１７、１８ バイアステーブル ２０ ２バイトローテート回路 ２１ ２バイト／３ビットローテート回路

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 入力される１２８ビット、１９２ビット
    または２５６ビットの暗号キーから、平文を暗号化する
    暗号化回路において複数のサブラウンドで使用される１
    ２８ビットのラウンドサブキーを１７個、２５個または
    ３３個生成する回路であって、 入力される暗号キーをバイト単位に分け、全てのバイト
    において同一位置にあるビットの排他的論理和を計算す
    る排他的論理和回路と、 （入力される暗号キーのバイト数＋１）バイトからな
    り、ラウンドサブキーの元になるデータを格納する内部
    レジスタと、 該内部レジスタのデータをバイト単位でローテートする
    バイトローテート回路と、 該内部レジスタのデータをバイト内で３ビットローテー
    トする３ビットローテート回路と、 入力されるサブラウンド指定信号によって１２８ビット
    のバイアス値を決定するバイアステーブルと、 内部レジスタから選択されたデータにバイアス値を加算
    する１６個の加算回路とを備え、 該バイトローテート回路を用いて該内部レジスタのデー
    タをローテートし、下位側から１２８ビットの値をラウ
    ンドサブキーの元になる値として使用して、１サブラウ
    ンドに１２８ビットのラウンドサブキーを同時に出力す
    る暗号鍵生成回路。
  2. 【請求項２】 入力される１２８ビット、１９２ビット
    または２５６ビットの暗号キーから、平文を暗号化する
    暗号化回路において複数のサブラウンドで使用される１
    ２８ビットのラウンドサブキーを１７個、２５個または
    ３３個生成する回路であって、 入力される暗号キーをバイト単位に分け、全てのバイト
    において同一位置にあるビットの排他的論理和を計算す
    る排他的論理和回路と、 （入力される暗号キーのバイト数＋１）バイトからな
    り、ラウンドサブキーの元になるデータを格納する内部
    レジスタと、 該内部レジスタのデータをバイト単位でローテートする
    と共にバイト内で３ビットローテートするバイト／３ビ
    ットローテート回路と、 入力されるサブラウンド指定信号によって１２８ビット
    のバイアス値を決定するバイアステーブルと、 内部レジスタから選択されたデータにバイアス値を加算
    する１６個の加算回路とを備え、 該バイト／３ビットローテート回路を用いて該内部レジ
    スタのデータをローテートし、下位側から１２８ビット
    の値をラウンドサブキーの元になる値として使用して、
    １サブラウンドに１２８ビットのラウンドサブキーを同
    時に出力する暗号鍵生成回路。
  3. 【請求項３】 入力される１２８ビット、１９２ビット
    または２５６ビットの暗号キーから、平文を暗号化する
    暗号化回路において複数のサブラウンドで使用される１
    ２８ビットのラウンドサブキーを１７個、２５個または
    ３３個生成する回路であって、 入力される暗号キーをバイト単位に分け、全てのバイト
    において同一位置にあるビットの排他的論理和を計算す
    る排他的論理和回路と、 （入力される暗号キーのバイト数＋１）バイトからな
    り、ラウンドサブキーの元になるデータを格納する内部
    レジスタと、 該内部レジスタのデータをバイト単位でローテートする
    バイトローテート回路と、 該内部レジスタのデータをバイト内で３ビットローテー
    トする３ビットローテート回路と、 入力されるサブラウンド指定信号とバイト指定信号によ
    って８ビットのバイアス値を決定するバイアステーブル
    と、 内部レジスタから選択されたデータにバイアス値を加算
    する１個の加算回路とを備え、 該バイトローテート回路を用いて該内部レジスタのデー
    タをローテートし、下位側から８ビットの値をラウンド
    サブキーの元になる値として使用して、１サブラウンド
    に１２８ビットのラウンドサブキーを下位側から順に８
    ビットずつ出力する暗号鍵生成回路。
  4. 【請求項４】 入力される１２８ビット、１９２ビット
    または２５６ビットの暗号キーから、平文を暗号化する
    暗号化回路において複数のサブラウンドで使用される１
    ２８ビットのラウンドサブキーを１７個、２５個または
    ３３個生成する回路であって、 入力される暗号キーをバイト単位に分け、全てのバイト
    において同一位置にあるビットの排他的論理和を計算す
    る排他的論理和回路と、 （入力される暗号キーのバイト数＋１）バイトからな
    り、ラウンドサブキーの元になるデータを格納する内部
    レジスタと、 該内部レジスタのデータをバイト単位でローテートする
    と共にバイトローテートの１箇所においてバイト内で３
    ビットローテートするバイト／３ビットローテート回路
    と、 入力されるサブラウンド指定信号とバイト指定信号によ
    って８ビットのバイアス値を決定するバイアステーブル
    と、 内部レジスタから選択されたデータにバイアス値を加算
    する１個の加算回路とを備え、 該バイト／３ビットローテート回路を用いて該内部レジ
    スタのデータをローテートし、下位側から８ビットの値
    をラウンドサブキーの元になる値として使用して、１サ
    ブラウンドに１２８ビットのラウンドサブキーを下位側
    から順に８ビットずつ出力する暗号鍵生成回路。
  5. 【請求項５】 入力される１２８ビット、１９２ビット
    または２５６ビットの暗号キーから、平文を暗号化する
    暗号化回路において複数のサブラウンドで使用される１
    ２８ビットのラウンドサブキーを１７個、２５個または
    ３３個生成する回路であって、 入力される暗号キーをバイト単位に分け、全てのバイト
    において同一位置にあるビットの排他的論理和を計算す
    る排他的論理和回路と、 （入力される暗号キーのバイト数＋１）バイトからな
    り、ラウンドサブキーの元になるデータを格納する内部
    レジスタと、 該内部レジスタのデータを２バイト単位でローテートす
    る２バイトローテート回路と、 該内部レジスタのデータをバイト内で３ビットローテー
    トする３ビットローテート回路と、 入力されるサブラウンド指定信号とバイト指定信号によ
    って１６ビットのバイアス値を決定するバイアステーブ
    ルと、 内部レジスタから選択されたデータにバイアス値を加算
    する２個の加算回路とを備え、 該２バイトローテート回路を用いて該内部レジスタのデ
    ータをローテートし、下位側から１６ビットの値をラウ
    ンドサブキーの元になる値として使用して、１サブラウ
    ンドに１２８ビットのラウンドサブキーを下位側から順
    に１６ビットずつ出力する暗号鍵生成回路。
  6. 【請求項６】 入力される１２８ビット、１９２ビット
    または２５６ビットの暗号キーから、平文を暗号化する
    暗号化回路において複数のサブラウンドで使用される１
    ２８ビットのラウンドサブキーを１７個、２５個または
    ３３個生成する回路であって、 入力される暗号キーをバイト単位に分け、全てのバイト
    において同一位置にあるビットの排他的論理和を計算す
    る排他的論理和回路と、 （入力される暗号キーのバイト数＋１）バイトからな
    り、ラウンドサブキーの元になるデータを格納する内部
    レジスタと、 該内部レジスタのデータを２バイト単位でローテートす
    ると共に２バイトローテートの２箇所においてバイト内
    で３ビットローテートする２バイト／３ビットローテー
    ト回路と、 入力されるサブラウンド指定信号とバイト指定信号によ
    って１６ビットのバイアス値を決定するバイアステーブ
    ルと、 内部レジスタから選択されたデータにバイアス値を加算
    する２個の加算回路とを備え、 該２バイト／３ビットローテート回路を用いて該内部レ
    ジスタのデータをローテートし、下位側から１６ビット
    の値をラウンドサブキーの元になる値として使用して、
    １サブラウンドに１２８ビットのラウンドサブキーを下
    位側から順に１６ビットずつ出力する暗号鍵生成回路。
  7. 【請求項７】 入力される１２８ビット、１９２ビット
    または２５６ビットの暗号キーから、平文を暗号化する
    暗号化回路において複数のサブラウンドで使用される１
    ２８ビットのラウンドサブキーを１７個、２５個または
    ３３個生成する回路であって、 入力される暗号キーをバイト単位に分け、全てのバイト
    において同一位置にあるビットの排他的論理和を計算す
    る排他的論理和回路と、 （入力される暗号キーのバイト数＋１）バイトからな
    り、ラウンドサブキーの元になるデータを格納する内部
    レジスタと、 該内部レジスタのデータをｍ（但し、ｍは暗号キーのビ
    ット数をバイト表現にしたものの約数）バイト単位でロ
    ーテートするｍバイトローテート回路と、 該内部レジスタのデータをバイト内で３ビットローテー
    トする３ビットローテート回路と、 入力されるサブラウンド指定信号とバイト指定信号によ
    って８×ｍビットのバイアス値を決定するバイアステー
    ブルと、 内部レジスタから選択されたデータにバイアス値を加算
    するｍ個の加算回路とを備え、 該ｍバイトローテート回路を用いて該内部レジスタのデ
    ータをローテートし、下位側から８×ｍビットの値をラ
    ウンドサブキーの元になる値として使用して、１サブラ
    ウンドに１２８ビットのラウンドサブキーを下位側から
    順に８×ｍビットずつ出力する暗号鍵生成回路。
  8. 【請求項８】 入力される１２８ビット、１９２ビット
    または２５６ビットの暗号キーから、平文を暗号化する
    暗号化回路において複数のサブラウンドで使用される１
    ２８ビットのラウンドサブキーを１７個、２５個または
    ３３個生成する回路であって、 入力される暗号キーをバイト単位に分け、全てのバイト
    において同一位置にあるビットの排他的論理和を計算す
    る排他的論理和回路と、 （入力される暗号キーのバイト数＋１）バイトからな
    り、ラウンドサブキーの元になるデータを格納する内部
    レジスタと、 該内部レジスタのデータをｍ（但し、ｍは暗号キーのビ
    ット数をバイト表現にしたものの約数）バイト単位でロ
    ーテートすると共にｍバイトローテートのｍ箇所におい
    てバイト内で３ビットローテートするｍバイト／３ビッ
    トローテート回路と、 入力されるサブラウンド指定信号とバイト指定信号によ
    って８×ｍビットのバイアス値を決定するバイアステー
    ブルと、 内部レジスタから選択されたデータにバイアス値を加算
    するｍ個の加算回路とを備え、 該ｍバイト／３ビットローテート回路を用いて該内部レ
    ジスタのデータをローテートし、下位側から８×ｍビッ
    トの値をラウンドサブキーの元になる値として使用し
    て、１サブラウンドに１２８ビットのラウンドサブキー
    を下位側から順に８×ｍビットずつ出力する暗号鍵生成
    回路。
JP2000334013A 2000-10-31 2000-10-31 暗号鍵生成回路 Expired - Fee Related JP3770584B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2000334013A JP3770584B2 (ja) 2000-10-31 2000-10-31 暗号鍵生成回路
EP01125898A EP1202488B1 (en) 2000-10-31 2001-10-30 Encryption sub-key generation circuit
DE60128309T DE60128309T2 (de) 2000-10-31 2001-10-30 Schaltung zur Erzeugung eines Verschlüsselungsnebenschlüssels
KR10-2001-0067705A KR100442913B1 (ko) 2000-10-31 2001-10-31 암호 키 생성 회로
US09/984,924 US7039186B2 (en) 2000-10-31 2001-10-31 Encryption key generation circuit
CNB01143175XA CN1231013C (zh) 2000-10-31 2001-10-31 加密密钥生成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000334013A JP3770584B2 (ja) 2000-10-31 2000-10-31 暗号鍵生成回路

Publications (2)

Publication Number Publication Date
JP2002139999A true JP2002139999A (ja) 2002-05-17
JP3770584B2 JP3770584B2 (ja) 2006-04-26

Family

ID=18810007

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000334013A Expired - Fee Related JP3770584B2 (ja) 2000-10-31 2000-10-31 暗号鍵生成回路

Country Status (6)

Country Link
US (1) US7039186B2 (ja)
EP (1) EP1202488B1 (ja)
JP (1) JP3770584B2 (ja)
KR (1) KR100442913B1 (ja)
CN (1) CN1231013C (ja)
DE (1) DE60128309T2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8015211B2 (en) * 2004-04-21 2011-09-06 Architecture Technology Corporation Secure peer-to-peer object storage system
JP2006253745A (ja) * 2005-03-08 2006-09-21 N-Crypt Inc データ処理装置、データ処理システム、及びデータ処理方法
JP5131187B2 (ja) * 2006-03-14 2013-01-30 日本電気株式会社 情報処理システム、情報処理方法および情報処理プログラム
US8118214B2 (en) * 2006-03-24 2012-02-21 Atmel Corporation Method and system for generating electronic keys
CN100581101C (zh) 2007-11-19 2010-01-13 西安西电捷通无线网络通信有限公司 一种基于分组密码算法的加密处理设备
US9754130B2 (en) 2011-05-02 2017-09-05 Architecture Technology Corporation Peer integrity checking system
CN109635586B (zh) * 2018-12-13 2021-07-06 苏州科达科技股份有限公司 媒体文件加密密钥管理方法、系统、设备及存储介质

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4255811A (en) * 1975-03-25 1981-03-10 International Business Machines Corporation Key controlled block cipher cryptographic system
US5054067A (en) * 1990-02-21 1991-10-01 General Instrument Corporation Block-cipher cryptographic device based upon a pseudorandom nonlinear sequence generator
US5724428A (en) * 1995-11-01 1998-03-03 Rsa Data Security, Inc. Block encryption algorithm with data-dependent rotations
US5870470A (en) * 1996-02-20 1999-02-09 International Business Machines Corporation Method and apparatus for encrypting long blocks using a short-block encryption procedure
KR100389902B1 (ko) * 1997-06-23 2003-09-22 삼성전자주식회사 차분해독법과선형해독법에대하여안전성을보장하는고속블럭암호화방법
JPH1145049A (ja) * 1997-07-24 1999-02-16 Matsushita Electric Ind Co Ltd 暗号装置
JP2000039840A (ja) 1998-07-24 2000-02-08 Matsushita Electric Ind Co Ltd 暗号装置
KR100377176B1 (ko) * 2000-06-12 2003-03-26 주식회사 하이닉스반도체 데이터 암호화 표준 알고리즘을 이용한 암호화 장치
KR100425956B1 (ko) * 2000-07-15 2004-04-03 (주)시큐어피아 동작 진행 중 라운드 키 계산 방식을 이용한 seed 암호 및 복호 회로

Also Published As

Publication number Publication date
JP3770584B2 (ja) 2006-04-26
KR20020033590A (ko) 2002-05-07
US7039186B2 (en) 2006-05-02
KR100442913B1 (ko) 2004-08-02
DE60128309D1 (de) 2007-06-21
EP1202488B1 (en) 2007-05-09
CN1351435A (zh) 2002-05-29
CN1231013C (zh) 2005-12-07
US20020051535A1 (en) 2002-05-02
EP1202488A2 (en) 2002-05-02
EP1202488A3 (en) 2003-03-19
DE60128309T2 (de) 2008-01-10

Similar Documents

Publication Publication Date Title
AU767323B2 (en) Block encryption device using auxiliary conversion
US5623548A (en) Transformation pattern generating device and encryption function device
US20030103626A1 (en) Programmable data encryption engine
KR100377176B1 (ko) 데이터 암호화 표준 알고리즘을 이용한 암호화 장치
KR19990002840A (ko) 차분 해독법과 선형 해독법에 대해서 안전성을 보장하는 고속 블럭 암호 알고리즘
KR100377172B1 (ko) 데이터 암호화 표준 알고리즘을 이용한 암호화 장치의 키스케쥴러
EP1059760A1 (en) Method for the block-encryption of discrete data
JP2002139999A (ja) 暗号鍵生成回路
WO2003053001A1 (en) Programmable data encryption engine for advanced encryption standard algorithm
WO2009090689A1 (ja) 暗号化装置、暗号化方法及びプログラム
JP5113833B2 (ja) 中央演算処理装置の演算能力を高めるための暗号方法および暗号装置
KR101662291B1 (ko) 경량 블록암호 lea 기반 암호화 및 복호화 장치
ES2293665T3 (es) Metodo para la conversion criptografica de bloques de entrada de l bits de informacion de datos digitales en bloques de salida de l bits.
JPH1152850A (ja) 暗号変換方法および装置
KR100316024B1 (ko) 데이터 암호 표준 알고리즘을 이용한 암호화 장치
JP3473171B2 (ja) 逐次暗号方式
KR100316025B1 (ko) 데이터 암호 표준 알고리즘을 이용한 암호 및 복호 장치
RU2140716C1 (ru) Способ криптографического преобразования блоков цифровых данных
KR20210036699A (ko) 비트 시리얼 hight 연산 장치 및 그 방법, 그 방법을 프로세서가 수행하도록 하기 위한 명령어를 포함하는 컴퓨터 판독 가능한 기록매체 및 컴퓨터 프로그램
KR20030090870A (ko) 레이아웃 면적을 감소시킨 ｓａｆｅｒ＋ 알고리즘을이용한 암호화장치 및 방법
JP2008107656A (ja) 暗号化装置及び認証装置
CZ20003055A3 (cs) Způsob blokového kódování diskrétních dat
JP2004245988A (ja) データ処理装置、その方法およびそのプログラムと線形変換回路および暗号化回路
JPH0690597B2 (ja) データ拡散装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060206

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100217

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100217

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110217

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120217

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120217

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130217

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees