JP2002135355A - Hdlc transmission control method - Google Patents
Hdlc transmission control methodInfo
- Publication number
- JP2002135355A JP2002135355A JP2000327127A JP2000327127A JP2002135355A JP 2002135355 A JP2002135355 A JP 2002135355A JP 2000327127 A JP2000327127 A JP 2000327127A JP 2000327127 A JP2000327127 A JP 2000327127A JP 2002135355 A JP2002135355 A JP 2002135355A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- hdlc
- fcs
- transmission control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＨＤＬＣ伝送制御方
法に関し、特にフレーム内の情報部及びフレームチェッ
クシーケンス（ＦＣＳ＝ｆｒａｍｅ ｃｈｅｃｋ ｓｅ
ｑｕｅｎｃｅ）の“０”挿入を少なくするＨＤＬＣ伝送
制御方法に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an HDLC transmission control method, and more particularly, to an information part in a frame and a frame check sequence (FCS = frame check sequence).
The present invention relates to an HDLC transmission control method for reducing insertion of “0” in the “quence”.
【０００２】[0002]
【従来の技術】従来、この種のＨＤＬＣ伝送制御方法に
おいて、ＨＤＬＣにおける転送単位は、フレームと呼ば
れ図３に示す構成である。図３において、フラグシーケ
ンスはフレームの先頭と末尾とを示し、この間で任意の
ビット列を転送する。任意のビット列中にフラグシーケ
ンスと同じビット列“０１１１１１１０”が現れないよ
うに、“１”のビットが５個連続すると、その直後に
“０”のビットを１個挿入して送信し、受信側では、５
個連続した“１”のビットの直後の“０”のビットを１
個削除している。2. Description of the Related Art Conventionally, in this type of HDLC transmission control method, a transfer unit in HDLC is called a frame and has a configuration shown in FIG. In FIG. 3, the flag sequence indicates the beginning and end of a frame, and an arbitrary bit string is transferred between them. In order to prevent the same bit string "01111110" as the flag sequence from appearing in an arbitrary bit string, when five "1" bits are successively inserted, one "0" bit is inserted immediately after that and transmitted. , 5
"0" bit immediately after the consecutive "1" bits is set to 1
Have been deleted.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来のＨＤＬ
Ｃ伝送制御方法は、ＨＤＬＣ制御回路とのインターフェ
ースにＭＩＩ（ｍｅｄｉａ ｉｎｄｅｐｅｎｄｅｎｔ
ｉｎｔｅｒｆａｃｅ）インターフェースを採用する場
合、ＭＡＣ（ｍｅｄｉａ ａｃｃｅｓｓ ｃｏｎｔｒｏ
ｌ）チップによっては、バーストクロックは供給するこ
とができない。（例えば、Ｇａｌｉｌｅｏ社のＧＴ−４
８２０７）既存のＨＤＬＣ伝送制御方式“０”挿入およ
び削除はデータによっては頻繁に発生して、ＭＡＣチッ
プへのクロックを停止してしまい、バーストクロックを
供給して、パケットロスが発生してしまうという問題点
があった。The above-mentioned conventional HDL
The C transmission control method uses an MII (media independent) interface for an HDLC control circuit.
When an interface (interface) is adopted, a MAC (media access control) is used.
l) Some chips cannot supply a burst clock. (For example, Galileo GT-4
8207) The insertion and deletion of the existing HDLC transmission control system “0” frequently occur depending on data, stop the clock to the MAC chip, supply a burst clock, and cause packet loss. There was a problem.
【０００４】また、ＨＤＬＣ制御回路における“０”挿
入および削除回数が最大となった場合でも、パケットロ
スが発生しない為に、ＭＡＣチップからの回線レートを
５／６とすることで実現できるが、データのスループッ
トが５／６％に抑えられるという問題点があった。[0004] Further, even when the number of insertions and deletions of "0" in the HDLC control circuit is maximized, packet loss does not occur, and this can be realized by setting the line rate from the MAC chip to 5/6. There is a problem that the data throughput can be suppressed to 5/6%.
【０００５】本発明の目的は、フラグシーケンスにおけ
る連続する“１”のビット数を増加させ、情報部および
ＦＣＳにおいて“０”挿入および削除の処理をフラグの
連続する“１”のビット数から１少ない数分“１”が連
続した場合に行い、また、ＨＤＬＣ送信制御回路におい
ては、ＨＤＬＣプロトコルに従ったフォーマット化を行
う前のデータに対して、スクランブラを行い、ＨＤＬＣ
受信制御回路においては、ＨＤＬＣによる終端を行った
後のデータに対して、デスクランブラを行うことによ
り、“０”挿入の発生を極力少なくして、伝送効率を高
めることができるＨＤＬＣ伝送制御方法を提供すること
にある。It is an object of the present invention to increase the number of consecutive "1" bits in a flag sequence, and to perform the process of inserting and deleting "0" in the information section and FCS from the number of consecutive "1" bits of the flag to one. This is performed when “1” continues for a small number of times, and the HDLC transmission control circuit performs a scrambler on the data before formatting in accordance with the HDLC protocol,
In the reception control circuit, a descrambler is performed on the data after the termination by the HDLC, so that the occurrence of “0” insertion is minimized and the transmission efficiency is improved by the HDLC transmission control method. To provide.
【０００６】[0006]
【課題を解決するための手段】本発明のＨＤＬＣ伝送制
御方法は、ハイレベル伝送制御（ＨＤＬＣ）プロトコル
のフレームにおいて、開始および終了のフラグシーケン
スを有し、前記フラグシーケンスにおける連続する
“１”のビット数を増加させ、情報部のデータおよびフ
レームチェックシーケンス（ＦＣＳ）における“０”挿
入の処理を前記フラグシーケンスの連続する“１”のビ
ット数から１個少ない数分の“１”が連続した場合に行
うことを特徴とする。An HDLC transmission control method according to the present invention has a start and end flag sequence in a frame of a high level transmission control (HDLC) protocol, and a continuous "1" in the flag sequence. The number of bits is increased, and the process of inserting “0” in the data and the frame check sequence (FCS) of the information part is such that “1” s equal to the number of consecutive “1” s in the flag sequence are reduced by one. It is characterized in that it is performed in the case.
【０００７】また、本発明のＨＤＬＣ伝送制御方法は、
ＨＤＬＣ送信制御回路は、ＨＤＬＣプロトコルに従った
フォーマット化を行う前のデータに対して、スクランブ
ラ処理を行い、ＨＤＬＣ受信制御回路では、ＨＤＬＣに
よる終端を行った後のデータに対して、デスクランブラ
処理を行うことを特徴とする。Further, the HDLC transmission control method of the present invention
The HDLC transmission control circuit performs a scrambler process on the data before formatting according to the HDLC protocol, and the HDLC reception control circuit performs a descrambler process on the data after the termination by the HDLC. Is performed.
【０００８】また、本発明のＨＤＬＣ伝送制御方法は、
前記ＨＤＬＣ送信制御回路は、入力データに対して所定
のスクランブラをかけたスクランブラデータを出力する
スクランブラ回路と、生成した前記ＦＣＳを入力の前記
スクランブラデータに付加して出力するＦＣＳ生成回路
と、このＦＣＳ生成回路からのデータに“０”を挿入し
て出力する“０”挿入回路と、生成したフラグシーケン
スを前記“０”挿入回路からのデータの先頭と末尾とに
付加して出力するフラグ生成回路とを有することを特徴
とする。[0008] Also, the HDLC transmission control method of the present invention comprises:
The HDLC transmission control circuit includes a scrambler circuit that outputs scrambler data obtained by applying a predetermined scrambler to input data, and an FCS generation circuit that adds the generated FCS to the input scrambler data and outputs the resultant data. A "0" insertion circuit for inserting "0" into the data from the FCS generation circuit and outputting the data, and adding the generated flag sequence to the beginning and end of the data from the "0" insertion circuit for output. And a flag generation circuit.
【０００９】また、本発明のＨＤＬＣ伝送制御方法は、
前記スクランブラ回路において、入力されたデータは前
記スクランブラ生成多項式によってすべてのデータがス
クランブラされ前記情報部のデータとして前記ＦＣＳ生
成回路に出力することを特徴とする。[0009] Also, the HDLC transmission control method of the present invention comprises:
In the scrambler circuit, all the input data is scrambled by the scrambler generation polynomial and output to the FCS generation circuit as data of the information section.
【００１０】また、本発明のＨＤＬＣ伝送制御方法は、
前記“０”挿入回路において、ＦＣＳ生成回路から入力
されたスクランブラデータおよびＦＣＳに“１”が連続
して発生し予め設定された回数に達した場合、フラグシ
ーケンスと区別するために“０”を１ビット挿入してフ
ラグ生成回路に出力することを特徴とする。[0010] Also, the HDLC transmission control method of the present invention comprises:
In the "0" insertion circuit, when "1" is continuously generated in the scrambler data and FCS input from the FCS generation circuit and reaches a preset number, "0" is used to distinguish from the flag sequence. Is output to the flag generation circuit after inserting one bit.
【００１１】また、本発明のＨＤＬＣ伝送制御方法は、
前記ＨＤＬＣ受信制御回路は、前記ＨＤＬＣ送信制御回
路から入力されたデータのフラグシーケンスを削除した
データを出力するフラグ削除回路と、このフラグ削除回
路からのデータのフラグシーケンスおよび情報部から
“０”が削除されたデータを出力する“０”削除回路
と、この“０”削除回路からのデータをフレームチェッ
クシーケンスにより情報部のエラーを検出して訂正した
データを出力するＦＣＳエラー検出回路と、このＦＣＳ
エラー検出回路からの情報部のデータをデスクランブル
して出力するデスクランブル回路とを有することを特徴
とする。Further, the HDLC transmission control method of the present invention
The HDLC reception control circuit includes: a flag deletion circuit that outputs data obtained by deleting a flag sequence of data input from the HDLC transmission control circuit; and a flag sequence of data from the flag deletion circuit and “0” from the information section. A "0" deletion circuit for outputting deleted data, an FCS error detection circuit for detecting data in the information section by detecting a data error from the "0" deletion circuit by a frame check sequence and outputting corrected data;
A descrambling circuit for descrambling and outputting data of the information section from the error detection circuit.
【００１２】[0012]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施例の
ブロック図、図２は本実施例の動作を説明するためのデ
ータフォーマット図である。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a data format diagram for explaining the operation of the present embodiment.
【００１３】本実施例は、ハイレベル伝送制御（ＨＤＬ
Ｃ＝ｈｉｇｈ ｌｅｖｅｌ ｄａｔａ ｌｉｎｋ ｃｏ
ｎｔｒｏｌ）プロトコルのフレームにおいて、開始およ
び終了のフラグシーケンスを有し、そのフラグシーケン
スにおける連続する“１”のビット数を増加させ、情報
部のデータおよびフレームチェックシーケンス（ＦＣＳ
＝ｆｒａｍｅ ｃｈｅｃｋ ｓｅｑｕｅｎｃｅ）におけ
る“０”挿入の処理をフラグシーケンスの連続する
“１”のビット数から１個少ない数分の“１”が連続し
た場合に行うように構成する。In this embodiment, a high-level transmission control (HDL
C = high level data link co
In the frame of the (ntrol) protocol, a start and end flag sequence is provided, the number of consecutive “1” bits in the flag sequence is increased, and the data and frame check sequence (FCS
= Frame check sequence) is configured to be performed when the number of consecutive “1” s, one less than the number of consecutive “1” bits in the flag sequence, continues.
【００１４】ＨＤＬＣ送信制御回路１は、ＨＤＬＣプロ
トコルに従ったフォーマット化を行う前のデータに対し
て、スクランブラ処理を行い、ＨＤＬＣ受信制御回路２
では、ＨＤＬＣによる終端を行った後のデータに対し
て、デスクランブラ処理を行う。なお、スクランブラ処
理は、入力データが周期性をもつ場合や一定パターンが
続く場合でも、送信信号の振幅、極性、位相の変化が現
れるようにし、受信側において、信号変加点のタイミン
グの抽出を容易にする。The HDLC transmission control circuit 1 performs a scrambler process on the data before performing the formatting according to the HDLC protocol, and performs an HDLC reception control circuit 2
Then, a descrambler process is performed on the data after termination by HDLC. It should be noted that the scrambler process makes the amplitude, polarity, and phase of the transmission signal change even when the input data has periodicity or a constant pattern continues, and the reception side extracts the timing of the signal change point. make it easier.
【００１５】ＨＤＬＣ送信制御回路１は、入力のデータ
図２（１）に対して所定のスクランブルをかけてスクラ
ンブラデータ図２（２）を出力するスクランブラ回路１
１と、生成したＦＣＳを入力のスクランブラデータに付
加して図２（３）出力するＦＣＳ生成回路１２と、この
ＦＣＳ生成回路１２からのデータに“０”を挿入して図
２（４）して出力する“０”挿入回路１３と、生成した
フラグシーケンスを“０”挿入回路１３からのデータの
先頭と末尾とに付加して図２の（５）出力するフラグ生
成回路１４とを有する。The HDLC transmission control circuit 1 performs a predetermined scramble on the input data FIG. 2 (1) and outputs the scrambler data FIG. 2 (2).
1 and the generated FCS is added to the input scrambler data, and the FCS generation circuit 12 outputs the data shown in FIG. 2 (3). The data from the FCS generation circuit 12 is inserted with “0” to insert the data “0” in FIG. A "0" insertion circuit 13 for outputting the data from the "0" insertion circuit 13 at the beginning and end of the data from the "0" insertion circuit 13 for output (5) in FIG. .
【００１６】また、スクランブラ回路１１において、入
力されたデータはスクランブラ生成多項式として“Ｘ23
＋Ｘ18＋１”によってすべてのデータがスクランブラさ
れ情報部のデータとしてＦＣＳ生成回路１２に出力す
る。In the scrambler circuit 11, the input data is represented by "X 23 " as a scrambler generating polynomial.
All data is scrambled by + X 18 +1 "and output to the FCS generation circuit 12 as data of the information section.
【００１７】また、“０”挿入回路１３において、ＦＣ
Ｓ生成回路１２から入力されたスクランブラデータおよ
びＦＣＳに“１”が連続して発生し予め設定された回数
に達した場合、フラグシーケンスと区別するために
“０”を１ビット挿入図２（４）してフラグ生成回路１
４に出力する。In the "0" insertion circuit 13, FC
When “1” is continuously generated in the scrambler data and FCS input from the S generation circuit 12 and reaches a preset number of times, one bit of “0” is inserted to distinguish it from the flag sequence. 4) The flag generation circuit 1
4 is output.
【００１８】ＨＤＬＣ受信制御回路２は、ＨＤＬＣ送信
制御回路１から入力されたデータのフラグシーケンスを
削除したデータを出力するフラグ削除回路１５と、この
フラグ削除回路１５からのＦＣＳおよび情報部のデータ
から“０”が削除されたデータを出力する“０”削除回
路１６と、この“０”削除回路１６からのデータをＦＣ
Ｓにより情報部のエラーを検出して訂正したデータを出
力するＦＣＳエラー検出回路１７と、このＦＣＳエラー
検出回路１７からの情報部のデータをデスクランブルし
て出力するデスクランブル回路１８とを有する。The HDLC reception control circuit 2 outputs a flag deletion circuit 15 that outputs data obtained by deleting the flag sequence of the data input from the HDLC transmission control circuit 1, and outputs the data from the FCS and the information section from the flag deletion circuit 15. A “0” deletion circuit 16 that outputs data from which “0” has been deleted, and the data from the “0” deletion circuit 16 are
The FCS includes an FCS error detection circuit 17 that detects an error in the information section by S and outputs corrected data, and a descramble circuit 18 that descrambles and outputs the data of the information section from the FCS error detection circuit 17.
【００１９】また、スクランブラ回路１１およびデスク
ランブラ回路１８の生成多項式は、“０”挿入を行うデ
ータの最大長に対して充分に長い周期を有するものが望
ましい。例えば、イーサーネットフレームでの最大デー
タ長は１５３４バイト（１２２７２ビット）であり、そ
れに対して十分に長い周期をとり、次数として２３程度
が適当であり、例えば生成多項式としてはＸ23＋Ｘ18＋
１がある。It is desirable that the generator polynomials of the scrambler circuit 11 and descrambler circuit 18 have a period that is sufficiently long with respect to the maximum length of data for inserting "0". For example, the maximum data length in an Ethernet frame is 1534 bytes (12272 bits), a sufficiently long period is taken, and an order of about 23 is appropriate. For example, as a generator polynomial, X 23 + X 18 +
There is one.
【００２０】また、ＦＣＳ生成回路１２、ＦＣＳエラー
検出回路１７は既存のＨＤＬＣプロトコルの処理と同じ
である。フラグ生成回路１４、フラグ削除回路１５は、
既存のＨＤＬＣプロトコルのフラグシーケンス“７Ｅ
ｈ”「０１１１１１１０」に対して連続する“１”を十
分に長くとり、例えば、“７ＦＦＦＦＦＦＦＦＦＦＦＦ
Ｅｈ”「‘１’が５４個の前後に“０”」とする。The FCS generating circuit 12 and the FCS error detecting circuit 17 are the same as those of the existing HDLC protocol. The flag generation circuit 14 and the flag deletion circuit 15
Flag sequence “7E” of the existing HDLC protocol
h ”“ 01111110 ”, a continuous“ 1 ”is taken sufficiently long, for example,“ 7FFFFFFFFFFFF
Eh "is" 0 "before and after 54 '1's.
【００２１】また、“０”挿入回路１３、“０”削除回
路１６は、情報部のデータおよびＦＣＳの、フラグの連
続する“０”削除回路１６は、情報部のデータおよびＦ
ＣＳの、フラグの連続する“１”ビット数から１少ない
数分“１”が連続した場合に１ビットの“０”挿入およ
び削除を行い、上記のフラグシーケンス例の場合は、
“１”５３回連続して発生した場合、“０”挿入および
“０”削除の処理が行われる。The "0" insertion circuit 13 and the "0" deletion circuit 16 provide the information part data and FCS.
When “1” is continuous by one less than the number of consecutive “1” bits of the flag of CS, 1 bit “0” is inserted and deleted. In the case of the above flag sequence example,
If "1" occurs 53 times in a row, "0" insertion and "0" deletion processing are performed.
【００２２】次に本実施例の動作について図１及び図２
を参照して説明する。図２は本実施例のＨＤＬＣ送信制
御回路１におけるデータフォーマットの変化を示してい
る。スクランブラ回路１１の入力（１）は、生成多項式
Ｘ23＋Ｘ18＋１によって全てのデータがスクランブラさ
れて（２）になる。そして、ＦＣＳ生成回路１２によっ
て、スクランブラデータのＦＣＳが計算され、末尾に付
加されて（３）となる。次に、“０”挿入回路１３によ
って、スクランブラデータおよびＦＣＳに“１”が５３
回連続して発生した場合、フラグシーケンスと区別する
ために“０”が１ビット挿入されて（４）となる。最後
に、フラグ生成回路１４によって先頭と末尾にフラグシ
ーケンス“７ＦＦＦＦＦＦＦＦＦＦＦＦＥｈ”が付加さ
れ（５）となる。Next, the operation of this embodiment will be described with reference to FIGS.
This will be described with reference to FIG. FIG. 2 shows a change in the data format in the HDLC transmission control circuit 1 of the present embodiment. All the data of the input (1) of the scrambler circuit 11 is scrambled by the generator polynomial X 23 + X 18 +1 to become (2). Then, the FCS generation circuit 12 calculates the FCS of the scrambler data, and adds it to the end to obtain (3). Next, the “0” insertion circuit 13 adds “1” to the scrambler data and FCS by 53.
In the case of consecutive occurrences, "0" is inserted by one bit to distinguish it from the flag sequence, resulting in (4). Finally, the flag sequence “7FFFFFFFFFFFFEh” is added to the beginning and end by the flag generation circuit 14 to obtain (5).
【００２３】このように、本実施例では、“０”挿入の
確率を極力少なくすることを目的にしている。データ
“０”または“１”の発生確率は０．５であり、データ
中に“１”が５３回路連続して発生する確率は（０．
５）53である。常にデータ通信が行われているとする
と、データレートをｆ（ＭＨｚ）とするとデータ中に
“１”が５３回路連続して発生することは、２53／（ｆ
×１０6 ）秒に１回であり、例えばｆを４５ＭＨｚとす
ると、６．３５年に１回である。As described above, the purpose of this embodiment is to minimize the probability of "0" insertion. The probability of occurrence of data "0" or "1" is 0.5, and the probability that "1" occurs 53 times in a row in the data is (0.
5) 53 . Assuming that data communication is always performed, if a data rate is f (MHz), 53 consecutive "1" s occur in data because 2 53 / (f
× 10 6 ), for example, once every 6.35 years if f is 45 MHz.
【００２４】さらに、入力データをスクランブラするこ
とにより、データは入力データにもよるが、マーク率１
／２のランダムデータとなり、“１”が５３回路連続し
て発生する確率は極めて少なくなる。スクランブラの生
成多項式は、例えばイーサーネットフレームの場合、最
大データ長は１５３４バイト（１２２７２ビット）であ
り、それに対して十分に長い周期である、次数として２
３の生成多項式Ｘ23＋Ｘ18＋１が適当である。Further, by scrambled the input data, the data depends on the input data.
/ 2 random data, and the probability that "1" is generated continuously for 53 circuits is extremely small. For example, the generator polynomial of the scrambler has a maximum data length of 1534 bytes (12272 bits) in the case of an Ethernet frame, and has a sufficiently long period.
Generating polynomial X 23 + X 18 +1 of the 3 is appropriate.
【００２５】[0025]
【発明の効果】以上説明したように本発明は、ＨＤＬＣ
プロトコルのフレームにおいて、フラグシーケンスにお
ける連続する“１”のビット数を増加させ、情報部およ
びＦＣＳにおける“０”挿入の処理をフラグシーケンス
の連続する“１”のビット数から１個少ない数分の
“１”が連続した場合に行うことにより、“０”挿入に
よるオーバーヘッドを極力少なくして、効率の高いデー
タ伝送を行うことができるという効果を有する。As described above, the present invention provides an HDLC
In the frame of the protocol, the number of consecutive “1” bits in the flag sequence is increased, and the process of inserting “0” in the information section and the FCS is reduced by one less than the number of consecutive “1” bits in the flag sequence. By performing the process when “1” s are consecutive, there is an effect that the overhead due to the insertion of “0” can be reduced as much as possible and highly efficient data transmission can be performed.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
【図２】本実施例の動作を説明するためのデータフォー
マット図である。FIG. 2 is a data format diagram for explaining the operation of the embodiment.
【図３】ＨＤＬＣのフレーム構成図である。FIG. 3 is a diagram illustrating a frame configuration of HDLC.
１ ＨＤＬＣ送信制御回路 ２ ＨＤＬＣ受信制御回路 １１ スクランブラ回路 １２ ＦＣＳ生成回路 １３ “０”挿入回路 １４ フラグ生成回路 １５ フラグ削除回路 １６ “０”削除回路 １７ ＦＣＳエラー検出回路 １８ デスクランブラ回路 Reference Signs List 1 HDLC transmission control circuit 2 HDLC reception control circuit 11 Scrambler circuit 12 FCS generation circuit 13 “0” insertion circuit 14 Flag generation circuit 15 Flag deletion circuit 16 “0” deletion circuit 17 FCS error detection circuit 18 Descrambler circuit
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K014 AA01 BA05 GA04 5K034 AA01 EE11 FF02 HH01 HH02 HH05 HH09 HH10 HH12 HH16 KK24 PP07 TT02 5K047 AA01 BB15 CC02 GG33 GG37 HH12 HH43 HH57 LL13 LL15 MM14 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference)
Claims (6)
コルのフレームにおいて、開始および終了のフラグシー
ケンスを有し、前記フラグシーケンスにおける連続する
“１”のビット数を増加させ、情報部のデータおよびフ
レームチェックシーケンス（ＦＣＳ）における“０”挿
入の処理を前記フラグシーケンスの連続する“１”のビ
ット数から１個少ない数分の“１”が連続した場合に行
うことを特徴とするＨＤＬＣ伝送制御方法。1. A high-level transmission control (HDLC) protocol frame having a start and end flag sequence, increasing the number of consecutive "1" bits in said flag sequence, and checking data and frame in an information section. An HDLC transmission control method, characterized in that a process of inserting "0" in a sequence (FCS) is performed when "1", which is one less than the number of consecutive "1" bits in the flag sequence, continues.
トコルに従ったフォーマット化を行う前のデータに対し
て、スクランブラ処理を行い、ＨＤＬＣ受信制御回路で
は、ＨＤＬＣによる終端を行った後のデータに対して、
デスクランブラ処理を行うことを特徴とする請求項１記
載のＨＤＬＣ伝送制御方法。2. An HDLC transmission control circuit performs a scrambler process on data before performing formatting according to the HDLC protocol, and an HDLC reception control circuit performs processing on data after termination by HDLC. hand,
2. The HDLC transmission control method according to claim 1, wherein a descrambler process is performed.
タに対して所定のスクランブラをかけたスクランブラデ
ータを出力するスクランブラ回路と、生成した前記ＦＣ
Ｓを入力の前記スクランブラデータに付加して出力する
ＦＣＳ生成回路と、このＦＣＳ生成回路からのデータに
“０”を挿入して出力する“０”挿入回路と、生成した
フラグシーケンスを前記“０”挿入回路からのデータの
先頭と末尾とに付加して出力するフラグ生成回路とを有
することを特徴とする請求項１または２記載のＨＤＬＣ
伝送制御方法。3. An HDLC transmission control circuit, comprising: a scrambler circuit for outputting scrambler data obtained by subjecting input data to a predetermined scrambler;
An FCS generating circuit that adds S to the input scrambler data and outputs the data; a “0” inserting circuit that inserts “0” into the data from the FCS generating circuit and outputs the data; 3. The HDLC according to claim 1, further comprising: a flag generation circuit that adds the data to the beginning and end of the data from the 0 "insertion circuit and outputs the data.
Transmission control method.
れたデータは前記スクランブラ生成多項式によってすべ
てのデータがスクランブラされ前記情報部のデータとし
て前記ＦＣＳ生成回路に出力することを特徴とする請求
項３記載のＨＤＬＣ伝送制御方法。4. The scrambler circuit according to claim 3, wherein all of the input data is scrambled by the scrambler generating polynomial and output to the FCS generating circuit as data of the information section. HDLC transmission control method as described in the above.
成回路から入力されたスクランブラデータおよびＦＣＳ
に“１”が連続して発生し予め設定された回数に達した
場合、フラグシーケンスと区別するために“０”を１ビ
ット挿入してフラグ生成回路に出力することを特徴とす
る請求項３記載のＨＤＬＣ伝送制御方法。5. The method according to claim 1, wherein the "0" insertion circuit includes a scrambler data input from the FCS generation circuit and an FCS.
4. When the number of times "1" occurs continuously and reaches a preset number of times, one bit of "0" is inserted to distinguish it from the flag sequence and output to the flag generation circuit. HDLC transmission control method as described in the above.
ＬＣ送信制御回路から入力されたデータのフラグシーケ
ンスを削除したデータを出力するフラグ削除回路と、こ
のフラグ削除回路からのデータのフラグシーケンスおよ
び情報部から“０”が削除されたデータを出力する
“０”削除回路と、この“０”削除回路からのデータを
フレームチェックシーケンスにより情報部のエラーを検
出して訂正したデータを出力するＦＣＳエラー検出回路
と、このＦＣＳエラー検出回路からの情報部のデータを
デスクランブルして出力するデスクランブル回路とを有
することを特徴とする請求項１または２記載のＨＤＬＣ
伝送制御方法。6. The HDLC reception control circuit includes:
A flag deletion circuit that outputs data from which a flag sequence of data input from the LC transmission control circuit is deleted, and a flag sequence that outputs “0” is deleted from the flag sequence of data from the flag deletion circuit and the information section. A "0" elimination circuit, an FCS error detection circuit for detecting data in the information section from the "0" elimination circuit by a frame check sequence and outputting corrected data, and an information section from the FCS error detection circuit. 3. The HDLC according to claim 1, further comprising a descrambling circuit for descrambling and outputting data.
Transmission control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000327127A JP3473761B2 (en) | 2000-10-26 | 2000-10-26 | HDLC transmission control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000327127A JP3473761B2 (en) | 2000-10-26 | 2000-10-26 | HDLC transmission control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002135355A true JP2002135355A (en) | 2002-05-10 |
| JP3473761B2 JP3473761B2 (en) | 2003-12-08 |
Family
ID=18804214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000327127A Expired - Lifetime JP3473761B2 (en) | 2000-10-26 | 2000-10-26 | HDLC transmission control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3473761B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023965A (en) * | 2009-07-15 | 2011-02-03 | Fujitsu Ltd | Data rate adjusting device, data distribution system, and program |
-
2000
- 2000-10-26 JP JP2000327127A patent/JP3473761B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023965A (en) * | 2009-07-15 | 2011-02-03 | Fujitsu Ltd | Data rate adjusting device, data distribution system, and program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3473761B2 (en) | 2003-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8340005B1 (en) | High speed packet interface and method | |
| US6263443B1 (en) | Simplified data link protocol processor | |
| US6628725B1 (en) | Method and system for encoding data for transmission over a serial link | |
| US7529275B2 (en) | Data transfer protocol for 6.25 GBPs Serializer/Deserializer (SERDES) | |
| US6782473B1 (en) | Network encryption system | |
| US20050149813A1 (en) | Transmitting data words | |
| US11082539B2 (en) | System and method for performing interpacket gap repair for lossy protocols | |
| US8553785B2 (en) | Apparatus and method for transmitting and recovering encoded data streams across physical medium attachments | |
| US7986717B2 (en) | System, apparatus, and method for increasing resiliency in communications | |
| US6859465B1 (en) | Method and apparatus for constant throughput rate adaptation | |
| EP0174182B1 (en) | Information transmission system in a local area network suitable for collision detection | |
| US20230299879A1 (en) | Error-tolerant forward error correction ordered set message decoder | |
| US20060033646A1 (en) | Method and apparatus for minimizing threshold variation from body charge in silicon-on-insulator circuitry | |
| JP2002135355A (en) | Hdlc transmission control method | |
| US6970563B1 (en) | System for fast scrambling and descrambling of data | |
| JPH031738A (en) | Device for guaranteeing accurate decode of data information | |
| US6380873B1 (en) | Method for reducing radio frequency emissions on high-speed serial buses | |
| TW202125486A (en) | Display driving device and display device including the same | |
| JP3473764B2 (en) | Parallel data transmission control method and parallel data transmission control device | |
| US11121790B2 (en) | Latency reduction in ethernet frames | |
| US5784013A (en) | Circuit for removing energy dispersal in a data transmission | |
| US7036070B1 (en) | Error monitoring system and method | |
| US20050249189A1 (en) | HDLC encoding and decoding techniques | |
| JP2000134190A (en) | Data transmitter and data communication device | |
| CN108418655A (en) | A kind of efficient HDLC base band frame packaging method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030812 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3473761 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |