JP2002117691A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、メモリセルアレ
イが冗長構成された半導体集積回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit in which a memory cell array has a redundant configuration.
【０００２】[0002]
【従来の技術】図８は例えば特開平８−９４７１８号公
報に示された従来の半導体集積回路を示す構成図であ
り、図において、１は複数のメモリセルアレイから構成
されたＲＡＭ、１１〜１５は冗長切替用の制御信号Ｆ＜
６：２＞にしたがって入力データを選択する冗長切替用
セレクタ、１６〜２１は冗長切替用の制御信号Ｆ＜６：
１＞にしたがって出力データを選択する冗長切替用セレ
クタ、ＤＩ＜０＞〜ＤＩ＜６＞はＲＡＭ１の入力端子、
ＤＯ＜０＞〜ＤＯ＜６＞はＲＡＭ１の出力端子、ＸＤＩ
＜０＞〜ＸＤＩ＜５＞は半導体集積回路の入力端子、Ｘ
ＤＯ＜０＞〜ＸＤＯ＜５＞は半導体集積回路の出力端子
である。2. Description of the Related Art FIG. 8 is a block diagram showing a conventional semiconductor integrated circuit disclosed, for example, in Japanese Patent Application Laid-Open No. Hei 8-94718. In the drawing, reference numeral 1 denotes a RAM composed of a plurality of memory cell arrays, Is a control signal F <
6: 2>, the selector for selecting the input data in accordance with the redundancy switching control signal F <6:
1 <>, DI <0> to DI <6> are input terminals of the RAM 1,
DO <0> to DO <6> are output terminals of the RAM 1 and XDI
<0> to XDI <5> are input terminals of the semiconductor integrated circuit, X
DO <0> to XDO <5> are output terminals of the semiconductor integrated circuit.
【０００３】図９はＲＡＭ１の内部を示す詳細構成図で
あり、図において、３１〜３７は複数のメモリセルが２
次元に配置されたメモリセルアレイ（以下、“ＭＣＡ”
と称する）、３８はＭＣＡ３１〜３７のＸ方向のアドレ
スを指定するロウアドレスデコーダ（図中、“Ｘ−Ｄｅ
ｃｏｄｅｒ”と称する）、３９はＭＣＡ３１〜３７のＹ
方向のアドレスを指定するカラムアドレスデコーダ（図
中、“Ｙ−Ｄｅｃｏｄｅｒ”と称する）、４０〜４６は
カラムセレクタ（図中、“ＣＯＬ−ＳＥＬ”と称す
る）、４７〜５３はＭＣＡ３１〜３７のメモリセルに書
き込まれているデータを読み出すセンスアンプ（図中、
“ＳＡ”と称する）、５４〜６０はＭＣＡ３１〜３７の
メモリセルにデータを書き込む書込ドライバ（図中、
“ＷＤ”と称する）。FIG. 9 is a detailed block diagram showing the inside of the RAM 1. Referring to FIG.
Memory cell array (hereinafter referred to as "MCA")
), 38 is a row address decoder (“X-De” in the figure) for specifying the addresses of the MCA 31 to 37 in the X direction.
coder "), 39 is Y of MCA 31-37
A column address decoder (referred to as "Y-Decoder" in the figure) for designating an address in the direction, 40-46 are column selectors (referred to as "COL-SEL" in the figure), and 47-53 are memories for the MCA 31-37. A sense amplifier that reads the data written in the cell (in the figure,
“SA”), 54 to 60 are write drivers for writing data to the memory cells of the MCA 31 to 37 (in the figure,
"WD").
【０００４】次に動作について説明する。ＲＡＭ１は、
７つのＭＣＡ３１〜３７から構成されているが、通常使
用時は６つのＭＣＡを使用し、残り１つのＭＣＡは通常
使用するＭＣＡが故障したときに備えて冗長構成されて
いる。Next, the operation will be described. RAM1 is
Although it is composed of seven MCAs 31 to 37, six MCAs are used during normal use, and the remaining one MCA is redundantly configured in case a normally used MCA fails.
【０００５】例えば、通常使用時のＭＣＡがＭＣＡ３１
〜３６の場合、冗長切替用セレクタ１１〜２１を制御す
る冗長切替用の制御信号Ｆ＜６：１＞は“１１１１１
１”、即ち、Ｆ＜６＞＝１，Ｆ＜５＞＝１，Ｆ＜４＞＝
１，Ｆ＜３＞＝１，Ｆ＜２＞＝１，Ｆ＜１＞＝１とな
る。この場合、半導体集積回路の入出力端子と、ＲＡＭ
１の入出力端子間の接続関係は下記の通りとなる。[0005] For example, the MCA in normal use is MCA31.
In the case of ~ 36, the redundancy switching control signal F <6: 1> for controlling the redundancy switching selectors 11-21 is "11111".
1 ", that is, F <6> = 1, F <5> = 1, F <4> =
1, F <3> = 1, F <2> = 1, and F <1> = 1. In this case, the input / output terminals of the semiconductor integrated circuit and the RAM
The connection relationship between the input / output terminals 1 is as follows.
【０００６】 ＸＤＩ＜５＞＝ＤＩ＜６＞ ＸＤＩ＜４＞＝ＤＩ＜５＞ ＸＤＩ＜３＞＝ＤＩ＜４＞ ＸＤＩ＜２＞＝ＤＩ＜３＞ ＸＤＩ＜１＞＝ＤＩ＜２＞ ＸＤＩ＜０＞＝ＤＩ＜１＞ ＸＤＩ＜０＞＝ＤＩ＜０＞ ＤＯ＜６＞＝ＸＤＯ＜５＞ ＤＯ＜５＞＝ＸＤＯ＜４＞ ＤＯ＜４＞＝ＸＤＯ＜３＞ ＤＯ＜３＞＝ＸＤＯ＜２＞ ＤＯ＜２＞＝ＸＤＯ＜１＞ ＤＯ＜１＞＝ＸＤＯ＜０＞ ＤＯ＜０＞は接続なしXDI <5> = DI <6> XDI <4> = DI <5> XDI <3> = DI <4> XDI <2> = DI <3> XDI <1> = DI <2> XDI < 0> = DI <1> XDI <0> = DI <0> DO <6> = XDO <5> DO <5> = XDO <4> DO <4> = XDO <3> DO <3> = XDO < 2> DO <2> = XDO <1> DO <1> = XDO <0> DO <0> is not connected
【０００７】ただし、ＭＣＡ３５のメモリセルに故障が
発生した場合（ここでは、説明の便宜上、１番地のメモ
リセルに故障が発生したものとする）、冗長切替用セレ
クタ１１〜２１を制御する冗長切替用の制御信号Ｆ＜
６：１＞を“１１００００”のように変更する。即ち、
Ｆ＜６＞＝１，Ｆ＜５＞＝１，Ｆ＜４＞＝０，Ｆ＜３＞
＝０，Ｆ＜２＞＝０，Ｆ＜１＞＝０のように変更する。
これにより、半導体集積回路の入出力端子と、ＲＡＭ１
の入出力端子間の接続関係は下記の通りとなり、ＭＣＡ
３５が使用されないようになる。したがって、１つのＭ
ＣＡが故障しても、半導体集積回路を継続して使用する
ことができる。However, if a failure occurs in the memory cell of the MCA 35 (here, for the sake of convenience, it is assumed that a failure occurs in the memory cell at address 1), the redundancy switching for controlling the redundancy switching selectors 11 to 21 is performed. Control signal F <
6: 1> to “110000”. That is,
F <6> = 1, F <5> = 1, F <4> = 0, F <3>
= 0, F <2> = 0, F <1> = 0.
Thereby, the input / output terminals of the semiconductor integrated circuit and the RAM 1
The connection relationship between the input and output terminals of
35 will not be used. Therefore, one M
Even if the CA fails, the semiconductor integrated circuit can be continuously used.
【０００８】 ＸＤＩ＜５＞＝ＤＩ＜６＞ ＸＤＩ＜４＞＝ＤＩ＜５＞ ＸＤＩ＜３＞＝ＤＩ＜４＞ ＸＤＩ＜３＞＝ＤＩ＜３＞ ＸＤＩ＜２＞＝ＤＩ＜２＞ ＸＤＩ＜１＞＝ＤＩ＜１＞ ＸＤＩ＜０＞＝ＤＩ＜０＞ ＤＯ＜６＞＝ＸＤＯ＜５＞ ＤＯ＜５＞＝ＸＤＯ＜４＞ ＤＯ＜４＞は接続なし ＤＯ＜３＞＝ＸＤＯ＜３＞ ＤＯ＜２＞＝ＸＤＯ＜２＞ ＤＯ＜１＞＝ＸＤＯ＜１＞ ＤＯ＜０＞＝ＸＤＯ＜０＞XDI <5> = DI <6> XDI <4> = DI <5> XDI <3> = DI <4> XDI <3> = DI <3> XDI <2> = DI <2> XDI < 1> = DI <1> XDI <0> = DI <0> DO <6> = XDO <5> DO <5> = XDO <4> DO <4> is not connected DO <3> = XDO <3> DO <2> = XDO <2> DO <1> = XDO <1> DO <0> = XDO <0>
【０００９】[0009]
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、１つのＭＣＡが故
障しても故障の影響を回避することができるが、隣接す
る２つのＭＣＡに跨る故障が発生すると、故障している
ＭＣＡを使用しなければならず、半導体集積回路の歩留
まりが低下するなどの課題があった。Since the conventional semiconductor integrated circuit is configured as described above, even if one MCA fails, the influence of the failure can be avoided. When a straddling fault occurs, a faulty MCA must be used, and there has been a problem that the yield of semiconductor integrated circuits is reduced.
【００１０】この発明は上記のような課題を解決するた
めになされたもので、隣接する２つのＭＣＡに跨る故障
が発生しても、故障の影響を回避することができる半導
体集積回路を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor integrated circuit capable of avoiding the influence of a failure even if a failure occurs between two adjacent MCAs. With the goal.
【００１１】[0011]
【課題を解決するための手段】この発明に係る半導体集
積回路は、複数のメモリセルアレイに与えられるアドレ
スに基づいて制御信号を生成する制御回路を設けたもの
である。A semiconductor integrated circuit according to the present invention has a control circuit for generating a control signal based on addresses given to a plurality of memory cell arrays.
【００１２】この発明に係る半導体集積回路は、セレク
タ回路が隣接する２つのメモリセルアレイからアクセス
対象のメモリセルアレイを１つ選択するようにしたもの
である。In the semiconductor integrated circuit according to the present invention, the selector circuit selects one memory cell array to be accessed from two adjacent memory cell arrays.
【００１３】この発明に係る半導体集積回路は、制御回
路がカラムアドレスの最上位ビットに基づいて制御信号
を変更するようにしたものである。In the semiconductor integrated circuit according to the present invention, the control circuit changes the control signal based on the most significant bit of the column address.
【００１４】この発明に係る半導体集積回路は、複数の
メモリセルアレイの中に故障救済用のメモリセルアレイ
が１つ冗長構成されているようにしたものである。In the semiconductor integrated circuit according to the present invention, one memory cell array for repairing a failure is redundantly configured in a plurality of memory cell arrays.
【００１５】この発明に係る半導体集積回路は、奇数番
目のメモリセルアレイと偶数番目のメモリセルアレイを
隣接配置し、セレクタ回路が複数の奇数番目のメモリセ
ルアレイからアクセス対象のメモリセルアレイを選択す
るとともに、複数の偶数番目のメモリセルアレイからア
クセス対象のメモリセルアレイを選択するようにしたも
のである。In a semiconductor integrated circuit according to the present invention, an odd-numbered memory cell array and an even-numbered memory cell array are arranged adjacent to each other, and a selector circuit selects a memory cell array to be accessed from a plurality of odd-numbered memory cell arrays. The memory cell array to be accessed is selected from the even-numbered memory cell arrays.
【００１６】この発明に係る半導体集積回路は、複数の
メモリセルアレイの中に故障救済用のメモリセルアレイ
が２つ冗長構成されているようにしたものである。In the semiconductor integrated circuit according to the present invention, two memory cell arrays for repairing a fault are redundantly formed in a plurality of memory cell arrays.
【００１７】[0017]
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路を示す構成図であり、図において、１は複
数のメモリセルアレイから構成されたＲＡＭ、１１〜１
５は冗長切替用の制御信号Ｆ＜６：２＞にしたがって入
力データを選択する冗長切替用セレクタ（セレクタ回
路）、７１〜７６は図２の制御回路から出力される冗長
切替用の制御信号Ｅ＜６：１＞にしたがって出力データ
を選択する冗長切替用セレクタ（セレクタ回路）、ＤＩ
＜０＞〜ＤＩ＜６＞はＲＡＭ１の入力端子、ＤＯ＜０＞
〜ＤＯ＜６＞はＲＡＭ１の出力端子、ＸＤＩ＜０＞〜Ｘ
ＤＩ＜５＞は半導体集積回路の入力端子、ＸＤＯ＜０＞
〜ＸＤＯ＜５＞は半導体集積回路の出力端子である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below. Embodiment 1 FIG. FIG. 1 is a configuration diagram showing a semiconductor integrated circuit according to a first embodiment of the present invention. In the figure, reference numeral 1 denotes a RAM composed of a plurality of memory cell arrays,
Reference numeral 5 denotes a redundancy switching selector (selector circuit) for selecting input data in accordance with the redundancy switching control signal F <6: 2>. Reference numerals 71 to 76 denote redundancy switching control signals E output from the control circuit of FIG. A selector (selector circuit) for redundancy switching for selecting output data according to <6: 1>, DI
<0> to DI <6> are input terminals of RAM1, DO <0>
To DO <6> are output terminals of the RAM 1 and XDI <0> to XDI
DI <5> is an input terminal of the semiconductor integrated circuit, XDO <0>
ＸXDO <5> are output terminals of the semiconductor integrated circuit.
【００１８】図２は制御回路の内部を示す詳細構成図で
あり、図において、８１はイネーブル信号ＥＮとカラム
アドレスの最上位ビットＡ＜１＞のＡＮＤ演算を行うＡ
ＮＤ回路、８２〜８６はＡＮＤ回路８１の出力信号と制
御信号ＦのＡＮＤ演算を行うＡＮＤ回路、８７〜９２は
ＡＮＤ回路８２〜８６の出力信号と制御信号Ｆ＜６：１
＞とのそれぞれとＯＲ演算を行うＯＲ回路である。な
お、ＲＡＭ１の内部構成は従来例と同様に図９の構成で
ある。FIG. 2 is a detailed block diagram showing the inside of the control circuit. In the figure, reference numeral 81 denotes an AND signal for performing an AND operation between the enable signal EN and the most significant bit A <1> of the column address.
ND circuits, 82 to 86 are AND circuits for performing an AND operation on the output signal of the AND circuit 81 and the control signal F, and 87 to 92 are output signals and the control signal F <6: 1 of the AND circuits 82 to 86.
> Is an OR circuit that performs an OR operation with each of The internal configuration of the RAM 1 is the configuration shown in FIG.
【００１９】次に動作について説明する。ＭＣＡ３１〜
ＭＣＡ３７に故障が発生していない場合、または、いず
れかのＭＣＡが１つだけ故障している場合、イネーブル
信号ＥＮを“０”に設定する。そのため、図２の制御回
路から出力される制御信号Ｅ＜６：１＞が制御信号Ｆ＜
６：１＞と一致するため図８の従来例と同様に動作す
る。Next, the operation will be described. MCA31-
If no failure has occurred in the MCA 37, or if only one of the MCAs has failed, the enable signal EN is set to “0”. Therefore, the control signal E <6: 1> output from the control circuit of FIG.
6: 1>, it operates in the same manner as the conventional example of FIG.
【００２０】一方、隣接する２つのＭＣＡに跨る故障が
発生した場合（ここでは、説明の便宜上、図９における
ＭＣＡ３４の２３番地のメモリセルと、ＭＣＡ３５の２
０番地のメモリセルとに故障が発生したものとする）、
イネーブル信号ＥＮを“１”に設定する。上記故障の場
合、制御信号Ｆ＜６：１＞が“１１００００”に設定さ
れるため、カラムアドレスの最上位ビットＡ＜１＞が
“ａ”とすると、図２の制御回路から出力される制御信
号Ｅ＜６：１＞は、“１１ａ０００”となる。On the other hand, when a failure occurs across two adjacent MCAs (here, for convenience of explanation, a memory cell at address 23 of MCA 34 in FIG.
It is assumed that a failure has occurred with the memory cell at address 0),
The enable signal EN is set to “1”. In the case of the above failure, the control signal F <6: 1> is set to “110000”, so that if the most significant bit A <1> of the column address is “a”, the control output from the control circuit of FIG. The signal E <6: 1> becomes “11a000”.
【００２１】２３番地のメモリセルをアクセスする場
合、Ａ＜４：０＞＝“１０１１１”であるためＡ＜１＞
＝“１”となり、制御信号Ｅ＜６：１＞は、“１１１０
００”となる。したがって、冗長切替用セレクタ７４が
ＤＯ＜３＞とＤＯ＜４＞のうちＤＯ＜４＞を選択して、
ＤＯ＜４＞とＸＤＯ＜３＞を接続するため、故障してい
るＭＣＡ３４の２３番地のメモリセルがアクセスされ
ず、ＭＣＡ３５の２３番地のメモリセルがアクセスされ
る。When accessing the memory cell at address 23, A <4: 0> = "10111", so that A <1>
= “1” and the control signal E <6: 1> is “1110”
00 ". Therefore, the redundancy switching selector 74 selects DO <4> from DO <3> and DO <4>, and
Since DO <4> and XDO <3> are connected, the memory cell at address 23 of the failed MCA 34 is not accessed, and the memory cell at address 23 of the MCA 35 is accessed.
【００２２】２０番地のメモリセルをアクセスする場
合、Ａ＜４：０＞＝“１０１００”であるためＡ＜１＞
＝“０”となり、制御信号Ｅ＜６：１＞は、“１１００
００”となる。したがって、冗長切替用セレクタ７４が
ＤＯ＜３＞とＤＯ＜４＞のうちＤＯ＜３＞を選択して、
ＤＯ＜３＞とＸＤＯ＜３＞を接続するため、故障してい
るＭＣＡ３５の２０番地のメモリセルがアクセスされ
ず、ＭＣＡ３４の２０番地のメモリセルがアクセスされ
る。When accessing the memory cell at address 20, since A <4: 0> = "10100", A <1>
= “0”, and the control signal E <6: 1> becomes “1100
00 ". Therefore, the redundancy switching selector 74 selects DO <3> from DO <3> and DO <4>, and
Since DO <3> and XDO <3> are connected, the memory cell at address 20 of the failed MCA 35 is not accessed, and the memory cell at address 20 of the MCA 34 is accessed.
【００２３】以上で明らかなように、この実施の形態１
によれば、ＭＣＡ３１〜３７に与えられるアドレスに基
づいて制御信号Ｅ＜６：１＞を生成するように構成した
ので、隣接する２つのＭＣＡに跨る故障が発生しても、
故障の影響を回避することができる効果を奏する。な
お、この実施の形態１では、カラムアドレスの最上位ビ
ットＡ＜１＞基づいて制御信号Ｅ＜６：１＞を生成する
ものについて示したが、これに限るものではなく、例え
ば、Ａ＜０＞ビットとＡ＜１＞ビット、または、Ａ＜０
＞ビットのみに基づいて制御信号Ｅ＜６：１＞を生成す
るようにしてもよい。As is apparent from the above, the first embodiment
According to the configuration, since the control signal E <6: 1> is generated based on the address given to the MCA 31 to 37, even if a failure occurs across two adjacent MCA,
The effect that the influence of a failure can be avoided is produced. In the first embodiment, the control signal E <6: 1> is generated based on the most significant bit A <1> of the column address. However, the present invention is not limited to this. For example, A <0 > Bit and A <1> bit, or A <0
The control signal E <6: 1> may be generated based on only the> bits.
【００２４】実施の形態２．図３はこの発明の実施の形
態２による半導体集積回路を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。９３〜９７は図２の制御回路から出力
される冗長切替用の制御信号Ｅ＜６：２＞にしたがって
入力データを選択する冗長切替用セレクタ（セレクタ回
路）である。Embodiment 2 FIG. FIG. 3 is a configuration diagram showing a semiconductor integrated circuit according to a second embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 1 denote the same or corresponding parts, and a description thereof will be omitted. Reference numerals 93 to 97 denote redundancy switching selectors (selector circuits) for selecting input data in accordance with a redundancy switching control signal E <6: 2> output from the control circuit of FIG.
【００２５】次に動作について説明する。上記実施の形
態１では、冗長切替用セレクタ１１〜１５が冗長切替用
の制御信号Ｆ＜６：２＞にしたがって入力データを選択
するものについて示したが、冗長切替用セレクタ９３〜
９７が図２の制御回路から出力される冗長切替用の制御
信号Ｅ＜６：２＞にしたがって入力データを選択するよ
うにしてもよい。Next, the operation will be described. In the first embodiment, the case where the redundancy switching selectors 11 to 15 select input data in accordance with the redundancy switching control signals F <6: 2> has been described.
97 may select input data in accordance with a redundancy switching control signal E <6: 2> output from the control circuit of FIG.
【００２６】２３番地のメモリセルをアクセスする場
合、Ａ＜１＞＝“１”であるため、制御信号Ｅ＜４＞が
“１”になり、ＤＩ＜３＞がＸＤＩ＜２＞と接続される
が、上述したようにＭＣＡ３４に格納されているデータ
が外部に出力されないので、使用上問題になることはな
い。When accessing the memory cell at address 23, since A <1> = "1", the control signal E <4> becomes "1" and DI <3> is connected to XDI <2>. However, since the data stored in the MCA 34 is not output to the outside as described above, there is no problem in use.
【００２７】２０番地のメモリセルをアクセスする場
合、Ａ＜１＞＝“０”であるため、制御信号Ｅ＜４＞が
“０”になり、ＤＩ＜３＞がＸＤＩ＜３＞と接続される
が、上述したようにＭＣＡ３５に格納されているデータ
が外部に出力されないので、使用上問題になることはな
い。When accessing the memory cell at address 20, since A <1> = "0", the control signal E <4> becomes "0" and DI <3> is connected to XDI <3>. However, since the data stored in the MCA 35 is not output to the outside as described above, there is no problem in use.
【００２８】実施の形態３．上記実施の形態１では、冗
長切替用セレクタ９３〜９７が図２の制御回路から出力
される冗長切替用の制御信号Ｅ＜６：２＞にしたがって
入力データを選択するものについて示したが、図４に示
すように、冗長切替用セレクタ９３〜９７が図２の制御
回路から出力される冗長切替用の制御信号Ｅ＜５：１＞
にしたがって入力データを選択するようにしてもよい。Embodiment 3 In the first embodiment, the redundancy switching selectors 93 to 97 select input data in accordance with the redundancy switching control signal E <6: 2> output from the control circuit of FIG. As shown in FIG. 4, the redundancy switching selectors 93 to 97 output the redundancy switching control signals E <5: 1> output from the control circuit of FIG.
May be selected according to the input data.
【００２９】２３番地のメモリセルをアクセスする場
合、Ａ＜１＞＝“１”であるため、制御信号Ｅ＜４＞が
“１”になり、ＤＩ＜４＞がＸＤＩ＜３＞と接続される
が、上述したようにＭＣＡ３４に格納されているデータ
が外部に出力されないので、使用上問題になることはな
い。When accessing the memory cell at address 23, since A <1> = "1", the control signal E <4> becomes "1" and DI <4> is connected to XDI <3>. However, since the data stored in the MCA 34 is not output to the outside as described above, there is no problem in use.
【００３０】２０番地のメモリセルをアクセスする場
合、Ａ＜１＞＝“０”であるため、制御信号Ｅ＜４＞が
“０”になり、ＤＩ＜４＞がＸＤＩ＜４＞と接続される
が、上述したようにＭＣＡ３５に格納されているデータ
が外部に出力されないので、使用上問題になることはな
い。When accessing the memory cell at address 20, since A <1> = "0", the control signal E <4> becomes "0" and DI <4> is connected to XDI <4>. However, since the data stored in the MCA 35 is not output to the outside as described above, there is no problem in use.
【００３１】実施の形態４．図５はこの発明の実施の形
態４による半導体集積回路を示す構成図であり、図にお
いて、１００は複数のＭＣＡから構成されたＲＡＭ、１
１０，１１２は半導体集積回路における複数の偶数番目
の入力端子からＭＣＡの入力端子に接続する入力端子を
選択する冗長切替用セレクタ（セレクタ回路）、１１
１，１１３は半導体集積回路における複数の奇数番目の
入力端子からＭＣＡの入力端子に接続する入力端子を選
択する冗長切替用セレクタ（セレクタ回路）、１２０，
１２２，１２４はＭＣＡにおける複数の偶数番目の出力
端子から半導体集積回路の出力端子に接続する出力端子
を選択する冗長切替用セレクタ（セレクタ回路）、１２
１，１２３，１２５はＭＣＡにおける複数の奇数番目の
出力端子から半導体集積回路の出力端子に接続する出力
端子を選択する冗長切替用セレクタ（セレクタ回路）で
ある。Embodiment 4 FIG. FIG. 5 is a configuration diagram showing a semiconductor integrated circuit according to a fourth embodiment of the present invention. In the figure, reference numeral 100 denotes a RAM composed of a plurality of MCAs,
Reference numerals 10 and 112 are redundancy switching selectors (selector circuits) for selecting an input terminal connected to the input terminal of the MCA from a plurality of even-numbered input terminals in the semiconductor integrated circuit;
Reference numerals 1 and 113 denote redundant switching selectors (selector circuits) for selecting an input terminal connected to the input terminal of the MCA from a plurality of odd-numbered input terminals in the semiconductor integrated circuit.
Reference numerals 122 and 124 denote redundancy switching selectors (selector circuits) for selecting an output terminal connected to the output terminal of the semiconductor integrated circuit from a plurality of even-numbered output terminals in the MCA.
Reference numerals 1, 123, and 125 denote redundancy switching selectors (selector circuits) that select output terminals connected to output terminals of the semiconductor integrated circuit from a plurality of odd-numbered output terminals in the MCA.
【００３２】図６はＲＡＭ１００の内部を示す詳細構成
図であり、図において、１３１〜１３８は複数のメモリ
セルが２次元に配置されたメモリセルアレイ（以下、
“ＭＣＡ”と称する）、１３９はＭＣＡ１３１〜１３８
のＸ方向のアドレスを指定するロウアドレスデコーダ
（図中、“Ｘ−Ｄｅｃｏｄｅｒ”と称する）、１４０は
ＭＣＡ１３１〜１３８のＹ方向のアドレスを指定するカ
ラムアドレスデコーダ（図中、“Ｙ−Ｄｅｃｏｄｅｒ”
と称する）、１４１〜１４８はカラムセレクタ（図中、
“ＣＯＬ−ＳＥＬ”と称する）、１４９〜１５６はＭＣ
Ａ１３１〜１３８のメモリセルに書き込まれているデー
タを読み出すセンスアンプ（図中、“ＳＡ”と称す
る）、１５７〜１６４はＭＣＡ１３１〜１３８のメモリ
セルにデータを書き込む書込ドライバ（図中、“ＷＤ”
と称する）。FIG. 6 is a detailed block diagram showing the inside of the RAM 100. In the drawing, reference numerals 131 to 138 denote memory cell arrays (hereinafter, referred to as memory cell arrays) in which a plurality of memory cells are two-dimensionally arranged.
139 denotes MCA 131 to 138
A row address decoder 140 (referred to as "X-Decoder" in the figure) for designating an address in the X direction of the column, and a column address decoder 140 ("Y-Decoder" in the figure for designating the addresses in the Y direction of the MCA 131 to 138)
, 141 to 148 are column selectors (in the figure,
149-156 are MC
A sense amplifier (referred to as "SA" in the figure) for reading data written in memory cells A131 to 138, and 157 to 164 write drivers ("WD" in the figure) for writing data to memory cells MCA 131 to 138. "
).
【００３３】上記実施の形態１では、冗長切替用セレク
タ７１〜７６が冗長切替用の制御信号Ｅ＜６：１＞にし
たがって出力データを選択するものについて示したが、
奇数番目のＭＣＡと偶数番目のＭＣＡを隣接配置し、冗
長切替用セレクタ１２１，１２３，１２５がＭＣＡにお
ける複数の奇数番目の出力端子から半導体集積回路の出
力端子に接続する出力端子を選択し、冗長切替用セレク
タ１２０，１２２，１２４がＭＣＡにおける複数の偶数
番目の出力端子から半導体集積回路の出力端子に接続す
る出力端子を選択するようにしてもよい。この場合、冗
長切替用の制御信号Ｆ＜７：２＞にしたがって出力デー
タを選択するので、ＭＣＡ１３１〜１３８に与えられる
アドレスに基づいて制御信号Ｅ＜６：１＞を生成する制
御回路は不要になる。In the first embodiment, the case where the redundancy switching selectors 71 to 76 select output data in accordance with the redundancy switching control signal E <6: 1> has been described.
The odd-numbered MCA and the even-numbered MCA are arranged adjacent to each other, and the redundancy switching selectors 121, 123, and 125 select the output terminals connected to the output terminals of the semiconductor integrated circuit from the plurality of odd-numbered output terminals in the MCA, and The switching selectors 120, 122, and 124 may select an output terminal connected to an output terminal of the semiconductor integrated circuit from a plurality of even-numbered output terminals in the MCA. In this case, the output data is selected according to the redundancy switching control signal F <7: 2>, so that a control circuit for generating the control signal E <6: 1> based on the addresses given to the MCA 131 to 138 is unnecessary. Become.
【００３４】ＭＣＡ１３４の２３番地のメモリセルと、
ＭＣＡ１３５の２０番地のメモリセルとに故障が発生し
た場合、制御信号Ｆ＜７，５，３，１＞が“１１００”
に設定され、制御信号Ｆ＜６，４，２，０＞が“１００
０”に設定される。この場合、半導体集積回路の入出力
端子と、ＲＡＭ１００の入出力端子間の接続関係は下記
の通りとなり、故障しているＭＣＡ１３４とＭＣＡ１３
５は使用されない。A memory cell at address 23 of the MCA 134;
When a failure occurs in the memory cell at address 20 of the MCA 135, the control signal F <7, 5, 3, 1> becomes "1100".
And the control signal F <6, 4, 2, 0> is set to “100”.
In this case, the connection relationship between the input / output terminal of the semiconductor integrated circuit and the input / output terminal of the RAM 100 is as follows, and the failed MCA 134 and the failed MCA 13
5 is not used.
【００３５】 ＸＤＩ＜５＞＝ＤＩ＜７＞ ＸＤＩ＜４＞＝ＤＩ＜６＞ ＸＤＩ＜３＞＝ＤＩ＜５＞ ＸＤＩ＜２＞＝ＤＩ＜４＞ ＸＤＩ＜１＞＝ＤＩ＜３＞ ＸＤＩ＜２＞＝ＤＩ＜２＞ ＸＤＩ＜１＞＝ＤＩ＜１＞ ＸＤＩ＜０＞＝ＤＩ＜０＞ ＤＯ＜７＞＝ＸＤＯ＜５＞ ＤＯ＜６＞＝ＸＤＯ＜４＞ ＤＯ＜５＞＝ＸＤＯ＜３＞ ＤＯ＜４＞は接続なし ＤＯ＜３＞は接続なし ＤＯ＜２＞＝ＸＤＯ＜２＞ ＤＯ＜１＞＝ＸＤＯ＜１＞ ＤＯ＜０＞＝ＸＤＯ＜０＞XDI <5> = DI <7> XDI <4> = DI <6> XDI <3> = DI <5> XDI <2> = DI <4> XDI <1> = DI <3> XDI < 2> = DI <2> XDI <1> = DI <1> XDI <0> = DI <0> DO <7> = XDO <5> DO <6> = XDO <4> DO <5> = XDO < 3> DO <4> is not connected DO <3> is not connected DO <2> = XDO <2> DO <1> = XDO <1> DO <0> = XDO <0>
【００３６】以上で明らかなように、この実施の形態４
によれば、奇数番目のＭＣＡと偶数番目のＭＣＡを隣接
配置し、冗長切替用セレクタが複数の奇数番目のＭＣＡ
からアクセス対象のＭＣＡを選択するとともに、複数の
偶数番目のＭＣＡからアクセス対象のＭＣＡを選択する
ように構成したので、隣接する２つのＭＣＡに跨る故障
が発生しても、故障の影響を回避することができる効果
を奏する。As is apparent from the above, this embodiment 4
According to this method, the odd-numbered MCA and the even-numbered MCA are arranged adjacent to each other, and the redundant switching selector is configured to include a plurality of odd-numbered MCAs.
, And an MCA to be accessed is selected from a plurality of even-numbered MCAs. Therefore, even if a failure occurs across two adjacent MCAs, the influence of the failure is avoided. The effect that can be achieved.
【００３７】この実施の形態４では、故障救済用のＭＣ
Ａを２つ冗長構成し、ＭＣＡ１３１〜１３８が同じ方向
にメモリセルを配置しているものについて示したが、図
７に示すように、隣接するＭＣＡのメモリセルをミラー
反転して配置するようにしてもよい。なお、この実施の
形態４は、カラムセレクタを持たないＲＡＭに適用する
こともできる。この場合は各ＭＣＡは、複数のメモリセ
ルを１次元に配置して構成される。In the fourth embodiment, the MC for repair
A has two redundant configurations and the MCAs 131 to 138 have memory cells arranged in the same direction. However, as shown in FIG. 7, the memory cells of adjacent MCAs are arranged in a mirror-inverted manner. You may. The fourth embodiment can also be applied to a RAM having no column selector. In this case, each MCA is configured by arranging a plurality of memory cells one-dimensionally.
【００３８】実施の形態５．上記実施の形態１〜４で
は、シングルポートのＲＡＭ１，１００に適用するもの
について示したが、２ポートＲＡＭや３ポートＲＡＭな
どのマルチポートＲＡＭに適用するようにしてもよく、
同様の効果を奏することができる。Embodiment 5 In the above-described first to fourth embodiments, an example in which the present invention is applied to the single-port RAMs 1 and 100 has been described.
Similar effects can be obtained.
【００３９】[0039]
【発明の効果】以上のように、この発明によれば、複数
のメモリセルアレイに与えられるアドレスに基づいて制
御信号を生成する制御回路を設けるように構成したの
で、隣接する２つのメモリセルアレイに跨る故障が発生
しても、故障の影響を回避することができる効果があ
る。As described above, according to the present invention, since the control circuit for generating the control signal based on the addresses given to the plurality of memory cell arrays is provided, the control circuit extends over two adjacent memory cell arrays. Even if a failure occurs, there is an effect that the influence of the failure can be avoided.
【００４０】この発明によれば、セレクタ回路が隣接す
る２つのメモリセルアレイからアクセス対象のメモリセ
ルアレイを１つ選択するように構成したので、隣接する
２つのメモリセルアレイの故障を回避することができる
効果がある。According to the present invention, since the selector circuit is configured to select one memory cell array to be accessed from two adjacent memory cell arrays, it is possible to avoid a failure of two adjacent memory cell arrays. There is.
【００４１】この発明によれば、制御回路がカラムアド
レスの最上位ビットに基づいて制御信号を変更するよう
に構成したので、制御回路の回路構成を複雑化すること
なく、簡単に制御信号を変更することができる効果があ
る。According to the present invention, since the control circuit is configured to change the control signal based on the most significant bit of the column address, the control signal can be easily changed without complicating the circuit configuration of the control circuit. There is an effect that can be.
【００４２】この発明によれば、複数のメモリセルアレ
イの中に故障救済用のメモリセルアレイが１つ冗長構成
されているように構成したので、隣接する２つのメモリ
セルアレイの故障を回避することができる効果がある。According to the present invention, since one memory cell array for repairing a fault is configured to be redundant in a plurality of memory cell arrays, a fault in two adjacent memory cell arrays can be avoided. effective.
【００４３】この発明によれば、奇数番目のメモリセル
アレイと偶数番目のメモリセルアレイを隣接配置し、セ
レクタ回路が複数の奇数番目のメモリセルアレイからア
クセス対象のメモリセルアレイを選択するとともに、複
数の偶数番目のメモリセルアレイからアクセス対象のメ
モリセルアレイを選択するように構成したので、隣接す
る２つのメモリセルアレイに跨る故障が発生しても、故
障の影響を回避することができる効果がある。According to the present invention, the odd-numbered memory cell array and the even-numbered memory cell array are arranged adjacent to each other, and the selector circuit selects the memory cell array to be accessed from the plurality of odd-numbered memory cell arrays, Is configured to select the memory cell array to be accessed from the memory cell array of the above, even if a failure occurs over two adjacent memory cell arrays, the effect of the failure can be avoided.
【００４４】この発明によれば、複数のメモリセルアレ
イの中に故障救済用のメモリセルアレイが２つ冗長構成
されているように構成したので、隣接する２つのメモリ
セルアレイの故障を回避することができる効果がある。According to the present invention, since two memory cell arrays for repairing a failure are configured redundantly in a plurality of memory cell arrays, failure of two adjacent memory cell arrays can be avoided. effective.
【図１】 この発明の実施の形態１による半導体集積回
路を示す構成図である。FIG. 1 is a configuration diagram showing a semiconductor integrated circuit according to a first embodiment of the present invention;
【図２】 制御回路の内部を示す詳細構成図である。FIG. 2 is a detailed configuration diagram showing the inside of a control circuit.
【図３】 この発明の実施の形態２による半導体集積回
路を示す構成図である。FIG. 3 is a configuration diagram showing a semiconductor integrated circuit according to a second embodiment of the present invention;
【図４】 この発明の実施の形態３による半導体集積回
路を示す構成図である。FIG. 4 is a configuration diagram showing a semiconductor integrated circuit according to a third embodiment of the present invention.
【図５】 この発明の実施の形態４による半導体集積回
路を示す構成図である。FIG. 5 is a configuration diagram showing a semiconductor integrated circuit according to a fourth embodiment of the present invention.
【図６】 ＲＡＭの内部を示す詳細構成図である。FIG. 6 is a detailed configuration diagram showing the inside of a RAM.
【図７】 ＲＡＭの内部を示す詳細構成図である。FIG. 7 is a detailed configuration diagram showing the inside of a RAM.
【図８】 従来の半導体集積回路を示す構成図である。FIG. 8 is a configuration diagram showing a conventional semiconductor integrated circuit.
【図９】 ＲＡＭの内部を示す詳細構成図である。FIG. 9 is a detailed configuration diagram showing the inside of a RAM.
１ ＲＡＭ、１１〜１５ 冗長切替用セレクタ（セレク
タ回路）、３１〜３７メモリセルアレイ、３８ ロウア
ドレスデコーダ、３９ カラムアドレスデコーダ、４０
〜４６ カラムセレクタ、４７〜５３ センスアンプ、
５４〜６０書込ドライバ、７１〜７６ 冗長切替用セレ
クタ（セレクタ回路）、８１ ＡＮＤ回路、８２〜８６
ＡＮＤ回路、８７〜９２ ＯＲ回路、９３〜９７ 冗
長切替用セレクタ（セレクタ回路）、１００ ＲＡＭ、
１１０〜１１３ 冗長切替用セレクタ（セレクタ回
路）、１２０〜１２５ 冗長切替用セレクタ（セレクタ
回路）、１３１〜１３８ メモリセルアレイ、１３９
ロウアドレスデコーダ、１４０ カラムアドレスデコー
ダ、１４１〜１４８ カラムセレクタ、１４９〜１５６
センスアンプ、１５７〜１６４ 書込ドライバ、ＤＩ
＜０＞〜ＤＩ＜６＞ＲＡＭ１の入力端子、ＤＯ＜０＞〜
ＤＯ＜６＞ ＲＡＭ１の出力端子、ＸＤＩ＜０＞〜ＸＤ
Ｉ＜５＞ 半導体集積回路の入力端子、ＸＤＯ＜０＞〜
ＸＤＯ＜５＞ 半導体集積回路の出力端子。1 RAM, 11-15 redundancy switching selector (selector circuit), 31-37 memory cell array, 38 row address decoder, 39 column address decoder, 40
~ 46 column selector, 47 ~ 53 sense amplifier,
54-60 write driver, 71-76 redundancy switching selector (selector circuit), 81 AND circuit, 82-86
AND circuit, 87 to 92 OR circuit, 93 to 97 redundancy switching selector (selector circuit), 100 RAM,
110-113 Redundancy switching selector (selector circuit), 120-125 Redundancy switching selector (selector circuit), 131-138 Memory cell array, 139
Row address decoder, 140 column address decoder, 141-148 column selector, 149-156
Sense amplifier, 157-164 Write driver, DI
<0> to DI <6> input terminal of RAM1, DO <0> to
DO <6> output terminal of RAM1, XDI <0> to XD
I <5> Input terminal of semiconductor integrated circuit, XDO <0> to
XDO <5> Output terminal of the semiconductor integrated circuit.
Claims (6)
複数のメモリセルアレイと、上記複数のメモリセルアレ
イのうち、アクセス対象のメモリセルアレイを指定する
制御信号を受けると、その制御信号にしたがってアクセ
ス対象のメモリセルアレイを選択するセレクタ回路とを
備えた半導体集積回路において、上記複数のメモリセル
アレイに与えられるアドレスに基づいて上記制御信号を
生成する制御回路を設けたことを特徴とする半導体集積
回路。When a control signal for designating a memory cell array to be accessed is received from a plurality of memory cell arrays in which a plurality of memory cells are two-dimensionally arranged and the plurality of memory cell arrays, access is performed according to the control signal. A semiconductor integrated circuit comprising: a selector circuit for selecting a target memory cell array; and a control circuit for generating the control signal based on an address given to the plurality of memory cell arrays.
ルアレイからアクセス対象のメモリセルアレイを１つ選
択することを特徴とする請求項１記載の半導体集積回
路。2. The semiconductor integrated circuit according to claim 1, wherein the selector circuit selects one memory cell array to be accessed from two adjacent memory cell arrays.
トに基づいて制御信号を変更することを特徴とする請求
項１または請求項２記載の半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein the control circuit changes the control signal based on the most significant bit of the column address.
用のメモリセルアレイが１つ冗長構成されていることを
特徴とする請求項１から請求項３のうちのいずれか１項
記載の半導体集積回路。4. The semiconductor integrated circuit according to claim 1, wherein one of the plurality of memory cell arrays has a redundant memory cell array for repairing a failure. .
に配置された複数のメモリセルアレイと、上記複数のメ
モリセルアレイのうち、アクセス対象のメモリセルアレ
イを指定する制御信号を受けると、その制御信号にした
がってアクセス対象のメモリセルアレイを選択するセレ
クタ回路とを備えた半導体集積回路において、奇数番目
のメモリセルアレイと偶数番目のメモリセルアレイを隣
接配置し、上記セレクタ回路が複数の奇数番目のメモリ
セルアレイからアクセス対象のメモリセルアレイを選択
するとともに、複数の偶数番目のメモリセルアレイから
アクセス対象のメモリセルアレイを選択することを特徴
とする半導体集積回路。5. When receiving a control signal designating a plurality of memory cell arrays in which a plurality of memory cells are arranged two-dimensionally or one-dimensionally and a memory cell array to be accessed among the plurality of memory cell arrays, the control signal is received. And a selector circuit for selecting a memory cell array to be accessed in accordance with the following: an odd-numbered memory cell array and an even-numbered memory cell array are arranged adjacent to each other, and the selector circuit accesses from a plurality of odd-numbered memory cell arrays. A semiconductor integrated circuit which selects a target memory cell array and selects a memory cell array to be accessed from a plurality of even-numbered memory cell arrays.
用のメモリセルアレイが２つ冗長構成されていることを
特徴とする請求項５記載の半導体集積回路。6. The semiconductor integrated circuit according to claim 5, wherein two of the plurality of memory cell arrays are provided for redundancy.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000309444A JP2002117691A (en) | 2000-10-10 | 2000-10-10 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
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Publications (1)
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|---|---|
| JP2002117691A true JP2002117691A (en) | 2002-04-19 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106126368A (en) * | 2016-08-22 | 2016-11-16 | 浪潮电子信息产业股份有限公司 | A kind of method of memory failure address resolution under LINUX |
| CN107092549A (en) * | 2017-04-26 | 2017-08-25 | 郑州云海信息技术有限公司 | A kind of automatic monitoring and the instrument and method for parsing memory failure |
-
2000
- 2000-10-10 JP JP2000309444A patent/JP2002117691A/en active Pending
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| CN107092549A (en) * | 2017-04-26 | 2017-08-25 | 郑州云海信息技术有限公司 | A kind of automatic monitoring and the instrument and method for parsing memory failure |
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