JP2002111712A - Load leveling system in hardware routing - Google Patents
Load leveling system in hardware routingInfo
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- JP2002111712A JP2002111712A JP2000295688A JP2000295688A JP2002111712A JP 2002111712 A JP2002111712 A JP 2002111712A JP 2000295688 A JP2000295688 A JP 2000295688A JP 2000295688 A JP2000295688 A JP 2000295688A JP 2002111712 A JP2002111712 A JP 2002111712A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ハードウェアルー
ティングの負荷分散方式に関し、更に詳しくは、ＶＬＡ
Ｎ間転送、マルチプロトコル転送を行う通信装置で、特
に各ネット間のルーテング処理、パケットヘッダ編集を
ハードウェアで実現する通信装置において、複数のルー
ティング処理、パケット編集用ハードウェアを具備し、
これらの処理状態を監視し、負荷を均等に分散すること
により、パケット転送性能を向上させるハードウェアル
ーティングの負荷分散方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a hardware routing load distribution method, and more particularly, to VLA.
A communication device that performs N-to-N transfer and multi-protocol transfer, particularly a communication device that realizes routing processing between each net and packet header editing by hardware, includes a plurality of routing processes and packet editing hardware,
The present invention relates to a hardware routing load distribution method for improving packet transfer performance by monitoring these processing states and distributing the load evenly.
【０００２】[0002]
【従来の技術】図２はハードウェアでルーティング処理
を行う従来における装置の構成例を示すブロック図であ
る。2. Description of the Related Art FIG. 2 is a block diagram showing an example of the configuration of a conventional device for performing a routing process by hardware.
【０００３】しかるに、図２に示されたような構成では
ルーティング処理機構は１個であるために、処理が集中
し、かつパケット編集で高速な処理が実現できなけれ
ば、ここがボトルネックとなり、性能が上がらないとい
う問題がある。However, in the configuration shown in FIG. 2, since there is only one routing processing mechanism, if processing is concentrated and high-speed processing cannot be realized by packet editing, this becomes a bottleneck. There is a problem that performance is not improved.
【０００４】上記問題を解決する手段として、特開２０
００−１３４３９号公報に開示された技術が提案されて
いる。As means for solving the above problem, Japanese Patent Laid-Open Publication No.
A technique disclosed in JP-A-00-13439 has been proposed.
【０００５】上記公報に開示されている技術は、２個の
ルータが設けられており、第１のルータ、第２のルータ
間はマルチリンク接続されており、第１のルータにはパ
ケットからヘッダ情報を抽出する手段と、ヘッダ情報を
キーとしてハッシュ計算等により出力インタフェースを
決定する手段を備えている。そして、他のルータへ直接
接続されている経路が複数存在するルータに対してルー
ティングを行う必要があるパケットが入ってきた場合に
は、ヘッダ情報の１つまたは複数を抽出し読み込み、読
み込んだヘッダ情報をキーとしてハッシュ計算等を行
い、その計算結果であるハッシュ値に対応するインタフ
ェースにパケットを出力する。従って、抽出したヘッダ
情報が同一であるパケットの出力インタフェースは常に
同一となるために、パケットの順序逆転が起こることが
ない。また、上記ハッシュ計算式として、流れている量
の多いパケットに帯域の広い経路が割り当てられるよう
な関数を用いることにより、負荷集中を回避することが
でき、負荷分散を図ることが可能となる。[0005] In the technique disclosed in the above publication, two routers are provided, a first router and a second router are connected by a multilink connection, and the first router has a header from a packet. There are provided means for extracting information and means for determining an output interface by hash calculation or the like using the header information as a key. When a packet that needs to be routed to a router having a plurality of routes directly connected to another router comes in, one or more pieces of header information are extracted and read, and the read header is read. A hash calculation or the like is performed using the information as a key, and a packet is output to an interface corresponding to a hash value that is the calculation result. Therefore, since the output interface of the packets having the same extracted header information is always the same, the order of the packets does not reverse. In addition, by using a function such that a wide-band route is allocated to packets flowing in a large amount as the hash calculation formula, load concentration can be avoided, and load distribution can be achieved.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記公
報に開示されているマルチリンク型ルーティング方法
は、構造が複雑化されるばかりか、高度な処理技術を必
要とするという欠点があった。However, the multi-link routing method disclosed in the above publication has a drawback that not only the structure is complicated, but also a sophisticated processing technique is required.
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規なハート
ウェアルーティングの負荷分散方式を提供することにあ
る。[0007] The present invention has been made in view of the above-mentioned conventional circumstances, and accordingly, an object of the present invention is to provide a novel heartware routing load distribution which can eliminate the above-mentioned disadvantages inherent in the prior art. It is to provide a method.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るハードウェアルーティングの負荷分散
方式は、ＶＬＡＮ間転送、マルチプロトコル転送を行う
通信装置で、特に各ネット間のルーティング処理、パケ
ットヘッダ編集をハードウェアで実現する通信装置にお
いて、パケット編集処理及びルーティング処理を実行す
る複数組のパケット編集、ルーティング処理手段と、該
パケット編集、ルーティング処理手段の処理状態を監視
して、負荷を均等に分散する負荷分散制御手段とを備え
て構成され、パケット転送性能を向上させることを特徴
としている。In order to achieve the above-mentioned object, a hardware routing load distribution method according to the present invention is a communication device which performs inter-VLAN transfer and multi-protocol transfer, and in particular, performs routing processing between nets. In a communication device that implements packet header editing by hardware, a plurality of sets of packet editing and routing processing means for executing packet editing processing and routing processing, and monitoring the processing state of the packet editing and routing processing means, load And load distribution control means for evenly distributing the packet data, thereby improving packet transfer performance.
【０００９】前記パケット編集、ルーティング処理手段
は、イーサネット、ＡＴＭ等各種プロトコルのレイヤ
１、２相当を制御する回線インタフェース制御回路と、
該インタフェース制御回路と後記パケット編集回路及び
後記負荷分散制御回路とを接続するクロスポイントスイ
ッチと、前記各回線インタフェースからのパケットを受
信し、後記ルーティング検索回路の処理結果により転送
する回線のプロトコルに従ったパケット編集を実施し該
当の回線にパケットを転送する複数のパケット編集回路
と、該各パケット編集回路に接続され該各パケット編集
回路からのパケットヘッダ情報により転送される回線を
判定し、編集すべきパケット情報の種別等を該パケット
編集回路に引き渡すルーティング検索回路とを有してい
る。The packet editing and routing processing means includes a line interface control circuit for controlling layers 1 and 2 corresponding to various protocols such as Ethernet and ATM;
A crosspoint switch for connecting the interface control circuit to a packet editing circuit and a load distribution control circuit to be described later, and a line protocol for receiving a packet from each of the line interfaces and transferring the packet based on a processing result of the routing search circuit to be described later. A plurality of packet editing circuits for performing packet editing and transferring the packet to a corresponding line, and determining and editing a line connected to each of the packet editing circuits and transferred based on packet header information from each of the packet editing circuits. A routing search circuit for transferring the type of packet information to be transmitted to the packet editing circuit.
【００１０】前記負荷分散制御手段は、前記各パケット
編集回路の処理状態を監視し、前記回線インタフェース
回路からの処理要求に対して空いている前記パケット編
集回路への転送指示を行うことで負荷分散を実施する負
荷分散制御回路である。The load distribution control means monitors the processing state of each of the packet editing circuits, and issues a transfer instruction to the vacant packet editing circuit in response to a processing request from the line interface circuit, thereby distributing the load. Is a load distribution control circuit that performs the following.
【００１１】[0011]
【発明の実施の形態】次に、本発明をその好ましい一実
施の形態について図面を参照しながら詳細に説明する。Next, a preferred embodiment of the present invention will be described in detail with reference to the drawings.
【００１２】図１は本発明による一実施の形態を示すブ
ロック構成図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【００１３】[0013]
【実施の形態の構成】図１を参照するに、１はイーサネ
ット、ＡＴＭ等各種プロトコルのレイヤ１、２相当を制
御する回線インタフェース制御回路である。Referring to FIG. 1, reference numeral 1 denotes a line interface control circuit for controlling layers 1 and 2 corresponding to various protocols such as Ethernet and ATM.
【００１４】２は回線インタフェース制御回路１、パケ
ット編集回路３、負荷分散制御回路５を接続するクロス
ポイントスイッチである。A cross point switch 2 connects the line interface control circuit 1, the packet editing circuit 3, and the load distribution control circuit 5.
【００１５】３は各回線インターフェースからのパケッ
トを受信し、ルーティング検索回路４の処理結果により
転送する回線のプロトコルに従ったパケット編集を実施
し、該当する回線にパケットを転送するパケット編集回
路を示している。Reference numeral 3 denotes a packet editing circuit that receives a packet from each line interface, performs packet editing according to the protocol of the line to be transferred based on the processing result of the routing search circuit 4, and transfers the packet to the corresponding line. ing.
【００１６】４はパケット編集回路３からのパケットヘ
ッダ情報により、転送される回線を判定し、編集すべき
パケット情報の種別等をパケット編集回路３に引き渡す
ルーティング検索回路である。Reference numeral 4 denotes a routing search circuit that determines a line to be transferred based on packet header information from the packet editing circuit 3 and transfers the type of packet information to be edited to the packet editing circuit 3.
【００１７】５はパケット編集回路３の処理状態を監視
し、インタフェース制御回路１からの処理要求に対し
て、空いているパケット編集回路３への転送指示を行う
ことで負荷分散を実施する負荷分散制御回路である。A load balancer 5 monitors the processing state of the packet editing circuit 3 and performs a load distribution by issuing a transfer instruction to a vacant packet editing circuit 3 in response to a processing request from the interface control circuit 1. It is a control circuit.
【００１８】６はパケット編集回路３の処理状態を表示
する信号線である。Reference numeral 6 denotes a signal line for displaying the processing state of the packet editing circuit 3.
【００１９】[0019]
【実施の形態の動作】次に本発明による一実施の形態の
動作について説明する。Next, the operation of the embodiment according to the present invention will be described.
【００２０】回線インタフェース制御回路１は、パケッ
トを受信すると、負荷分散制御回路５に処理要求を転送
する。負荷分散制御回路５は、パケット編集回路３の処
理状態を監視し、空いているパケット編集回路３への転
送指示を回線インタフェース回路１に返送する。When receiving the packet, the line interface control circuit 1 transfers a processing request to the load distribution control circuit 5. The load distribution control circuit 5 monitors the processing state of the packet editing circuit 3 and returns a transfer instruction to the vacant packet editing circuit 3 to the line interface circuit 1.
【００２１】回線インタフェース回路１は、負荷分散制
御回路５からの転送指示に従い、指定されたパケット編
集回路３へのパケット転送を行う。パケット編集回路３
は受信したパケットのヘッダ情報をルーティング検索回
路４に転送する。The line interface circuit 1 transfers a packet to a designated packet editing circuit 3 in accordance with a transfer instruction from the load distribution control circuit 5. Packet editing circuit 3
Transfers the header information of the received packet to the routing search circuit 4.
【００２２】ルーティング検索回路４は、パケット編集
回路３からの受信したヘッダ情報により、転送する回線
インタフェース、アドレス等を検索し、転送に必要なパ
ケット情報の種別、アドレス等の情報をパケット編集回
路３に転送する。パケット編集回路３は負荷分散制御回
路５から受信した情報によりパケット編集を行い、転送
先の回線インタフェース制御回路に編集したパケットを
転送する。The routing search circuit 4 searches for a line interface and an address to be transferred based on the header information received from the packet editing circuit 3, and outputs information such as the type and address of the packet information necessary for the transfer. Transfer to The packet editing circuit 3 edits the packet based on the information received from the load distribution control circuit 5, and transfers the edited packet to the transfer destination line interface control circuit.
【００２３】[0023]
【発明の効果】本発明は、以上の如く構成され、作用す
るものであり、本発明によれば以下に示すような効果が
得られる。The present invention is constructed and operates as described above. According to the present invention, the following effects can be obtained.
【００２４】ハードウエアによりパケット編集を行う場
合には、複雑な処理が必要となるために、処理時間が増
加する。When packet editing is performed by hardware, complicated processing is required, and the processing time increases.
【００２５】処理時間短縮のためには、回路のクロック
スピードの高速化、内部処理の並列化等高度で複雑な機
構が必要であり、回路を安定させることが困難になる
が、本発明では、並列してパケット編集を行うことによ
り、容易に処理能力を向上させることができる。In order to shorten the processing time, a sophisticated and complicated mechanism such as an increase in the clock speed of the circuit and parallelization of the internal processing is required, and it becomes difficult to stabilize the circuit. By performing the packet editing in parallel, the processing capability can be easily improved.
【図１】本発明の一実施の形態を示すブロック構成図で
ある。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】従来技術を示すブロック図である。FIG. 2 is a block diagram showing a conventional technique.
１…回線インタフェース回路 ２…クロスポイントスイッチ ３…パケット編集回路 ４…ルーティング検索回路 ５…負荷分散制御回路 ６…パケット編集回路３の処理状態を表示する信号線 DESCRIPTION OF SYMBOLS 1 ... Line interface circuit 2 ... Cross point switch 3 ... Packet edit circuit 4 ... Routing search circuit 5 ... Load distribution control circuit 6 ... Signal line which displays the processing state of packet edit circuit 3
Claims (3)
を行う通信装置で、特に各ネット間のルーティング処
理、パケットヘッダ編集をハードウェアで実現する通信
装置において、パケット編集処理及びルーティング処理
を実行する複数組のパケット編集、ルーティング処理手
段と、該パケット編集、ルーティング処理手段の処理状
態を監視して、負荷を均等に分散する負荷分散制御手段
とを具備し、パケット転送性能を向上させることを特徴
とするハードウェアルーティングの負荷分散方式。1. A plurality of sets for executing a packet editing process and a routing process in a communication device which performs inter-VLAN transfer and multi-protocol transfer, particularly in a communication device which implements a routing process between each net and a packet header editing by hardware. Packet editing and routing processing means, and load distribution control means for monitoring the processing status of the packet editing and routing processing means and distributing the load evenly, thereby improving packet transfer performance. Load distribution method for hardware routing.
段は、イーサネット、ＡＴＭ等各種プロトコルのレイヤ
１、２相当を制御する回線インタフェース制御回路と、
該インタフェース制御回路と後記パケット編集回路及び
後記負荷分散制御回路とを接続するクロスポイントスイ
ッチと、前記各回線インタフェースからのパケットを受
信し、後記ルーティング検索回路の処理結果により転送
する回線のプロトコルに従ったパケット編集を実施し該
当の回線にパケットを転送する複数のパケット編集回路
と、該各パケット編集回路に接続され該各パケット編集
回路からのパケットヘッダ情報により転送される回線を
判定し、編集すべきパケット情報の種別等を該パケット
編集回路に引き渡すルーティング検索回路とを有するこ
とを更に特徴とする請求項１に記載のハードウェアルー
ティングの負荷分散方式。2. The packet editing / routing processing means comprises: a line interface control circuit for controlling layers 1 and 2 corresponding to various protocols such as Ethernet and ATM;
A crosspoint switch for connecting the interface control circuit to a packet editing circuit and a load distribution control circuit to be described later, and a line protocol for receiving a packet from each of the line interfaces and transferring the packet based on a processing result of the routing search circuit to be described later. A plurality of packet editing circuits for performing packet editing and transferring the packet to a corresponding line, and determining and editing a line connected to each of the packet editing circuits and transferred based on packet header information from each of the packet editing circuits. 2. The hardware routing load distribution method according to claim 1, further comprising: a routing search circuit for transferring a type of packet information to be transmitted to the packet editing circuit.
ト編集回路の処理状態を監視し、前記回線インタフェー
ス回路からの処理要求に対して空いている前記パケット
編集回路への転送指示を行うことで負荷分散を実施する
負荷分散制御回路であることを更に特徴とする請求項１
または２のいずれか一項に記載のハードウェアルーティ
ングの負荷分散方式。3. The load distribution control means monitors a processing state of each of the packet editing circuits, and issues a transfer instruction to a vacant packet editing circuit in response to a processing request from the line interface circuit. 2. A load distribution control circuit for performing load distribution.
Or the load distribution method of hardware routing according to any one of 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000295688A JP2002111712A (en) | 2000-09-28 | 2000-09-28 | Load leveling system in hardware routing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000295688A JP2002111712A (en) | 2000-09-28 | 2000-09-28 | Load leveling system in hardware routing |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002111712A true JP2002111712A (en) | 2002-04-12 |
Family
ID=18778075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000295688A Pending JP2002111712A (en) | 2000-09-28 | 2000-09-28 | Load leveling system in hardware routing |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002111712A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7454522B2 (en) | 2003-03-13 | 2008-11-18 | Fujitsu Limited | Connection management apparatus for network devices |
| US7529244B2 (en) | 2002-09-17 | 2009-05-05 | Oki Electric Industry Co., Ltd. | Routing processing device and packet type identification device |
-
2000
- 2000-09-28 JP JP2000295688A patent/JP2002111712A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7529244B2 (en) | 2002-09-17 | 2009-05-05 | Oki Electric Industry Co., Ltd. | Routing processing device and packet type identification device |
| US7454522B2 (en) | 2003-03-13 | 2008-11-18 | Fujitsu Limited | Connection management apparatus for network devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040423 |