JP2002049596A - 情報処理装置および情報処理装置における計算方法 - Google Patents

情報処理装置および情報処理装置における計算方法

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JP2002049596A JP2001169407A JP2001169407A JP2002049596A JP 2002049596 A JP2002049596 A JP 2002049596A JP 2001169407 A JP2001169407 A JP 2001169407A JP 2001169407 A JP2001169407 A JP 2001169407A JP 2002049596 A JP2002049596 A JP 2002049596A
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浩乃 坪田
Nobufumi Komori
伸史 小守
Shinji Nakajima
伸治 中島
Hironori Terada
浩詔 寺田
Makoto Iwata
誠 岩田
Katsuto Yamaguchi
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Akira Kondo
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Abstract

(57)【要約】 【課題】 各要素プロセッサ３の演算を阻害しないメモ
リアクセス及びデータ転送ができ、非同期の通信方式に
よる微分方程式の求解を可能にした高速、かつ安価な計
算機を得る。 【解決手段】 隣接要素プロセッサ３間のデータ授受は
各要素プロセッサ３が互いに隣接する要素プロセッサ３
内の処理を阻害しないように、独立アクセス可能なメモ
リ部６を介して行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、並列プロセッサ
によって処理性能を飛躍的に向上させる情報処理装置の
構成および計算方法に関するものであり、より詳しく
は、微分方程式の数値計算の高速化に関するものであ
る。
【０００２】
【従来の技術】この発明の主たる応用分野である微分方
程式の解法においては、空間的・時間的に離散化した解
析時空間で、対象とする方程式を差分化し、隣接する格
子点の相互作用によって解を求めている。従来では、こ
れらの問題をノイマン型計算機による逐次計算法、ある
いはマルチプロセッサ上での並列計算法により解析して
きた。
【０００３】また、近年では、例えば、天気予報や大気
・海洋汚染などの環境アセスメントにおいては、大規模
な熱および流体の数値解析予測を行っている。天気予報
では、大気の動きを予測し、気圧，風速，気温，日射を
基に高・低気圧の移動，台風の進路を予測して天気予報
を出す。環境アセスメントでは、汚染源が大気や海流に
よってどのように拡散するかを、流速や汚染物質濃度を
予測して評価する。そこには、超大型計算機が数多く投
入され、多大な計算時間を費やしている。このように多
くの計算機資源を投入し、計算速度を予測精度を向上さ
せ、風雨による災害を防止したり、環境破壊を未然に防
止する努力が払われてきた。マルチプロセッサ上でこの
種の問題を取り扱う方法が試みられており、日本機械学
会論文集５９巻５５８号、ＰＰ．４２７−４３２（文献
１）あるいは日本機械学会論文集６０巻５６９号、Ｐ
Ｐ．９９−１０６（文献２）で示されるように、離散化
された解析領域をブロック状に分割し、それぞれの分割
領域を１つの要素プロセッサに割り当て、全体として複
数の要素プロセッサからなるマルチプロセッサ・システ
ムによって並列処理を行う領域分割法が行われている。
【０００４】図６８は、従来例である文献１に示された
要素プロセッサをニアネイバメッシュで結合し、領域分
割法を行うためのシステム全体の構成図である。図にお
いて、２０１は担当する分割領域の演算を行う要素プロ
セッサ、２０２は要素プロセッサ２０１間のデータ通信
を行うための要素プロセッサ間コネクション、２０３は
要素プロセッサ２０１を統括管理するためのホストコン
ピュータ、２０４はホストコンピュータ２０３と要素プ
ロセッサ２０１とを連結するためのインターフェースボ
ード、２０５は要素プロセッサ２０１を４個実装した要
素プロセッサボードである。
【０００５】また、文献２における従来例では、汎用並
列計算機ＡＰ１０００を使用し、要素プロセッサ２０１
を同様のニアネイバメッシュにより結合している。
【０００６】これらの汎用マルチプロセッサ・システム
を利用した並列計算法においては、プロセッサ間の通信
方法は、パケット通信などの低速の通信手段を用いてい
る。また、プロセッサ間で処理の同期が必要であるた
め、要素プロセッサ２０１間のデータ転送時のオーバー
ヘッドが存在し、要素プロセッサ２０１の台数を増加さ
せるに伴い並列化効率が低下する。図６９は、文献２で
示された、偏微分方程式解法の一応用例である数値流体
解析を、差分法を用いて行った場合の、要素プロセッサ
台数増加に伴う並列化効率の低下状況を示した図であ
る。図中横軸は要素プロセッサ２０１の台数、縦軸は演
算速度向上率、○印はＭＡＣ法を使用した場合の演算速
度向上率、△印はＳＭＡＣ法を使用した場合の演算速度
向上率、□印はＨＳＭＡＣ法を使用した場合の演算速度
向上率、実線は要素プロセッサ２０１の台数に比例した
演算速度向上率を示す。ＭＡＣ法、ＳＭＡＣ法、ＨＳＭ
ＡＣ法ともに要素プロセッサ２０１の台数が増加するに
つれ、データ転送のオーバーヘッドにより要素プロセッ
サ２０１の台数増加に伴う並列化効率が低下している。
【０００７】また、偏微分方程式を解析する上での演算
レベルでの並列性に着目すると、既存のハードウエアを
使用する従来の数値解法では、ハードウエアのアーキテ
クチャが汎用性を重視しているため、偏微分方程式の解
析時に現れる演算レベルの高度な並列性を並列処理に組
み込むことは不可能であった。
【０００８】つまり、ノイマン型の大型計算機や汎用並
列計算機を用いても、大規模な偏微分方程式を高速に、
しかも安価に解析することは困難であった。
【０００９】
【発明が解決しようとする課題】従来の微分方程式の求
解方式は以上のような手法であったため、ｎＣＵＢＥ、
ＡＰ−１０００、トランスピュータ（Ｔｒａｎｓｐｕｔ
ｅｒ）などの汎用並列プロセッサを使用した領域分割法
による偏微分方程式の解法が主流であった。これらのマ
ルチプロセッサ間の通信方式は、パケット通信など低速
の通信手段を用いている。既存のハードウエア・アーキ
テクチャを踏襲する限り、プロセッサ間並列処理及び並
行処理を重視せざるを得ない。即ち、領域分割法による
解法は、全計算時間のうち、通信時間に比べて演算時間
の占める割合いが多い粗粒度並列処理にはある程度の効
果があったが、微分方程式の解析に現れる演算時間に比
べて通信時間の占める割合いが多い細粒度並列処理では
データ転送時のオーバーヘッドが大きくなり、並列化効
率が低下するという問題があった。
【００１０】また、ソフトウェアを改良することでレイ
テンシー・トレランス（データ待ち問題に対する対処
性）を高める様々な手法が考案されているが、既存ハー
ドウエアを使用する限り、通信方式を抜本的に変更する
ことは不可能で、通信同期待ちを劇的に減少させること
は不可能であるという問題点があった。
【００１１】さらに、プロセッサ内の演算レベルでの並
列性はハードが持つアーキテクチャに依存し、ソフトレ
ベルでは対応しきれないという問題点があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、この発明の第１の目的は、要素
プロセッサ間で非同期にメッセージ伝達を行うことによ
って、レイテンシー・トレランスを向上することができ
る情報処理装置を得ることにある。
【００１３】また、この発明は上記のような問題点を解
消するためになされたもので、この発明の第２の目的
は、通信によって要素プロセッサ内の処理が阻害されな
いメモリ構造を有することによって、微分方程式の求解
に適したメモリアクセス方式を行うことのできる情報処
理装置を得ることにある。
【００１４】さらに、この発明は上記のような問題点を
解消するためになされたもので、この発明の第３の目的
は、布線論理を直接ハードウェア化した演算器をプロセ
ッサ内に配列し、熱流体数値解析やその他の偏微分方程
式の解法を基本とした数値解析手法に内在する演算レベ
ルでの並列性を最大限に発揮することのできる情報処理
装置を得ることにある。
【００１５】
【課題を解決するための手段】第１の発明に係る情報処
理装置は、複数の要素プロセッサと、互いに隣接する前
記要素プロセッサ間を繋ぐ複数のデータバスとを備え、
所定の方程式で記述できる場の支配方程式を求解する際
に用いる格子状に離散化された計算空間を複数の領域に
分割し、前記複数の領域のそれぞれごとに前記要素プロ
セッサを割り当てて、並列的にかつ反復的に演算を行わ
せる情報処理装置であって、一の前記要素プロセッサ
は、反復的な演算の過程において、隣接する他の前記要
素プロセッサにおける演算の過程に拘わらず、互いに隣
接する前記領域同士の境界部分の格子点のデータを更新
し、前記他の要素プロセッサは、前記一の要素プロセッ
サに係る前記境界部分の前記格子点の前記データが前記
一の要素プロセッサによって更新されたか否かに拘わら
ず、前記一の要素プロセッサに係る前記境界部分の前記
格子点の前記データを前記データバスを介して参照しつ
つ、反復的な演算を行い、前記要素プロセッサは、演算
を実行するプロセッシングユニット及び演算に関する各
種データを記憶するためのデータメモリを有し、前記一
の要素プロセッサは、前記境界部分の前記格子点の前記
データを自己の前記データメモリに書き込み、前記他の
要素プロセッサは、前記一の要素プロセッサの前記デー
タメモリに記憶されている前記境界部分の前記格子点の
前記データを参照し、前記プロセッシングユニットは、
前記格子点の全てに対し前記格子点の存在する位置が前
記場の中の計算領域の内部か、あるいは前記計算領域内
の物体の内部か外部かを示す内点ビット及び外点ビット
を、さらに前記計算領域境界に位置する前記格子点に対
して境界条件の情報を与える境界条件ビットを、前記要
素プロセッサの前記データメモリにロードしておき、前
記内点ビット、前記外点ビット及び前記境界条件ビット
に従ってデータフローグラフの処理を変更することがで
きる同一の布線論理に従ったハードウェア回路をさらに
備えることを特徴とする。
【００１６】第２の発明に係る情報処理装置は、複数の
要素プロセッサと、互いに隣接する前記要素プロセッサ
間を繋ぐ複数のデータバスとを備え、所定の方程式で記
述できる場の支配方程式を求解する際に用いる格子状に
離散化された計算空間を複数の領域に分割し、前記複数
の領域のそれぞれごとに前記要素プロセッサを割り当て
て、並列的にかつ反復的に演算を行わせる情報処理装置
であって、一の前記要素プロセッサは、反復的な演算の
過程において、隣接する他の前記要素プロセッサにおけ
る演算の過程に拘わらず、互いに隣接する前記領域同士
の境界部分の格子点のデータを更新し、前記他の要素プ
ロセッサは、前記一の要素プロセッサに係る前記境界部
分の前記格子点の前記データが前記一の要素プロセッサ
によって更新されたか否かに拘わらず、前記一の要素プ
ロセッサに係る前記境界部分の前記格子点の前記データ
を前記データバスを介して参照しつつ、反復的な演算を
行い、前記要素プロセッサは、演算を実行するプロセッ
シングユニット及び演算に関する各種データを記憶する
ためのデータメモリを有し、前記一の要素プロセッサ
は、前記境界部分の前記格子点の前記データを自己の前
記データメモリに書き込み、前記他の要素プロセッサ
は、前記一の要素プロセッサの前記データメモリに記憶
されている前記境界部分の前記格子点の前記データを参
照し、隣接する前記要素プロセッサ同士を結合した細ノ
ード結合と、一つ以上の前記要素プロセッサを飛び越し
て前記要素プロセッサ同士を粗ノード結合コネクション
で結合した粗ノード結合とを有することを特徴とする。
【００１７】第３の発明に係る情報処理装置における計
算方法は、複数の要素プロセッサと、互いに隣接する前
記要素プロセッサ間を繋ぐ複数のデータバスとを備え、
所定の方程式で記述できる場の支配方程式を求解する際
に用いる格子状に離散化された計算空間を複数の領域に
分割し、前記複数の領域のそれぞれごとに前記要素プロ
セッサを割り当てて、並列的にかつ反復的に演算を行わ
せる情報処理装置を用いた計算方法であって、（ａ）一
の前記要素プロセッサが、反復的な演算の過程におい
て、隣接する他の前記要素プロセッサにおける演算の過
程に拘わらず、互いに隣接する前記領域同士の境界部分
の格子点のデータを更新する工程と、（ｂ）前記他の要
素プロセッサが、前記一の要素プロセッサに係る前記境
界部分の前記格子点の前記データが前記一の要素プロセ
ッサによって更新されたか否かに拘わらず、前記一の要
素プロセッサに係る前記境界部分の前記格子点の前記デ
ータを前記データバスを介して参照しつつ、反復的な演
算を行う工程とを備え、前記所定の方程式は、微分方程
式を含み、非同期に、かつ独立に前記要素プロセッサを
動作させて前記微分方程式の解を差分法を用いて得るこ
とを特徴とする。
【００１８】第４の発明に係る情報処理装置における計
算方法は、複数の要素プロセッサと、互いに隣接する前
記要素プロセッサ間を繋ぐ複数のデータバスとを備え、
所定の方程式で記述できる場の支配方程式を求解する際
に用いる格子状に離散化された計算空間を複数の領域に
分割し、前記複数の領域のそれぞれごとに前記要素プロ
セッサを割り当てて、並列的にかつ反復的に演算を行わ
せる情報処理装置を用いた計算方法であって、（ａ）一
の前記要素プロセッサが、反復的な演算の過程におい
て、隣接する他の前記要素プロセッサにおける演算の過
程に拘わらず、互いに隣接する前記領域同士の境界部分
の格子点のデータを更新する工程と、（ｂ）前記他の要
素プロセッサが、前記一の要素プロセッサに係る前記境
界部分の前記格子点の前記データが前記一の要素プロセ
ッサによって更新されたか否かに拘わらず、前記一の要
素プロセッサに係る前記境界部分の前記格子点の前記デ
ータを前記データバスを介して参照しつつ、反復的な演
算を行う工程とを備え、前記要素プロセッサは、演算を
実行するプロセッシングユニット及び演算に関する各種
データを記憶するためのデータメモリを有し、前記工程
（ａ）において、前記一の要素プロセッサは、前記境界
部分の前記格子点の前記データを自己の前記データメモ
リに書き込み、前記工程（ｂ）において、前記他の要素
プロセッサは、前記一の要素プロセッサの前記データメ
モリに記憶されている前記境界部分の前記格子点の前記
データを参照し、前記格子点の全てに対し前記格子点の
存在する位置が前記場の中の計算領域の内部か外部か、
あるいは前記計算領域内の物体の内部か外部かを示す内
点ビット及び外点ビットを、さらに前記計算領域境界に
位置する前記格子点に対して境界条件の情報を与える境
界条件ビットを、前記要素プロセッサの前記データメモ
リ上に予め与えておき、前記要素プロセッサには前記内
点ビット、前記外点ビット及び前記境界条件ビットによ
り処理を変更することができる同一の計算プログラムを
用いて前記プロセッシングユニットが演算を行うことを
特徴とする。
【００１９】第５の発明に係る情報処理装置における計
算方法は、複数の要素プロセッサと、互いに隣接する前
記要素プロセッサ間を繋ぐ複数のデータバスとを備え、
所定の方程式で記述できる場の支配方程式を求解する際
に用いる格子状に離散化された計算空間を複数の領域に
分割し、前記複数の領域のそれぞれごとに前記要素プロ
セッサを割り当てて、並列的にかつ反復的に演算を行わ
せる情報処理装置を用いた計算方法であって、（ａ）一
の前記要素プロセッサが、反復的な演算の過程におい
て、隣接する他の前記要素プロセッサにおける演算の過
程に拘わらず、互いに隣接する前記領域同士の境界部分
の格子点のデータを更新する工程と、（ｂ）前記他の要
素プロセッサが、前記一の要素プロセッサに係る前記境
界部分の前記格子点の前記データが前記一の要素プロセ
ッサによって更新されたか否かに拘わらず、前記一の要
素プロセッサに係る前記境界部分の前記格子点の前記デ
ータを前記データバスを介して参照しつつ、反復的な演
算を行う工程とを備え、前記要素プロセッサは、演算を
実行するプロセッシングユニット及び演算に関する各種
データを記憶するためのデータメモリを有し、前記工程
（ａ）において、前記一の要素プロセッサは、前記境界
部分の前記格子点の前記データを自己の前記データメモ
リに書き込み、前記工程（ｂ）において、前記他の要素
プロセッサは、前記一の要素プロセッサの前記データメ
モリに記憶されている前記境界部分の前記格子点の前記
データを参照し、前記プロセッシングユニットは、前記
格子点の全てに対し前記格子点の存在する位置が前記場
の中の計算領域の内部か、あるいは前記計算領域内の物
体の内部か外部かを示す内点ビット及び外点ビットを、
さらに前記計算領域境界に位置する前記格子点に対して
境界条件の情報を与える境界条件ビットを、前記要素プ
ロセッサの前記データメモリにロードしておき、前記内
点ビット、前記外点ビット及び前記境界条件ビットに従
ってデータフローグラフの処理を変更することができる
同一の布線論理に従ったハードウェア回路をさらに備え
る前記情報処理装置を用いることを特徴とする。
【００２０】第６の発明に係る情報処理装置における計
算方法は、複数の要素プロセッサと、互いに隣接する前
記要素プロセッサ間を繋ぐ複数のデータバスとを備え、
所定の方程式で記述できる場の支配方程式を求解する際
に用いる格子状に離散化された計算空間を複数の領域に
分割し、前記複数の領域のそれぞれごとに前記要素プロ
セッサを割り当てて、並列的にかつ反復的に演算を行わ
せる情報処理装置を用いた計算方法であって、（ａ）一
の前記要素プロセッサが、反復的な演算の過程におい
て、隣接する他の前記要素プロセッサにおける演算の過
程に拘わらず、互いに隣接する前記領域同士の境界部分
の格子点のデータを更新する工程と、（ｂ）前記他の要
素プロセッサが、前記一の要素プロセッサに係る前記境
界部分の前記格子点の前記データが前記一の要素プロセ
ッサによって更新されたか否かに拘わらず、前記一の要
素プロセッサに係る前記境界部分の前記格子点の前記デ
ータを前記データバスを介して参照しつつ、反復的な演
算を行う工程とを備え、前記要素プロセッサは、演算を
実行するプロセッシングユニット及び演算に関する各種
データを記憶するためのデータメモリを有し、前記工程
（ａ）において、前記一の要素プロセッサは、前記境界
部分の前記格子点の前記データを自己の前記データメモ
リに書き込み、前記工程（ｂ）において、前記他の要素
プロセッサは、前記一の要素プロセッサの前記データメ
モリに記憶されている前記境界部分の前記格子点の前記
データを参照し、計算対象となる前記格子点が隣接する
前記領域との境界上にあるため、前記場の支配方程式を
解くための通信回数が少ない前記格子点についてもダミ
ーの通信を行うことにより全ての前記格子点での通信回
数を平準化することを特徴とする。
【００２１】第７の発明に係る情報処理装置における計
算方法は、複数の要素プロセッサと、互いに隣接する前
記要素プロセッサ間を繋ぐ複数のデータバスとを備え、
所定の方程式で記述できる場の支配方程式を求解する際
に用いる格子状に離散化された計算空間を複数の領域に
分割し、前記複数の領域のそれぞれごとに前記要素プロ
セッサを割り当てて、並列的にかつ反復的に演算を行わ
せる情報処理装置を用いた計算方法であって、（ａ）一
の前記要素プロセッサが、反復的な演算の過程におい
て、隣接する他の前記要素プロセッサにおける演算の過
程に拘わらず、互いに隣接する前記領域同士の境界部分
の格子点のデータを更新する工程と、（ｂ）前記他の要
素プロセッサが、前記一の要素プロセッサに係る前記境
界部分の前記格子点の前記データが前記一の要素プロセ
ッサによって更新されたか否かに拘わらず、前記一の要
素プロセッサに係る前記境界部分の前記格子点の前記デ
ータを前記データバスを介して参照しつつ、反復的な演
算を行う工程とを備え、前記要素プロセッサは、演算を
実行するプロセッシングユニット及び演算に関する各種
データを記憶するためのデータメモリを有し、前記工程
（ａ）において、前記一の要素プロセッサは、前記境界
部分の前記格子点の前記データを自己の前記データメモ
リに書き込み、前記工程（ｂ）において、前記他の要素
プロセッサは、前記一の要素プロセッサの前記データメ
モリに記憶されている前記境界部分の前記格子点の前記
データを参照し、計算対象となる前記格子点が隣接する
前記領域との境界上にあるため、前記場の支配方程式を
解くための演算回数が少ない前記格子点についてもダミ
ーの演算を行うことにより全ての前記格子点での演算回
数を平準化することを特徴とする。
【００２２】第８の発明に係る情報処理装置における計
算方法は、複数の要素プロセッサと、互いに隣接する前
記要素プロセッサ間を繋ぐ複数のデータバスとを備え、
所定の方程式で記述できる場の支配方程式を求解する際
に用いる格子状に離散化された計算空間を複数の領域に
分割し、前記複数の領域のそれぞれごとに前記要素プロ
セッサを割り当てて、並列的にかつ反復的に演算を行わ
せる情報処理装置を用いた計算方法であって、（ａ）一
の前記要素プロセッサが、反復的な演算の過程におい
て、隣接する他の前記要素プロセッサにおける演算の過
程に拘わらず、互いに隣接する前記領域同士の境界部分
の格子点のデータを更新する工程と、（ｂ）前記他の要
素プロセッサが、前記一の要素プロセッサに係る前記境
界部分の前記格子点の前記データが前記一の要素プロセ
ッサによって更新されたか否かに拘わらず、前記一の要
素プロセッサに係る前記境界部分の前記格子点の前記デ
ータを前記データバスを介して参照しつつ、反復的な演
算を行う工程とを備え、前記要素プロセッサは、演算を
実行するプロセッシングユニット及び演算に関する各種
データを記憶するためのデータメモリを有し、前記工程
（ａ）において、前記一の要素プロセッサは、前記境界
部分の前記格子点の前記データを自己の前記データメモ
リに書き込み、前記工程（ｂ）において、前記他の要素
プロセッサは、前記一の要素プロセッサの前記データメ
モリに記憶されている前記境界部分の前記格子点の前記
データを参照し、隣接する前記格子点が異なる前記要素
プロセッサにまたがって割り当てられた場合、双方の前
記要素プロセッサで互いに相手方へ送信するためにデー
タを時系列的に２組もち、これらの格子点に対するデー
タが更新された場合、更新されたデータが時系列的に前
の組のデータと比較して所定値以下の変位ならば相手方
のデータの書換えをしないことを特徴とする。
【００２３】第９の発明に係る情報処理装置における計
算方法は、複数の要素プロセッサと、互いに隣接する前
記要素プロセッサ間を繋ぐ複数のデータバスとを備え、
所定の方程式で記述できる場の支配方程式を求解する際
に用いる格子状に離散化された計算空間を複数の領域に
分割し、前記複数の領域のそれぞれごとに前記要素プロ
セッサを割り当てて、並列的にかつ反復的に演算を行わ
せる情報処理装置を用いた計算方法であって、（ａ）一
の前記要素プロセッサが、反復的な演算の過程におい
て、隣接する他の前記要素プロセッサにおける演算の過
程に拘わらず、互いに隣接する前記領域同士の境界部分
の格子点のデータを更新する工程と、（ｂ）前記他の要
素プロセッサが、前記一の要素プロセッサに係る前記境
界部分の前記格子点の前記データが前記一の要素プロセ
ッサによって更新されたか否かに拘わらず、前記一の要
素プロセッサに係る前記境界部分の前記格子点の前記デ
ータを前記データバスを介して参照しつつ、反復的な演
算を行う工程とを備え、前記要素プロセッサは、演算を
実行するプロセッシングユニット及び演算に関する各種
データを記憶するためのデータメモリを有し、前記工程
（ａ）において、前記一の要素プロセッサは、前記境界
部分の前記格子点の前記データを自己の前記データメモ
リに書き込み、前記工程（ｂ）において、前記他の要素
プロセッサは、前記一の要素プロセッサの前記データメ
モリに記憶されている前記境界部分の前記格子点の前記
データを参照し、隣接する前記要素プロセッサ同士を結
合した細ノード結合と、一つ以上の前記要素プロセッサ
を飛び越して前記要素プロセッサ同士を粗ノード結合コ
ネクションで結合した粗ノード結合とを有する前記情報
処理装置を用いることを特徴とする。
【００２４】
【作用】第１の発明におけるデータバスによって、隣接
する要素プロセッサ間でデータ通信を行い、そのデータ
を用いて、要素プロセッサが各々非同期に、かつ独立に
動作して計算することにより、要素プロセッサ間の通信
時間を短縮することができる。
【００２５】また、第１の発明における隣接する要素プ
ロセッサ間のデータの通信を、各々の要素プロセッサ毎
に、非同期でかつ繰り返し行うことにより、各要素プロ
セッサ上で行われる演算は、隣接要素プロセッサの処理
を阻害することなく、全く非同期に処理を継続すること
が可能となる。つまり、隣接要素プロセッサの演算を妨
げずに隣接する要素プロセッサ間で通信することができ
る。
【００２６】さらに、第１の発明における要素プロセッ
サは、隣接する要素プロセッサのデータメモリを直接参
照することによって、互いに隣接する要素プロセッサ間
のデータの通信を、容易に、プロセッシングユニット毎
に、非同期でかつ繰り返し行うことができる。
【００２７】さらにまた、第１の発明におけるプロセッ
シングユニットは、格子点の種類に関わらず同一の布線
論理に従ったハードウェア回路によって計算ができるよ
うに、格子点の全てに対し格子点の存在する位置が場の
中の計算領域の内部か、あるいは計算領域内の物体の内
部か外部かを示す内点ビット及び外点ビットを、さらに
計算領域境界に位置する格子点に対して境界条件の情報
を与える境界条件ビットを、要素プロセッサのデータメ
モリにロードしておき、内点ビット、外点ビット及び境
界条件ビットに従ってデータフローグラフの処理を変更
する。
【００２８】第２の発明におけるデータバスによって、
隣接する要素プロセッサ間でデータ通信を行い、そのデ
ータを用いて、要素プロセッサが各々非同期に、かつ独
立に動作して計算することにより、要素プロセッサ間の
通信時間を短縮することができる。
【００２９】また、第２の発明における隣接する要素プ
ロセッサ間のデータの通信を、各々の要素プロセッサ毎
に、非同期でかつ繰り返し行うことにより、各要素プロ
セッサ上で行われる演算は、隣接要素プロセッサの処理
を阻害することなく、全く非同期に処理を継続すること
が可能となる。つまり、隣接要素プロセッサの演算を妨
げずに隣接する要素プロセッサ間で通信することができ
る。
【００３０】さらに、第２の発明における要素プロセッ
サは、隣接する要素プロセッサのデータメモリを直接参
照することによって、互いに隣接する要素プロセッサ間
のデータの通信を、容易に、プロセッシングユニット毎
に、非同期でかつ繰り返し行うことができる。
【００３１】さらにまた、第２の発明においては、隣接
する要素プロセッサ同士を結合した細ノード結合と、一
つ以上の要素プロセッサを飛び越して要素プロセッサ同
士を粗ノード結合コネクションで結合した粗ノード結合
とを有することで、粗ノード結合と細ノード結合とを用
いて計算を進め、精度を落とすことなく計算時間の短縮
を行うことができる。
【００３２】第３の発明におけるデータバスによって、
隣接する要素プロセッサ間でデータ通信を行い、そのデ
ータを用いて、要素プロセッサが各々非同期に、かつ独
立に動作して計算することにより、要素プロセッサ間の
通信時間を短縮することができる。
【００３３】また、第３の発明における隣接する要素プ
ロセッサ間のデータの通信を、各々の要素プロセッサ毎
に、非同期でかつ繰り返し行うことにより、各要素プロ
セッサ上で行われる演算は、隣接要素プロセッサの処理
を阻害することなく、全く非同期に処理を継続すること
が可能となる。つまり、隣接要素プロセッサの演算を妨
げずに隣接する要素プロセッサ間で通信することができ
る。
【００３４】さらに、第３の発明における所定の方程式
が、微分方程式であって、微分方程式の解を差分法を用
いて得る際には、計算の対象としている格子点に対して
隣接する格子点以外の格子点の影響がきわめて小さいた
め、精度の高い解析解を得ることができる。
【００３５】第４の発明におけるデータバスによって、
隣接する要素プロセッサ間でデータ通信を行い、そのデ
ータを用いて、要素プロセッサが各々非同期に、かつ独
立に動作して計算することにより、要素プロセッサ間の
通信時間を短縮することができる。
【００３６】また、第４の発明における隣接する要素プ
ロセッサ間のデータの通信を、各々の要素プロセッサ毎
に、非同期でかつ繰り返し行うことにより、各要素プロ
セッサ上で行われる演算は、隣接要素プロセッサの処理
を阻害することなく、全く非同期に処理を継続すること
が可能となる。つまり、隣接要素プロセッサの演算を妨
げずに隣接する要素プロセッサ間で通信することができ
る。
【００３７】さらに、第４の発明における要素プロセッ
サは、隣接する要素プロセッサのデータメモリを直接参
照することによって、互いに隣接する要素プロセッサ間
のデータの通信を、容易に、プロセッシングユニット毎
に、非同期でかつ繰り返し行うことができる。
【００３８】さらにまた、第４の発明におけるプロセッ
シングユニットは、格子点の種類に関わらず同一の計算
プログラムを用いて演算を行うことができるように、格
子点の全てに対し格子点の存在する位置が場の中の計算
領域の内部か外部か、あるいは計算領域内の物体の内部
か外部かを示す内点ビット及び外点ビットを、さらに計
算領域境界に位置する格子点に対して境界条件の情報を
与える境界条件ビットを、要素プロセッサの前記プログ
ラムメモリ上に予め与えておき、要素プロセッサには内
点ビット、外点ビット及び境界条件ビットにより処理を
変更する。
【００３９】第５の発明におけるデータバスによって、
隣接する要素プロセッサ間でデータ通信を行い、そのデ
ータを用いて、要素プロセッサが各々非同期に、かつ独
立に動作して計算することにより、要素プロセッサ間の
通信時間を短縮することができる。
【００４０】また、第５の発明における隣接する要素プ
ロセッサ間のデータの通信を、各々の要素プロセッサ毎
に、非同期でかつ繰り返し行うことにより、各要素プロ
セッサ上で行われる演算は、隣接要素プロセッサの処理
を阻害することなく、全く非同期に処理を継続すること
が可能となる。つまり、隣接要素プロセッサの演算を妨
げずに隣接する要素プロセッサ間で通信することができ
る。
【００４１】さらに、第５の発明における要素プロセッ
サは、隣接する要素プロセッサのデータメモリを直接参
照することによって、互いに隣接する要素プロセッサ間
のデータの通信を、容易に、プロセッシングユニット毎
に、非同期でかつ繰り返し行うことができる。
【００４２】さらにまた、第５の発明におけるプロセッ
シングユニットは、格子点の種類に関わらず同一の布線
論理に従ったハードウェア回路によって計算ができるよ
うに、格子点の全てに対し格子点の存在する位置が場の
中の計算領域の内部か、あるいは計算領域内の物体の内
部か外部かを示す内点ビット及び外点ビットを、さらに
計算領域境界に位置する格子点に対して境界条件の情報
を与える境界条件ビットを、要素プロセッサのデータメ
モリにロードしておき、内点ビット、外点ビット及び境
界条件ビットに従ってデータフローグラフの処理を変更
する。
【００４３】第６の発明におけるデータバスによって、
隣接する要素プロセッサ間でデータ通信を行い、そのデ
ータを用いて、要素プロセッサが各々非同期に、かつ独
立に動作して計算することにより、要素プロセッサ間の
通信時間を短縮することができる。
【００４４】また、第６の発明における隣接する要素プ
ロセッサ間のデータの通信を、各々の要素プロセッサ毎
に、非同期でかつ繰り返し行うことにより、各要素プロ
セッサ上で行われる演算は、隣接要素プロセッサの処理
を阻害することなく、全く非同期に処理を継続すること
が可能となる。つまり、隣接要素プロセッサの演算を妨
げずに隣接する要素プロセッサ間で通信することができ
る。
【００４５】さらに、第６の発明における要素プロセッ
サは、隣接する要素プロセッサのデータメモリを直接参
照することによって、互いに隣接する要素プロセッサ間
のデータの通信を、容易に、プロセッシングユニット毎
に、非同期でかつ繰り返し行うことができる。
【００４６】さらにまた、第６の発明における要素プロ
セッサは、通信回数が少ない格子点についてもダミーの
通信を行うことにより、通信回数の少ない格子点の通信
回数を増やすことによって、全ての格子点での通信回数
を平準化する。
【００４７】第７の発明におけるデータバスによって、
隣接する要素プロセッサ間でデータ通信を行い、そのデ
ータを用いて、要素プロセッサが各々非同期に、かつ独
立に動作して計算することにより、要素プロセッサ間の
通信時間を短縮することができる。
【００４８】また、第７の発明における隣接する要素プ
ロセッサ間のデータの通信を、各々の要素プロセッサ毎
に、非同期でかつ繰り返し行うことにより、各要素プロ
セッサ上で行われる演算は、隣接要素プロセッサの処理
を阻害することなく、全く非同期に処理を継続すること
が可能となる。つまり、隣接要素プロセッサの演算を妨
げずに隣接する要素プロセッサ間で通信することができ
る。
【００４９】さらに、第７の発明における要素プロセッ
サは、隣接する要素プロセッサのデータメモリを直接参
照することによって、互いに隣接する要素プロセッサ間
のデータの通信を、容易に、プロセッシングユニット毎
に、非同期でかつ繰り返し行うことができる。
【００５０】さらにまた、第７の発明における要素プロ
セッサは、演算回数が少ない格子点についてもダミーの
演算を行うことにより、演算回数が少ない格子点の演算
回数を増やすことによって、全ての格子点での演算回数
を平準化する。
【００５１】第８の発明におけるデータバスによって、
隣接する要素プロセッサ間でデータ通信を行い、そのデ
ータを用いて、要素プロセッサが各々非同期に、かつ独
立に動作して計算することにより、要素プロセッサ間の
通信時間を短縮することができる。
【００５２】また、第８の発明における隣接する要素プ
ロセッサ間のデータの通信を、各々の要素プロセッサ毎
に、非同期でかつ繰り返し行うことにより、各要素プロ
セッサ上で行われる演算は、隣接要素プロセッサの処理
を阻害することなく、全く非同期に処理を継続すること
が可能となる。つまり、隣接要素プロセッサの演算を妨
げずに隣接する要素プロセッサ間で通信することができ
る。
【００５３】さらに、第８の発明における要素プロセッ
サは、隣接する要素プロセッサのデータメモリを直接参
照することによって、互いに隣接する要素プロセッサ間
のデータの通信を、容易に、プロセッシングユニット毎
に、非同期でかつ繰り返し行うことができる。
【００５４】さらにまた、第８の発明における要素プロ
セッサは、隣接する格子点が異なる要素プロセッサにま
たがって割り当てられた場合、双方の要素プロセッサで
互いに相手方から送信されたデータを時系列的に２組も
ち、これらの格子点に対するデータが更新された場合、
更新されたデータが時系列的に前の組のデータと比較し
て所定値以下の変位ならば相手方のデータの書換えをし
ないようにすることで、要素プロセッサ間の不要な通信
を省くことができる。
【００５５】第９の発明におけるデータバスによって、
隣接する要素プロセッサ間でデータ通信を行い、そのデ
ータを用いて、要素プロセッサが各々非同期に、かつ独
立に動作して計算することにより、要素プロセッサ間の
通信時間を短縮することができる。
【００５６】また、第９の発明における隣接する要素プ
ロセッサ間のデータの通信を、各々の要素プロセッサ毎
に、非同期でかつ繰り返し行うことにより、各要素プロ
セッサ上で行われる演算は、隣接要素プロセッサの処理
を阻害することなく、全く非同期に処理を継続すること
が可能となる。つまり、隣接要素プロセッサの演算を妨
げずに隣接する要素プロセッサ間で通信することができ
る。
【００５７】さらに、第９の発明における要素プロセッ
サは、隣接する要素プロセッサのデータメモリを直接参
照することによって、互いに隣接する要素プロセッサ間
のデータの通信を、容易に、プロセッシングユニット毎
に、非同期でかつ繰り返し行うことができる。
【００５８】さらにまた、第９の発明においては、隣接
する要素プロセッサ同士を結合した細ノード結合と、一
つ以上の要素プロセッサを飛び越して要素プロセッサ同
士を粗ノード結合コネクションで結合した粗ノード結合
とを有することで、粗ノード結合と細ノード結合とを用
いて計算を進め、精度を落とすことなく計算時間の短縮
を行うことができる。
【００５９】
【発明の実施の形態】＜実施の形態１＞以下、この発明
の第１実施の形態を図について説明する。図１はこの発
明の第１実施の形態におけるマルチプロセッサの全体構
成図である。図１において、１は演算処理を統括するホ
ストコンピュータ、２はホストコンピュータ１の制御の
下で演算処理を行う情報処理装置本体、３は空間的に配
置され情報処理装置２を構成する要素プロセッサ、４は
ホストコンピュータ１と情報処理装置２間を結び情報の
やりとりを行うためのネットワーク、５は各要素プロセ
ッサ３内に設けられ演算を行うためのプロセッシングユ
ニット、６は各要素プロセッサ３内に設けられ情報を格
納するためのメモリ部、７は空間的に配置された要素プ
ロセッサ３相互の間を結び情報のやりとりを行うための
要素プロセッサ間コネクションである。
【００６０】図１の情報処理装置２においては、要素プ
ロセッサ３同士の結合状態は格子状に配置するニアネイ
バメッシュの場合について示すが、例えばリニアアレ
イ、リング、スター、ツリー、シストリックアレイ、完
全結合等の他の結合方式であってもよい。
【００６１】次に動作について説明する。ホストコンピ
ュータ１は、ネットワーク４を介して情報処理装置２に
対し、初期条件および境界条件の設定、情報処理装置２
内部の演算の収束判定、情報処理装置２における演算結
果の出力などを行う。各要素プロセッサ３は、要素プロ
セッサ間コネクション７を介して互いに情報交換できる
ように結ばれており、ネットワーク４を介してホストコ
ンピュータ１から情報処理装置２へ送られる制御命令に
従い、初期条件および境界条件を設定されたり、計算の
収束判定のための情報を送出したり、計算結果の送出を
行う。ホストコンピュータ１には、パーソナルコンピュ
ータあるいはワークステーション等が用いられ、ネット
ワーク４を介して情報処理装置２と接続される。
【００６２】各要素プロセッサ３は、プロセッシングユ
ニット５、メモリ部６から構成され、ネットワーク４及
び要素プロセッサ間コネクション７を介してホストコン
ピュータ１から送られてきた初期条件・境界条件をメモ
リ部６に格納し、ホストコンピュータ１からの計算開始
トークンを受け取った後、プロセッシングユニット５に
おいて直ちに所定の演算処理を独立に行い、処理の済ん
だデータをメモリ部６に書き込み、或いは隣接要素プロ
セッサ３のメモリ部６に書き込み、更に計算を続ける機
能を有する。
【００６３】要素プロセッサ３は、ハードウエアの構成
方式によって３種類に大別される。図２乃至図４は、種
々の要素プロセッサ３ａ〜３ｃのハードウエア構成方式
の例を示すブロック図である。
【００６４】各図において、８はメモリ部６内に設けら
れたデータメモリ、９は要素プロセッサ３内部に設けら
れプロセッシングユニット５とデータメモリ８間を結び
情報のやりとりを行うためのプロセッサ内データバス、
１０はプロセッシングユニット５内部に設けられた浮動
小数点演算器、１１はプロセッシングユニット５内部に
設けられたプログラムメモリ、１２は同じくプロセッシ
ングユニット５内部に設けられた機能モジュール、１３
はプロセッシングユニット５内に設けられ布線論理に従
ったデータフローグラフ状のハードウエア回路、１４は
データフローグラフ１３に従って配置された演算器、１
５はデータフローグラフ１３に従って演算器１４を結ん
だデータ線である。
【００６５】微分方程式の求解に必要な全演算をハード
ウエアで実現することによって命令レベルでの最大の並
列度を実現可能となる。領域分割法にもとづいたマルチ
プロセッサ解法においては、各プロセッサの命令レベル
での並列性はプロセッサのアーキテクチャに依存してお
り、微分方程式の解法自体が持つ並列性に準処するもの
ではない。図２は、データ処理の流れを布線論理に基づ
くデータフローグラフで実現した要素プロセッサの構成
図である。
【００６６】＜実施の形態２＞この発明の第２実施の形
態を図について説明する。図２はこの発明の第２実施の
形態による情報処理装置を構成する要素プロセッサを示
すブロック図である。図２において、プロセッシングユ
ニット５内には、例えば、各演算器１４が図５に示す布
線論理に従ったデータフローグラフ１３に沿って配置さ
れ、データ線１５によって結線されている。図５は基本
処理の流れを示したデータフローグラフである。図にお
いて、１６は演算ノードであり、アーク１７に沿って入
力されるデータに対して所定の演算を行い、演算結果を
アーク１７に沿って次の演算ノードへ出力する。
【００６７】演算器１４は、例えば、四則演算、論理演
算、メモリ読み出し・書き込み命令、絶対値、指数演算
等を実行する機能を持っている。
【００６８】ネットワーク４を介してホストコンピュー
タ１より送られてくるトークン（ノードアドレスあるい
は計算開始をコールするメッセージ）が、さらにプロセ
ッサ内データバス９を介してプロセッシングユニット５
に入ると、要素プロセッサ３ａはまずデータメモリ８、
例えばＤＲＡＭ（Dynamic Randum Access Memory）、Ｓ
ＲＡＭ、フラッシュメモリ等にアクセスし、蓄えられて
いる自己のプロセッシングユニット５の状態量と、隣接
するプロセッシングユニット５の状態量を吸い上げて必
要なデータが揃えられる。それぞれのデータは演算器１
４の列をデータフローグラフ１３の上部から順に通り次
々と演算加工され、自動的に最終演算器１４にまで到達
する。
【００６９】各データは演算器１４の列をデータフロー
グラフ１３の上部から順に通り次々と演算加工され、自
動的に最終演算器１４にまで到達する一連の演算が終了
すると、プロセッシングユニット５は計算結果をプロセ
ッサ内データバス９を介してデータメモリ８に書き込む
と同時に、要素プロセッサ間コネクション７を通して隣
接する要素プロセッサ３ａのデータメモリ８に書き込ん
で一連の演算処理を終了する。この場合、プロセッシン
グユニット５はデータフローグラフ１３に記述された一
連の処理のみを実行する専用計算機となり、高い演算処
理速度を得ることができる。
【００７０】＜実施の形態３＞次に、この発明の第３実
施の形態を図について説明する。図３はこの発明の第３
実施の形態による情報処理装置を構成する要素プロセッ
サを示すブロック図である。各要素プロセッサ内に書き
換え可能なプログラムメモリを配置することによって、
専用計算機としての機能に柔軟性を持たせることができ
る。図３に示すプロセッシングユニット５は、データフ
ローグラフ１３に従った演算器１４の配列の代わりに浮
動小数点演算器１０とプログラムメモリ１１により構成
される。演算はネットワーク４を介してホストコンピュ
ータ１から送られてくるプログラムをさらに要素プロセ
ッサ間コネクション７を介して各要素プロセッサ３ｂの
プログラムメモリ１１にロードして行われる。
【００７１】プログラムメモリ１１の内容は書き換えが
可能であり、ホストコンピュータからネットワーク４を
介してプロセッシングユニット５内のプログラムメモリ
１１へ新たなプログラムをロードすることによりプログ
ラムを変更できる。従って、微分方程式の求解のための
アルゴリズムを変更したり、機能を追加したりする際に
は、新しいプログラムをプログラムメモリ１１にロード
するのみで可能となる。
【００７２】以上のように演算の高速化のために専用化
した構成のマルチプロセッサでも、プログラムを書き換
えることで、アルゴリズムの変更、機能の追加など柔軟
な機能を有することが可能となる。図３に示したプロセ
ッシングユニットによれば、図２のプロセッシングユニ
ットと比較して、プログラムを変更することによって解
法アルゴリズムを自由に選択・変更でき、計算機の適用
範囲が大きく広がる。
【００７３】要素プロセッサ内に内容の書き換えが可能
なプログラムメモリを設けると、プログラムメモリの内
容を書き換えることによってプログラムを変更し、微分
方程式の求解のためのアルゴリズムやスキームを変更し
たり、機能を追加したりすることを同一ハードウェアで
実現することができる。図１および図３は、各々この発
明の第１実施の形態における各要素プロセッサのプログ
ラムメモリに新たなアルゴリズム、スキーム或いはモデ
ルをロードするための情報処理装置の構成及び要素プロ
セッサの構成を示している。
【００７４】図３においては、プログラムメモリ１１の
内容は書き換えが可能であり、ホストコンピュータ１か
らネットワーク４を介してプロセッシングユニット５内
のプログラムメモリ１１へ新たなプログラムをロードす
ることによりプログラムを変更できる。各要素プロセッ
サ３ｂにおいては、プログラムメモリ１１に書き込まれ
たソフトウェアに従って浮動小数点演算器１０を作動さ
せて演算を実施する構成となっている。要素プロセッサ
３ｂに対する新たなアルゴリズム、スキーム、モデルに
より書かれたプログラムがホストコンピュータ１からイ
ンプットされると、全ての要素プロセッサ３ｂ上のプロ
グラムメモリ１１がリセットされ、プログラムがネット
ワーク４及び要素プロセッサ間コネクション７を介して
各要素プロセッサ３ｂに割り振られ、プログラムメモリ
１１のプログラムが書き替えられ、完了次第各要素プロ
セッサ３ｂは計算を開始できる状態となる。
【００７５】以上のように、演算の高速化のために専用
化した構成のマルチプロセッサでも、プログラムを書き
換えることで、スタティックにモデル、アルゴリズム、
スキームを再構成でき、柔軟な機能を有することが可能
となる。
【００７６】要素プロセッサ内に、ホストコンピュータ
からの指令によって内容の書き換えが可能なデータメモ
リを設けると、データメモリの内容を書き換えることに
よって境界条件を変更し、様々な解析モデルの計算を同
一ハードウェアで実現することができる。
【００７７】図１の各要素プロセッサ３は、演算器１４
がデータ線１５で結ばれたデータフローグラフ１３状の
ハード回路を持つか、またはプログラムメモリ１１に書
き込まれたソフトウェアに従って浮動小数点演算器１０
を作動させるかして演算を実施するよう構成できる。ま
た、ホストコンピュータ１には初期条件設定プログラム
が搭載されており、この設定プログラムによって境界条
件を自由に設定することができる。ホストコンピュータ
１に計算の境界条件がインプットされると、初期条件設
定プログラムが起動され、全ての要素プロセッサ上のデ
ータメモリ８がリセットされ、計算の初期条件及び境界
条件がネットワーク４及び要素プロセッサ間コネクショ
ン７を介して各要素プロセッサ３に割り振られ、完了次
第各要素プロセッサ３は計算開始の待機状態となる。
【００７８】従って、同一のマルチプロセッサ構成の情
報処理装置２を用いて、様々な境界条件や初期条件に対
する演算が、ホストコンピュータに条件を入力するとい
う簡単な手続きで実現できる。
【００７９】＜実施の形態４＞次に、この発明の第４実
施の形態を図について説明する。図４はこの発明の第４
実施の形態による情報処理装置を構成する要素プロセッ
サを示すブロック図である。図４に示すプロセッシング
ユニット５は、図２及び図３に示したプロセッシングユ
ニットの構成を複合した機能を有するものであり、図４
に示すプロセッシングユニット５においては、微分方程
式の解法に頻出する演算処理機能が機能モジュール１２
の中にハード的に回路化して構成されている。計算を実
施する際には、プログラム中に機能モジュール１２をコ
ールするコマンドを記述して、必要に応じて機能モジュ
ール１２を呼び出して機能させる。従って、図３に示し
たプロセッシングユニットのように、演算処理の全てに
対してソフトウエアが浮動小数点演算器１０を機能させ
る場合と比較して、その間の計算時間を大幅に削減する
ことができる。
【００８０】上記の機能を有する各要素プロセッサ３ｃ
は、データ通信用の要素プロセッサ間コネクション７に
よって隣接要素プロセッサ３ｃと格子状に接続されてお
り、この要素プロセッサ間コネクション７を介して隣接
要素プロセッサ３ｃ間のデータ通信が行われる。また、
全ての要素プロセッサ３ｃあるいは周辺要素プロセッサ
３ｃとホストコンピュータ１の間にはネットワーク４が
設けられ、収束判定フラグあるいは計算結果の通信が行
われる。
【００８１】＜実施の形態５＞次に、この発明の第５実
施の形態について図６を用いて説明する。第１実施の形
態に記載の２次元平面上に配した要素プロセッサ３から
構成された２次元計算基板を３次元的に接続することで
３次元計算への拡張も可能である。図６は、２次元計算
基板を３次元的に接続して３次元計算を行うための要素
プロセッサの構成を示す図である。
【００８２】図において、１はホストコンピュータ、３
は３次元的に配置された要素プロセッサ、５は要素プロ
セッサ３内に設けられたプロセッシングユニット、６は
要素プロセッサ３内に設けられたメモリ部、４はネット
ワーク、１８は要素プロセッサ３を２次元状に接続して
構成される２次元計算基板である。この場合、２次元計
算基板１８の時間方向のパイプライン化とは異なり、２
次元計算基板１８間に設けられたネットワーク４は、空
間積分のためのデータ授受に使用される。また、要素プ
ロセッサ３同士の３次元アレイ状結合状態も、ネットワ
ーク４の配線を変更することで、格子型トポロジー、ハ
イパーキューブ或いはパイプライン等に自由に変更する
ことが可能である。
【００８３】なお、上記実施の形態においては、要素プ
ロセッサ３同士の結合状態は格子状に配置するニアネイ
バメッシュの場合について説明したが、例えば、コーダ
ルリング、３キューブ、２進４キューブ等の他の結合方
式であっても同様の効果を奏することができる。
【００８４】＜実施の形態６＞次に、この発明の第６実
施の形態を図について説明する。以上示した実施の形態
による構成の情報処理装置２の使用方法ついて説明す
る。図１及び図６に、この発明の第１実施の形態におけ
る各要素プロセッサ３に初期条件及び境界条件を送り出
すためのマルチプロセッサ構成の情報処理装置を示し
た。
【００８５】情報処理装置２は、各要素プロセッサ３に
おいて、図２に示したように演算器１４がデータ線１５
で結ばれたデータフローグラフ１３状のハード回路を持
つか、または図３及び図４に示したようにプログラムメ
モリ１１に書き込まれたソフトウエアに従って浮動小数
点演算器１０を作動させるかして演算を実施する構成と
なっている。要素プロセッサ３に対する計算の初期条件
及び境界条件がホストコンピュータ１においてインプッ
トされると、全ての要素プロセッサ３上のデータメモリ
８がリセットされ、計算の初期条件及び境界条件がネッ
トワーク４及び要素プロセッサ間コネクション７を介し
て各要素プロセッサ３に割り振られ、完了次第各要素プ
ロセッサ３は計算開始の待機状態となる。
【００８６】従って、情報処理装置２では、同一のマル
チプロセッサの構成を用いて、様々な境界条件や初期条
件に対する演算が、ホストコンピュータに条件を入力す
るという簡単な手続きで実現できる。
【００８７】情報処理装置２の使用例として、領域分割
法に基づいた流体数値解析について説明する。連続体で
ある流体は、一般的に連続式とナビエ・ストークス方程
式と呼ばれる非線形性の強い方程式で記述される。これ
らの偏微分方程式によって記述される場の支配方程式を
有限差分法によって解く場合、まず対象とする現象と領
域を空間的・時間的に有限の大きさを持つ微小要素（格
子）に分割する。この格子上で偏微分方程式で表される
支配方程式を離散化して差分式に変形し、差分式を求解
することで解を得る。差分解法では、微小な空間要素が
有する状態量は、ごく近傍の要素が有する状態量にのみ
影響を受けるが、この効果は計算上では隣接要素の持つ
状態量に演算処理を施すかたちで実現される。つまり、
空間的に離れた微小要素は、お互いに影響を与えること
なく隣接する微小要素の影響のみを考慮しさえすれば、
独立して計算可能であることがわかる。
【００８８】例えば、非圧縮性流体をＳＩＭＰＬＥ（Se
mi-Implicit Method for Pressure-Linked Equatiens）
法（仮定圧力下で運動方程式を解き、連続性を満たさな
い分だけ、圧力及び速度を補正しながら最終的に連続則
を満足する解を得る手法、例えば、S.V.Patankar,Numer
ical Heat Transfer and Fluid Flow,(1980),McGRAW-HI
LL BOOK COMPANYに記載されている。）で解くことを考
える。
【００８９】図７０は、従来より行われているＳＩＭＰ
ＬＥ法による流体数値解析の計算手順を示すフローチャ
ートである。図において、２１１はナビエ・ストークス
の運動方程式を解くルーチン群、２１２は圧力補正式を
解くルーチン群、２１３は速度・圧力の修正を行うルー
チン、２１４は非線形性収束のための反復サイクル、２
１５は時間進行のための計算サイクルを表す。すなわ
ち、ＳＩＭＰＬＥ法による熱流体解析の手順は、ルーチ
ン群２１１による離散化されたナビエ・ストークス運動
方程式の求解、ルーチン群２１２による圧力補正式の求
解、そしてルーチン２１３による速度・圧力の決定方程
式の求解を順次実施し、さらに時間進行のための計算サ
イクル２１５を繰り返すことで数値解析解を得る。
【００９０】最近盛んに行われているマルチプロセッサ
を使った並列解法においては、全計算空間を複数の領域
に分割し、各領域ごとに要素プロセッサを割り振って、
要素プロセッサ間では境界の状態量のみをデータ通信す
るという領域分割法が主流となっている。
【００９１】ここで問題となるのが要素プロセッサ３間
の通信に関する同期待ちである。現在の汎用並列プロセ
ッサでは、プロセッサ間のデータ通信をパケット通信な
どによる低速のリモートメモリアクセスで実現している
ため、要素プロセッサ数に対して通信量をできる限り少
なくした粒度の大きい計算アルゴリズムを使用し、通信
同期待ちをできる限り回避するテクニックが必要とな
る。しかし、超並列に要素プロセッサを構成した場合の
同期待ちの急激な増加は避けられず、プロセッサ数に比
例した並列度は期待できない。
【００９２】そこで、運動方程式および圧力修正方程式
が共に隣接格子点の状態量を参照するのみで解かれて
も、その解は十分な精度を有することに着目して、各格
子点についてそれぞれ独自に状態量を計算する新しいＳ
ＩＭＰＬＥ法について示す。図７は、この実施の形態に
おける格子点＝１，＝２，・・・，＝ｎが他の格子点計
算に割り込み動作をすることなく、それぞれ独立に状態
量を計算する演算アルゴリズムを示したフローチャート
である。
【００９３】図において、２０はナビエ・ストークスの
運動方程式を解くルーチン群、２１は圧力補正式を解く
ルーチン群、２２は速度・圧力の修正を行うルーチン、
２３は非線形性収束のための反復サイクル、２４は時間
進行のための計算サイクル、２５は格子点＝１，＝２，
・・・，＝ｎ毎に割り当てられた要素プロセッサ３のル
ーチン群である。
【００９４】ここで、非圧縮性２次元層流の流体数値解
析を例に取り、具体的なアルゴリズムを示す。温度場を
考慮しない場合、流体は以下の３つの無次元化方程式に
よって記述される。
【００９５】連続式は、数１に示され、運動量保存式
は、数２及び数３に示される。
【００９６】
【数１】
【００９７】
【数２】
【００９８】
【数３】
【００９９】ここで各記号は、ｕがｘ方向速度成分、ｖ
がｙ方向速度成分、ｐが圧力、Ｒｅがレイノルズ数を表
す。数１〜数３は一意に数４で表現できる。ここでφは
任意変数、Γは拡散項、Ｓｕ，Ｓｐは生成項を表し、以
下の表１の値をとる。
【０１００】
【数４】
【０１０１】
【表１】
【０１０２】数４を差分化する際に必要となるコントロ
ールボリュームを図８に示す。任意変数φをコントロー
ルボリューム２６の中心点Ｐ２７に置き、隣接するφの
位置をＥ（Ｅａｓｔ）２８、Ｗ（ｗｅｓｔ）２９、Ｎ
（Ｎｏｒｔｈ）３０、Ｓ（Ｓｏｕｔｈ）３１と定義して
それらの中心点（コントロールボリューム２６の境界と
格子線との交点）を小文字（ｅ，ｗ，ｎ，ｓ）で表示す
る。スタッガード（Ｓｔａｇｇｅｒｅｄ）グリッドであ
るため、スカラー量は大文字の位置に、ベクトル量（速
度）を小文字の位置に配置する。さて、数４を、時間差
分スキームとしてオイラー前進（Ｅｕｌｅｒ ｅｘｐｌ
ｉｃｉｔ）法を適用し、コントロールボリューム２６に
出入りする流速を考えて離散化すると、数５のようにな
る。
【０１０３】
【数５】
【０１０４】φが格子間で線形に分布し、かつｅ，ｗ，
ｎ，ｓがそれぞれＰとＥ、ＰとＷ、ＰとＮ、ＰとＳの中
点であるとすると、数６から数９が仮定できる。
【０１０５】
【数６】
【０１０６】
【数７】
【０１０７】
【数８】
【０１０８】
【数９】
【０１０９】数５をコントロールボリュームにわたって
積分すると、数１０が得られる。
【０１１０】
【数１０】
【０１１１】ここで、対流項Ｃと拡散項Ｄに関して数１
１及び数１２のように定義する。ここで、添字はコント
ロールボリューム２６の境界面の位置を示す。
【０１１２】
【数１１】
【０１１３】
【数１２】
【０１１４】数１１および数１２の定義を使うと数１０
は数１３のようになる。
【０１１５】
【数１３】
【０１１６】この数１３に空間差分スキームとしてハイ
ブリッド・スキームを適用し、φに関して整理すると、
数１４のようになる。
【０１１７】
【数１４】
【０１１８】時間差分法としては陽解法、陰解法、半陰
解法等様々なものが考えられるが、ここでは最終的に定
常解を求めることを目標とし、収束加速計算技法として
数１３の右辺に含まれるφpを次時間の値φp n+1で評価
すると、数１４より、数１５の離散化方程式を得ること
ができる。
【０１１９】
【数１５】
【０１２０】ＳＩＭＰＬＥ法によって導出した離散化方
程式の未知数である速度と圧力の関係付けを行う。まず
運動方程式数２、数３の離散化方程式を導く。変数φは
ｕ、ｖであり、速度ｕについては数１６から数１９を定
義すると、離散化方程式は数２０のようになり、速度ｖ
については数２１から数２４を定義すると、離散化方程
式は数２５のようになる。
【０１２１】速度ｕについてのｗ面の係数を数１６に示
す。
【０１２２】
【数１６】
【０１２３】速度ｕについてのｅ面の係数を数１７に示
す。
【０１２４】
【数１７】
【０１２５】速度ｕについてのｓ面の係数を数１８に示
す。
【０１２６】
【数１８】
【０１２７】速度ｕについてのｎ面の係数を数１９に示
す。
【０１２８】
【数１９】
【０１２９】
【数２０】
【０１３０】速度ｖについてのｗ面の係数を数２１に示
す。
【０１３１】
【数２１】
【０１３２】速度ｖについてのｅ面の係数を数２２に示
す。
【０１３３】
【数２２】
【０１３４】速度ｖについてのｓ面の係数を数２３に示
す。
【０１３５】
【数２３】
【０１３６】速度ｖについてのｎ面の係数を数２４に示
す。
【０１３７】
【数２４】
【０１３８】
【数２５】
【０１３９】数２０を解くことによってＰ点での仮定流
速ｕ*を求めることができる。数２５を解くことによっ
てＰ点での仮定流速ｖ*を求めることができる。数２
０、数２５から得られた仮定値ｕ*，ｖ*と、同式を導く
際に必要なＦpを使って圧力補正方程式の係数を決定
し、圧力補正値ｐ´を求める。数２６に圧力補正方程式
を示す。ただし、式中の添字ｅとｎは各々Ｅａｓｔ側、
Ｎｏｒｔｈ側の要素プロセッサから転送されてきた値で
あることを示す。
【０１４０】
【数２６】
【０１４１】速度および圧力はＷｅｓｔ側とＳｏｕｔｈ
側の要素プロセッサから転送されてきた圧力補正値ｐ´
を用いて数２７から数２９の式で計算される。
【０１４２】
【数２７】
【０１４３】
【数２８】
【０１４４】
【数２９】
【０１４５】計算格子点は、一般に離散化された点は物
体の内部であったり、壁の近傍であったり、流入・流出
口であったりと様々な種類が考えられる。計算プログラ
ム（ソフトウエア）あるいは演算回路（ハードウエア）
を点の種類にあわせて何種類も用意するのは、プログラ
ミングを大変繁雑にしてしまう。そこで、各点の位置情
報を内点及び外点ビットと境界条件ビットの形で初期条
件として各要素プロセッサのメモリ上に与えておき、計
算自体は全く同一のプログラムを実行できるようにす
る。
【０１４６】計算領域の内点と外点の区別もビットを使
用して行う。離散化点が物体内部にあるときを外点、流
体部にあるときを内点とする。内点・外点ビットは変数
ｕ，ｖ，ｐそれぞれについて定義され、内点を１（ｏ
ｎ）、外点を０（ｏｆｆ）とする。例えば、ｕに対する
フラグをｂｉｔ（ｕ）とすると、ｕの離散化方程式の係
数を決定する前に次の演算処理を施す。
【０１４７】
【数３０】
【０１４８】境界条件については、以下に示す種類の境
界条件の設定が可能とする。変数ｕ，ｖ，ｐのそれぞれ
がウォール・ファンクション（Wall Function）を使用
するか否かを示すフラグを持つ。但し、どの面に壁面が
在るかを判断するためにｗ，ｅ，ｓ，ｎそれぞれの方向
別にビットを設定する。ｕ及びｖの離散化方程式の係数
を決定する前に数３１から数３３の演算処理を施す。
【０１４９】ウォール・ファンクション（Wall Functio
n）を使った壁面条件を数３１に示す。
【０１５０】
【数３１】
【０１５１】勾配０の流出条件を数３２に示す。
【０１５２】
【数３２】
【０１５３】境界値固定を数３３に示す。
【０１５４】
【数３３】
【０１５５】数３２と数３３を合わせて変数φpは数３
４のように記述できる。
【０１５６】
【数３４】
【０１５７】各計算セルで必要な演算に着目すると、流
体の支配方程式の特性上、境界条件の違いこそあれほと
んど同一の演算を行うことになる。上記の境界条件設定
に従い、各種のビットを立てることによってデータメモ
リ８上に初期的に境界条件をマッピングしさえすれば、
計算セルが計算空間の境界、内点、外点のどれに位置す
るかに関わらず同一のプログラムを使用できる。従っ
て、要素プロセッサ３のプログラムメモリ１１上には１
格子点の物理量を計算するのに必要な一連の演算を記述
するプログラムをロードするだけでよい。その１種類の
演算プログラムを使用し、計算格子を順次スイープして
計算するには、まず計算格子の格子点番号（またはデー
タメモリ８上のベースアドレス）を入力トークンとして
要素プロセッサ３内の循環型パイプライン（図２１の８
４）上に流す、例えば入力トークンである格子点番号を
２とすれば、演算器は２番目の格子点に割り振られたメ
モリ領域とアクセスをして計算を開始する。トークンの
入力には順序制限はないので、１，２，３・・・とシー
クエンシャルに計算を進めることはもちろん、ランダム
に格子番号を入力することも可能である。
【０１５８】図９は、要素プロセッサに設けられたデー
タメモリ内部のデータ構造を示す図である。図に示すよ
うに、要素プロセッサ３に設けられたデータメモリ８の
内部は、１プロセッサが受け持つ格子点数と同数のパー
ティション３２に分割され、それぞれのパーティション
３２には１格子点を計算するのに必要となるデータがマ
ッピングされている。
【０１５９】図１０及び図１１は、以上述べてきたアル
ゴリズムの流れを示すフローチャートである。図におい
て、３３ないし６３は各々以下に示すＡからＩの各計算
機能である。
【０１６０】（ａ）要素プロセッサ３は、ｘ方向運動方
程式を解いて予測値ｕ*を求める機能を有する。図にお
いて、３３はｕのｗ面に対する計算で、ｘ方向運動方程
式の係数Ｆwを求める機能Ａ（ｕ）、３４はｕのｅ面に
対する計算で、ｘ方向運動方程式の係数Ｆeを求める機
能Ｂ（ｕ）、３５はｕのｓ面に対する計算で、ｘ方向運
動方程式の係数Ｆsを求める機能Ｃ（ｕ）、３６は、ｕ
のｎ面に対する計算で、ｘ方向運動方程式の係数Ｆnを
求める機能Ｄ（ｕ）、３７はｘ方向運動方程式の生成項
Ｇを求める機能Ｅ（ｕ）、４３はｘ方向運動方程式の係
数Ｆpを求め、各種係数と生成項より予測値ｕ*を求める
機能Ｇ（ｕ）である。
【０１６１】（ｂ）要素プロセッサ３は、ｙ方向運動方
程式を解いて予測値ｖ*を求める機能を有する。図にお
いて、３８はｖのｗ面に対する計算で、ｙ方向運動方程
式の係数Ｆwを求める機能Ａ（ｖ）、３９はｖのｅ面に
対する計算で、ｙ方向運動方程式の係数Ｆeを求める機
能Ｂ（ｖ）、４０はｖのｓ面に対する計算で、ｙ方向運
動方程式の係数Ｆsを求める機能Ｃ（ｖ）、４１はｖの
ｎ面に対する計算で、ｙ方向運動方程式の係数Ｆnを求
める機能Ｄ（ｖ）、４２はｙ方向運動方程式の生成項Ｇ
を求める機能Ｅ（ｖ）、４４はｙ方向運動方程式の係数
Ｆpを求め、各種係数と生成項より予測値ｖ*を求める機
能Ｇ（ｖ）である。
【０１６２】（ｃ）要素プロセッサ３は、圧力補正値ｐ
´を求める機能を有する。図において、５１はｐ´方程
式の生成項Ｇを求める機能Ｆ、５２は運動方程式の係数
とＦで求めた生成項をもとにｐ´の方程式を解いてｐ´
を求める機能Ｇ（ｐ）である。
【０１６３】（ｄ）要素プロセッサ３は、流速と圧力を
補正する機能を有する。図において、５５はｐ´をもと
にｕ，ｖ，ｐを求める機能Ｈである。
【０１６４】（ｅ）要素プロセッサ３は、境界条件を設
定する機能を有する。図において、４５，４６，５７〜
５９は初期値で与えられたビットデータをもとに境界条
件を設定する機能Ｉである。
【０１６５】（ｆ）要素プロセッサ３は、設定された境
界条件を転送する機能を有する。図において、４７，４
８，５３，５６，６０〜６２はそれぞれ前の工程で設定
された境界条件を隣接する要素プロセッサ３に転送する
機能である。
【０１６６】（ｇ）要素プロセッサ３は、計算された境
界条件が収束したか否かを判定する機能を有する。４
９，５０，５４，６３はそれぞれその前の機能Ｉ４５，
４６，５７〜５９で設定された境界条件が収束したか否
かを判定する機能である。
【０１６７】これらの諸機能を図１０及び図１１に示す
フローチャートに従って接続することによって１格子点
分の計算コードが完成する。
【０１６８】次に、１つの格子点を計算するためのアル
ゴリズムを要素プロセッサ３のプログラムメモリ１１上
にマッピングする。マッピングされたプログラムは、ホ
ストコンピュータ１からネットワーク４及び要素プロセ
ッサ間コネクション７を介して送られてくる格子点番号
情報タグを入力トークンとして起動する。１要素プロセ
ッサ３上に複数の格子点がマッピングされた場合、要素
プロセッサ３間を要素プロセッサ間コネクション７を介
して転送されるデータは、複数の格子点で構成される各
分割領域の最外郭部に位置する格子点が保有する情報で
ある。そこで、要素プロセッサ３間に配置された要素プ
ロセッサ間コネクション７を介して、隣接要素プロセッ
サ上のデータメモリに直接アクセスすることによってプ
ロセッサ間のデータ転送を行い、格子点間のデータ転送
オーバーヘッドを排除でき非同期制御による高速な解析
が可能となる。
【０１６９】さらに、１要素プロセッサ上に１つの格子
点をマッピングし、計算格子点数と少なくとも同数の要
素プロセッサ３を使用し、後述するマルチポートメモリ
を要素プロセッサ３の間に配し、それらを要素プロセッ
サ間コネクション７で接続した超並列システムを構築
し、隣接要素プロセッサ３間で非同期に密なデータ通信
を取りながら互いの要素プロセッサ３の処理を阻害する
ことなくデータ授受を行って収束解を得ることも可能で
ある。
【０１７０】また、１要素プロセッサ３上に複数の格子
点をマッピングし、要素プロセッサ間の通信方式を同期
方式とすることによって、要素プロセッサ３間の同期を
とった解析も可能である。この場合も、要素プロセッサ
３内部のプロセッシングユニット５が偏微分方程式の解
法に適した専用の高速演算機能を有するため、従来の汎
用プロセッサを使用した同期解法に比べ、大幅な処理速
度向上が可能となる。
【０１７１】なお、上記実施の形態においては１つの格
子点を計算するためのアルゴリズムを要素プロセッサ３
のプログラムメモリ１１にマッピングする場合について
説明したが、演算器１４をデータ線１５で接続してデー
タフローグラフ１３状のハード回路を形成しても同様の
効果が得られることは言うまでもない。
【０１７２】また、隣接する要素プロセッサ間の通信
は、あるプロセスから他のプロセスへメッセージ（デー
タ）を送るときにメッセージのアドレス符号によって適
切なプロセスへメッセージを送るメッセージ通信で、か
つ複数のデータに対して複数の異なる（同一でもよい
が）命令を並列に実行することで、効率の良い並列処理
が可能となる。
【０１７３】＜実施の形態７＞次にこの発明の第７実施
の形態について説明する。時間微分の近似法には参照す
る状態量の時間ステップの違いから、オイラー前進法、
オイラー後退法、２次精度のクランク＝ニコルソン法、
３次精度のリチャードソン法等がある。例えば、３次精
度のリチャードソン法を考えると、現在の時刻をｎとし
た場合、次時刻ｎ＋１の値を求めるのに必要な状態量
は、時刻ｎ−１，ｎの値により決定される。従来のノイ
マン型コンピュータを使った手法では、時刻ｎ−１，ｎ
の値を余分に共通メモリ上に保存しておく必要があった
ため、メモリの容量不足から計算規模の制限が加えられ
ていた。
【０１７４】このような、メモリ不足の問題も、第１実
施の形態に記載の２次元平面上に配した要素プロセッサ
３から構成された２次元計算基板を複数枚用いることに
よって容易に解決される。図１２は、２次元空間につい
ての時間微分の近似のための情報処理装置の構成を示す
図である。図において、６５ないし６７は各々要素プロ
セッサ３を２次元状に接続して構成される２次元計算基
板であり、６５は時刻ｎ−１に対応する値の計算を担当
する２次元計算基板、６６は時刻ｎに対応する値の計算
を担当する２次元計算基板、６７は時刻ｎ＋１に対応す
る値の計算を担当する２次元計算基板である。また、４
は各２次元計算基板をパイプライン状に結びかつホスト
コンピュータ１とも接続して情報のやりとりを行うネッ
トワークである。
【０１７５】例えば、リチャードソン法の場合、時刻ｎ
＋１の値を求めるのに必要な時刻ｎ−１とｎの値は、時
刻ｎ−１用２次元計算基板６５及び時刻ｎ用２次元計算
基板６６上の各要素プロセッサ３のデータメモリから、
ネットワーク４を介して、時刻ｎ＋１用２次元計算基板
６７上の各要素プロセッサ３に転送される。計算が終了
すれば、計算結果は自動的に２次元計算基板６７上の各
要素プロセッサ３のデータメモリに保存される。続いて
ｎ＋２の値を計算するには、時刻ｎ−１の値が保存され
ている時刻ｎ−１用２次元計算基板６５上の各要素プロ
セッサ３のデータメモリをリセットし、新たに時刻ｎ用
２次元計算基板６６及び時刻ｎ＋１用２次元計算基板６
７から、それぞれ時刻ｎ、ｎ＋１の値をネットワーク４
を介して時刻ｎ−１用２次元計算基板６５へ転送して計
算を行い、時刻ｎ＋２の値として各要素プロセッサ３の
データメモリに保管する。
【０１７６】以上に述べたように、第３実施の形態の情
報処理装置によれば、メモリ不足が解消され、かつ高速
に演算することができるようになる。
【０１７７】この時間軸方向へのパイプライン化は、２
次元解析解の収束判定の高速化にも寄与する、微分方程
式の求解において、現時刻ｎにおける計算値と前時刻ｎ
−１の計算値との差がある基準範囲以下に達した場合に
収束したと判断するわけであるが、時間方向をパイプラ
イン化すれば、隣接する２次元計算基板間の値を比較す
るという単純な動作で収束性を判断することが可能とな
る。
【０１７８】＜実施の形態８＞次に、この発明の第８実
施の形態について説明する。この発明の主たる適用対象
は微分方程式の求解であるが、この種の問題は隣接する
格子点の相互作用を繰り返し計算し、全格子点が安定状
態に収束することにより計算終了する。すなわち、隣接
していない格子点の間でのデータの授受はほとんど発生
せず、隣接する格子点間でのデータの授受が専ら必要と
なる。また、一般的には、対象とする系を格子点に分割
した後、１つまたは隣接する複数の格子点に関する演算
を１つの要素プロセッサ３に分担させ、さらにこれらの
格子点と隣接する格子点に関する演算はやはり隣接する
要素プロセッサ３に分担させている。
【０１７９】対象とする問題のこのような特徴に着目す
れば、隣接する要素プロセッサ３間で同一のメモリを共
有し、相互に相手のメモリを直接的にアクセス可能とす
ることによって、計算の効率が格段に向上し、短時間で
所望の演算が終了するようになることが理解できる。
【０１８０】図１３は、要素プロセッサ３が要素プロセ
ッサ間コネクション７によって結合され正方格子状に配
置されたマルチプロセッサの一部分を示している。ま
た、図１４は、図１３に示された要素プロセッサの１個
の内部構成を示す図である。図において、プロセッシン
グユニット５は同一プロセッサ内に内蔵されているデー
タメモリ８と接続されており、このデータメモリ８をア
クセスすることが可能である。さらに、このプロセッシ
ングユニット５は入出力制御回路（以下Ｉ／Ｏともい
う。）７１を介して隣接する要素プロセッサと接続され
ている。
【０１８１】Ｉ／Ｏ７１経由で隣接要素プロセッサ３ｄ
と接続することにより、隣接する要素プロセッサ３ｄ内
のデータメモリ８をあたかも同一要素プロセッサ内のメ
モリであるのと同様に直接アクセスすることができる。
逆に、隣接する要素プロセッサからも、同様に図示した
データメモリ８をアクセスすることができる。
【０１８２】隣接する要素プロセッサ間で相互にメモリ
をアクセスしあうためには、図中のＩ／Ｏ７１が、プロ
セッシングユニット５とデータメモリ８の間のデータバ
ス７３に対して、隣接要素プロセッサからのメモリアク
セス要求に対する調停の機能を果たす必要がある。しか
しながら、データバスに対する調停は一般的なプロセッ
サで用いられている技術であり、例えば、ＶＭＥバスを
用いれば実現でき、公知であるのでここでは説明を省略
する。
【０１８３】以上説明したように、図１４に示した要素
プロセッサではプロセッシングユニット５を同一プロセ
ッサ内に内蔵されているデータメモリ８と接続し、プロ
セッシングユニット５がデータメモリ８をアクセスする
ことが可能とし、さらに、プロセッシングユニット５は
Ｉ／Ｏ７１を介して隣接する要素プロセッサ３ｄと接続
されるようにしたので、要素プロセッサ３ｄ間でのデー
タ通信のためのオーバヘッドを低減でき、計算の効率が
向上する。
【０１８４】なお、上記の要素プロセッサの構成の説明
では一般的な場合について説明したが、微分方程式の求
解に限っていえば、隣接する格子点のデータは参照（す
なわち、読み出し）ができればよく、更新（すなわち、
書き込み）までは要しない。参照のみに限定すれば同一
メモリアドレスに対する更新要求が衝突することがな
く、メモリアクセスのためのデータバスの調停が簡略化
されることは明らかである。
【０１８５】＜実施の形態９＞しかしながら、同一のメ
モリに対する複数のメモリ参照要求が同時に発生するこ
とがかなりの頻度で発生することが予想される。この場
合、単一ポートのメモリでは処理の停滞が発生し、結果
として計算時間が長くかかるという懸念がある。このよ
うな問題を事前に回避するためには、マルチポートメモ
リを採用し、複数のメモリ参照を同時に処理できるよう
にすればよい。
【０１８６】そのためのこの発明の第９実施の形態につ
いて説明する。図１５は、隣接する６つの要素プロセッ
サとメモリを共有する場合を示している。図において、
３は要素プロセッサ、７はネットワークである。
【０１８７】図１６は、一つの要素プロセッサの内部構
成を示しており、データメモリ８は７つのポートを有し
ている。データメモリ８は、データバス７５を介して６
個の入出力制御部７１、およびプロセッシングユニット
５と接続されている。このような構成にすることによ
り、当該要素プロセッサおよび６つの隣接する要素プロ
セッサからのメモリ参照要求を同時に処理可能となる。
【０１８８】参照のみであれば比較的簡単な制御回路で
実現することが可能である。しかし、汎用用途に対して
情報処理装置を用いる場合、隣接する要素プロセッサ３
ｅのメモリに対して書き込みの機能もあることが要求さ
れる場合がある。このような構成をとることにより、同
一のデータを当該要素プロセッサ３ｅのデータメモリ８
に書き込むのと同時に、隣接する要素プロセッサ３ｅの
データメモリ８に対しても並列に書き込めるようにな
り、同一のメモリアドレスに対する参照が衝突するよう
な処理においては計算時間の短縮に大幅に寄与する。
【０１８９】＜実施の形態１０＞さらに、共有するメモ
リ部は必ずしも要素プロセッサ内にもつ必要はない。そ
こで、メモリ部を工夫したこの発明の第１０実施の形態
を図について説明する。図１７に共有するメモリ部を要
素プロセッサの外部に配置した情報処理装置の構成を示
す。また、図１８に図１７に示した情報処理装置を形成
する要素プロセッサの構成とメモリ部との接続関係とを
示す。図において、７６は要素プロセッサ３ｆの外部に
設けられたメモリ、５は入力制御部７１によって外部の
メモリ７６と接続されたプロセッシングユニット、８は
要素プロセッサ３ｆの内部に設けられプロセッシングユ
ニット５と直接接続したデータメモリであり、入出力制
御部７１を介して要素プロセッサ３内のプロセッシング
ユニットと接続されている。すなわち、図１７に示すよ
うに、メモリ７６が要素プロセッサ間のデータ経路上に
配置される。このように配置することにより、図１８に
示す入出力制御部７１を介して隣接する要素プロセッサ
３ｆと共有する４個のメモリ７６を直接的に参照更新す
ることができる。
【０１９０】上記のメモリ７６を介して隣接する要素プ
ロセッサ３ｆ間でデータの授受を行う方法の一例として
以下の方法がある。
【０１９１】すなわち、各要素プロセッサ３ｆが書き込
みを行う場合のアドレスまたはアドレスの範囲を予め定
めておき、データの出し側の要素プロセッサはメモリ７
６の予め定めたアドレス領域にデータの書き込みを行
い、データの受け側の要素プロセッサ３ｆでは上記のア
ドレス領域を読み出すことで要素プロセッサ３ｆ間でデ
ータの授受が完了する。
【０１９２】図１７中では、メモリ７６内に記述した記
号「Ｐ」は要素プロセッサ３が書き込むべきアドレス範
囲を示しており、記号「Ｓ」、「Ｎ」、「Ｅ」、「Ｗ」
は各々隣接する要素プロセッサ３ｆが書き込みを行うべ
きアドレス範囲を示している。
【０１９３】なお、本実施の形態では要素プロセッサ３
ｆ内にデータメモリ８を含む例について示したが、デー
タメモリ８に格納すべきデータを要素プロセッサ間に接
続されたメモリ７６に格納するようにすれば、データメ
モリ８が無い要素プロセッサであっても同一の効果が得
られることは明らかである。
【０１９４】上記の説明では、メモリ７６としてシング
ルポートのメモリを用いた場合を説明したが、図１６で
説明したデータメモリ８を要素プロセッサ３ｆ内に内蔵
する場合と同様、データ経路上に配置するメモリ７６の
場合にもマルチポートメモリを用いることにより、計算
時間の短縮をはかることができる。
【０１９５】ただし、マルチポートメモリを採用した場
合であっても、同一メモリアドレスに対する更新要求が
衝突した場合には処理が中断し、計算時間の増大を招
く。これを避けるためには、メモリに対する参照／更新
要求を一時的に記憶しておくバッファ機構を導入するの
が効果的である。図１９はこのためのバッファ機構を導
入したマルチポートメモリを示しており、図１７の情報
処理装置におけるメモリ７６に対応する部分のみを示し
ている。
【０１９６】図において、７６ａはバッファ機構付きの
マルチポートメモリ、７９は２ポートメモリ、８０はバ
ッファ機構である。バッファ機構８０は、要素プロセッ
サ間コネクション７を介して２ポートメモリ７９から入
力したデータ、または２ポートメモリ７９へ書き込まれ
るべきデータを一時的に格納することができる。
【０１９７】上記のように、隣接する要素プロセッサ３
ｆ間に配置された２ポートメモリ７９の各ポートにバッ
ファ機構８０を配置したので、同一メモリアドレスに対
する更新要求が衝突した場合でも処理が中断することが
ない。また、その結果として起こる計算時間の増大を避
けることが出来る。
【０１９８】図１９に示したマルチポートメモリでは、
バッファ機構８０を２ポートメモリ７９の各ポートに配
置する例を説明したが、バッファ機構はマルチポートの
各々のポート毎に設けてもよいし、複数のポートまたは
全ポートに対して１個のバッファを設けても効果がある
ことは明らかである。
【０１９９】＜実施の形態１１＞次に、この発明の第１
１実施の形態について説明する。各要素プロセッサ毎に
通信データ保持用のバッファメモリを設けることによ
り、要素プロセッサ間のデータ通信による各要素プロセ
ッサの演算を妨げることを防止できる。
【０２００】図２０は、通信データ保持用のバッファメ
モリを有する要素プロセッサの構成を示すブロック図で
ある。図において、５は要素プロセッサ３ｇ内に設けら
れたプロセッシングユニット、７は要素プロセッサ３ｇ
の間を結ぶ要素プロセッサ間データバス、８２は要素プ
ロセッサ３ｇ内に設けられ要素プロセッサ間データバス
７及びプロセッシングユニット５に接続されたバッファ
メモリ、８は要素プロセッサ３内に設けられプロセッシ
ングユニット５に接続されたデータメモリである。
【０２０１】各要素プロセッサ３ｇは、要素プロセッサ
間データバス７を介してバッファメモリ８２へ隣接する
要素プロセッサ３ｇから送られたデータをオブジェクト
名付きデータとして書き込み、各要素プロセッサ３ｇは
このバッファメモリ８２から任意のタイミングでオブジ
ェクト名付きデータをサーチして隣接要素プロセッサ３
ｇからのデータ受け入れを完了する。図２０に示した構
成を有する要素プロセッサで形成された情報処理装置に
よれば、隣接する要素プロセッサ３ｇ間のデータ通信に
より各要素プロセッサ３ｇ内のプロセッシングユニット
５、例えば浮動小数点演算器の演算を妨げることなく、
より高速な処理が可能となる。
【０２０２】＜実施の形態１２＞次に、この発明の第１
２実施の形態について説明する。図２１は、この発明の
第１２実施の形態による情報処理装置の要素プロセッサ
の構成の一例を示すブロック図である。
【０２０３】図において、３ｈは要素プロセッサ、１０
は要素プロセッサ３ｈ内に設けられた浮動小数点演算
器、８３は要素プロセッサ３ｈ内に設けられたマッチン
グメモリ（データプール）、１１は要素プロセッサ３ｈ
内に設けられたプログラムメモリ、８は要素プロセッサ
３ｈ内に設けられたデータメモリ、８４は浮動小数点演
算器１０とマッチングメモリ８３とプログラムメモリ１
１とデータメモリ８とを結び情報のやりとりを行うため
のパイプライン、７は要素プロセッサ３間を結び情報の
やりとりを行うための要素プロセッサ間コネクションで
ある。
【０２０４】隣接する要素プロセッサ３ｈ同士の間で、
通信により交換する必要のあるデータは多岐にわたる。
この実施の形態においては、各々のデータには予め次に
どのような処理を行うかを識別できるオブジェクト名が
付けられる。オブジェクト名が付けられたデータは、マ
ッチングメモリ（データプール）８３を設けたパイプラ
イン８４上にデータパケットの形態で入力されて巡回
し、さらに要素プロセッサ間コネクション７を介して隣
接する要素プロセッサ３ｈ内のマッチングメモリ８３へ
送り出される。浮動小数点演算器１０は、任意のタイミ
ングでマッチングメモリ８３の内部をサーチし、任意の
処理を行うために必要なオブジェクト名の付けられたデ
ータが揃い次第、演算を開始する。
【０２０５】なおこの際、偏微分方程式のプログラムが
時系列的に見て一時的に並列度が大きくなる傾向にある
ため、マッチングメモリ８３の記憶容量を十分に確保し
ておく必要がある。
【０２０６】また、上記の説明では、要素プロセッサ３
ｈのプロセッシングユニットが浮動小数点演算器１０で
構成された場合について述べたが、図２に示した演算器
１４をデータ線１５により結線しデータフローグラフ１
３状のハード的に回路化した構成であっても、また図４
に示した演算中に頻出する部分を機能モジュール１２内
にハード的に回路化し他はプログラムメモリ１１の指示
に従って浮動小数点演算器１０により演算する構成であ
っても同様の効果を奏する。
【０２０７】以上のように、データ間の同期を自動的に
とることによって、より高速で、通信のオーバーヘッド
の少ない処理が可能となる。
【０２０８】＜実施の形態１３＞次に、この発明の第１
３実施の形態について説明する。先にも述べたように、
ＳＩＭＰＬＥ法によるナビエ・ストークス方程式の求解
においては、８つの入力に対して、第１入力と第２入
力、第３入力と第４入力と、第５入力と第６入力、第７
入力と第８入力のそれぞれの乗算結果を累積加算する演
算が頻繁に現れ、この処理を高速化することが計算時間
短縮の一つの決め手となる。図５は数３５の演算を図的
に表現したフローグラフである。
【０２０９】
【数３５】
【０２１０】この処理を一括してハードウェア化したの
が図２２である。図において、８５は乗算器であり入力
端から入力される２つのデータの乗算を実行し、出力端
へ出力する。８６，８７は加算器であり、入力端から入
力される２つのデータの加算を実行し、出力端へ出力す
る。また、乗算器８５の出力端と加算器８６の入力端は
データ線８８で接続されている。また、加算器８６の出
力端と加算器８７の入力端はデータ線８９で接続されて
いる。上記のような構成で加算器、乗算器を接続するこ
とで、乗算器の各々の入力端に入力されたデータに対
し、図５に示した演算が実行され、加算器８７の出力端
に結果が出力される。
【０２１１】このように、演算器をデータ線で接続し
た、いわゆる、マクロ機能ブロックを有する要素プロセ
ッサはナビエ・ストークス方程式の求解をはじめとする
微分方程式等の求解の高速化に大きく寄与する。
【０２１２】＜実施の形態１４＞次に、この発明の第１
４実施の形態について説明する。図２３は隣接要素プロ
セッサ間のデータ通信を各要素プロセッサ毎に非同期で
かつ繰り返し行うことを実現するための通信回路の構成
を示すブロック図である。
【０２１３】図において、３ｉは要素プロセッサ、７０
は要素プロセッサ３ｉ内に設けられ演算を行うプロセッ
シングユニット、８は要素プロセッサ３ｉ内に設けられ
プロセッシングユニット７０の処理に必要とされるデー
タを記憶するためのデータメモリ、９０は要素プロセッ
サ３のデータメモリ８に記述された情報を隣接する要素
プロセッサ３ｉ間でやり取りするためのデータバスであ
る。
【０２１４】次に動作について説明する。プロセッシン
グユニット５における処理において、隣接要素プロセッ
サ３ｉの情報が必要な場合、その要素プロセッサ３ｉ
は、隣接の要素プロセッサ３ｉとは全く非同期に繰り返
し相手方データメモリ８に記述された必要情報を参照す
るメモリアクセス動作を行う。偏微分方程式の解法にお
いて、各要素プロセッサ３ｉが行う演算は、遠く離れた
要素プロセッサ３ｉの持つ情報ではなく隣接する要素プ
ロセッサ３の持つ情報のみに依存するため、極めて局所
性が高い。従って、隣接する要素プロセッサ３ｉ間の通
信は、データバス９０を介して、プロセッシングユニッ
ト７０の処理を妨げず、全く非同期でかつ繰り返し行わ
れることが望ましい。
【０２１５】相互に隣接する要素プロセッサ３ｉ間での
メモリアクセスが隣接要素プロセッサ３ｉの処理を阻害
することなく全く非同期に繰り返し行われるように構成
することにより、隣接する要素プロセッサ３ｉ間の通信
は、データバス９０を介して、プロセッシングユニット
７０の処理を妨げずに全く非同期でかつ繰り返し行われ
るため、各要素プロセッサ３ｉ上で行われる演算処理を
隣接する要素プロセッサ間３ｉで全く非同期に継続する
ことが可能になる。
【０２１６】なお、この実施の形態ではプロセッシング
ユニット７０とデータメモリ８は相手の動作を阻害せず
にメモリ参照可能なデータバス９０を使用して各要素プ
ロセッサ３ｉ間のデータ通信を行っているが、データメ
モリ８へのアクセスをするのに隣接要素プロセッサ３ｉ
内のプロセッシングユニット７０の動作に割り込みをか
ける同期動作を必要とする場合、要素プロセッサ間のデ
ータ通信方式は同期型となり、通信のオーバーヘッドが
大きくなるものの、解析解を得るのに何ら支障をきたさ
ない。
【０２１７】＜実施の形態１５＞次に、この発明の第１
５実施の形態による非同期にデータを吸い上げてもデー
タの整理分類が容易な出力を得るための要素プロセッサ
について説明する。図２４は、メモリ内の状態量ごとに
識別子を添付し、非同期にデータを吸い上げてもデータ
の整理分類が容易な出力を得るための要素プロセッサの
構成を示すブロック図である。
【０２１８】図において、３ｉは要素プロセッサ、７０
は要素プロセッサ３ｉ内に設けられ演算を行うプロセッ
シングユニット、８は要素プロセッサ３ｉ内に設けられ
出力データを含む計算データを保存するためのデータメ
モリ、９０は要素プロセッサ間データバス、９１は要素
プロセッサ３ｉ内に設けられ出力する状態量の種類に応
じて識別子をつけ、要素プロセッサ３ｉ外にデータを送
り出すためのＩ／Ｏユニット、９２はＩ／Ｏユニット９
１を介して出力されるデータをホストコンピュータに転
送するための出力データバスである。
【０２１９】次に動作について説明する。プロセッシン
グユニット７０の一連の処理によって得られる計算結果
は、複数種の状態量によって構成されており、しかも高
速演算を目的としたため、出力データのサンプリング時
間間隔が非常に短くなる。そこで出力データは、Ｉ／Ｏ
ユニット９１において、その先頭あるいは末尾にその状
態量が何であるかを識別できる識別子を付加される。出
力データは、複数の状態量のものが混載されたパケット
通信形態で、非同期かつ大量で連続的に自己の要素プロ
セッサ３ｉ外部に出力され、Ｉ／Ｏユニット９１を介し
てホストコンピュータへ送出され、ポスト処理される。
この際、出力データバス９２が各要素プロセッサ３ｉご
とに設置されているため、Ｉ／Ｏユニット９１を介して
出力されるデータは、隣接要素プロセッサ３ｉの出力を
阻害することなく非同期に出力され、ホストコンピュー
タに転送される。また、出力データにはその状態量を判
断できる識別子が付加されているので、ホストコンピュ
ータではパケット型で複数の状態量の出力データが混載
して送られてきても、各々区別して整理分類し、ポスト
処理を施すことができる。
【０２２０】従って、この実施の形態によれば要素プロ
セッサ３ｉの演算を妨げることなく非定常計算の途中結
果を出力することができ、高速の演算が達成できる。
【０２２１】勿論、次のような同期型の出力方法も可能
である。ホストコンピュータから出力データバス９２を
介して各要素プロセッサ３ｉに出力命令を送り、要素プ
ロセッサ３ｉでは受信した命令に従ってＩ／Ｏユニット
９１内に設けたデータメモリ８の参照機能が実行され、
必要な状態量の出力データを命令に記述された順序に吸
引し、出力データ列を作成する。Ｉ／Ｏユニットで作成
された出力データ列は、データバス９２を介してホスト
コンピュータに送出される。従って、ホストコンピュー
タが各要素プロセッサ３ｉに対して出力命令を送出する
タイミングを調節することで、任意の時刻における出力
が可能となる。
【０２２２】＜実施の形態１６＞次に、この発明の第１
６実施の形態について説明する。図２５は、この発明の
第１６実施の形態による、非同期に出力されるデータを
各要素プロセッサから収集し、リアルタイムに可視化を
行うための計算機システム全体の構成図である。
【０２２３】図において、３ｊは演算を行う要素プロセ
ッサ、９３は各要素プロセッサ３ｊ内に設けられ演算結
果を外部に出力する際のデータ変換を行う出力用Ｉ／Ｏ
ユニット、９４は各要素プロセッサ３ｊ上の出力用Ｉ／
Ｏユニット９３を介して出力されるデータを転送するた
めの出力データバス、９５は各要素プロセッサ３ｊから
出力データバス９４を介して転送されてきた要素プロセ
ッサ３ｊと少なくとも同数のパラレルデータをシリアル
データに変換するためのデータ出力制御部、９６はデー
タ出力制御部を通してシリアル型に変換されたデータを
転送するためのシリアルデータバス、９７はシリアルデ
ータバス９６を介して送られてきたデータを種類ごとに
分類し、階調反転、２階調化、平均化、色調補正、輪郭
表示、等高線処理、フリンジ処理、あるいはベクトル表
示等のポスト処理を行うためのポスト処理ユニット、９
８はポスト処理ユニット９７によって作成された画像デ
ータを転送するための画像出力データバス、９９は画像
出力データバス９８を介して転送されてくる画像データ
を表示するためのディスプレイである。
【０２２４】次に動作について説明する。出力データバ
ス９４は要素プロセッサ３ｊと直結しており、各要素プ
ロセッサ３ｊの外部出力データは非同期に出力用Ｉ／Ｏ
ユニット９３から出力される。出力されたデータは、要
素プロセッサ３ｊから出力された時点で、複数の種類の
状態量を含むデータ列である。また、出力時には、どの
要素プロセッサ３ｊからの出力であるかを明確にするた
め、要素プロセッサ番号を表す識別子をデータ列の先頭
あるいは後尾に添付しパケット状のデータ構成とする。
このデータ列は出力データバス９４を介してデータ出力
制御部９５に集められ、要素プロセッサ数と同数あるい
はそれ以上のパラレルデータから、１つのシリアルデー
タに変換される。さらに、シリアルデータバス９６を介
してポスト処理ユニット９７に送られたデータは、要素
プロセッサ番号識別子に従って振り分けられ、さらに状
態量識別子に従って分割整理される。整理されたデータ
は等高線処理、フリンジ処理、ベクトル表示等の可視化
のためのポスト処理を施され、画像出力データバス９８
を介してディスプレイ９９上で可視化映像となる。従っ
て、この実施の形態によれば要素プロセッサ３ｊの演算
を妨げることなく非定常計算の途中結果を出力すること
ができ、高速の演算が達成できる。
【０２２５】勿論、出力用Ｉ／Ｏユニットから非同期に
出力されるデータをポスト処理ユニット９７を介して出
力し、ポスト処理ユニット９７内でサンプリング時間を
設定して可視化時間間隔を自由に制御することも可能で
ある。
【０２２６】図２５のように出力データバス９４を各要
素プロセッサ３からデータ出力制御部９５へ接続すると
配線が複雑になり機器の小型化が困難になったり製造上
のトラブルが発生し易くなる危険性がある。
【０２２７】＜実施の形態１７＞その問題を解決するた
めの第１７実施の形態を図について説明する。図２６
は、出力データバス９４を最小限にして前述の問題点を
解決するための計算機システム全体の構成図である。出
力データバス９４は全要素プロセッサ３ｊとデータ出力
制御部９５を結ぶ１本のデータバスである。また、１０
０はホストコンピュータ、１０１はホストコンピュータ
１００と出力データバス９４を接続するネットワークで
ある。他は図２５と同様である。
【０２２８】次に動作について説明する。出力データ
は、複数の種類の状態量を含むデータ列である。ホスト
コンピュータ１００は、各要素プロセッサ３ｊから出力
データを出力データバス９４へ出すタイミングをコント
ロールする。各要素プロセッサ３ｊは、ホストコンピュ
ータ１００からのタイミングに合わせ、出力データを出
力用Ｉ／Ｏユニット９３を介して出力データバスへ送出
する。この際、どの要素プロセッサ３ｊからの出力であ
るかを明確にするため、要素プロセッサ番号を表す識別
子をデータ列の先頭あるいは後尾に添付しパケット状の
データ構成とする。データ出力制御部９５では、出力デ
ータバス９４を介して入ってくる出力データを要素プロ
セッサ番号識別子に従って並べかえ、１つのシリアルデ
ータに変換する。さらに、シリアルデータバス９６を介
してポスト処理ユニット９７に送られたデータは、状態
量識別子に従って分類整理される。整理されたデータは
等高線処理、フリンジ処理、ベクトル表示等の可視化の
ためのポスト処理を施され、画像出力データバス９８を
介してディスプレイ９９上で可視化画像となる。従っ
て、最小限の出力データバスの構成で、要素プロセッサ
３ｊの演算を妨げることなく非定常計算の途中結果を出
力することができ、高速の演算が達成できる。
【０２２９】＜実施の形態１８＞次に、この発明の第１
８実施の形態について説明する。従来の並列計算機で
は、計算を高速化することに主眼がおかれているため、
定常計算の計算結果を表示したり、非定常計算の時々刻
々の計算結果の変化を追いかけて表示する場合に、全要
素プロセッサの演算を中断したり、全要素プロセッサの
結果が揃うまで他の要素プロセッサの演算を中止して待
機させるため、計算を高速化しても全体の高速化にはつ
ながらないという問題点があった。図２７は計算結果表
示の並列化による計算全体の高速化のための一実施の形
態を示す要素プロセッサの構成図、図２８は図２７の要
素プロセッサを構成要素とするマルチプロセッサの全体
構成図である。
【０２３０】図において、３ｓは要素プロセッサ、７０
は要素プロセッサ３ｓ内に形成され計算を実施するため
のプロセッシングユニット、８は要素プロセッサ３ｓ内
に形成されプロセッシングユニット７０の計算に必要な
計算情報を格納するメモリ部、１０７は要素プロセッサ
３ｓ内に形成され自己の属する要素プロセッサ３ｓ内の
メモリ部８に格納された計算情報をプロセッシングユニ
ット７０の演算を中断しないで受取り、一要素プロセッ
サに対して一計算格子点が割り当てられている場合には
そのまま、一要素プロセッサに複数の計算格子が畳み込
まれている場合にはその格子点の情報に加工処理を施す
ための出力情報加工部、１０４は行方向の要素プロセッ
サ３ｓ内のメモリ部６間の演算に必要なデータをやり取
りするための行方向計算情報バス、１０５は列方向の要
素プロセッサ３ｓ内のプロセッシングユニット７０間の
演算に必要なデータをやり取りするための列方向計算情
報バス、１０６はプロセッシングユニット７０とメモリ
部８の間で演算に必要なデータや演算結果データをやり
取りする内部計算情報バス、１０８はメモリ部８に格納
された計算情報を出力情報加工部１０７へ伝達するため
の出力加工情報バス、１１０は計算情報を例えば液晶表
示素子のように光の透過率に変換したり、磁気歪を光反
射に変更するカー効果を用いた素子、色変化に変換する
ためのカラー液晶表示素子などの表示素子、１１１は光
透過型であれば表示素子１１０の裏側から、光反射型で
あれば表示素子の表側から光を発光するためのランプ、
１１２はランプ１１１の光を平行光線にするための反射
鏡、１０９は各要素プロセッサ３ｓの出力情報加工部１
０７から表示素子１１０へ出力加工情報を伝送するため
の出力加工情報バスである。
【０２３１】各要素プロセッサ３ｓのメモリ部８は、プ
ロセッシングユニット７０の計算に必要な計算情報を格
納しており、内部計算情報バス１０６を介してプロセッ
シングユニット７０とメモリ部８の間で演算に必要なデ
ータ（入力データ）や演算結果データ（出力データ）を
やり取りしている。したがって、計算が収束するまでの
時点や非定常計算の時々刻々の計算結果の変化を表示す
るにはプロセッシングユニット７０の計算を停止してメ
モリ部８とアクセスしたり、収束後の計算結果を表示す
るために全要素プロセッサ３ｓの計算が収束するまで待
機したりして、全体の計算を妨害せざるを得ない。この
実施の形態においては、メモリ部８と非同期的に接続
（メモリ部８とプロセッシングユニット７０のコミニュ
ケーションを妨害せず、メモリ部８が送出する計算情報
をメモリ部とのマッチング無しに受け取ることができ
る）された出力情報加工部１０７を要素プロセッサ３ｓ
の内部に設け、メモリ部８が送出する計算情報を、一要
素プロセッサに対して一計算格子点が割り当てられてい
る場合にはそのまま、一要素プロセッサに複数の計算格
子が畳み込まれている場合にはその格子点の情報に加工
処理を施し、さらに内部構成として所持するデジタル／
アナログ変換回路を介してデジタルデータをアナログデ
ータに変換し、出力加工情報バス１０９を介して表示素
子１１０へ送出する。表示素子１１０は計算情報を、例
えば液晶表示素子のように光の透過率に変換したり、磁
気歪を光透過に変更したり（カー効果を用いた素子）、
透過光の色変化に変換したり（カラー液晶表示素子）す
る。この際、表示素子１１０は、それが光透過型であれ
ば表示素子１１０の裏側から、光反射型であれば表示素
子の表側から、反射鏡１１２によって平行光線に変換さ
れたランプ１１１からの光が照射されるため、出力情報
加工部１０７の動作を妨げることなく出力加工情報を視
覚的に表示することができる。
【０２３２】このように、本構成により計算の高速処理
を妨げることなく計算の途中経過や最終計算結果を視覚
的に観察したり制御に利用したりすることができるよう
になる。
【０２３３】＜実施の形態１９＞次に、この発明の第１
９実施の形態について説明する。図２８のように出力加
工情報バス１０９を各要素プロセッサ３ｓから表示素子
１１０へ個別に配線すると、配線が膨大になり計算機シ
ステムと表示装置の距離を大きくすることができない。
図２９は、計算機システムと表示装置の間を単一のシリ
アルデータバスとし前述の問題点を解決するための計算
機システム全体の構成図である。
【０２３４】図において、１はホストコンピュータ、１
１４はランダムに送られてくる出力データの順序を入れ
換えてシリアルデータに変換するためのデータ出力制御
部、１１３は全要素プロセッサ３ｓとデータ出力制御部
１１４を結ぶ１本の出力加工情報バス、１１７はホスト
コンピュータ１と出力加工情報バス１１３を接続するネ
ットワーク、１１６はシリアルデータを分解して各表示
素子１１０への表示データに振り分ける表示データ制御
部、１１５はデータ出力制御部１１４と表示データ制御
部１１６を接続するシリアルデータバス、１１８は表示
データ制御部１１６と各表示素子１１０を接続する表示
データバスである。他は図２８と同様である。
【０２３５】次に動作について説明する。要素プロセッ
サ３ｓ内の出力情報加工部１０７は、メモリ部が送出す
る計算情報を、一要素プロセッサに対して一計算格子点
が割り当てられている場合にはそのままとし、一要素プ
ロセッサに複数の計算格子が畳み込まれている場合には
その格子点の情報に加工処理を施す。ホストコンピュー
タ１は、各要素プロセッサ３ｓから出力加工情報を出力
加工情報バス１１３へ出すタイミングをコントロールす
る。各要素プロセッサ３ｓは、ホストコンピュータ１か
らのタイミングに合わせ、出力加工情報を出力情報加工
部１０７から出力加工情報バス１１３へ送出する。この
際、どの要素プロセッサ３ｓからの出力であるかを明確
にするため、要素プロセッサ番号を表す識別子をデータ
列の先頭あるいは後尾に添付しパケット状のデータ構成
とする。データ出力制御部１１４は、出力加工情報バス
１１３を介して入ってくる出力加工情報を要素プロセッ
サ番号識別子に従って並べかえ、１つのシリアルデータ
に変換する。さらに、シリアルデータバス１１５を介し
て表示データ制御部１１６に送られたデータは、再び要
素プロセッサ番号識別子に従って対応する表示素子１１
０毎に振り分けられた後デジタル／アナログ変換回路を
介してデジタルデータをアナログデータに変換され、表
示データバス１１８を介して各表示素子１１０へ送出さ
れる。表示素子１１０は計算情報を、例えば液晶表示素
子のように光の透過率に変換したり、磁気歪を光透過に
変更したり、透過光の色変化に変換したりする。この
際、表示素子１１０は、それが光透過型であれば表示素
子１１０の裏側から、光反射型であれば表示素子の表面
から、反射鏡１１２によって平行光線に変換されたラン
プ１１１からの光が照射されるため、出力情報加工部１
０７の動作を妨げることなく出力加工情報を視覚的に表
示することができる。
【０２３６】このように、本構成により、最小限のデー
タバスの構成で、計算機システムと表示装置の距離を大
きくとることができ、計算の高速処理を妨げることなく
計算の途中経過や最終計算結果を視覚的に観察したり制
御に利用したりすることができるようになる。
【０２３７】＜実施の形態２０＞次にこの発明の第２０
実施の形態について説明する。この実施の形態は、例え
ば流体解析等において説明する。計算対象が、外部流れ
であれば複雑な曲面形状を持つ物体外部表面、内部流れ
であれば複雑な曲面形状を持つ内壁面に沿う流れを解析
する場合には、物体表面に沿った格子を使用する物体適
合座標系（Body Fitted Curvature)を、さらに局所的に
複雑な構造を持っている場合には、粗い格子と細かい格
子とを組み合わせて使用する複合座標系を、或いは現象
が局所的に激しく変化する場合には、変化の激しい部分
の格子を自動的に細かくする解適合座標系等を用いる
と、解析の精度が向上する。しかし、これらの座標系を
用いるには物理座標系と計算座標系の間の煩雑な座標変
換を常に実施しなければならない。この実施の形態は、
物理座標空間と計算座標空間の間に座標変換機能を受け
持つ座標変換専用ユニットを設けて、格子生成を容易に
するとともに、流体解析の計算速度を高め、更に計算結
果の表示時間を短縮するためのもので、図３０にマルチ
プロセッサの全体構成図を示す。
【０２３８】図において、１はホストコンピュータ、３
は要素プロセッサ、７は要素プロセッサ３間を結び情報
のやりとりを行う要素プロセッサ間コネクション、１８
は要素プロセッサ３を要素プロセッサ間コネクション７
により２次元平面状に接続した２次元計算基板、４はホ
ストコンピュータ１と２次元計算基板１８内の要素プロ
セッサを接続し情報のやりとりを行うネットワーク、１
２０はネットワーク４の途中に設けられ座標変換を行う
座標変換専用ユニットである。
【０２３９】ホストコンピュータから初期条件や境界条
件がマルチプロセッサにロードされる際、まず座標変換
ユニット１２０において物理座標系から計算座標系に座
標変換され、マルチプロセッサへは計算座標系に関する
情報のみインプットされる。従って、要素プロセッサ３
では煩雑な座標変換計算が分離され、本来の流体計算の
高速化が図られる。また、計算結果の出力に際しては、
変換計算結果を視覚的に理解容易な物理座標系へ変換す
る必要があるが、要素プロセッサ３内の演算を妨げる物
理座標系への変換は要素プロセッサ３からホストコンピ
ュータ１へ送られる途中で座標変換専用ユニット１２０
により行われる。従って、計算結果の出力時間が短縮さ
れると共に、要素プロセッサは計算結果出力のために演
算を妨害されず高速演算を維持できる。
【０２４０】このように、この実施の形態によれば、計
算に要する座標変換が容易になる上、座標系前処理、後
処理等の座標変換専用ユニットをハードウェアあるいは
ソフトウェアでサポートすることにより、格子形成が容
易になり、解の精度も向上する。また計算結果の可視化
においても、座標変換専用ユニットを使用して計算座標
から物理座標への変換を高速に処理することにより、表
示時間の短縮が実現される。
【０２４１】＜実施の形態２１＞次に、この発明の第２
１実施の形態について説明する。図３１は各要素プロセ
ッサの負荷を平準化して、並列計算した際の効率化を図
るための一実施の形態を示す計算領域境界近傍の計算格
子点を示す。図において、１２５は計算領域の境界上の
格子点、１２６は計算領域内部の格子点、１２７は計算
領域外部で境界上の格子点１２５に隣接する仮想格子点
であり、これらの格子点と各要素プロセッサは一対一に
対応している。
【０２４２】境界上の格子点１２５は、その隣接する格
子点の数が内部の格子点１２６よりも少ないため、通信
量、演算量ともに内部の格子点１２６よりも少ない。こ
のために、境界上の格子点１２５に対する処理時間が短
くなる他の内部の格子点１２６との時間的な同期処理が
必要となる場合には、同期によるオーバーヘッドを避
け、非同期の計算を行う場合には、演算負荷の偏りを避
け、全格子点の処理を平準化するために、境界外部に仮
想格子点１２７を設けて、境界上の格子点１２５とダミ
ーの通信を行うことで処理量を内部の格子点１２５と同
一とする。
【０２４３】なお、上記実施の形態では、計算格子点と
要素プロセッサは一対一に対応している場合について述
べたが、一要素プロセッサに対して複数の計算格子点が
対応している場合でも、境界上の格子点１２５を含む要
素プロセッサは処理時間が短くなるため、境界上の格子
点１２５に仮想格子点１２７を接続して、内部の格子点
１２６のみを含む要素プロセッサと同様の計算負荷を与
えることにより上記実施の形態と同様の効果を得ること
ができる。
【０２４４】従って、この実施の形態によれば、各要素
プロセッサの負荷を平準化し、並列化した際の効率化を
図ることができる。
【０２４５】＜実施の形態２２＞次に、この発明の第２
２実施の形態について説明する。要素プロセッサがいわ
ゆるノイマン型のプロセッサの場合には、複数の格子点
の計算が割り当てられたとき、時分割処理をすることに
なる。これは、ノイマン型の場合、単一のプロセッサで
は並列処理ができないからである。
【０２４６】これに対して、命令レベルの並列処理が可
能な、例えばデータフロープロセッサを用いれば複数の
格子点に対する計算を同時並行的に実行することができ
る。データフロープロセッサに関しては、例えば、三菱
電機技報，Ｖｏｌ．６６，Ｎｏ．２，１９９２，pp24〜
pp25に示されている。このような記述から分かるよう
に、データフロープロセッサにおいて、命令レベルの並
列処理が可能である。
【０２４７】上記のように、データフロー（データ駆
動）方式では同時実行可能な命令を独立して実行するこ
とができる。
【０２４８】このような特徴を有するデータフロープロ
セッサ上で差分法に基づく微分方程式の求解プログラム
を実現する方法について説明する。例えば、図２１に示
した要素プロセッサに適用する場合、プログラムメモリ
１１に計算プログラムを割り当て、浮動小数点演算部１
０でデータフローグラフに沿った演算がなされる。
【０２４９】図３２は、偏微分方程式の求解のためのプ
ログラムの一部が書き込まれたプログラムメモリを示す
図である。
【０２５０】図３２に示すように、プログラムメモリ１
１の異なる領域１３１，１３２に格子点No.１と格子点N
o.２に対する計算プログラムが割り当てられている。外
部から入力される初期パケットには、プログラムメモリ
１１を通過することなく命令を実行させるために、命令
コード及び行き先ノードアドレス等が予め与えられてい
る。マッチングメモリ８３で待ち合わせが完了すると、
実行パケットが生成される。データメモリ８では、命令
コードに従ったメモリアクセスが行われる。データメモ
リから出力されたパケットを構成するフィールドのう
ち、行き先ノードアドレスはプログラムメモリ１１で、
また命令コードとオペランドデータは演算処理部１０で
各々処理される。すなわちプログラムメモリ１１では入
力されたパケットの行き先ノードアドレスを読み出され
た次の行き先ノードアドレスに更新し、演算処理部１０
では演算が行われた結果がパケットの第１オペランドデ
ータフィールドにセットされる。結果パケットは、再び
処理されるか、もしくは最終結果として外部に出力され
る。プログラムメモリ１１の異なる領域１３１，１３２
に格納された２つのプログラムは、それぞれ結果パケッ
トに命令コード及び行き先ノードアドレスを与え、同時
に演算処理が進む。データフロー方式のプロセッサ上で
は、これら２つのプログラムが命令レベルで混在しつつ
同時並行処理される。
【０２５１】＜実施の形態２３＞次に、この発明の第２
３実施の形態について説明する。ダイナミックデータフ
ロー方式のプロセッサ上で、識別子を用いた処理を行な
うことにより、同一プログラムを複数セットの入力デー
タに対して同時に実行することができる。このようなダ
イナミックデータフローに関しては、例えば、Ｊ．Ａ．
シャープ著、「データ・フロー・コンピューティン
グ」、サイエンス社（１９８６）に示されている。
【０２５２】図３３に示すように、当該要素プロセッサ
には２つの格子点（No.１とNo.２）が割り当てられてお
り、プログラムメモリ１１には格子点No.１とNo.２に対
する小さなメインプログラム１３１，１３２が各々格納
されている。メインプログラム１３１，１３２の機能
は、それぞれの格子点に固有の識別子番号（カラー識別
子）をデータに付けた後に、計算カーネル部１３３にこ
れらのデータを与えることである。計算カーネル部１３
３では、格子点No.１とNo.２に対する処理１３１、およ
び１３２が同時に行なわれるが、データに識別子が付与
されているので、完全に独立に２つの処理が実行され
る。
【０２５３】上記説明のとおり、メモリアクセスを要し
ないデータフロー処理であれば、カラー識別子を導入す
ることによって、同一プログラムを複数セットのデータ
に対して同時に実行することができる。しかし、データ
メモリアクセスについてはカラー識別子による排他制御
はできない。プログラマーの責任でこの問題は回避する
必要がある。一つの回避策として、カラー識別子とデー
タメモリアドレスの変換をプログラムで行ない、カラー
識別子毎に異なるデータメモリアドレスを得ることがで
きる。
【０２５４】図３４に、カラー識別子の内容をオペラン
ドデータフィールドに格納するための関数の例を示す
（以降、カラー獲得関数と称す）。図３４はカラー獲得
関数を示すデータフローグラフである。また、図の右側
にデータパケットの変遷を併せて記述した。図では簡単
のため、パケットのフォーマットとしてカラー識別子、
左データ（第１オペランド）、右データ（第２オペラン
ド）のみを記述した。図において、１３５から１３８は
順にデータの処理を行うノードである。ノード１３５で
はＰＣ命令、ノード１３６ではＯＲ命令、ノード１３７
ではＰＣ命令そして最後のノード１３８ではＳＷＡＰ命
令が実行される。図３４においてフローグラフに用いら
れている命令の機能について以下に説明する。
【０２５５】（１）ＰＣは、カラー識別子と左データを
交換する命令である。
【０２５６】（２）ＯＲは、左データと右データとのビ
ット毎の論理和演算を行い、その結果を左データに格納
する命令である。
【０２５７】（３）ＳＷＡＰは、左データと右データを
交換して出力する命令である。
【０２５８】次に、カラー獲得関数の動作について説明
する。入力されるデータパケットは、カラー識別子とし
てＣ１、左データに５、右データにＤＲ１が格納されて
いるものとする。
【０２５９】入力されたデータは、ノード１３５におい
て、ＰＣ命令によりカラー識別子と左データが交換され
る。次に、そのデータはノード１３６において、定数値
「０」とのＯＲ演算が施されその結果、カラー識別子が
５、左データ、および右データがＣ１のデータパケット
が出力される。さらに、ノード１３７において、このデ
ータパケットにＰＣ命令が実行され、カラー識別子がＣ
１、左データが５、右データがＣ１のパケットとなる。
最後に、ノード１３８において、ＳＷＡＰ命令により左
データと右データが交換され、入力されたデータパケッ
トと同一のカラー識別子をもち、かつ、左データに自ら
が有するカラー識別子が格納され出力される。カラー獲
得関数からの出力パケットは自らの有するカラー識別子
を左データとして獲得できた。
【０２６０】次に、上記のカラー獲得関数で計算した結
果を用いてデータメモリのアドレスを計算する方法につ
いて説明する。各格子点にカラー識別子を割り当てる方
法の一例についての概念図を図３５に示す。図におい
て、１３９は格子点である。格子点１３９がメッシュ状
に配置されている２次元の解析について説明する。ここ
では、Ｎ行Ｎ列のメッシュ状に配置された格子点１３９
に、左上端にカラー識別子０を割り付け、右方向及び下
方向へ進むに従ってカラー番号が増加するように各格子
点へのカラーの割付を行っている。
【０２６１】図３５に示す概念図において、各格子点１
３９の左上の符号が各格子点に割り当てられたカラー識
別子である。上記のような割り付けを行ったため、カラ
ー獲得関数で獲得した自格子点に割り当てられているカ
ラー識別子を用いて近傍の格子点に割り当てられている
カラー識別子（ＣＮ）を下記の数３６のようにして計算
することができる。
【０２６２】なお、方向を示す用語として、上方を北、
下方を南、右方を東、左方を西と呼ぶことにする。数３
６の（１）式に当該格子点の北方向の近傍格子点に割り
当てられたカラー識別子を示す。同様に、数３６の
（２）〜（４）式に、それぞれ、当該格子点の南、西及
び東方向の近傍格子点に割り当てられたカラー識別子を
示す。
【０２６３】
【数３６】
【０２６４】図３６に示されるように、各格子点毎にデ
ータメモリ８のＹ語を割り当て、カラー識別子がＺであ
る格子点に割り当てられているデータメモリのアドレス
がＺ×Ｙ〜Ｚ×Ｙ＋Ｙ−１の領域になるようにメモリ割
付を行っている。
【０２６５】したがって、カラー識別子がＣＮである格
子点に割り当てられているメモリのアドレスは数３７で
与えられる。
【０２６６】
【数３７】
【０２６７】ただし、ｋは予め定めた数であり、カラー
識別子がＣＮである格子点に割り当てられているＹ語の
データメモリ要素のうちのｋ番目の語をアクセスするこ
とを意味する。
【０２６８】以上説明したように、カラー識別子とデー
タメモリアドレスの変換をプログラムで行ない、カラー
識別子毎に異なるデータメモリの領域をアクセスするよ
うにしたので、特別なハードウェアを使用することな
く、データフロー方式においても、要素プロセッサ３の
メモリを相互に参照することによって、等価的に格子点
間の非同期の通信を実現することができる。
【０２６９】＜実施の形態２４＞次に、この発明の第２
４実施の形態について説明する。この種の、微分方程式
を求解する情報処理装置においては、対象とする方程式
を差分化、すなわち空間（場合によっては時間も含む）
を格子状に分割し、各格子点（分割された空間の代表
点）での諸量を求めるために、近傍の格子点での計算結
果を使用しながら収束計算を実行する。この実施の形態
では、各格子点での計算結果を格納するメモリを各格子
点毎に割り当て、格子点間でのデータの授受を上記のメ
モリを参照することで実現する。以下に格子点間でのデ
ータ授受の方法を示した一実施の形態について説明す
る。
【０２７０】図３７に１つの格子点での計算結果を格納
するために割り当てられたデータメモリの領域を示す。
図において、１４０は格子点での計算結果を格納するた
めデータメモリ８内の一つの格子点に割り当てられた領
域、１４１乃至１４４は領域１４０内に割り付けられ、
それぞれ東、西、南及び北方向の格子点の通信要否フラ
グのデータを格納している領域である。
【０２７１】図３７に示されているように、各格子点に
割り当てられたデータメモリの領域には、（１）格子点
での計算結果のうち隣接する格子点が参照するデータ、
及び（２）通信の方向（ここでは、２次元を仮定して、
東、西、南、北方向と称する）毎に通信の要否、通信が
同一プロセッサ内に割り付けられた格子点処理か、ネッ
トワークを介した通信であるか否か等を示したフラグの
２種類のデータが格納されている。
【０２７２】図３８は、格子点間で通信を行う場合の処
理の流れを示すフローチャートである。以下、図３８の
フローチャートに沿って説明する。まず、格子点間で通
信を行う場合には、通信方向毎に割り当てられたデータ
メモリ領域の予め定められたアドレスに格納されたデー
タを読み出す（ステップＳＴ１）。次に、ステップＳＴ
２において、通信の要否の判断を行う。つまり、読み出
されたデータが「１」である場合は通信しようとする方
向に隣接する格子点が存在することを意味しており通信
のための処理を行う。他方、読み出されたデータが
「０」の場合は、この格子点は系の境界上に位置し、こ
の方向には通信が不要であることを意味し、通信のため
の処理は行われない。
【０２７３】次に、ステップＳＴ３において、通信の方
向に従って、通信の種類を示すフラグが格納されたデー
タメモリの予め定められた別のアドレスに格納されたデ
ータを読み出し、上記と同様に、読みだしたデータ値を
テストする。
【０２７４】読み出されたデータの値が「０」である場
合は、同一プロセッサ内に割り付けられた格子点との通
信を行うことを意味し、この発明の第２３実施の形態で
示した方法でアドレス計算を行い、隣接格子点に割り当
てられたデータメモリ領域を参照・更新する事で格子点
間での通信を行う。
【０２７５】他方、読みだしたデータが「０」以外であ
る場合は、通信を行う格子点が別のプロセッサに割り付
けられていることを意味していると同時に、読みだした
３２ビットのデータの上位８ビットには通信の相手の格
子点が割り付けられたプロセッサの番号、および下位２
４ビットには通信相手の格子点に割り付けられたデータ
メモリのベースアドレスが格納されている。実施の形態
２２で示したように、上記の３２ビットのデータに、オ
フセットアドレスを加算して所望のデータが格納されて
いるデータメモリのアドレスを計算する。上記のデータ
をアドレスとして分散共有メモリアクセスを実行する
と、通信を行う必要がある格子点が割り付けられている
プロセッサへデータパケットがネットワークを介して転
送され、所望のデータを読み出し、そのデータとともに
再び通信元のプロセッサへ戻り、格子点の計算を続行す
る。
【０２７６】以上説明したように、格子点間で通信を行
うマルチプロセッサにおいて、各格子点ごとに各方向ご
との通信可能方向かどうか、ネットワークを介する通信
かどうか等の通信可否、方法を示す情報を格納するフィ
ールドをデータメモリ内に割り当て、ネットワークを介
する通信の場合は分散共有メモリアクセスを使用した。
なお、分散共有メモリアクセスの機構については、特開
平３−１２２３３８号公報に詳細に開示されている。
【０２７７】このため、境界上の格子点の処理も、境界
内の格子点処理も同一のプログラムで実現でき、プログ
ラムサイズの削減ができる。
【０２７８】また、各格子点を複数のプロセッサにわた
って割り付けた場合、格子点の割付方法によらずプロセ
ッサをわたる格子点間の通信が容易に実現できる。
【０２７９】以降に述べる、この発明の第２５実施の形
態、第２６実施の形態、第２７実施の形態、第２８実施
の形態においては、複数の格子点の処理プログラムを同
一の要素プロセッサに割り付け、格子点間のデータ授受
を同一要素プロセッサ内のデータメモリを介して行うこ
とを前提としている。以下に、各実施の形態についての
詳細な説明をする。
【０２８０】＜実施の形態２５＞次に、この発明の第２
５実施の形態について説明する。各格子点ごとにメモリ
を割り当て、このメモリを介して近接する格子点間の通
信を行うマルチプロセッサにおいて、格子点ごとに通信
すべき各方向のメモリ領域を示すテーブルをもつ計算方
式について説明する。
【０２８１】図３９はデータメモリの領域の分割を示す
図である。図において、１４５は隣接格子点での計算結
果を得るためデータメモリ８内の一つの格子点に割り当
てられた領域、１４６〜１４９は領域１４５内に割り付
けられ、それぞれ東、西、南及び北方向の格子点のメモ
リ領域の先頭アドレスを格納している領域である。
【０２８２】図３９に示すように、各格子点ごとのメモ
リ割り当ての中に、通信を必要とする各方向の格子点の
メモリ領域の先頭アドレスを格納する。この実施の形態
の場合には、格子点ごとに、東方向、西方向、南方向、
北方向の４つのデータ領域１４６〜１４９を使用して通
信方向の格子点のメモリ領域の先頭アドレスを格納して
いる。
【０２８３】図４０は、通信を行う場合の処理の流れを
示すフローチャートである。通信を行う場合には、通信
方向に従って、通信先のメモリ領域の先頭アドレスを読
み出す（ステップＳＴ６）。通信しようとする方向が、
通信不可能方向の場合には、通信方向の格子点のメモリ
領域の先頭アドレスを格納する領域には、予め−１が格
納されている。読み込んだデータが−１であった場合に
は、通信処理は行わない（ステップＳＴ７）。通信不可
能方向でないと確認された場合には、通信先の先頭アド
レスに通信すべきデータのアドレスオフセットを加算
し、実際に通信するアドレスを得、実際の通信を行う
（ステップＳＴ８）。
【０２８４】なお、上記実施の形態では、通信すべき各
方向のメモリ領域の先頭アドレスを格納する場合の例を
示したが、例えば格子点番号順にメモリ領域が取られて
いる場合は、格子点番号を格納するような実施の形態に
対してもこの発明は適用できる。
【０２８５】また、上記実施の形態では、通信すべき各
方向のメモリ領域の先頭アドレスを格納する場合の例を
示したが、通信すべきメモリ領域を特定できる識別子、
例えば、通信元の格子点のメモリ領域の先頭アドレスと
通信先のメモリ領域の先頭アドレスとの差やその値を一
つ格子点が使用するメモリのサイズで割った値である格
子点間距離や、ポインタを格納するような実施の形態に
対してもすべて、この発明は適用できる。
【０２８６】また、上記実施の形態では、通信すべき方
向として、４方向の場合について、説明したが、６方向
や８方向（北東、北西、南西、南東方向、または、その
一部を含む場合）の場合、についても、この発明は適用
できる。
【０２８７】また、上記実施の形態では、通信不可能方
向の場合には、−１が格納されている場合について説明
したが、識別子として使用しない任意の値を通信不可能
方向を示す識別子として使用する実施の形態に対して
も、この発明は適用できる。
【０２８８】粗ノード処理時には、通信すべき近接格子
点が少し離れた点であり、細ノード処理時には近くの格
子点になるといったように、通信すべき格子点が変化す
るような処理の場合でも、通信方向の格子点のメモリ領
域を示す識別子の領域を書き換えるだけで、全く同一の
プログラムで処理を行うことができる。
【０２８９】また、従来は図４１に示したような、凸凹
のある領域を処理の対象とする場合には、凸凹領域を包
含するような正方形や長方形を処理対象としていた。こ
のため、本来処理しなくてもよい格子点に対しても処理
が必要であったのに対して、この発明を適用すると任意
の格子点の任意の方向に対して、通信不可能格子点とす
ることが可能であるので、凸凹領域のままで処理可能と
なる。これにより、従来、無駄に処理を行っていた、凸
凹領域の外側の格子点のメモリ領域が不要となり、メモ
リサイズの圧縮ができる。また、凸凹領域の外の格子点
の処理が不要となり、処理の高速化が可能となる。メモ
リサイズの圧縮と処理の高速化の両方が実現できる。
【０２９０】この実施の形態の通信方向の識別子として
使用する識別子としては、格子点番号や通信元の格子点
のメモリ領域の先頭アドレスと通信先のメモリ領域の先
頭アドレスとの差を一つ格子点が使用するメモリのサイ
ズで割った値を用いた場合の方が、アドレスやアドレス
の差そのものを使用する場合に比べて、メモリとして必
要なビット数が少なくなり使用メモリサイズの圧縮にな
る。
【０２９１】上記実施の形態は、一つの要素プロセッサ
に多数の格子点を畳み込んだ場合のメモリ領域アクセス
方法を提供するものであるが、要素プロセッサ間の通信
に関しては、以下に示す実施の形態によって通信を簡略
化することが可能となる。
【０２９２】格子型トポロジーに要素プロセッサを接続
した場合、斜め方向の要素プロセッサとの通信が問題と
なる。図４２は斜め方向の要素プロセッサとの通信方式
を示す図で、図において、１５１はＮＷ方向の要素プロ
セッサを、１５２はＮ方向の要素プロセッサを、１５３
はＮＥ方向の要素プロセッサ、１５４はＷ方向の要素プ
ロセッサを、１５５は計算中の要素プロセッサを、１５
６はＥ方向の要素プロセッサを、１５７はＳＷ方向の要
素プロセッサを、１５８はＳ方向の要素プロセッサを、
１５９はＳＥ方向の要素プロセッサを、それぞれ表して
いる。
【０２９３】また、図において、１６０はＮＷ方向の仮
想通信路を、１６１はＳＥ方向の仮想通信路を、１６２
は要素プロセッサ間ネットワークを、１６３はＳＷ方向
の仮想通信路を、１６４はＮＥ方向の仮想通信路を示
す。要素プロセッサ１５５が、ＮＷ方向及びＳＥ方向の
要素プロセッサ１５１，１５９と通信する場合、従来の
方法では、仮想通信路１６０及び１６１を直接要素プロ
セッサ１５１，１５５間及び要素プロセッサ１５５，１
５９間に敷設することで通信を行うか、要素プロセッサ
１５２或いは１５８を経由してデータ通信を行ってき
た。ところが、これらの通信方法では、前者の場合、通
信網が複雑になりすぎる点、後者の場合、通信の同期待
ちが大きくなりシステム全体の速度パフォーマンスが劣
化する点など問題点が多かった。そこで、それぞれの要
素プロセッサが上下の要素プロセッサの持つデータをメ
モリ上に２重持ちすることによって、例えば要素プロセ
ッサ１５１との通信は、要素プロセッサ１５４のメモリ
上に保存されている要素プロセッサ１５１のデータを参
照することで、通信方式が簡略化される。但し、２重持
ちデータは、元データ更新の度に書き換えられなければ
ならない。
【０２９４】また、上下の要素プロセッサのデータの代
わりに、左右の要素プロセッサのデータを２重持ちし、
例えば、要素プロセッサ１５１と通信を行う場合は、要
素プロセッサ１５２のメモリ上に記憶されている要素プ
ロセッサ１５１のデータとアクセスすることでも同様の
効果を奏する。
【０２９５】＜実施の形態２６＞次に、この発明の第２
６実施の形態について説明する。各格子点ごとにメモリ
を割り当て、このメモリを介して近接する格子点間の通
信を行うマルチプロセッサにおいて、格子点ごとに通信
すべき各方向のメモリ領域を示す情報を保持させ、特に
通信不可能方向には共通のダミー領域を示す情報を保持
するようにした。
【０２９６】図４３に、第２６実施の形態で使用される
メモリの割り付け図を示す。図４３において、１７０は
データメモリ８内の処理対象の格子点に割り当てられた
メモリ領域、１７１はメモリ領域１７０内の一つの格子
点に割り当てられたメモリ領域、１７２は処理対象の格
子点に割り当てられたメモリ領域１７０とは別にデータ
メモリ８内に割り当てられた通信不可能方向用のダミー
領域として割り当てられた１格子分のメモリ領域であ
る。実際に処理する格子点用のメモリ領域以外に通信不
可能方向用のダミー領域として１格子分のメモリ領域を
確保する。実際に処理する格子点に割り当てられたメモ
リ領域の各通信方向の格子点のメモリ領域を示す識別子
を格納する領域に通信不可能領域を示す識別子として、
ダミーの領域を示す識別子を格納しておく。
【０２９７】この実施の形態の処理の流れを図４４に示
す。通信処理を行うにあたっては、通信方向の格子点の
メモリ領域を示す識別子を読み込む（ステップＳＴ１
０）。その後、その識別子がダミー領域であってもなく
ても、その領域に対して、通信処理を行う（ステップＳ
Ｔ１１）。
【０２９８】通信処理に通信先の領域からの読み出しが
含まれる場合には、ダミー領域にも、処理に悪影響がな
いような値を予め格納しておく。但し、各格子点の処理
で必要なデータを、近接格子点から必ず予め渡すように
処理させることによって通信では、通信元から通信先へ
の処理を書き込みのみに限定することは、可能である。
【０２９９】通信可能か不可能かに関わらず同一の処理
であるので、判定部分のプログラムが不要となり、プロ
グラムサイズの圧縮が可能となる。
【０３００】通信可能か不可能かに関わらず同一の処理
であるので、格子点ごとの計算負荷のばらつきを抑える
ことができ、通信不可能方向の多い格子点だけが処理が
進みすぎることを避けることができ、各格子点間での同
期処理等が必要な場合であっても、プログラムサイズの
圧縮および処理の高速化が実現できる。
【０３０１】＜実施の形態２７＞次に、この発明の第２
７実施の形態について説明する。隣接する格子点が要素
プロセッサをまたがって割り当てられている場合、デー
タの授受の遅れ時間を短縮するために、双方の要素プロ
セッサで相手方のデータを２重持ちすることが効果的で
ある。この場合、これらの格子点に対するデータが更新
されたときには必ず隣接プログラムに新しいデータを送
って、双方の要素プログラムのデータの一貫性を保証す
る必要がある。
【０３０２】しかし、データが更新される度に隣接要素
プロセッサにデータを送信するのは、更新されたデータ
の差異がわずかであるときには、いたずらにプロセッサ
間通信を増加させる結果になり、本来の処理に悪影響を
及ぼす。図４５は隣接プロセッサ間での通信の状況を示
す概念図である。図において、左側の要素プロセッサ３
は、格子点No.0〜No.nの計算を行い、右側の要素プロセ
ッサ３は格子点No.n+1〜No.mの計算を行う。図４５に示
すように、例えば左側の要素プロセッサ３が格子点No.n
の計算結果データを隣接要素プロセッサ３へ送る場合、
隣接要素プロセッサ３への送信すべきデータＡを前の世
代のデータＢと比較して、同じまたは一定値以下の変位
ならば送らないようにすることにより、このような悪影
響を回避することができる。
【０３０３】データＢはここでは前の世代（すなわち、
前回の計算結果データ）としたが、「一定値以下の変位
ならば送らないようにする」場合には、毎回の変化はわ
ずかであっても差が蓄積することが懸念されるので、デ
ータＢは前回隣接要素プロセッサ３に送信したデータと
してもよい。
【０３０４】＜実施の形態２８＞次に、この発明の第２
８実施の形態による方程式を解くためのプログラムの簡
略化について説明する。図４６は方程式の解析のための
計算領域と計算領域に割り付けられた格子点との関係を
示す平面図である。実線で囲まれた処理を要する格子点
の外側に１周分の格子点を考える。外側１周分の各格子
点用のメモリ領域を割り当てておき、各々の格子点の下
の数字を格子点番号とする。
【０３０５】通信元の格子点番号がｎのとき、各方向の
格子点番号は、数３８の計算で得ることができ、端の格
子点に対しても特別な処理は必要ない。
【０３０６】
【数３８】
【０３０７】格子点に対するデータがアドレスＳから格
子点順に１つの格子点ごとに、Ｒエントリづつ確保され
ているとすると、上記の計算により得られた通信先の格
子点番号をＤとすると、数３９で通信先の格子点のデー
タ領域の先頭アドレスを得ることができる。通信処理
は、第２５及び第２６実施の形態と同じである。
【０３０８】
【数３９】
【０３０９】通信処理に通信先の領域からの読み出しが
含まれる場合には、各ダミー領域には、処理に悪影響が
ないような値を予め格納しておく。これは、ダミー領域
はかべと同一のデータにする近接格子点と同一のデータ
を持たせることで大きな影響を省く等により実現でき
る。また、各演算の単位元となる値がある場合には、そ
の値を設定することでも実現できる。
【０３１０】この実施の形態では、計算により各方向の
格子点番号を得たが第２５実施の形態と同様に通信方向
の格子点の識別子をメモリに格納する実施の形態に対し
ても、上記方法が適用できる。
【０３１１】第２５ないし第２７実施の形態では、各格
子点ごとに一つにかたまった領域のメモリを割り当てた
場合について説明したが、たとえば圧力値、速度といっ
た要素ごとにかためて領域を確保し、各領域は格子点番
号順に各要素が格納されているといったように、要素ご
とにかためて領域を確保した場合の実施の形態について
も適用できる。
【０３１２】各格子点ごとにデータメモリ領域を割り当
て、前記メモリを参照することにより隣接する格子点の
データを得ることができる計算方式において、境界に位
置する格子点について、外側の格子点を模擬する仮想的
なデータ領域を割り当てることにより、処理プログラム
の単純化、プログラムサイズの圧縮、処理の高速化が実
現できる。
【０３１３】要素ごとをかためて領域を確保する場合に
は、頻繁にアクセスする要素をかためることで、キャッ
シュのヒット率を向上させることができ、処理の高速化
が可能となる。
【０３１４】＜実施の形態２９＞次にこの発明の第２９
実施の形態について説明する。微分方程式の求解におい
ては対象とする系を細かい格子点に分割するが、この場
合、境界条件によって定まる格子点の状態が全格子点に
伝搬し、安定状態に到るまでには境界から各々の格子点
ノードまでの点数に比例した時間がかかり、収束に到る
時間が長くなっていることが懸念される。
【０３１５】このような非効率を回避するためには、粗
ノードと細ノードを交互に使用して収束性をあげること
が考えられる。図４７は粗ノードと細ノードを交互に使
用して収束性をあげるための一実施の形態を示す計算領
域境界近傍の計算格子点を示す。図において、１２５は
計算領域の境界上の格子点、１２６ａは細ノード結合時
の計算領域内部の格子点、１２６ｂは粗ノード結合時の
計算領域内部の格子点、７ａは細ノード結合用の要素プ
ロセッサ間コネクション、７ｂは粗ノード結合用の要素
プロセッサ間コネクションであり、これらの格子点と各
要素プロセッサは一対一に対応している。
【０３１６】この実施の形態では、細ノード結合時はす
べての計算領域内部の格子点１２６ａ及び１２６ｂを細
ノード結合時の要素プロセッサ間コネクション７ａによ
り結合し、粗ノード結合時は複数の内部の格子点をジャ
ンプして粗ノード結合時の内部の格子点１２６ｂを粗ノ
ード結合時の要素間コネクション７ｂにより結合してい
る。ここで、粗ノード結合時の内部の格子点１２６ｂは
細ノード時と粗ノード時の両方において計算格子点の役
を果たしているため、粗ノード時の内部の格子点１２６
ｂの内部のデータメモリは、粗ノード時と細ノード時の
情報の受け渡しの役割を果たす。そして、計算に際して
は、細ノード結合と粗ノード結合を交互に使用する。こ
のような構成においては、粗ノード結合時の要素間コネ
クション７ｂにより境界上の格子点１２５の持つ境界条
件は、細ノード結合時より３倍速く計算領域内部に伝え
られ、その後細ノード結合により近傍の細ノード結合時
の内部の格子点１２６ａへ伝えられて詳細な計算が実施
される。
【０３１７】従って、この実施の形態によれば、粗ノー
ドの使用により境界条件を計算領域内に即座に浸透させ
て収束性を高め、その後に細ノードの使用により計算精
度の高い演算結果が得られ、結果として高精度の高速演
算を達成できる。
【０３１８】なお、この実施の形態では粗ノード結合時
は細ノード結合時の格子点を２点おきに結合した例を示
したが、何点おきでも同様の効果を期待できることは言
うまでもない。また、この実施の形態では、格子の粗さ
を細ノード結合時と粗ノード結合時の２段階としたが、
さらに複数の段階の粗さの格子を用いても同様の効果を
奏する。さらに、この実施の形態では、粗ノード結合時
の計算と細ノード結合時の計算を１回ずつ交互に行う場
合について説明したが、粗ノード結合時と細ノード結合
時の計算を複数回に交互に行ってもよい。
【０３１９】上記の実施の形態では、粗ノードと細ノー
ドを交互に使用する場合について説明したが、粗ノード
で収束に到った後に、より細かいノードを用いて徐々に
解の精度を向上させていく方法もとることができる。
【０３２０】即ち、図４７において、粗ノード結合時の
要素プロセッサ間コネクション７ｂにより結合された粗
ノード結合時の内部の格子点１２６ｂと境界上の格子点
１２５を用いて、収束解が得られるまで繰り返し演算を
行う、その後、粗ノード結合時の内部の格子点１２６ｂ
の解を初期条件として与えるか、あるいは、粗ノード結
合時の内部の格子点１２６ｂの解を細ノードの空間分布
に合わせて比例配分して初期条件として与え、細ノード
結合時の要素プロセッサ間コネクション７ａにより結合
された内部の格子点１２６ａ、粗ノード結合時の内部の
格子点１２６ｂ、及び境界上の格子点１２５を用いて、
解の精度が高まるまで繰り返し計算を行い、収束解を最
終解とする。
【０３２１】この手法を採用することにより、大局的な
収束に到るまでの計算時間を大幅に加速することができ
る。すなわち、無駄に局所的な計算を行なうことを回避
することができ、安定的に収束に到ることができると同
時に、より早く最終的な収束に到達させることができ
る。
【０３２２】また、この実施の形態では、格子点と各要
素プロセッサは１対１に対応している場合について述べ
たが複数の格子点群が存在する空間領域を各要素プロセ
ッサに対応させる場合（割り当てる場合）でも同様の効
果を奏する。
【０３２３】＜実施の形態３０＞次に、この発明の第３
０実施の形態について説明する。上記の第２９実施の形
態では、隣接する要素プロセッサ間の結合コネクション
をジャンパ配線によりスキップすることにより粗ノード
結合を実現する場合を説明した。この実施の形態では、
この粗ノードをＳ／Ｗのみで実現する場合について説明
する。
【０３２４】この発明の第２５実施の形態で説明した、
格子点毎にデータメモリの領域を確保し、格子点間のデ
ータ通信を、この格子点毎に確保されたデータメモリの
領域を通信が必要な格子点同士で互いにアクセスしあう
ことで実現する方法において、格子点毎に通信すべき各
方向のデータメモリ領域を指し示すテーブルを持ち、こ
のテーブルの各エントリに所望の格子点数分スキップし
た格子点のために確保されたデータメモリ領域のアドレ
スを格納することにより隣接する格子点以外の格子点と
データ通信を行う、すなわち粗ノード結合をＳ／Ｗのみ
で実現することができる。
【０３２５】従って、場の方程式の求解を始めた段階で
は通信すべき各方向のデータメモリ領域を指し示すテー
ブルを粗ノード処理を実現するように設定しておき、処
理が収束した後に前記のテーブルを細ノード処理を実現
するように隣接格子点に確保されたデータメモリ領域を
指し示すように変更し、細ノード処理を行うことができ
る。
【０３２６】また、上記と同様な方法でテーブルを適宜
書き換えることにより、粗ノード処理と、細ノード処理
を交互に実行することもできる。
【０３２７】さらに、前記の通信すべき各方向のデータ
メモリ領域を指し示すテーブルを、粗ノード結合処理用
と細ノード結合用と２個もち、かつ粗ノード処理用のプ
ログラムと細ノード処理用のプログラムを並行して実行
することにより、粗ノードの処理と細ノードの処理を並
行して実行することも可能である。
【０３２８】粗ノード処理時には、通信すべき近接格子
点が少し離れた点であり、細ノード処理時には近くの格
子点になるといったように、通信すべき格子点が変化す
るような処理の場合でも、通信方向の格子点のメモリ領
域を示す識別子の領域を書き換えるだけで、全く同一の
プログラムで処理を行うことができる。
【０３２９】上記実施の形態では粗ノードと細ノードを
同時に実行することにより収束性を向上させる場合につ
いて説明したが、粗ノード処理のアルゴリズムと細ノー
ド処理のアルゴリズムが同一である必要はない。粗ノー
ドと細ノードのプログラムを個別に有することにより粗
ノード処理のアルゴリズムと細ノード処理のアルゴリズ
ムとして異なるアルゴリズムを用いることができる。
【０３３０】たとえば、粗ノードでは収束性はよいが精
度に欠けるアルゴリズムを用いることにより系全体とし
てさらに収束性を向上させることができる。
【０３３１】ＳＩＭＰＬＥ法に関する上記実施の形態で
は、隣接する格子点の現在のデータを参照して該当格子
点に関する計算を行なっている。しかし、隣接する格子
点に関するデータを２世代以上持ち、世代間変動が一定
量以下の場合には該当ノードの演算を省略することによ
り、総計算量を低減し、計算時間を大幅に短縮すること
ができる。また、世代間変動が一定値以下の格子点の計
算を省略することにより得られた計算資源を他の格子点
処理のために使用できるという効果もある。ここでい
う、「２世代のデータ」とは、隣接格子点に関する「繰
り返し計算の１ステップ前の計算結果に基づくデータ」
と「繰り返し計算の２ステップ前の計算結果に基づくデ
ータ」を指している。
【０３３２】上記のＳＩＭＰＬＥ法においては、各格子
点における計算を省略するための条件を与える。隣接格
子点の世代間のデータの差異は一定値であった。しかし
ながら、収束計算の過程において、計算を省略するため
の条件である世代間のデータの差異の許容値を、最初は
大きくしておき徐々に縮めていくことにより、大局的な
収束に到るまでの計算時間を大幅に加速することができ
る。この手法を適用することによって、無駄に局所的な
計算を行なうことを回避することができ、最終的な収束
により早く到達することができる。
【０３３３】＜実施の形態３１＞次に、この発明の第３
１実施の形態について説明する。従来の並列計算機で
は、計算回数を最小化することに主眼がおかれていたた
めに、ある時刻における全格子点の計算が終了した時点
で収束の有無を判定し、未収束であれば、時刻を進め
て、再び各格子点の計算を開始するという逐次的手段を
とっていたために、収束処理が全体を律速するという欠
点があった。
【０３３４】一般に流体シミュレーションでは、（各格
子点での計算コストＣＡ）＞（収束判定処理のコストＣ
Ｃ）の関係が成立するため、若干のバッファ装置を用意
すれば、この構成を採用することが可能である。また、
部分的に収束判定をすれば、このバッファが少なくても
すむ。収束するまでの繰り返し計算の回数をＮとする
と、Ｎ・（ＣＡ＋ＣＣ＋α）がＮ・ＣＡ＋αに実行時間
で短縮される。ただし、αは通信コストである。
【０３３５】図４８は、シミュレーションと収束判定処
理の相互依存関係を断ち切り、シミュレーションの速度
を向上させるためのこの発明の一実施の形態を示す、マ
ルチプロセッサの構成図である。
【０３３６】図において、３ｋは演算を行う要素プロセ
ッサ、１８０は列毎に配置された各要素プロセッサ３ｋ
が出力する収束フラグの情報により列毎の収束状況を判
定する収束判定ユニット、１は要素プロセッサ３ｋ及び
収束判定ユニット１８０を統括管理するためのホストコ
ンピュータ、１０４は行方向の要素プロセッサ３ｋ間の
演算のためのデータをやり取りするための行方向計算情
報バス、１０５は列方向の要素プロセッサ３ｋ間の演算
のためのデータをやり取りするための列方向計算情報バ
ス、１８１は各要素プロセッサ３ｋの出力する収束フラ
グを収束判定ユニット１８０へ伝達するための収束フラ
グ情報バス、１８２は各収束判定ユニット１８０の収束
情報をホストコンピュータへ伝達するための収束情報バ
スである。
【０３３７】次に動作について説明する。各要素プロセ
ッサ３ｋは自己の内部演算結果に対し各計算繰り返しス
テップ毎またはある一定の計算繰り返しステップ数毎に
計算の収束を判定して、例えば収束したならば収束判定
フラグを１として収束フラグ情報バス１８１へ出力して
いる。収束判定ユニット１８０は各要素プロセッサ３ｋ
から出力された収束判定フラグの情報を集め、各々の収
束判定ユニット１８０の管轄する要素プロセッサ３ｋの
全てが収束したと判断すれば収束情報を個別に収束情報
バス１８２へ出力する。そして、最終的にホストコンピ
ュータ１が全収束情報バス１８２から吸上げた全要素プ
ロセッサ３ｋの収束情報から全体の収束を判定して演算
を終了させる。
【０３３８】この様に構成することにより、各要素プロ
セッサ３ｋは各々の演算を妨げられることなく並列に演
算を実行することができ、演算の高速化を図ることがで
きる。
【０３３９】なお、この実施の形態では収束判定ユニッ
ト１８０は格子状に配置された要素プロセッサの行毎に
グループ分けを行いこのグループの収束情報を管理して
いるが、列毎にグループ分けしても、ランダムにグルー
プ分けしても同様の効果を奏することは言うまでもな
い。
【０３４０】＜実施の形態３２＞次にこの発明の第３２
実施の形態について説明する。図４９はさらにシミュレ
ーションと収束判定処理の相互依存関係を断ち切り、シ
ミュレーションの速度を向上させるための実施の形態を
示すマルチプロセッサの構成図である。
【０３４１】図において、３ｋは演算を行う要素プロセ
ッサ、１８０および１８０ａは列毎に配置された各要素
プロセッサ３ｋが出力する収束フラグの情報により列毎
の収束状況を判定する収束判定ユニット、１は要素プロ
セッサ３ｋ及び収束判定ユニット１８０を統括管理する
ためのホストコンピュータ、１０４は行方向の要素プロ
セッサ３ｋ間の演算のためのデータをやり取りするため
の行方向計算情報バス、１０５は列方向の要素プロセッ
サ３間の演算のためのデータをやり取りするための列方
向計算情報バス、１８１は各要素プロセッサ３ｋの収束
状況を示す収束フラグを収束判定ユニット１８０へ伝達
するための収束フラグ情報バス、１８２は隣接する収束
判定ユニット１８０間及びホストコンピュータ１を結び
収束判定ユニット１８０の収束情報を伝達するための収
束情報バスである。
【０３４２】この構成においては、収束判定ユニット１
８０は互いに隣接した収束判定ユニット同士に対して一
方向にしか情報伝達ができないように収束情報バス１８
２を配している。そして、ホストコンピュータ１から最
も遠い収束判定ユニット１８０ａの管轄する全要素プロ
セッサ３ｋの計算が収束した際に収束情報の送出を開始
する。他の収束判定ユニット１８０は隣接する収束判定
ユニット１８０からの収束情報と、収束フラグにより自
己の管轄する全要素プロセッサ３ｋの計算が収束したと
の判断の双方がそろった場合に、収束情報を隣接する収
束判定ユニット１８０へ送出する。
【０３４３】このようにすれば、最もホストコンピュー
タ１に近い収束判定ユニット１８０が収束情報をホスト
コンピュータ１へ送出した時点で、ホストコンピュータ
１は計算の終了を即座に判定できるため、要素プロセッ
サ３ｋ及びホストコンピュータ１の処理を妨げることな
く、より計算の高速化を図ることができる。
【０３４４】なお、この実施の形態においては収束判定
ユニット１８０は格子状に配置された要素プロセッサの
行毎にグループ分けを行いこのグループの収束情報を管
理しているが、列毎にグループ分けしても、ランダムに
グループ分けしても同様の効果を奏することは言うまで
もない。また、収束判定ユニット１８０同士の接続方法
はホストコンピュータ１からの距離に関係なく接続して
も同様の効果が期待できる。
【０３４５】＜実施の形態３３＞次に、この発明の第３
３実施の形態について説明する。第３２実施の形態で示
したように、収束フラグを要素プロセッサの外部に構成
した収束フラグ情報バスを介して伝達するのは、通信時
間のロスを引き起こす。図５０は収束フラグの伝送時間
短縮のための第３３実施の形態による要素プロセッサの
構成を示すブロック図である。また、図５１は図５０の
要素プロセッサを構成要素とするマルチプロセッサの構
成を示すブロック図である。
【０３４６】図５０において、３ｍは要素プロセッサ本
体、５は要素プロセッサ３ｍ内に形成され計算を実施す
るためのプロセッシングユニット、６は要素プロセッサ
３ｍ内に形成されプロセッシングユニット５の計算に必
要な計算情報を格納するメモリ部、１８３は要素プロセ
ッサ３ｍ内に形成され自己の属する要素プロセッサ３ｍ
内のプロセッシングユニット５の収束状況、隣接する要
素プロセッサ３ｍ内の収束状況及び全要素プロセッサ３
ｍの収束状況を判定する収束判定部、１０４は行方向の
要素プロセッサ３ｍ内のメモリ部６間の演算に必要なデ
ータをやり取りするための行方向計算情報バス、１０５
は列方向の要素プロセッサ内のプロセッシングユニット
５間の演算に必要なデータをやり取りするための列方向
計算情報バス、１８１は各要素プロセッサ内の収束判定
部１８３をリング状に接続して収束フラグを隣接する要
素プロセッサ内の収束判定部１８３へ伝送するための収
束フラグ情報バス、１８２は全要素プロセッサの収束判
定部１８３の少なくとも１つ以上の収束判定部１８３と
ホストコンピュータを接続し全要素プロセッサの収束情
報をホストコンピュータ１へ伝送するための収束情報バ
ス、１８４はプロセッシングユニット５の出力する収束
フラグを収束判定ユニット１８０へ伝達するための内部
情報フラグバス、１０６はプロセッシングユニット５と
メモリ部６の間で演算に必要なデータや演算結果データ
をやり取りする内部計算情報バスである。
【０３４７】図５１において、１は要素プロセッサ３
ｍ、３ｋを統括管理するためのホストコンピュータであ
る。各プロセッシングユニット５においては、各計算繰
り返しステップ毎またはある一定の計算繰り返しステッ
プ数毎に計算の収束を判定して、例えば収束したならば
内部情報フラグを１として内部情報フラグパス１８４を
介して収束判定部１８３へ送出している。また、各要素
プロセッサ３ｋの収束判定部１８３は収束フラグ情報バ
スを介してリング状に接続されている。収束判定の開始
は、予め定められた特定の要素プロセッサ３ｍから行な
う。要素プロセッサ３ｍの収束判定部１８３が、その内
部のプロセッシングユニット５から収束したことを示す
内部情報フラグを受け取ると同時に、例えば収束したな
らば収束フラグを１として隣接する要素プロセッサ３ｋ
の収束判定部１８３へ収束フラグ情報バスを介して発信
する。ここでは、リング状に接続された収束情報フラグ
バス１８１は一方向への情報伝達を行う機能を有すると
する。前述の隣接する要素プロセッサ３ｋの収束判定部
１８３は、自己の属する要素プロセッサ３ｋのプロセッ
シングユニットからの内部情報フラグ（＝１）と、隣接
する要素プロセッサ３ｍの収束判定部１８３からの収束
フラグ（＝１）の論理積（ＡＮＤ）をとって真（＝１）
となれば、収束フラグを１としてさらに隣接する要素プ
ロセッサ３ｋの収束判定部１８３へ収束フラグ情報バス
１８１を介して送出する。
【０３４８】リング状に接続された各収束判定部１８３
は、自己の属する要素プロセッサ３ｋのプロセッシング
ユニットからの内部情報フラグ（＝１）と、隣接する要
素プロセッサ３ｋの収束判定部１８３からの収束フラグ
（＝１）の論理積（ＡＮＤ）をとって１となれば、収束
フラグを１としてさらに隣接する要素プロセッサ３ｋの
収束判定部１８３へ収束フラグ情報バスを介して送出す
る手順を収束フラグ情報バス１８１の接続順に次々と実
施する。最終的に、最初に収束フラグを１として発信し
た要素プロセッサ３ｍの収束判定部１８３へ収束フラグ
（＝１）が戻された時点で、全要素プロセッサ３ｋ，３
ｍが収束したと判断し、収束情報（＝１）を収束情報バ
ス１８２を介してホストコンピュータ１へ送出し、計算
を終了させる。
【０３４９】このようにすれば、内部情報フラグバス１
８１が各要素プロセッサ３ｋ，３ｍの内部に設けられて
いるので、収束に関する情報の伝達時間を短縮でき、計
算の高速化を達成できる。
【０３５０】なお、上記実施の形態では内部情報フラ
グ、収束フラグ情報、収束情報は各々０または１の論理
値として説明したが、収束、未収束が判定できれば何で
あっても良い。また、収束情報バス１８２は一つの要素
プロセッサ３ｍに設けられていればよく、全要素プロセ
ッサに設ける必要はない。
【０３５１】さらに、特定の要素プロセッサ３ｍは、全
要素プロセッサのどれであっても良い。
【０３５２】＜実施の形態３４＞次に、この発明の第３
４実施の形態について説明する。図５２は、全要素プロ
セッサを複数のグループに分け、各々のグループ毎に収
束情報フラグパスの情報伝達リンクを形成し、収束判定
の並列化を実現するための実施の形態を示すマルチプロ
セッサの構成を示すブロック図である。
【０３５３】図５２において、１８１は全要素プロセッ
サを複数のグループに分割し、グループ内各要素プロセ
ッサ３ｋ，３ｍ内の収束判定部１８３をリング状に接続
して収束フラグを隣接する要素プロセッサ３ｋ，３ｍ内
の収束判定部１８３へ伝送するための収束フラグ情報バ
ス、１８２は各グループ内の一つの特定要素プロセッサ
３ｍに設けられ収束判定部１８３とホストコンピュータ
１間を結び各グループの収束情報を伝達するための収束
情報バスである。
【０３５４】各グループの内では、収束情報バス１８２
が設けられた特定の要素プロセッサ３ｍの収束判定部１
８３において、その内部のプロセッシングユニット５か
ら収束したことを示す内部情報フラグを受け取ると同時
に、例えば収束したならば収束フラグを１として隣接す
る要素プロセッサ３ｋの収束判定部１８３へ収束フラグ
情報バスを介して発信する。ここでは、グループ内の要
素プロセッサの収束判定部１８３間をリング状に接続さ
れた収束フラグ情報バス１８１は一方向への情報伝達を
行う機能を有するとする。前述の隣接する要素プロセッ
サ３ｋの収束判定部１８３は、自己の属する要素プロセ
ッサ３ｋのプロセッシングユニットからの内部情報フラ
グ（＝１）と、隣接する要素プロセッサ３ｍの収束判定
部１８３からの収束フラグ（＝１）の論理積（ＡＮＤ）
をとって真（＝１）となれば、収束フラグを１としてさ
らに隣接する要素プロセッサ３ｋの収束判定部１８３へ
収束フラグ情報バス１８１を介して送出する。
【０３５５】リング状に接続された各収束判定部１８３
は、自己の属する要素プロセッサ３ｋのプロセッシング
ユニットからの内部情報フラグ（＝１）と、隣接する要
素プロセッサ３ｋの収束判定部１８３からの収束フラグ
（＝１）の論理積（ＡＮＤ）をとって１となれば、収束
フラグを１としてさらに隣接する要素プロセッサ３ｋの
収束判定部１８３へ収束フラグ情報バスを介して送出す
る手順を収束フラグ情報バス１８１の接続順に次々と実
施する。最終的に、最初に収束フラグを１として発信し
た特定の要素プロセッサ３ｍの収束判定部１８３へ１の
収束フラグ（＝１）が戻された時点で、グループ内の全
要素プロセッサ３が収束したと判断し、収束情報（＝
１）を収束情報バス１８２を介してホストコンピュータ
１へ送出する。ホストコンピュータ１は全グループから
収束情報（＝１）を受け取った時点で全要素プロセッサ
の計算が収束したと判断して、計算を終了させる。
【０３５６】このように構成すれば、グループ毎に収束
判定が並列化され、収束判定時間を短縮できる。
【０３５７】なお、この実施の形態においては収束判定
部１８３は格子状に配置された要素プロセッサの行毎に
グループ分けを行いこのグループの収束情報を管理して
いるが、列毎にグループ分けしても、ランダムにグルー
プ分けしても同様の効果を奏することは言うまでもな
い。また、上記実施の形態では内部情報フラグ、収束フ
ラグ情報、収束情報は各々０または１の論理値として説
明したが、収束、未収束が判定できれば何であっても良
い。また、収束情報バス１８２はグループ内の一つの要
素プロセッサ３ｍに設けられていればよく、全要素プロ
セッサに設ける必要はない。
【０３５８】さらに、特定の要素プロセッサ３ｍは、グ
ループ内にある要素プロセッサのどれであってもよい。
【０３５９】＜実施の形態３５＞次に、この発明の第３
５実施の形態について説明する。図５３は収束判定を並
列化させた際のホストコンピュータの負荷を軽減させる
ことを実現するためのマルチプロセッサを形成する要素
プロセッサの構成を示すブロック図である。また、図５
４は図５３の要素プロセッサを構成要素とするマルチプ
ロセッサの全体構成図である。
【０３６０】図５３において、１８１は全要素プロセッ
サ３ｋ，３ｐ，３ｑを複数のグループに分割し、グルー
プ内各要素プロセッサ内の収束判定部１８３をリング状
に接続して収束フラグを隣接する要素プロセッサ内の収
束判定部１８３へ伝送するための収束フラグ情報バス、
１８２は各グループの少なくとも一つ以上の要素プロセ
ッサ３ｐ，３ｑに設けられ隣接するグループのこれを設
けた要素プロセッサ３ｐ，３ｑの収束判定部１８３をリ
ング状に接続した収束情報バス、１８６は全グループの
少なくとも一つ以上の全要素プロセッサ３ｐに設けられ
この要素プロセッサ３ｐの収束判定部１８３とホストコ
ンピュータ間を結び全グループの収束情報を伝達するた
めの終了情報バスである。
【０３６１】図５４に示すようなグループ分けを行う
と、収束情報バス１８２が設けられたグループ内の特定
の要素プロセッサ３ｐの収束判定部１８３において、収
束判定を開始し、その内部のプロセッシングユニット５
から収束したことを示す内部情報フラグを受け取ると同
時に、例えば収束したならば収束フラグを１として隣接
する要素プロセッサ３ｋの収束判定部１８３へ収束フラ
グ情報バスを介して発信する。ここでは、グループ内の
要素プロセッサ３ｋ，３ｐの収束判定部１８３間をリン
グ状に接続された収束情報フラグバス１８１は一方向へ
の情報伝達を行う機能を有するとする。
【０３６２】前述の隣接する要素プロセッサ３ｋの収束
判定部１８３は、自己の属する要素プロセッサ３ｋのプ
ロセッシングユニットからの内部情報フラグ（＝１）
と、隣接する要素プロセッサ３ｐ，３ｑの収束判定部１
８３からの収束フラグ（＝１）の論理積（ＡＮＤ）をと
って真（＝１）となれば、収束フラグを１としてさらに
隣接する要素プロセッサ３ｋの収束判定部１８３へ収束
フラグ情報バスを介して送出する。リング状に接続され
た各収束判定部１８３は、自己の属する要素プロセッサ
３ｋのプロセッシングユニットからの内部情報フラグ
（＝１）と、隣接する要素プロセッサ３ｋの収束判定部
１８３からの収束フラグ（＝１）の論理積（ＡＮＤ）を
とって１となれば、収束フラグを１としてさらに隣接す
る要素プロセッサ３ｋの収束判定部１８３へ収束フラグ
情報バス１８１を介して送出する手順を収束フラグ情報
バス１８１の接続順に次々と実施する。最終的に、最初
に収束フラグを１として発信した特定の要素プロセッサ
３ｐ，３ｑの収束判定部１８３へ１の収束フラグ（＝
１）が戻された時点で、グループ内の全要素プロセッサ
３ｐまたは３ｑが収束したと判断する。
【０３６３】さらに、終了情報バス１８６を設けられた
要素プロセッサ３ｐの内の特定の要素プロセッサの収束
判定部１８３が自己の属するグループの全要素プロセッ
サ３ｐ，３ｋが収束したと判断すれば、収束情報を１と
してリング状に接続された収束情報バスを介して収束情
報（＝１）を発信する。ここでは、グループ内の要素プ
ロセッサ３ｐ，３ｑの収束判定部１８３間をリング状に
接続された収束情報バス１８２は一方向への情報伝達を
行う機能を有するとする。
【０３６４】予め定められたグループの要素プロセッサ
３ｐが隣接するグループの収束情報バス１８２を設けた
要素プロセッサ３ｑへ送出する。前述の隣接するグルー
プの収束情報バス１８２を設けられた要素プロセッサ３
ｑの収束判定部１８３は、自己の属するグループの収束
情報（＝１）と、隣接するグループの収束情報（＝１）
の論理積（ＡＮＤ）をとって真（＝１）となれば、収束
情報を１としてさらに隣接するグループの要素プロセッ
サ３ｑの収束判定部１８３へ収束情報バス１８２を介し
て送出する。
【０３６５】このように、リング状に接続された各収束
判定部１８３は、自己の属するグループの収束情報（＝
１）と、隣接するグループからの収束情報（＝１）の論
理積（ＡＮＤ）をとって１となれば、収束情報を１とし
てさらに隣接するグループの収束情報バス１８２を設け
た要素プロセッサ３ｑの収束判定部１８３へ収束情報バ
ス１８２を介して送出する手順を収束情報バス１８２の
接続順に次々と実施する。
【０３６６】最終的に、最初に収束フラグを１として発
信した特定の要素プロセッサ３ｐの収束判定部１８３へ
収束情報（＝１）が戻された時点で、全グループの全要
素プロセッサ３ｋ，３ｐ，３ｑが収束したと判断し、終
了情報（＝１）を終了情報バス１８６を介してホストコ
ンピュータ１へ送出する。ホストコンピュータ１は終了
情報（＝１）を受け取った時点で全要素プロセッサ３
ｋ，３ｐ，３ｑの計算が収束したと判断して計算を終了
させる。
【０３６７】このように構成すれば、収束判定を並列化
させた際のホストコンピュータの負荷を軽減させること
ができ、さらに計算の高速化を図ることができる。
【０３６８】なお、この実施の形態においては収束判定
部１８３は格子状に配置された要素プロセッサの行毎に
グループ分けを行いこのグループの収束情報を管理して
いるが、列毎にグループ分けしても、ランダムにグルー
プ分けしても同様の効果を奏することは言うまでもな
い。また、上記実施の形態では内部情報フラグ、収束フ
ラグ情報、収束情報は各々０または１の論理値として説
明したが、収束、未収束が判定できれば何であっても良
い。また、収束情報バス１８２はグループ内の一つの要
素プロセッサ３ｐおよび３ｑに設けられていればよく、
全要素プロセッサに設ける必要はない。さらに、終了情
報バス１８６は一つの要素プロセッサ３ｐに設けられて
いればよく、全要素プロセッサに設ける必要はない。
【０３６９】さらに、特定の要素プロセッサ３ｐおよび
３ｑは、グループ内にある要素プロセッサのどれであっ
てもよく、また特定の要素プロセッサ３ｐはグループを
代表する要素プロセッサのどれであってもよい。
【０３７０】＜実施の形態３６＞次に、この発明の第３
６実施の形態について説明する。マルチプロセッサ上で
収束計算を実行した場合、希ではあるが非安定点（非収
束点）が巡回することがある。このような、いわゆる
「発振現象」を検出する必要がある。
【０３７１】「発振現象」の検出は、一旦全要素プロセ
ッサにおける収束を確認した後、再度収束判定を行うこ
とにより可能であり、複数回収束判定を行うことにより
相当な精度で収束を判定することができる。
【０３７２】具体的には、予めきめられた経路に従って
終了フラグを順次転送し、全体としての収束判定を行
う。図５５に終了フラグを転送する経路の一例を示した
概念図を示す。図５５において、１９０および１９１は
２次元空間を離散化した結果得られる格子点を示してい
る。また、各格子点を結ぶ矢印線１９２は終了フラグが
転送される経路を示している。
【０３７３】以下に、各格子点での収束判定のための処
理について説明する。隣接格子点からの終了フラグが到
着後、はじめて収束が確認された時、次の格子点に終了
フラグを伝搬する。図５６に各格子点が終了フラグを隣
接格子点へ伝搬するためのフローチャートを示す。ただ
し、終了フラグの起点となる格子点１９０の処理を除
く。
【０３７４】図５６に示されているように、まず、隣接
する格子点から終了フラグをもったメッセージが到着し
たかどうか判断する（ステップＳＴ２０）。そして、隣
接する格子点から終了フラグをもったメッセージが到着
すると自格子点の収束判定処理が駆動され、自格子点の
処理が収束に達するまで待ち（ステップＳＴ２１）、収
束した時点で図５５で示されているような予め決められ
た経路に沿って次の格子点へ終了フラグをもったメッセ
ージを転送する（ステップＳＴ２２）。
【０３７５】図５７に終了フラグ転送の起点となってい
る格子点での終了フラグ送出のためのフローチャートを
示す。図に示されているように終了フラグの起点となる
格子点では自格子点での処理の収束のみを判定し（ステ
ップＳＴ２５）、収束していれば図５５に示されたよう
な経路に沿って終了フラグをもったメッセージを次の格
子点へ送出する（ステップＳＴ２６）。
【０３７６】上記のようにして、すべての格子点を通過
後、終了フラグはホストコンピュータに転送され、収束
が確認される。この第３５実施の形態のマルチプロセッ
サにおいては、一旦収束が確認された後、再度上記のプ
ロセスを繰り返すことにより収束判定を確実なものにす
る。
【０３７７】以上説明したようにこの実施の形態におい
ては、各格子点での処理に収束判定フラグを持ったメッ
セージが入力されることにより、自格子点での処理の収
束判定処理が起動され、自格子点の処理が収束している
場合には収束判定フラグを持ったメッセージを出力する
ようにしたので、非安定点が存在する場合でも系全体の
収束判定を正しく行うことが出来る。
【０３７８】また、この実施の形態においては終了フラ
グの起点となる格子点における自格子点の処理の収束判
定処理を常時起動する場合について説明したが、ホスト
コンピュータから収束判定の処理を起動しても同一の効
果が得られることはもちろんである。
【０３７９】この種の情報処理装置においては、微分方
程式の解は各格子点毎に割り付けられたメモリなどの記
憶手段に分散して格納される。そのため、分散して格納
された計算結果を集積し、可視化などの処理を行い、モ
ニタ上に表示する必要がある。
【０３８０】この実施の形態では、各格子点に分散して
いる微分方程式の解をホストコンピュータに集積する方
法について示す。
【０３８１】第３６実施の形態では、マルチプロセッサ
上で収束計算を実行した場合、システム全体として計算
が終了したか、否かの収束判定方法について説明した。
すなわち、予めきめられた経路に従って終了フラグを順
次転送し、全格子点を一巡した後、系全体が収束したこ
とを示すメッセージをホストコンピュータに送出する。
ホストコンピュータは前記のメッセージを受信すること
で計算の終了を再度確認するための処理を行う。
【０３８２】図５６に各格子点での収束判定処理と微分
方程式の解の送出の関係を示したフローチャートを示
す。図５６に沿って収束判定の手順及び微分方程式の解
の送出について説明する。まず、各格子点が隣接する格
子点から終了フラグを受けとる（ステップＳＴ２０）。
自格子点の処理の収束判定を行い（ステップＳＴ２
１）、収束を確認した後、予め定めた経路に沿って終了
フラグを送出する（ステップＳＴ２２）と同時に、自格
子点での計算結果、すなわち、微分方程式の解をホスト
コンピュータに送出する。
【０３８３】また、図５８にホストコンピュータに送出
する微分方程式の解をもったメッセージパケットＰＡＣ
のフォーマットを示す。メッセージパケットのフィール
ドは、左データフィールド（第１オペランド）ｐａ３、
右データフィールド（第２オペランド）ｐａ４、メッセ
ージパケットが転送されるべき要素プロセッサ番号が格
納された行き先ＰＥ番号ｐａ１、および次ぎに実行する
命令のアドレスが格納された行き先ノード番号ｐａ２の
各フィールドから構成されている。
【０３８４】この実施の形態にかかるメッセージパケッ
トにおける左データフィールド、右データフィールド、
行き先要素プロセッサ番号及び行き先ノード番号は以下
のように与えられる。左データフィールドは、微分方程
式の解の当該格子点での値（関数値）である。右データ
フィールドは、当該格子点の識別番号である。行き先要
素プロセッサ（ＰＥ）番号は、ホストコンピュータが要
素プロセッサに割り振った番号である。行き先ノード番
号は、RESULTである。RESULTは予め定めた値で、メッセ
ージパケットが各格子点での計算結果を格納しているこ
とを示す。
【０３８５】上記のようなメッセージパケットをホスト
コンピュータが受信すると以下の動作を行う。
【０３８６】（１）行き先ノード番号のフィールドをチ
ェックし、値がRESULTであることから、そのメッセージ
パケットが各格子点での演算結果であることを確認す
る。
【０３８７】（２）右データフィールドに格納された格
子点の番号、左データに格納された微分方程式の解を読
みだす。
【０３８８】（３）格子点番号から予め定めた方法でア
ドレスを決定し、当該格子点での解の値をホストコンピ
ュータのメモリなどの記憶手段に格納する。
【０３８９】以上説明したように、この実施の形態では
各格子点の計算の収束が確認されると同時にホストコン
ピュータに自格子点での計算結果（微分方程式の解）を
転送するようにしたので、全システムの計算が収束し、
すなわち、実行中の微分方程式の求解の完了が確認され
た時点で最終的な結果データがホストコンピュータ上に
揃うという効果がある。
【０３９０】なお、第３６実施の形態では、１つの格子
点処理（プログラム）を１つの要素プロセッサに割り付
けることを前提にしているが、第３７実施の形態乃至第
４０実施の形態においては、複数の格子点の処理プログ
ラムを同一の要素プロセッサに割り付け、格子点間のデ
ータ授受を同一要素プロセッサ内のデータメモリを介し
て行うことを前提としている。以下に、各実施の形態に
ついての詳細な説明をする。
【０３９１】＜実施の形態３７＞この発明の第３７実施
の形態について説明する。非安定点（非収束点）の巡回
を検出する他の方法として、すべての格子点を通過する
複数の経路で終了フラグの転送を行うことにより、すべ
ての格子点が収束したことを多重に確認する収束判定方
法が考えられる。
【０３９２】具体的には、正方格子状に配置された要素
プロセッサに対して、縦方向と横方向の２方向で終了フ
ラグを授受することにより、多重に収束判定することが
できる。
【０３９３】図５９にこの実施の形態における終了フラ
グの転送経路を示した概念図を示す。
【０３９４】図において、１９３，１９４および１９５
は２次元空間における正方格子を示し、実線で示した矢
印は第１の終了フラグ転送経路１９６を、点線で示した
矢印は第２の終了フラグ転送経路１９７を各々示してい
る。この実施の形態では、第１、および第２の終了フラ
グの転送経路は互いに直交させることによって非収束点
の循環を検出可能である。
【０３９５】図６０に各格子点が終了フラグを隣接格子
点へ伝搬するためのフローチャートを示す。ただし、終
了フラグの起点となる格子点１９３，１９５の処理を除
く。
【０３９６】図６０に示されているように、まず、隣接
する格子点から収束判定メッセージが到着したか否かを
判断する（ステップＳＴ３０）。隣接する格子点から終
了フラグをもったメッセージが到着すると自格子点の収
束判定処理が駆動され、自格子点の処理が収束に達する
まで待ち（ステップＳＴ３１）、収束した時点で、到着
した終了フラグが第１の転送経路に属するものか、第２
の転送経路に属するものかを判定し、図５９で示されて
いるような予め決められた所望の経路に沿って次の格子
点へ終了フラグをもったメッセージを転送する（ステッ
プＳＴ３２）。
【０３９７】図６１に終了フラグ転送の起点となってい
る格子点での終了フラグ送出のためのフローチャートを
示す。図に示されているように、まず、終了フラグの起
点となる格子点では自格子点での処理の収束のみを判定
し（ステップＳＴ４０）、収束していれば収束メッセー
ジに第１あるいは第２の経路に属することを示すフラグ
を格納し（ステップＳＴ４１）、その後、図５９に示さ
れたような経路に沿って終了フラグをもったメッセージ
を次の格子点へ送出する（ステップＳＴ４２）。
【０３９８】この際、終了フラグの値にそのフラグが第
１の経路に属するものか、第２の経路に属するものかの
種別に対応した値を格納する。この値をもとにその他の
格子点では到着した終了フラグの経路を決定することが
できる。
【０３９９】以上説明したように、２個以上の収束判定
フラグを転送する経路を設けたので、非安定点が存在す
る場合でも系全体の収束判定を正しく実行できる。
【０４００】この実施の形態では終了フラグが２つの経
路のうちいずれの経路上を転送されているものであるか
を表示するためにフラグの値を用いたが、終了フラグが
処理されるプログラムを別々に用意し、各々の終了フラ
グが到着した際に終了フラグの転送経路毎に収束判定の
ためのプログラムを起動するようにしても同一の効果が
得られることは明らかである。
【０４０１】＜実施の形態３８＞次に、この発明の第３
８実施の形態について説明する。非安定点が存在する可
能性がある場合の、マルチプロセッサを用いた収束計算
において非安定点を検出する手順について説明する。
【０４０２】まず、第３５実施の形態と同様にして、予
め定めた経路に沿って全格子点を通過して終了フラグを
転送した後、ホストコンピュータに転送する。つぎに、
ホストコンピュータからすべての格子点の処理を停止さ
せるためのメッセージを送信し、結果として、全ての処
理を停止させる。その後、改めて収束の確認をすること
によっても、非安定点の巡回を検知し、確実な収束判定
を実現することができる。
【０４０３】図６２は、この実施の形態における各格子
点の収束判定に関連する処理内容を示したフローチャー
トである。図６２に基づいて各格子点の収束判定に関連
する処理について説明する。この実施の形態では収束判
定の結果を格納するためにメモリもしくはレジスタを使
用する。
【０４０４】ステップＳＴ５０で、隣接する格子点から
終了フラグを持ったメッセージが到着したか否かを判断
する。隣接する格子点から終了フラグをもったメッセー
ジが到着すると自格子点の収束判定処理が駆動され、自
格子点の処理が収束に達するまで待ち（ステップＳＴ５
１）、収束した時点で、例えば、図５５で示されている
ような予め決められた経路に沿って次の格子点へ終了フ
ラグをもったメッセージを転送する（ステップＳＴ５
３）。この際、前記のメモリをクリアし（ステップＳＴ
５２）、かつ、収束判定処理プログラムを起動する（ス
テップＳＴ５４）。収束判定処理プログラムは自格子点
の処理が非収束状態か否かを判定し、もし非収束状態と
判定した場合には前記メモリに自格子点が非収束状態に
なったことを示すフラグを書き込む。
【０４０５】また、終了フラグをもったメッセージの起
点となる格子点での収束判定のための処理は図６３で示
したように、基本的には第３６実施の形態における終了
フラグをもったメッセージの起点となる格子点の処理と
同様であるが、この処理に加えて前記メモリをクリアし
（ステップＳＴ６１）、かつ、収束判定処理プログラム
を起動する（ステップＳＴ６３）。収束判定処理プログ
ラムは自格子点の処理が非収束状態か否かを判定し、も
し非収束状態と判定した場合には前記メモリに自格子点
が非収束状態になったことを示すフラグを書き込む。
【０４０６】しかる後に、終了フラグをもったメッセー
ジがホストコンピュータに転送される。ホストコンピュ
ータが終了フラグをもったメッセージ受信すると、予め
定めてあった格子点に対して処理を停止させるためのメ
ッセージを送信する。
【０４０７】前記処理を停止させるためのメッセージを
受信した格子点は処理を停止すると同時に予め定めてあ
る経路に沿って処理を停止するためのメッセージを隣接
する次の格子点に転送する。処理を停止するためのメッ
セージを受信した格子点も同様の停止処理を行う。全て
の格子点の処理が停止した後、ホストコンピュータから
前記の各格子点に割り付けられたメモリを読みだし全て
の読みだし結果がゼロであった場合には、対象となる計
算は収束したことになる。もし、前記の読みだし結果の
１つでもゼロと異なるものがあった場合には上述の処理
を再度繰り返す。
【０４０８】図６４に格子点が処理の停止を行うための
フローチャートを示す。ホストコンピュータから予め定
めた格子点にのみ処理の停止をするためのメッセージを
送信する。予め定められた格子点は処理停止メッセージ
が到着したか否かを判断する（ステップＳＴ７０）。処
理停止メッセージが到着したら処理を停止する（ステッ
プＳＴ７１）。その後予め定めた経路に沿って前記処理
を停止するためのメッセージを転送する（ステップＳＴ
７２）。この実施の形態では、ホストコンピュータから
予め定めた格子点にのみ処理の停止をするためのメッセ
ージを送信する場合について説明したが、本メッセージ
を全て、もしくは複数の格子点に対して同時もしくは時
系列的に送信しても同様の効果が得られる。
【０４０９】また、この実施の形態ではメッセージによ
り格子点の処理を停止する場合を示したが、この発明に
かかるマルチプロセッサ・システムを構成する要素プロ
セッサが割り込み信号を受信する機構を有している場
合、ホストコンピュータから前記要素プロセッサに割り
込みをかけることにより格子点の処理を停止させても同
一の効果が得られる。
【０４１０】また、この実施の形態では格子点が非収束
状態になったことを示すフラグを格納するメモリを各格
子点毎に割り当てた場合を説明したが、メモリはシステ
ム内に１個以上存在していれば同一の効果を得ることが
できることは明らかである。また、前記マルチプロセッ
サを構成する要素プロセッサがレジスタを有する構造で
あれば、レジスタを用いても同一の効果が得られる。
【０４１１】＜実施の形態３９＞次に、この発明の第３
９実施の形態について説明する。第３６ないし第３８実
施の形態では、予め定めた経路に沿って、自格子点の処
理が収束状態に到達したことを示すフラグを持ったメッ
セージが転送され、ホストコンピュータに上記のメッセ
ージが伝達される。その後、ホストコンピュータが第３
６実施の形態で説明した「発振現象」を検出するための
処理を起動する場合について説明した。
【０４１２】しかし、希にではあるが、境界条件等によ
っては長時間の間収束状態に到達しないことが想定され
る。
【０４１３】以下に、上記のように系の状態が継続的に
不安定な状態に陥った場合にも対応可能な情報処理装置
の収束判定方法について説明する。
【０４１４】ホストコンピュータ上のタイマ、システム
に取り付けられたウォッチ・ドッグ・タイマ等を用いて
処理時間を計測し、一定時間上記の収束メッセージがホ
ストコンピュータに転送されなかった場合、各格子点の
処理プログラムは以下の（１）（２）の処理を行う。
【０４１５】（１）各格子点での収束判定の基準を通常
より緩める。
【０４１６】（２）転送するメッセージに、緩められた
判定基準を用いて判定したことを示すフラグを付ける。
【０４１７】（１）（２）の処理を行うことにより系が
継続的に不安定な状態に陥ることを防止することができ
る。
【０４１８】次に、（１）（２）の処理を実現するため
の実施の形態について第３６実施の形態を元に説明す
る。
【０４１９】図６５、図６６に上記（１）（２）の処理
を実現するために必要な各格子点での収束判定処理のフ
ローチャートを示す。なお、図６５、図６６は、第３６
実施の形態で説明した図５６、図５７に各々対応してい
る。
【０４２０】図６５にフラグの起点となる格子点以外の
格子点での収束判定処理を示したフローチャートを示
す。図に示したように、まず、隣接する格子点から終了
フラグを持ったメッセージが到着したか否かを判断する
（ステップＳＴ８０）。そのメッセージが到着したら、
到着したメッセージに収束判定基準を緩めることを示す
フラグが付加されていないかどうかを判別する（ステッ
プＳＴ８１）。
【０４２１】もし、このメッセージが収束判定基準を緩
めることを示すフラグが付されていなければ、通常の判
定基準で収束判定し（ステップＳＴ８１）、収束したか
否かを判断する（ステップＳＴ８３）。収束すると隣接
格子点へ収束メッセージを送出する（ステップＳＴ８
４）。
【０４２２】隣接する格子点から収束メッセージが入力
された後、このメッセージに判定基準を緩めて収束判定
を行ったことを示すフラグが付加されていた場合には自
格子点の収束判定を予め設定されている第２の基準を用
いて行い（ステップＳＴ８５，ＳＴ８６）、収束判定を
緩めたことを示すフラグを付加して次の格子点に送出す
る（ステップＳＴ８７）。
【０４２３】フラグの起点となる格子点での収束判定処
理を示したフローチャートを図６６に示す。図６６は、
ホストコンピュータから収束判定基準の変更を指示する
メッセージを受信した場合には収束判定を予め定めた第
２の判定基準を用いて行い、判定基準を緩めたことを示
すフラグを付加して隣接する格子点へのメッセージを送
出する場合の手順について示している。ホストコンピュ
ータから収束判定基準を変更する指示メッセージが到着
したか否かを判断する（ステップＳＴ９０）。指示メッ
セージが到着すると、ステップＳＴ９１で、収束判定基
準を変更する。そして自格子点の処理が与えられた基準
で収束したか否かを判断する（ステップＳＴ９２）。自
格子点の処理が与えられた基準で収束した場合、収束判
定基準の変更があったか否かを判断する（ステップＳＴ
９３）。収束判定基準の変更がなかった場合には、その
まま隣接格子点へ収束メッセージを送出し（ステップＳ
Ｔ９５）、収束判定基準の変更があった場合には、収束
メッセージに判定基準を緩めたことを示すフラグを付加
して（ステップＳＴ９４）、隣接格子点へ収束メッセー
ジを送出する（ステップＳＴ９５）。
【０４２４】第３７及び第３８実施の形態においても上
記の（１）（２）を実現するための機能を第３９実施の
形態同様に追加できることは明らかである。
【０４２５】＜実施の形態４０＞次に、この発明の第４
０実施の形態について説明する。この実施の形態の特徴
は、マルチプロセッサを用いた収束計算における非安定
点を検出する収束判定方法にある。
【０４２６】この実施の形態では、各格子点の計算が収
束したか否かを判定する収束判定プログラム（収束判定
部）と、収束状態を格納するレジスタ（ＣＲＥＧ）また
はメモリを備える。ＣＲＥＧは任意のタイミングで外部
からゼロクリアすることができ、また、収束判定プログ
ラムによって当該格子点の計算が収束していないと判定
した場合には１がセットされる。
【０４２７】システム全体の収束判定は次の手順で行
う。また、対応するフローチャートを図６７に示す。
【０４２８】（１）すべての格子点に対応するＣＲＥＧ
レジスタをゼロクリアする（ステップＳＴ１００）。
【０４２９】（２）すべての格子点の１回分の処理が終
了するために十分な時間待つ（ステップＳＴ１０１）。
【０４３０】（３）全格子点の上記レジスタを読み出し
０のままであることを確認する（ステップＳＴ１０
２）。
【０４３１】（４）１格子点でも１が読み出された場合
には、（１）〜（３）の処理を繰り返す。もし、全格子
点の上記レジスタの値が全て０の場合は処理を終了する
（ステップＳＴ１０３）。
【０４３２】この実施の形態では収束判定プログラムに
より、収束していないと判断した場合には、上記ＣＲＥ
Ｇレジスタに１を書き込むようにするが、この処理は最
初からプログラムに組み込んでおいてもよいし、一旦、
当該格子点の計算が収束した後にプログラムを書き換え
て前記の収束判定プログラムを起動し前記のＣＲＥＧレ
ジスタの操作を行うようにしてもよい。
【０４３３】また、この実施の形態では格子点の計算の
収束状態を格納する記憶手段として各格子点毎にレジス
タを割り付けた場合について説明したが、前記記憶手段
としてメモリを用いても同一の効果が得られることは明
らかである。また、この実施の形態では各格子点毎にレ
ジスタ、もしくはメモリ要素を割り付ける場合について
説明したが、システム内に１個以上あればよい。また、
マルチプロセッサ構成のシステム上でこの発明にかかる
収束判定方法を用いる場合には前記の記憶手段を要素プ
ロセッサ毎に１個以上割り当てるとより効果的であるこ
とは言うまでもない。
【０４３４】上記のように、この実施の形態では非収束
状態に陥ったことを記憶する記憶手段をシステム内に少
なくとも１つ有し、その記憶手段を全てゼロクリアする
手段と、その記憶手段の記憶内容を読みだし、その全て
がゼロであることを確認する手段を備えているので、非
収束点が存在する場合であっても誤りなく系の収束判定
が可能となる。
【０４３５】また、この実施の形態では、各格子点の処
理プログラムは当該格子点が非収束状態に陥った場合に
レジスタ（ＣＲＥＧ）に「１」を書き込むようにしてい
るが、「１」を加算するようにすれば、最終的にＣＲＥ
Ｇの値を読み出すことで、非収束状態に陥った格子点の
個数がわかる。こうように、各格子点処理プログラムが
当該格子点が非収束状態に陥った場合に、ＣＲＥＧの内
容に１を加算するようにすれば、最終的なＣＲＥＧの値
をもとに収束判定基準の変更、格子点の粗さ等を調整す
ることで、処理時間を短縮することができるという効果
がある。
【０４３６】なお、第３１ないし第３９実施の形態の発
明は、複数のプロセッサを有する通常のマルチプロセッ
サに対して効果があるのいずれかは言うまでもないが、
第１実施の形態等の要素プロセッサが独立に演算を行え
る情報処理装置と組み合わせて用いることによって、収
束判定の間も要素プロセッサが独立に動作でき解の精度
を向上できるという効果がある。
【０４３７】＜実施の形態４１＞次に、この発明の第４
１実施の形態について説明する。図７１はこの発明の第
４１実施の形態による隣接する要素プロセッサ間のデー
タ通信を行うために入出力制御部とデータメモリとで構
成されたネットワーク構成を示すブロック図である。図
７１において、３ｔはデータメモリやデータメモリとの
通信のための入出力制御部を内部に持たない要素プロセ
ッサ、２００はネットワーク上に配置されたデータメモ
リ、２０１は要素プロセッサ３ｔと複数のデータメモリ
２００とのアクセス経路を決定し、要素プロセッサ３ｔ
とデータメモリ２００との間のデータ通信を制御する入
出力制御部、２０２はデータ通信のために要素プロセッ
サ３ｔと入出力制御部２０１との間を結ぶデータバス、
２０３は要素プロセッサ３ｔとデータメモリ２００とを
連結する要素プロセッサ間コネクションである。
【０４３８】入出力制御部２０１は、ここでは４つのデ
ータメモリ２００が接続されており、それぞれのデータ
メモリ２００は要素プロセッサ３ｔの隣接要素プロセッ
サに接続されている他の入出力制御部に接続される。た
だし、入出力制御部２０１に接続されるデータメモリ２
００の数は、４つに限られるものではない。各入出力制
御部２０１に接続されるデータメモリ２００の数はネッ
クワークの状態に応じて決定され、ネックワークの状態
は各解析の態様に応じて決定されるものである。
【０４３９】要素プロセッサ３ｔは、データバス２０２
を介して入出力制御部２０１へメモリアクセス要求を送
る。メモリアクセス要求には、４方向のうちいずれのデ
ータメモリ２００とアクセスを行うかを記述した通信方
向データと、指定されたデータメモリ２００のメモリ空
間のアドレス番号が記述されている。入出力制御部２０
１は、このアクセス要求に従って通信方向を切り替え、
４方向のうちの指定されたデータメモリ２００とのアク
セスを可能にする。そして、メモリアクセス要求に記述
されたアドレス番号のデータが、要素プロセッサ間コネ
クション２０３を通し、入出力制御部２０１を経由し、
データバス２０２を通して要素プロセッサ３ｔに与えら
れる。この要素プロセッサ３ｔに与えられるデータは、
例えば、隣接要素プロセッサが予め書き込んであったも
のであり、隣接要素プロセッサとの直接の通信によって
与えられたと等価なデータである。
【０４４０】また、メモリ上に規則的に配置された複数
のデータにアクセスする際には、要素プロセッサ３ｔか
らその先頭アドレス、アドレッシング・モードを入出力
制御部２０１に送ることで、それらのデータへの連続ア
クセスを実現することができることは言うまでもない。
【０４４１】以上のように、入出力制御部２０１をデー
タメモリ２００間に配置してネットワークを構成するこ
とにより、要素プロセッサ３ｔ内に入出力制御部２０１
が実装されていない場合においても隣接要素プロセッサ
がデータを書き込んだデータメモリ２００に高速でアク
セスすることが可能になる。
【０４４２】図７１に示したネットワーク構成では、要
素プロセッサ３ｔと入出力制御部２０１とはデータバス
２０２を介して直結されていたが、直結しているため参
照／更新要求が衝突しないようにシステムの動作を構築
することが必要になる。もし、同一メモリアドレスに対
する参照／更新要求が衝突した場合には処理が中断し、
アクセス時間の増大を招く。
【０４４３】図７２に示すネットワーク構成は、要素プ
ロセッサ３ｔから入出力制御部２０１へ出されるメモリ
アクセス要求を一時的に記憶するためのバッファ機構を
備えている。図７２において、２０４はデータパス２０
２に接続され要素プロセッサ３ｔからのメモリアクセス
要求を一時的に記憶するためのバッファ機構であり、そ
の他図７１と同一符号のものは図７１の同一符号部分に
相当する部分である。
【０４４４】図７２に示すように構成されたマルチプロ
セッサ・システムでは、互いに隣接する２つの要素プロ
セッサ３ｔによって一つのデータメモリ２００が共有さ
れる。隣接する２つの要素プロセッサ３ｔが同時に同一
のメモリにアクセスする可能性がある。バッファ機構２
０４は、データメモリに対する参照／更新要求を一時的
に記憶しておく。要素プロセッサ３ｔはバッファ機構２
０４に参照／更新要求が記憶されると、データメモリ２
００からのデータ取得に関係なく、処理を進めることが
できる。このようにバッファ機構２０４を備えたマルチ
プロセッサ・システムでは、同一メモリアドレスに対す
る参照／更新要求が衝突した場合でも、処理を中断する
ことなく、より高速なメモリアクセスが可能となる。
【０４４５】図７１で示した単位ユニットを複数個連結
することにより熱流体解析に最適な格子型ネットワーク
トポロジーを形成したものを、図７３に示す。第８実施
の形態ないし第１１実施の形態において説明した２次元
格子型ネットワークでは、格子が交わる位置に要素プロ
セッサ３ｔが配置されている。図７３に示すように、入
力制御部２０１が要素プロセッサ３ｔの外部にある場合
には、格子が交わる位置には、入出力制御部２０１が配
置される。入出力制御部２０１には要素プロセッサ３ｔ
が一対一に対応しており、入出力制御部２０１と要素プ
ロセッサ３ｔとはデータバス２０２を介して接続され、
さらに入出力制御部２０１には４つのデータメモリ２０
０が接続されている。
【０４４６】このように、入出力制御部２０１を中心と
して要素プロセッサ３ｔやデータメモリ２００などの各
デバイスを接続することにより、２次元格子型ネットワ
ークを構成し、高速で隣接要素プロセッサ間のメモリア
クセスを実行することができる。
【０４４７】勿論、入出力制御部２０１を使用して１次
元パイプライン・トポロジーに基づくネットワークを構
成することも可能である。図７４は１次元パイプライン
トポロジー状に構成されたマルチプロセッサ・システム
のネットワークの一部を示すブロック図である。１次元
ネットワークの場合、入出力制御部２０１に接続される
データメモリ２００の数は２つである。
【０４４８】このように入出力制御部２０１を介してネ
ットワークを構成することにより、２次元格子型ネット
ワークの場合と同様に、１次元パイプライン型ネットワ
ークにおいても要素プロセッサ３ｔのデータメモリ２０
０へのアクセスを高速化できることは言うまでもない。
【０４４９】また、要素プロセッサを３次元に配置する
場合についても同様に構成できる。図７５に示すよう
に、３次元に構成する場合には、一つの入出力制御部に
６つのデータメモリ２００が接続される。例えば、図７
３に示した格子型ネットワークトポロジーを複数枚重ね
て３次元に構成することができる。図７５において、入
出力制御部２０１ａと２０１ｂとは、異なる平面に配置
された格子型ネットワークトポロジーに属する。この２
つの入出力制御部２０１ａ，２０１ｂは、一つのデータ
メモリ２００を共有する。このように、入出力制御部２
０１ａ、２０１ｂを中心として要素プロセッサ３ｔやデ
ータメモリ２００などの各デバイスを接続することによ
り、３次元格子型ネットワークを構成し、高速で隣接要
素プロセッサ間のメモリアクセスを実行することができ
る。
【０４５０】また、任意のネットワークにおいて適用可
能であるが、例えば、図７３に示したような格子型ネッ
トワークトポロジーにおいて、隣接する要素プロセッサ
３ｔ以外の周囲にある遠い要素プロセッサ３ｔとの間で
のデータの通信も可能である。例えば、データメモリ内
に所定の要素プロセッサのデータを書き込む領域を設
け、入出力制御部２０１によってその領域をコピーする
ことによって、各要素プロセッサ３ｔは、隣接する要素
プロセッサ３ｔよりも少し離れた場所に配置された要素
プロセッサのデータを入手することも可能である。
【０４５１】要素プロセッサが複数の入出力制御部に対
して参照／更新要求を出力するように構成することも可
能である。これを、図７３で示した２次元格子型トポロ
ジーに応用すると、図７６に示す構成になる。図７６に
示すように、要素プロセッサ３ｔｃ，３ｔｄは四方に配
置された入出力制御部２０１ｃに参照／更新要求を出力
することができる。例えば、要素プロセッサ３ｔｃ同士
で通信する場合には、一つのデータメモリ２００を共有
する隣接した２つの入出力制御部２０１ｃに対して参照
／更新要求を出力する。そうすると、隣接要素プロセッ
サ３ｔｄを一つ飛ばして要素プロセッサ３ｔｃ同士で通
信ができる。例えば、要素プロセッサ３ｔｃのみを用い
て計算を行う粗ノード結合コネクションと、要素プロセ
ッサ３ｔｃ，３ｔｄを用いて計算を行う細ノード結合コ
ネクションとの使い分けを行うことができる。
【０４５２】また、要素プロセッサ３ｔは、周囲に配置
された入出力制御部２０１とデータバスによって接続
し、参照／更新要求を出すだけではなく、解析の対象や
精度等に応じて、もっと離れた場所の入出力接続部２０
１にデータバスを介して接続してもよいことは言うまで
もない。
【０４５３】＜実施の形態４２＞次に、この発明の第４
２実施の形態について説明する。第３０ないし第３４実
施の形態では、各要素プロセッサ３ｋ，３ｍ，３ｐ，３
ｑが出力する収束判定フラグ（１または０）を収束判定
ユニット１８０や収束判定部１８３内に実装された論理
回路によって、次々と論理的に掛け合わせ、最終的に収
束判定情報としてホストコンピュータ１に転送してい
た。ところで、マルチプロセッサ・システムにおいて、
接続されている要素プロセッサの台数が数十台程度の小
規模な場合には、第３０実施の形態ないし第３４実施の
形態で示した構成でも十分高速に収束判定ビットの論理
積を取ることは可能である。しかしながら、要素プロセ
ッサが数百台にも及ぶ大規模マルチプロセッサ・システ
ムの場合には、全収束判定ユニット１８０や収束判定部
１８３の論理積が終了してホストコンピュータ１に収束
判定結果転送される迄の合計時間は膨大なものとなる。
【０４５４】図７７はこの発明の第４２実施の形態によ
る収束判定装置の概略を示す概念図である。図７７にお
いて、３は要素プロセッサ、２０５は収束判定ビットを
一時格納するための収束判定ビット用レジスタ、２０６
は要素プロセッサ３と収束判定ビット用レジスタ２０５
とを接続して要素プロセッサ３から出力される収束判定
ビットを伝達するための収束判定ビット線、２０８は収
束情報をホストコンピュータに伝達するための収束情報
信号線、２０９は接地電位ＶSSに固定された接地電位点
２０７に接続されたソースと収束判定ビット用レジスタ
２０５に接続されたゲートと収束情報信号線２０８に接
続されたドレインとを有するＮ型ＭＯＳトランジスタ、
２１０は電源電位点２１１に接続された一方端と収束情
報信号線２０８に接続された他方端とを有する抵抗であ
る。収束判定装置は、アナログ回路であるワイヤードＯ
Ｒを用いて構成されている。ワイヤードＯＲは、Ｎ型Ｍ
ＯＳトランジスタと収束情報信号線２０８と抵抗２１０
とで構成される。
【０４５５】各要素プロセッサ３からそれぞれ出力され
る少なくとも１ビットの収束判定ビットは、収束判定ビ
ット線７を介して収束判定ビット用レジスタ８上に一時
的に保存される。収束判定ビット用レジスタ８に格納さ
れた収束判定ビットは、ワイヤードＯＲにて論理積が取
られ、収束情報信号線１２に出力される少なくとも１ビ
ットの収束判定結果に反映される。
【０４５６】いま、各要素プロセッサ３から出力される
収束判定ビットが「０」の時を収束、「１」の時を未収
束状態であると定義する。各要素プロセッサ３の全てが
収束判定ビットとして「０」、すなわち収束状態を出力
した場合は、ＮチャネルＭＯＳトランジスタ２０９は全
て非導通状態となり、収束情報信号線２０８からは抵抗
２１０を介して電源電位ＶDDが出力され、系全体が収束
に至ったことをホストコンピュータが認識できる。
【０４５７】また、各要素プロセッサ３のうち少なくと
も一つが収束判定ビットとして「１」（即ち未収束状
態）を出力した場合は、対応するＮ型ＭＯＳトランジス
タ２０９が導通状態となっているため、抵抗２１０の抵
抗値をＮ型ＭＯＳトランジスタ２０９の導通時の抵抗値
に比べ十分に大きく設定することで、収束情報信号線２
０８にはデジタル的に接地電位ＶSSと見なしうる電位が
出力される。収束情報信号線２０８が接地電位ＶSSと見
なしうる電位にあることで、系全体としてはまだ収束に
至っていないことをホストコンピュータ１が認識でき
る。
【０４５８】なお、この実施の形態において、各要素プ
ロセッサ３が出力する収束判定ビットの論理値が「１」
の時は収束を、「０」の時は未収束状態であることを示
していると定義し、Ｎ型ＭＯＳトランジスタをＰ型ＭＯ
Ｓトランジスタに変更することで、同様な動作をする回
路を構成できることは言うまでもない。
【０４５９】以上のように収束判定装置を構成すること
によって、全収束判定用レジスタ２０５上に保存された
収束判定ビットの論理値を数μ秒程度の短時間で連続的
に得ることが可能となり、収束判定を演算処理から独立
に行いつつ、収束判定時間を短縮することができる。
【０４６０】＜実施の形態４３＞次に、この発明の第４
３実施の形態について説明する。領域分割法による熱流
体数値解析の並列化手法では、計算領域を少なくとも要
素プロセッサ３と同数の分割領域に分け、各々の領域の
計算を各要素プロセッサ３に分担させる。一般に行われ
ているように、要素プロセッサ３間の通信方式をメッセ
ージ・パッシング式の低速なリモートアクセスとした場
合、要素プロセッサ３の処理量の違いにより、要素プロ
セッサ３に担当させる格子点をほぼ同一にして計算付加
を均一化することである程度は対処できるが、分割領域
内に不安定点が存在する場合には、収束解を得るまでに
より多くの繰り返し演算が要求され、これが原因で要素
プロセッサ３の処理量が増大する。そこで、通信同期待
ちによるレイテンシーを完全に排除する非同期通信方式
でマルチプロセッサ・システムを構成し、実装する格子
点数を要素プロセッサ３毎に変えることで上記問題を解
決する。
【０４６１】図７８は解析不安定点を含む計算領域の分
割形態を示したものである。図７８において、２１３は
解析に用いる全計算領域、２１４は各要素プロセッサ３
がそれぞれ担当する分割領域、２１５は通常の格子点、
２１６は物理量が時間的に変化する等の不安定要因が存
在する解析不安定点である。解析が不安定になる要因と
しては、例えば、速度変化あるいは温度変化の激しい
点、渦中の点、非定常に物理量が変動する点、移動物体
あるいは移動境界の近傍点、旋回流中の点、角等の特異
点、熱の発生点、流体等の流入・流出点、等やその近傍
の点である。
【０４６２】次に動作について説明する。解析不安定点
２１６を含む分割領域１４を担当する要素プロセッサ３
では、解析不安定点２１６の不安定性が分割領域２１４
内の全格子点に波及して空間的な収束解を得るまでの反
復回数が増大する。そこで、図に示したように解析不安
定点２１６を含む分割領域の格子点数をその他の解析不
安定点２１６を含まない分割領域２１４の格子点数より
少なくする。すると、繰り返し回数の増大に伴う処理量
の増大を、格子点数を減らすことで相殺することができ
る。さらに、非同期通信方式を行うことにより、解析不
安定点２１６を含む分割領域２１４の計算を安定な分割
領域２１４よりも先行させることが可能である。以上の
ように、非同期通信方式と格子点の不等分配とを併用す
ることにより、計算領域中に不安定領域が含まれる場合
であっても収束演算を高速化することができる。
【０４６３】＜実施の形態４４＞次に、この発明の第４
４実施の形態について説明する。第１実施の形態ないし
第５実施の形態において説明した要素プロセッサ３内で
使用される演算回路は、要素プロセッサ３内に設けられ
たクロックに基づく同期方式がほとんどである。これ
は、現在の技術力では、回路中の素子の反応時間（素子
遅延）＞チップ内の情報伝達に伴う遅延（配線遅延）の
関係が成り立つためである。
【０４６４】ところが、近年では超高速素子技術が急速
に進歩し、シリコン半導体素子では１０ps，化合物半導
体素子では５ps，ジョセフソン素子では１psレベルの素
子遅延で動作が可能となっている。さらに、ＶＬＳＩ技
術の進歩に伴い、チップ寸法は１５mm×１５mmまで拡大
し、さらに実装可能な素子数が論理ＬＳＩで３００万個
にまで達しようとしている。このようなピコ秒ＬＳＩが
実現されれば、素子への入力に対して処理結果が出力さ
れるまでの時間（素子遅延）が減少するのに対し、従来
まで問題にされていなかったチップ内の配線を情報が通
過するのに掛かる時間（配線遅延）が無視できなくな
る。もしも、１ピコ秒の素子遅延を持つ素子によってチ
ップを構成すると、チップ全体を単一クロックでの動作
は、最大でも０．３mm×０．３mmのチップ面積までしか
保証されない。そこで、チップ内の動作をクロックで同
期させないプロセッサ内非同期方式に基づく回路設計を
行い、要素プロセッサの処理能力を大幅に向上させるこ
とが可能である。さらに、非同期システム設計では、後
述する〜等の利点が挙げられ、要素プロセッサ３の
ロバスト性、高速性を向上することができ、ひいては熱
流体解析の高速化を達成することが可能である。信号
遷移の因果関係に従い素子遅延の大小に係わらず正常動
作が可能になり、高速性を達成できる。情報処理装置
の電圧変動、温度環境変化等の外的擾乱に対してもタイ
ミング変動がなくなり、高信頼性を達成できる。タイ
ミング調整が不要になり、設計が容易になる。クロッ
ク発生のための電力が不要になり、低電力消費の情報処
理装置を得ることができる。
【０４６５】このような特徴を持つ非同期式回路を要素
プロセッサ３内の回路に使用することができる。そこ
で、以下に非同期式回路の基本構成について説明する。
非同期式システムは、互いに信号をやり取りする非同期
式回路で構成された機能モジュールの集合体である。あ
る機能モジュールＡから機能モジュールＢに処理要求が
発生した場合、モジュールＡからモジュールＢへの処理
要求を示す『要求』という要求信号と、モジュールＢか
らモジュールＡへの処理終了通知を示す『応答』という
応答信号の２つの信号の受け渡しで、機能モジュール
Ａ，Ｂ間における一つの処理要求に対する動作が完了す
る。ところが、非同期式では、同期クロックが存在しな
いため、これらの要求信号と応答信号の到着タイミング
を知らせる工夫が必要となる。まず、制御信号について
は、「有効」を「１」、「無効」を「０」と定義すれ
ば、０→１あるいは１→０の遷移そのものが要求あるい
は応答のタイミングを表している。問題となるのは、や
り取りする信号がデータ信号の場合である。通常、デー
タ信号は１線式であり、２値表現しかできないため、要
求・応答のタイミングを記述できない。そこで、非同期
式回路で構成された複数の機能モジュール間のデータ信
号のやり取りには、例えば、１ビット情報を２本の信号
線で表現する２線式データを用いる。２線式データ表現
には、２線２相方式、２線遷移方式、パリティ交番方式
等があるが、中でも２線２相方式は汎用性が高く、回路
構成も単純化できるため、以下では２線２相方式のデー
タ信号表現を用いる場合について説明する。
【０４６６】２線２相方式のデータ表現では、１ビット
データＤを２線信号（ｄ１，ｄ０）で数４０のように表
現する。
【０４６７】
【数４０】
【０４６８】例えば、「１」を転送するには、休止相
（０，０）を（１，０）に変え、処理終了後次のデータ
転送に備えるためにスペーサ状態（０，０）にリセット
するという一連の動作を行う。
【０４６９】次に、この２線２相式データ表現に基づく
データ転送経路を考える。図７９は、２線２相式データ
表現に基づくレジスタ間データ転送経路モデルを示すブ
ロック図である。図７９において、２１７は制御信号を
転送するための制御信号バス、２１８は要求・応答処理
が終了後に２線式信号をリセットする２線２相制御モジ
ュール、２１９は信号を一時的に記憶するためのレジス
タ、２２０は２線式論理回路、２２１は２線式データバ
スである。ただし、図中の２線式論理回路２２０は２線
式論理に基づいて構成された基本論理素子より成る。
【０４７０】上位からの処理終了情報を受けて２線２相
制御モジュール２１８が要求を発生する（０→１遷
移）。この要求を受けて２線式データ信号が転送元レジ
スタ２１９から読み出される。転送元レジスタ２１９か
ら読み出されたデータは、２線式データバス２２１を介
して２線式論理回路２２０に与えられ、２線式論理回路
２２０で処理される。さらに、２線式論理回路２２０で
処理されたデータは、２線式データバス２２１を通して
転送先レジスタ２１９へ書き込まれる。その後、レジス
タ２１９で発生した応答（０→１遷移）を受けた２線２
相式制御モジュール２１８が、処理終了情報を下位に転
送する。上位からの処理終了情報に続いて、データをリ
セットするために上位から要求消滅命令（１→０）が転
送され、転送元レジスタ２１９から論理回路２２０を経
て転送先レジスタ２１９へ至る全ての２線信号をスペー
サ状態に遷移させ、最終的に応答を消滅（１→０遷移）
させて終了する。
【０４７１】図７９における２線式論理回路２２０は、
２線式ＡＮＤゲート、ＯＲゲート、ＮＯＴゲート等の基
本論理素子を結線して構成された回路であればどのよう
な構成の回路であってもよい。例えば、第１実施の形態
ないし第５実施の形態のいずれかに記載のプロセッシン
グユニット５全体を２線式論理回路２２０で実現するこ
とにより、配線遅延が素子遅延よりも大きくなった場合
でも、要素プロセッサ３内の演算処理を高速に実現する
ことが可能になる。
【０４７２】勿論、特定の演算列についてのみクロック
を用いない非同期式処理を適用することもでき、この場
合にも同様の効果を奏することは言うまでもない。
【０４７３】また、前記各実施の形態を組み合わせて用
いることも可能である。
【０４７４】
【発明の効果】以上のように請求項１記載の発明の情報
処理装置によれば、場を空間的に分割して得られる複数
の格子点を要素プロセッサに割り当てて計算を行わせる
情報処理装置において、隣接する要素プロセッサ間相互
でデータの通信を行うための複数のデータバスを備え、
データバスによって伝達されるデータを用いて、非同期
に、かつ独立に要素プロセッサを動作させて計算を行う
ので、要素プロセッサ間の通信時間を短縮することがで
き、情報処理装置の処理の高速化を図ることができると
いう効果がある。
【０４７５】また、請求項１記載の発明の情報処理装置
によれば、隣接する要素プロセッサ間のデータの通信
を、要素プロセッサ毎に、非同期でかつ繰り返し行うの
で、隣接要素プロセッサの処理を阻害することなく、全
く非同期に処理を継続することが可能となり、隣接要素
プロセッサの演算を妨げずに通信することができるの
で、演算の高速化が図れる効果がある。
【０４７６】さらに、請求項１記載の発明の情報処理装
置によれば、要素プロセッサは、それぞれ、隣接する要
素プロセッサのデータメモリを直接参照できるので、容
易に、隣接する要素プロセッサのプロセッシングユニッ
ト間のデータの通信をプロセッシングユニット毎に、非
同期でかつ繰り返し行わせることができ、情報処理装置
の高速化を容易に実現できるという効果がある。
【０４７７】さらにまた、請求項１記載の発明の情報処
理装置によれば、内点ビット、外点ビット及び境界条件
ビットに従ってデータフローグラフの処理を変更するこ
とができる同一の布線論理に従ったハードウェア回路を
備えるので、格子点の種類に関わらず同一の布線論理に
従ったハードウェア回路によって計算ができ、計算プロ
グラムを簡素化して情報処理装置の規模を縮小すること
ができるという効果がある。
【０４７８】請求項２記載の発明の情報処理装置によれ
ば、場を空間的に分割して得られる複数の格子点を要素
プロセッサに割り当てて計算を行わせる情報処理装置に
おいて、隣接する要素プロセッサ間相互でデータの通信
を行うための複数のデータバスを備え、データバスによ
って伝達されるデータを用いて、非同期に、かつ独立に
要素プロセッサを動作させて計算を行うので、要素プロ
セッサ間の通信時間を短縮することができ、情報処理装
置の処理の高速化を図ることができるという効果があ
る。
【０４７９】また、請求項２記載の発明の情報処理装置
によれば、隣接する要素プロセッサ間のデータの通信
を、要素プロセッサ毎に、非同期でかつ繰り返し行うの
で、隣接要素プロセッサの処理を阻害することなく、全
く非同期に処理を継続することが可能となり、隣接要素
プロセッサの演算を妨げずに通信することができるの
で、演算の高速化が図れる効果がある。
【０４８０】さらに、請求項２記載の発明の情報処理装
置によれば、要素プロセッサは、それぞれ、隣接する要
素プロセッサのデータメモリを直接参照できるので、容
易に、隣接する要素プロセッサのプロセッシングユニッ
ト間のデータの通信をプロセッシングユニット毎に、非
同期でかつ繰り返し行わせることができ、情報処理装置
の高速化を容易に実現できるという効果がある。
【０４８１】さらにまた、請求項２記載の発明の情報処
理装置によれば、粗ノード結合によって結ばれた要素プ
ロセッサによる計算と細ノード結合によって結ばれた要
素プロセッサによる計算を行うことによって方程式につ
いての計算を進めるので、粗ノード結合によって結ばれ
た要素プロセッサを用いた計算によって収束性を高める
とともに、細ノード結合によって結ばれた要素プロセッ
サを用いた計算によって計算の精度を維持することがで
き、精度の高い処理を高速で行えるという効果がある。
【０４８２】請求項３記載の発明の情報処理装置おける
計算方法によれば、場を空間的に分割して得られる複数
の格子点を要素プロセッサに割り当てて計算を行わせる
情報処理装置において、隣接する要素プロセッサ間相互
でデータの通信を行うための複数のデータバスを備え、
データバスによって伝達されるデータを用いて、非同期
に、かつ独立に要素プロセッサを動作させて計算を行う
ので、要素プロセッサ間の通信時間を短縮することがで
き、情報処理装置の処理の高速化を図ることができると
いう効果がある。
【０４８３】また、請求項３記載の発明の情報処理装置
における計算方法によれば、隣接する要素プロセッサ間
のデータの通信を、要素プロセッサ毎に、非同期でかつ
繰り返し行うので、隣接要素プロセッサの処理を阻害す
ることなく、全く非同期に処理を継続することが可能と
なり、隣接要素プロセッサの演算を妨げずに通信するこ
とができるので、演算の高速化が図れる効果がある。
【０４８４】さらに、請求項３記載の発明の情報処理装
置における計算方法によれば、非同期に、かつ独立に要
素プロセッサを動作させて微分方程式の解を差分法を用
いて得るので、解析の精度を落とすことなく、情報処理
装置の処理の高速化を図ることができるという効果があ
る。
【０４８５】請求項４記載の発明の情報処理装置おける
計算方法によれば、場を空間的に分割して得られる複数
の格子点を要素プロセッサに割り当てて計算を行わせる
情報処理装置において、隣接する要素プロセッサ間相互
でデータの通信を行うための複数のデータバスを備え、
データバスによって伝達されるデータを用いて、非同期
に、かつ独立に要素プロセッサを動作させて計算を行う
ので、要素プロセッサ間の通信時間を短縮することがで
き、情報処理装置の処理の高速化を図ることができると
いう効果がある。
【０４８６】また、請求項４記載の発明の情報処理装置
における計算方法によれば、隣接する要素プロセッサ間
のデータの通信を、要素プロセッサ毎に、非同期でかつ
繰り返し行うので、隣接要素プロセッサの処理を阻害す
ることなく、全く非同期に処理を継続することが可能と
なり、隣接要素プロセッサの演算を妨げずに通信するこ
とができるので、演算の高速化が図れる効果がある。
【０４８７】さらに、請求項４記載の発明の情報処理装
置における計算方法によれば、要素プロセッサは、それ
ぞれ、隣接する要素プロセッサのデータメモリを直接参
照できるので、容易に、隣接する要素プロセッサのプロ
セッシングユニット間のデータの通信をプロセッシング
ユニット毎に、非同期でかつ繰り返し行わせることがで
き、情報処理装置の高速化を容易に実現できるという効
果がある。
【０４８８】さらにまた、請求項４記載の発明の情報処
理装置における計算方法によれば、要素プロセッサには
内点ビット、外点ビット及び境界条件ビットにより処理
を変更することができる同一の計算プログラムを用いて
プロセッシングユニットが演算を行うので、格子点の種
類に関わらず同一の計算プログラムを用いて演算を行う
ことができ、計算プログラムを簡素化して情報処理装置
の規模を縮小することができるという効果がある。
【０４８９】請求項５記載の発明の情報処理装置おける
計算方法によれば、場を空間的に分割して得られる複数
の格子点を要素プロセッサに割り当てて計算を行わせる
情報処理装置において、隣接する要素プロセッサ間相互
でデータの通信を行うための複数のデータバスを備え、
データバスによって伝達されるデータを用いて、非同期
に、かつ独立に要素プロセッサを動作させて計算を行う
ので、要素プロセッサ間の通信時間を短縮することがで
き、情報処理装置の処理の高速化を図ることができると
いう効果がある。
【０４９０】また、請求項５記載の発明の情報処理装置
における計算方法によれば、隣接する要素プロセッサ間
のデータの通信を、要素プロセッサ毎に、非同期でかつ
繰り返し行うので、隣接要素プロセッサの処理を阻害す
ることなく、全く非同期に処理を継続することが可能と
なり、隣接要素プロセッサの演算を妨げずに通信するこ
とができるので、演算の高速化が図れる効果がある。
【０４９１】さらに、請求項５記載の発明の情報処理装
置における計算方法によれば、要素プロセッサは、それ
ぞれ、隣接する要素プロセッサのデータメモリを直接参
照できるので、容易に、隣接する要素プロセッサのプロ
セッシングユニット間のデータの通信をプロセッシング
ユニット毎に、非同期でかつ繰り返し行わせることがで
き、情報処理装置の高速化を容易に実現できるという効
果がある。
【０４９２】さらにまた、請求項５記載の発明の情報処
理装置における計算方法によれば、内点ビット、外点ビ
ット及び境界条件ビットに従ってデータフローグラフの
処理を変更することができる同一の布線論理に従ったハ
ードウェア回路を備えるので、格子点の種類に関わらず
同一の布線論理に従ったハードウェア回路によって計算
ができ、計算プログラムを簡素化して情報処理装置の規
模を縮小することができるという効果がある。
【０４９３】請求項６記載の発明の情報処理装置おける
計算方法によれば、場を空間的に分割して得られる複数
の格子点を要素プロセッサに割り当てて計算を行わせる
情報処理装置において、隣接する要素プロセッサ間相互
でデータの通信を行うための複数のデータバスを備え、
データバスによって伝達されるデータを用いて、非同期
に、かつ独立に要素プロセッサを動作させて計算を行う
ので、要素プロセッサ間の通信時間を短縮することがで
き、情報処理装置の処理の高速化を図ることができると
いう効果がある。
【０４９４】また、請求項６記載の発明の情報処理装置
における計算方法によれば、隣接する要素プロセッサ間
のデータの通信を、要素プロセッサ毎に、非同期でかつ
繰り返し行うので、隣接要素プロセッサの処理を阻害す
ることなく、全く非同期に処理を継続することが可能と
なり、隣接要素プロセッサの演算を妨げずに通信するこ
とができるので、演算の高速化が図れる効果がある。
【０４９５】さらに、請求項６記載の発明の情報処理装
置における計算方法によれば、要素プロセッサは、それ
ぞれ、隣接する要素プロセッサのデータメモリを直接参
照できるので、容易に、隣接する要素プロセッサのプロ
セッシングユニット間のデータの通信をプロセッシング
ユニット毎に、非同期でかつ繰り返し行わせることがで
き、情報処理装置の高速化を容易に実現できるという効
果がある。
【０４９６】さらにまた、請求項６記載の発明の情報処
理装置における計算方法によれば、全ての格子点での通
信回数を平準化するので、並列化した際の効率化を図る
ことができるという効果がある。
【０４９７】請求項７記載の発明の情報処理装置おける
計算方法によれば、場を空間的に分割して得られる複数
の格子点を要素プロセッサに割り当てて計算を行わせる
情報処理装置において、隣接する要素プロセッサ間相互
でデータの通信を行うための複数のデータバスを備え、
データバスによって伝達されるデータを用いて、非同期
に、かつ独立に要素プロセッサを動作させて計算を行う
ので、要素プロセッサ間の通信時間を短縮することがで
き、情報処理装置の処理の高速化を図ることができると
いう効果がある。
【０４９８】また、請求項７記載の発明の情報処理装置
における計算方法によれば、隣接する要素プロセッサ間
のデータの通信を、要素プロセッサ毎に、非同期でかつ
繰り返し行うので、隣接要素プロセッサの処理を阻害す
ることなく、全く非同期に処理を継続することが可能と
なり、隣接要素プロセッサの演算を妨げずに通信するこ
とができるので、演算の高速化が図れる効果がある。
【０４９９】さらに、請求項７記載の発明の情報処理装
置における計算方法によれば、要素プロセッサは、それ
ぞれ、隣接する要素プロセッサのデータメモリを直接参
照できるので、容易に、隣接する要素プロセッサのプロ
セッシングユニット間のデータの通信をプロセッシング
ユニット毎に、非同期でかつ繰り返し行わせることがで
き、情報処理装置の高速化を容易に実現できるという効
果がある。
【０５００】さらにまた、請求項７記載の発明の情報処
理装置における計算方法によれば、演算量が少ない格子
点についてもダミーの演算を行うことにより全ての格子
点での演算回数を平準化するので、並列化した際の効率
化を図ることができるという効果がある。
【０５０１】請求項８記載の発明の情報処理装置おける
計算方法によれば、場を空間的に分割して得られる複数
の格子点を要素プロセッサに割り当てて計算を行わせる
情報処理装置において、隣接する要素プロセッサ間相互
でデータの通信を行うための複数のデータバスを備え、
データバスによって伝達されるデータを用いて、非同期
に、かつ独立に要素プロセッサを動作させて計算を行う
ので、要素プロセッサ間の通信時間を短縮することがで
き、情報処理装置の処理の高速化を図ることができると
いう効果がある。
【０５０２】また、請求項８記載の発明の情報処理装置
における計算方法によれば、隣接する要素プロセッサ間
のデータの通信を、要素プロセッサ毎に、非同期でかつ
繰り返し行うので、隣接要素プロセッサの処理を阻害す
ることなく、全く非同期に処理を継続することが可能と
なり、隣接要素プロセッサの演算を妨げずに通信するこ
とができるので、演算の高速化が図れる効果がある。
【０５０３】さらに、請求項８記載の発明の情報処理装
置における計算方法によれば、要素プロセッサは、それ
ぞれ、隣接する要素プロセッサのデータメモリを直接参
照できるので、容易に、隣接する要素プロセッサのプロ
セッシングユニット間のデータの通信をプロセッシング
ユニット毎に、非同期でかつ繰り返し行わせることがで
き、情報処理装置の高速化を容易に実現できるという効
果がある。
【０５０４】さらにまた、請求項８記載の発明の情報処
理装置における計算方法によれば、双方の要素プロセッ
サで互いに相手方から送信されたデータを時系列的に２
組もち、これらの格子点に対するデータが更新された場
合、更新されたデータが時系列的に前の組のデータと比
較して所定値以下の変位ならば相手方のデータの書換え
をしないので、要素プロセッサ間お不要な通信を省い
て、情報処理装置の処理の高速化を図ることができると
いう効果がある。
【０５０５】請求項９記載の発明の情報処理装置おける
計算方法によれば、場を空間的に分割して得られる複数
の格子点を要素プロセッサに割り当てて計算を行わせる
情報処理装置において、隣接する要素プロセッサ間相互
でデータの通信を行うための複数のデータバスを備え、
データバスによって伝達されるデータを用いて、非同期
に、かつ独立に要素プロセッサを動作させて計算を行う
ので、要素プロセッサ間の通信時間を短縮することがで
き、情報処理装置の処理の高速化を図ることができると
いう効果がある。
【０５０６】また、請求項９記載の発明の情報処理装置
における計算方法によれば、隣接する要素プロセッサ間
のデータの通信を、要素プロセッサ毎に、非同期でかつ
繰り返し行うので、隣接要素プロセッサの処理を阻害す
ることなく、全く非同期に処理を継続することが可能と
なり、隣接要素プロセッサの演算を妨げずに通信するこ
とができるので、演算の高速化が図れる効果がある。
【０５０７】さらに、請求項９記載の発明の情報処理装
置における計算方法によれば、要素プロセッサは、それ
ぞれ、隣接する要素プロセッサのデータメモリを直接参
照できるので、容易に、隣接する要素プロセッサのプロ
セッシングユニット間のデータの通信をプロセッシング
ユニット毎に、非同期でかつ繰り返し行わせることがで
き、情報処理装置の高速化を容易に実現できるという効
果がある。
【０５０８】さらにまた、請求項９記載の発明の情報処
理装置における計算方法によれば、粗ノード結合によっ
て結ばれた要素プロセッサによる計算と細ノード結合に
よって結ばれた要素プロセッサによる計算を行うことに
よって方程式についての計算を進めるので、粗ノード結
合によって結ばれた要素プロセッサを用いた計算によっ
て収束性を高めるとともに、細ノード結合によって結ば
れた要素プロセッサを用いた計算によって計算の精度を
維持することができ、精度の高い処理を高速で行えると
いう効果がある。
【図面の簡単な説明】
【図１】 この発明の第１実施の形態による情報処理装
置の構成を示すブロック図である。
【図２】 この発明の第２実施の形態による要素プロセ
ッサのハードウェア構成を示すブロック図である。
【図３】 この発明の第３実施の形態による要素プロセ
ッサのハードウェア構成を示すブロック図である。
【図４】 この発明の第４実施の形態による要素プロセ
ッサのハードウェア構成を示すブロック図である。
【図５】 演算処理の基本的な流れを示すデータグラフ
である。
【図６】 この発明の第５実施の形態による２次元計算
基板を３次元的に接続して３次元計算を行うための情報
処理装置の構成を示すブロック図である。
【図７】 この発明の第６実施の形態による非同期計算
方式による演算アルゴリズムを示したフローチャートで
ある。
【図８】 差分法に基づくコントロールボリュームを説
明するための概念図である。
【図９】 データメモリで扱われるデータの構成を示す
図である。
【図１０】 非同期計算方式による演算アルゴリズムの
計算手順を示すフローチャートである。
【図１１】 非同期計算方式による演算アルゴリズムの
計算手順を示すフローチャートである。
【図１２】 この発明の第７実施の形態による時間軸方
向へのパイプライン化を行うための２次元基板の構成を
示すブロック図である。
【図１３】 この発明の第８実施の形態における情報処
理装置の構成を示すブロック図である。
【図１４】 この発明の第８実施の形態における情報処
理装置を構成する要素プロセッサの構成を示すブロック
図である。
【図１５】 この発明の第９実施の形態による情報処理
装置の構成を示すブロック図である。
【図１６】 この発明の第９実施の形態による情報処理
装置を実現するための要素プロセッサの構成を示すプロ
ック図である。
【図１７】 この発明の第１０実施の形態による情報処
理装置の構成を示すブロック図である。
【図１８】 この発明の第１０実施の形態による情報処
理装置を実現するための要素プロセッサの構成を示すブ
ロック図である。
【図１９】 この発明の第１０実施の形態による情報処
理装置を実現するためのメモリの構成を示すブロック図
である。
【図２０】 この発明の第１１実施の形態による要素プ
ロセッサの構成を示すブロック図である。
【図２１】 この発明の第１２実施の形態による要素プ
ロセッサの構成を示すブロック図である。
【図２２】 この発明の第１３実施の形態によるプロセ
ッサシングユニットの構成を説明するためのシステムフ
ローチャートである。
【図２３】 この発明の第１４実施の形態による情報処
理装置の構成を説明するためのブロック図である。
【図２４】 この発明の第１５実施の形態による情報処
理装置を実現するための要素プロセッサの構成を示すブ
ロック図である。
【図２５】 この発明の第１６実施の形態による情報処
理装置の構成を示すブロック図である。
【図２６】 この発明の第１７実施の形態による情報処
理装置の構成を示すブロック図である。
【図２７】 第１６及び第１７実施の形態による情報処
理装置を実現するための要素プロセッサの構成を示すブ
ロック図である。
【図２８】 この発明の第１８実施の形態による情報処
理装置の構成を示す概念図である。
【図２９】 この発明の第１９実施の形態による情報処
理装置の構成を示す概念図である。
【図３０】 この発明の第２０実施の形態による情報処
理装置の構成を示すブロック図である。
【図３１】 この発明の第２１実施の形態による情報処
理装置を説明するための格子点の状態を示す平面図であ
る。
【図３２】 この発明の第２２実施の形態による情報処
理装置を説明するためのプログラムメモリの割り付けを
示す図である。
【図３３】 この発明の第２３実施の形態によるダイナ
ミックデータフロー方式の情報処理装置を説明するため
のプログラムメモリの割り付けを示す図である。
【図３４】 第２３実施の形態において、カラー識別子
ごとに異なるデータメモリアドレスを得るためのカラー
獲得関数の一例を示す概念図である。
【図３５】 カラー獲得関数を実現するための格子点の
カラー識別子割付けの一例を示す概念図である。
【図３６】 カラー獲得関数を実現するためデータメモ
リの構成の一例を示す図である。
【図３７】 この発明の第２４実施の形態による情報処
理装置を実現するためのデータメモリの構成を示す図で
ある。
【図３８】 第２４実施の形態による格子間通信の手順
を示すフローチャートである。
【図３９】 この発明の第２５実施の形態による情報処
理装置を実現するためのデータメモリの構成を示す図で
ある。
【図４０】 第２５実施の形態による格子間の通信手順
を示すフローチャートである。
【図４１】 格子点ごとに通信すべき各方向のメモリ領
域を示す計算領域の概念図である。
【図４２】 第２５実施の形態による要素プロセッサ間
の通信について説明するための図である。
【図４３】 この発明の第２６実施の形態によるダミー
通信用のデータ領域の共有化を実現するためのデータメ
モリの構成を示す図である。
【図４４】 ダミー通信用のデータ領域の共有化を実現
する処理流れのフローチャートである。
【図４５】 この発明の第２７実施の形態による要素プ
ロセッサ間の通信形式を説明するための概念図である。
【図４６】 この発明の第２８実施の形態によるプログ
ラムの単純化を説明するための格子点の配置図である。
【図４７】 この発明の第２９実施の形態による情報処
理装置の動作を説明するための格子点の関係を示す図で
ある。
【図４８】 この発明の第３１実施の形態による情報処
理装置の構成を示すブロック図である。
【図４９】 この発明の第３２実施の形態による情報処
理装置の構成を示すブロック図である。
【図５０】 この発明の第３３実施の形態による情報処
理装置を実現するための要素プロセッサの構成を示すブ
ロック図である。
【図５１】 この発明の第３３実施の形態による情報処
理装置の構成を示すブロック図である。
【図５２】 この発明の第３４実施の形態による情報処
理装置の構成を示すブロック図である。
【図５３】 この発明の第３５実施の形態による情報処
理装置を実現するための要素プロセッサの構成を示すブ
ロック図である。
【図５４】 この発明の第３５実施の形態による情報処
理装置の構成を示すブロック図である。
【図５５】 この発明の第３６実施の形態による情報処
理装置の動作を説明するための終了フラグの転送経路を
示す概念図である。
【図５６】 第３６実施の形態の情報処理装置の隣接格
子点への終了フラグ伝搬手順を説明するためのフローチ
ャートである。
【図５７】 第３６実施の形態の情報処理装置の隣接格
子点への終了フラグ伝搬手順を説明するためのフローチ
ャートである。
【図５８】 第３６実施の形態による結果データ出力に
用いられるメッセージパケットの構成を示す図である。
【図５９】 この発明の第３７実施の形態による情報処
理装置の動作を説明するための終了フラグの転送経路を
示す概念図である。
【図６０】 この発明の第３７実施の形態による情報処
理装置の隣接格子点への終了フラグ伝搬手順を説明する
ためのフローチャートである。
【図６１】 この発明の第３７実施の形態による情報処
理装置の終了フラグ転送の起点となっている要素プロセ
ッサの終了フラグ送出のための手順を示すフローチャー
トである。
【図６２】 この発明の第３８実施の形態による情報処
理装置の隣接格子点への終了フラグ伝搬手順を説明する
ためのフローチャートである。
【図６３】 この発明の第３８実施の形態による情報処
理装置の終了フラグ転送の起点となっている要素プロセ
ッサの終了フラグ送出のための手順を示すフローチャー
トである。
【図６４】 この発明の第３８実施の形態による情報処
理装置の格子点における処理調停の手順を示すフローチ
ャートである。
【図６５】 第３９実施の形態の情報処理装置の隣接格
子点への終了フラグ伝搬手順を説明するためのフローチ
ャートである。
【図６６】 第３９実施の形態の情報処理装置の隣接格
子点への終了フラグ伝搬手順を説明するためのフローチ
ャートである。
【図６７】 この発明の第４０実施の形態による情報処
理装置の収束判定の手順を示すフローチャートである。
【図６８】 従来のマルチプロセッサを使用した微分方
程式求解のためのシステムの構成を示すブロック図であ
る。
【図６９】 従来の偏微分方程式求解法を用いた場合の
並列化効率を示すグラフである。
【図７０】 ＳＩＭＰＬＥ法による流体数値解析の計算
手順を示すフローチャートである。
【図７１】 この発明の第４１実施の形態による入出力
制御部とデータメモリとで構成されたネットワークの単
位を説明するためのブロック図である。
【図７２】 この発明の第４１実施の形態による入出力
制御部とデータメモリとで構成されたネットワークの他
の単位を説明するためのブロック図である。
【図７３】 この発明の第４１実施の形態による入出力
制御部とデータメモリとで構成された第１のネットワー
ク構成を説明するためのブロック図である。
【図７４】 この発明の第４１実施の形態による入出力
制御部とデータメモリとで構成された第２のネットワー
クを説明するためのブロック図である。
【図７５】 この発明の第４１実施の形態による入出力
制御部とデータメモリとで構成された第３のネットワー
ク構成を説明するためのブロック図である。
【図７６】 この発明の第４１実施の形態による入出力
制御部とデータメモリとで構成された第４のネットワー
ク構成を説明するためのブロック図である。
【図７７】 この発明の第４２実施の形態による収束判
定装置の構成の概略を示す概念図である。
【図７８】 この発明の第４３実施の形態による解析不
安定点を含む計算領域の分割形態を示す概念図である。
【図７９】 この発明の第４４実施の形態によるレジス
タ間データ転送経路モデルを示すブロック図である。
【符号の説明】
１ ホストコンピュータ、２ 情報処理装置、３，３ａ
〜３ｔ 要素プロセッサ、４ ネットワーク、５ プロ
セッシングユニット、６ メモリ部、７，２０３ 要素
プロセッサ間コネクション、８，２００ データメモ
リ、９ プロセッサ内データバス、１０ 浮動小数点計
算機、１１ プログラムメモリ、１２ 機能モジュー
ル、１３ データフローグラフ、１４ 演算器、１５
データ線、１６ 演算ノード、１７ アーク、１８ ２
次元計算基板、２０ ナビエ・ストークスの運動方程式
を解くルーチン群、２１ 圧力補正式を解くルーチン
群、２２速度・圧力の修正を行うルーチン群、２３ 非
線形性収束のための反復サイクル、２４ 時間進行のた
めの計算サイクル、２５ 格子点毎に割り当てられた要
素プロセッサ、２６ コントロールボリューム、２７
格子点（Ｐ）、２８ 隣接格子点（Ｅ）、２９ 隣接格
子点（Ｗ）、３０ 隣接格子点（Ｎ）、３１ 隣接格子
点（Ｓ）、３２ 一格子点分のパーティション、６５
時刻ｎ−１用２次元計算基板、６６ 時刻ｎ用２次元計
算基板、６７ 時刻ｎ＋１用２次元計算基板、７１，２
０１ 入出力制御部、７６ メモリ、７３，７５，９
０，２０２データバス、７６ａ マルチポートメモリ、
７９ ２ポートメモリ、８０，２０４ バッファ機構、
８３ マッチングメモリ、８４ パイプライン、８５
乗算器、８６，８７ 加算器、８８，８９ データ線、
９１ Ｉ／Ｏユニット、９２出力データバス、９３ 出
力用Ｉ／Ｏユニット、９４ 出力データバス、９５デー
タ出力制御部、９６ シリアルデータバス、９７ ポス
ト処理ユニット、９８ 画像出力データバス、９９ デ
ィスプレイ、１０１ ネットワーク、１０４ 行方向計
算情報バス、１０５ 列方向計算情報バス、１０６ 内
部計算情報バス、１０７ 出力情報加工部、１０８ 出
力情報バス、１０９ 出力加工情報バス、１２０ 座標
変換ユニット、１２５ 境界上の格子点、１２６内部の
格子点、１３７ 仮想格子点、１８０ 収束判定ユニッ
ト、１８１ 収束フラグ情報バス、１８２ 収束情報バ
ス、１８３ 収束判定部、１８４ 内部情報フラグバ
ス、１８５ 内部計算情報バス、１８６ 終了情報バ
ス、２０５ 収束判定ビット用レジスタ、２０６ 収束
判定ビット線、２０８ 収束情報信号線、２０９Ｎチャ
ネルＭＯＳトランジスタ、２１０ 抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古藤 悟 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 坪田 浩乃 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小守 伸史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中島 伸治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 寺田 浩詔 大阪府吹田市山田西三丁目52番千里一条池 Ｂ−803 (72)発明者 岩田 誠 大阪府高槻市日吉台一番町３−16 (72)発明者 山口 克人 兵庫県西宮市上之町22−14 (72)発明者 大西 潤治 大阪府吹田市山田西３−52 Ａ202 (72)発明者 近藤 明 兵庫県川西市萩原３−１−12 Ｆターム(参考） 5B045 AA07 GG12 5B056 AA04 BB03 HH00

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数の要素プロセッサと、互いに隣接す
    る前記要素プロセッサ間を繋ぐ複数のデータバスとを備
    え、所定の方程式で記述できる場の支配方程式を求解す
    る際に用いる格子状に離散化された計算空間を複数の領
    域に分割し、前記複数の領域のそれぞれごとに前記要素
    プロセッサを割り当てて、並列的にかつ反復的に演算を
    行わせる情報処理装置であって、 一の前記要素プロセッサは、反復的な演算の過程におい
    て、隣接する他の前記要素プロセッサにおける演算の過
    程に拘わらず、互いに隣接する前記領域同士の境界部分
    の格子点のデータを更新し、 前記他の要素プロセッサは、前記一の要素プロセッサに
    係る前記境界部分の前記格子点の前記データが前記一の
    要素プロセッサによって更新されたか否かに拘わらず、
    前記一の要素プロセッサに係る前記境界部分の前記格子
    点の前記データを前記データバスを介して参照しつつ、
    反復的な演算を行い、 前記要素プロセッサは、演算を実行するプロセッシング
    ユニット及び演算に関する各種データを記憶するための
    データメモリを有し、 前記一の要素プロセッサは、前記境界部分の前記格子点
    の前記データを自己の前記データメモリに書き込み、 前記他の要素プロセッサは、前記一の要素プロセッサの
    前記データメモリに記憶されている前記境界部分の前記
    格子点の前記データを参照し、 前記プロセッシングユニットは、前記格子点の全てに対
    し前記格子点の存在する位置が前記場の中の計算領域の
    内部か、あるいは前記計算領域内の物体の内部か外部か
    を示す内点ビット及び外点ビットを、さらに前記計算領
    域境界に位置する前記格子点に対して境界条件の情報を
    与える境界条件ビットを、前記要素プロセッサの前記デ
    ータメモリにロードしておき、前記内点ビット、前記外
    点ビット及び前記境界条件ビットに従ってデータフロー
    グラフの処理を変更することができる同一の布線論理に
    従ったハードウェア回路をさらに備える、情報処理装
    置。
  2. 【請求項２】 複数の要素プロセッサと、互いに隣接す
    る前記要素プロセッサ間を繋ぐ複数のデータバスとを備
    え、所定の方程式で記述できる場の支配方程式を求解す
    る際に用いる格子状に離散化された計算空間を複数の領
    域に分割し、前記複数の領域のそれぞれごとに前記要素
    プロセッサを割り当てて、並列的にかつ反復的に演算を
    行わせる情報処理装置であって、 一の前記要素プロセッサは、反復的な演算の過程におい
    て、隣接する他の前記要素プロセッサにおける演算の過
    程に拘わらず、互いに隣接する前記領域同士の境界部分
    の格子点のデータを更新し、 前記他の要素プロセッサは、前記一の要素プロセッサに
    係る前記境界部分の前記格子点の前記データが前記一の
    要素プロセッサによって更新されたか否かに拘わらず、
    前記一の要素プロセッサに係る前記境界部分の前記格子
    点の前記データを前記データバスを介して参照しつつ、
    反復的な演算を行い、 前記要素プロセッサは、演算を実行するプロセッシング
    ユニット及び演算に関する各種データを記憶するための
    データメモリを有し、 前記一の要素プロセッサは、前記境界部分の前記格子点
    の前記データを自己の前記データメモリに書き込み、 前記他の要素プロセッサは、前記一の要素プロセッサの
    前記データメモリに記憶されている前記境界部分の前記
    格子点の前記データを参照し、 隣接する前記要素プロセッサ同士を結合した細ノード結
    合と、一つ以上の前記要素プロセッサを飛び越して前記
    要素プロセッサ同士を粗ノード結合コネクションで結合
    した粗ノード結合とを有することを特徴とする、情報処
    理装置。
  3. 【請求項３】 複数の要素プロセッサと、互いに隣接す
    る前記要素プロセッサ間を繋ぐ複数のデータバスとを備
    え、所定の方程式で記述できる場の支配方程式を求解す
    る際に用いる格子状に離散化された計算空間を複数の領
    域に分割し、前記複数の領域のそれぞれごとに前記要素
    プロセッサを割り当てて、並列的にかつ反復的に演算を
    行わせる情報処理装置を用いた計算方法であって、 （ａ）一の前記要素プロセッサが、反復的な演算の過程
    において、隣接する他の前記要素プロセッサにおける演
    算の過程に拘わらず、互いに隣接する前記領域同士の境
    界部分の格子点のデータを更新する工程と、 （ｂ）前記他の要素プロセッサが、前記一の要素プロセ
    ッサに係る前記境界部分の前記格子点の前記データが前
    記一の要素プロセッサによって更新されたか否かに拘わ
    らず、前記一の要素プロセッサに係る前記境界部分の前
    記格子点の前記データを前記データバスを介して参照し
    つつ、反復的な演算を行う工程とを備え、 前記所定の方程式は、微分方程式を含み、 非同期に、かつ独立に前記要素プロセッサを動作させて
    前記微分方程式の解を差分法を用いて得ることを特徴と
    する、情報処理装置における計算方法。
  4. 【請求項４】 複数の要素プロセッサと、互いに隣接す
    る前記要素プロセッサ間を繋ぐ複数のデータバスとを備
    え、所定の方程式で記述できる場の支配方程式を求解す
    る際に用いる格子状に離散化された計算空間を複数の領
    域に分割し、前記複数の領域のそれぞれごとに前記要素
    プロセッサを割り当てて、並列的にかつ反復的に演算を
    行わせる情報処理装置を用いた計算方法であって、 （ａ）一の前記要素プロセッサが、反復的な演算の過程
    において、隣接する他の前記要素プロセッサにおける演
    算の過程に拘わらず、互いに隣接する前記領域同士の境
    界部分の格子点のデータを更新する工程と、 （ｂ）前記他の要素プロセッサが、前記一の要素プロセ
    ッサに係る前記境界部分の前記格子点の前記データが前
    記一の要素プロセッサによって更新されたか否かに拘わ
    らず、前記一の要素プロセッサに係る前記境界部分の前
    記格子点の前記データを前記データバスを介して参照し
    つつ、反復的な演算を行う工程とを備え、 前記要素プロセッサは、演算を実行するプロセッシング
    ユニット及び演算に関する各種データを記憶するための
    データメモリを有し、 前記工程（ａ）において、前記一の要素プロセッサは、
    前記境界部分の前記格子点の前記データを自己の前記デ
    ータメモリに書き込み、 前記工程（ｂ）において、前記他の要素プロセッサは、
    前記一の要素プロセッサの前記データメモリに記憶され
    ている前記境界部分の前記格子点の前記データを参照
    し、 前記格子点の全てに対し前記格子点の存在する位置が前
    記場の中の計算領域の内部か外部か、あるいは前記計算
    領域内の物体の内部か外部かを示す内点ビット及び外点
    ビットを、さらに前記計算領域境界に位置する前記格子
    点に対して境界条件の情報を与える境界条件ビットを、
    前記要素プロセッサの前記データメモリ上に予め与えて
    おき、前記要素プロセッサには前記内点ビット、前記外
    点ビット及び前記境界条件ビットにより処理を変更する
    ことができる同一の計算プログラムを用いて前記プロセ
    ッシングユニットが演算を行うことを特徴とする、情報
    処理装置における計算方法。
  5. 【請求項５】 複数の要素プロセッサと、互いに隣接す
    る前記要素プロセッサ間を繋ぐ複数のデータバスとを備
    え、所定の方程式で記述できる場の支配方程式を求解す
    る際に用いる格子状に離散化された計算空間を複数の領
    域に分割し、前記複数の領域のそれぞれごとに前記要素
    プロセッサを割り当てて、並列的にかつ反復的に演算を
    行わせる情報処理装置を用いた計算方法であって、 （ａ）一の前記要素プロセッサが、反復的な演算の過程
    において、隣接する他の前記要素プロセッサにおける演
    算の過程に拘わらず、互いに隣接する前記領域同士の境
    界部分の格子点のデータを更新する工程と、 （ｂ）前記他の要素プロセッサが、前記一の要素プロセ
    ッサに係る前記境界部分の前記格子点の前記データが前
    記一の要素プロセッサによって更新されたか否かに拘わ
    らず、前記一の要素プロセッサに係る前記境界部分の前
    記格子点の前記データを前記データバスを介して参照し
    つつ、反復的な演算を行う工程とを備え、 前記要素プロセッサは、演算を実行するプロセッシング
    ユニット及び演算に関する各種データを記憶するための
    データメモリを有し、 前記工程（ａ）において、前記一の要素プロセッサは、
    前記境界部分の前記格子点の前記データを自己の前記デ
    ータメモリに書き込み、 前記工程（ｂ）において、前記他の要素プロセッサは、
    前記一の要素プロセッサの前記データメモリに記憶され
    ている前記境界部分の前記格子点の前記データを参照
    し、 前記プロセッシングユニットは、前記格子点の全てに対
    し前記格子点の存在する位置が前記場の中の計算領域の
    内部か、あるいは前記計算領域内の物体の内部か外部か
    を示す内点ビット及び外点ビットを、さらに前記計算領
    域境界に位置する前記格子点に対して境界条件の情報を
    与える境界条件ビットを、前記要素プロセッサの前記デ
    ータメモリにロードしておき、前記内点ビット、前記外
    点ビット及び前記境界条件ビットに従ってデータフロー
    グラフの処理を変更することができる同一の布線論理に
    従ったハードウェア回路をさらに備える前記情報処理装
    置を用いる、情報処理装置における計算方法。
  6. 【請求項６】 複数の要素プロセッサと、互いに隣接す
    る前記要素プロセッサ間を繋ぐ複数のデータバスとを備
    え、所定の方程式で記述できる場の支配方程式を求解す
    る際に用いる格子状に離散化された計算空間を複数の領
    域に分割し、前記複数の領域のそれぞれごとに前記要素
    プロセッサを割り当てて、並列的にかつ反復的に演算を
    行わせる情報処理装置を用いた計算方法であって、 （ａ）一の前記要素プロセッサが、反復的な演算の過程
    において、隣接する他の前記要素プロセッサにおける演
    算の過程に拘わらず、互いに隣接する前記領域同士の境
    界部分の格子点のデータを更新する工程と、 （ｂ）前記他の要素プロセッサが、前記一の要素プロセ
    ッサに係る前記境界部分の前記格子点の前記データが前
    記一の要素プロセッサによって更新されたか否かに拘わ
    らず、前記一の要素プロセッサに係る前記境界部分の前
    記格子点の前記データを前記データバスを介して参照し
    つつ、反復的な演算を行う工程とを備え、 前記要素プロセッサは、演算を実行するプロセッシング
    ユニット及び演算に関する各種データを記憶するための
    データメモリを有し、 前記工程（ａ）において、前記一の要素プロセッサは、
    前記境界部分の前記格子点の前記データを自己の前記デ
    ータメモリに書き込み、 前記工程（ｂ）において、前記他の要素プロセッサは、
    前記一の要素プロセッサの前記データメモリに記憶され
    ている前記境界部分の前記格子点の前記データを参照
    し、 計算対象となる前記格子点が隣接する前記領域との境界
    上にあるため、前記場の支配方程式を解くための通信回
    数が少ない前記格子点についてもダミーの通信を行うこ
    とにより全ての前記格子点での通信回数を平準化するこ
    とを特徴とする、情報処理装置における計算方法。
  7. 【請求項７】 複数の要素プロセッサと、互いに隣接す
    る前記要素プロセッサ間を繋ぐ複数のデータバスとを備
    え、所定の方程式で記述できる場の支配方程式を求解す
    る際に用いる格子状に離散化された計算空間を複数の領
    域に分割し、前記複数の領域のそれぞれごとに前記要素
    プロセッサを割り当てて、並列的にかつ反復的に演算を
    行わせる情報処理装置を用いた計算方法であって、 （ａ）一の前記要素プロセッサが、反復的な演算の過程
    において、隣接する他の前記要素プロセッサにおける演
    算の過程に拘わらず、互いに隣接する前記領域同士の境
    界部分の格子点のデータを更新する工程と、 （ｂ）前記他の要素プロセッサが、前記一の要素プロセ
    ッサに係る前記境界部分の前記格子点の前記データが前
    記一の要素プロセッサによって更新されたか否かに拘わ
    らず、前記一の要素プロセッサに係る前記境界部分の前
    記格子点の前記データを前記データバスを介して参照し
    つつ、反復的な演算を行う工程とを備え、 前記要素プロセッサは、演算を実行するプロセッシング
    ユニット及び演算に関する各種データを記憶するための
    データメモリを有し、 前記工程（ａ）において、前記一の要素プロセッサは、
    前記境界部分の前記格子点の前記データを自己の前記デ
    ータメモリに書き込み、 前記工程（ｂ）において、前記他の要素プロセッサは、
    前記一の要素プロセッサの前記データメモリに記憶され
    ている前記境界部分の前記格子点の前記データを参照
    し、 計算対象となる前記格子点が隣接する前記領域との境界
    上にあるため、前記場の支配方程式を解くための演算回
    数が少ない前記格子点についてもダミーの演算を行うこ
    とにより全ての前記格子点での演算回数を平準化するこ
    とを特徴とする、情報処理装置における計算方法。
  8. 【請求項８】 複数の要素プロセッサと、互いに隣接す
    る前記要素プロセッサ間を繋ぐ複数のデータバスとを備
    え、所定の方程式で記述できる場の支配方程式を求解す
    る際に用いる格子状に離散化された計算空間を複数の領
    域に分割し、前記複数の領域のそれぞれごとに前記要素
    プロセッサを割り当てて、並列的にかつ反復的に演算を
    行わせる情報処理装置を用いた計算方法であって、 （ａ）一の前記要素プロセッサが、反復的な演算の過程
    において、隣接する他の前記要素プロセッサにおける演
    算の過程に拘わらず、互いに隣接する前記領域同士の境
    界部分の格子点のデータを更新する工程と、 （ｂ）前記他の要素プロセッサが、前記一の要素プロセ
    ッサに係る前記境界部分の前記格子点の前記データが前
    記一の要素プロセッサによって更新されたか否かに拘わ
    らず、前記一の要素プロセッサに係る前記境界部分の前
    記格子点の前記データを前記データバスを介して参照し
    つつ、反復的な演算を行う工程とを備え、 前記要素プロセッサは、演算を実行するプロセッシング
    ユニット及び演算に関する各種データを記憶するための
    データメモリを有し、 前記工程（ａ）において、前記一の要素プロセッサは、
    前記境界部分の前記格子点の前記データを自己の前記デ
    ータメモリに書き込み、 前記工程（ｂ）において、前記他の要素プロセッサは、
    前記一の要素プロセッサの前記データメモリに記憶され
    ている前記境界部分の前記格子点の前記データを参照
    し、 隣接する前記格子点が異なる前記要素プロセッサにまた
    がって割り当てられた場合、双方の前記要素プロセッサ
    で互いに相手方へ送信するためにデータを時系列的に２
    組もち、これらの格子点に対するデータが更新された場
    合、更新されたデータが時系列的に前の組のデータと比
    較して所定値以下の変位ならば相手方のデータの書換え
    をしないことを特徴とする、情報処理装置における計算
    方法。
  9. 【請求項９】 複数の要素プロセッサと、互いに隣接す
    る前記要素プロセッサ間を繋ぐ複数のデータバスとを備
    え、所定の方程式で記述できる場の支配方程式を求解す
    る際に用いる格子状に離散化された計算空間を複数の領
    域に分割し、前記複数の領域のそれぞれごとに前記要素
    プロセッサを割り当てて、並列的にかつ反復的に演算を
    行わせる情報処理装置を用いた計算方法であって、 （ａ）一の前記要素プロセッサが、反復的な演算の過程
    において、隣接する他の前記要素プロセッサにおける演
    算の過程に拘わらず、互いに隣接する前記領域同士の境
    界部分の格子点のデータを更新する工程と、 （ｂ）前記他の要素プロセッサが、前記一の要素プロセ
    ッサに係る前記境界部分の前記格子点の前記データが前
    記一の要素プロセッサによって更新されたか否かに拘わ
    らず、前記一の要素プロセッサに係る前記境界部分の前
    記格子点の前記データを前記データバスを介して参照し
    つつ、反復的な演算を行う工程とを備え、 前記要素プロセッサは、演算を実行するプロセッシング
    ユニット及び演算に関する各種データを記憶するための
    データメモリを有し、 前記工程（ａ）において、前記一の要素プロセッサは、
    前記境界部分の前記格子点の前記データを自己の前記デ
    ータメモリに書き込み、 前記工程（ｂ）において、前記他の要素プロセッサは、
    前記一の要素プロセッサの前記データメモリに記憶され
    ている前記境界部分の前記格子点の前記データを参照
    し、 隣接する前記要素プロセッサ同士を結合した細ノード結
    合と、一つ以上の前記要素プロセッサを飛び越して前記
    要素プロセッサ同士を粗ノード結合コネクションで結合
    した粗ノード結合とを有する前記情報処理装置を用いる
    ことを特徴とする、情報処理装置における計算方法。
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