JP2002032018A - データ暗号化標準アルゴリズムを利用した暗号化装置 - Google Patents

データ暗号化標準アルゴリズムを利用した暗号化装置

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JP2002032018A
JP2002032018A JP2001177629A JP2001177629A JP2002032018A JP 2002032018 A JP2002032018 A JP 2002032018A JP 2001177629 A JP2001177629 A JP 2001177629A JP 2001177629 A JP2001177629 A JP 2001177629A JP 2002032018 A JP2002032018 A JP 2002032018A
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永 原 林
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Abstract

(57)【要約】 【課題】 速度が速く、面積小さく、電力消費量が少な
いデータ暗号化標準アルゴリズムを利用した暗号化装置
を提供すること。 【解決手段】 平文ブロックをバイト単位で受信し、第
1クロックをトリガとして、第1及び第2の32ビットの平
文ブロックを出力する入力バッファリング手段と、時分
割暗号化関数を利用して第1クロック及び第2クロックを
トリガとして、第1及び第2の32ビットの平文ブロックを
暗号化して第1及び第2の32ビット暗号文ブロックを生成
する暗号化手段と、第2クロックをトリガとして、第1及
び第2の32ビット暗号文ブロックを受信し、第1及び第2
暗号文ブロックをバイト単位で出力する出力バッファリ
ング手段とを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、暗号化装置に関
し、特に、データ暗号化標準アルゴリズムを利用した暗
号化装置に関する。
【０００２】
【従来の技術】一般に、データ暗号化標準(Data Encry
ption Standard、以下、DESと記す)アルゴリズムは、
最も広く用いられている暗号化方式であり、ネットワー
クを利用する通信の普及に伴って、ますます重要になっ
てきている。特に、保安インターネット、遠隔接近サー
バ、ケーブルモデム、衛星用モデムなどの分野で多く利
用されている。
【０００３】DESは、基本的に64ビットブロックの入力
及び出力を有する64ビットブロック暗号であり、64ビッ
トのキーブロックの中、56ビットが暗号化及び復号化に
用いられ、残りの8ビットが、パリティ検査用に用いら
れる。すなわち、64ビットの暗号化される前の情報（以
下、平文と記す)ブロックと56ビットのキー(Key)を入力
として、64ビットの暗号文ブロックを出力する暗号化方
式である。
【０００４】図1は、従来のDES暗号化アルゴリズムを説
明するためのブロック図である。図1に示されているよ
うに、従来のDES暗号化アルゴリズムは、まず64ビット
の平文ブロックを初期置換(IP:Initial Permutation)
により置換を行う初期置換部110と、次に前記置換部110
の64ビットのブロックを２つの32ビットブロックに分け
て左側変数Liと右側変数Riに格納し、暗号化演算部ｆで
行われる16ラウンドの積変形と左側変数Liと右側変数Ri
とを毎ラウンドごとに交換して、16ラウンドのブロック
変形を行う基本演算部120と、16ラウンドに亘る変形が
終了した後、逆初期置換(IP-1)を経て暗号化された暗号
文を出力する逆初期置換部130とを備えている。
【０００５】前記基本演算部120における積変形は、前
記初期置換部110で分けられた32ビットのブロックの
中、右側変数Riに格納されたデータを、キースケジュー
ラによって生成された補助キー(Subkey)Kiと共に受け取
って、暗号化演算を行う暗号化演算部(f)121と、前記暗
号化関数fによる演算結果を左側変数Liと共に排他的論
理和する排他的論理和演算部122とから構成されてい
る。
【０００６】前記排他的論理和演算部122の32ビットの
データは、右側変数Ri+1に格納され、前記右側変数Riに
格納された32ビットのデータは、次のラウンドの左側変
数Li +1に交換されて格納される。このような1ラウンド
の演算が16ラウンド繰り返される。
【０００７】初期置換部110を経た64ビットの平文ブロ
ックを２つに分けて、左側レジスタL 0と右側レジスタR0
に入力するとした場合、16回の各ラウンドの演算は、次
の数式1と数式2で表される。
【０００８】
【数1】
【０００９】
【数2】
【００１０】図2は、補助キーを発生するキースケジュ
ーラを説明するためのブロック図である。図2に示され
ているように、キースケジューラでは、56ビットのキー
を取り込んで、置換する置換選択部(PC1:Permutation
Choice 1)200と、前記置換選択部200によって置換され
た56ビットのブロックを28ビットの２つのブロックに分
けて変数C0とD0とに格納し、変数CiとDiとに(i=0、
1、...、15)格納された値を、各々左に１または２桁ず
つシフトする第1及び第2シフト部220、230と、前記第1
及び第2シフト部からシフトされた28ビットの２つのブ
ロックを次のラウンドの変数Ci+1とDi+1とに格納し、変
数CiとDiとに(i=1、2、...、16)格納された28ビットの
ブロックを、第2置換選択部(PC2:Permutation Choice
2)240に出力し48ビットの補助キーKiを出力する、16
ラウンドのシフト及び置換が行われる。
【００１１】16ラウンドの間、CiとDiは28桁数だけシフ
トされて、C0とC16、D0とD16は互いに同じデータとな
る。
【００１２】図3は、一般的なDESコア構造における暗号
化演算部、キースケジューラおよびS-Box置換部の詳細
を示すブロック図である。図3に示されているように、D
ESコアは、32ビットのテキストブロックが格納されてい
る右側レジスタR(i-1)から32ビットのデータを受け取
り、48ビットのデータに拡張置換する拡張置換部310
と、前記拡張置換部の48ビットのデータを受け取り、キ
ースケジューラからの補助キーKiを取り込んで排他的論
理和演算を行う排他的論理和演算部320と、前記排他的
論理和演算部320からの48ビットのデータを32ビットの
データに置換するS-Box置換部330と、前記S-Box置換部3
30の32ビットのデータを置換するP-Box置換部340と、前
記P-Box置換部の32ビットのデータと左側レジスタL
(i-1)に格納されている32ビットのデータを受け取って
排他的論理和する排他的論理和演算部350とを備えてい
る。
【００１３】キースケジューラは、置換選択部(PC1)360
から56ビットのキーを取り込み、28ビットの２つのブロ
ックに分けて各々左に１または２桁ずつシフトするシフ
ト部370、380と、前記28ビットの２つのブロックを受け
取って、48ビットの補助キーを生成する第2置換選択部
(PC2)390とを備えている。
【００１４】具体的に、前記S-Box置換部は、48ビット
のデータを受け取って、32ビットのデータを生成する8
個のS-Boxから構成されている。すなわち、48ビットの
データは、8個の6ビットデータに分割されて、8個のS-B
oxに入力される。この8個のS-Boxは、8個のデータを出
力することによって、48ビットを32ビットに減らす。S-
Box置換部330が、テーブルルックアップ方式に置き換え
られる場合には、プログラム可能な論理アレイ(PLA)やR
OMのような記憶装置を必要とする。6ビットの入力に対
して4ビットのデータを出力するので、各S-Boxは、64
× 4の記憶容量が必要であり、全体的に8個のS-Boxから
構成されているので、8 × 64 × 4の記憶装置が必要で
ある。したがって、チップ全体に占める記憶装置の面積
が相対的に大きい。
【００１５】一般に、与えられたキーに対して暗号化を
要するデータが数多くある場合が多い。この場合、パイ
プラインを使用することにより、暗号化する性能を高め
ることができる。DES構造で用いられるパイプライン
は、適用されるレベルに応じて、マイクロパイプライン
とマクロパイプラインとの２つの種類に区分できる。
【００１６】マイクロパイプラインは、DESコア自体に
おける16ラウンドの繰り返し演算をパイプライン化する
ものであって、最大16段階まで可能である。M段階パイ
プラインを使用すれば、M個の平文データを同時に暗号
化できるので、処理能力比がM倍に増加する。しかし、
この場合、M個の基本演算部で演算が同時に実行される
ので、データのコンテンション問題を回避するために
は、M個のS-Box置換部が必要となる。したがって、S-Bo
x置換部の増加による面積の増加と、M値に関係なく、M
段階パイプラインは常に16クロックサイクルのレイテン
シィを有するという問題点が発生する。
【００１７】図4は、一般的な3段階のマクロパイプライ
ン構造を持つDES構造における動作順序を示すブロック
図である。図4に示されているように、3段階マクロパイ
プライン構造を持つDES構造においては、先入れ先出し
(FIFO)方式で入力される64ビットのデータを、各々8個
の入力バッファレジスタ(Input Buffer Register、以
下IBRと記す)に対して順番に格納する第1段階と、前記I
BRに格納されている64ビットの平文ブロックを受け取
り、DESコアを介して暗号化演算を行い64ビットの暗号
文を出力する第2段階と、前記DESコアから64ビットの暗
号文を受け取り、先入れ先出し(FIFO)方式で、出力する
8個の出力バッファレジスタ(Output BufferRegister、
以下、OBRと記す)に格納する第3段階からなる。
【００１８】マクロパイプラインの周期は、入力及び出
力過程で要する時間とDES演算時間の中、最大値で決定
され、これらの時間が同一である場合に最も大きな効果
が得られる。
【００１９】DESコアに入力されるデータの速度は、DES
コアよりもDESコア外部の全体システム側面で決定され
る。ネットワークに用いられるDESの場合、変調器及び
復調器の最大伝送速度及び外部ホストマイクロプロセッ
サの速度などを考慮して決められる。一般に、DESに入
出力される速度は遅い。また、DESコア外部のシステム
におけるデータは、大部分がバイト(8ビット)単位で移
動する。一方、DESコアでは、64ビットの入力データを6
4ビットに暗号化して出力するために、8個の入力バイト
を集めてDESコアに伝達する入力バッファレジスタ(IBR)
と、64ビットのDES出力をバイト単位で伝達するための
出力バッファレジスタ(OBR)とを使用して、8クロックサ
イクルの間データフォーマットを行う必要がある。
【００２０】上述のように、従来のマイクロパイプライ
ン構造とマクロパイプライン構造については、面積が大
きく、DESに入出力される速度が遅いという問題点があ
る。
【００２１】
【発明が解決しようとする課題】本発明は、速度が速
く、チップの面積が小さく、電力の消費が少ない暗号化
装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明の暗号化装置は、
データ暗号化標準アルゴリズムを利用した暗号化装置に
おいて、平文ブロックをバイト単位で受信し、第1クロ
ックをトリガとして、第1及び第2の32ビット平文ブロッ
クを出力する入力バッファリング手段と、前記第1クロ
ック及び第2クロックをトリガとして、前記第1及び第2
の32ビット平文ブロックの時分割暗号化演算を行い、第
1及び第2の32ビット暗号文ブロックを生成する暗号化手
段と、前記第2クロックをトリガとして、前記第1及び第
2の32ビット暗号文ブロックを受信し、前記第1及び第2
暗号文ブロックをバイト単位で出力する出力バッファリ
ング手段とを備えていることを特徴とする。
【００２３】
【発明の実施の形態】以下、本発明の属する技術分野に
おける通常の知識を有するものが、本発明に係る技術的
思想を容易に実施することができるように、本発明に係
る好ましい実施の形態を基に、本発明に係る暗号化装置
を詳細に説明する。
【００２４】図5Aは、一般的なDESコア構造を示すブロ
ック図、図5Bは、仮想の2段階マイクロパイプライン構
造を持つDESコア構造を示すブロック図である。
【００２５】図5Aに示されているように、一般的なDES
コア構造においては、初期置換を経た32ビットの２つの
平文ブロックL0とR0とが、同じクロックによりレジスタ
に格納され、R0の暗号化演算が行われ、この結果とL0と
の排他的論理和演算を行う積変形と、各ラウンドで左側
レジスタと右側レジスタとを交換して格納するブロック
変形が行われる。しかし、該当するレジスタへの入力過
程で、常に16サイクルを要するという問題点がある。こ
こで、前記の数式1を数式2に代入すると、数式3として
表される。
【００２６】
【数3】
【００２７】図5Bに示したように、2段階マイクロパイ
プライン構造を持つDESコアは、32ビットの初期データR
0とキースケジューラで生成された補助キーKAを取り込
み、暗号化演算部550において暗号化関数(fA)により暗
号化演算を行い、この結果と初期データL0との排他的論
理和演算を行い、この演算結果R1を右側レジスタ(B0)51
0に格納する第1段階と、右側レジスタに格納された32ビ
ットのデータR1とキースケジューラで生成された補助キ
ーKBを取り込んで暗号化演算部520において暗号化関数
(fB)により暗号化演算を行い、この結果と初期データR0
との排他的論理和演算を行い、この演算結果R2を左側レ
ジスタ(A0)540に格納する第2段階とを含んで構成されて
いる。
【００２８】また、2段階マイクロパイプライン構造を
持つDESコアは、前記の数式3により暗号化演算を行い、
相互に反転されたクロックを使用してデータを格納する
ために、１つのレジスタに格納された値を維持する１周
期の中間に、他のレジスタに新しい値を格納する。した
がって、１週期の間、１つのレジスタでは１つの値が維
持され、他のレジスタでは相互に異なる値が半周期ずつ
アクセスされる。順列Ri(i=1、2、...、16)値が２つの
レジスタに交互に格納されると、全ての隣接したRi値に
対して半周期の間アクセスできる。前記の数式3におい
て、新しく計算されるRi値を交互に２つのレジスタに格
納する場合には、その前に計算されたRi -1とRi-2値に対
して２つのレジスタで半周期の間アクセスすることがで
きるので、この半周期の間に暗号化演算が行われれば良
い。すなわち、１週期の間２つの暗号化演算が半周期ず
つ時分割されて行われ、時分割される２つの暗号化演算
は、１個のS-Box置換部を使用することによって実現で
きる。
【００２９】すなわち、前記の図5Bは、反転されたクロ
ックを使用する２つのレジスタと時分割された暗号化演
算で構成されたマイクロパイプラインを示している。こ
のマイクロパイプラインは、２つの平文入力データを同
時に暗号化するのではなく、１つの平文入力データを暗
号化する際に、必要とするクロック数を減らして、電力
消費を少なくする効果がある仮想の2段階マイクロパイ
プラインである。そして、１個のS-Box置換部を利用し
て、２つの暗号化演算を行うことができる時分割暗号化
演算部を実現することによって、チップの面積を小さく
することができるので、このマイクロパイプラインが集
積化された際、その大きさは、図5Aに示したDES構造の
場合とほぼ同じ大きさとなる。
【００３０】図6は、本発明に係る暗号化装置に用いら
れるマクロパイプラインとマイクロパイプライン構造を
利用したDES構造を示すブロック図である。図6に示され
ているように、本発明に係る暗号化装置に用いられるDE
S構造は、64ビットの入力データを8個に分割して、順に
8ビットずつ受け取り、第1クロック(CLK1)をトリガとし
て、左側入力バッファレジスタ(IBR(L))610と右側入力
バッファレジスタ(IBR(R))620とに、各々32ビットの入
力データを収集して格納する第1段階と、前記左側入力
バッファレジスタと前記右側入力バッファレジスタとか
ら各々の32ビットのデータブロックとを、第1暗号化関
数と第2暗号化関数とに交互に入力して8ラウンドの暗号
化演算を行う第2段階と、前記2段階からの32ビットのデ
ータを、左側出力バッファレジスタ(OBR(L))640と右側
出力バッファレジスタ(OBR(R))650とを介して、各々8ビ
ットずつ分配して出力する第3段階とを含んで構成され
ている。
【００３１】具体的には、前記第2段階は、左側入力バ
ッファレジスタ(IBR(L))610に格納されている32ビット
のデータをAiとし、キースケジューラから生成された補
助キーKAを取り込んで、暗号化演算部部634において暗
号化関数fAにより暗号化演算を行い、この演算結果と、
前記右側入力バッファレジスタ(IBR(R))620に格納され
ている32ビットのデータBiとの排他的論理和演算を排他
的論理和演算部635で行い、第2クロック(〜CLK1)をトリ
ガとして、演算結果を右側レジスタ(B0)636に格納する
段階と、右側入力バッファレジスタ(IBR(R))620に格納
されている32ビットのデータBiとキースケジューラで生
成された補助キーKBを取り込んで暗号化演算部631にお
いて暗号化関数部fBにより暗号化演算を行い、この演算
結果と、前記左側入力バッファレジスタ(IBR(L))610に
格納されている32ビットのデータAiとの排他的論理和演
算を排他的論理和演算部632で行い、第1クロック(CLK1)
をトリガとして、演算結果を左側レジスタ(A0)633に格
納する段階とを含んで構成されている。
【００３２】DESコアの入力と出力は、64ビットである
のに対し、DES外部システムにおけるデータは、一般に8
ビットずつ入出力されるので、8つの8ビットのデータを
収集する入力過程(第1段階)に、64ビットの入力バッフ
ァレジスタIBRと64ビットの出力を8ビットずつ分配する
出力過程(第3段階)に64ビットの出力バッファレジスタO
BRを使用して入力過程、DES演算過程(第2段階)、出力過
程の3段階マクロパイプラインで低速の入出力過程のレ
イテンシィを隠すことができる。
【００３３】また、図5Aに示した一般的なDESコア構造
においては、RiとLi値を16回計算し、２つのレジスタに
各々を格納して暗号化を行うのに対し、図6に示した本
発明に用いるＤＥＳコア構造では、16個のRi値のみを計
算して交互にレジスタに格納するので、各レジスタには
8個のRi値のみを格納して、8ラウンドの繰り返しだけで
暗号化を行うことができる。レジスタA0への入力データ
は、下記数式４または下記数式５によるか、の演算結果
であり、レジスタA0の出力は、下記数式６の演算に用い
られるか、レジスタOBR(L)に格納され。
【００３４】
【数４】
【００３５】同様に、レジスタB0の入力は、下記数式７
であるか、下記数式８の演算結果であり、レジスタB0の
出力は、下記数式９の演算に用いられるか、レジスタOB
R(R)に格納される。
【００３６】
【数５】
【００３７】図7は、本発明に係る暗号化装置に用いら
れる時分割暗号化演算部を示すブロック図である。図7
に示されているように、時分割暗号化演算部は、32ビッ
トのデータブロックAiを受け取って48ビットのデータに
拡張する第1拡張置換部710と、前記第1拡張置換部710の
48ビットのデータとキースケジューラで生成された補助
キーKAが入力される第1排他的論理和演算部730と、32ビ
ットのデータブロックBiを受け取って48ビットのデータ
に拡張する第2拡張置換部720と、前記第2拡張置換部720
の48ビットのデータとキースケジューラで生成された補
助キーKBが入力される第2排他的論理和演算部740と、前
記第1及び第2排他的論理和演算部730、740から48ビット
のデータを受け取って選択信号(Select)によりその中の
１つを選択するマルチプレクサ750と、前記マルチプレ
クサ750から48ビットのデータを受け取って格納し、32
ビットのデータに置換するS-Box置換部760と、前記S-Bo
x置換部760からの32ビットのデータを置換するP-Box置
換部770と、前記P-Box置換部770からの32ビットのデー
タを選択信号(Select)により２つの32ビットのデータ
fA、fBに分配するデマルチプレクサ780とを備える。
【００３８】選択信号(Select)によって動作するマルチ
プレクサ750とデマルチプレクサ780は、前記第1クロッ
ク(CLK1)の周期の前半部では、32ビットのデータfAを演
算して出力するようにし、前記第1クロック(CLK1)の周
期の後半部では、fBを演算して出力するようにする。す
なわち、時分割暗号化演算部は、第1クロック(CLK1)周
期の前半部で32ビットのデータAiと補助キーKAが入力さ
れる拡張置換部710、排他的論理和演算部730、S-Box置
換部760、そしてP-Box置換部770で構成され、暗号化関
数による演算を行ってfAに出力し、同様に、前記第1ク
ロック(CLK1)の周期の後半部で32ビットのデータBiと補
助キーKBを取り込んで暗号化関数による演算結果を32ビ
ットのデータとしてfBに出力する。拡張置換部710、720
とP-Box置換部770は、ワイヤーリングにより実現可能で
あり、S-Box置換部760は、ROMやプログラム可能な論理
アレイ(PLA)により具体化できる。１個のS-Box置換部を
使用して１週期の間に、２つの暗号化関数による演算を
行う本発明に係る暗号化装置では、チップの面積を小さ
くすることができる。
【００３９】図8は、本発明に係る暗号化装置に用いら
れる時分割暗号化演算部におけるキースケジューラの構
造を示すブロック図である。図8に示されているよう
に、キースケジューラは、56ビットのキーを取り込んで
置換する第1置換選択部(PC1)800と、前記第1置換選択部
800によって置換された56ビットのブロックを28ビット
の２つのブロックに分けて、第1クロック(CLK1)をトリ
ガとして、これらのブロックを格納する第1レジスタ
(CA)810及び第2レジスタ(DA)820と、前記第1レジスタ及
び第2レジスタの28ビットのキーブロックを各々左に２
桁、３桁または4桁ずつシフトする第1シフト部830及び
第2シフト部840と、前記第1レジスタ及び第2レジスタの
28ビットのキーブロックを受け取って48ビットの補助キ
ーKAを生成する第2置換選択部(PC2)850により8ラウンド
で動作する第1ユニットが構成され、第1ユニットと同様
の構成を有し、ただし第2クロック(〜CLK1)が入力され
る第2ユニットをさらに備えている。
【００４０】基本的な8ラウンドの中で、各ラウンドご
とに第1シフト部830及び第2シフト部840がシフトするビ
ット数が図8の図表に示されている。
【００４１】第1及び第2置換選択部(PC1、PC2)800、850
は、ワイヤーリングにより実現可能であり、２つのシフ
タ及びレジスタが使用される。しかし集積化された場
合、増加した56ビットのレジスタは、S-Box置換部の面
積に比べて非常に小さい。
【００４２】図9は、本発明に係る暗号化装置に用いら
れるマクロパイプラインとマイクロパイプライン構造が
使用されたDES構造における動作順序を示すタイミング
チャートである。
【００４３】図9は、本発明に係る暗号化装置に用いら
れるDES構造において、初期置換を経た非暗号化入力デ
ータ(y0、z0)、(a0、b0)、(c0、d0)を順に受け取って、
zi、bi、di、(i=1、2、...、16)を計算して(z16、
z15)、(b16、b15)、(d16、d15)を順に出力する過程の
中、非暗号化データa0とb0とからb1、b2、...、b16を計
算してb16とb15とを出力する過程を中心的に示す。a0と
b0とを初期置換IPを経た64ビットの非暗号化ブロックが
32ビットの２つのブロックに分けられたとする。すなわ
ち、a0=L0=R-1であり、b0=R0とする。また、DESコアが
計算した値をb1、b2、...、b16(bi=Ri)とする。biを計
算する前に、予めキースケジューラが適切な補助キーKi
を暗号化関数に入力するようにした場合、図９に示した
構造においてDESが演算される過程は次の通りである。
【００４４】まず、入力過程は、時間t0以前に8サイク
ルの間、バイト単位で入力されたデータをレジスタIBR
に収集する。そして時間[t0-t2]区間でレジスタIBR(L)
はb0を、レジスタIBR(R)はa0を維持する。同時に次の非
暗号化入力データc0とd0とを１バイトずつレジスタIBR
に収集する。したがって、8サイクル後である時間[t16-
t 18]で、レジスタIBRはc0とd0の値を維持する。
【００４５】出力過程については、レジスタOBRは、時
間t1でレジスタA0と、B0とでz16とz1 5の値をロードした
後、逆置換されたデータを時間t2で１バイトずつ8サイ
クルの間出力する。z16とz15の値は、レジスタOBRにお
いて時間[t1-t17]区間で維持され、時間t17で再びレジ
スタA0とB0の値(b16とb15)をロードした後、8サイクル
の間維持して、時間t18から再び逆置換された出力デー
タを１バイトずつ8サイクルの間出力する。
【００４６】DES演算過程では、時間[t0-t1]区間で、レ
ジスタIBRに格納された値a0とb0とをアクセス可能であ
り、時間[t0-t1]区間で補助キーK1をキースケジューラ
の出力KAから取り込めれば、時間[t0-t1]区間で暗号化
関数fAによる演算を行い、時間t1で、下記の数式１０に
より演算されたb1値をレジスタB0に格納することができ
る。
【００４７】また、時間[t1-t2]区間で、レジスタIBR
(L)からb0を、レジスタB0からb1をアクセスできるの
で、時間[t1-t2]区間で補助キーK2をキースケジューラ
の出力KBから取り込めれば、時間[t1-t2]区間で暗号化
関数fBによる演算を行い、時間t2で、下記の数式１１に
より演算されたb2値をレジスタA0に格納することができ
る。
【００４８】また、時間[t2-t3]区間で、レジスタA0か
らb2を、レジスタB0からb1をアクセスできるので、時間
[t2-t3]区間で、補助キーK3をキースケジューラの出力K
Bから取り込めれば、時間[t2-t3]区間で、暗号化関数fA
による演算して時間t3で、下記の数式１２により演算さ
れたb3値をレジスタB0に格納することができる。
【００４９】
【数６】
【００５０】このように、時間t0でb1値を計算し始めて
b2、b3、....、b15を計算して、該当レジスタに格納
し、8サイクル後の時間t16にb16をレジスタA0に格納す
ることによって、a0とb0とを入力データとしたDES演算
が終了する。同時に時間t16で、さらにc0とd0とを入力
データとしたDES演算を行う。
【００５１】補助キーKi(i=1、2、...、16)は、置換選
択部PC1を経た56ビットの初期キーを左側と右側の28ビ
ットに分けて、i値によって、1、2、4、6、8、10、12、
14、15、17、19、21、23、25、27、28(=0)ビット数だけ
左側にシフトさせた後、第2置換選択部PC2において置換
された48ビットの結果である。本発明では、暗号化関数
が時分割されて演算されるので、１週期の間に２つの暗
号化関数による演算を行い、補助キーを１周期の間に２
つ生成する必要がある。そのために、図8に示したよう
に、8ラウンドで動作する基本演算部２つを使用する。
基本演算部ユニット1は、第1クロック(CLK1)で駆動され
て、補助キーK1、K3、K5、K7、K9、K11、K13、K15を8ラ
ウンドの間生成し、基本演算部ユニット2は、第2クロッ
ク(〜CLK1)で駆動されて、K2、K4、K6、K8、K10、K12、
K14、K16を8ラウンドの間生成する。
【００５２】図10は、時分割暗号化演算におけるキース
ケジューラの動作順序を示すタイミングチャートであ
る。図10において、KAとKBは、時分割暗号化関数による
演算に必要な補助キーとアクセスされる時間区間を示し
ている。TSA及びTSBは、必要な補助キーを得るために、
PC1を経た初期キーが左側シフタによりシフトされた総
ビット数を示す。図10において、(CA、DA)及び(CB、DB)
は、この時、レジスタCAとDA及びCBとDBの出力を置換選
択部PC2に置換することによって得られる補助キーを示
す。SA及びSBは、TSA及びTSBとして表示されたシフトさ
れた総ビット数を得るために、各ラウンド(Pi、Qi)でシ
フトするビット数を示す。本発明において、補助キーが
生成される過程は以下の通りである。
【００５３】まず、第1ラウンド(P0、Q0)において、TSA
及びTSBは1と2として、該当するレジスタは、PC1を経た
初期キーが1ビットと2ビットずつ左側にシフトされた結
果を出力して、PC2を経ることによって補助キーK1とK2
を生成させることができる。
【００５４】第2ラウンド(P1、Q1)において、補助キーK
3とK4を生成するために、すなわち、TSA=4とTSB=6とす
るために、第1ラウンドで左側シフタは、該当するレジ
スタを3(=4-1)ビットと4(=6-2)ビットずつ左側にシフト
する。
【００５５】第3ラウンド(P2、Q2)において、補助キーK
5とK6を生成するために、すなわち、TSA=8とTSB=10とす
るために、第2ラウンドで左側シフタは、該当するレジ
スタを4(=8-4)ビットと4(=10-6)ビットずつ左側にシフ
トする。
【００５６】このように、各ラウンド(Pi、Qi)におい
て、該当するレジスタをSAまたはSBビットずつ左側にシ
フトして、第8ラウンド(P7、Q7)において、TSA=27とTSB
=28(=0)ビットだけ初期キーがシフトされる。次いで、
また第1ラウンドに戻るために、すなわち、TSA=1とTSB=
2とするために、SA=2及びSB=2とする必要がある。ただ
し、DES演算初期やシステムリセット後初期キーをレジ
スタCA及びDAに格納する場合には、SA=1である。
【００５７】図11は、従来の16ラウンドのDES構造と本
発明に係る暗号化装置に用いられる8ラウンドのDES構造
の性能を比較して示す図である。図11に示されているよ
うに、性能面で本発明に係る8ラウンドのDES構造の場合
は、従来の16ラウンドのDES構造の場合に比べて、2倍の
速さで暗号化できることが分かる。
【００５８】図12は、従来の16ラウンドのDES構造の場
合、電力消費量を増加させれば、入出力過程で駆動され
るクロックより2倍速いクロックで駆動させることが可
能であり、そのような条件下では、本発明のような性能
を得ることができることを示す図である。
【００５９】図12から明らかなように、8ラウンドで動
作する本発明に係るＤＥＳ構造の場合には、スイッチン
グによる電力消費を減らすことのできる。
【００６０】本発明の構造は、以下に述べるように拡張
することが可能である。図6に示した仮想の2段階のマイ
クロパイプライン構造をN個直列に連結して、仮想の2N
段階のマイクロパイプラインを実現することができる。
この拡張された構造は、時分割できない暗号化関数がN
個存在するので、N個のS-Box置換部を必要とするが、同
時にN個の非暗号化入力データを8ラウンドに暗号化でき
る。すなわち、処理能力比がN倍に増加する。
【００６１】図5Bに示した構造の場合にも、M個直列に
連結してM段階マイクロパイプラインを実現することが
できる。この拡張された構造は、M個のS-Box置換部を必
要とするが、同時にM個の非暗号化入力データを16ラウ
ンドに暗号化できる。すなわち、処理能力比がM倍に増
加する。４つのMとN値に対応した構造を比較すると、次
の表1に示すとおりである。
【００６２】
【表１】
【００６３】本発明に係る技術思想について、好ましい
実施の形態によって具体的に説明したが、上記の実施の
形態は、本発明に係る技術思想を説明するためのもので
あり、本発明の技術的範囲は、このような実施の形態に
限られるものではない。また、本発明の属する技術分野
における通常の知識を有する者であれば、本発明の技術
思想の範囲内で種々の実施の形態に想到することが可能
であり、それらも本発明の技術的範囲に属することは言
うまでもない。
【００６４】
【発明の効果】本発明に係る暗号化装置においては、16
個のレジスタ値を計算して交互に該当するレジスタに格
納するので、16ラウンドのDES演算を、仮想の2段階パイ
プライン構造を使用することにより8ラウンドに減少さ
せている。したがって、スイッチングによる電力消費を
低減することができる。また、入力過程、DES演算過
程、出力過程の3段階のマクロパイプライン構造を使用
することにより、低速の入出力過程で発生するレイテン
シィをDES演算に隠すマクロパイプラインの効率を高く
させている。さらに、２つの暗号化関数による演算を時
分割させることにより、必要なS-Boxを１個に減らして
いるので、集積化されたチップの面積を小さくすること
ができる。また、パイプライン構造を拡張させて、１回
に処理できる平文入力データの数を増加させることがで
きる。
【００６５】本発明に係る暗号化装置によれば、従来の
16ラウンドのDES構造において、入出力過程で使用され
るクロックより2倍速いクロックを使用する場合に比べ
て、電力消費量を低減することができる。したがって、
低速のクロックと小さな面積、そして低電力で特徴付け
られる汎用システムにおいて、本発明に係る暗号化装置
を用いることにより、システムの性能を最大限に発揮さ
せながら、面積を小さくし、かつ電力消費量を低減する
ことができる。
【図面の簡単な説明】
【図1】 従来のDES暗号化アルゴリズムを説明するため
のブロック図である。
【図2】 補助キーを発生させるキースケジューラを説
明するためのブロック図である。
【図3】 一般的なDESコア構造における暗号化演算部、
キースケジューラとS-Box置換部の詳細を示すブロック
図である。
【図4】 一般的な3段階のマクロパイプライン構造を持
つDES構造における動作順序を示すブロック図である。
【図5A】 一般的なDESコア構造を示すブロック図であ
る。
【図5B】 仮想の2段階のマイクロパイプライン構造を
持つDESコア構造を示すブロック図である。
【図6】 本発明に係る暗号化装置に用いられるマクロ
パイプラインとマイクロパイプライン構造を利用したDE
S構造を示すブロック図である。
【図7】 本発明に係る暗号化装置に用いられる時分割
暗号化演算部詳細を示すブロック図である。
【図8】 本発明に係る暗号化装置に用いられる時分割
暗号化演算部におけるキースケジューラの構造を示すブ
ロック図である。
【図9】 本発明に係る暗号化装置に用いられるマクロ
パイプラインとマイクロパイプライン構造が使用された
DES構造における動作順序を示すタイミングチャートで
ある。
【図10】 時分割暗号化演算におけるキースケジューラ
の動作順序を示すタイミングチャートである。
【図11】 従来の16ラウンドのDES構造と本発明に係る
暗号化装置に用いられる8ラウンドのDES構造の性能を比
較して示す図である。
【図12】 従来技術の16ラウンドのDES構造の場合、電
力消費量を増加させれば、入出力過程で駆動されるクロ
ックより2倍速いクロックで駆動させることが可能であ
り、そのような条件下では、本発明のような性能を得る
ことができることを示す図である。
【符号の説明】
610 左側入力バッファレジスタ 620 右側入力バッファレジスタ 631、634 暗号化演算部 633 左側レジスタ 636 右側レジスタ 640 左側出力バッファレジスタ 650 右側出力バッファレジスタ

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 データ暗号化標準アルゴリズムを利用し
    た暗号化装置において、 平文ブロックをバイト単位で受信し、第1クロックをト
    リガとして、第1及び第2の32ビット平文ブロックを出力
    する入力バッファリング手段と、 前記第1クロック及び第2クロックをトリガとして、前記
    第1及び第2の32ビット平文ブロックの時分割暗号化演算
    を行うことにより、第1及び第2の32ビット暗号文ブロッ
    クを生成する暗号化手段と、 前記第2クロックをトリガとして、前記第1及び第2の32
    ビット暗号文ブロックを受信し、前記第1及び第2暗号文
    ブロックをバイト単位で出力する出力バッファリング手
    段とを備えていることを特徴とする暗号化装置。
  2. 【請求項2】 前記暗号化手段は、 前記第1クロックをトリガとして、前記入力バッファリ
    ング手段から各々前記第1及び第2の32ビット平文ブロッ
    クを受信し、各々第1及び第2補助キーを使用して前記32
    ビット平文ブロックを暗号化し、前記第1クロックをト
    リガとして、第1の暗号化された32ビットブロックを出
    力し、前記第2クロックをトリガとして、第2の暗号化さ
    れた32ビットブロックを出力する暗号化演算部と、 前記第1の暗号化された32ビットブロックと前記第2の32
    ビット平文の排他的論理和演算を行うことにより、第1
    暗号化ブロックを生成する第1排他的論理和演算部と、 前記第2の暗号化された32ビットブロックと前記第1の32
    ビット平文の排他的論理和演算を行うことにより、第2
    暗号化ブロックを生成する第2排他的論理和演算部と、 前記第1クロックをトリガとして、前記第2暗号化ブロッ
    クを格納し、前記第2暗号化ブロックを前記暗号化演算
    部に出力する左側レジスタと、 前記第2クロックをトリガとして、前記第1暗号化ブロッ
    クを格納し、前記第1暗号文ブロックを前記暗号化演算
    部に出力する右側レジスタとを備えていることを特徴と
    する請求項1に記載の暗号化装置。
  3. 【請求項3】 前記第2クロックと前記第1クロックと
    は、相互に反転された信号であることを特徴とする請求
    項2に記載の暗号化装置。
  4. 【請求項4】 前記暗号化演算部は、 前記第1の32ビット平文ブロックに対して拡張置換を行
    うことにより、第1の48ビットブロックを生成する第1拡
    張置換部と、 前記第2の32ビット平文ブロックに対して拡張置換を行
    うことにより、第2の48ビットブロックを生成する第2拡
    張置換部と、 前記第1の48ビットブロック及びキースケジューラから
    の前記第1補助キーブロックの排他的論理和演算を行う
    ことにより、第1排他的論理和演算された48ビットブロ
    ックを生成する第3排他的論理和演算部と、 前記第2の48ビットブロック及び前記キースケジューラ
    からの前記第2補助キーブロックの排他的論理和演算を
    行うことにより、第2排他的論理和演算された48ビット
    ブロックを生成する第4排他的論理和演算部と、 制御信号に応じて、前記第1及び第2排他的論理和演算さ
    れた48ビットブロックの中の１つを選択し、排他的論理
    和演算された48ビットブロックを出力するマルチプレク
    サと、 該マルチプレクサから出力された前記排他的論理和演算
    された48ビットブロックを受信して、32ビットデータブ
    ロックを出力するS-Box置換部と、 該S-Box置換部から出力された前記32ビットデータブロ
    ックを置換して、置換された32ビットブロックを生成す
    るP-Box置換部と、 前記制御信号に応じて、前記置換された32ビットブロッ
    クを２つの出力ポート中の１つに出力するデマルチプレ
    クサと を備えていることを特徴とする請求項3に記載の暗号化
    装置。
  5. 【請求項5】 前記キースケジューラは、 56ビットブロックのキーブロックを受信し、前記第1ク
    ロックをトリガとして、前記第1補助キーを生成する第1
    キースケジューリング手段と、 前記56ビットキーブロックを受信し、前記第2クロック
    をトリガとして、前記第1補助キーを生成する第2キース
    ケジューリング手段とを備えていることを特徴とする請
    求項4に記載の暗号化装置。
  6. 【請求項6】 前記第1キースケジューリング手段は、 前記56ビットブロックを置換する第1置換選択部と、 前記第1置換選択部からの前記56ビットブロックの中、
    左側の28ビットのデータを格納する第1レジスタと、 前記第1置換選択部からの前記56ビットブロックの中、
    右側の28ビットのデータを格納する第2レジスタと、 前記第1及び第2レジスタに格納された28ビットのデータ
    を、各々所定のビット数だけシフトさせる２つのシフト
    部と、 前記第1及び第2レジスタに格納された前記28ビットのデ
    ータを置換して、第1補助キーを生成する第2置換選択部
    とを備えていることを特徴とする請求項5に記載の暗号
    化装置。
  7. 【請求項7】 前記第2キースケジューリング手段は、 前記56ビットブロックを置換する第3置換選択部と、 前記第3置換選択部からの前記56ビットブロックの中、
    左側の28ビットのデータを格納する第3レジスタと、 前記第3置換選択部からの前記56ビットブロックの中、
    右側の28ビットのデータを格納する第4レジスタと、 前記第3及び第4レジスタに格納された28ビットのデータ
    を各々所定のビット数だけシフトさせる２つのシフト部
    と、 前記第3及び第4レジスタに格納された前記28ビットのデ
    ータを置換して第2補助キーを生成する第4置換選択部と
    を備えていることを特徴とする請求項6に記載の暗号化
    装置。
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