JP2002026276A - High frequency semiconductor element and semiconductor device and method for manufacturing the same - Google Patents

High frequency semiconductor element and semiconductor device and method for manufacturing the same

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housing
correction
circuit board
electrode
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幸司 安東
Hiroyuki Hoshi
裕之 星
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Abstract

PROBLEM TO BE SOLVED: To provide a high frequency semiconductor elements capable of controlling the characteristic impedance of a transistor without increasing the number of assembly processes after forming a semiconductor chip. SOLUTION: A correction gate electrode pad 26 is formed so as to be made adjacent to a gate electrode pad 24 of a gate electrode 22 and arranged like an island on a GaAs substrate 12, so that the characteristic impedance of an FET chip 10 can be controlled by the correction gate electrode pad 26. The correction gate electrode pad 26 and the gate electrode pad 24 are formed so as to be made adjacent to each other so that those gate electrode pads can be bonded through the same wire, the characteristic impedance of the FET chip 10 can be controlled without increasing the number of assembly processes.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、高周波用半導体
素子と半導体装置およびその製造方法に関するもので、
特に高周波用半導体素子の特性インピーダンスの調整を
可能にした高周波用半導体素子と半導体装置およびその
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-frequency semiconductor element, a semiconductor device, and a method of manufacturing the same.
In particular, the present invention relates to a high-frequency semiconductor element and a semiconductor device capable of adjusting the characteristic impedance of the high-frequency semiconductor element, and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】高周波領域で使用されるトランジスタは
その特性を引き出すために、回路とのインピーダンス整
合を取る必要がある。通常、個別トランジスタの場合、
トランジスタの特性インピーダンスのバラツキ範囲を考
慮して、トランジスタの特性インピーダンスと整合する
回路を備えた回路基板を設計・制作する。したがってト
ランジスタの特性インピーダンスは常に所定の規格の範
囲内に収まるように製造する必要がある。2. Description of the Related Art A transistor used in a high-frequency region needs to have impedance matching with a circuit in order to bring out its characteristics. Usually, for individual transistors,
A circuit board having a circuit that matches the characteristic impedance of a transistor is designed and manufactured in consideration of a variation range of the characteristic impedance of the transistor. Therefore, it is necessary to manufacture a transistor so that the characteristic impedance of the transistor always falls within a range of a predetermined standard.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、トラン
ジスタの製造は多くの工程を経て、長い期間を経て製造
されるものであるから、製造プロセスのバラツキが発生
する。これによりトランジスタの寄生容量にバラツキが
生じ、製造されたトランジスタの特性インピーダンスに
バラツキが生じる。特性インピーダンスが大きく偏った
トランジスタは回路基板とのインピーダンス整合が取れ
ないので、このようなトランジスタを用いた半導体チッ
プは所定の規格の範囲内に収まりきらず、半導体チップ
の歩留まりが低下する場合があった。However, since the transistor is manufactured through many steps and over a long period of time, the manufacturing process varies. As a result, the parasitic capacitance of the transistor varies, and the characteristic impedance of the manufactured transistor varies. Since a transistor whose characteristic impedance is largely biased cannot achieve impedance matching with a circuit board, a semiconductor chip using such a transistor may not fall within a predetermined standard range, and the yield of the semiconductor chip may decrease. .

【０００４】この歩留まり低下を解消するために、半導
体チップの配線層の一部にトリミングを行なう部分を設
けておき、この部分を切り離すことにより、半導体チッ
プの特性インピーダンスを変更して、回路基板とインピ
ーダンス整合を取る場合がある。しかしながらこの方法
では、半導体チップの組立のための工程数を増加させ、
延いては半導体装置の高価格化に繋がると言う問題点が
あった。In order to eliminate the reduction in the yield, a portion for trimming is provided in a part of the wiring layer of the semiconductor chip, and by separating this portion, the characteristic impedance of the semiconductor chip is changed so that the characteristic impedance of the semiconductor chip is reduced. In some cases, impedance matching is performed. However, this method increases the number of steps for assembling the semiconductor chip,
As a result, there is a problem that the cost of the semiconductor device is increased.

【０００５】この発明はこのような問題点を解消するた
めになされたもので、この発明の第１の目的は、高周波
用半導体素子形成後に、組立のための工程数を増加させ
ずに高周波用半導体素子の特性インピーダンスを調整で
きる高周波用半導体素子とこの高周波用半導体素子を使
用した半導体装置、およびこの半導体装置の製造方法を
提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and a first object of the present invention is to provide a high frequency semiconductor device without increasing the number of steps for assembly after forming a high frequency semiconductor device. An object of the present invention is to provide a high-frequency semiconductor element capable of adjusting the characteristic impedance of a semiconductor element, a semiconductor device using the high-frequency semiconductor element, and a method of manufacturing the semiconductor device.

【０００６】なお、特開昭６０−１５３１６７号公報
に、ＭＯＳ集積回路において閾値電圧の異なるＭＯＳト
ランジスタを単一の半導体基板に作り込むために、ゲー
ト電極上に誘電体層および電極層を積層配置しコンデン
サとし、その容量値を平面的なパターンの変更により変
化させ、このコンデンサを介してゲート電圧を印加する
ことにより、所定の閾値電圧を有するＭＯＳトランジス
タを形成する発明が記載されている。しかしながらこれ
には高周波用半導体素子の特性インピーダンスを調整す
ることに関する記載はなく、引出し電極パッドに補正電
極パッドを設ける構成の記載も無い。Japanese Unexamined Patent Publication No. 60-153167 discloses that a dielectric layer and an electrode layer are stacked on a gate electrode in order to form MOS transistors having different threshold voltages on a single semiconductor substrate in a MOS integrated circuit. An invention is described in which a capacitor is formed, a capacitance value of which is changed by changing a planar pattern, and a gate voltage is applied through the capacitor to form a MOS transistor having a predetermined threshold voltage. However, there is no description about adjusting the characteristic impedance of the high-frequency semiconductor element, and there is no description about the configuration in which the correction electrode pad is provided on the extraction electrode pad.

【０００７】[0007]

【課題を解決するための手段】この発明に係る高周波用
半導体素子は、半導体基板に配設され、制御電極、第１
の電極、及び第２の電極を有するトランジスタと、この
トランジスタの電極それぞれと接続され、半導体基板上
に配設された電極それぞれの引出し電極パッドと、これ
らの引出し電極パッドのうちの第１の引出し電極パッド
に隣接し、半導体基板上に島状に配設された第１の補正
電極パッドと、を備えたもので、第１の補正電極パッド
による寄生容量分だけ、高周波用半導体素子の特性イン
ピーダンスを調整することができる。A high-frequency semiconductor device according to the present invention is provided on a semiconductor substrate and includes a control electrode, a first electrode, and a second electrode.
Having a first electrode and a second electrode, a lead electrode pad connected to each electrode of the transistor and disposed on the semiconductor substrate, and a first lead out of the lead electrode pads A first correction electrode pad adjacent to the electrode pad and arranged in an island shape on the semiconductor substrate, wherein the characteristic impedance of the high-frequency semiconductor element is equal to the parasitic capacitance of the first correction electrode pad. Can be adjusted.

【０００８】さらに、第１の補正電極パッドを、面積が
異なる複数個のもので構成したので特性インピーダンス
をきめ細かく調整することができる。Further, since the first correction electrode pad is constituted by a plurality of pads having different areas, the characteristic impedance can be finely adjusted.

【０００９】さらに、第１の引出し電極パッドを、制御
電極または第１の電極に接続された引出し電極パッドと
するとともに制御電極をショットキ接合されたゲート電
極で、第１の電極をドレイン電極としたので、電界効果
型トランジスタの入力側または出力側で特性インピーダ
ンスを調整することができる。Further, the first extraction electrode pad is a control electrode or an extraction electrode pad connected to the first electrode, the control electrode is a gate electrode formed by Schottky junction, and the first electrode is a drain electrode. Therefore, the characteristic impedance can be adjusted on the input side or the output side of the field effect transistor.

【００１０】さらに、第１の補正電極パッドと接続され
たコンデンサをさらに備えたもので、調整可能な容量を
大きくすることができる。[0010] Furthermore, since a capacitor connected to the first correction electrode pad is further provided, the adjustable capacitance can be increased.

【００１１】第２の電極をソース電極とし、第１の補正
電極パッドと接続されたコンデンサをさらに備え、この
コンデンサは、その一方の電極板を第２の電極の引出し
電極パッドとしたＭＩＭ(Metal-Insulator-Metal)コン
デンサとされたので、電界効果型トランジスタにおい
て、簡単な構成で調整可能な容量を大きくすることがで
きる。[0011] A capacitor connected to the first correction electrode pad using the second electrode as a source electrode is further provided. This capacitor has an MIM (Metal Metal) having one electrode plate as an extraction electrode pad of the second electrode. -Insulator-Metal) capacitor, it is possible to increase the adjustable capacitance of the field-effect transistor with a simple configuration.

【００１２】また、引出し電極パッドのうちの第２の引
出し電極パッドに隣接し、半導体基板上に島状に配設さ
れた第２の補正電極パッドをさらに備えたので、トラン
ジスタの入力側と出力側の双方で特性インピーダンスを
調整することができる。Further, the semiconductor device further includes a second correction electrode pad adjacent to the second extraction electrode pad among the extraction electrode pads and arranged in an island shape on the semiconductor substrate. The characteristic impedance can be adjusted on both sides.

【００１３】さらに、第１，第２の補正電極パッドの少
なくとも一方が、面積を異にする複数個で構成されたの
で、特性インピーダンスをきめ細かく調整することがで
きる。Furthermore, since at least one of the first and second correction electrode pads is constituted by a plurality of pads having different areas, the characteristic impedance can be finely adjusted.

【００１４】さらに、第１の引出し電極パッドが制御電
極に、第２の引出し電極パッドが第１の電極に、それぞ
れ接続された引出し電極パッドとするとともに制御電極
をショットキ接合されたゲート電極、第１の電極をドレ
イン電極としたので、電界効果トランジスタの入力側と
出力側の双方で特性インピーダンスを調整することがで
きる。Further, the first lead electrode pad is connected to the control electrode, the second lead electrode pad is connected to the first electrode, and the gate electrode is connected to the first electrode. Since the one electrode is a drain electrode, the characteristic impedance can be adjusted on both the input side and the output side of the field effect transistor.

【００１５】さらに、第１，第２の補正電極パッドと個
別に接続されるコンデンサを、第１，第２の補正電極パ
ッドの少なくとも一方に備えたので、容量の調整範囲を
より広くすることができる。Furthermore, since the capacitors individually connected to the first and second correction electrode pads are provided on at least one of the first and second correction electrode pads, the capacitance adjustment range can be further widened. it can.

【００１６】またさらに、第２の電極をソース電極と
し、第１，第２の補正電極パッドと個別に接続されるコ
ンデンサを、第１，第２の補正電極パッドの少なくとも
一方にさらに備え、コンデンサは、その一方の電極板を
第２の電極の引出し電極パッドとしたＭＩＭ(Metal-Ins
ulator-Metal)コンデンサとされたので、電界効果型ト
ランジスタにおいて、簡単な構成で調整可能な容量を大
きくすることができる。Still further, a capacitor individually connected to the first and second correction electrode pads using the second electrode as a source electrode is further provided on at least one of the first and second correction electrode pads. Is a MIM (Metal-Ins) having one of the electrode plates as an extraction electrode pad for a second electrode.
Since the capacitor is a ulator-metal) capacitor, the adjustable capacitance of the field-effect transistor can be increased with a simple configuration.

【００１７】また、この発明に係る半導体装置は、回路
基板と、この回路基板上に配設され、この回路基板を取
囲む筐壁と、この筐壁を介してこの筐壁で囲まれた内部
と外部とを接続し上記回路基板上に配設された接続配線
と、筐壁内の回路基板上に配設された請求項１ないし５
のいずれか１項に記載の高周波用半導体素子と、この高
周波用半導体素子の第１の引出し電極パッド、または第
１の引出し電極パッドと第１の補正電極パッドとの両
方、のいずれかと接続配線とを筐壁内で接続する接続導
体と、筐壁上に配設されこの筐壁の内部を封止する蓋体
と、を備えたので、高周波用半導体素子と接続配線とを
接続導体により筐壁内で接続するときに高周波用半導体
素子の特性インピーダンスを調整でき、歩留まりの高い
半導体装置を構成できる。A semiconductor device according to the present invention includes a circuit board, a housing disposed on the circuit board and surrounding the circuit board, and an internal space surrounded by the housing via the housing wall. 6. A connection wiring for connecting an external device and an external device, the connection wiring being provided on the circuit board, and being provided on a circuit board in a housing.
And connection wiring with either the high-frequency semiconductor element according to any one of the above, and either the first extraction electrode pad or both the first extraction electrode pad and the first correction electrode pad of the high-frequency semiconductor element. And a cover disposed on the housing and sealing the inside of the housing, so that the high-frequency semiconductor element and the connection wiring are connected by the connection conductor. When connected in a wall, the characteristic impedance of the high-frequency semiconductor element can be adjusted, and a semiconductor device with a high yield can be configured.

【００１８】また、回路基板と、この回路基板上に配設
されこの回路基板を取囲む筐壁と、この筐壁を介してこ
の筐壁で囲まれた内部と外部とを接続し回路基板上に配
設された第１，第２の接続配線と、筐壁内の回路基板上
に配設された請求項６ないし１０のいずれか１項に記載
の高周波用半導体素子と、この高周波用半導体素子の第
１の引出し電極パッド、または第１の引出し電極パッド
と第１の補正電極パッドとの両方、のいずれかと第１の
接続配線とを筐壁内で接続する第１の接続導体と、高周
波用半導体素子の第２の引出し電極パッド、または第２
の引出し電極パッドと第２の補正電極パッドとの両方、
のいずれかと第２の接続配線とを筐壁内で接続する第２
の接続導体と、筐壁上に配設されこの筐壁の内部を封止
する蓋体と、を備えたので、高周波用半導体素子と第
１，第２の接続配線とを第１，第２の接続導体により筐
壁内でそれぞれ接続するときに高周波用半導体素子の入
力側と出力側の双方で特性インピーダンスを調整でき、
歩留まりの高い半導体装置を構成できる。Further, the circuit board, a housing disposed on the circuit board and surrounding the circuit board, and an inside and an outside surrounded by the housing wall connected to the circuit board via the housing wall to form a connection on the circuit board 11. The high-frequency semiconductor device according to claim 6, wherein the first and second connection wirings are disposed on a circuit board in a housing. A first connection conductor for connecting a first extraction electrode pad of the element or any one of the first extraction electrode pad and the first correction electrode pad to the first connection wiring in the housing; A second extraction electrode pad of the high-frequency semiconductor element, or a second extraction electrode pad;
Both the extraction electrode pad and the second correction electrode pad,
And the second connection wiring is connected within the housing wall.
Of the high-frequency semiconductor element and the first and second connection wires are connected to the first and second connection wirings, and the cover conductor disposed on the housing and sealing the inside of the housing. The characteristic impedance can be adjusted on both the input side and the output side of the high-frequency semiconductor element when connected inside the housing by the connection conductor of
A semiconductor device with a high yield can be configured.

【００１９】また、この発明に係る半導体装置の製造方
法は、回路基板と、この回路基板上に配設されこの回路
基板を取囲む筐壁と、この筐壁を介してこの筐壁で囲ま
れた内部と外部とを接続し回路基板上に配設された接続
配線とを有するパッケージ本体の、筐壁内の回路基板上
に請求項１ないし５のいずれか１項に記載の高周波用半
導体素子を配設する第１の工程と、高周波用半導体素子
の第１の引出し電極パッド、または第１の引出し電極パ
ッドと第１の補正電極パッドとの両方、のいずれかと接
続配線とを接続導体により筐壁内で接続する第２の工程
と、筐壁上に蓋体を配設し、この筐壁の内部を封止する
第３の工程と、を含むので、高周波用半導体素子と接続
配線とを接続導体により筐壁内で接続するときに、高周
波用半導体素子の組立工程を増加させずに、高周波用半
導体素子の特性インピーダンスを調整することができ
る。Further, according to a method of manufacturing a semiconductor device of the present invention, a circuit board, a housing wall provided on the circuit board and surrounding the circuit board, and the housing wall surrounded by the housing wall are provided. 6. The high-frequency semiconductor device according to claim 1, wherein the package main body has a connection wiring connecting the inside and the outside and disposed on the circuit board. A connection step, and connecting either the first extraction electrode pad of the high-frequency semiconductor element, or both the first extraction electrode pad and the first correction electrode pad, and the connection wiring with a connection conductor. Since the method includes a second step of connecting inside the housing, and a third step of disposing a lid on the housing and sealing the inside of the housing, the high-frequency semiconductor element and the connection wiring are connected to each other. Is connected inside the enclosure by the connection conductor, Without increasing the standing process, it is possible to adjust the characteristic impedance of the high frequency semiconductor element.

【００２０】また、回路基板と、この回路基板上に配設
されこの回路基板を取囲む筐壁と、この筐壁を介してこ
の筐壁で囲まれた内部と外部とを接続し回路基板上に配
設された第１，第２の接続配線とを有するパッケージ本
体の、筐壁内の回路基板上に請求項６ないし１０のいず
れか１項に記載の高周波用半導体素子を配設する第１の
工程と、高周波用半導体素子の第１の引出し電極パッ
ド、または第１の引出し電極パッドと第１の補正電極パ
ッドとの両方、のいずれかと第１の接続配線とを第１の
接続導体により筐壁内で接続する第２の工程と、高周波
用半導体素子の第２の引出し電極パッド、または第２の
引出し電極パッドと第２の補正電極パッドとの両方、の
いずれかと第２の接続配線とを第２の接続導体により筐
壁内で接続する第３の工程と、筐壁上に蓋体を配設し、
この筐壁の内部を封止する第４の工程と、を含むので、
高周波用半導体素子と第１，第２の接続配線とを第１，
第２の接続導体により筐壁内でそれぞれ接続するとき
に、高周波用半導体素子の組立工程を増加させずに、高
周波用半導体素子の入力側と出力側の双方で特性インピ
ーダンスを調整できる。Further, the circuit board, a casing disposed on the circuit board and surrounding the circuit board, and an inside and an outside surrounded by the casing connected through the casing to connect the circuit board to the outside. 11. The high-frequency semiconductor device according to claim 6, wherein said semiconductor device for high-frequency is disposed on a circuit board in a housing of a package body having first and second connection wirings disposed on said first and second connection wirings. Step 1 and connecting either the first lead electrode pad of the semiconductor device for high frequency, or both the first lead electrode pad and the first correction electrode pad, and the first connection wiring to the first connection conductor And the second connection with either the second extraction electrode pad of the high-frequency semiconductor element or both of the second extraction electrode pad and the second correction electrode pad. A third connecting the wiring and the second connecting conductor in the housing wall A step, the lid on Katamikabe disposed,
And a fourth step of sealing the inside of the housing wall.
The high frequency semiconductor element and the first and second connection wires
The characteristic impedance can be adjusted on both the input side and the output side of the high-frequency semiconductor element without increasing the assembling process of the high-frequency semiconductor element when each connection is made in the housing by the second connection conductor.

【００２１】[0021]

【発明の実施の形態】以下に記載する実施の形態におい
ては、特に高周波用とは断わらないが、数ＧＨｚ以上の
高周波用に使用される半導体素子、およびパッケージに
組み立てられた半導体装置に係るものである。 実施の形態１．この実施の形態は、ゲート電極パッドに
隣接して補正電極パッドを設け、ゲート電極の寄生容量
を調整して半導体素子の特性インピーダンスを調整する
ものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS In the embodiments described below, although not specifically described for high frequencies, the present invention relates to a semiconductor element used for high frequencies of several GHz or more and a semiconductor device assembled in a package. It is. Embodiment 1 FIG. In this embodiment, a correction electrode pad is provided adjacent to a gate electrode pad, and the parasitic capacitance of the gate electrode is adjusted to adjust the characteristic impedance of the semiconductor element.

【００２２】図１はこの実施の形態に係る半導体素子の
一部透視斜視図である。図１において、１０は半導体素
子としてのＦＥＴトランジスタチップ（以下ＦＥＴチッ
プという）である。１２は半導体基板としての半絶縁性
のＧａＡｓ基板である。１４はソース電極で、ＧａＡｓ
基板１２側からＡｕＧｅ／Ｎｉ／Ａｕ層を含む多層構成
になっている。ソース電極１４はＧａＡｓ基板１２に形
成されたソース領域（図示せず）にオーミックに接触し
ている。FIG. 1 is a partially transparent perspective view of a semiconductor device according to this embodiment. In FIG. 1, reference numeral 10 denotes an FET transistor chip (hereinafter, referred to as an FET chip) as a semiconductor element. Reference numeral 12 denotes a semi-insulating GaAs substrate as a semiconductor substrate. 14 is a source electrode, GaAs
It has a multilayer structure including an AuGe / Ni / Au layer from the substrate 12 side. The source electrode 14 is in ohmic contact with a source region (not shown) formed on the GaAs substrate 12.

【００２３】１６は引出し電極パッドとしてのソース電
極パッドで、Ａｕめっき層で形成されていて、この実施
の形態ではソース電極１４上に配設されている。１８は
ドレイン電極で、ドレイン領域（図示せず）にオーミッ
クに接触している。ドレイン電極の材料構成はソース電
極１４と同様である。２０は引出し電極パッドとしての
ドレイン電極パッドで、やはりこの実施の形態ではドレ
イン電極１８上に配設され、ソース電極パッド１６と同
様にＡｕめっき層で形成されている。Reference numeral 16 denotes a source electrode pad as an extraction electrode pad, which is formed of an Au plating layer, and is provided on the source electrode 14 in this embodiment. A drain electrode 18 is in ohmic contact with a drain region (not shown). The material configuration of the drain electrode is the same as that of the source electrode 14. Reference numeral 20 denotes a drain electrode pad as an extraction electrode pad, which is also provided on the drain electrode 18 in this embodiment, and is formed of an Au plating layer similarly to the source electrode pad 16.

【００２４】２２はゲート電極で、Ａｌ系の材料で形成
されていて、ゲート電極２２はソース領域とドレイン領
域の間において、ＧａＡｓ基板１２とショットキ接触す
る。このゲート電極２２のうち、ソース電極１４とドレ
イン電極１８の間に、これらと対向して細く突き出た部
分は、ゲートフィンガーと称されチャネル領域（図示せ
ず）においてＧａＡｓ基板１２とショットキ接触する。
２４は引出し電極パッドとしてのゲート電極パッドで、
Ａｕめっき層で形成されている。A gate electrode 22 is formed of an Al-based material. The gate electrode 22 makes Schottky contact with the GaAs substrate 12 between the source region and the drain region. Of the gate electrode 22, a portion protruding thinly between the source electrode 14 and the drain electrode 18 in opposition to them is called a gate finger and makes Schottky contact with the GaAs substrate 12 in a channel region (not shown).
24 is a gate electrode pad as an extraction electrode pad,
It is formed of an Au plating layer.

【００２５】２６は第１の補正電極パッドとしての補正
ゲート電極パッドで、引出し電極パッドと同様にＡｕめ
っき層で形成されている。この補正ゲート電極パッド２
６がゲート電極２２の寄生容量を調整するもので、ゲー
ト電極パッド２４とは分離されているが、ゲート電極パ
ッド２４に隣接して設けられている。２８は補正ゲート
電極パッド２６の下地層で、この下地層２８は補正ゲー
ト電極パッド２６が隣接する引出し電極パッド、すなわ
ちここではゲート電極パッド２４であるが、このゲート
電極パッド２４の下のゲート電極２２と同じ材料で、ま
た同じプロセスで形成されており、ここではＡｌ系材料
で形成されている。Reference numeral 26 denotes a correction gate electrode pad as a first correction electrode pad, which is formed of an Au plating layer in the same manner as the extraction electrode pad. This correction gate electrode pad 2
Numeral 6 adjusts the parasitic capacitance of the gate electrode 22, and is provided adjacent to the gate electrode pad 24 although it is separated from the gate electrode pad 24. Reference numeral 28 denotes a base layer of the correction gate electrode pad 26. The base layer 28 is an extraction electrode pad adjacent to the correction gate electrode pad 26, that is, the gate electrode pad 24 in this case. 22 and are formed by the same process, and are formed of an Al-based material here.

【００２６】このＦＥＴチップ１０が所定の特性インピ
ーダンスの範囲に入っていれば、装着される回路基板上
の伝送線路とソース電極パッド１６、ドレイン電極パッ
ド２０、およびゲート電極パッド２４とがワイヤボンデ
ィングで結線される。３０はこのワイヤで透視図で示さ
れている。また３０ａはワイヤ３０の先端にできたボン
ディングの際のボールである。なお、図１では、各電極
１４，１８，２２及び下地層２８と引出し電極パッド１
６，２０，２４及び補正電極パッド２６との間のパッシ
ベーション膜は除いてある。また、上記説明では引出し
電極パット１６，２０，２４及び補正電極パット２６
は、Ａｕめっき層としたが、蒸着やスパッタによるＡｕ
系配線層で形成してもよい。If the FET chip 10 falls within a predetermined characteristic impedance range, the transmission line on the mounted circuit board and the source electrode pad 16, the drain electrode pad 20, and the gate electrode pad 24 are bonded by wire bonding. Connected. 30 is a perspective view of this wire. Reference numeral 30a denotes a ball formed at the tip of the wire 30 at the time of bonding. In FIG. 1, each of the electrodes 14, 18, 22 and the underlying layer 28 and the extraction electrode pad 1
The passivation film between 6, 6, 24 and the correction electrode pad 26 is omitted. In the above description, the extraction electrode pads 16, 20, and 24 and the correction electrode pads 26
Is an Au plating layer, but Au is formed by vapor deposition or sputtering.
It may be formed by a system wiring layer.

【００２７】次に製造方法について説明する。図２，図
３，図４および図５はこの発明に係る半導体素子の製造
工程にしたがって示した半導体素子の平面図である。Ｇ
ａＡｓ基板１２にＦＥＴの形成領域にドナーとなるＳｉ
を注入し動作層（図示せず）を形成する。次いでソース
電極１４およびドレイン電極１８となるオーミック性電
極を、動作層上に形成する。このオーミック性電極はＧ
ａＡｓ基板側からＡｕＧｅ／Ｎｉ／Ａｕの３層を含む金
属層で形成し、シンター処理を行なうものである。この
結果を示したのが図２である。Next, the manufacturing method will be described. FIGS. 2, 3, 4 and 5 are plan views of the semiconductor device according to the steps of manufacturing the semiconductor device according to the present invention. G
Si serving as a donor in a region for forming an FET on an aAs substrate 12
To form an operation layer (not shown). Next, ohmic electrodes serving as the source electrode 14 and the drain electrode 18 are formed on the operation layer. This ohmic electrode is G
It is formed of a metal layer including three layers of AuGe / Ni / Au from the aAs substrate side and sintering is performed. FIG. 2 shows the result.

【００２８】次に、ＦＥＴのゲート部分にゲート電極２
２となる部分および補正電極パッド２６の下地層２８と
なる部分を、Ａｌ系の金属で動作層上に形成する。この
結果を示したのが図３である。次に、ＧａＡｓ基板１２
全面にパッシベーション膜３２としてＳｉＯＮ膜などを
形成し、このパッシベーション膜３２に、ソース電極１
４、ドレイン電極１８、ゲート電極２２および下地層２
８と導通を取るための開口３４を形成する。この結果を
示したのが図４である。次いで、パッシベーション膜３
２上にＡｕめっきにより、ソース電極パッド１６、ドレ
イン電極パッド２０、ゲート電極パッド２４および補正
ゲート電極パッド２６を形成する。この結果を示したの
が図５で、図１に示されたＦＥＴチップ１０相当のもの
である。Next, a gate electrode 2 is formed on the gate of the FET.
The portion to be 2 and the portion to be the underlying layer 28 of the correction electrode pad 26 are formed on the operation layer with an Al-based metal. FIG. 3 shows the result. Next, the GaAs substrate 12
An SiON film or the like is formed as a passivation film 32 on the entire surface, and a source electrode 1 is formed on the passivation film 32.
4, drain electrode 18, gate electrode 22, and underlayer 2
An opening 34 is formed to establish electrical connection with the wiring 8. FIG. 4 shows the result. Next, the passivation film 3
The source electrode pad 16, the drain electrode pad 20, the gate electrode pad 24, and the correction gate electrode pad 26 are formed on the substrate 2 by Au plating. FIG. 5 shows this result, which is equivalent to the FET chip 10 shown in FIG.

【００２９】次に、動作について説明する。マイクロ波
などの高周波用トランジスタの動作では、低周波帯のト
ランジスタの動作では無視することができたトランジス
タ内部の抵抗、キャパシタンス、およびリードのインダ
クタンス成分を考慮することが必要である。そして、こ
れらのトランジスタ内部の抵抗、キャパシタンス、およ
びリードのインダクタンス成分から定まる特性インピー
ダンスと、伝送線路の特性インピーダンスとを整合させ
ることにより、伝送損失の少ない回路構成とすることが
できる。Next, the operation will be described. In the operation of a high-frequency transistor such as a microwave, it is necessary to consider the internal resistance, capacitance, and lead inductance components of the transistor that can be ignored in the operation of a transistor in a low-frequency band. Then, by matching the characteristic impedance determined from the resistance, capacitance, and lead inductance components inside these transistors with the characteristic impedance of the transmission line, a circuit configuration with less transmission loss can be obtained.

【００３０】しかしながら、トランジスタ素子の寄生容
量は、半導体トランジスタ素子の製造プロセス上のバラ
ツキから、バラツキが生じ、その特性インピーダンスが
規格から外れる場合がある。半導体トランジスタ素子の
寄生容量の一つとして、たとえば電界効果型トランジス
タの場合、ゲート−ソース間の寄生容量Ｃgsを有してい
る。この寄生容量Ｃgsは大きく分けて、（１）実際にト
ランジスタ動作している領域の容量、および（２）電極
パッド部分の寄生容量、からなっている。However, the parasitic capacitance of the transistor element may vary due to the variation in the manufacturing process of the semiconductor transistor element, and the characteristic impedance may be out of the standard. As one of the parasitic capacitances of the semiconductor transistor element, for example, in the case of a field effect transistor, the transistor has a gate-source parasitic capacitance Cgs. The parasitic capacitance Cgs is roughly divided into (1) a capacitance of a region where a transistor is actually operated, and (2) a parasitic capacitance of an electrode pad portion.

【００３１】実際にトランジスタ動作している領域の容
量は製造プロセスのバラツキにより変動するが、電極パ
ッド部分の寄生容量は製造プロセスのバラツキにはあま
り影響されずゲート電極パッドの面積により定まり、こ
の面積が大きいほど寄生容量の値は大きい値となる。し
たがってトランジスタとして動作している領域の容量が
製造プロセスのバラツキにより小さくなってしまった場
合、引出し電極パッドの面積を大きくできれば、製造プ
ロセスのバラツキにより小さくなってしまったトランジ
スタとして動作している領域の容量を補償して、寄生容
量Ｃgsを大きくし、ＦＥＴ素子の特性インピーダンスを
規格内に収めることができる。Although the capacitance of the region where the transistor is actually operating fluctuates due to variations in the manufacturing process, the parasitic capacitance of the electrode pad portion is determined by the area of the gate electrode pad without being affected so much by the variations in the manufacturing process. Is larger, the value of the parasitic capacitance is larger. Therefore, when the capacity of the region operating as a transistor is reduced due to the variation in the manufacturing process, if the area of the extraction electrode pad can be increased, the capacity of the region operating as a transistor reduced due to the variation in the manufacturing process can be reduced. By compensating the capacitance, the parasitic capacitance Cgs can be increased, and the characteristic impedance of the FET element can be kept within the standard.

【００３２】この実施の形態のＦＥＴチップ１０では、
ゲート電極２２と分離しているがこれに近接して下地層
２８を設け、ゲート電極２２上に配設されたゲート電極
パッド２４に近接して、ゲート電極パッド２４と分離し
て下地層２８の上に補正ゲート電極パッド２６を設けて
いる。トランジスタ動作をしている領域の容量が所定の
値より大きい時には、ゲート電極パッド２４と伝送線路
とを接続するワイヤボンディングの際に、ゲート電極パ
ッド２４のみにワイヤボンディングし、補正ゲート電極
パッド２６にはワイヤボンディングを行なわない。In the FET chip 10 of this embodiment,
The base layer 28 is provided separately from the gate electrode 22 but close to the gate electrode 22. The base layer 28 is separated from the gate electrode pad 24 near the gate electrode pad 24 disposed on the gate electrode 22. The correction gate electrode pad 26 is provided thereon. When the capacitance of the region in which the transistor operates is larger than a predetermined value, wire bonding is performed only on the gate electrode pad 24 and wire is connected to the correction gate electrode pad 26 at the time of wire bonding for connecting the gate electrode pad 24 and the transmission line. Does not perform wire bonding.

【００３３】逆にトランジスタ動作をしている領域の容
量が所定の値より小さい時には、ゲート電極パッド２４
と補正ゲート電極パッド２６の両方にワイヤボンディン
グを行なうことにより、ゲート電極パッド２４部分の寄
生容量を大きくする。これにより、トランジスタ動作を
している領域の容量の不足を補正ゲート電極パッド２６
の寄生容量で補い、所定のゲート−ソース間の寄生容量
Ｃgsとすることが可能になる。したがってＦＥＴチップ
１０の特性インピーダンスが補正可能となり、規格の範
囲内に収めることができる。Conversely, when the capacitance of the region where the transistor operates is smaller than a predetermined value, the gate electrode pad 24
By performing wire bonding to both the gate electrode pad 26 and the correction gate electrode pad 26, the parasitic capacitance at the gate electrode pad 24 is increased. As a result, the shortage of the capacitance in the region where the transistor operates is corrected.
And the parasitic capacitance Cgs between the gate and the source can be obtained. Therefore, the characteristic impedance of the FET chip 10 can be corrected, and can be kept within the standard range.

【００３４】また、このＦＥＴチップ１０では、補正ゲ
ート電極パッド２６がゲート電極パッド２４と分離して
いるが近接して配置されているので、一度のワイヤボン
ディングで、ゲート電極パッド２４と補正ゲート電極パ
ッド２６の両方に接続することができ、特性インピーダ
ンスの調整に際して、組立の工程数を増加させることは
ない。Further, in the FET chip 10, the correction gate electrode pad 26 is separated from the gate electrode pad 24 but is arranged close to the gate electrode pad 24. Therefore, the gate electrode pad 24 and the correction gate electrode It can be connected to both pads 26, and does not increase the number of assembly steps when adjusting the characteristic impedance.

【００３５】またＦＥＴチップの特性インピーダンス
は、Ｓパラメータを測定することにより把握することが
できる。そして同一ウエハの半導体素子は特性インピー
ダンスのバラツキの予測は可能であるので、一つのＦＥ
Ｔチップの特性インピーダンスを知ることができれば他
のＦＥＴチップに就いても同様に補正すればよい。以上
のようにこの実施の形態の構成では、組立に際しての工
程数を増加させることなしに、特性インピーダンスを調
整できるので、ＦＥＴチップの歩留まりを高めることが
できる。The characteristic impedance of the FET chip can be grasped by measuring the S parameter. Since it is possible to predict the variation in the characteristic impedance of the semiconductor elements on the same wafer, one FE
If the characteristic impedance of the T chip can be known, the correction may be similarly performed for other FET chips. As described above, in the configuration of this embodiment, since the characteristic impedance can be adjusted without increasing the number of steps in assembling, the yield of FET chips can be increased.

【００３６】この実施の形態では、ゲート電極パッド２
４に隣接して補正ゲート電極パッド２６を設けたが、他
の電極パッドに隣接して設けてもよい。たとえば電界効
果型トランジスタの場合、その特性インピーダンスに影
響を与える寄生容量の一つとして、ゲート−ソース間の
寄生容量Ｃgsのほかにドレイン−ソース寄生容量Ｃdsを
有している。したがってゲート電極パッド２４の代わり
にドレイン電極パッド２０に隣接して補正電極パッドを
設けても同様の効果を奏する。In this embodiment, the gate electrode pad 2
4, the correction gate electrode pad 26 is provided, but it may be provided adjacent to another electrode pad. For example, a field-effect transistor has a drain-source parasitic capacitance Cds in addition to a gate-source parasitic capacitance Cgs as one of the parasitic capacitances affecting its characteristic impedance. Therefore, the same effect can be obtained by providing a correction electrode pad adjacent to the drain electrode pad 20 instead of the gate electrode pad 24.

【００３７】またこの実施の形態では、補正ゲート電極
パッド２６を下地層２８の上に配置したＦＥＴチップ１
０を示したが、補正電極パッドの隣接する電極パッドが
電極の上に位置していない場合には、補正電極パッドも
下地層の上に配置される必要はなく、電極パッドが配置
されている層と同じ層の上に隣接して配置すればよい。In this embodiment, the FET chip 1 in which the correction gate electrode pad 26 is disposed on the underlayer 28
0 is shown, but when the electrode pad adjacent to the correction electrode pad is not positioned on the electrode, the correction electrode pad does not need to be also disposed on the base layer, and the electrode pad is disposed. What is necessary is just to arrange | position adjacently on the same layer as a layer.

【００３８】実施の形態２．この実施の形態は、補正電
極パッドを面積の異なる複数個のもので構成するもの
で、寄生容量をより細かく調整できるようにしたもので
ある。図６はこの実施の形態に係る半導体素子の一部透
視斜視図である。図６において実施の形態１と同じ符号
は同じものか、相当のものであることを示す。以下の実
施の形態においても同様である。Embodiment 2 In this embodiment, a plurality of correction electrode pads having different areas are provided, so that the parasitic capacitance can be adjusted more finely. FIG. 6 is a partially transparent perspective view of the semiconductor device according to this embodiment. In FIG. 6, the same reference numerals as those in the first embodiment indicate the same or corresponding ones. The same applies to the following embodiments.

【００３９】図６において、４０は半導体素子としての
ＦＥＴチップである。２６ａは補正ゲート電極パッド
Ａ、２６ｂは補正ゲート電極パッドＢである。補正ゲー
ト電極パッドＡ２６ａと補正ゲート電極パッドＢ２６ｂ
とで補正ゲート電極パッド２６を構成している。補正ゲ
ート電極パッドＡ２６ａの平面積はゲート電極パッド２
４のそれよりも小さく、補正ゲート電極パッドＢ２６ｂ
のそれよりも大きい。すなわち、ＦＥＴチップ４０で
は、ゲート電極パッド２４に隣接して、面積の異なる補
正ゲート電極パッドＡ２６ａと補正ゲート電極パッドＢ
２６ｂが設けられている。In FIG. 6, reference numeral 40 denotes an FET chip as a semiconductor element. 26a is a correction gate electrode pad A, and 26b is a correction gate electrode pad B. Correction gate electrode pad A26a and correction gate electrode pad B26b
Constitute the correction gate electrode pad 26. The plane area of the correction gate electrode pad A26a is the gate electrode pad 2
4, the correction gate electrode pad B26b
Greater than that of. That is, in the FET chip 40, adjacent to the gate electrode pad 24, the correction gate electrode pad A26a and the correction gate electrode pad B
26b is provided.

【００４０】寄生容量Ｃgsのうちトランジスタ動作をし
ている領域の容量が所定の値より大きい時には、ゲート
電極パッド２４と伝送線路とを接続するワイヤボンディ
ングの際に、ゲート電極パッド２４のみにワイヤボンデ
ィングする。逆にトランジスタ動作をしている領域の容
量が所定の値より小さい時には、実施の形態１と同様
に、ゲート電極パッド２４と補正ゲート電極パッド２６
の両方にワイヤボンディングを行い、ＦＥＴチップ１０
の特性インピーダンスを補正する。When the capacitance of the transistor operating region of the parasitic capacitance Cgs is larger than a predetermined value, the wire bonding is performed only on the gate electrode pad 24 at the time of wire bonding for connecting the gate electrode pad 24 and the transmission line. I do. Conversely, when the capacitance of the region where the transistor operates is smaller than the predetermined value, the gate electrode pad 24 and the correction gate electrode pad 26
Wire bonding is performed to both of the FET chip 10
Is corrected.

【００４１】さらにこの実施の形態２のＦＥＴチップ４
０では、トランジスタ動作をしている領域の容量が所定
の値よりどの程度小さいかによって、平面積の異なる補
正ゲート電極パッドＡ２６ａか補正ゲート電極パッドＢ
２６ｂのいずれかを選択することによって、ＦＥＴチッ
プの規定の特性インピーダンスにより近くなるように、
補償すべき寄生容量を調整することができる。Further, the FET chip 4 of the second embodiment
0, the correction gate electrode pad A26a or the correction gate electrode pad B having a different planar area differs depending on how much the capacitance of the transistor operating region is smaller than a predetermined value.
By selecting either one of 26b, it becomes closer to the specified characteristic impedance of the FET chip,
The parasitic capacitance to be compensated can be adjusted.

【００４２】すなわち、より細かく、特性インピーダン
スの調整を行なうことができる。補正ゲート電極パッド
Ａ２６ａ、補正ゲート電極パッドＢ２６ｂは共にゲート
電極パッド２４の近傍に隣接して設けてあるので、補正
ゲート電極パッドＡ２６ａとゲート電極パッド２４、ま
たは補正ゲート電極パッドＢ２６ｂとゲート電極パッド
２４はそれぞれ一度のワイヤボンディングで接続でき
る。That is, the characteristic impedance can be adjusted more finely. Since both the correction gate electrode pad A26a and the correction gate electrode pad B26b are provided adjacent to the gate electrode pad 24, the correction gate electrode pad A26a and the gate electrode pad 24, or the correction gate electrode pad B26b and the gate electrode pad 24 Can be connected by a single wire bonding.

【００４３】したがってトランジスタの組立の工程数を
増加すること無しに、ＦＥＴチップ４０の特性インピー
ダンスを細かく調整することができ、ＦＥＴチップの歩
留まりを高めることができる。この実施の形態では面積
の異なる補正ゲート電極パッドを二つ設けたがさらに多
くの数のもので構成してもよい。Therefore, the characteristic impedance of the FET chip 40 can be finely adjusted without increasing the number of transistor assembly steps, and the yield of the FET chip can be increased. In this embodiment, two correction gate electrode pads having different areas are provided, but a larger number of correction gate electrode pads may be provided.

【００４４】実施の形態３．この実施の形態は、ゲート
電極パッドとドレイン電極パッドの両方に補正電極パッ
ドを設け、特性インピーダンスの調整範囲を広くするも
のである。図７はこの実施の形態に係る半導体素子の斜
視図である。図７において、４５は半導体素子としての
ＦＥＴチップである。４６ａは補正ドレイン電極パッド
Ａ、４６ｂは補正ドレイン電極パッドＢである。補正ド
レイン電極パッドＡ４６ａと補正ドレイン電極パッドＢ
４６ｂで、第２の補正電極パッドとしての補正ドレイン
電極パッド４６を構成している。Embodiment 3 FIG. In this embodiment, a correction electrode pad is provided on both the gate electrode pad and the drain electrode pad, thereby widening the adjustment range of the characteristic impedance. FIG. 7 is a perspective view of a semiconductor device according to this embodiment. In FIG. 7, reference numeral 45 denotes an FET chip as a semiconductor element. 46a is a correction drain electrode pad A, and 46b is a correction drain electrode pad B. Correction drain electrode pad A46a and correction drain electrode pad B
A correction drain electrode pad 46 as a second correction electrode pad is constituted by 46b.

【００４５】補正ドレイン電極パッド４６はドレイン電
極パッド２０と同様にＡｕめっき層で形成されている。
４８ａ，４８ｂはそれぞれ補正ドレイン電極パッド ４
６ａ，４６ｂの下地層で、この下地層４８ａ，４８ｂは
ソース電極１８と同じ材料で、また同じプロセスで形成
されている。補正ドレイン電極パッドＡ４６ａの平面積
はドレイン電極パッド２０のそれよりも小さく、補正ド
レイン電極パッドＢ４６ｂのそれよりも大きい。The correction drain electrode pad 46 is formed of an Au plating layer similarly to the drain electrode pad 20.
48a and 48b are correction drain electrode pads 4 respectively.
The base layers 6a and 46b are formed of the same material as the source electrode 18 and in the same process. The plane area of the correction drain electrode pad A46a is smaller than that of the drain electrode pad 20, and larger than that of the correction drain electrode pad B46b.

【００４６】すなわち、ＦＥＴチップ４５では、ゲート
電極パッド２４と分離されているが隣接して、面積の異
なる補正ゲート電極パッドＡ２６ａと補正ゲート電極パ
ッドＢ２６ｂが、またドレイン電極パッド２０と分離さ
れているが隣接して、面積の異なる補正ドレイン電極パ
ッドＡ４６ａと補正ドレイン電極パッドＢ４６ｂが、そ
れぞれ設けられている。That is, in the FET chip 45, the correction gate electrode pad A 26 a and the correction gate electrode pad B 26 b which are separated from but adjacent to the gate electrode pad 24 are separated from the drain electrode pad 20. Are adjacent to each other, a correction drain electrode pad A46a and a correction drain electrode pad B46b having different areas are provided, respectively.

【００４７】ＦＥＴチップが、たとえばマイクロ波の電
力増幅器として使用される場合には、ドレイン−ソース
間に正電圧を、またゲート−ソース間には負電圧を加え
る。そしてゲートにマイクロ波電圧が印加され、このマ
イクロ波電圧がドレイン電流を制御する。このようにゲ
ートが入力側、ドレインが出力側となるので、補正ゲー
ト電極パッド２６は入力側に配設されてゲート−ソース
間の寄生容量Ｃgsを、また補正ドレイン電極パッド４６
は出力側に配設されてドレイン−ソース間の寄生容量Ｃ
dsをそれぞれ調整することができる。When the FET chip is used, for example, as a microwave power amplifier, a positive voltage is applied between the drain and the source, and a negative voltage is applied between the gate and the source. Then, a microwave voltage is applied to the gate, and the microwave voltage controls the drain current. As described above, since the gate is on the input side and the drain is on the output side, the correction gate electrode pad 26 is disposed on the input side to reduce the parasitic capacitance Cgs between the gate and the source and the correction drain electrode pad 46.
Is a parasitic capacitance C between the drain and the source, which is disposed on the output side.
ds can be adjusted individually.

【００４８】寄生容量Ｃgs、Ｃdsのうちトランジスタ動
作をしている領域の容量が所定の値より大きい時には、
ゲート電極パッド２４、ドレイン電極パッド２０と伝送
線路とを接続するワイヤボンディングの際に、ゲート電
極パッド２４、ドレイン電極パッド２０のみにワイヤボ
ンディングする。When the capacitance of the region where the transistor operates among the parasitic capacitances Cgs and Cds is larger than a predetermined value,
At the time of wire bonding for connecting the gate electrode pad 24, the drain electrode pad 20, and the transmission line, wire bonding is performed only to the gate electrode pad 24, the drain electrode pad 20.

【００４９】逆にトランジスタ動作をしている領域の容
量が所定の値より小さい時には、実施の形態２と同様
に、トランジスタ動作をしている領域の容量が所定の値
よりどの程度小さいかによって、平面積の異なる補正ゲ
ート電極パッドＡ２６ａか補正ゲート電極パッドＢ２６
ｂのいずれかを、また補正ドレイン電極パッドＡ４６ａ
か補正ドレイン電極パッドＢ４６ｂのいずれかを、それ
ぞれ選択することが可能である。Conversely, when the capacity of the region where the transistor operates is smaller than the predetermined value, as in the second embodiment, depending on how small the capacity of the region where the transistor is operating is smaller than the predetermined value. Correction gate electrode pad A26a or correction gate electrode pad B26 having different plane areas
b and the correction drain electrode pad A46a
Or the correction drain electrode pad B46b can be selected.

【００５０】これにより、ＦＥＴチップの規定の特性イ
ンピーダンスにより近くなるように、補償すべき寄生容
量を調整することができ、細かい特性インピーダンスの
調整を行なうことができる。さらに、このＦＥＴチップ
４５では、入力側と出力側の双方から、寄生容量Ｃgs、
Ｃdsを補正できるので、トランジスタの特性インピーダ
ンスの調整の範囲を広くすることができる。Thus, the parasitic capacitance to be compensated can be adjusted so as to be closer to the specified characteristic impedance of the FET chip, and fine adjustment of the characteristic impedance can be performed. Further, in this FET chip 45, the parasitic capacitance Cgs,
Since Cds can be corrected, the range of adjusting the characteristic impedance of the transistor can be widened.

【００５１】またこの特性インピーダンスの調整はゲー
ト電極パッド２４、ドレイン電極パッド２０それぞれの
ワイヤボンディングの際にできるので、組立の際の工程
数を増加させずに特性インピーダンスの調整を行なうこ
とができるのは実施の形態１，２と同じである。Since the characteristic impedance can be adjusted at the time of wire bonding of the gate electrode pad 24 and the drain electrode pad 20, the characteristic impedance can be adjusted without increasing the number of steps in assembly. Is the same as in the first and second embodiments.

【００５２】実施の形態４．この実施の形態は、補正ゲ
ート電極パッドをソース電極上まで延在し、補正ゲート
電極パッドとソース電極との間に誘電体を配設してＭＩ
Ｍコンデンサを形成したもので、大きな寄生容量の調整
を行なうことができるものである。図８はこの実施の形
態に係る半導体素子の斜視図である。図８において、５
０は半導体素子としてのＦＥＴチップである。２６ｃは
ソース電極１４上まで延在した補正ゲート電極パッドで
ある。５２は誘電体膜で、１５０〜４００ｎｍ厚さのシ
リコン酸化膜、シリコン酸化窒化膜、シリコン窒化膜な
どが使用される。Embodiment 4 FIG. In this embodiment, the correction gate electrode pad extends to above the source electrode, and a dielectric is disposed between the correction gate electrode pad and the source electrode.
An M capacitor is formed, and a large parasitic capacitance can be adjusted. FIG. 8 is a perspective view of a semiconductor device according to this embodiment. In FIG. 8, 5
Reference numeral 0 denotes an FET chip as a semiconductor element. Reference numeral 26c denotes a correction gate electrode pad extending over the source electrode 14. Reference numeral 52 denotes a dielectric film made of a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or the like having a thickness of 150 to 400 nm.

【００５３】このＦＥＴチップ５０では補正ゲート電極
パッド２６ｃ、誘電体膜５２およびソース電極１４でＭ
ＩＭ(Metal-Insulator-Metal)コンデンサ５４が形成さ
れる。この実施の形態の場合もゲート−ソース間の寄生
容量Ｃgsのうち、トランジスタ動作をしている領域の容
量が所定の値より大きい時には、ゲート電極パッド２４
と伝送線路とを接続するワイヤボンディングの際に、ゲ
ート電極パッド２４のみにワイヤボンディングする。そ
して逆にトランジスタ動作をしている領域の容量が所定
の値より小さい時には、ゲート電極パッド２４と補正ゲ
ート電極パッド２６の両方にワイヤボンディングを行な
う。In the FET chip 50, the correction gate electrode pad 26c, the dielectric film 52 and the source electrode 14
An IM (Metal-Insulator-Metal) capacitor 54 is formed. Also in the case of this embodiment, when the capacitance of the transistor-operating region out of the gate-source parasitic capacitance Cgs is larger than a predetermined value, the gate electrode pad 24
At the time of wire bonding for connecting the semiconductor device and the transmission line, only the gate electrode pad 24 is wire-bonded. Conversely, when the capacitance of the region where the transistor operates is smaller than a predetermined value, wire bonding is performed on both the gate electrode pad 24 and the correction gate electrode pad 26.

【００５４】これにより、補正ゲート電極パッド２６ｃ
とその下地層２８で形成される固有の寄生容量の部分と
ＭＩＭコンデンサ５４の部分とがトランジスタ動作をし
ている領域の容量の不足を補うことが可能となる。そし
てＦＥＴチップ１０の特性インピーダンスが補正可能と
なり、規格の範囲内に収めることができる。さらにこの
場合はＭＩＭコンデンサ５４が付加されるので寄生容量
は大きくなり、容量の調整範囲を大幅に大きくすること
ができる。Thus, the correction gate electrode pad 26c
And the underlying parasitic capacitance formed by the underlying layer 28 and the MIM capacitor 54 can compensate for the shortage of capacitance in the region where the transistor operates. Then, the characteristic impedance of the FET chip 10 can be corrected, and can be kept within the standard range. Further, in this case, since the MIM capacitor 54 is added, the parasitic capacitance is increased, and the adjustment range of the capacitance can be greatly increased.

【００５５】この実施の形態では、ＭＩＭコンデンサを
補正ゲート電極パッド２６ｃに接続して設けたが、補正
ドレイン電極パッド４６に接続してＭＩＭコンデンサを
設けてもよいし、両者に設けてもよい。またチップコン
デンサを設けてもよい。In this embodiment, the MIM capacitor is connected to the correction gate electrode pad 26c. However, the MIM capacitor may be connected to the correction drain electrode pad 46, or both may be provided. Further, a chip capacitor may be provided.

【００５６】実施の形態５．この実施の形態は、実施の
形態１ないし４の半導体素子をパッケージに組み込み、
パッケージの歩留まりを高めたものである。図９はこの
実施の形態に係る半導体装置の平面図である。また図１
０は図９のＸ−Ｘ断面での矢視の断面図である。図９、
図１０において、６０は半導体装置としてのＦＥＴパッ
ケージである。６２は回路基板でガラスエポキシで形成
されている。６４は筐壁としてのパッケージ壁で回路基
板上に形成されている。６６はパッケージ壁の内部のキ
ャビティである。Embodiment 5 In this embodiment, the semiconductor elements of the first to fourth embodiments are incorporated in a package.
This is an improvement in package yield. FIG. 9 is a plan view of the semiconductor device according to this embodiment. FIG.
0 is a sectional view taken along arrow XX in FIG. 9. FIG.
In FIG. 10, reference numeral 60 denotes an FET package as a semiconductor device. A circuit board 62 is formed of glass epoxy. A package wall 64 is formed on a circuit board as a housing wall. 66 is a cavity inside the package wall.

【００５７】６８はキャビティ６６とパッケージ壁６４
の外部とを接続する、接続配線としての接続リードで、
６８ａはゲートリード、６８ｂはドレインリード、６８
ｃはソースリードで、接続リード６８は回路基板６２の
裏面まで回り込むように形成され、ＦＥＴパッケージ６
０が実装される実装基板（図示せず）に表面実装できる
ように考慮されている。Reference numeral 68 denotes a cavity 66 and a package wall 64
Connection leads as connection wiring to connect to the outside of the
68a is a gate lead, 68b is a drain lead, 68
c is a source lead, and the connection lead 68 is formed so as to extend to the back surface of the circuit board 62.
0 has been considered so that it can be surface-mounted on a mounting board (not shown) on which it is mounted.

【００５８】回路基板６２、パッケージ壁６４、及び接
続リード６８でパッケージ本体７０が構成される。７２
はキャビティ６６において回路基板６２上にダイボンド
された半導体素子としてのＦＥＴチップで、ＦＥＴパッ
ケージ６０では実施の形態１のＦＥＴチップ１０に相当
するものが示されている。このほか実施の形態２〜４に
記載した半導体素子でもよい。またＦＥＴチップ７２に
おいて、図１と同じ符号は、図１のＦＥＴチップ１０の
相当のものである。The package body 70 is composed of the circuit board 62, the package wall 64, and the connection leads 68. 72
Denotes an FET chip as a semiconductor element die-bonded on the circuit board 62 in the cavity 66, and an FET package 60 corresponding to the FET chip 10 of the first embodiment is shown. In addition, the semiconductor elements described in the second to fourth embodiments may be used. In the FET chip 72, the same reference numerals as those in FIG. 1 correspond to those of the FET chip 10 in FIG.

【００５９】図１０に示された７４は蓋体としてのパッ
ケージ蓋である。このＦＥＴパッケージ６０の組立は、
パッケージ本体７０のキャビティ６６の回路基板６２上
にＦＥＴチップ７２がダイボンドされ、次いでソース電
極パッド１６、ドレイン電極パッド２０、およびゲート
電極パッド２４とそれぞれの接続リード６８とをワイヤ
３０で接続され、パッケージ蓋７４で封止されＦＥＴパ
ッケージ６０として完成する。Reference numeral 74 shown in FIG. 10 is a package lid as a lid. The assembly of this FET package 60 is as follows.
The FET chip 72 is die-bonded onto the circuit board 62 in the cavity 66 of the package body 70, and then the source electrode pad 16, the drain electrode pad 20, and the gate electrode pad 24 and the respective connection leads 68 are connected by wires 30 to form a package. The package is sealed with the lid 74 to complete the FET package 60.

【００６０】ＦＥＴチップ７２が、その製造プロセス上
のバラツキから、トランジスタ動作をしている領域の容
量が所定の値より小さくなって、ゲート−ソース間の寄
生容量Ｃgsが小さくなり、その特性インピーダンスが規
格から外れる場合がある。このようなＦＥＴチップ７２
においても、ＦＥＴパッケージ６０として組立を行なう
ときに、ゲート電極パッド２４と補正ゲート電極パッド
２６の両方にワイヤボンディングを行ない、ゲート電極
パッド２４部分の寄生容量を大きくする。Due to variations in the manufacturing process of the FET chip 72, the capacitance in the region where the transistor operates is smaller than a predetermined value, the parasitic capacitance Cgs between the gate and the source is reduced, and the characteristic impedance is reduced. May deviate from the standard. Such an FET chip 72
Also, when assembling the FET package 60, wire bonding is performed on both the gate electrode pad 24 and the correction gate electrode pad 26 to increase the parasitic capacitance of the gate electrode pad 24.

【００６１】これにより、ＦＥＴチップ７２のトランジ
スタ動作をしている領域の容量の不足をゲート電極パッ
ド２４部分の寄生容量を大きくすることで補い、所定の
ゲート−ソース間の寄生容量Ｃgsとすることにより、Ｆ
ＥＴチップ１０の特性インピーダンスを補正し、ＦＥＴ
パッケージ６０の規格の範囲内に収めることができる。
このＦＥＴパッケージ６０では、一度のワイヤボンディ
ングで、ゲート電極パッド２４と補正ゲート電極パッド
２６の両方に接続することができ、パッケージ組立に際
しての工程数を増加させること無しに特性インピーダン
スの調整を行なうことができる。In this way, the shortage of capacitance in the region of the FET chip 72 where the transistor operates is compensated for by increasing the parasitic capacitance of the gate electrode pad 24, and a predetermined gate-source parasitic capacitance Cgs is obtained. Gives F
Correct the characteristic impedance of the ET chip 10 and
It can be kept within the standard range of the package 60.
In this FET package 60, it is possible to connect to both the gate electrode pad 24 and the correction gate electrode pad 26 by one wire bonding, and to adjust the characteristic impedance without increasing the number of steps in assembling the package. Can be.

【００６２】以上のようにこの実施の形態の構成では、
使用するＦＥＴチップの特性インピーダンスのバラツキ
範囲を広くすることができ、このＦＥＴチップの特性イ
ンピーダンスの調整を、ＦＥＴチップ製造後のパッケー
ジの組立に際しての工程数を増加させることなしに行な
うことができるので、安価なＦＥＴパッケージ６０を得
ることができるこの実施の形態では、接続導体としてボ
ンディングワイヤについて説明したが、フリップチップ
方式の場合ではバンプでもよい。As described above, in the configuration of this embodiment,
Since the variation range of the characteristic impedance of the used FET chip can be widened, and the adjustment of the characteristic impedance of the FET chip can be performed without increasing the number of steps in assembling the package after manufacturing the FET chip. In this embodiment, in which an inexpensive FET package 60 can be obtained, a bonding wire is described as a connection conductor, but a bump may be used in the case of a flip-chip method.

【００６３】また、この実施の形態では、ゲート電極パ
ッドに補正ゲート電極パッドを設けたものについて説明
したが、さらにドレイン電極パッドにも補正ドレインパ
ッドを設けてもよい。このような構成にすることによ
り、特性インピーダンスの調整範囲が広くなり、使用す
るＦＥＴチップのバラツキ範囲を広くすることができ
る。また以上の各実施の形態の説明ではＦＥＴを例にし
て説明したが、ＨＥＭＴ（High Electron Mobility Tra
nsistor)においても同様の効果を奏する。In this embodiment, the case where the correction gate electrode pad is provided on the gate electrode pad has been described. However, a correction drain pad may be further provided on the drain electrode pad. With such a configuration, the adjustment range of the characteristic impedance is widened, and the variation range of the used FET chip can be widened. In the above embodiments, the FET has been described as an example. However, the HEMT (High Electron Mobility Tra
nsistor) has the same effect.

【００６４】[0064]

【発明の効果】この発明に係る高周波用半導体素子とこ
の高周波用半導体素子を使用した半導体装置、およびこ
の半導体装置の製造方法は以上に説明したような構成を
備え、工程を含んでいるので、以下のような効果を有す
る。この発明に係る高周波用半導体素子によれば、トラ
ンジスタの電極それぞれの引出し電極パッドと、これら
の引出し電極パッドのうちの第１の引出し電極パッドに
隣接し、半導体基板上に島状に配設された第１の補正電
極パッドと、を備えたので、第１の補正電極パッドによ
る寄生容量分だけ、高周波用半導体素子の特性インピー
ダンスを調整することができ、延いては歩留まりの高い
高周波用半導体素子を提供することができる。The semiconductor device for high frequency according to the present invention, the semiconductor device using the semiconductor device for high frequency, and the method for manufacturing the semiconductor device have the above-described configuration and include the steps. It has the following effects. According to the high-frequency semiconductor device of the present invention, the extraction electrode pads of the respective electrodes of the transistor and the first extraction electrode pad of the extraction electrode pads are arranged in an island shape on the semiconductor substrate. And the first correction electrode pad, the characteristic impedance of the high-frequency semiconductor element can be adjusted by the amount of the parasitic capacitance caused by the first correction electrode pad. Can be provided.

【００６５】さらに、第１の補正電極パッドを、面積が
異なる複数個のもので構成したので特性インピーダンス
をきめ細かく調整することができる。延いては所定の特
性インピーダンスにより近く調整可能な高周波用半導体
素子を得ることができる。Further, since the first correction electrode pad is composed of a plurality of pads having different areas, the characteristic impedance can be finely adjusted. As a result, a high-frequency semiconductor element that can be adjusted closer to a predetermined characteristic impedance can be obtained.

【００６６】第１の引出し電極パッドを、制御電極また
は第１の電極に接続された引出し電極パッドとするとと
もに制御電極をショットキ接合されたゲート電極で、第
１の電極をドレイン電極としたので、電界効果トランジ
スタの入力側または出力側で特性インピーダンスを調整
することができる。このため歩留まりの高い電界効果型
トランジスタを得ることができる。Since the first extraction electrode pad was a control electrode or an extraction electrode pad connected to the first electrode, and the control electrode was a Schottky gate electrode, and the first electrode was a drain electrode. The characteristic impedance can be adjusted on the input side or output side of the field effect transistor. Therefore, a field-effect transistor with a high yield can be obtained.

【００６７】さらに、第１の補正電極パッドと接続され
たコンデンサをさらに備えたもので、調整可能な容量を
大きくすることができ、特性インピーダンスの調整範囲
がより広い高周波用半導体素子を提供することができ
る。Further, it is possible to provide a high-frequency semiconductor device which further includes a capacitor connected to the first correction electrode pad, can increase the adjustable capacitance, and has a wider characteristic impedance adjustment range. Can be.

【００６８】第２の電極をソース電極とし、第１の補正
電極パッドと接続されたコンデンサをさらに備え、この
コンデンサは、その一方の電極板を第２の電極の引出し
電極パッドとしたＭＩＭ(Metal-Insulator-Metal)コン
デンサとされたので、電界効果トランジスタにおいて、
簡単な構成で調整可能な容量を大きくすることができ、
延いては簡単な構成で特性インピーダンスの調整範囲を
より広くすることができる。The capacitor further includes a capacitor connected to the first correction electrode pad using the second electrode as a source electrode, and the capacitor has an MIM (Metal Metal) having one electrode plate serving as an extraction electrode pad for the second electrode. -Insulator-Metal) capacitor.
Adjustable capacity can be increased with a simple configuration,
As a result, the adjustment range of the characteristic impedance can be broadened with a simple configuration.

【００６９】また、第２の引出し電極パッドに隣接した
第２の補正電極パッドをさらに備えたので、トランジス
タの入力側と出力側の双方で特性インピーダンスを調整
することができ、延いては特性インピーダンスの調整範
囲の広く、歩留まりの高い高周波用半導体素子を提供す
ることができる。Further, since a second correction electrode pad adjacent to the second extraction electrode pad is further provided, the characteristic impedance can be adjusted on both the input side and the output side of the transistor. Can provide a high-frequency semiconductor element having a wide adjustment range and a high yield.

【００７０】さらに、第１，第２の補正電極パッドの少
なくとも一方が、面積を異にする複数個で構成されたの
で、特性インピーダンスをきめ細かく調整することがで
き、延いては所定の特性インピーダンスにより近く調整
可能な高周波用半導体素子を得ることができる。Furthermore, since at least one of the first and second correction electrode pads is constituted by a plurality of pads having different areas, the characteristic impedance can be finely adjusted. It is possible to obtain a high-frequency semiconductor element that can be adjusted near.

【００７１】さらに、第１の引出し電極パッドが制御電
極に、第２の引出し電極パッドが第１の電極に、それぞ
れ接続された引出し電極パッドとするとともに制御電極
をショットキ接合されたゲート電極、第１の電極をドレ
イン電極としたので、電界効果トランジスタの入力側と
出力側の双方で特性インピーダンスを調整することがで
き、延いては特性インピーダンスの調整範囲の広く、歩
留まりの高い電界効果トランジスタを提供することがで
きる。Further, the first extraction electrode pad is connected to the control electrode, the second extraction electrode pad is connected to the first electrode, and the extraction electrode pad is connected to the first electrode. Since the first electrode is used as the drain electrode, the characteristic impedance can be adjusted on both the input side and the output side of the field effect transistor, thereby providing a field effect transistor with a wide characteristic impedance adjustment range and a high yield. can do.

【００７２】さらに、第１，第２の補正電極パッドと個
別に接続されるコンデンサを、第１，第２の補正電極パ
ッドの少なくとも一方に備えたので、容量の調整範囲を
より広くすることができ、特性インピーダンスの調整範
囲がより広い高周波用半導体素子を提供することができ
る。Further, since the capacitors individually connected to the first and second correction electrode pads are provided on at least one of the first and second correction electrode pads, the capacitance adjustment range can be made wider. As a result, a high-frequency semiconductor element having a wider characteristic impedance adjustment range can be provided.

【００７３】またさらに、第２の電極をソース電極と
し、第１，第２の補正電極パッドと個別に接続されるコ
ンデンサを、第１，第２の補正電極パッドの少なくとも
一方にさらに備え、コンデンサは、その一方の電極板を
第２の電極の引出し電極パッドとしたＭＩＭ(Metal-Ins
ulator-Metal)コンデンサとされたので、電界効果型ト
ランジスタにおいて、簡単な構成で調整可能な容量を大
きくすることができ、延いては簡単な構成で特性インピ
ーダンスの調整範囲がより広い高周波用半導体素子を提
供することができる。Furthermore, at least one of the first and second correction electrode pads is further provided with a capacitor individually connected to the first and second correction electrode pads using the second electrode as a source electrode. Is a MIM (Metal-Ins) having one of the electrode plates as an extraction electrode pad for a second electrode.
ulator-Metal) capacitor, which makes it possible to increase the adjustable capacitance of a field-effect transistor with a simple configuration and, consequently, widen the range of characteristic impedance adjustment with a simple configuration. Can be provided.

【００７４】また、この発明に係る半導体装置によれ
ば、筐壁の内部と外部とを接続する接続配線と、筐壁内
の回路基板上に配設された請求項１ないし５のいずれか
１項に記載の高周波用半導体素子と、この高周波用半導
体素子の第１の引出し電極パッド、または第１の引出し
電極パッドと第１の補正電極パッドとの両方、のいずれ
かと接続配線とを筐壁内で接続する接続導体とを備えた
ので、高周波用半導体素子と接続配線とを接続導体によ
り筐壁内で接続するときに高周波用半導体素子の特性イ
ンピーダンスを調整し、所定の特性インピーダンスを有
する半導体装置に調整できる。延いては安価な半導体装
置を提供することができる。According to the semiconductor device of the present invention, the connection wiring for connecting the inside and the outside of the housing and the circuit board in the housing are provided. The semiconductor device for high frequency described in the paragraph, a first extraction electrode pad of this semiconductor device for high frequency, or both of the first extraction electrode pad and the first correction electrode pad, and the connection wiring are connected to the housing wall. A semiconductor having a predetermined characteristic impedance by adjusting the characteristic impedance of the high-frequency semiconductor element when the high-frequency semiconductor element and the connection wiring are connected in the housing by the connection conductor. Can be adjusted to the device. Consequently, an inexpensive semiconductor device can be provided.

【００７５】また、筐壁の内部と外部とを接続する第
１，第２の接続配線と、筐壁内の回路基板上に配設され
た請求項６ないし１０のいずれか１項に記載の高周波用
半導体素子と、この高周波用半導体素子の第１の引出し
電極パッド、または第１の引出し電極パッドと第１の補
正電極パッドとの両方、のいずれかと第１の接続配線と
を筐壁内で接続する第１の接続導体と、高周波用半導体
素子の第２の引出し電極パッド、または第２の引出し電
極パッドと第２の補正電極パッドとの両方、のいずれか
と第２の接続配線とを筐壁内で接続する第２の接続導体
とを備えたので、高周波用半導体素子と第１，第２の接
続配線とを第１，第２の接続導体により筐壁内でそれぞ
れ接続するときに高周波用半導体素子の入力側と出力側
の双方で高周波用半導体素子の特性インピーダンスを調
整し、所定の特性インピーダンスを有する半導体装置に
調整できる。延いては特性インピーダンスの調整範囲が
広く安価な半導体装置を提供することができる。The first and second connection wirings for connecting the inside and the outside of the housing and the circuit board according to any one of claims 6 to 10, which are arranged on a circuit board in the housing. The high-frequency semiconductor element, and either the first extraction electrode pad of the high-frequency semiconductor element, or both the first extraction electrode pad and the first correction electrode pad, and the first connection wiring are placed in the housing. And the second connection wiring, and either the second extraction electrode pad of the semiconductor device for high frequency, or both the second extraction electrode pad and the second correction electrode pad, and the second connection wiring Since the semiconductor device for high frequency and the first and second connection wirings are connected to each other in the housing by the first and second connection conductors, since the second connection conductor connected in the housing is provided. The high frequency semiconductor element is used on both the input and output sides of the high frequency semiconductor device. Adjust the characteristic impedance of the device can be adjusted to a semiconductor device having a predetermined characteristic impedance. Consequently, an inexpensive semiconductor device having a wide characteristic impedance adjustment range can be provided.

【００７６】また、この発明に係る半導体装置の製造方
法によれば、筐壁で囲まれた内部と外部とを接続する接
続配線を有するパッケージ本体の、筐壁内の回路基板上
に請求項１ないし５のいずれか１項に記載の高周波用半
導体素子を配設する第１の工程と、高周波用半導体素子
の第１の引出し電極パッド、または第１の引出し電極パ
ッドと第１の補正電極パッドとの両方、のいずれかと接
続配線とを接続導体により筐壁内で接続する第２の工程
と、を含むので、高周波用半導体素子と接続配線とを接
続導体により筐壁内で接続するときに、高周波用半導体
素子の組立工程を増加させずに、高周波用半導体素子の
特性インピーダンスを調整することができる。延いては
歩留まりの高い半導体装置の製造方法を提供することが
できる。According to the method of manufacturing a semiconductor device of the present invention, the package body having the connection wiring for connecting the inside and the outside surrounded by the housing is provided on the circuit board in the housing. 6. A first step of disposing the high-frequency semiconductor element according to any one of items 5 to 5, and a first extraction electrode pad or a first extraction electrode pad and a first correction electrode pad of the high-frequency semiconductor element. And a second step of connecting any one of the connection wiring and the connection wiring in the housing by the connection conductor, when connecting the high-frequency semiconductor element and the connection wiring in the housing by the connection conductor. Further, the characteristic impedance of the high-frequency semiconductor element can be adjusted without increasing the number of steps of assembling the high-frequency semiconductor element. Consequently, a method for manufacturing a semiconductor device with a high yield can be provided.

【００７７】また、筐壁で囲まれた内部と外部とを接続
する第１，第２の接続配線とを有するパッケージ本体
の、筐壁内の回路基板上に請求項６ないし１０のいずれ
か１項に記載の高周波用半導体素子を配設する第１の工
程と、高周波用半導体素子の第１の引出し電極パッド、
または第１の引出し電極パッドと第１の補正電極パッド
との両方、のいずれかと第１の接続配線とを第１の接続
導体により筐壁内で接続する第２の工程と、高周波用半
導体素子の第２の引出し電極パッド、または第２の引出
し電極パッドと第２の補正電極パッドとの両方、のいず
れかと第２の接続配線とを第２の接続導体により筐壁内
で接続する第３の工程とを含むので、高周波用半導体素
子と第１，第２の接続配線とを第１，第２の接続導体に
より筐壁内でそれぞれ接続するときに、高周波用半導体
素子の組立工程を増加させずに、高周波用半導体素子の
入力側と出力側の双方で特性インピーダンスを調整でき
る。延いては特性インピーダンスの調整範囲が広く、歩
留まりの高い半導体装置の製造方法を提供することがで
きる。Further, the package body having the first and second connection wirings for connecting the inside and the outside surrounded by the casing is mounted on the circuit board in the casing. A first step of arranging the high-frequency semiconductor element according to the above item, and a first extraction electrode pad of the high-frequency semiconductor element;
A second step of connecting either one of the first extraction electrode pad and the first correction electrode pad to the first connection wiring within the housing by the first connection conductor; and a high-frequency semiconductor element. The second connection electrode and the second connection wiring are connected to the second connection wiring in the housing wall by the second connection conductor, or any of the second extraction electrode pad or both of the second extraction electrode pad and the second correction electrode pad. When the high-frequency semiconductor element and the first and second connection wirings are connected in the housing by the first and second connection conductors, the number of assembling steps of the high-frequency semiconductor element is increased. Instead, the characteristic impedance can be adjusted on both the input side and the output side of the high-frequency semiconductor element. As a result, it is possible to provide a method of manufacturing a semiconductor device having a wide characteristic impedance adjustment range and a high yield.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明に係る高周波用半導体素子の一部透
視斜視図である。FIG. 1 is a partially transparent perspective view of a high-frequency semiconductor device according to the present invention.

【図２】 この発明に係る高周波用半導体素子の製造工
程にしたがって示した高周波用半導体素子の平面図であ
る。FIG. 2 is a plan view of the high-frequency semiconductor device according to the manufacturing process of the high-frequency semiconductor device according to the present invention.

【図３】 この発明に係る高周波用半導体素子の製造工
程にしたがって示した高周波用半導体素子の平面図であ
る。FIG. 3 is a plan view of the high-frequency semiconductor device according to the manufacturing process of the high-frequency semiconductor device according to the present invention.

【図４】 この発明に係る高周波用半導体素子の製造工
程にしたがって示した高周波用半導体素子の平面図であ
る。FIG. 4 is a plan view of the high-frequency semiconductor element shown according to the manufacturing process of the high-frequency semiconductor element according to the present invention.

【図５】 この発明に係る高周波用半導体素子の製造工
程にしたがって示した高周波用半導体素子の平面図であ
る。FIG. 5 is a plan view of the high-frequency semiconductor element shown according to the manufacturing process of the high-frequency semiconductor element according to the present invention.

【図６】 この発明に係る高周波用半導体素子の一部透
視斜視図である。FIG. 6 is a partially transparent perspective view of a high-frequency semiconductor device according to the present invention.

【図７】 この発明に係る高周波用半導体素子の一部透
視斜視図である。FIG. 7 is a partially transparent perspective view of a high-frequency semiconductor device according to the present invention.

【図８】 この発明に係る高周波用半導体素子の一部透
視斜視図である。FIG. 8 is a partially transparent perspective view of a high-frequency semiconductor device according to the present invention.

【図９】 この発明に係る半導体装置の平面図である。FIG. 9 is a plan view of a semiconductor device according to the present invention.

【図１０】 図９のＸ−Ｘ断面での断面図である。FIG. 10 is a sectional view taken along the line XX of FIG. 9;

【符号の説明】[Explanation of symbols]

１２ ＧａＡｓ基板、２２ ゲート電極、１４ ソース
電極、１８ ドレイン電極、１６，２０，２４ 引出し
電極パッド、２６，４６ 補正電極パッド、５４ コン
デンサ、６２ 回路基板、６４ 筐壁、６８ 接続配
線、１０，４０，４５，５０ 高周波用半導体素子、３
０ 接続導体、７４ 蓋体、７０ パッケージ本体。12 GaAs substrate, 22 gate electrode, 14 source electrode, 18 drain electrode, 16, 20, 24 extraction electrode pad, 26, 46 correction electrode pad, 54 capacitor, 62 circuit board, 64 housing wall, 68 connection wiring, 10, 40 , 45, 50 High frequency semiconductor device, 3
0 connection conductor, 74 lid, 70 package body.

フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/812 Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (Reference) H01L 29/812

Claims (14)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板に配設され、制御電極、第１
の電極、及び第２の電極を有するトランジスタと、 このトランジスタの上記電極それぞれと接続され、上記
半導体基板上に配設された上記電極それぞれの引出し電
極パッドと、 これらの引出し電極パッドのうちの第１の引出し電極パ
ッドに隣接し、上記半導体基板上に島状に配設された第
１の補正電極パッドと、を備えた高周波用半導体素子。A first electrode disposed on the semiconductor substrate;
A transistor having an electrode and a second electrode; a lead electrode pad connected to the electrode of the transistor and disposed on the semiconductor substrate; and a lead electrode pad of the lead electrode pad. A first correction electrode pad adjacent to the first extraction electrode pad and arranged in an island shape on the semiconductor substrate. 【請求項２】 第１の補正電極パッドが、面積を異にす
る複数個で構成されたことを特徴とする請求項１記載の
高周波用半導体素子。2. The high-frequency semiconductor device according to claim 1, wherein the first correction electrode pad is constituted by a plurality of pads having different areas. 【請求項３】 第１の引出し電極パッドを、制御電極ま
たは第１の電極に接続された引出し電極パッドとすると
ともに制御電極をショットキ接合されたゲート電極で、
第１の電極をドレイン電極としたことを特徴とする請求
項１または２に記載の高周波用半導体素子。3. The first extraction electrode pad is a control electrode or an extraction electrode pad connected to the first electrode, and the control electrode is a gate electrode Schottky-bonded,
3. The high-frequency semiconductor device according to claim 1, wherein the first electrode is a drain electrode. 【請求項４】 第１の補正電極パッドと接続されたコン
デンサをさらに備えたことを特徴とする請求項１ないし
３のいずれか１項に記載の高周波用半導体素子。4. The high-frequency semiconductor device according to claim 1, further comprising a capacitor connected to the first correction electrode pad. 【請求項５】 第２の電極をソース電極とし、第１の補
正電極パッドと接続されたコンデンサをさらに備え、前
記コンデンサは、その一方の電極板が第２の電極の引出
し電極パッドとされたＭＩＭ(Metal-Insulator-Metal)
コンデンサであることを特徴とする請求項３記載の高周
波用半導体素子。5. A capacitor having a second electrode as a source electrode and a capacitor connected to a first correction electrode pad, wherein the capacitor has one electrode plate serving as an extraction electrode pad for a second electrode. MIM (Metal-Insulator-Metal)
4. The high-frequency semiconductor device according to claim 3, which is a capacitor. 【請求項６】 引出し電極パッドのうちの第２の引出し
電極パッドに隣接し、半導体基板上に島状に配設された
第２の補正電極パッドをさらに備えたことを特徴とする
請求項１記載の高周波用半導体素子。6. The semiconductor device according to claim 1, further comprising a second correction electrode pad adjacent to the second extraction electrode pad among the extraction electrode pads and arranged in an island shape on the semiconductor substrate. 2. The high-frequency semiconductor device according to claim 1. 【請求項７】 第１、第２の補正電極パッドの少なくと
も一方が、面積を異にする複数個で構成されたことを特
徴とする請求項６記載の高周波用半導体素子。7. The high-frequency semiconductor device according to claim 6, wherein at least one of the first and second correction electrode pads comprises a plurality of pads having different areas. 【請求項８】 第１の引出し電極パッドが制御電極に、
第２の引出し電極パッドが第１の電極に、それぞれ接続
された引出し電極パッドとするとともに制御電極をショ
ットキ接合されたゲート電極、第１の電極をドレイン電
極としたことを特徴とする請求項６または７に記載の高
周波用半導体素子。8. The first extraction electrode pad serves as a control electrode,
7. A method according to claim 6, wherein the second extraction electrode pad is an extraction electrode pad connected to the first electrode, and the control electrode is a Schottky gate electrode, and the first electrode is a drain electrode. Or the high-frequency semiconductor element according to 7. 【請求項９】 第１，第２の補正電極パッドと個別に接
続されるコンデンサを、第１，第２の補正電極パッドの
少なくとも一方にさらに備えたことを特徴とする請求項
６ないし８のいずれか１項に記載の高周波用半導体素
子。9. The device according to claim 6, further comprising a capacitor separately connected to the first and second correction electrode pads on at least one of the first and second correction electrode pads. The high-frequency semiconductor device according to claim 1. 【請求項１０】 第２の電極をソース電極とし、第１，
第２の補正電極パッドと個別に接続されるコンデンサ
を、第１，第２の補正電極パッドの少なくとも一方にさ
らに備え、コンデンサは、その一方の電極板を第２の電
極の引出し電極パッドとされたＭＩＭ(Metal-Insulator
-Metal)コンデンサであることを特徴とする請求項８記
載の高周波用半導体素子。10. The method according to claim 1, wherein the second electrode is a source electrode,
A capacitor separately connected to the second correction electrode pad is further provided on at least one of the first and second correction electrode pads, and the capacitor has one electrode plate serving as an extraction electrode pad for the second electrode. MIM (Metal-Insulator
9. The high-frequency semiconductor device according to claim 8, which is a (Metal) capacitor. 【請求項１１】 回路基板と、 この回路基板上に配設され、この回路基板を取囲む筐壁
と、 この筐壁を介してこの筐壁で囲まれた内部と外部とを接
続し上記回路基板上に配設された接続配線と、 上記筐壁内の回路基板上に配設された請求項１ないし５
のいずれか１項に記載の高周波用半導体素子と、 この高周波用半導体素子の第１の引出し電極パッド、ま
たは第１の引出し電極パッドと第１の補正電極パッドと
の両方、のいずれかと上記接続配線とを上記筐壁内で接
続する接続導体と、 上記筐壁上に配設されこの筐壁の内部を封止する蓋体
と、を備えた半導体装置。11. A circuit, comprising: a circuit board; a housing disposed on the circuit board, surrounding the circuit board; and an interior and an exterior surrounded by the housing via the housing to connect the circuit to the outside. 6. A connection wiring disposed on a substrate, and a connection wiring disposed on a circuit substrate in the housing.
5. The high-frequency semiconductor element according to any one of the above, and the above-mentioned connection with either the first extraction electrode pad of the high-frequency semiconductor element or both of the first extraction electrode pad and the first correction electrode pad. A semiconductor device, comprising: a connection conductor for connecting a wiring in the housing; and a lid disposed on the housing and sealing the inside of the housing. 【請求項１２】 回路基板と、 この回路基板上に配設されこの回路基板を取囲む筐壁
と、 この筐壁を介してこの筐壁で囲まれた内部と外部とを接
続し上記回路基板上に配設された第１，第２の接続配線
と、 上記筐壁内の回路基板上に配設された請求項６ないし１
０のいずれか１項に記載の高周波用半導体素子と、 この高周波用半導体素子の第１の引出し電極パッド、ま
たは第１の引出し電極パッドと第１の補正電極パッドと
の両方、のいずれかと上記第１の接続配線とを上記筐壁
内で接続する第１の接続導体と、 上記高周波用半導体素子の第２の引出し電極パッド、ま
たは第２の引出し電極パッドと第２の補正電極パッドと
の両方、のいずれかと上記第２の接続配線とを上記筐壁
内で接続する第２の接続導体と、 上記筐壁上に配設されこの筐壁の内部を封止する蓋体
と、を備えた半導体装置。12. A circuit board comprising: a circuit board; a housing disposed on the circuit board and surrounding the circuit board; and an interior and an exterior surrounded by the housing wall connected to the circuit board via the housing. The first and second connection wirings disposed on the circuit board, and disposed on a circuit board in the housing.
0, and any one of the first extraction electrode pad or both the first extraction electrode pad and the first correction electrode pad of the high-frequency semiconductor element described above. A first connection conductor for connecting the first connection wiring to the inside of the housing; and a second lead electrode pad of the high-frequency semiconductor element, or a second lead electrode pad and a second correction electrode pad. A second connection conductor for connecting any one of the two and the second connection wiring in the housing; and a lid disposed on the housing and sealing the inside of the housing. Semiconductor device. 【請求項１３】 回路基板と、この回路基板上に配設さ
れこの回路基板を取囲む筐壁と、この筐壁を介してこの
筐壁で囲まれた内部と外部とを接続し上記回路基板上に
配設された接続配線とを有するパッケージ本体の、上記
筐壁内の回路基板上に請求項１ないし５のいずれか１項
に記載の高周波用半導体素子を配設する第１の工程と、 高周波用半導体素子の第１の引出し電極パッド、または
第１の引出し電極パッドと第１の補正電極パッドとの両
方、のいずれかと上記接続配線とを接続導体により筐壁
内で接続する第２の工程と、 筐壁上に蓋体を配設し、この筐壁の内部を封止する第３
の工程と、を含む半導体装置の製造方法。13. The circuit board, comprising: a circuit board; a housing disposed on the circuit board and surrounding the circuit board; and an interior and an exterior surrounded by the housing wall connected to the circuit board via the housing. A first step of arranging the high-frequency semiconductor element according to claim 1 on a circuit board in the housing of a package body having connection wiring arranged thereon. A second connection for connecting either the first extraction electrode pad of the high-frequency semiconductor element, or both the first extraction electrode pad and the first correction electrode pad, and the connection wiring within the housing wall by a connection conductor; And a third step of disposing a lid on the housing and sealing the inside of the housing.
And a method for manufacturing a semiconductor device. 【請求項１４】 回路基板と、この回路基板上に配設さ
れこの回路基板を取囲む筐壁と、この筐壁を介してこの
筐壁で囲まれた内部と外部とを接続し上記回路基板上に
配設された第１，第２の接続配線とを有するパッケージ
本体の、上記筐壁内の回路基板上に請求項６ないし１０
のいずれか１項に記載の高周波用半導体素子を配設する
第１の工程と、 高周波用半導体素子の第１の引出し電極パッド、または
第１の引出し電極パッドと第１の補正電極パッドとの両
方、のいずれかと上記第１の接続配線とを第１の接続導
体により筐壁内で接続する第２の工程と、 高周波用半導体素子の第２の引出し電極パッド、または
第２の引出し電極パッドと第２の補正電極パッドとの両
方、のいずれかと第２の接続配線とを第２の接続導体に
より筐壁内で接続する第３の工程と、 筐壁上に蓋体を配設し、この筐壁の内部を封止する第４
の工程と、を含む半導体装置の製造方法。14. A circuit board comprising: a circuit board; a housing disposed on the circuit board and surrounding the circuit board; and an interior and an exterior surrounded by the housing wall connected to the circuit board via the housing wall. 11. The package main body having the first and second connection wirings disposed thereon, on a circuit board in the casing.
A first step of disposing the high-frequency semiconductor element according to any one of the above, and a first extraction electrode pad of the high-frequency semiconductor element, or a first extraction electrode pad and a first correction electrode pad. A second step of connecting any one of the first and second connection wirings to the first connection wiring within the housing by a first connection conductor; and a second extraction electrode pad or a second extraction electrode pad of the high-frequency semiconductor element. A third step of connecting any one of the first and second correction electrode pads and the second connection wiring to the second connection wiring within the housing by the second connection conductor; and disposing a lid on the housing, The fourth sealing the inside of this housing wall
And a method for manufacturing a semiconductor device.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059433A (en) * 2005-08-22 2007-03-08 Mitsubishi Electric Corp Cascode connection circuit

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