JP2001517333A - 自己修飾コード処理装置 - Google Patents

Abstract

(57)【要約】 プロセッサのパイプライン段を通って進む命令のためのメモリアドレスを示すタグを含み且つストア目標アドレスバッファを有する命令デコーダ（１０４）を含むプロセッサ（１００）が自己修飾コード処理装置が命令ストリーム内へのストアオペーレーション書込みを検出し且つ自己修飾コードフォールトをトリッガすることを可能とする。自己修飾コード処理装置の一実施例においては、ストアパイプ（１５３，１５９）はデータキャッシュ（１７０）に接続され、ストアオペレーションの結果をメモリサブシステム（１２２）に完遂する。ストアパイプはストアオペレーション結果のコミットメントにストアオペレーション目標アドレス表示を供給する。スケジューラ（１８０）は命令から解読されたＯｐｓのための指定されたＯｐエントリを含み且つ命令のためのメモリアドレスを対象とする符合する第１のアドレスタグを含む。第１の比較ロジック（２３６）はストアオペレーション目標アドレスと第１のアドレスタグの１つとの間の整合に応答して自己修飾コードフォールト処理装置をトリッガするためにストアパイプと第１のアドレスタグに接続される。命令デコーダ（１４０）は命令キャッシュ（１３０）とスケジューラ（１８０）の間に接続される。命令デコーダは命令バッファエントリと命令バッファエントリに関連した第２のアドレスタグを含む。第２の比較ロジック（４４４）はストアオペレーション目標アドレスと第２のアドレスタグの間の整合に応答して自己修飾コードフォールト処理装置をトリッガするためにストアパイプと第２のアドレスタグに接続される。

Description

【発明の詳細な説明】 自己修飾コード処理装置技術分野 この発明はプロセッサ、特にパイプライン処理装置における自己修飾コード処 理装置に関する。背景技術 コンピュータプログラムは生ずる目的コードが逐次的順序によって実行される という単純化された仮定により典型的には設計され、コード化されそしてコンパ イルされている。しかしながら、この仮定にも関わらず、最新プロセッサ設計技 術は、機械命令の並行実行の可能性、即ち命令並列法の開発を目指している。コ ンピュータ処理能力を最大とするために、パイプライン技術を利用して単一機能 ユニットまたは実行パスの多重段に命令並行配列をマップすることができる。こ れとは対照的に、ｏｕｔ−ｏｆ−ｏｒｄｅｒ命令発行、ｏｕｔ−ｏｆ−ｏｒｄｅ ｒ命令完了、及び命令の投機的実行を含むスーパースケーラ技術では命令並行配 列を多重機能ユニットまたは実行パスにマップする。最新プロセッサ設計ではパ イプライン技術とスーパースケーラ技術の両者が頻繁に開発されている。 Ｏｕｔ−ｏｆ−ｏｒｄｅｒ命令発行は実行ユニットへの命令の発行を含むが、 実行コード内での命令の実際の順序に関してはあまり考慮されていない。ｏｕｔ −ｏｆ−ｏｒｄｅｒ発行を利用するスーパースケーラプロセッサは、命令タスク 指名シーケンスの作成において与えられた命令の出力（結果）と後続命令の入力 （オペランド）との間の従属性に拘束されることのみが必要である。一方、ｏｕ ｔ−ｏｆ−ｏｒｄｅｒ完了は、その プログラムシーケンスに先行する命令の完了前に与えられた命令が完了（例えば その結果の格納）することを可能とする技術である。最後に、投機的実行は予測 された結果（例えば、ブランチの）に基づく命令シーケンスの実行を含み、ブラ ンチ状態が実際に評価されのを待つことなくプロセッサが命令を実行することを 可能とする。ブランチがそうでない場合よりもより頻繁に正確に予測されるもの と仮定し、かつ不適正予測の結果を中止する正当に有効な方法が利用可能である と仮定すると、命令並行配列（即ち、並列実行のために利用可能な命令の数）は 投機的実行によって典型的に増加されると考えられる（分析のためジョンソン著 、「スーパースケーラ プロセッサ デザイン」ニュー ジャージー州 プレン ティスホール インコーポレイテッド刊、１９９１、ｐｐ．６３−７７参照）。 スーパースケーラ技術は主に命令セット及び他のアーキテクチャ特徴から独立 のプロセッサ構造に関係する。即ち、スーパースケーラ技術の魅力の１つは、例 えばｘ８６プロセッサアーキテクチャである既存のプロセッサアーキテクチャと の間にコード互換性を有するプロセッサを開発し得る可能性を備えることである 。多くのスーパースケーラ技術はＲＩＳＣまたはＣＩＳＣアーキテクチャの何れ に対しても同程度に適正に適用する。しかしながら、ＲＩＳＣアーキテクチャの 多くのものでの規則性の故に、スーパースケーラ技術はまず最初にＲＩＳＣプロ セッサ設計に適用されている。特に、３オペランド・ロード／ストア・アーキテ クチャ、固定命令長、限定アドレスモード、及びＲＩＳＣアーキテクチャと命令 セットに関係する固定幅レジスタとが多重実行ユニットに仕事を安定的に供給す るに必要な 多重命令の単一サイクルデコーディングを可能とする。 ｘ８６アーキテクチャとのコード互換性のあるスーパースケーラプロセッサを 開発する１つの方法は、ｘ８６命令をＲＩＳＣ命令またはオペレーションに動的 に変換することであり、変換された命令またはオペレーションはＲＩＳＣコアま たは実行エンジンによって実行され得る。そのようなスーパースケーラＲＩＳＣ プロセッサの設計技術はジョンソン著の「スーパースケーラ プロセッサ デザ イン」中に記述されている。 逐次的順序外での命令の実行、即ち逐次的順序外での命令の発行と完了は、ス ーパースケーラプロセッサでの多重実行ユニットの並列作動の維持を可能とする ことによってスーパースケーラプロセッサの性能を向上し、これにより処理能力 を改善することができる。従って、スーパースケーラプロセッサ用のスケジュー ラは順序外（ｏｕｔ−ｏｆ−ｏｒｄｅｒ）に実行可能な命令を決定し、これらの 命令を適当な実行ユニットに提供し即ちタスク指名することによって全体的な性 能を改善することができる。スーパースケーラプロセッサ用のスケジューラはま た中断及びトラップを処理しなければならない。ｘ８６プロセッサアーキテクチ ャを含む多くのプロセッサアーキテクチャでは、命令がエラー、中断またはトラ ップを発生した直前または直後にアーキテクチャ状態が確認されることが必要で ある。これは逐次的順序外に命令が実行された場合の困難を表している。即ち、 スケジューラはあたかも命令が逐次的順序に実行されたかのように命令を取り消 し、かつシステム状態を復元することができなけれならない。 自己修飾コードはより一層の複雑さを表している。ｘ８６プ ロセッサアーキテクチャに適合するものを含むあるアーキテクチャの場合におい ては、実行プログラムの一部が同一プログラムの他の部分を修飾する。そして修 飾された命令シーケンス部分が実行される。 ｘ８６プロセッサアーキテクチャを含む、プログラム自身での修飾を可能とす るある種類のＣＩＳＣアーキテクチャのためには、既存ソフトウェア資産の適切 な部分内にこの型の課題プログラム作成用例が確立している。その結果、互換性 維持のため新規プロセッサの具体化においてはしばしばアーキテクチャの命令セ ットの直接的セマンティクスの実現のみが必要なのではなく、予測される２次的 セマンティク作動を維持することもまた必要である。高性能パイプラインスーパ ースケーラの具体化の場合には、このことが重要でかつ潜在的に困難な充足要件 となりうる。 命令ストリーム内への格納が完了された後にメモリサブシステムから命令が取 り出される限りにおいて問題は存在しない。しかしながら、パイプラインスーパ ースケーラプロセッサの各種パイプライン段または機能ユニット内に命令の非修 飾表現が存在する場合には一貫性の問題が存在する。一貫性の維持は従来のデー タ／命令キャッシュ一貫性のみならずメモリ格納命令の後すぐに実行される他の 命令を修飾するメモリ格納命令に関する一貫性をも包含する。 この一貫性の問題は、メモリ書き込みが関係するキャッシュエントリの何れか の状態及び／又は内容に適当に反映するに違いない高性能プロセッサに使用され るより慣用的なデータ／命令キャッシュ構造において遭遇するものと類似する。 しかしな がら、自己修飾コードの問題の範囲はより一層厳しい。極端なストア・イントゥ ・インストラクション・ストリームの場合、修飾命令には直ちにブランチ及びそ の後の修飾目標命令が続く。特に高度のパイプライン化のためには、アーキテク チャ標準プロセッサ（ｘ８６プロセッサのような）の構成と同一の実行パスを保 証する高性能プロセッサ設計は追加的ハードウェア回路及び設計の複雑性の見地 から困難で高価であることを検証できる。 パイプライン化、特にＣＩＳＣアーキテクチャの高性能実現に共通な密度の濃 いパイプライン化は大きな命令処理待ち時間を結果し、かつ連続命令処理間の高 率な重複を結果する。一方メモリ書き込みの実行はそのようなパイプラインの中 において遅れて行われる。結果として、メモリまたはキャッシュから命令を取り 出しかつ実行パイプラインに命令を投機的にタスク指名するような動作は、実行 シーケンス内にて取り出された又はタスク指名された命令に先行するメモリ書き 込みの完了前に容易に生起し得る。発明の開示 プロセッサのパイプライン段を通って進む命令のメモリアドレスを示すタグを 含み、かつ記憶目標アドレスバッファを有する命令デコーダを含むプロセッサは 、自己修飾コード支援ロジックが命令ストリーム内へのストアオペレーション書 き込みを検知し、かつ自己修飾コードフォールト（ｆａｕｌｔ）をトリッガする ことを可能とする。 この発明の一実施例においては、命令取り出しから結果コミットメントまでの 段のオペレーションを表すオペレーションエ ントリを有し、かつメモリ内の目標アドレスに記憶オペランドを完遂するための ストアパイプを有するコンピュータ用の自己修飾コード処理装置は第１のタグス トア、第１の比較ロジック、及び制御ロジックを含む。第１のタグストアは各々 オペレーションエントリの第１のグループと関係し、関連するオペレーションエ ントリに符合する命令のメモリ内の第１のアドレスを表現する。第１の比較ロジ ックは第１のタグストア及びストアパイプに接続する。第１の比較ロジックはス トアパイプによって完遂されるストアオペレーション用の目標アドレスと第１の タグストアに表された第１のアドレスの何れかとの間の整合に応答して自己修飾 コード表示を供給する。制御ロジックは第１の比較ロジック及びオペレーション エントリに接続される。制御ロジックは自己修飾コード表示に応答してオペレー ションエントリの完遂されていないものをフラッシュする。 この発明の他の実施例において、装置はメモリサブシステム、メモリサブシス テムに接続した命令及びデータキャッシュ、実行ユニット、スケジューラ、第１ 及び第２の比較ロジック、及び命令デコーダを含む。実行ユニットの１つはＳｔ Ｏｐの結果をメモリサブシステムに完遂するためのデータキャッシュに接続され たストアパイプを含む。ストアパイプはＳｔＯｐの結果のコミットメントの際に ＳｔＯｐ目標アドレス表示を供給する。スケジューラは命令から解読されたＯｐ ｓのための指定されたＯｐエントリを含みかつその命令のためのメモリアドレス を対象とする符合した第１のアドレスタグを含む。第１の比較ロジックは、Ｓｔ Ｏｐ目標アドレスと第１のアドレスタグの間の整合に応答して自己修飾コードフ ォールト処理手段がトリッガさ れるようにストアパイプに接続されかつ第１のアドレスタグに接続される。命令 デコーダは命令キャッシュとスケジューラの間に接続される。命令デコーダは命 令緩衝域エントリ及び命令緩衝域エントリに関連した第２のアドレスタグを含む 。第２の比較ロジックは、ＳｔＯｐ目標アドレスと第２のアドレスタグの間の整 合に応答して自己修飾コードフォールト処理手段がトリッガされるようにストア パイプに接続されかつ第２のアドレスタグに接続される。図面の簡単な説明 この発明は添付図面を参照することによって当業者においてよりよく理解され 種々の目的、特徴及び利点が明白となる。 図１はこの発明の一実施例に従いｏｕｔ−ｏｆ−ｏｒｄｅｒ実行制御を提供す るスーパースケーラコンピュータプロセッサのブロック線図である。 図２はこの発明の実施例に従って製作されたスケジューラのブロック線図であ る。 図３はこの発明の実施例に従う命令実行のアーキテクチャ段を図解するパイプ ライン段線図である。 図４はこの発明の実施例に従うｏｕｔ−ｏｆ−ｏｒｄｅｒロード及びストア実 行制御部のブロック線図である。 図５はこの発明の実施例に従うｏｕｔ−ｏｆ−ｏｒｄｅｒロード／ストア実行 制御を提供するプロセッサと結合するコンピュータシステムのブロック線図であ る。異なる図面中での同一の参照符号の使用は同一又は類似の項目であることを 示す。発明実施のための態様 図１はこの発明のスーパースケーラプロセッサ実施例を示す。 スーパースケーラプロセッサ１００は限定命令セット計算（ＲＩＳＣ）アーキテ クチャを実施する実行エンジン１５０、命令デコーダ１４０、キャッシュ、及び メモリサブシステム１２２に表現されるアドレス空間へのアクセス及びローカル バス（図示しない）上のデバイスへのアクセスを提供するシステムインターフェ ース１２０を含む。 スーパースケーラプロセッサ１００は、ここに記載の実施例においては別個の データ及び命令部として構成されたキャッシュを含む。データキャッシュ１７０ 及び命令キャッシュ１３０は、主メモリを含みかつオプションとして例証的には Ｌ２キャッシュである追加的レベルのキャッシュを含むメモリサブシステム１２ ２に表されるアドレス空間に（キャッシュ制御ロジック１６０を介してかつシス テムインターフェース１２０によって）接続される。Ｌ２レベルキャッシュへの アクセス、即ちＬ２キャッシュ制御ロジック及びＬ２データ部（図示しない）へ のアクセスはシステムインターフェース１２０を介して提供される。代替的には 、Ｌ２キャッシュ制御ロジックは（Ｌ１のための）キャッシュ制御ロジック１６ ０とシステムインターフェース１２０の間に介装することができる。 キャッシュシステム設計は当業界において周知である。特に、分割、ハーバー ドアーキテクチャ命令及びデータキャッシュ（符号１７０及び１３０のような） 、並びに多重レベルキャッシュ階層構造を実現する適当な設計がキャッシュ技術 分野において周知である。多くの点において、スーバースケーラプロセッサ１０ ０のキャッシュサブシステム（即ちデータキャッシュ１７０、命令キャッシュ１ ３０、キャッシュ制御ロジック１６０、 及びオプションであるＬ２キャッシュ）はそのような適当な設計の何れかである 。しかしながら、そのキャッシュ性能からは別個の理由により命令キャッシュ１ ３０はプレデコードロジック（図示しない）と一体にされている。そのように一 体化されたプレデコードロジックは取り出された命令ストリーム内のｘ８６命令 境界を識別し、命令デコーダ１４０による命令の迅速なデコーディングを促進す る。 図１を再び参照するに、命令シーケンスは実行エンジン１５０により予想され る実行のためにメモリサブシステムから命令キャッシュ１３０へとロードされる 。図１に示されるプロセッサ１００の実施例に従い、命令キャッシュ１３０内の 命令はｘ８６プロセッサアーキテクチャに適合するプロセッサによって実施され るｘ８６命令のような複合命令セットから選択されたＣＩＳＣ命令である。命令 デコーダ１４０は命令キャッシュ１３０から受け取ったＣＩＳＣ命令を実行エン ジン１５０での実行のためのオペレーションへと変換する。図１の実施例におい て、これらのオペレーションはＲＩＳＣ類似オペレーション（以下「ＯＰｓ」と 言う）であり、命令キャッシュ１３０からの単一ｘ８６命令は実行エンジン１５ ０のための１以上のＯＰｓに復号する。個々のＯＰｓはレジスタオペレーション （ＲｅｇＯｐｓ）、ロードーストアオペレーション（ＬｄＳｔＯｐｓ）、ロード 即値オペレーション（ＬＩＭＭＯｐｓ）、特殊オペレーション（ＳｐｅｃＯｐｓ ）、及び浮動小数点オペレーション（ＦｐＯｐｓ）を含む数種の型のグループの １つに分かれる。代替的実施例では異なる命令セットを解読して実行のために異 なるオペレーション形式を供給してもよい。 命令デコーダ１４０はブランチ予測ロジック１４３と共にハードウェア変換部 ＭａｃＤｅｃ１４１及びＲＯＭベース変換部１４２である２個の命令変換部を含 む。最も共通的なｘ８６命令はハードウェア変換部１４１内に含まれる多重並列 ハードウェアデコーダを使用する１乃至４のＯＰｓの短いシーケンスに変換され る。ハードウェア変換部１４１は命令キャッシュ１３０から受け取ったこれらの 共通的なｘ８６命令を短いシーケンスに解読しこれは次にスケジューラ１８０に 供給される。あまり共通的でないｘ８６命令及び４ＯＰｓよりも長いＯＰシーケ ンスに変換するこれらのｘ８６命令は変換されるべき特定ｘ８６命令に符合した ＯＰｓの変換シーケンスを（ＲＯＭから）取り出すＲＯＭベース変換部１４２に よって変換される。何れかのソースからの変換されたＯＰシーケンスは、ハード ウェアデコーダによって生成されたかＲＯＭから取り出されたかに係わりなく、 実行エンジン１５０による実行のためにスケジューラ１８０に供給される。 図１を再度参照するに、実行エンジン１５０はスケジューラ１８０、レジスタ ファイル１９０及びスケジューラ１８０によってディスパッチされたＯＰｓを受 取り実行する多重実行ユニットを含む。代替的実施例においては実行ユニットの セットに追加しまたはこれから差し引くことが可能であるが、図１の実施例にお いては実行エンジン１５０はロードユニット１５２、ストアユニット１５３、レ ジスタユニット１５４及び１５５、浮動小数点ユニット１５６、マルチメディア ユニット１５７、並びにブランチユニット１５８である７つの実行ユニットを含 む。例示的実施例においては、浮動小数点ユニット１５６とマ ルチメディアユニット１５７を省略する。実行エンジン１５０はまたストアユニ ット１５３とデータキャッシュ１７０の間に介装されるストアキュー１５９を含 む。 スケジューラ１８０は記憶エントリとこれに接続するロジックブロックの指定 されたアレイとして構成され、この記憶エントリとロジックブロックは協働して Ｏｐｓの実行ユニットへのｏｕｔ−ｏｆ−ｏｒｄｅｒデイスパッチのため且つＯ ｐ結果の１以上の実行ユニットへの転送のための支援を提供する。記憶エントリ とロジックブロックの指定されたアレイはまた再命令バッファを実施し、レジス タファイル１９０内に形成されたアーキテクチャレジスタの再命名を提供し、投 機的実行の回復を提供する。命令デコーダ１４０はスケジューラ１８０に命令ス トリームから解読された新規のＯｐｓを供給する。次に、スケジューラ１８０は 受け取った新規の各Ｏｐに関連したデータを（記憶エントリ内に）格納し保持す る。このようにして、Ｏｐが実行ユニットに発行されかつ実行ユニットによって 実行されるに伴いスケジューラ１８０が各Ｏｐの状態とその関連するデータを追 跡調査する。与えられたＯｐが完全に実行されかつデータ従属性が明瞭になった 後に、それは退避（ｒｅｔｉｒｅ）されそして符合するスケジューラエントリは 解除される。 スケジューラ１８０はバス１８９として一括して示される一群のバス及び制御 線を介して実行ユニット（即ち、ロードユニット１５２、ストアユニット１５３ 、レジスタユニット１５４及び１５５、浮動小数点ユニット１５６、マルチメデ ィアユニット１５７並びにブランチユニット１５８）に接続される。スケジュー ラ１８０は実行ユニットにＯｐｓ、レジスタオペラン ド及び制御信号を供給し、例証的にはバス１８９を介して実行ユニットから戻さ れる結果値及び状態表示を受け取る。もちろん、全てのバスと制御線とは完全に 接合している必要はなく、バス１８９は実行ユニットに対するスケジューラ１８ ０の双方向接続の単なる例示である。 ロードユニット１５２とストアユニット１５３は、それぞれアドレス可能なメ モリからのロードしたデータとアドレス可能なメモリへの格納したデータである ＬｄＳｔＯｐｓ（即ちＬｄＯｐｓとＳｔＯｐｓ）を実行する。特定のメモリアド レスのキャッシュ状態に依拠して、ＬｄＳｔＯｐはＬ１データキャッシュ１７０ 、Ｌ２キャッシュ（図示しない）、主メモリ（図示しない）のいずれかにおいて 完了する。ストアキュー１５９はストアユニット１５３からのデータを一時的に 格納しストアユニット１５３とロードユニット１５２とはデータキャッシュ１７ ０へのアクセス競合無しに並行して演算することができる。レジスタユニット１ ５４と１５５はＲｅｇＯｐｓを実行しこのＲｅｇＯｐｓはレジスタファイル１９ ０のアーキテクチャレジスタに関連したデータに基づいて演算する。スケジューラの概観 図２は２４個のエントリ（列として示す）を有するスケジューラ１８０の例示 的実施例であって、各エントリが継続中のＯｐと関連している例示的実施例を示 す。各エントリは継続中のＯｐに関連する静的及び動的データを表すためのスケ ジューラレザバ２４０として一括して示される一連のフィールドを含む。付け加 えるに、スケジューラ１８０は継続中のＯｐｓに関連したデータを受け取るため にスケジュールレザバ２４０のエント リに接続された制御ロジック２３０として一括して示される一連の特殊ロジック ブロックを提供する。制御ロジック２３０の特殊ロジックブロック（桁２３１、 ２３２、２３３、２３５及び２３６として示す）はＯｐ実行並びに実行ユニット へのオペランドの供給と実行ユニットからの結果の分配の順序付けを制御する信 号を供給する。制御ロジック２３０は発行選択ロジック２３１、オペランド選択 ロジック２３２、ロード・ストア命令ロジック２３４、状態フラグ処理ロジック ２３５、及び自己修飾コード支援ロジック５３６を含む。 発行選択ロジック２３１は各サイクルの間有効な実行ユニットへの発行のため スケジュールレザバ２４０からのＯｐｓの選択を制御する。オペランド選択ロジ ック２３２は実行ユニットに対して発行されたＯｐｓに必要とされるオペランド データのための適当なソースを識別する。データ従属性と実行エンジン１５０内 のＯｐｓの順序付けに依拠して適当なソースはレジスタファイル１９０であり、 他の継続中のＯｐエントリ（スケジューラエントリのための行先値フィールドは ２５０として一括して示される）に関連する行先値フィールドまたは結果バス（ 結果バス２７２として一括して示される）の１つに供給される完了Ｏｐの結果が ある。発行選択ロジック２３１とオペランド選択ロジック２３２によって供給さ れる制御信号はスケジューラ１８０がスケジュールレザバ２４０より有効実行ユ ニットへＯｐｓを発行しかつ発行された各Ｏｐのための適当なオペランドソース を選択するのを可能とする。 スケジューラ１８０はＯｐｓ ｏｕｔ−ｏｆ−ｏｒｄｅｒを発行し、実行ユニ ット（例えば、ロードユニット１５２、スト アユニット１５３、レジスタユニットＸ１５４、レジスタユニットＹ１５５、及 びブランチユニット１５８）はＯｐｓ ｏｕｔ−ｏｆ−ｏｒｄｅｒを実行するが 、あるＯｐの対は相互に対して順序通りに完了されなければならない。例えば、 同一の実メモリ位置から読まれかつ同一のメモリに書き込まれるＬｄＯｐｓとＳ ｔＯｐｓは順序通りにメモリにアクセスしなければならない。ロード・ストア命 令ロジック２３４はＬｄＯｐｓとＳｔＯｐｓの間のそのような実行順序を維持す る。 自己修飾コード支援ロジック２３６に関しては、下記により詳細に説明するが 、この自己修飾コード支援ロジック２３６は、ストアキュー１５９及び実アドレ スタグフィールド２４３からの表示に応答して自己修飾コードフォールトをトリ ッガする。ストアキュー１５９は、ストアキュー１５９が完遂を準備するStOps のための目標リニアアドレス及び実アドレスの数ビットを提供する。自己修飾コ ード支援ロジック２３６は、これらのアドレスビットを各Opクワッドのための実 アドレスタグフィールド２４３として格納された命令アドレス（命令が異なるペ ージからの場合には複数のアドレス）と比較する。いずれかのクワッドが整合す ると、常に取り出され、現にオペレーションとして（復号して）存在する命令に 対する書き込みとなる。従って、自己修飾コード支援ロジック２３６は、スケジ ューラ１８０をフラッシュするために包括的制御ロジック２６０に信号を送り、 最終完遂命令に続く命令（すなわち、命令ストリームを修飾する命令に続く命令 ）からフェッチ／デコードプロセスが再始動する。スケジューラ１８０は、自己 修飾コードの検知をトラップ又はフォールト（ｆａｕｌｔ）として処理する（す なわち、 トラップペンディング内の要素に入れる）。 スケジューラ１８０は、各スケジューラエントリに関連した行先値フィールド を含む。これらの行先値フィールドは２５０として一括的に示されている。オペ ランド選択ロジック２３２との関係に於いて、行先値フィールド２５０は、リオ ーダバッファと暗黙レジスタの再命名を実施する。レジスタファイル１９０のア ーキテクチュアレジスタに関連するオペランド値は、行先値フィールド２５０内 に表され、典型的には、オペランドバス２７１を介してレジスタオペランド値と して実行ユニットに供給される。しかしながら、行先値フィールド２５０のいず れもより現時点に近いレジスタ状態を表していない場合（すなわち、未だ完遂さ れていないレジスタ状態）には、これに代えてオペランド値をレジスタファイル １９０から供給する事ができる。完了したＯｐｓの結果は結果バス２７２を介し て完了したＯｐに関連するスケジューラエントリの行先値フィールドに供給され る。付け加えるに、これらの結果は、また継続中のOpsのためのオペランドとし て実行ユニットに供給することができる。結果は、結果バス２７２を介して転送 される。 スケジュールレザバエントリ（例証的にはスケジュールレザバエントリ２４０ ．１）のフィールドは、実行を待っているか、実行される過程にあるか、または 完了されたか、であるオペレーション（Ｏp）に関する情報を含んでいる。スケ ジュールレザバエントリのフィールドの大部分は、命令デコーダ１３０が新規の Opをスケジュールレザバ２４０にロードしたときに初期化される。しかしながら 、他のフィールドは、後にロードされ又は更新される。例えば、状態フィールド （各エントリに対して フィールド２４２として示される）は符合するOpが実行パイプラインの段を通っ て進むのに伴って更新される。Opがスケジュールレザバ２４０内にロードされる 時からスケジューラ１８０から退避される時までの値を保持する記憶フィールド は「静的フィールド」として言及される。新規の値によって更新されることので きるフィールドは「動的フィールド」として言及される。静的フィールドデータ 及び動的フィールドの初期データ値は命令デコーダ１４０によって供給される。 各スケジュールレザバエントリ（図２中タイプフィールド２４１として示され る）の３ビットフィールド、タイプ〔２：０〕は、スケジュールレザバエントリ に関連したOpのタイプを特定する。Opのタイプは発行選択目的のために特に重要 である（例えば、Ld Opsは１５０の様なロードユニットに発行しなければならな い）；しかしながら、ロード／ストア命令制御はまたタイプフィールド２４１も 利用する。下記の信号は、タイプフィールド２４１から解読したものである： 各スケジュールレザバエントリ（図中タイプフィールド２４２として示されて いる）の４ビットフィールド、状態［３：０］はＯｐ（Ｓ３，Ｓ２，Ｓ１及びＳ ０は状態［３：０］の交番信号名である）の現実行状態を示す。タイプフィール ド２４２の５つの可能状態は以下の様なシフトフィールドによって符号化 される： ００００ Ｕｎｉｓｓｕｅｄ ０００１ Ｓｔａｇｅ ０ ００１１ Ｓｔａｇｅ １ ０１１１ Ｓｔａｇｅ ２ １１１１ Ｃｏｍｐｌｅｔｅｄ 即時の状態は、タイプフィールドが現れるエントリに符合したＯｐのための現 実行段に符台する。ビットは、Ｏｐが段の外で支障なく発行され進むのに伴って 更新される（実際的には左シフトによって）。状態［３：０］はまた中止サイク ルの間に１１１１に設定される。スケジューラＯｐクワッド構成 スケジューラ１８０はスケジュールレザバ２４０内の２４個のエントリと、Ｆ ＩＦＯとして扱われる行先値フィールド２５０を含む。新規のＯｐｓに符号する データは、最上部にロードされ実行の進行に伴って最下位に向かってシフトされ 、スケジューラレザバ２４０の最下位から退避される。制御の単純化のためにス ケジューラ１８０は、スケジュールレザバ２４０と行先値フィールド２５０をＯ ｐクワッドに基づいて処理する。Ｏｐｓは、４つのグループにてスケジュールレ ザバ２４０にロードされ、スケジュールレザバ２４０を通してシフトされ、且つ スケジュールレザバ２４０から退避される。このようにして、スケジューラの細 分性が命令デコーダ１４０のエンコードＲＯＭ１４２及びＮａｃＤｅｃ１４１の 両者のデコード帯域幅に適合する。スケジューラ１８０は、したがって深さ６幅 ４のＦＩＦＯ内の６個のＯｐクワッドエントリとして２４個のＯｐエン トリを処理する。 結果的にスケジュールレザバ２４０は、Ｏｐクワッドを含む６エントリシフト レジスタとして観察することができる。各Ｏｐクワッドは、４個のＯｐエントリ を含み全体としてＯｐクワッドとして関連する追加的フィールドを加えたもので ある。これらのＯｐクワッドフィールド、例えば実アドレスタグフィールド２４ ３は、命令デコーダ１４０によって供給される。 実アドレスタグフィールド２４３は、Ｓｍｃ１ｓｔＡｄｄｒ，Ｓｍｃ１ｓｔＰ ｔ，Ｓｍｃ２ｎｄＡｄｄｒ及びＳｍｃ２ｎｄＰｇフィールドを含む。Ｏｐクワッ ド有効フィールドと、ＯｐＱＶと共にこれらの実アドレスタグフィールド２４３ ．１と自己修飾コード支援ロジックコード２３６．１は、スケジューラ１８０の Ｏｐクワッドに符合する。Ｓｍｃ１ｓｔＡｄｄｒとＳｍｃ１ｓｔＰｇは、それか ら関連するＯｐクワッドのＯｐ（Ｏｐｓ）が解読されるＣＩＳＣ命令のための第 １実メモリアドレスの部分を表わす。例示的な実施例において、実アドレスタグ フィールド２４３のＳｍｃ１ｓｔＰｇとＳｍｃ１ｓｔＡｄｄｒとはＯｐクワッド の第１のＯｐに関連するＣＩＳＣ命令のための実メモリアドレスのビット１９： １２及び１１：５を（各々）符号化する。ＯｐクワッドのＯｐｓのＣＩＳＣ命令 先駆は、キャッシュライン境界と交差するので第２の実メモリアドレスにおいて はＯｐクワッドをその関連するＣＩＳＣ命令のアドレスによって完全にタグされ る必要がある。そのような場合、Smc2ndAddr及びSmc２ndPgは、それから関連す るOpクワッドのOp（又はOps）が解読されたCISC命令のための第２実のメモリア ドレスの部分を表す。例示的な実施例に於いては実アドレスタグ フィールド２４３のSmc2ndPgとSmc2ndAddrは、Opクワッドの後続Op（またはOps ）に関連する交差キャッシュラインCISC命令のための実メモリアドレスのビット １９：１２及び１１：５（各々）を符号化する。命令デコーダ１４０は、スケジ ュールレザバ２４０に実アドレスタグフィールド２４３のSmc1stAddr及びSmc1st Pg（更に、Opクワッドに表される１つの実メモリページ以上のものからCISC命令 がある場合には、Smc2ndAddr及びSmc2ndPg）を供給する。オペレーション（Op）時限及び実行段 スケジューラレザバ２４０の各エントリは、未定のOpsを記述するフィールド を含む。これらのフィールドは、命令デコーダ１４０によって取り出され又は解 読されたOpsから生来的に得られた静的状態情報及びOp実行から結果し、又は、 与えられたOpの実行パイプライン状態を特徴づける動的状態情報を格納する。 プロセッサ制御の概観からスケジューラ１８０は、関連する制御ロジック２３ ０を備えたOp状態情報(スケジュールレザバ２４０)の命令順序指定アレイであっ て制御ロジック２３０は、アレイから各実行ユニットへの発行Ops、パイプライ ン段のシーケンスを介する制御Op実行及び最終的にはスケジューラからの退避Op sに対し、制御信号を発生する。図２に示すように、制御ロジック２３０は、制 御ロジックの５つの特殊ブロック(発行選択ロジック２３１、オペランド選択ロ ジック２３２、ロード・ストア命令ロジック２３４、状態フラグ処理ロジック２ ３５及び自己修飾コード支援ロジック２３６)を含み、その各々は、スケジュー ラレザバ２４０の符合するエントリから情報を受け取る部分（ロード・ストア命 令ロジック２３４の例証的部分２３４． ３）を有する。制御ロジックブロックは、実行ユニットに制御信号を供給する。 例えば、ロード・ストア命令ロジック２３４は、２７３として一括して表される 制御線を介してロードユニット１５２とストアユニット１５３に制御信号を供給 する。 スケジュールレザバ２４０の制御ロジックブロックによって供給される特定制 御信号はOpエントリ内のフィールドの状態に依存する。詳細には、ステート〔３ ：０〕フィールドは、関連オペレーションの実行の進行を表わす。ロジックの概 観からスケジューラ内の全ての状態順序付けは性質上単一サイクルである。状態 遷移決定はそのサイクルの間の機械状態に基づいて各サイクルごとに行われる。 スケジューラ１８０の構成はOp実行のパイプライン特性を反映する。スケジュー ラ１８０（及び符合する各エントリ）は、その各々がオペレーション又は実行パ イプラインの与えられたタイプの特定進行段に直接関連する多数の別個の、より 正確には独立のロジック部に分割することができる。 実行エンジン１５０のパイプラインステージンクすなわち段配置構成がここで 図３を参照して記述される。Opが一旦実行エンジン１５０内にロードされると、 そのOpは、３又は４段パイプラインを通り符号的にそのOpに関連するスケジュー ラエントリ内のフィールドステート〔３：０〕によって表される４又は５状態の 間の遷移を通る。命令取り出し及び解読は実行エンジン１５０の前に遂行される 。従って、第１のスケジューラに関連するパイプライン段は発行段である。図３ は、RegOps及びLdStObsのためのパイプラインステージングを示す。 スケジューラ１８０は、発行段及びオペランド取り出し段３ ３０及び３４０の間実行パイプライン上に基本的な制御を加える。発行段３３０ 内及びオペランド取り出し段３４０内の処理は段ごとに２個の相に分割すること ができ、各相は、公式的には半クロックサイクルを占める。発行段３３０は、発 行選択相とブロードキャスト相を含み、一方オペランド取り出し段３４０は、オ ペランド選択相とオペランド送り相を含む。発行段 発行段３３０の発行選択相３３０．１の間に於いて、スケジューラ１８０は、 ロードユニット１５２、ストアユニット１５３，レジスタユニットX１５４、及 びレジスタユニットY１５５に関連したパイプラインに入れるための次のOpsを選 択する（４つのOp選択が一時に生起する）。発行段３３０のブロードキャスト相 ３３０．２の間に於いて、各選択されたOpのためのレジスタオペランドの各々に 関する情報が全てのスケジューラエントリ及び外部ロジック（レジスタファイル １９０及び実行ユニットを含む）に同報的に送られる。このようにして、ブロー ドキャスト相３３０．２は、スケジューラ１８０の行先値フィールド２５０の１ つ又はレジスタフアイル１９０に存在するオペランド値又は結果バス２７２に生 成する結果に符合するオペランド値を実行ユニット（例えばロードユニット１５ ２、ストアユニット１５３又はレジスタユニット１５４と１５５）の１つに位置 づけるように設定する。オペランド取り出し段 オペランド取り出し段３４０のオペランド選択相３４０．１の間に於いてスケ ジューラ１８０は、８までのオペランド値（４Ops＊２オペランド／Op）を位置 づけ、そして各オペランド値の 状態、すなわち指定されたソースからの有効値が実際に利用可能であるかどうか を決定する。この情報に基づいてスケジューラ１８０は、オペランド取り出し段 ０（段３４０）のどのOpsがオペランド送り相に続いて例えば段１（段３５０） であるそれらの各々の実行パイプ内に進むかを決定する。進めることの決定は、 各Opのために独立して行われ、オペレーションが実際に実行される順序がオペラ ンド従属性によって拘束されることのみが必要である。そのようなデータ従属性 が無い場合には異なる実行ユニットに発行するOpsは一般的に他の実行ユニット に割り当てられたこれらのOpsに関する任意の順序にてそれらの各々のパイプラ インを通って処理される。この一般的ルールに対する１つの例外はロード及びス トアの個別的指定（すなわちLdOpsとStOps）を含みこれは以下に詳細に説明され る。LdStOp 実行段 第１の２個のスケジューラ関連段であるオペランド発行段３３０とオペランド 取り出し段３４０は、RegOps及びLdStOpsに共通である。後続段は、実行段であ る。RegOpsは、全てのRegOpsが単一サイクルにて実行するので単一実行段３５０ で更に、一旦RegOpが実行段に入るとそれは常に支障なく完了し、そのクロック サイクルの終わりに於いて段３５０を出る。一方LdStOpsは、２個の実行段３５ ２及び３６０をこの間に於いてアドレス計算、区分及びページ変換（及び記憶保 護チェック）並びに（LdOpsの場合に）データキャッシュアクセスの全てが行わ れる。RegOpsとは異なり、LdStOpsは、任意の長さの時間に亘って段３６０又は ３７０のいずれかに持続せしめることができる。この持続の大部分は、第２の段 ３７０に於いてである。最も共通的には段 ３７０の持続は、データキャッシュ１７０の失敗、データTLB１７１の欠落及び ページフォールトから結果する。段３６０での持続は、メモリ引用の非整合から 結果しまた完了へと進まないLdStOpによって占拠されブロックされた段３７０か ら結果する。 オペランド取り出し段３４０のオペランド送り相３４０．２の間において、ス ケジューラ１８０は指定されたソースからのオペランド値を図２においてバス２ ７１と２７２として一括して示されるオペランドバス及び／または結果バスを介 してロードユニット１５２、ストアユニット１５３、レジスタユニットＸ１５４ 及びレジスタユニットＹ１５５のような実行ユニットへ転送する。例示的実施例 は９個のオペランドバス２７１を含みそのうち８個は段０でのオペレーションの ためのオペランド値を提供する。例示的実施例においてはまた、値が有効である か否かに関わりなくオペランド転送が生じ、これによって制御ロジックが単純化 される。オペランド値が無効の場合には、スケジューラ１８０が関連するオペレ ーションを段１へ進めないのでこれは各実行ユニットによって無視される。Ｒｅ ｇＯｐｓのための即値は上述のレジスタオペランドを送る機構の一部として処理 される。そのような場合、即値はそのＯｐに関連したスケジューラ１８０エント リの行先値フィールド２５０の特定の１つから直接送られる。 オペランド送り相３４０．２の間において変位値もまた変位バス１８９．４を 介してロードユニット１５２とストアユニット１５３（各ユニットに独立値）に 転送される。これらの変位値は３２ビット値であり常にスケジューラ１８０のエ ントリから来る。ソースエントリの選択はオペランド選択相３４０．１ の間に生起する。ＬｄＯｐまたはＳｔＯｐが段１に入った場合にはロードユニッ ト１５２とストアユニット１５３が関連する変位値及びオペランド値をラッチす る。 スケジューラ１８０はアドレスオペランドと変位を提供するために（上述した ように）４相制御機構を実施するが、ＳｔＯｐｓはアドレスオペランド及び変位 値に加えるにストアデータオペランドを必要とする。スケジューラ１８０はＳｔ Ｏｐのためのストアデータを得るために４相プロセスを遂行する。ＳｔＯｐデー タを取得するプロセスは上述したものと類似するが、そのストアデータは実行段 ２（３７０）の間に得られる。ストアデータを提供するプロセスはＳｔＯｐの段 １及び２に同期され、実行段１においてＳｔＯｐを識別する選択相３９０．１、 データオペランドのソースを記述する情報を伝送するブロードキャスト相３９０ ．２、データオペランド選択相３９０．３及びデータオペランド送り相３９０． ４を含む。ストアデータはＳｔＯｐ実行により並列に取り出され、実際のデータ 値はＳｔＯｐ処理の完了の際に取得されストアキュー１５９に提供される。有効 ストアデータ値が利用できない場合にはＳｔＯｐが段２に持続される。Ｏｐ完了段 例示的実施例においてＲｅｇＯｐｓ及びＬｄＯｐｓはスケジューラ１８０の行 先値フィールド２５０の１つへの結果の格納によって完了する。行先値フィール ド２５０の各々はＯｐエントリと関連し、終局的にＯＣＵ２６５によってレジス タファイル１９０に完遂される値のための一時的記憶装置（リオーダバッファ） として利用される。ＳｔＯｐｓのためのメモリへの完 遂前での符合する一時的記憶装置はストアキュー１５９である。ストアキュー１ ５９は第１の完遂段においてＯＣＵ２６５がメモリ書き込みを第２の完遂段に放 出するまでＳｔＯｐに関連したメモリ書き込みを緩衝する。Ｏｐコミットメント及びリタイアメント 完了Ｏｐｓに関連するレジスタ、フラッグ及びメモリ状態の変化はＯＣＵ（オ ペレーション完遂ユニット）２６５によって完遂（または恒久化）される。次に ＯＣＵ２６５はスケジューラ１８０から符合するＯｐエントリを退避する。Ｏｐ の実行から数種のタイプの状態変化が結果し得る。状態変化の基本的なタイプは 打ち切ることができ、全体的レジスタ変化、状態フラッグ変化及びメモリ書き込 みを含む。全体的レジスタ変化は全てのＲｅｇＯｐｓ、ＬｄＯｐｓ、ＬＩＭＭ Ｏｐ、ＬＤＫｘｘオペレーション及びＳＴＵＰＤ ＳｔＯｐｓから結果する。状 態フラッグ変化は「．ｃｃ」ＲｅｇＯｐｓから結果し、メモリ書き込みはＳＴｘ ｘｘ ＳｔＯｐｓから結果する。スケジューラ１８０とストアキュー１５９はス ケジューラ１８０の行先値フィールド２５０とスケジュールレザバ２４０内の状 態結果及び一時的記憶レジスタの全般的技術を介して且つストアキュー１５９内 にメモリ書き込みデータを格納することによって打ち切ることが可能な状態変化 を支援する。一時的（または投機的）レジスタ値、状態値、及びメモリ書き込み 値は関連するＯｐｓがＯＣＵ２６５によって完遂され且つ退避されるまで保持さ れる。スケジューラ１８０は必要なようにレジスタ値、状態値、及びスケジュー ルレザバ２４０とストアキュー１５９内に存在するメモリ書き込み値を、投機的 に、従属するＯｐｓに供給す る。しかしながら、レジスタファイル１９０及びメモリアドレス空間に対する恒 久的状態変化（データキャッシュ１７０、命令キャッシュ１３０、Ｌ２、及び主 メモリの間に分配される）はＯｐコミットメントの間に行われる。 各サイクルの間、ＯＣＵ２６５は最下位Ｏｐクワッドエントリ内のＯｐエント リの各々を検査し、可能な限り多数のこれらのオペレーションの結果の完遂を試 みる。Ｏｐクワッドの４個のＯｐｓに関連した状態変化は１サイクルにてまたは 数サイクルに亘って完遂される。Ｏｐクワッドの全てのＯｐｓが完遂されまたは 支障なく完遂されつつある場合には、そのＯｐクワッドは現サイクルの終わりに おいてスケジューラ１８０から退避される。そうでない場合には、可能な限り多 くの状態変化が完遂され、この過程は連続サイクルの間全ての状態変化が完遂さ れるまで繰り返される。 レジスタ結果、状態結果、及びメモリ書き込みのコミットメントは独立して遂 行される。多重結果（例えば、レジスタ結果と状態結果の両者を伴うＲｅｇＯｐ 、またはレジスタ結果とメモリ書き込みの両者を伴うＳＴＵＰＤオペレーション ）を有するＯｐｓのために、多種の結果が同時的に完遂されることは必要ではな い。しかし、状態変化の１つのタイプのコミットメントは他のものから独立であ る。Ｏｐの全体的なコミットメントは最後の結果が完遂された時に生ずる。一般 的には、Ｏｐの結果は下記の場合において初めて完遂される： １．ＯｐエントリのＯｐ実行状態（ステート［３：０］）がＯｐが完了したこと を示す： ２．先行の何れかのフォールト可能なオペレーションのステー ト［３：０］、即ち先行する何れかのＬｄＳｔＯｐｓが完了され、オペレーショ ンがフォールトの影響を受けないことを意味する；及び ３．先行する何れかのＢＲＣＯＮＤオペレーションのステート［３：０］が完了 し、これがＢＲＣＯＮＤが正確に予測されたことを意味する。 メモリ書き込みを発生するＳｔＯｐｓに関する追加的な拘束は１サイクルにて ストアキュー１５９からデータキャッシュ１７０に完遂され得るのは１書き込み に限定されることである。ＯＣＵ２６５は１サイクルにつき４レジスタ及び４状 態結果及び１メモリ書き込みまでの完遂が可能であり、典型的にはサイクルごと にスケジューラ１８０からのＯｐクワッドを完遂し且つ退避する。Ｏｐクワッド が多重メモリ書き込みＳｔＯｐｓを含有する場合またはＯｐクワッド内のオペレ ーションの１つが関連するステート［３：０］フィールド２４２が未だ完了した と記録されていない実行において十分に遅延した場合にのみＯｐクワッドは１サ イクル以上に亘ってスケジューラ１８０の最下位に退避されないものとして残留 することができる。 ＯＣＵ２６５はＳｔＯｐｓに関連したメモリ書き込みデータ値のメモリアドレ ス空間、即ちＬ１キャッシュ（データキャッシュ１７０及び命令キャッシュ１３ ０）、Ｌ２キャッシュ、及び主メモリ内の位置に対するコミットメントの処理及 び制御を行う。メモリ書き込みコミットメントは関連するストアキュー１５９エ ントリを含み、ＯＣＵ２６５によって完遂されるメモリ書き込みはせいぜい１サ イクルにつき一回である。ＯＣＵ２６５は最下位の２個のＯｐクワッド内のＯｐ エントリに関しス ケジュールレザバ２４０フィールド値をスキャンし、完遂するメモリ書き込みに よってＳｔＯｐｓを識別する。 ＳｔＯｐがストアユニット１５３内の実行を完了した時に、関連する目標メモ リアドレス及び記憶データがストアキュー１５９に入れられる。後に、ＳｔＯｐ のためのメモリ書き込みが実際に完遂された時に、このエントリは読み出されス トアキュー１５９から退避される。ＳｔＯｐｓは順序通りに実行され且つ順序通 りに完遂されるので、ストアキュー１５９は単なるＦＩＦＯとして扱われる。結 果として、ストアキュー１５９エントリのスケジューラ１８０内の関連ＳｔＯｐ ｓとの整合は直進的である。 各サイクルの間において、ＯＣＵ２６５のメモリ書き込み完遂ロジックは次の ／最も古いの未完遂メモリ書き込みＳｔＯｐ（即ち次のＳｔＯｐ及び試し且つ完 遂する関連するストアキュー１５９）のためにスケジューラ１８０の最下位の２ 個のＯｐクワッドエントリをサーチする。スケジューラ１８０とストアキュー１ ５９の両者はＦＩＦＯとして扱われるので、ＯＣＵ２６５によって選択されるＯ ｐエントリはストアキュー１５９の最下位の／最も古いエントリに関係させられ なければならない。 ＳｔＯｐ（メモリ書き込み）コミットメントプロセスは二段完遂パイプライン として実施される。第１の完遂段の間には、制御決定は行われない。しかし、Ｏ ＣＵ２６５はスケジューラ１８０内の次の／最も古い未完遂メモリ書き込みＳｔ Ｏｐに関連したストアキュー１５９エントリに対するデータキャッシュタグルッ クアップをトリッガする。アクセスされたタグデータは第２の完遂段の間におい て検査のために単純にラッチされる。 データキャッシュ１７０タグルックアップは盲目的に、即ち関連するＳｔＯｐが 現在的に完遂可能であるか否かを考慮することなく遂行される。例示的実施例に おいて、ＯＣＵ２６５はスケジューラ１８０からのＯｐエントリを選択し、スト アキュー１５９は同時的に関連するストアキュー１５９エントリのためのメモリ 書き込みアドレスをデータキャッシュ１７０に示す（即ち、タグルックアップを 開始する）。 書き込み完遂はその段が空であるかそれとも書き込みのコミットメントが支障 なく完了した場合に完遂段２へと進めることができる。ストアキュー１５９から のメモリ書き込みが完遂段２へ入った時に、関連するＳｔＯｐはスケジューラ１ ８０から退避される。ＯＣＵ２６５は選択されたＳｔＯｐが完遂可能であるかど うか、即ち： １．ＯｐエントリのＯｐ実行状態（ステート［３：０］）が選択されたＳｔＯｐ が完了されていることを示し： ２．先行する何れかのフォールト可能なオペレーションのステート［３：０］が 完了され：そして ３．先行する何れかのＢＲＣＯＮＤオペレーションのステート［３：０］が完了 しているか否かを決定する。 もしも選択されたＳｔＯｐが完遂可能であり、且つ書き込み完遂を第２の書き 込み完遂段に進めることが可能であるならば、ＯＣＵ２６５はＳｔＯｐが完遂さ れたものとみなす。次のサイクルにおいて、ＯＣＵ２６５は次のメモリ書き込み ＳｔＯｐをサーチし且つこの上に移動し、完遂プロセスの残部はＯＣＵ２６５及 びスケジューラ１８０に同期せずに進行する。 ストアキュー１５９の書き込み完遂パイプラインは書き込み の広いものであり従って１サイクルにつきただ１つのメモリ書き込みＳｔＯｐの コミットメントを支援する。１よりも多くのメモリ書き込みＳｔＯｐを含まない Ｏｐクワッドに関しては、１サイクルにつき可能な１個のＯｐクワッドのコミッ トメントとリタイアメント（完遂と退避）を可能とする。しかしながら、そのよ うなＳｔＯｐｓの２、３、または４個を含有するＯｐクワッドに関しては、Ｏｐ クワッドの各ＳｔＯｐエントリを完遂するために符合した最小サイクル数が必要 である。結果としてそのようなＯｐクワッドはスケジューラ１８０の最下位に少 なくとも符合するサイクル数に亘ってとどまる。 処理能力の不適合は最も古いのものから２番目のＯｐクワッド（Ｏｐクワッド ４）内のＳｔＯｐｓに関連したメモリ書き込みを完遂するためのＯＣＵ２６５支 援によって部分的に緩和される。メモリ書き込みは順番通りに完遂されるので、 このことは、最下位のＯｐクワッドが持続された（そうでなければ未完遂メモリ 書き込みは空）時またはそれが単にいかなるＳｔＯｐｓをも含有しない時に多重 書き込みＯｐクワッド上にＯＣＵ２６５がヘッドスタート（ｈｅａｄ ｓｔａｒ ｔ）をとるのを可能とする。このことがＯＣＵ２６５の１サイクルにつき一回の 書き込みのコミットメント率を１Ｏｐクワッドにつき１よりも小さなＯｐクワッ ドごとのメモリ書き込みの平均数によりよく適合させることを助ける。 ＳｔＯｐのメモリ参照が位置合わせ境界（現例では８バイト）と交差し且つス トアユニット１５３によってストアキュー１５９内の２個の関連するエントリを 有する２個のメモリ書き込みに分割された時に特別な状況が生起する。そのよう な状況にお いては、ＯＣＵ２６５はストアキュー１５９の２個のエントリを退避するために ２回のサイクルを用い、第２サイクルまではＳｔＯｐを公式的には完遂しない。 そのＳｔＯｐがフォールトの場合には、ストアキュー１５９のいずれのエントリ の退避もないままそれは打ち切られる。 下記の疑似ＲＴＬ記述はＯＣＵ２６５の書き込み完遂ロジックの機能性を要約 する。ＯＰＯは最も古いＯｐであり、ＯＰ３はスケジューラ１８０の最下位の／ 最も古いＯｐクワッド内の最も若いＯｐである。同様に、ＯＰ４−ＯＰ７はスケ ジューラ１８０の最も古いＯｐクワッドに対し２番目に古いものに符合したＯｐ ｓであり、ＯＰ８−ＯＰ１１はスケジューラ１８０の最も古いＯｐクワッドに対 し３番目に古いものに符合したＯｐｓである。ＯＣＵ２６５のオペレーションは メモリ書き込みＳｔＯｐｓの完遂において最後の２のＯｐクワッドからのＯＣＵ ２６５の進みを表すマスクビット（ＣｍｔＭａｓｋ［７：０］）のセットに基礎 づけられる。 演算において、ＣｍｔＭａｓｋ［７：０］の最初のＮビット（ビット０より開 始する）はＯＣＵ２６５がいずれのＳｔＯｐｓをも完遂されるべき次のＳｔＯｐ を含有する第Ｎ番目のそのようなＯｐ位置へと完遂したことを明白に示している 。ＣｍｔＭａｓｋ［７：０］の残りのマスクビットのセットに符合する全てのＯ ｐｓは完遂可能なＳｔＯｐｓのために検査されなければならない。ＯＣＵ２６５ はまたどのＯｐ位置が未完遂メモリ書き込みＳｔＯｐｓを含有するかを示すビッ トのセット（ＵｎｃｍｔＳｔＯｐ［７：０］）を維持する。 各サイクルの間、ＯＣＵ２６５は次の未完遂ＳｔＯｐを選択 されたＳｔＯｐの位置に基礎付けられた新規なマスクビットのセットを発生する 。選択されたＳｔＯｐが現在的に完遂可能であるか又は打ち切りサイクルが開始 されることが必要であるかを決定するためにアンマスクＯｐｓが検査される。前 者の場合、選択されたＳｔＯｐが完遂可能であり且つ完遂パイプの段２がサイク ルの終わりにおいて新規な書き込み完遂を受入れることが可能な場合には、ＯＣ Ｕ２６５はＳｔＯｐを完遂し、ＵｎｃｍｔＳｔＯｐビットを更新する。ＯＣＵ２ ６５はまた最後の２個のＯｐクワッドの何れのシフトにも適合するようにＵｍｃ ｍｔＳｔＯｐのビットをシフトする。 自己修飾コード処理ロジック メモリ書き込みはＬｄＳｔＯｐコミットメント段３８２の相２即ち３８２．２ においてそのアドレス空間（即ちデーチキャッシュ１７０、命令キャッシュ１３ ０、Ｌ２キャッシュ及び／又は主メモリ）へ完遂される。ロード・ストア命令ロ ジック２３４は同一のメモリアドレスにアクセスするＬｄＯｐｓとＳｔＯｐｓの 間で実行順序を強制するので、若い方のロードによる直前に完遂されたメモリ書 き込みデータの復帰は保証される。しかしながら、ＬｄＳｔＯｐコミットメント 段３８２の相２即ち３８２．２内に完遂されたメモリ書き込みが命令ストリーム 内に格納されると、多数のパイプライン段（即ち、ｘ８６命令取り出し段３１０ 、ｘ８６命令解読段３２０、発行段３３０、 オペランド取り出し段３４０、実行段３５１、３５２及び３６０）内のより若い Ｏｐｓ（及びそれらの先駆ｘ８６命令）を古い（ｓｔａｌｅ）命令バイトによっ て基礎付けることができる。 完了されたＯＣＵ２６５によるコミットメントを待期しているＯｐｓも古い命令 バイトに基礎付けることができる。スケジューラ１８０の自己修飾コード処理部 及び命令デコーダ１４０のトラップは下記に記載のように古いデータをフラッシ ュするために命令ストリーム内に格納する。 図４を参照するに、ＳｔＯｐはストアキュー１５９の段２即ち４６０によって アドレス空間に完遂される。符合するＯｐクワッドは、そのＯｐクワッドのエン トリの各々が完了された場合（又は完遂される過程において）ＯＣＵ２６５によ ってスケジューラ１８０から退避される。ストアキュー１５９の段１即ち４５９ はストアキュー１５９が段２即ち４６０に完遂するべく準備しているメモリ書き 込みデータのためのリニアアドレス及び実アドレス（即ちＳｔＯｐアドレス）の 部分を提供する。詳細には、ストアキュー１５９の段１即ち４５９はリニアアド レスＳＴＱ＿ＬｉｎＡｄｄｒ（１１，５）のビット１１−５と実アドレスＳＴＱ ＿Ｐｈｙｓａｄｄｒ（１９，１２）のビット１９−１２を提供する。スケジュー ラ１８０の自己修飾コード支援ロジック２３６はＳｔＯｐアドレスを受取り、こ れをスケジュールレザバ２４０のＯｐクワッドフィールド４４３．１、４４３． ２、４４３．３及び４４３．４内に格納された各実アドレスタグＳｍｃ１ｓｔＡ ｄｄｒ，Ｓｍｃ１ｓｔＰｇ，Ｓｍｃ２ｎｄＡｄｄｒ及びＳｍｃ２ｎｄＰｇに対し て比較する。この比較に基づいて、自己修飾コード支援ロジック２３６はストア キュー１５９によって完遂されたＳｔＯｐがスケジューラ１８０内のいずれかの Ｏｐクワッドによって対象とされたアドレスに書き込むか否かを決定する。その 場合には、自己修飾コード支援ロジック２３６は自己修飾コード（ＳＭＣ）トラ ップをトリッガする。包括的制御ロジック２６０はスケジューラ１８０をフラッ シュし、フェッチ／デコードプロセスが最後に完遂された命令に続く命令（即ち その命令ストリームを修飾する命令に続く命令）から再始動される。 既述のように、Ｏｐｓがスケジューラ１８０に発行されるのに伴い、命令デコ ーダ１４０はＯｐｓクワッドフィールド４４３．１、４４３．２、４４３．３及 び４４３．４（図中、実アドレスタグフィールド２４３として一括的に示される ）を供給する。Ｏｐクワッドフィールド内に格納された実アドレスタグＳｍｃ１ ｓｔＡｄｄｒ，Ｓｍｃ１ｓｔＰｇ，Ｓｍｃ２ｎｄＡｄｄｒ，及びＳｍｃ２ｎｄＰ ｇはそれから符合するＯｐクワッドのＯｐｓが解読されるｘ８６命令用の第１及 び第２実メモリアドレスのビット１９−５を表わす。符合するＯｐクワッドがキ ャッシュライン境界と交差するｘ８６命令から解読される場合には２個の実メモ リアドレスが必要である。下記の擬似ＲＴＬは自己修飾コード支援ロジック２３ ６の設計と演算を更に記述する： 命令デコーダ１４０はまた実アドレスタグを使用する自己修飾コードをトラッ プする。詳細には命令デコーダ１４０のアドレス整合ロジック４４４と取り出し 制御ロジック４４７はストアキュー１５９が段２即ち４６０において完遂するべ く準備しているメモリ書き込みに対するリニア及び実アドレス（即ちＳｔＯｐア ドレス）の部分を受け取る。従前のように、ストアキュー１５９の段１即ち４５ ９はリニアアドレスＳＴＱ＿ＰｈｙｓＡｄｄｒ（１１，５）のビット１１−５及 び実アドレスＳＴＱ＿ＰｈｙｓＡｄｄｒ（１９，１２）のビット１９−１２を提 供する。アドレス整合ロジック４４４はＳｔＯｐアドレスを各々が命令バッファ ４４５内のエントリに関連するアドレスタグ４４６に対して比較する。整合が発 見された場合には、アドレス整合ロジック４４４はＳＭＣトラップをトリッガす る。包括的制御ロジック２６０は命令デコーダ１４０をフラッシュし、フェッチ ／デコードプロセスが最後に完遂された命令から再始動される。 例示的実施例において、ＳＭＣトラップは以下のように処理される。トリッガ するＳｔＯｐに関連する全てのＯｐｓが完遂された後（即ち、どちらが大きいか に係わりなくトリッガするＳｔＯｐを成員とする全Ｏｐクワッドとして同一のｘ ８６命令から解読されたＯｐｓのセット）、後続ｘ８６命令に関連するＯｐｓは 打ち切られる。例示的な実施例において、下記のエムコード（ｅｍｃｏｄｅ）が ＳＭＣトラップを実現する。 ＳＭＣトラップエムコードは上述の打ち切られた命令の拡張命令ポインタ（Ｅ ＩＰ）を達成する。次にＳＭＣトラップエムコードはトリッガするＳｔＯｐがメ モリサブシステムによって応答されるときまで待期する。データキャッシュ１７ ０と主メモリの間に介装されたＬ２キャッシュを含む代替的実施例において、ト リッガするＳｔＯｐは上述とは異なりＬ２キャッシュによって応答される。何れ の場合においても、そのような肯定応答は命令キャッシュ１３０に対するスヌー プ信号（ｓｎｏｏｐ）が既に発行されていることを意味する。ＳＭＣトラップエ ムコードがトリッガするＳｔＯｐに関連するメモリ書き込みに同期化した後、そ れは命令ストリーム内の次のｘ８６命令を取り出すためにジャンプして戻る（Ｗ ｒＩｐを実行する）。この時点において主メモリ（又は代替的にはＬ２キャッシ ュ）から取り出された次のバイトを更新することが保証される。 SMCトラップをトリッガしないＳｔＯｐでさえも関連するメモリ書き込みが完 遂された後でスヌープ信号が命令キャッシュ１３０に発行される前に時間ウィン ドウを作成し、その間に於い て命令デコーダ１４０によって取り出された新規な命令バイトは、いずれも潜在 的に古い（ｓｔａｌｅ）。このことを克服するために、命令デコーダ１４０の取 り出し制御ロジック４４７は、完遂メモリ書き込みに関連した実アドレス（即ち StOpアドレス）のコピーを格納する命令デコーダ１４０が命令キャッシュ１３０ から新規の命令バイトを取り出す時には常に取り出し制御ロジック４４７は、最 後に完遂されたメモリ書き込みのためのSpOtアドレスのその格納されたコピーに 対して現取り出しアドレスを照合する。現取り出しアドレスがそのSpＯｐアドレ スの格納されたコピーに整合する場合には、取り出し制御ロジック４４７がその 取り出しを無効にする。命令デコーダ１４０の取り出し制御ロジック４４７は、 完遂されたStOpがメモリサブシステムによって応答されるまで同一の取り出しア ドレスへの再発行を継続する。取り出し制御ロジック４４７がメモリサブシステ ムから肯定応答を受け取ったときには、それはそのStOpアドレス記憶をクリアす る。データキャッシュ１７０と主メモリの間に介装されたL2キャッシュを含む代 替的実施例に於いては、肯定応答は、L2キャッシュによって供給されることがで きる。 例示的実施例に於いてそのStOp肯定応答の前、又は(最終的には)それと同時に メモリサブシステムは命令キャッシュ１３０にスヌープ信号を発行する。命令キ ャッシュ１３０はスヌープ信号を処理する一方命令デコーダ１４０からの取り出 しの処理を禁止する。スヌープ信号処理の間の取り出しの禁止により命令キャッ シュ１３０はその間に命令取り出しが潜在的に古いバイトに復帰し得る第２の短 いウインドウを閉鎖する。 スケジューラ１８０の各Opクワッドは、命令キャッシュ１３０の２個のライン にまたがる解読されたx８６命令のバイトを含有する。同様に、命令バッファ４ ４５のエントリは、命令キャッシュ１３０の２個のラインにまたがる。例示的実 施例に於いて、命令デコーダ１４０の１ラインは、３２バイトである。このこと はスケジューラ１８０の各Opクワッドエントリ及び命令バッファ４４５の各エン トリに関連する実アドレスタグは、可能な両方の３２バイトキャッシュラインの ためにアドレスを符号化する必要があることを意味する。アドレスタグ４４６と 実アドレスタグフィールド２４３の１実施例に於いて一対の完了実アドレス（ビ ット３１：５）がスケジューラ１８０の各Opクワッドのためにかつ命令バッファ ４４５の各エントリのために格納される。しかしながらハードウエアを削減する ために一方において不適正な整合の頻発を回避すると同時に、アドレスタグ４４ ６と実アドレスタグフィールド２４３の例示的実施例は、その各々が関連するｘ ８６命令の実メモリアドレスのビット１９：５を含有する部分的実アドレスを格 納する。 例示的実施例はメモリに対する書き込みの単一サイクル処理能力を支援する。 データキャッシュ１７０はライトバックキャッシュである。StOpに関連するメモ リ書き込みコミットメントがデータキャッシュ１７０にヒットし且つそのライン が占有され（Ｏｗｎｅｄ）又は、汚染（Ｄｉｒｔｙ）されていることが確認され ると、１サイクルにつき１の率で書き込みを進めることができる。この状況は、 占有された／汚染されたラインがデータキャッシュ１７０と命令キャッシュ１３ ０の両者の中に存在することが許される場合には、自己修飾コードの処理に関し て、いささかの困難を呈する。一実施例に於いて、命令キャッシュ１３０は、完 遂されたStOpによって即時に検査されなければならず競合発行がアクセス命令キ ャッシュ１３０タグRAMに生起することからこのことにより複雑性が増加する。 付け加えるに、専用アドレスバス（図示しない）はデータキャッシュ１７０から 命令キャッシュ１３０へと送られなければならない。この複雑性を最小限とする ため命令キャッシュ１３０とデータキャッシュ１７０間の相互排除関係は維持す る一方例示的実施例に於いてキャッシュ制御ロジック１６０によってキャッシュ ラインが両方のキャッシュ内に同時的に存在することを防止する。この制限によ る性能的評価での影響は無視し得る。 この構造設計によって付加される拘束は、書き込みStOp及びStOpが修飾された バイトに対してより古いので修飾されたバイトが同一のOpクワッドエントリ内に 復号された場合には、StOpが命令ストリーム内への書き込みが不可能となること である。しかしながらx８６プロセッサアーキテクチュアに合致するプロセッサ は、修飾された命令ストリームからの実行を開始する前に制御仕様を転送しなけ ればならない。インテル社のペンティアム プロセッサ ソフトウエア レファ レンス マニュアル参照。例示的実施例に於いてこの要件は、（もし続くならば ）命令ストリーム内に格納するStOpとそれを書き込みバイトがスケジューラ１８ ０の同一のOpクワッド内に存在する可能性を取り除く。 各種の実施例に関連してこの発明の説明が行われたが、これらの実施例は例示 的なものであり、この発明の範囲はそれらに限定されないことを理解されたい。 説明された実施例の各種の 変形、修正、追加、及び改良が可能である。例えばOpクワッドとしてのスケジュ ーラ１８０内のOpエントリの構成は単に例示的なものである。代替的実施例は多 重及び／又はパイプライン実行ユニットを有するコンピュータ内の演算の特性及 び状態を表す他の構造及び／又は方法と組み合わせることが可能である。更に代 替的実施例は、メモリ及び例えばL１及びＬ２キャッシュの別の階層構造と組み 合わせることができる。そのような代替的実施例に於いては、ストア肯定応答は 、L２キャッシュによって提供することができる。 代替的実施例に於いては、スケジューラ１８０、ストアユニット１５３，スト アキュー１５９、及び命令デコーダ１４０の間のタグ表現及び比較構造を含む構 成及び機能の異なる配置を提供することができる。付け加えるに例示的実施例内 に於いて、ハードウエアとして表現された構造及び機能は、代替的実施例中のソ フトウエア、ファームウエア又はマイクロコードとして実施することができる。 本願発明に従った自己修飾コード処理を具体化する広範なコンピュータシステム 構造が着想される。例えば、この発明に従って自己修飾コード処理を行うプロセ ッサ１００（例えばRAM１０２０）、ディスプレスアダプタ１０１０、ディスク コントローラ／アダプタ１０３０、各種入力／出力インターフェースとアダプタ （例えば並列インターフェース１００９、直列インターフェース１００８、LAN アダプタ１００７等）、及び符号する外部装置（例えばディスプレイ装置１００ １、プリンタ１００２、モデム１００３、キーボード１００６及び記憶装置）を 含むコンピュータ装置（１０００）。記憶装置には、ハードディスク１０３２、 フロッピーディスク１０ ３１，テープ装置、CD/ROM、ジュークボックス、RAID、フラッシュメモリ等が含 まれる。これらの及び他の変形、修正、追加及び改良は請求の範囲に記載のこの 発明の範囲に含まれる。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成９年１１月１２日（１９９７．１１．１２） 【補正内容】 明細書 自己修飾コード処理装置技術分野 この発明はプロセッサ、特にパイプライン処理装置における自己修飾コード処 理装置に関する。背景技術 ＥＰ−Ａ−０ １５９ ７１２はＣＰＵとメモリシステムを含むコンピュータ ーシステムを開示するが、このＣＰＵはキャッシュメモリを含み、このメモリに おいてＣＰＵはパイプラインプロトコールに基づいて操作される。このコンピュ ータシステムは、このようなシステムにおいてパイプライン中の競合命令の実施 を回避するべくデータフローを制御する制御装置を含む。 ＵＳ−Ａ−５ ４３４ ９８７はバッファストアに依拠する自己修飾コードシ ーケンス命令の不適正取り出しを防止する方法及び装置に関する。 コンピュータプログラムは生ずる目的コードが逐次的順序によって実行される という単純化された仮定により典型的には設計され、コード化されそしてコンパ イルされている。しかしながら、この仮定にも関わらず、最新プロセッサ設計技 術は、機械命令の並行実行の可能性、即ち命令並列法の開発を目指している。コ ンピュータ処理能力を最大とするために、パイプライン技術を利用して単一機能 ユニットまたは実行パスの多重段に命令並行配列をマップすることができる。こ れとは対照的に、ｏｕｔ−ｏｆ−ｏｒｄｅｒ命令発行、ｏｕｔ−ｏｆ−ｏｒｄｅ ｒ命令完了、及び命令の投機的実行を含むスーパースケーラ技術では命令並行配 列を多重機能ユニットまたは実行パスにマップする。最新プロセッサ設計ではパ イプライン技術とスーパースケーラ技術の両者が頻繁に開発さ れている。 Ｏｕｔ−ｏｆ−ｏｒｄｅｒ命令発行は実行ユニットへの命令の発行を含むが、 実行コード内での命令の実際の順序に関してはあまり考慮されていない。ｏｕｔ −ｏｆ−ｏｒｄｅｒ発行を利用するスーパースケーラプロセッサは、命令タスク 指名シーケンスの作成において与えられた命令の出力（結果）と後続命令の入力 （オペランド）との間の従属性に拘束されることのみが必要である。一方、ｏｕ ｔ−ｏｆ−ｏｒｄｅｒ完了は、そのプログラムシーケンスに先行する命令の完了 前に与えられた命令が完了（例えばその結果の格納）することを可能とする技術 である。最後に、投機的実行は予測された結果（例えば、ブランチの）に基づく 命令シーケンスの実行を含み、ブランチ状態が実際に評価されのを待つことなく プロセッサが命令を実行することを可能とする。ブランチがそうでない場合より もより頻繁に正確に予測されるものと仮定し、かつ不適正予測の結果を中止する 正当に有効な方法が利用可能であると仮定すると、命令並行配列（即ち、並列実 行のために利用可能な命令の数）は投機的実行によって典型的に増加されると考 えられる（分析のためジョンソン著、「スーパースケーラ プロセッサ デザイ ン」ニュー ジャージー州 プレンティスホール インコーポレイテッド刊、１ ９９１、ｐｐ．６３−７７参照）。 スーパースケーラ技術は主に命令セット及び他のアーキテクチャ特徴から独立 のプロセッサ構造に関係する。即ち、スーパースケーラ技術の魅力の１つは、例 えばｘ８６プロセッサアーキテクチャである既存のプロセッサアーキテクチャと の間にコード互換性を有するプロセッサを開発し得る可能性を備えることである 。多くのスーパースケーラ技術はＲＩＳＣまたはＣＩＳＣアーキテクチャの何れ に対しても同程度に適正に適用する。しかしながら、ＲＩＳＣアーキテクチャの 多くのものでの規 則性の故に、スーパースケーラ技術はまず最初にＲＩＳＣプロセッサ設計に適用 されている。特に、３オペランド・ロード／ストア・アーキテクチャ、固定命令 長、限定アドレスモード、及びＲＩＳＣアーキテクチャと命令セットに関係する 固定幅レジスタとが多重実行ユニットに仕事を安定的に供給するに必要な多重命 令の単一サイクルデコーディングを可能とする。 ｘ８６アーキテクチャとのコード互換性のあるスーパースケーラプロセッサを 開発する１つの方法は、ｘ８６命令をＲＩＳＣ命令またはオペレーションに動的 に変換することであり、変換された命令またはオペレーションはＲＩＳＣコアま たは実行エンジンによって実行され得る。 【手続補正書】 【提出日】平成１０年４月９日（１９９８．４．９） 【補正内容】請求の範囲 １．命令取り出しから結果コミットメントまでの段におけるオペレーションを表 すオペレーションエントリと、メモリ（１２２）内の目標アドレスにストアオペ ランドを完遂するストアパイプ（１５３，１５９）とを有するプロセッサ用の自 己修飾コード処理装置であって、 関連するオペレーションエントリに符合した命令のメモリ内の第１のアドレス を表す第１のタグストアであってその各々がオペレーションエントリの第１のグ ループに関連する複数個の第１のタグストア； 第１のタグストアとストアパイプ（１５３，１５９）に接続し、ストアパイプ によって完遂されるストアオペレーションのための目標アドレスと第１のタグス トアに表される第１のアドレスのいずれかとの整合に応答して自己修飾コード表 示を供給する第１の比較ロジック（２３６）；及び 第１の比較ロジックとオペレーションエントリとに接続し、自己修飾コード表 示に応答してオペレーションエントリの完遂されていないものをフラッシュする 制御ロジック（２６０）よりなる自己修飾コード処理装置。 ２．オペレーションエントリの第１のグループはスケジューラ（１８０）に表さ れるＯｐグループに編成された複数個のＯｐエントリよりなり、そして 前記第１のタグストアの各々は関連するＯｐグループのＯｐエントリがそれか ら復号する命令のグループのためのメモリアドレスを対象とする一対のタグフィ ールドを含み、タグフィールドの一対は命令のグループがキャッシュライン境界 と交差す る時キャッシュライン境界のいずれかの側のメモリアドレスを対象とする請求項 １に記載の自己修飾コード処理装置。 ３．タグフィールドの対に表される第１のアドレスは部分的アドレスであり、前 記第１の比較ロジック（２３６）はタグフィールドに表される部分的アドレスの いずれかとストアパイプによって完遂されるストアオペレーションのための目標 アドレスの符合する部分との間の整合に応答して自己修飾コード表示を供給する 請求項２に記載の自己修飾コード処理装置。 ４．前記オペレーションエントリの第１のグループと第２のグループが各々をス ケジューラ（１８０）及び命令デコーダ（１４０）に関連せしめ： 各々がオペレーションエントリの第２のグループのいずれかと関連する第２の タグストアであって関連するオペレーションエントリに符合する命令のメモリ内 の第２のアドレスを表す複数個の第２のタグストア： 第２のタグストアとストアパイプ（１５３，１５９）と制御ロジックに接続す る第２の比較ロジック（４４４）であってストアパイプによって完遂されるスト アオペレーションに関する目標ターゲットと第２のタグストアに表されるアドレ スのいずれかとの整合に応答して自己修飾コード表示を供給する第２の比較ロジ ック（４４４）；より成り 制御ロジックが自己修飾コード表示に応答してオペレーションエントリの第２ のグループとオペレーションエントリの第１のグループの完遂されていないもの とをフラッシュする請求項１に記載の自己修飾コード処理装置。 ５．オペレーションエントリの第１のグループはスケジューラ に表されるＯｐグループに編成されたＯｐエントリの複数個より成り、 第１のタグストアは各々それから関連するＯｐのグループのＯｐのエントリが 復号する命令のグループのためのメモリアドレスを対象とする一対のタグフィー ルドを含み、タグフィールドの対は命令のグループがキャッシュライン境界と交 差するときにキャッシュライン境界のそれぞれの側にてメモリアドレスを対象と し； オペレーションエントリの第２のグループは命令デコーダ内の命令バッファと して編成された命令エントリの複数個より成り、各命令バッファエントリはキャ ッシュラインに符合し； 第２のアドレスはキャッシュラインを対象とする請求項４に記載の自己修飾コ ード処理装置。 ６．第１及び第２のアドレスは部分的アドレスであり、 第１の比較ロジック（２３６）はタグフィールドに表される部分的アドレスの いずれかと目標アドレスの符合する部分との間の整合に応答して自己修飾コード 表示を供給し、 第２の比較ロジック（４４４）は第２のタグストアに表された部分的アドレス のいずれかと目標アドレスの符合する部分との間の整合に応答して自己修飾コー ド表示を供給する請求項５に記載の自己修飾コード処理装置。 ７．更に、ストアパイプ（１５３，１５４）に接続され連続ストアオペレーショ ンのために目標アドレスを受け取るアドレスストアであってメモリサブシステム からのストア肯定応答に応答してクリアされるアドレスストア；及び アドレスストアに接続され、現取り出しアドレスとアドレス ストアに格納された目標アドレスの間の整合に応答して現取り出しアドレスから の命令取り出しを無効にする取り出し制御ロジック（４４７）より成る請求項２ に記載の自己修飾コード処理装置。 ８．更に、命令デコーダ（１４０）とメモリサブシステム（１２２）の間に接続 された命令キャッシュ（１３０）であってメモリサブシステムからの、スヌープ 信号を処理する一方命令デコーダからの取り出しの処理を禁止する命令キャッシ ュ； ストアパイプとメモリサブシステムの間に接続されたデータキャッシュ（１７ ０）； 及び 命令キャッシュとデータキャッシュの両者内でのキャッシュラインの同時的存 在を防止する命令／データキャッシュ制御ロジックより成る請求項７に記載の自 己修飾コード処理装置。 ９．自己修飾コード処理装置を備えた装置であって、 メモリサブシステム（１２２）； 前記メモリサブシステム（１２２）に接続した命令（１２２）及びデータキャ ッシュ（１７０）； データキャッシュ（１７０）に接続され、ストアオペレーション（ストアＯｐ ）の結果をメモリサブシステムに完遂するストアパイプ（１５３，１５９）であ ってＳｔＯｐ結果のコミットメントにＳｔＯｐ目標アドレス表示を供給するスト アパイプを含む複数個の実行ユニット； 概ね結果コミットメントを通して命令から復号されたＯｐｓを表示するＯｐエ ントリの指定された複数個及びその命令のためのメモリアドレスを対象とする第 １のアドレスタグの符合す る複数個を含むスケジューラ（１８０）； ストアパイプと第１のアドレスタグに接続された第１の比較ロジック（２３６ ）であってＳｔＯｐ目標アドレスと第１のアドレスタグの１つとの間の整合に応 答して自己修飾コードフォールト処理装置をトリッガするように接続された第１ の比較ロジック（２３６）； 命令キャッシュとスケジューラの間に接続された命令デコーダ（１４０）であ って命令バッファエントリの複数個と命令バッファエントリに関連した第２のア ドレスタグを含む命令デコーダ（１４０）；及び ストアパイプと第２のアドレスタグに接続された第２の比較ロジック（４４４ ）であってＳｔＯｐ目標アドレスと第２のアドレスタグの１つとの間の整合に応 答して自己修飾コードフォールト処理装置をトリッガするように接続された第２ の比較ロジック（４４４）とより成る装置。 １０．前記自己修飾コードフォールト処理装置が： 第１比較ロジック（２２６）及び第２比較ロジック（４４４）並びにスケジュ ーラ（１８０）及び命令デコーダに接続された制御ロジックであって第１又は第 ２比較ロジックのいずれかからの自己修飾コードフォールト表示に応答してＯｐ エントリからのＯｐの完遂されていないもの及び命令バッファからの命令をフラ ッシュする制御ロジックより成る請求項９に記載の装置。 １１．前記自己修飾コードフォールト処理装置が更に： トリッガするＳｔＯｐと同一の命令に関連したＯｐｓを完遂する過程； トリッガするＳｔＯｐのための命令ポインタを得る過程； メモリサブシステムによってトリッガされるＳｔＯｐが応答されるまで待期す る過程；及び 命令ストリーム内においてトリッガするＳｔＯｐに関連した命令に直ちに続い て命令にジャンプして戻る過程を遂行する自己修飾コードフォールト装置より成 る請求項１０に記載の装置。 １２．前記自己修飾コードフォールト処理装置が更に： ストアパイプに接続され連続ＳｔＯｐｓのための目標アドレスを受け取るアド レスストアであってメモリサブシステムからのＳｔＯｐ肯定応答に応答してクリ アされるアドレスストア；及び アドレスストアに接続され取り出しアドレスとアドレスストアに格納された目 標アドレスとの間の整合に応答して命令デコーダによって取り出しアドレスから の命令取り出しを無効にする取り出し制御ロジック（４４７）より成る請求項１ ０に記載の装置。 １３．複数個の実行ユニット（１５０）と、スケジューラ（１８０）と、命令デ コーダ（１４０）と、メモリサブシステム（１２２）と該メモリサブシステムに 各々接続された命令（１３０）及びデータキャッシュ（１７０）を含むコンピュ ータシステムであって、 請求項９に記載の前記装置を含むことを特徴とするコンピュータシステム。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ５９２，１５０ (32)優先日 平成８年１月26日(1996．1．26) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ， ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ 【要約の続き】 に接続される。命令デコーダ（１４０）は命令キャッシ ュ（１３０）とスケジューラ（１８０）の間に接続され る。命令デコーダは命令バッファエントリと命令バッフ ァエントリに関連した第２のアドレスタグを含む。第２ の比較ロジック（４４４）はストアオペレーション目標 アドレスと第２のアドレスタグの間の整合に応答して自 己修飾コードフォールト処理装置をトリッガするために ストアパイプと第２のアドレスタグに接続される。

Claims (1)

1. 【特許請求の範囲】 １．命令取り出しから結果コミットメントまでの段におけるオペレーションを表 すオペレーションエントリを有するコンピュータにおいて、 関連するオペレーションエントリに符合した命令のメモリ内の第１のアドレス を表す第１のタグストアであってその各々がオペレーションエントリの第１のグ ループに関連する複数個の第１のタグストア； 第１のタグストアとストアパイプに接続する第１の比較ロジックであってスト アパイプによって完遂されるストアオペレーションのための目標アドレスと第１ のタグストアに表される第１のアドレスのいずれかとの整合に応答して自己修飾 コード表示を供給する第１の比較ロジック；及び 第１の比較ロジックとオペレーションエントリとに接続した制御ロジックであ って自己修飾コード表示に応答してオペレーションエントリの完遂されていない ものをフラッシュする制御ロジックよりなる自己修飾コード処理装置。 ２．オペレーションエントリの第１のグループはスケジューラに表されるＯｐグ ループに編成された複数個のＯｐエントリよりなり、そして 前記第１のタグストアの各々は関連するＯｐグループのＯｐエントリがそれか ら復号する命令のグループのためのメモリアドレスを対象とする一対のタグフィ ールドを含み、タグフィールドの一対は命令のグループがキャッシュライン境界 と交差する時キャッシュライン境界のいずれかの側のメモリアドレスを対象とす る請求項１に記載の自己修飾コード処理装置。 ３．タグフィールドの対に表される第１のアドレスは部分的アドレスであり、前 記第１の比較ロジックはタグフィールドに表される部分的アドレスのいずれかと ストアパイプによって完遂されるストアオペレーションのための目標アドレスの 符合する部分との間の整合に応答して自己修飾コード表示を供給する請求項２に 記載の自己修飾コード処理装置。 ４．前記オペレーションエントリの第１のグループと第２のグループが各々をス ケジューラ及び命令デコーダに関連せしめ： 各々がオペレーションエントリの第２のグループのいずれかと関連する第２の タグストアであって関連するオペレーションエントリに符合する命令のメモリ内 の第２のアドレスを表す複数個の第２のタグストア： 第２のタグストアとストアパイプと制御ロジックに接続する第２の比較ロジッ クであってストアパイプによって完遂されるストアオペレーションに関する目標 ターゲットと第２のタグストアに表されるアドレスのいずれかとの整合に応答し て自己修飾コード表示を供給する第２の比較ロジック；より成り 制御ロジックが自己修飾コード表示に応答してオペレーションエントリの第２ のグループとオペレーションエントリの第１のグループの完遂されていないもの とをフラッシュする請求項１に記載の自己修飾コード処理装置。 ５．オペレーションエントリの第１のグループはスケジューラに表されるＯｐグ ループに編成されたＯｐエントリの複数個より成り、 第１のタグストアは各々それから関連するＯｐのグループのＯｐのエントリが 復号する命令のグループのためのメモリアド レスを対象とする一対のタグフィールドを含み、タグフィールドの対は命令のグ ループがキャッシュライン境界と交差するときにキャッシュライン境界のそれぞ れの側にてメモリアドレスを対象とし； オペレーションエントリの第２のグループは命令デコーダ内の命令バッファと して編成された命令エントリの複数個より成り、各命令バッファエントリはキャ ッシュラインに符合し； 第２のアドレスはキャッシュラインを対象とする請求項４に記載の自己修飾コ ード処理装置。 ６．第１及び第２のアドレスは部分的アドレスであり、 第１の比較ロジックはタグフィールドに表される部分的アドレスのいずれかと 目標アドレスの符合する部分との間の整合に応答して自己修飾コード表示を供給 し、 第２の比較ロジックは第２のタグストアに表された部分的アドレスのいずれか と目標アドレスの符合する部分との間の整合に応答して自己修飾コード表示を供 給する請求項５に記載の自己修飾コード処理装置。 ７．更に、ストアパイプに接続され連続ストアオペレーションのために目標アド レスを受け取るアドレスストアであってメモリサブシステムからのストア肯定応 答に応答してクリアされるアドレスストア；及び アドレスストアに接続された取り出し制御ロジックであって現取り出しアドレ スとアドレスストアに格納された目標アドレスの間の整合に応答して現取り出し アドレスからの命令取り出しを無効にする取り出し制御ロジックより成る請求項 ２に記載の自己修飾コード処理装置。 ８．更に、命令デコーダとメモリサブシステムの間に接続された命令キャッシュ であってメモリサブシステムからのスヌープ信号を処理する一方命令デコーダか らの取り出しの処理を禁止する命令キャッシュ； ストアパイプとメモリサブシステムの間に接続されたデータキャッシュ； 及び 命令キャッシュとデータキャッシュの両者内でのキャッシュラインの同時的存 在を防止する命令／データキャッシュ制御ロジックより成る請求項７に記載の自 己修飾コード処理装置。 ９．メモリサブシステム； 前記メモリサブシステムに接続した命令及びデータキャッシュ； データキャッシュに接続され（ストアＯｐ）の結果をメモリサブシステムに完 遂するストアパイプであってＳｔＯｐ結果のコミットメントにＳｔＯｐ目標アド レス表示を供給するストアパイプを含む複数個の実行ユニット； 命令から復号されたＯｐｓのためのＯｐエントリの指定された複数個及びその 命令のためのメモリアドレスを対象とする第１のアドレスタグの符合する複数個 を含むスケジューラ； ストアパイプと第１のアドレスタグに接続された第１の比較ロジックであって ＳｔＯｐ目標アドレスと第１のアドレスタグの１つとの間の整合に応答して自己 修飾コードフォールト処理装置をトリッガするように接続された第１の比較ロジ ック； 命令キャッシュとスケジューラの間に接続された命令デコーダであって命令バ ッファエントリの複数個と命令バッファエン トリに関連した第２のアドレスタグを含む命令デコーダ；及び ストアパイプと第２のアドレスタグに接続された第２の比較ロジックであって ＳｔＯｐ目標アドレスと第２のアドレスタグの１つとの間の整合に応答して自己 修飾コードフォールト処理装置をトリッガするように接続された第２の比較ロジ ックとより成る装置。 １０．前記自己修飾コードフォールト処理装置が： 第１及び第２比較ロジック並びにスケジューラ及び命令デコーダに接続された 制御ロジックであって第１又は第２比較ロジックのいずれかからの自己修飾コー ドフォールト表示に応答してＯｐエントリからのＯｐの完遂されていないもの及 び命令バッファからの命令をフラッシュする制御ロジックより成る請求項９に記 載の装置。 １１．前記自己修飾コードフォールト処理装置が更に： トリッガするＳｔＯｐと同一の命令に関連したＯｐｓを完遂する過程； トリッガするＳｔＯｐのための命令ポインタを得る過程； メモリサブシステムによってトリッガされるＳｔＯｐが応答されるまで待期す る過程；及び 命令ストリーム内においてトリッガするＳｔＯｐに関連した命令に直ちに続い て命令にジャンプして戻る過程を遂行する自己修飾コードフォールト装置より成 る請求項１０に記載の装置。 １２．前記自己修飾コードフォールト処理装置が更に： ストアパイプに接続され連続ＳｔＯｐｓのための目標アドレスを受け取るアド レスストアであってメモリサブシステムからのＳｔＯｐ肯定応答に応答してクリ アされるアドレスストア； 及び アドレスストアに接続され取り出しアドレスとアドレスストアに格納された目 標アドレスとの間の整合に応答して命令デコーダによって取り出しアドレスから の命令取り出しを無効にする取り出し制御ロジックより成る請求項１０に記載の 装置。 １３．実行ユニットの複数個と、スケジューラと、命令デコーダと、メモリサブ システムと該メモリサブシステムに各々接続された命令及びデータキャッシュを 含むコンピュータシステムにおいて： 実行ユニットの複数個は（ストアＯｐ）の結果をメモリサブシステムに完遂す るためにデータキャッシュに接続したストアパイプを含み該ストアパイプはＳｔ Ｏｐ結果のコミットメントにＳｔＯｐ目標アドレス表示を供給し； スケジューラは命令から復号されたＯｐｓのためのＯｐエントリの指定された 複数個及びその命令のためのメモリアドレスを対象とする第１のアドレスタグの 符合する複数個を含み； 第１の比較ロジックはストアパイプと第１のアドレスタグに接続され第１の比 較ロジックはＳｔＯｐ目標アドレスと第１のアドレスタグの１つとの間での整合 に応答して自己修飾コードフォールト処理装置をトリガするように接続され； 命令デコーダは命令キャッシュとスケジューラの間に接続され、該命令デコー ダは命令バッファエントリの複数個及び命令バッファエントリに関連した第２の アドレスタグを含み； 第２の比較ロジックはストアタイプと第２のアドレスタグに接続され、該第２ の比較ロジックはＳｔＯｐ目標アドレスと第２のアドレスタグの１つとの間の整 合に応答して自己修飾コー ドフォールト処理装置をトリガするように接続されていることを特徴とする自己 修飾コード処理装置。