JP2001516098A - ブール・ルールに対する要求を処理する方法および装置 - Google Patents

Abstract

(57)【要約】 変数の状態を表した複数の要素を有する入力信号と、複数の項に配列された複数の要素を有する記憶済みのルール・ベースと、前記変数の状態を表した複数の要素を有する出力信号とを使用することにより、前記複数の変数を有するブール・ルールに対する要求を処理する方法を提供するものであって、前記入力信号および前記出力信号における前記要素が複数の２ビット対をなし、前記ルール・ベースにおける前記要素は、前記変数の状態の複数の組合せを表示可能な２ビットの対であり、かつ、前記ルール・ベースにおける項は、複数の変数の多数の組合せを表し、前記ルール・ベースにおける複数の項について、いずれの２ビット対を前記出力信号における要素に書き込むのかを判断し、ともに与えられた変数を表す、前記ルール・ベースにおける要素および前記入力信号における要素について、論理的なオペレーションにより前記入力信号の２ビットと前記ルール・ベースにおける項の２ビットとを比較する。

Description

【発明の詳細な説明】

【０００１】 発明の分野 本発明は、入力信号，ルール情報および出力信号を使用することにより、ルー
ルに対する要求を処理する分野に関する。

【０００２】 発明の背景 ルールに対する要求を処理する特殊なアプリケーションは、コンフギュレーシ
ョン・システムである。 コンフギュレーションの一般的な問題は、３つの基本的な構成要素、すなわち
、変数，値およびルールを有する。その目的は、すべての割当てがルールに従っ
て有効となるように、変数に対して値のすべての割当てを見つけ出すことである
。これは、制約満足問題と呼ばれ、コンフギュレーションの分野に偏在する。コ
ンフギュレーション・システムでは、制約／ルールが満足されるときに、これら
の変数は、ユーザの選択により積に含めることが可能な選択可能オブジェクトを
表す。ルールにしばしば使用される他の項は、例えば「制約および「関係」であ
る。

【０００３】 コンフギュレーション問題は、一組の選択可能な全オブジェクトが、選択可能
なオブジェクト間で何らのルールにも違反せずに、コンフギュレーションに含ま
れるオブジェクトとコンフギュレーションから除外されたオブジェクトとを表す
２つの分離サブセットに明確に区分されるときに、解決される。

【０００４】 選択可能なオブジェクトは、包含されても排除されてもよい任意のものである
。それは、物理的オブジェクト（例えば、車または特殊な種類のエンジン），属
性（例えば、赤い色またはカーペットの織り方パターン）または何らかの要約（
例えば、家庭と仕事との間の特定の移動数または特定の契約形式）が考えられる
。

【０００５】 ルールには、１以上の選択可能オブジェクトが含まれる。ルールの目的は、い
くつかの必要条件に従うようにオブジェクトの選択を制限することである。ルー
ルは、物理的制限（例えば、選択された多数の付属品を維持していくために大き
なエンジンを車が必要とするとき）または任意選択的判断（例えば、更にスポー
ティな見栄えを与えるために特定の大きさのエンジンを有するすべての車を赤い
色でのみ生産するものと市場マーケティング管理者が判断したとき）に基づいて
もよい。しばしば、項「制約」は、どのようにして要素を組み合わせ可能かにつ
いて制限するルールを参照するために使用される。

【０００６】 典型的には、このルールは、ルール・ベース、すなわち、ある形式のテーブル
またはデータ・ベースに便宜的なフォーマットで記憶される。ルール・ベースに
対するアクセスは、コンフギュレーション・エンジンにより得られる。コンフギ
ュレーション・エンジンは、ユーザによって実行される選択がこのルールに従っ
て有効であるか否かを確かめるとともに、このことをユーザに報告することに責
任がある。また、コンフギュレーション・エンジンは、ルールから更なる知識を
推論すること、すなわち、ユーザがまだ決定していないオブジェクトの値につい
て論理的に結論付けることができる。

【０００７】 しかしながら、コンフギュレーション・エンジンは、多数の方法で実現され得
るが、典型的には、複数の分野、すなわち、強制ロジック・プログラミング，制
約統合，関係代数，命題論理，整数計画法，グラフ理論，予想計算法などを含む
調査の分野から得られる。

【０００８】 調査問題の特徴は、ＮＰ−Ｈａｒｄであることが証明される。すなわち、その
実行時の複雑さは指数関数的であり、それは、アルゴリズム実行時間が簡単では
ない問題に関する問題のサイズに対して指数関数的となることを意味する。これ
は、特性の非常に残念な問題であり、アルゴリズムに大きな関心を起こさせた。

【０００９】 典型的には、コンフギュレーション・システムには、多数の変数が含まれてお
り、また、ルール・ベースは、コンフギュレーションの処理中にユーザをサポー
トし支援するために、ユーザが選択を行う度に考慮されるべきである。また、今
日のユーザは、異なる形式のコンピュータ・プログラム（例えば、コンフギュレ
ーションを実行するプログラム）を使用するときには超高速応答時間を期待し、
また、彼らは、コンフギュレーションの基本的な問題または他の形式の技術的側
面を考慮しない。

【００１０】 従来技術 本発明は、欧州特許第０４５６６７５号に関係する。欧州特許第０４５６６７
５号は、記憶されたルール情報，入力信号および出力信号を使用することにより
、入力信号の情報内容を強化する方法および装置を開示している。ルール情報は
、ブール・ルールに違反しないように、多数の変数を有するブール・ルールを変
数のすべての可能な組合せ、すなわち、変数に割り当てられた複数の２進値の組
合せを表す複数の項に変換することによって、得られる。これは、正のインデッ
クス形式としても知られている。開示された他の表示は、負のインデックス形式
（ルールに違反している変数の組合せ）およびアレー形式（変数のすべての組合
せと、各組合せについてのルールに違反しているか否かの表示）である。

【００１１】 ルール・ベースの各項に関して、変数に割り当てられた２進値は、入力信号の
変数に対する割当てと比較されて、出力信号を供給する。入力信号および出力信
号は、２つの可能状態、例えば「真」と「偽」や，「トートロジー」（不定）と
「矛盾」（許容状態）を表すことができる。

【００１２】 入力信号で可能状態にある変数を含む項は、認識される。これらのすべての項
が特定の変数に対する同一値を有するときは、各変数は出力信号でその値を有す
ると判断される。これによって、ルール・ベースから情報を推論または抽出する
ことができる。

【００１３】 これによって、ブール・ルール用の検索ツリーにおいて時間が掛かる検索を実
行する必要なく、ルールに含まれる変数の割当てについての情報を推論を可能に
する方法および装置が提供される。情報を推論するための検索ツリーを使用する
ことによって、ツリーを検索するための計算負荷は、ブール・ルールにおける変
数の許容組合せに対して指数関数的であり、一方、同じルールに対して例えば正
のインデックス形式で項を走査する計算負荷は、同じブール・ルールにおける変
数の許容組合せの数に対して線形である。したがって、特にルールが多数の変数
を含むときは、計算負荷のかなりの減少が達成される。

【００１４】 しかしながら、欧州特許第０４５６６７５号に開示された方法は、ルール・ベ
ースにおける変数の数に対して指数関数的となるルール・ベースを記憶するメモ
リを消費する。一般的に、この方法は、Ｎ／２×（２^N）項の記憶容量を必要と する。ただし、Ｎはこの式における変数の数である。これは、ルールが下記のよ
うであることを意味する。 Ａ⇒Ｂ ｏｒ Ｃ ｏｒ Ｄ ｏｒ Ｅ ｏｒ Ｆ ｏｒ Ｇ ｏｒ Ｈ ｏｒ Ｉ ｏｒ Ｊ ｏｒ Ｋ ｏｒ Ｌ ｏｒ Ｍ ｏｒ Ｎ ｏｒ Ｏ ｏｒ Ｐ がメモリにおいて６４Ｋバイトの１６ビット・ワードを取る３２７６８項に帰結
する。特に、多数の変数がルールに含まれているときは、この方法は、ルール・
ベースを参照する度にすべての項を調べることに関して許容できない大きな計算
負荷になる恐れがある。また、メモリ消費は許容できないものとなる。

【００１５】 「ブール結合」としても知られている「制約ロジック・プログラミング」の分
野内では、多数の方法が、ブール・ルールにおけるブール変数の特定の組合せが
ブール・ルールに従って有効であるか否かを表す多数の項（「一般単一化子」す
なわちＭＧＵとも呼ばれる）に多数のブール・ルールを変換することを提案して
いる。このような方法は、例えば、「ブール結合、効率的なアルゴリズム」，ア
ントイネ・ロージ，１９８９年，ＬａＢｒｉ，ユニベルシテ・ド・ボルドーや、
「制約ロジック・プログラミング」，フレデリック・ベンハモードおよびアライ
ン・コルマーアウエル編集，ケンブリッジ，ＭＩＴ，第２３７頁〜第２５１頁，
「ブール結合の列挙方法を使用して」，アントイネ・ロージに説明されている。

【００１６】 これらの方法はすべて、ブール・ルールをコンピュータのメモリに記憶可能な
共通表示に組み合わせることに関わり、共通表示におけるすべての変数を組合せ
の形式で要求は検証され得る。これらの方法は、特に、ＰＲＯＬＯＧ言語のよう
な制約ロジック・プログラミング言語に使用するように開発されている。制約ロ
ジック・プログラミング言語では、ブール・ルールまたは項が連続的に発生され
、したがって、その目的は、新しいルールが発生する度に新しい表示を完全に発
生する必要なく、新しいルールの表示を既存の表示に加えることである。

【００１７】 しかしながら、これらの方法は、新しいルールを連続的に加える能力を代償と
する指数関数的なメモリ消費の問題がある。したがって、ルールの高速走査時間
、すなわち、ルールに対する要求の高速な検証を得ることは不可能である。また
、これらの方法は、共通表示における単にいくつかの変数の組合せの形式で要求
の検証には関係しない。したがって、すべての変数の部分的な知識のみを提供す
るだけでは十分でない。

【００１８】 クロス・レファレンス この出願と同じ日に出願され、かつ、同じ譲受人のベオーロジックＡ／Ｓに譲
受された下記特許出願を参照する。 （１）コンピュータにおいて一組のオブジェクトを構成する方法 （２）対話構成において部分的な知識を推測する方法および装置 （３）ネットワークを経由する構成 （４）対話構成システムにおいて無効選択を可能にする方法 これらは、本発明と連係して理解されるべき引用として組み込まれる。

【００１９】 発明の概要 本発明の第１の目的は、要求が有効であるか否かをルールに従って検証するよ
うに、ルールに対する要求の高速処理を可能にする方法を提供することにある。 本発明の第２の目的は、要求が有効であるか否かをルールに従って検証する要
求を条件としてルールの表示を圧縮可能にする方法を提供することにある。 本発明の第３の目的は、必ずではないが要求における未知の情報を決定できる
ように、ルール・ベースから情報を推論できるようにする方法を提供することに
ある。

【００２０】 変数の状態を表した複数の要素を有する入力信号と複数の項に配列された複数
の要素を有する記憶済みのルール・ベースと前記変数の状態を表した複数の要素
を有する出力信号とを使用することにより、前記複数の変数を有するブール・ル
ールに対する要求を処理する方法であって、前記入力信号および前記出力信号に
おける前記要素が複数の２ビット対であり、前記ルール・ベースの前記要素が、
前記変数の状態の複数の組合せを表示可能な２ビット対であり、前記ルール・ベ
ースの項が、複数の変数の多数の組合せを表し、前記ルール・ベースの複数の項
について、いずれの２ビット対を前記出力信号の要素に書き込むかを判断し、共
に与えられた変数を表す前記ルール・ベースの要素および前記入力信号の要素に
ついて、論理的オペレーションにより前記入力信号の２ビットと前記ルール・ベ
ースの項の２ビットとを比較する、方法が提供される。

【００２１】 したがって、ルール・ベースに対する要求を超高速に実行し、出力信号として
前記要求の結果を前記ルール・ベースに高速に供給することができるが、非常に
効率的な表示で前記ルール・ベースをコンピュータに記憶することができる。 上で導入した式に対して、メモリ内の３２×１６ビット・ワードのみを取るよ
うに、かつ、コンピュータ上の実行時間が約２０００倍速く走査されるように、
前記ルールの表示を圧縮することができる。 また、メモリを有し、複数の変数を有するブール・ルールに対する要求を処理
するコンピュータ・システムが提供される。

【００２２】 以下、本発明を好ましい実施例に関連させるとともに、図面を参照して、さら
に詳細に説明する。

【００２３】 好ましい実施例の詳細な説明 ここで、参照として組み込まれる欧州特許第０４５６６７５号では、ブール式
をその式の正のインデックス形式により表す。これは、下記の式および表１によ
り示される。 例１：式 Ａ ｏｒ ！Ｂ ⇒ ！Ｃ の場合に、ブール変数Ａ，ＢおよびＣを用いてこれを「Ａ ｏｒ Ｂの否定ならば
、Ｃ’の否定」と読み、正のインデックス形式は、表１で与えられる。

【００２４】

【表１】

【００２５】 表１における５つの項は、式が有効である（違反していない）変数のすべての
組合せを正確に表している。コンピュータでは、表１の内容は、通常、メモリに
おける１ビット／変数／項により表すことができる。

【００２６】 本発明の第１の態様によれば、このブール・ルール表示を真および偽の２状態
から、真，偽およびドント・ケアに変更することができる。ドント・ケア状態は
、表示されたルールに違反することなく真および偽の値をドント・ケア状態が取
ることができることを意味するトートロジーを表す。ドント・ケア状態は、式の
正のインデックス形式の表示においてスター（＊）により示される。 したがって、式 Ａ ｏｒ ！Ｂ ⇒ ！Ｃ は、表２に示すように表すことができる。

【００２７】

【表２】

【００２８】 表１と比較すると、表２は、表１より２列少なく構成されている。第１の列を
表１における項１および項４に拡張することができ、また、最後の列を表１にお
ける項３および項５に拡張することができることは、表２から明らかである。こ
れにより、圧縮ルール表示が導入される。

【００２９】 本発明の第２の態様によれば、コンピュータ上でより速い実行速度を得るため
に、また、メモリの消費を少なくするために、この圧縮正インデックス形式を使
用することができる。ドント・ケア（＊）を含む１つの項は、各変数に対して２
ビット表示で表すことができる。圧縮表示に使用する３つのシンボル（０，１，
＊）を２ビット表示でビットＳ１，Ｓ２の２進数割付けとともに表３に示す。

【００３０】

【表３】

【００３１】 特定のビット組合せを選択する目的は、簡単なロジックおよび／またはオペレ
ーションによりルール走査アルゴリズムを実施可能にすることである。ビット組
合せは、最も頻繁に実行されると仮定されるオペレーションは実行が最早のオペ
レーションとなるように、選択されてもよい。

【００３２】 表２における圧縮正インデックス形式は、便宜的に、メモリにおいて５バイト
により表され、すなわち、２バイト／圧縮項および１バイト／非圧縮項により表
されてもよい。多数の変数を有するルールのときは、かなりのメモリ節約を達成
することができる。

【００３３】 例２：ルール Ａ ｏｒ Ｂ ｏｒ Ｃ ｏｒ Ｄ ｏｒ Ｅ ｏｒ Ｆ ｏｒ Ｇ ｏｒ Ｈ ｏｒ Ｉ
ｏｒ Ｊ ⇒ Ｋの場合： 正インデックス形式を表４に示す。

【００３４】

【表４】

【００３５】 表４における非圧縮項は、２０５０バイトに等しい２バイト×１０２５項を必
要とする。圧縮項表示を表５に示す。

【００３６】

【表５】

【００３７】 この圧縮表示は、２バイト×２バイト／項×２項を必要とし、８バイトに等し
い。 このルールの場合に、圧縮項表示が１項当たり２倍のメモリ、すなわち、１変
数当たり２ビットを使用しても、メモリ消費がかなり節約される。 圧縮項の発生方法は、ディジタル設計の分野で周知である。カルノー・カード
はその一方法であり、クイン・マックラスキー方法（１９６５年）のような方法
を「モリス・マノズ・ブック・ディジタル設計」に見い出すことができる。項の
重複組は、クイン・マックラスキー方法によって発生される。

【００３８】 しかしながら、我々は、アントイネ・ロージィの「ブール結合、効果的なアル
ゴリズム」，１９８９，ＬａＢｒｉ，ユニベルシテ・ド・ボルドーによる方法を
使用する。この方法は、重なりのない一組の項を発生する。ブール結合は、更に
、フレデリック・ベンハモードおよびアライン・コルマーアウエルにより編集さ
れた、ケンブリッジ，ＭＩＴ，第２３７頁〜第２５１頁，「制約ロジック・プロ
グラミング」，アントイネ・ロージィによる「明確なブール結合方法を使用」に
おいて説明されている。ブール結合は、例えば検索されている検索ツリーに対し
て逆の線形な時間で調べられるブール・ルールの単一表示を発生するフィールド
に関連され、指数関数的な時間消費を伴う多少のインテリジェンスによることに
、注意すべきである。用語「制約ロジック・プログラミング」は、「ブール結合
」としても知られている。

【００３９】 図１は、圧縮ルール表示を発生する方法に関するフロー・チャートを示す。ス
テップ１において、この方法は、圧縮表示を条件とする記号ブール式により開始
する。ステップ２において、初期化処理は、変数ＡｃｔｉｖｅＬｉｓｔおよび変
数ＲｅｓｕｌｔＬｉｓｔを空きのセットに割り付け、かつ、Ｔを空きのセットに
割り付けることを含む。初期化を実行すると、ステップ３において、現在、式ｆ
にあって項Ｔにない変数Ｑを選択する。いくつかの変数が可能なときは、関連す
るパーズ・ツリー（図２を参照）の頂端を選択する。すなわち、最少のオペレー
タにより支配された変数を選択する。タイの場合は、変数をランダムに選択する
。ステップ４において、２つの項Ｔ１，Ｔ２を発生する。ただし、Ｔ１はＱが付
加されたＴであり、Ｔ２はＱの否定が付加されたＴである。各項は、パーズ・ツ
リーの片側をそれぞれ表す。更に、カウンタｉを初期化する。次に、ループに入
り、ループの最初のステップ５において、カウンタをインクリメントする。すな
わち、ｉをｉ＋１と等価にセットする。ループ内の次のステップ６は、Ｔ１また
はＴ２における既知の変数値に対する関数ｆの真理値、すなわち、ｆ（Ｔｉ）の
値を計算することである。この真理値は、表６に与えられている書換えルールを
使用した計算器により計算される。シンボルＡは、変数および部分式の両方を表
すことができる。

【００４０】

【表６】

【００４１】 書換えルールは、ブール代数から直接導き出される。すべての変数が既知であ
れば、式ｆの真理値が容易に決定されるが、部分割付けだけによると、いくつか
の場合で真理値を決定できない。 ルール表示は記憶することができるので、ルールを１回圧縮することのみが必
要である。

【００４２】 図２は、式：（Ｘ ｏｒ Ｙ） ⇒ Ｚに関するパーズ・ツリーを示す。パーズ・
ツリーの先端ノードは、“＝＞”に対応する、すなわち、式に含意している。他
のノードは、ｏｒオペレータに対応する。Ｘ，ＹおよびＺは、パーズ・ツリーの
変数である。

【００４３】 例３：式 （Ｘ ｏｒ Ｙ）⇒ Ｚ ただし、Ｚは真に等しく（Ｚ：＝真）、式は、 （ＸｏｒＹ）⇒ 真 となり、Ｒ１１に従って、式は「真」である。すなわち、真理値は、ＸおよびＹ
の割付けに係わらず、真である。他の項Ｔ＝！ＸＹのとき、式は、 （偽 ｏｒ 真）⇒ Ｚ となる。Ｒ９により”真 ⇒ Ｚ”、かつ、Ｒ１０により“Ｚ”、したがって、こ
の場合には真理値を決定できない。式の真理値を決定することができない場合は
、ステップ６の計算結果は、「未知」となり、次に、ステップ７において、Ｔｉ
をＡｃｔｉｖｅＬｉｓｔに加算し、ステップ３〜１１を含むループにおいて更に
処理される。ステップ６において式の真理値が「真」であると評価された場合は
、ステップ８において、項Ｔは有効な圧縮項としてＲｅｓｕｌｔＬｉｓｔに加算
される。ステップ６において式の真理値が「偽」であると評価された場合、また
は、項Ｔがステップ８においてＲｅｓｕｌｔＬｉｓｔに加算されるかステップ７
においてＡｃｔｉｖｅＬｉｓｔに加算された場合には、ステップ９において、カ
ウンタｉが“２”に等しいか否かについてテストする。Ｔ１およびＴ２が共に計
算されているときは、ステップ１０において、ＡｃｔｉｖｅＬｉｓｔが空か否か
についてテストし、そうではなく、Ｔ１およびＴ２が計算されていないときは、
ステップ５においてループを繰り返し、カウンタｉがインクリメントされる。ス
テップ１０において、ＡｃｔｉｖｅＬｉｓｔが空であるか否かをテストする。空
であれば、処理を終結し、そうでないときは、ＡｃｔｉｖｅＬｉｓｔからＴを取
ることにより項Ｔを更に処理することを条件にして、ステップ３においてループ
を再開する。

【００４４】 ステップ１０においてＡｃｔｉｖｅＬｉｓｔが空であれば、その結果のリスト
は、圧縮形式で式の正インデックスを表す一組の項を含む。これらの項は、表７
によりインデックス形式に変換される。

【００４５】

【表７】

【００４６】 一般的に、この圧縮式表示は、Ｎ×Ｏビット・オーダーのメモリを取る。ただ
し、Ｎは変数の数であり、０はオペレータの数である。

【００４７】 圧縮の例： 例４：この例において、式 （Ｘ ｏｒ Ｙ）⇒ Ｚ は、圧縮項表示を条件にしている。表８に、ＲｅｓｕｌｔＬｉｓｔおよびＡｃｔ
ｉｖｅＬｉｓｔの連続更新を示す。

【００４８】

【表８】

【００４９】 したがって、圧縮正インデックス形式は、表９に示すようになる。

【００５０】

【表９】

【００５１】 例５：この例において、式 Ｘ ⇒（Ｙ ｏｒ Ｚ） は、圧縮項表示を条件としている。下記の表１０にＲｅｓｕｌｔＬｉｓｔおよび
ＡｃｔｉｖｅＬｉｓｔの連続更新を示す。

【００５２】

【表１０】

【００５３】 したがって、圧縮正インデックス形式は、表１１に与えられる。

【００５４】

【表１１】

【００５５】 メモリの使用を最適化するために、どのようなドント・ケア（＊）も有しない
項は、ドント・ケア（＊）を有する項から独立したリストに保持される。 以上、ブール式は、３つの要素を有する構造 式 ＝（ＶＬ，ＰＩＬ，ＣＰＩＬ） として示される。ただし、ＶＬは変数リストであり、ＰＩＬは非圧縮正インデッ
クス・リストであり、ＣＰＩＬは複数対｛Ｓ１，Ｓ２｝のリストを含む圧縮正イ
ンデックス・リストである。

【００５６】 例５（続き）：ブール・ルール： Ｘ ⇒（Ｙ ｏｒ Ｚ） を想起すると、表１０のＲｅｓｕｌｔＬｉｓｔの内容と表３および表７に示され
た変換とは、下記の式のデータ表示を与える。 式 ＝（［Ｘ，Ｙ，Ｚ］，［１０１］，［｛００１，１１１｝，｛１１１， ０１１｝］）

【００５７】 例２（続き）：ブール・ルール： Ａ ｏｒ Ｂ ｏｒ Ｃ ｏｒ Ｄ ｏｒ Ｅ ｏｒ Ｆ ｏｒ Ｇ ｏｒ Ｈ ｏｒ Ｉ ｏｒ Ｊ ⇒ Ｋ を想起すると、表５の項表示は、下記の式のデータ表示を与える。 式 ＝（［Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋ］， ［００００００ ０００００］， ［｛１１１１１１１１１１０，１１１１１１１１１１１）］） したがって、この表示は、非常に効率的であることが明らかである。

【００５８】 図３は、４つの状態ベクトルを示し、本発明による圧縮項および非圧縮項の走
査を示す。走査アルゴリズムの総合的な構造は、４段階に分割される。段階１で
は、ルールに対する要求を準備する。この要求は状態ベクトルの形式にあり、こ
のルールは圧縮項および非圧縮項によって表される式の形式にある。すなわち、
要素３０４を有するローカル入力状態ベクトル（ＩＳＶ）３０３は、要素３０２
を有するグローバル状態ベクトル３０１から情報を抽出することによって発生さ
れる。この情報は、式に係わる変数のみを抽出するように抽出される。これは、
ルールに対する要求の処理に必要とされる計算負荷を最小化する。この処理は、
２段階、すなわち、圧縮項および非圧縮項の走査を含む。

【００５９】 段階２ ３０５では、ローカル入力状態ベクトルは、式のすべての非圧縮項を
走査して、「一致」または「不一致」についてテストし、ローカル出力状態ベク
トル（ＯＳＶ）３０６の関連要素３０７は非圧縮走査の結果により更新される。

【００６０】 段階３１０では、ローカル入力状態ベクトル（ＩＳＬ）３０３は、式のすべて
の圧縮項を走査して、「一致」または「不一致」についてテストする。この走査
により抽出された情報はローカル出力状態ベクトル（ＯＳＶ）に含まれる。ロー
カル出力状態ベクトルの内容は、要素３０９を有するグローバル出力状態ベクト
ル３０８に転送される。

【００６１】 入力状態ベクトルの形式での要求は、１つの要素の既知の態様、例えばセンサ
の状態または構成選択についての情報を備えているが、一般的には、状態ベクト
ルの他の要素は未知となる。情報は、変数値を有する状態ベクトルの要素に含ま
れてもよい。段階２および段階４における要求処理は、状態ベクトルに見い出さ
れる現在の変数の割付けの知識を有するブール式を走査する。本発明の一つの目
的は、ルールがこれを可能にするいくつかまたはすべての未知の要素を判断する
ことである。要求の結果は出力状態ベクトルで更新される。

【００６２】 要求とルールとの間の矛盾が検出されると、すなわち、式が違反しているとき
は、アルゴリズムが終了し、また、式が有効であるときは、更なる変数を推論で
きるか、すなわち、値が状態ベクトルに割り付けられるか否かが判断される。状
態ベクトルは、物理的には、データ・ベースまたは式に発生する一組のブール項
目についての関連の値を有する一組のオブジェクトのように、任意のデータ・リ
ポジトリでよい。

【００６３】 入力状態ベクトルおよび出力状態ベクトルは、式に発生する変数値を有する。
状態ベクトルにおける各変数は、４つの可能な２ビット組合せのうちの１つの形
式で記憶される。

【００６４】

【表１２】

【００６５】 式１２は、状態ベクトルにおける２ビットＳ１，Ｓ２による可能な変数値を示
す。 これは、状態「真」，「偽」および「トートロジー」（ドント・ケア）に対す
る圧縮項を表すために使用されるのと同じ取決めであることに注意すべきである
。しかしながら、本発明によれば、状態のビット表示は入れ換えることができ、
例えば、「真」をビット値Ｓ１＝１；Ｓ２＝１によって表すことができ、「偽」
をビット値Ｓ１＝０；Ｓ２＝０によって表すことができ、「トートロジー」（ド
ント・ケア）をビット値Ｓ１＝１；Ｓ２＝０によって表すことができ、「矛盾」
をビット値Ｓ１＝０；Ｓ２＝１によって表すことができる。好ましい一実施例で
は、要求状態ベクトルにおける状態のビット表示，ルール・ベースおよび応答状
態ベクトルは同じであるが、本発明によれば、他の組合せを実施することもでき
る。本発明により効果を得るためには、開示されたアルゴリズムの適正な変更を
行う必要がある。しかしながら、これは、当該技術分野における当業者の技術範
囲内にある。

【００６６】 走査処理は、式の項で一つずつ見ると理解される。入力状態ベクトルに拘束さ
れた変数と項（すなわち、ルール表示）との間が一致しているときは、未拘束の
変数は、項で表された値を有することができる。拘束された変数は、シンボル値
「真」または「偽」を取ることができ、一方、未拘束の変数は、シンボル値「ト
ートロジー」すなわち「ドント・ケア」を取ることができる。 下記の表は、ルール項と入力状態ベクトル変数との間が一致するか否かを判断
する。項のすべての変数が入力状態ベクトルと一致するときは、その項と入力状
態ベクトルとの間の一致が検出される。

【００６７】

【表１３】

【００６８】 表１３は、“０”（「偽」），“１”（「真」）および“＊”（「ドント・ケ
ア」／「トートロジー」）の組合せが「一致」または「不一致」に帰結すること
を示す。 実際に選択されたビット表示を見るときは、両ビットは、「不一致」を検出す
るためには、相違している必要がある。状態の他のビット表示を使用すると、ビ
ットの他の論理関係を見い出すことができる。 一致を検出したときは、一致項に関する知識が下記の更新表を使用して出力状
態ベクトルに記憶される。

【００６９】

【表１４】

【００７０】 表１４は、項変数および前出力状態ベクトルに応答する出力状態ベクトルの更
新を示す。 表１２に与えられた選択ビット表示および表１４の出力更新を見るときは、簡
単なブールＯＲオペレーションによって出力状態ベクトルを更新することができ
る。

【００７１】 例５（Ｉの続き）：状態ベクトルに外部割付けを行った要求とともにルール Ｘ ⇒（Ｙ ｏｒ Ｚ） を想起する。この割付けは、Ｚが偽にセットされ、Ｘが真にセットされ、かつ、
Ｙについての知識がないすなわちトートロジーということである。入力状態ベク
トルは、 ［Ｘ Ｙ Ｚ］＝［１ ＊ ０］ であり、かつ、項表示は表１１に与えられたようになる。

【００７２】

【表１５】

【００７３】 表１５は、入力状態ベクトルと、項１，２，３と、出力状態ベクトルの３つの
連続更新とを示す。出力状態ベクトルは、デフォールトによって、出力状態ベク
トルのすべての状態に対して「矛盾」（！）に初期化される。したがって、入力
状態ベクトルと項１との間に一致が見られないので、出力状態ベクトルはステッ
プ１では更新されない。ステップ２では、一致が検出され、したがって、出力状
態ベクトルが表１４に従って更新される。ステップ３では、いずれにも一致が検
出されず、出力状態ベクトルは未変化のままである。「一致」／「不一致」は表
１３によって検出される。

【００７４】 出力状態ベクトルを見て、入力状態ベクトルに拘束されたこれらの要素を削除
するときは、Ｙはルール項に従って真でなければならないことが分かる。これは
、Ｙが、値「真」を取り、かつ、その値を有する出力状態ベクトルに転送され得
ることを意味する。

【００７５】 表３および表１２に与えられた表示を使用すると、一致があるか否かのビット
に関する判断と出力変数の更新とを４つのオペレーション［論理積（ａｎｄ），
論理和（ｏｒ），否定（ｎｏｔ），排他的論理和（ｘｏｒ）」によって実行する
ことができる。一般的に、コンピュータは、これらの基本オペレーションを非常
に高速に実行する。信号成分Ｓ１，Ｓ２が例えば２ワードで表されると、３２ビ
ット・コンピュータは、３２個未満の変数を有する式に対する２つの基本オペレ
ーションで項一致処理を実行することができる。構成システムでは、３２個未満
の変数を有するルールは、最も一般的なルールである。

【００７６】 図４は、本発明の好ましい一実施例の全体構造である。この構造は、４段階す
なわち４１４，４１５，４１６および４１７に分割される。好ましい一実施例で
使用される詳細な方法は、これらの４段階のそれぞれで提供される。開始４１３
と終了４１８は、この方法が開始される場所と、この方法がそれ以上の処理をし
ない場所とを示す。第１の段階４１４は、図３におけるグローバルからローカル
への入力状態ベクトル変換に対応し、また、第４の段階は、ローカルからグロー
バルへの出力状態ベクトル変換に対応する。

【００７７】 走査アルゴリズムにおける変数の説明 ＳｔａｔｅＶｅｃｔｏｒは、すべての変数がこれらの現在値によって表される
ベクトルである。ＳｔａｔｅＶｅｃｔｏｒ［Ａ］の値は、Ａの現在値（真，偽，
未定）である。 ＴＶは、２進数“１”で入力状態ベクトルにおける「真」変数を示すビット・
マスクである。 ＢＶは、２進数“１”で入力状態ベクトルにおける拘束された変数を示すビッ
ト・マスクである。 ＩＳＶは、ローカル入力状態ベクトルである。 ＯＳＶは、ローカル出力状態ベクトルである。 ＣＨは、２進数“１”で入力状態ベクトルにおける変更された変数を示すビッ
ト・マスクである。 ｜Ｘ｜は、Ｘの長さを意味する。例えば、｜Ｘ｜＝｜｛ａ，ｂ，ｓ，ｄ｝｜＝
４。 式＝（ＶＬ，ＰＩＬ，ＣＰＩＬ）、ただし、 ＶＬは、変数リストである。 ＰＩＬは、正インデックス・リストである。 ＣＰＩＬ＝［｛Ｓ１，Ｓ２｝］は、対｛Ｓ１，Ｓ２｝の圧縮正インデックス・
リストである。

【００７８】 図５は、グローバル入力状態ベクトルからローカル入力状態ベクトルを発生す
る方法のフロー・チャートを示す。開始５１９は図４の開始４１３と同様である
。まず、ステップ５２０において、カウンタｉは、式内の変数についてカウント
するために、ゼロに初期化される。次に、ループに入り、このループの最初のス
テップ５２１は、カウントｉをｉ＋１にインクリメントすることである。カウン
タは、式変数リストＶＬのインデックスとして使用され、ＳｔａｔｅＶｅｃｔｏ
ｒのインデックスとしても使用される変数を得て、真，偽または不定のいずれか
の変数の実際の値を抽出する。ステップ５２２では、式ＶＬにおける要素数ｉの
変数値が、真（Ｔ），偽（Ｆ）または不定（ＵＢ）として認識される。ステップ
５２２の結果が真であると、ステップ５２３に入り、結果が不定であると、ステ
ップ５２４に入り、結果が偽であると、ステップ５２５に入る。ステップ５２３
では、変数番号ｉのビットＳ１，Ｓ２がＳ１：＝０およびＳ２：＝１で更新され
る。ステップ５２４では、変数番号ｉのビットＳ１，Ｓ２がＳ１：＝１およびＳ
２：＝１で更新される。ステップ５２５では、変数番号ｉのビットＳ１，Ｓ２が
Ｓ１：＝１およびＳ２：＝０で更新される。ループは、式内のすべての変数の真
理値がローカル入力状態ベクトル（ＩＳＶ）に転送されてしまうまで、繰り返さ
れる。これは、ステップ５２６でテストされる。カウンタｉが式変数リスト式Ｖ
Ｌの長さに達すると、ループは終結され、そうでないと、ループはステップ５２
１でカウンタ・インクリメントで再開される。ループが終結すると、この方法は
、ステップＡ ５２７を経由して非圧縮項の走査で継続する。

【００７９】 図６は、非圧縮項を走査する方法のフロー・チャートを示す。図５の方法は、
ステップＡ ５２７を経由して継続する。ステップ６２７では、非圧縮項の走査
に関する変数の初期化が実行される。ローカル出力状態ベクトルＯＳＶは、２ビ
ットＳ１，Ｓ２を“０”にセットすることによって、「矛盾」に初期化される。
すなわち、ＯＳＶ［ｉ］．Ｓ１：＝０、ＯＳＶ［ｉ］．Ｓ２：＝０であり、すべ
ての要素が“０”にセットされることに対応する。ローカル入力状態ベクトルＩ
ＳＶにおける拘束された変数は、ビット・マスクＢＶを２進数“１”とすること
によって表される。すなわち、ＢＶ：＝ｎｏｔ（ＩＳＶ．Ｓ１およびＩＳＶ．Ｓ
２）。ローカル入力状態ベクトルの真の変数も、ビット・マスクＴＶ：＝ＢＶお
よびＩＳＶ．Ｓ２によって表される。最後に、種々のＡｎｙＭａｔｃｈは偽に、
すなわち、Ａｎｙｍａｔｃｈ：＝Ｆａｌｓｅにセットされる。ステップ６２８で
は、カウンタｉはゼロすなわちｉ：＝０にセットされる。このカウンタは、式の
正インデックス・リストＰＩＬにおける非圧縮項をカウントするために使用され
る。ステップ６２９は、カウンタｉをインクリメントするとともに、ループの第
１のステップである。ループは、ステップ６３０で、カウンタｉが式ＰＩＬリス
トの長さすなわちｉ＝｜式．ＰＩＬ｜に達したか否かをテストし、すべてのＰＩ
Ｌ項を走査したのであれば、終結される。一致があるか否かの検出は、ステップ
６３１で実行され、ステートメント ＴＶ＝式．ＰＩＬ［ｉ］ａｎｄ ＢＶ の真理値がテストされる。このステートメントが偽であると、ステップ６２９で
、カウンタ・インクリメントでループが再開され、そうでないと、ステップ６２
９でループを再開する前に、ローカル出力状態ベクトルが変数ＡｎｙＭａｔｃｈ
とともに更新される。この更新は、下記のようである。 ＯＳＶ．Ｓ１：＝ＯＳＶ．Ｓ１ ｏｒ ｎｏｔ(式．ＰＩＬ［ｉ］) ＯＳＶ．Ｓ２：＝ＯＳＶ．Ｓ２ ｏｒ 式．ＰＩＬ［ｉ］ ＡｎｙＭａｔｃｈ：＝真 一致がないと、ＯＳＶは更新されず、矛盾が検出される。ステップ６３０で検
出されたのでループを終結すると、この方法は、ステップＢ ６３３を経由して
圧縮項の走査で続けられる。

【００８０】 図７は、圧縮項を走査する方法のフロー・チャートを示す。図６の方法は、ス
テップＢ ６３３を経由して継続する。ステップ７３３では、カウンタｉはゼロ
にすなわちｉ：＝０にセットされる。カウンタは、式の圧縮正インデックス・リ
ストＣＰＩＬにおける圧縮項をカウントするために使用される。ステップ７３４
は、カウンタｉをインクリメントするとともに、ループの第１のステップである
。ループは、ステップ７３５で、カウンタｉが式ＣＰＩＬリストの長さすなわち
ｉ＝｜式．ＣＰＩＬ｜に達したか否かをテストし、すべてのＣＰＩＬ項を走査し
たのであれば、終結される。一致があるか否かの検出は、ステップ７３６で実行
され、ステートメント ０＝（（式．ＣＰＩＬ［ｉ］．Ｓ１ ｘｏｒ ＩＳＶ．Ｓ１） ａｎｄ （式．
ＣＰＩＬ［ｉ］．Ｓ２ ｘｏｒ ＩＳＶ．Ｓ２）） の真理値がテストされる。このステートメントが偽であると、ステップ７３４で
カウンタ・インクリメントでループを再開し、そうでないと、ステップ６２９で
ループを再開する前に変数ＡｎｙＭａｔｃｈとともにローカル出力状態ベクトル
が更新される。この更新は、下記のようである。 ＯＳＶ．Ｓ１：＝ＯＳＶ．Ｓ１ ｏｒ 式．ＣＰＩＬ［ｉ］．Ｓ１ ＯＳＶ．Ｓ２：＝ＯＳＶ．Ｓ２ ｏｒ 式．ＣＰＩＬ［ｉ］．Ｓ２ ＡｎｙＭａｔｃｈ：＝真 一致がないと、ＯＳＶは更新されず、矛盾が検出される。ステップ７３５で検
出されたのでループが終結されると、この方法は、ステップＣ ７３８を経由し
て圧縮項の走査で続けられる。

【００８１】 図８は、情報を抽出する方法のフロー・チャートを示す。図７の方法は、ステ
ップＣ ７３８を経由して継続する。ステップ８３８で圧縮項または非圧縮項の
いずれについても不一致が検出されると、入力状態ベクトルの形式での要求は、
ルール表示したがってルールと矛盾している。変数ＡｎｙＭａｔｃｈが偽である
と、この結果はステップ８３９で提供される。代替として、検出は、ステートメ
ント：０＝（ＯＳＶ．Ｓ１ ｏｒ ＯＳＶ．Ｓ２）の真理値を計算することによっ
て実行される。

【００８２】 走査処理により変更された変数は、ローカル入力状態ベクトル（ＩＳＶ）を出
力状態ベクトル（ＯＳＶ）と比較することによって抽出され、変更ベクトルＣＶ
におけるＢＶによって示されたすべての拘束変数を除去する。すなわち、真の変
数は、非拘束変数と一致可能となる。ステップ８４０では、変更された変数は、
下記ステートメントによりベクトルＣＨで表される。 ＣＨ：＝（ＩＳＶ．Ｓ１ ｘｏｒ ＯＳＶ．Ｓ１） ｏｒ （ＩＳＶ．Ｓ２ ｘ ｏｒ ＯＳＶ．Ｓ２） ａｎｄ ｎｏｔ（ＢＶ） 変更ベクトルのみがゼロを含むと、走査は新しい情報を見い出さず、アルゴリ
ズムがこれを報告する。すなわち、要求は、ルールに従って有効となる。ステッ
プ８４１では、ＣＨは０に等しいか否かがテストされ、ＣＨが０に等しいと、ス
テップ８４２で何も推論しなかったと結論され、この方法は終結する。この方法
は、終了し、報告される推論された変数を有する。ステップ８４１では、ループ
の開始でカウンタｉがインクリメントされる。このループは、真理値がローカル
出力状態ベクトル（ＯＳＶ）の推論されたすべての変数の真理値がＳｔａｔｅＶ
ｅｃｔｏｒ ＳＶに転送されてしまうまで繰り返され、ステップ８４４でカウン
タｉが式変数リストＶＬの長さに達したか否かがここでテストされる。すなわち
、ｉ＜｜式．ＶＬ｜？ この結果がノーであると、この方法はステップ８４９で 終結され、そうでないと、この方法はステップ８４５で続けられる。ステップ８
４５では、ベクトルＣＨにおける要素ｉの値が真か否かがテストされる。この要
素の値が真であると、ステップ８４６では、ローカル出力状態ベクトルの要素ｉ
におけるビットＳ１が真であるか否かすなわちＯＳＶ［ｉ］．Ｓ１＝０？がテス
トされる。これが真であると、ステップ８４７では、ＳｔａｔｅＶｅｃｔｏｒ［
式．ＶＬ［ｉ］］が真にセットされ、そうでないと、ＳｔａｔｅＶｅｃｔｏｒ［
式．ＶＬ［ｉ］］は偽にセットされる。ステップ８４７またはステップ８４８が
実行されるときは、ステップ８４３では、カウンタ・インクリメントでループが
再開される。同様に、ステップ８４５の結果が偽であると、ループが再開される
。

【００８３】 例５（ＩＩの続き）：ルール Ｘ ⇒（Ｙ ｏｒ Ｚ） を想起すべきである。ただし、式は下記により示される。 ｛［Ｘ，Ｙ，Ｚ］,［１０１］,［｛１１１，０１１｝,｛００１,１１１｝］ ） また、Ｘは真に割り付けられ、Ｚは偽に割り付けられることを認識すべきである
。 段階１での開始：ローカル入力状態ベクトルを発生する。 （Ｘ） ＳｔａｔｅＶｅｃｔｏｒ［１］＝真 （Ｙ） ＳｔａｔｅＶｅｃｔｏｒ［２］＝未定 （Ｚ） ＳｔａｔｅＶｅｃｔｏｒ［３］＝偽 ｉｓｖ＝｛０１１，１１０｝，ｏｓｖ＝｛０００，０００｝，ＴＶ＝［１００］
，ＢＶ＝［１０１］ 段階２：非圧縮項を走査する 一致？ （式．ＰＩＬ［ｉ］ ａｎｄ ＢＶ） ｘｏｒ ＴＶ ＰＩＬ［１］:（１０１ ａｎｄ １０１） ｘｏｒ １００＝１０１＝００１（不 一致） ｉｓｖ＝｛０１１，１１０｝，ｏｓｖ＝｛０００，０００｝，ＴＶ＝［１００］
，ＢＶ＝［１０１］ 段階３：圧縮項を走査する 一致？ （（式．ＣＰＩＬ［１］．ｓｌ ｘｏｒ ｉｓｖ．ｓｌ） ａｎｄ （式．
ＣＰＩＬ［１］．ｓ２ ｘｏｒ ｉｓｖ．ｓ２）） ［｛１１１，０１１｝,｛００１,１１１｝ ＣＰＩＬ［１］:（１１１ ｘｏｒ ０１１） ａｎｄ （０１１ ｘｏｒ １１０） ＝１００ ａｎｄ １０１＝１００（不一致）続く ＣＰＩＬ［２］:（００１ ｘｏｒ ０１１） ａｎｄ （１１１ ｘｏｒ １１０） ＝０１０ ａｎｄ ００１＝０００（一致） ｏｓｖ．ｓ１：＝ｏｓｖ．ｓ１ ｏｒ 式．ＣＰＩＬ［２］．ｓ１＝０００ ｏｒ
００１＝００１ ｏｓｖ．ｓ２：＝ｏｓｖ．ｓ２ ｏｒ 式．ＣＰＩＬ［２］．ｓ２＝０００ ｏｒ
１１１＝１１１ ｉｓｖ＝｛０１１，１１０｝，ｏｓｖ＝｛００１，１１１｝，ＴＶ＝［１００］
，ＢＶ＝［１０１］ 段階４：走査から情報を抽出する ＣＨ：＝（（ｉｓｖ．ｓ１ ｘｏｒ ｏｓｖ．ｓ１） ｏｒ （ｉｓｖ．ｓ２ ｘｏ ｒ ｏｓｖ．ｓ２）） ａｎｄ ！（ＢＶ） ＝（０１１ ｘｏｒ ００１） ｏｒ （１１０ ｘｏｒ １１１）ａｎｄ ！ １０１ ＝（０１０ ｏｒ ００１） ａｎｄ ０１０＝０１１ ａｎｄ ０１０＝０１
０ ローカルＳｔａｔｅＶｅｃｔｏｒ［２］＝｛０，１｝＝真 したがって、予想したように、Ｙは真に等しい。

【００８４】 例６：この例は、構成のフィールドから取られる。 車，ルールまたは制約について選択可能な要素間の関係は、 Ｍｏｄｅｌ［Ｔｕｒｂｏ］ ｏｒ Ｍｏｄｅｌ［Ｃａｂｒｉｏｌｅｔ］ ⇒ Ｍｅ
ｔａｌｉｃ Ｐａｉｎｔｓ ａｎｄ Ｔｒｉｍ［Ｌｅａｔｈｅｒ］ ａｎｄ Ｃ
ｒｕｉｓｅＣｏｎｔｒｏｌ 以上の項を使用する代わりに、我々はこれらを更に可読性変数名に簡略化する
。 Ｍｏｄｅｌ［Ｔｕｒｂｏ］ ＝Ａ Ｍｏｄｅｌ［Ｃａｂｒｉｏｌｅｔ］ ＝Ｂ ＭｏｄｅｌＰａｉｎｔｓ ＝Ｃ Ｔｒｉｍ ＝Ｄ ＣｒｕｉｓｅＣｏｎｔｒｏｌ ＝Ｅ 以上の制約は、下記の式に簡略化する。 Ａ ｏｒ Ｂ ⇒ Ｃ ａｎｄ Ｄ ａｎｄ Ｅ 我々は、高速ブール走査アルゴリズムを開始する。左端は、ＡｃｔｉｖｅＬｉ
ｓｔおよびＲｅｓｕｌｔＬｉｓｔを示すポイントである。ｐ４ ５はステップ４
とステップ５との間のポイントを表し、同様に、ｐ９ １０はステップ９とステ
ップ１０との間のポイントを表す。各反復において、項Ｔ，Ｔ１，Ｔ２が割り付
けられるものを表す。

【００８５】

【表１６】

【表１７】

【００８６】 その結果を、表１６に挙げた２ビット表示に変換することができる。

【００８７】

【表１８】

【００８８】 下記の表示に帰結する。 式＝（［Ａ，Ｂ，Ｃ，Ｄ，Ｅ］，［１１１１１，１０１１１，０１１１１］
，［｛１１１１１，００１１１｝］）

【００８９】 図５の「ローカル入力状態ベクトルを発生する」を参照する。 ここで、式Ａ ｏｒ Ｂ ⇒ Ｃ ａｎｄ Ｄ ａｎｄ Ｅにおいて、ユーザは、Ｃａ
ｂｒｉｏｌｅｔモデルを無視する選択をしたがＣｒｕｉｓｅ制御を選択すること
に対応するＢ＝偽およびＥ＝真を選択していてもよい。 我々は、初期には、以上から下記のデータ構造を有する。 式．ＶａｒｉａｂｌｅＬｉｓｔ＝［Ａ，Ｂ，Ｃ，Ｄ，Ｅ］ 式．ＰｏｓｉｔｉｖｅＩｎｄｅｘＬｉｓｔ＝［１１１１１，１０１１１，０１
１１１］ 式．ＣｏｍｐｒｅｓｓＰｏｓｉｔｉｖｅＩｎｄｅｘＬｉｓｔ＝［｛１１１１１
，００１１１｝］ ポイントＡ（最初のループ後）で、ＩｎｐｕｔＳｔａｔｅＶｅｃｔｏｒが割り
付けされていた。 ｉｓｖ．ｓｌ＝１１１１０ ｉｓｖ．ｓ２＝１０１１１ Ａの後、ＯｕｔｐｕｔＳｔａｔｅＶｅｃｔｏｒは、ＢｏｕｎｄＶａｒｉａｂｌ
ｅ，ＴｒｕｅＶａｒｉａｂｌｅおよびＡｎｙＭａｔｃｈが ｏｓｖ．ｓ１＝０ ｏｓｖ．ｓ２＝０ ＢＶ＝ｎｏｔ（ｉｓｖ．ｓ１ ａｎｄ ｉｓｖ．ｓ２）＝ｎｏｔ（１１１１０ ａｎｄ １０１１１） ＝ｎｏｔ １０１１０＝０１００１ ＴＶ＝ＢＶ ａｎｄ ｉｓｖ．ｓ２＝０１００１ ａｎｄ １０１１１＝００００
１ ＡｎｙＭａｔｃｈ＝偽

【００９０】 図６の「非圧縮項の走査」を参照する。 以下は、ループ６２９〜６３２の各反復における６３１および６３２を示す。

【００９１】

【表１９】

【００９２】 したがって、Ｂで、出力状態ベクトルは、下記のように割り付けられる。 ｏｓｖ．ｓ１＝０１０００ ｏｓｖ．ｓ２＝１０１１１

【００９３】 図７の「圧縮項を走査する」を参照する。 ７３４から７３７へのループは、圧縮正インデックス・リストのみが１要素を
含むときに、１回実行される。 ７３６） ０＝（式．ＣＰＩＬ［ｉ］.ｓｌ ｘｏｒ ｉｓｖ．ｓ１） ａｎｄ （ 式.ＣＰＩＬ［ｉ］.ｓ２ ｘｏｒ ｉｓｖ.ｓ２） ０＝（１１１１１ ｘｏｒ １１１１０） ａｎｄ （００１１１ ｘｏｒ
１０１１１） ０＝００００１ ａｎｄ １００００ ０＝０００００ 真 ７３７） ｏｓｖ．ｓｌ：＝ｏｓｖ．ｓ１ ｏｒ 式．ＣＰＩＬ［１］．ｓｌ ：＝０１０００ ｏｒ １１１１１ ：＝１１１１１ ｏｓｖ．ｓ２：＝ｏｓｖ．ｓ２ ｏｒ 式．ＣＰＩＬ［１］．ｓ２ ：＝１０１１１ ｏｒ ００１１１ ：＝１０１１１ ＡｎｙＭａｔｃｈ：＝真 ここで、ＡｎｙＭａｔｃｈは真に割り付けられたので、（３８）でのテストは
通過され、アルゴリズムは、ＣＨを初期化する（４０）に進む。

【００９４】 図８の「情報を抽出する」を参照する。 ＣＨ：＝（（ｉｓｖ．ｓ１ ｘｏｒ ｏｓｖ．ｓ１） ｏｒ （ｉｓｖ．ｓ２ ｘ ｏｒ ｏｓｖ．ｓ２） ａｎｄ ｎｏｔ ＢＶ ＣＨ：＝（１１１１０ ｘｏｒ １１１１１） ｏｒ （１０１１１ ｘｏｒ １０
１１１） ａｎｄ ｎｏｔ ０１００１ ：＝（００００１ ｏｒ ０００００） ａｎｄ １０１１０ ：＝００００１ ａｎｄ １０１１０ ：＝０００００

【００９５】 ８４４から８４８までのループ後に、状態ベクトルの要素が変更されることは
ない（真または偽に推論される）。しかしながら、状態ベクトルは何ら矛盾に至
ることはない。

【００９６】 説明における一例として正インデックス形式を使用したが、ルール・ベースに
ついて他の表示が可能であることに注意すべきである。他の表示は、負インデッ
クス形式（ルールに違反している変数の組合せ）およびアレー形式（変数とルー
ルに違反しているか否かの表示とのすべての組合せ）であってもよい。本発明に
よる効果を得るために、開示されたアルゴリズムの適正な変更を行う必要がある
。しかしながら、これは、当該技術分野の当業者の技能範囲内である。

【００９７】 本発明は、コンピュータのメモリにロードされて実行されるコンピュータ・プ
ログラムまたはコンピュータ・プログラムの一部として実施されてもよい。コン
ピュータ・プログラムは、任意のデータ・ストレージ媒体またはデータ伝送媒体
により分配されてもよい。ストレージ媒体は、磁気テープ，光ディスク，コンパ
クト・ディスク（ＣＤまたはＣＤ−ＲＯＭ），ミニディスク，ハードディスク，
フロッピ・ディスク，強誘電体メモリ，電気的に消去可能なプログラマブル読出
し専用メモリ（ＥＥＰＲＯＭ），フラッシュ・メモリ，ＥＰＲＯＭ，読出し専用
メモリ（ＲＯＭ），スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ），
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ），強磁性体メモリ，光
学的ストレージ，電荷結合素子，スマート・カードなどであってもよい。伝送媒
体は、ネットワーク、例えば、ローカル・エリア・ネットワーク（ＬＡＮ），ワ
イド・エリア・ネットワーク（ＷＡＮ）またはこれらの任意の組合せ、例えばイ
ンターネットであってもよい。ネットワークは、ワイヤおよびワイヤレス通信リ
ンクを備えていてもよい。ネットワークを経由して、本発明のソフトウェア実施
（すなわち、プログラム）またはその一部は、ネットワークを経由してプログラ
ムを転送することにより分配されてもよい。 また、本発明は説明された好ましい実施例に制限されないことが強調されるべ
きである。

【図面の簡単な説明】

【図１】 圧縮ルール表示を発生する方法に関するフロー・チャートを示す。

【図２】 式：（Ｘ ｏｒ Ｙ）⇒ Ｚ用のパーズ・ツリーを示す。

【図３】 本発明による４状態のベクトルを示すとともに、圧縮項および非圧縮項の走査
を示す。

【図４】 本発明の好ましい一実施例の総合的な構造である。

【図５】 グローバル入力状態のベクトルからローカル入力信号を発生する方法に関する
フロー・チャートを示す。

【図６】 非圧縮項を走査する方法に関するフロー・チャートを示す。

【図７】 圧縮項を走査する方法に関するフロー・チャートを示す。

【図８】 情報を抽出する方法に関するフロー・チャートを示す。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年３月８日（２０００．３．８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】 発明の分野 本発明は、複数の要素を有する入力信号と複数の項に配列された複数の要素を 有する記憶されたルール・ベースと複数の要素を有する出力信号とを使用するこ とにより、複数の変数を有するブール・ルールに対する要求を処理する方法であ って、ルール・ベースにおける要素が、変数に対する真または偽のブール状態を 表示可能であり、かつ、ともに与えられた変数を表すルール・ベースにおける要 素および入力信号における要素について、論理的なオペレーションにより入力信 号の状態とルール・ベースにおける項の状態とを比較して、論理的なオペレーシ ョンの結果で出力信号を更新する、方法に関する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】 したがって、従来技術は、変数の項の形式で記憶され得るブール・ルールの表 示が許容できない大きなメモリ消費を必要とする、という問題がある。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】 発明の概要 したがって、本発明の目的は、ブール・ルールを表す複数の項を記憶するため に必要とするメモリの量を減少させることにある。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】 これは、前記ルール・ベースにおける要素がさらなる状態を表すとともに変数 が状態「真」および「偽」を取り得るように表示することを、導入段落で述べた 方法が特徴とするときに、達成される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】 クロス・レファレンス 参照は下記の特許出願についてなされる。 （１）一組のオブジェクトを構成する方法およびコンピュータ・システム、ＰＣ Ｔ公開番号ＷＯ９９／１３４１３ （２）一組のオブジェクトを構成する方法およびコンピュータ・システム、ＰＣ Ｔ公開番号ＷＯ９９／１３４１０ （３）対話構成用の方法およびコンピュータ・システム、ＰＣＴ公開番号ＷＯ９ ９／１３４１２ （４）対話構成システムにおいて無効選択を可能にする方法、ＰＣＴ公開番号Ｗ Ｏ９９／１３４１１ これらは、本発明と連係して理解されるべきである。 以下、本発明を好ましい実施例に関連させるとともに、図面を参照して、さら
に詳細に説明する。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００９４

【補正方法】変更

【補正内容】

【００９４】 ８４４から８４８までのループ後に、状態ベクトルの要素が変更されることは
ない（真または偽に推論される）。しかしながら、状態ベクトルは何ら矛盾に至
ることはない。 本発明によれば、要求がルールに従って有効か否かを検証するように、ルール に対する要求の高速処理を可能にする方法が提供される。 また、要求がルールに従って有効か否かを検証する要求を条件としてルールの 表示を圧縮可能にする方法が提供される。 さらに、要求における未知の情報を必ずではないが判断するように、ルール・ ベースから情報を推論可能にする方法が提供される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ， ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，Ｌ Ｖ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ， ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，Ｕ Ｓ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (24)

【特許請求の範囲】
1. 【請求項１】 変数の状態を表した複数の要素を有する入力信号と複数の項
   に配列された複数の要素を有する記憶されたルール・ベースと前記変数の状態を
   表した複数の要素を有する出力信号とを使用することにより、前記複数の変数を
   有するブール・ルールに対する要求を処理する方法であって、前記入力信号およ
   び前記出力信号における前記要素が複数の２ビット対である方法であって、 前記ルール・ベースにおける前記要素は、前記変数の状態の複数の組合せが表
   示可能な２ビット対であり、かつ、前記ルール・ベースにおける項は、複数の変
   数の多数の組合せを表し、 前記ルール・ベースにおける複数の項について、いずれの２ビット対を前記出
   力信号における要素に書き込むのかを判断し、ともに与えられた変数を表す前記
   ルール・ベースにおける要素および前記入力信号における要素について、論理的
   なオペレーションにより前記入力信号の２ビットと前記ルール・ベースにおける
   項の２ビットとを比較する、 方法。
2. 【請求項２】 前記入力信号，前記出力信号および前記ルール・ベースにお
   ける複数の項が、一つの共通組の状態を有し、前記共通組における各状態が、前
   記入力信号，前記出力信号および前記複数の項における同じビット値で符号化さ
   れる、請求項１記載の方法。
3. 【請求項３】 前記入力信号および前記項の前記要素が、複数の状態の１つ
   すなわち「真」，「偽」または「トートロジー」を表す、請求項１〜２記載の方
   法。
4. 【請求項４】 前記出力信号の前記要素が、複数の状態の一つすなわち「真
   」，「偽」，「トートロジー」または「矛盾」を表す、請求項１記載の方法。
5. 【請求項５】 前記状態が、下記の２ビット値、すなわち ０ １ 「真」 １ ０ 「偽」 １ １ 「トートロジー」 ０ ０ 「矛盾」 を有する、請求項３〜４記載の方法。
6. 【請求項６】 前記ルール・ベースが、複数の２進要素を有する一組の項を
   さらに備え、かつ、前記組の項における各項が、前記変数に対して複数の状態の
   単一の組合せを表す、請求項１〜５記載の方法。
7. 【請求項７】 前記項が、前記ブール・ルールに違反しない組合せのみ、前
   記ブール・ルールに違反する組合せのみ、またはすべての組合せと項がブール・
   ルールに違反するか否かの表示とを表す、請求項１〜６記載の方法。
8. 【請求項８】 前記方法が、グローバル入力信号から１つのサブセットの変
   数として前記入力信号を発生するステップをさらに備え、かつ、前記変数のサブ
   セットが、前記ルールに係わる変数として判断される、請求項１〜７記載の方法
   。
9. 【請求項９】 前記方法が、複数の変数を有するグローバル出力信号を発生
   するステップをさらに備え、かつ、前記変数のいくつかが、前記出力信号からの
   複数の可変状態で更新される、請求項１〜８記載の方法。
10. 【請求項１０】 前記出力信号におけるすべての変数が、シンボル表示の「
    矛盾」で初期化される、請求項１〜９記載の方法。
11. 【請求項１１】 一致が、前記入力信号の複数の要素を前記ルール・ベース
    における複数項の要素とそれぞれ比較することによって検出され、かつ、前記入
    力信号における複数の要素が有効な組合せを表すと、一致が検出される、請求項
    １〜１０記載の方法。
12. 【請求項１２】 下記の情報抽出戦略、すなわち 一致が検出されないと、前記出力信号が矛盾情報を含み、 前記出力信号において変数が変化しないと、何も推論せず、 そうでないときは、前記出力信号が前記シンボル表示「真」または偽」で更新
    されること、を有し、 前記抽出された情報をユーザ・インターフェースによりユーザに表示する、 請求項１１記載の方法。
13. 【請求項１３】 メモリを有し、変数の状態を表した複数の要素を有する入
    力信号と前記変数の状態を表した複数の要素を有する出力信号とを使用すること
    により、前記複数の変数を有するブール・ルールに対する要求を処理するコンピ
    ュータ・システムであって、前記入力信号および前記出力信号における前記要素
    が、複数の２ビット対である、コンピュータ・システムであって、 前記メモリが、複数の項に配列された複数の要素を有するルール・ベースを備
    え、該ルール・ベースにおける前記複数の要素が、前記複数の変数の状態の複数
    の組合せが表示可能な２ビット対であり、前記ルール・ベースにおける項が、複
    数の変数の多数の組合せを表し、かつ、前記メモリが、前記ルール・ベースにお
    ける複数の項について、いずれの２ビット対を前記出力信号における要素に書き
    込むのかを判断し、ともに与えられた変数を表す前記ルール・ベースにおける要
    素および前記入力信号における要素について、論理的なオペレーションにより、
    前記入力信号の２ビットと前記ルール・ベースにおける項の２ビットとを比較す
    る、 コンピュータ・システム。
14. 【請求項１４】 前記入力信号，前記出力信号および前記ルール・ベースに
    おける複数の項が、一つの共通組の状態を有し、前記共通組における各状態が、
    前記入力信号，前記出力信号および前記ルール・ベースにおける同じビット値に
    より符号化されている、請求項１３の記載のメモリを有するコンピュータ・シス
    テム。
15. 【請求項１５】 前記入力信号および前記項の前記要素が、複数の状態すな
    わち「真」，「偽」または「トートロジー」のうちの１つを表す、請求項１３〜
    １４記載のメモリを有するコンピュータ・システム。
16. 【請求項１６】 前記出力信号の前記要素が、複数の状態すなわち「真」，
    「偽」「トートロジー」または「矛盾」のうちの１つを表す、請求項１３〜１５
    記載のメモリを有するコンピュータ・システム。
17. 【請求項１７】 前記状態が、下記の２ビット値、すなわち ０ １ 「真」 １ ０ 「偽」 １ １ 「トートロジー」 ０ ０ 「矛盾」 を有する、請求項１５〜１６記載のメモリを有するコンピュータ・システム。
18. 【請求項１８】 前記ルール・ベースが、複数の２進要素を有する一組の項
    をさらに備え、かつ、前記組の項における各項が、前記変数に対して複数の状態
    の単一の組合せを表す、請求項１３〜１７記載のメモリを有するコンピュータ・
    システム。
19. 【請求項１９】 前記項が、前記ブール・ルールに違反しない組合せのみ、
    前記ブール・ルールに違反する組合せのみ、または、すべての組合せと項がブー
    ル・ルールに違反するか否かの表示とを表す、請求項１３〜１８記載のメモリを
    有するコンピュータ・システム。
20. 【請求項２０】 前記方法が、グローバル入力信号から１つのサブセットの
    変数として前記入力信号を発生するステップをさらに備え、かつ、前記変数のサ
    ブセットが、前記ルールに係わる変数として判断される、請求項１３〜９記載の
    メモリを有するコンピュータ・システム。
21. 【請求項２１】 前記方法が、複数の変数を有するグローバル出力信号を発
    生するステップをさらに備え、かつ、前記変数のいくつかが、前記出力信号から
    の複数の可変状態で更新される、請求項１３〜２０記載のメモリを有するコンピ
    ュータ・システム。
22. 【請求項２２】 前記出力信号におけるすべての変数が、シンボル表示「矛
    盾」で初期化される、請求項１３〜２１記載のメモリを有するコンピュータ・シ
    ステム。
23. 【請求項２３】 一致が、前記入力信号の複数の要素を前記ルール・ベース
    における複数項の要素とそれぞれ比較することによって検出され、かつ、前記入
    力信号における複数の要素が有効な組合せを表すと、一致が検出される、請求項
    １３〜２２記載のメモリを有するコンピュータ・システム。
24. 【請求項２４】 前記手順が、下記の情報抽出戦略、すなわち 一致が検出されないと、前記出力信号は矛盾情報を含み、 前記出力信号における変数が変化しないと、何も推論されず、 そうでないときは、前記出力信号は前記シンボル表示「真」または偽」で更新
    されることをさらに備え、 前記抽出された情報をユーザ・インターフェースによりユーザに表示する、請
    求項２３記載のメモリを有するコンピュータ・システム。