JP2001500296A - ピンチオフ敏感回路用補償回路網 - Google Patents

Abstract

(57)【要約】 ピンチオフ電圧に敏感な回路の補償に使用可能な制御回路を提供する。この制御回路は、ゲート２７、ドレイン２９及びソース２８を有する制御ＦＥＴ２６を具える。制御ＦＥＴソース２８は、定電圧降下素子３２と直列の制御ＦＥＴソース抵抗３１を介してトラッキング電位２３に接続される。制御電圧入力２２が制御ＦＥＴドレイン２９に印加される。制御ＦＥＴ２６を流れる電流は、制御ＦＥＴ２６のピンチオフ値より低い制御電圧入力の略線形変化を生じる伝達関数となる。電圧制御出力２３が制御ＦＥＴ２６のピンチオフ電圧値に近づくと、制御電圧出力２３の同様の変化が制御電圧入力２２の同じ変化を実現する。

Description

【発明の詳細な説明】 ピンチオフ敏感回路用補償回路網 本発明は、ピンチオフ電圧変動に敏感な制御回路に適する電流又は電圧源に関 する。 「Ｔ型」減衰器と称される既知の受動電圧変化減衰器設計は、図１に示す如く 、２個の直列電界効果トランジスタ（以下ＦＥＴという）と、これら両直列ＦＥ Ｔの中点及び基準電位間に接続されたシャント（並列）ＦＥＴとから成る。ＲＦ ｉｎポートは、減衰したいＲＦ（高周波）エネルギーの入力端である。減衰され た出力は、ＲＦｏｕｔポートに現れる。これらＲＦｉｎ及びＲＦｏｕｔポートは 、直列ＦＥＴ回路の反対端にある。これら直列ＦＥＴとシャントＦＥＴとは、減 衰制御電源により制御される。直列ＦＥＴの共通接続点は、実質的にＦＥＴのピ ンチオフ電圧に保持される。減衰制御電圧は、直列ＦＥＴのゲート電圧を変化す る。直列ＦＥＴのゲート電圧を変化するこの減衰制御電圧は、ゲート及びソース 間電圧差を制御して、これらＦＥＴを変化抵抗器として所定減衰レンジ内で動作 させる。同時に、この減衰制御電圧は、シャントＦＥＴのドレイン及びソース電 圧を変化し、シャントＦＥＴのゲートは基準（接地）電位に接続する。従って、 減衰制御電圧を変化すると、シャントＦＥＴも同じレンジで変化抵抗器として動 作する。しかし、これは減衰制御電圧に対して直列ＦＥＴとは反対の関係である 。この回路は、ＧａＡｓ（ガリウム砒素）ＭＥＳＦＥＴを使用する無線周波数電 圧変減衰器用に特に好適である。 このＴ型電圧変化減衰回路では、５Ｖ制御電圧で最低減衰であり、０Ｖ制御電 圧で最高減衰となる。制御電圧入力は、抵抗分圧回路網をバイアスする。この抵 抗分圧回路網の制御電圧出力は、減衰制御電圧であり、制御電圧入力が０Ｖから 最大電圧、典型的には５Ｖまで順次上昇するとき、０Ｖから約ＦＥＴのピンチオ フ電圧まで変化する。両直列ＦＥＴの共通接続点は、典型的には５Ｖである固定 電圧源により電圧レギュレータ回路でピンチオフ電圧に保持される。 動作を説明すると、０Ｖの制御電圧入力が抵抗分圧回路網に印加され、０Ｖ減 衰制御電圧とする。この減衰制御電圧は、直列ＦＥＴのゲートに印加され、両直 列ＦＥＴのゲート・ソース電圧を約ピンチオフ電圧値とする。両直列ＦＥＴのゲ ート・ソース電圧を略ピンチオフ電圧に保持すると、直列ＦＥＴは実質的にオフ 状態となり、高抵抗状態となる。この０Ｖ制御電圧入力、従って抵抗分圧回路網 の減衰制御電圧出力は、同時にシャントＦＥＴのドレイン・ソースにも印加され 、シャントＦＥＴのゲートは基準電位に保持される。これにより、シャントＦＥ Ｔのゲート・ソース電圧差は０又は極めて小さく、それをオンとし、シャントＦ ＥＴの実効抵抗を小さくする。シャントＦＥＴが低抵抗となると、接地への低抵 抗パスを生じる。ＲＦｉｎポートに印加したＲＦエネルギーは、この低抵抗シャ ントＦＥＴを介して実質的に接地に短絡され、電圧変化減衰器のＲＦｏｕｔポー トには殆どＲＦエネルギーが現れないこととなる。 最大制御電圧入力レベル、典型的には５Ｖで、電圧変化減衰器は、最低減衰状 態である。５Ｖ制御電圧入力は、理想的にはピンチオフ又はそれに近い減衰制御 電圧を発生し、直列ＦＥＴのゲートに印加される。直列ＦＥＴのドレイン・ソー スをピンチオフ電圧に保持すると、直列ＦＥＴのゲート・ソース間電圧差が略０ となる。直列ＦＥＴのゲート・ソース間電圧差が０Ｖであると、これら両ＦＥＴ はオンとなり、低実効抵抗状態とする。同時に、５Ｖ制御電圧入力は、シャント ＦＥＴのドレイン・ソースをピンチオフに近い減衰制御電圧とする。シャントＦ ＥＴのケードは基準電位に保持されるので、シャントＦＥＴのゲート・ソース間 電圧差は、略ピンチオフ電圧となる。シャントＦＥＴのゲート・ソース間電圧差 がピンチオフ電圧となると、それはオフとなり、高実効抵抗状態にする。この状 態では、ＲＦｉｎポートに印加されたＲＦエネルギーの大部分は、２個の直列Ｆ ＥＴを通過してＲＦｏｕｔポートに現れる。その理由は、シャントＦＥＴが実質 的に開放（オープン）回路であるからである。 当業者には理解される如く、この電圧変化減衰器が正常に動作するには、減衰 制御電圧が、０Ｖから略ピンチオフ電圧に変化する必要がある。しかし、同一工 程で製造されたＦＥＴでも動作特性、特にピンチオフ電圧にばらつきがあるのが 普通である。例えば、図１に示す減衰器の如く、ピンチオフ電圧の変動に敏感な 回路にあっては、ピンチオフ電圧の変化は、回路の伝達関数を変化し、歩留りや 反復再現性に悪影響を生じる。ピンチオフ電圧変動を補償して電圧変化減衰器の 歩留まりを改善する為に、３個のボンドパッドを有する抵抗分圧回路網が図１に 示す回路に含まれる。この抵抗分圧回路網は、減衰器の０−５Ｖ制御電圧入力を スケールする。回路内のＦＥＴのピンチオフ電圧を決定した後、抵抗分圧回路網 の３個のボンドパッドの１つに電気的接続する。最適ボンドパットは、減衰電圧 制御範囲（レンジ）を０から５Ｖにスケールすると、電圧入力範囲を０から減衰 回路内に使用されるピンチオフ電圧レンジに最も近く制御するボンドパッドであ る。抵抗分圧回路網を使用する為に、ピンチオフ電圧の測定、抵抗分圧回路網で 使用する最適ボンドパッドの決定及び減衰制御の為の０からピンチオフ電圧にス ケールされた制御電圧出力を得る為の最適ボンドパッドへのワイヤボンディング が必要になる。この作業は、時間を要し、高価となり且つエラーを伴いやすい。 これはまた、単に３つの変化が得られるのみであるので、粗く且つ不正確である 。従って、ピンチオフ電圧のばらつきを正しく補償でき、所用時間が少なく且つ 従来の解決策よりも高信頼性の装置が必要になる。更に、経時的にも且つ温度変 化に対しても極めて狭い性能範囲内に収まるパーツの製造能力も非常に要求され 、これによりパーツの再現性が得られる。ピンチオフ電圧は、デバイスによって は経時変化及び温度により変化することが知られている。ピンチオフ電圧の変動 叉はばらつきに敏感な回路にあっては、経時的且つ温度によるピンチオフ電圧の 変動を調節及び補償する回路も必要になる。 従って、本発明の目的は、制御電圧入力が０Ｖからピンチオフ電圧より高い電 圧に変化するとき、制御電圧出力が０Ｖからピンチオフ電圧へ変化する回路を提 供することである。 本発明の他の目的は、ピンチオフ電圧変動（ばらつき）を補償する為に電圧変 化減衰器の回路を同調する必要を排除することである。 本発明の別の目的は、ピンチオフ電圧変動に敏感な回路の再現性及び歩留まり を改善することである。 本発明の他の目的は、線形制御電圧入力に対して非線形制御電圧出力を得、制 御電圧出力がピンチオフ電圧値に近づくと電圧上昇差を少なくすることである。 本発明の別の目的は、電圧変化減衰器のスイッチチング（切換え）速度を改善 することである。 本発明の他の目的は、ピンチオフ電圧変動に敏感な回路の占有面積を小さくす ることである。 これらの目的及びその他の目的は、本発明が開示する回路により達成される。 即ち、この回路は、ゲート、ドレイン及びソースを有する制御ＦＥＴより成る電 流源である。ドレインは、制御電圧入力に接続される。ゲートは、ゲート抵抗素 子を介して基準電位源に接続され、ソース及びソース抵抗素子間に直列に接続さ れた定電圧降下素子を有することが改善点である。 本発明が開示する装置の効果は、ピンチオフ電圧の変動に敏感な回路が抵抗分 圧回路網の最適ボレドパッドの選択などにより手動でチューニングすることを必 要とせず、補償可能であるということである。他の効果は、減衰制御電圧が制御 電圧入力に線形変化によりピンチオフ電圧に近づくと、電圧差（変化）が少なく なることである。 次に、本発明の実施形態例を添付図を参照して説明する。 図１は、周知の線形電圧変化減衰器の図である。 図２は、本発明による電流源の回路図である。 図３は、本発明による制御電圧回路図である。 図４は、ピンチオフ電圧値が異なる２個のＦＥＴによる図３の回路の伝達関数 のグラフである。 図５は、本発明による電流源の他の実施形態例の回路図である。 図６は、図５の回路の伝達関数を示すグラフである。 図７は、本発明による電圧変化減衰器の回路図である。 図８は、典型的なピンチオフ電圧変動範囲をカバーする図７の電圧変化減衰器 の伝達関数を示すグラフである。 図９は、動作温度範囲をカバーする図７の電圧変化減衰器の伝達関数を示すグ ラフである。 図１０は、本発明による電圧変化減衰器の他の実施形態例の回路図である。 図11は、本発明による電圧変化減衰器の更に他の実施形態例の回路図である。 特に、図２を参照すると、本発明による電流源が図示されている。この電流源 は、ゲート２７、ソース２８及びドレイン２９を有する制御ＦＥＴ２６より成る 。ゲート２７は、好ましくは例えば５ＫΩのゲート抵抗３０を介してトラッキン グ電位２３に保持されている。ソース２８は、ソース抵抗素子３１と直列の定電 圧降下素子３２を介してトラッキング電位２３に接続される。図示するところか ら当業者は容易に理解できる如く、ソース抵抗３１と、ここではダイオードとし て示す定電圧降下素子３２が直列に接続され且つこれらの順序は不問である。好 適実施形態例では、定電圧降下素子３２は、直列接続された第１ダイオード３３ と第２ダイオード３４であり、ソース２８からトラッキング電位２３に順方向で ある。定電圧降下素子３２の変形例は、定電圧源、１個以上のダイオード及びツ ェナーダイオードを含む。任意の電圧降下値を使用可能であり、これは電圧制御 入力の全範囲で発生される所望電流範囲により決まる。ソース抵抗素子３１の好 適実施例では、１０ＫΩである 特に図３を参照すると、本発明による電圧源の回路図を示す。電圧源は、図２ に示した電流源の全ての素子より成る。電流源から得られる電流は、制御電圧抵 抗２４を流れる。この電圧源は、更にトラッキング電位２３と基準電位又は接地 ２５間に接続された制御電圧インピーダンス素子２４より成る。電流源からの電 流（Ｉｄｓ）は、制御電圧インピーダンス素子２４の両端に電圧降下を生じ、制 御電圧入力（ＶＣＴＲＬ-ＩＮ）２３に対する制御電圧出力（ＶＣＴＲＬ-ｏｕｔ ）２２の所望伝達関数を得る。制御電圧インピーダンス素子２４は、種々の形態 をとり得るが、好ましい形態は６５ＫΩの抵抗である。他の形態例は、制御電圧 出力２２を所望範囲（レンジ）にスケールする抵抗分圧回路網を含む。図４は、 典型値の範囲以上の大きさのピンチオフ電圧を有する２個のＦＥＴの図３の回路 の伝達関数を示す。 特に図５を参照すると、本発明による電流源の他の使用例を示す。この使用は 、補償された制御電圧出力が小さいピンチオフ電圧を有するデバイスの大きさよ り大きい最大値を有するとき好適である。図２に示す電流源が示され、ゲート２ ７、 ソース２８及びドレイン２９を有する制御ＦＥＴ２６を有する。ゲート２７は、 ソース抵抗30を介して接地25に接続される。ソース28は、ソース抵抗３１と直列 の定電圧降下素子３２を介して接地２５に接続される。更に、ゲート４２、ドレ イン４３及びソース４４を有するバイアス用ＦＥＴ４１が図示されている。ゲー ト４２とソース４４とは、夫々ゲート及びソース抵抗４５，４６を介して制御Ｆ ＥＴドレインバイアス点４０に接続されている。制御ＦＥＴドレインバイス点４ ０は、制御ＦＥＴ２６のドレイン２９をバイアスする。電流源は、更にスプリッ タアーム４７を具える。このスプリッタアーム４７は、更に５個の直列ダイオー ドとして示すレベルシフタ４８より構成されるが所望値の定電圧降下を生じる他 の任意形態であっても良い。レベルシフタ４８は、スプリッタ抵抗５０と直列で ある。ＶＣＴＲＬ-ｏｕｔ又はドレインバイアス点４０における電圧出力対制御 電圧入力２２又はＶＣＴＲＬ-ＩＮの伝達関数を図６に示す。この伝達関数が示 す如く、制御電圧入力が増加すると、制御ＦＥＴ２６を流れるドレイン電流も同 様に増加する。ドレイン電流が増加すると、制御ＦＥＴ２６のゲート２７からソ ース２８への電圧降下が、ピンチオフ電圧値に近づく。制御ＦＥＴがピンチオフ となると、それはインピーダンスを増加し、より多くの電流がスプリッタアーム ４７に向けられる。より大電流が流れると、このスプリッタ抵抗５０により大き な電圧降下を生じる。その結果、小さいピンチオフ電圧の制御ＦＥＴ２６デバイ スは、スプリッタアーム４７の両端であるＶＣＴＲＬ-ｏｕｔ又は制御ＦＥＴド レインバイアス点４０の電圧降下を一層大きくする。従って、その逆もまた真で ある。ピンチオフ電圧が大きい制御ＦＥＴ２６デバイスは、スプリッタアーム４ ７に生じる電圧降下が小さい。ＶＣＴＲＬ-ＯＵＴ電圧値は、レベルシフタ４８ を使用して特定レンジにシフトすることが可能である。レベルシフタ４８は、電 流レンジの全体にわたり一定電圧降下を生じ、５個の直列ダイオードを使用する と、約３Ｖのシフトとなる。他の定電圧値及びデバイス又は回路であってもよい 。 特に、図７を参照すると、本発明による補償回路網を有する線形電圧変化減衰 器を示す。この電圧変化減衰器は、ゲート２、ソース３及びドレイン４を有す る第１直列ＦＥＴ１を具える。この第１直列ＦＥＴの並列抵抗５が第１直列ＦＥ Ｔ１のソース３とドレイン４間に接続され、これは好適実施形態例では約250Ω である。この減衰器は、更にゲート７、ソース８及びドレイン９を有する第２直 列ＦＥＴ６を具える。第２直列ＦＥＴの並列抵抗10（好ましくは250Ω）が、第 ２直列ＦＥＴ６のソース８とドレイン９間に接続されている。これら第１及び第 ２直列ＦＥＴ１，６は、相互に共通接続点21に直列接続されている。この減衰器 は、更にゲート61，ソース62及びドレイン60を有する並列（シャント）ＦＥＴ11 を具える。この並列ＦＥＴ11のゲート61は、並列ＦＥＴゲート抵抗51を介して基 準電位25に接続される。並列ＦＥＴ11のソース６２は、キャパシタ１３を介して 基準電位源にＡＣ結合されている。この減衰器は、ピンチオフ電圧トラッキング 回路１７によりバイアスされている。ピンチオフ電圧トラッキング回路１７は、 ゲートが５ＫΩの抵抗を介して基準電位２５に接続され、ソースが１２５ＫΩの 抵抗を介して基準電位２５に接続されたレギュレータＦＥＴ１８より成る。５Ｖ の固定バイアス電圧がバイアスポート（Ｖｃｃ）１６に入力され、７ＫΩの抵抗 を介してレギュレータＦＥＴ１８に接続される。レギュレータＦＥＴ１８のソー スは、共通接地点２１に接続される。レギュレータ回路１７の効果は、共通接続 点２１をレギュレータＦＥＴ１８のピンチオフ電圧値に保持することである。こ の減衰器は、更に共通接続点２１と並列ＦＥＴのドレイン６０間に接続された第 １並列アイソレーション用キャパシタ１２を具える。無線周波数（ＲＦ）がＲＦ ｉｎポート１９において減衰器に入力される。減衰されたＲＦエネルギーはＲＦ ｏｕｔポート２０に現れる。ＲＦｉｎポート１９又はＲＦｏｕｔポート２０に現 れるＤＣ電圧は、夫々第１直流阻止キャパシタ３８及び第２直流阻止キャパシタ ３９により阻止される。 本発明による減衰器は、更に図３に示したのと類似する電圧制御回路を具える 。従って、図７に示す減衰器は、ゲート２７、ソース２８及びドレイン２９を有 する制御ＦＥＴ２６を含んでいる。この制御ＦＥＴ２６のゲート２７及びソース ２８は、夫々好ましくは５ＫΩの制御ＦＥＴゲート抵抗３０と、好ましくは１０ ＫΩの制御ＦＥＴソース抵抗３１とに接続される。定電圧降下素子３２が制御Ｆ Ｅ Ｔソース抵抗３１と直列接続されている。所定の減衰レベルは、制御電圧入力２ ２に適当な電圧レベルを印加することにより得られる。この減衰回路で使用され る制御電圧は、減衰制御電圧出力２３に現れる。減衰制御電圧出力２３は、並列 ＦＥＴ１１のドレインとソースに接続される。相互接続は、第１並列アイソレー ション抵抗１４と第２並列アイソレーション抵抗１５により行われ、これら両抵 抗は好ましくは５ＫΩである。また、この直列ＦＥＴは制御電圧入力２２により 制御される。電圧制御分圧回路３５が、制御電圧入力２２と直列ＦＥＴ１，６間 に接続される。更に、この電圧制御分圧回路３５は、好ましくは５７ＫΩの第１ 分圧抵抗３６と、好ましくは１３５ＫΩの第２分圧抵抗３７の直列回路を具える 。電圧制御分圧タップ点５５は、第１分圧抵抗３６を第２分圧抵抗３７と相互接 続する。電圧分圧タップ点５５は、第１直列ＦＥＴのゲート２と電圧分圧タップ 点５５との間に間挿された第１直列ＦＥＴ制御抵抗５６に接続される。同様に、 電圧分圧タップ点５５は、第２直列ＦＥＴ制御抵抗５７に接続される。第２直列 ＦＥＴ制御抵抗５７は、電圧分圧器タップ点５５と、第２直列ＦＥＴ６のゲート ７とを相互接続する。第１及び第２直列ＦＥＴ制御抵抗は共に好ましくは５ＫΩ である。これら直列ＦＥＴ１，６は２５０Ω並列抵抗５，１０と共にピンチオフ 電圧レギュレータを有するので、直列ＦＥＴを他のピンチオフトラッキング回路 で制御するのはそれ程重要ではない。 図１に示す電圧変化減衰器はピンチオフ電圧変動に敏感であることが判ってい る。更に、電圧制御レベルがピンチオフ電圧値に近づくと、この回路は制御電圧 の変化に一層敏感になることが判った。従って、ピンチオフ電圧値の感度を補償 する電圧制御回路の使用が提案されている。特に、減衰器の並列ＦＥＴ１１に電 圧レギュレーション機能を付与することが提案されている。好ましくは、同じ工 程で製造され物理的に隣接して配置されたＦＥＴは、類似するピンチオフ電圧特 性を有する。この既知の事実を用いて、例えばＦＥＴ１，６，１１の如き補償さ れる回路のＦＥＴとして同様のピンチオフ電圧を有する制御ＦＥＴ２６を用いて 補償回路を形成する。ピンチオフ電圧値の変化に対して電流又は電圧特性を変化 させるのが好ましい。図２に示す電流源は、次のように数学的に説明できる。 ここで、Ｖｇｓ＝制御ＦＥＴ２６のゲート２７-ソース２８電圧 Ｉｄｓ＝制御ＦＥＴ２６のドレイン電流 Ｒｓ＝制御ＦＥＴソース抵抗３１の抵抗値 Ｖｄｒｏｐ＝定電圧降下素子３２の電圧降下の大きさ ｇｍ＝ＦＥＴ２６の相互コンダクタンス Ｖｐｏ＝ＦＥＴ２６のピンチオフ電圧 そして、Ｖｇｓ＝−Ｉｄｓ＊Ｒｓ−Ｖｄｒｏｐ Ｉｄｓ＝ｇｍ＊（Ｖｇｓ−Ｖｐｏ） ここでＩｄｓを求めると、 Ｉｄｓ＝ｇｍ＊（−Ｉｄｓ＊Ｒｓ−Ｖｄｒｏｐ−Ｖｐｏ） Ｉｄｓ＊（１＋ｇｍ＊Ｒｓ）＝ｇｍ＊（−Ｖｄｒｏｐ−Ｖｐｏ） Ｉｄｓ＝ｇｍ＊（−Ｖｄｒｏｐ−Ｖｐｏ）／（１＋ｇｍ＊Ｒｓ） ｇｍ＊Ｒｓ＞＞１であると、 Ｉｄｓ＝ｇｍ＊（−Ｖｄｒｏｐ−Ｖｐｏ）／ｇｍ＊Ｒｓ Ｉｄｓ＝（−Ｖｄｒｏｐ−Ｖｐｏ）／Ｒｓ 当業者には理解される如く、純粋の抵抗分圧回路網で実現されるよりも、小さ い制御ＦＥＴソース抵抗３１を使用して一定制御電圧入力に基づき特定電流が得 られる。小さい抵抗値の抵抗を使用するのは、大抵抗値の抵抗よりも回路レイア ウト中で必要な物理的スペースが小さくて済むので有効である。また、純粋抵抗 分圧回路網よりもピンチオフ電圧の一定変化に対し電流又は制御電圧出力値に大 きな変化を生じるので、図２及び図３の回路が有効である。図３の回路において は、最大制御電圧出力２３は、ピンチオフ電圧値が増加するにつれて増加する。 制御電圧入力が直線的に増加すると、制御電圧出力２３も、制御ＦＥＴ２６のド レイン２９-ソース２８間の電圧がピンチオフ電圧値に近づくまで直線的に増加 する。制御電圧入力２２がピンチオフ電圧値に近づくと、回路の伝達関数は、制 御入力２２の電圧の一定線形変化の為の制御出力２３の電圧変化が小さい。電圧 制御出力２３がピンチオフ電圧値に近づくと、制御電圧入力２２の一定の線形変 化に対する制御電圧出力差は益々小さくなる。従って、制御電圧出力２３の伝達 関数は、制御電圧入力２２が線形に上昇するとき略非対称にピンチオフ電圧値に 近づくこととなる。異なるピンチオフ電圧値を有するＦＥＴでは、伝達関数が線 形応答から一層ゆっくりした増加応答に変化する点は、各制御ＦＥＴ２６のピン チオフ電圧に依存する異なる電圧値で生じる。この回路に使用する他のＦＥＴは 、一般に処理されたサブストレート上の物理的に近い位置にあるので、類似する ピンチオフ電圧値を有する。従って、ピンチオフ電圧変化に敏感な回路は、非線 形であり且つピンチオフ電圧値の関数である制御電圧であるのが有効である。電 圧変化減衰器にあっては、特に図４を参照すると、図３の電圧源の伝達関数は、 ピンチオフ電圧より十分低い電圧値でも線形である。減衰制御電圧２３が制御Ｆ ＥＴ２６及び同様に並列ＦＥＴ１１のピンチオフ値に近づくと、並列ＦＥＴ１１ 及び結果的には減衰回路は減衰制御電圧２３の変化に一層敏感になる。特に、ピ ンチオフ電圧値の５-１５％以内である並列ＦＥＴ１１のゲート・ソース間の一 定電圧差に対し、抵抗差は大きい。従って、減衰制御電圧２３がピンチオフ電圧 値の大きさの９０％内外であるとき、減衰制御電圧２３は制御電圧入口２２の電 圧変化より小さいことが好ましい。本発明の回路によると、並列ＦＥＴ１１のイ ンピーダンスを一層スムーズ且つ制御された変化として、この減衰回路が全体と してより線形応答をするようにする。 図８は、異なるピンチオフ電圧を有する多くのデバイスの制御電圧入力対減衰 特性を示すグラフである。図８のグラフは、典型的なピンチオフ電圧値のレンジ にわたり、図７の減衰回路の予測可能性が明瞭に示す。また、ピンチオフ電圧は 温度により変動することが知られている。図９は、１２５℃の温度範囲にわたる 図７の単一減衰器の制御電圧入力対減衰特性のグラフである。図９は、本発明の 減衰器の優れた再現性を示している。 図１０及び図１１は、本発明による制御回路の効果が得られる変形減衰回路を 示す。図１０は、図７の回路と類似するＴ型減衰回路であるが、各直列ＦＥＴ１ ，７に夫々並列抵抗５，１０を有するのに対し、両直列ＦＥＴ１，７をブリッジ する単一の並列抵抗５を有する点で相違する。図１１は、π形減衰回路の回路図 である。このπ型減衰回路では、単一の直列ＦＥＴ１と２個の並列ＦＥＴ１１， ５ ２を有し、夫々直列ＦＥＴ１のソース３とドレイン４をシャントする。この動作 は、図７に示す減衰器に関連し、減衰制御２３のランプ（電圧上昇）に対して、 直列及び並列ＦＥＴが反対の制御電圧入力減衰伝達関数レスポンスをする。従っ て、上述した減衰制御の為の本発明による電圧源の利点を有する。 本発明の他の効果は、上述した実施例の説明及び添付図並びに以下の請求範囲 及びその説明から明らかになろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ， ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．ゲート２７、ドレイン２９及びソース２８を有する制御ＦＥＴ２６を具え、 前記ドレイン２９が制御電圧入力２２に接続され、前記ゲート２７がゲート抵抗 素子３０を介して基準電位に接続され、前記ソース２８がソース抵抗素子３１を 介して基準電位に接続された電流源において、 前記ソース２８及び前記ソース抵抗素子３１と直列接続された定電圧降下素子 ３２を有することを特徴とする電流源。 ２．前記定電圧降下素子は、少なくとも１個のダイオードより成ることを特徴と する請求項１の電流源。 ３．前記定電圧降下素子は、少なくとも２個の直列ダイオードより成ることを特 徴とする請求項１の電流源。 ４．前記定電圧降下素子は、電圧源であることを特徴とする請求項１の電流源。 ５．前記定電圧降下素子は、ツェナーダイオードより成ることを特徴とする請求 項１の電流源。 ６．請求項１，２，３，４又は５の電流源を有し、更に前記ソース抵抗素子３１ に直列のインピーダンス素子２４を有することを特徴とする電圧源。 ７．前記定電圧降下素子は、少なくとも１個のダイオードであることを特徴とす る請求項６の電圧源。 ８．中間に共通点２１を有する第１及び第２直列ＦＥＴ１，６と前記共通点２１ 及び基準電位２５間には位置された並列ＦＥＴ１１と、減衰レベルを制御する制 御電圧源２２とを含む電圧変化減衰器において、 請求項６の減衰制御電圧を具えることを特徴とする電圧変化減衰器。 ９．ソース３、ゲート及びドレイン４を有する第１直列ＦＥＴ１と、ソース、ゲ ート及びドレインを有する第１並列ＦＥＴ１１と、ソース、ゲート及びドレイン を有する第２並列ＦＥＴ５２と、夫々ドレインインピーダンス素子を介して前記 第１及び第２並列ＦＥＴ１１，５２のドレインに接続された制御電圧２３とを含 み、前記制御電圧２３は夫々ソースインピーダンス素子を介して第１及び第２並 列ＦＥＴ１１，５２に接続された電圧変化減衰器において、 請求項６の減衰制御を具えることを特徴とする電圧変化減衰器。 １０．更に、前記制御電圧入力２２及び前記制御ＦＥＴドレイン２９間に接続さ れた抵抗素子４１，４５，４６と、前記制御ＦＥＴドレイン２９及び基準電位２ ５間に接続されたスプリッタアーム４７とを含むことを特徴とする請求項１の電 流源を具える電圧源。 １１．前記スプリッタアーム４７は、スプリッタ抵抗素子５０と直列のレベルシ フタ４８を具えることを特徴とする請求項１０の電圧源。 １２．前記レベルシフタ４８は、少なくとも１個のダイオードを具えることを特 徴とする請求項１１の電圧源。