JP2001356970A5 - - Google Patents

Claims (10)

1. データ記憶空間を冗長ユニット内にマッピングする方法であって、該データ記憶空間は第１のストライプ・セット（５０２）および第２のストライプ・セット（５０４）からなり、該第１のストライプ・セットにおけるそれぞれのストライプは少なくとも「Ｎ」個のブロックを有し、該第２のストライプ・セットにおけるそれぞれのストライプは「Ｎ」個未満のブロックを有しており、
   （ａ）データをミラー冗長機構に従って記憶する少なくとも１つの第１の冗長ユニット（７０４）を作成するステップであって、該第１の冗長ユニットが、前記第１のストライプ・セットからのブロックと第２のストライプ・セットからのブロックを含む、ステップと、を含む、
   データ記憶空間を冗長ユニット内にマッピングする方法。
2. 前記データ記憶空間はディスク・アレイによって提供される、請求項１に記載の方法。
3. さらに、
   （ｂ）データをパリティ冗長機構に従って記憶する少なくとも１つの第２の冗長ユニットを作成するステップであって、該第２の冗長ユニット（７０８）が、前記第１のストライプ・セットの第１のストライプにおけるすべてのブロックを含む、ステップと、を含む、請求項１または２に記載の方法。
4. 前記ミラー冗長機構はＲＡＩＤレベル１であり、前記パリティ冗長機構はＲＡＩＤレベル５である、請求項３に記載の方法。
5. 前記Ｎは３である、請求項１から４のいずれかに記載の方法。
6. （ａ）少なくとも「Ｎ」個のブロックをそれぞれのストライプが有する第１のストライプ・セット（５０２）、および「Ｎ」個未満のブロックをそれぞれのストライプが有する第２のストライプ・セット（５０４）を有する記憶空間を提供するディスク・アレイと、
   （ｂ）前記ディスク・アレイに接続されたコントローラであって、データをミラー冗長機構に従って記憶する少なくとも１つの第１の冗長ユニット（７０４）を作成することによって、前記記憶空間を冗長ユニットにマッピングするよう動作可能なコントローラと、を備えており、
   前記第１の冗長ユニットは、前記第１のストライプ・セットからのブロックと前記第２のストライプ・セットからのブロックとを含む、データ記憶システム。
7. 前記コントローラは、さらに、データをパリティ冗長機構に従って記憶する少なくとも１つの第２の冗長ユニット（７０８）を作成することによって前記記憶空間をマッピングするよう動作可能であり、
   前記第２の冗長ユニットは、前記第１のストライプ・セット（５０２）の第１のストライプにおけるすべてのブロックを含む、請求項６に記載のデータ記憶システム。
8. 前記ミラー冗長機構はＲＡＩＤレベル１であり、前記パリティ冗長機構はＲＡＩＤレベル５であり、Ｎは３である、請求項７に記載のデータ記憶システム。
9. 前記ミラー冗長機構はＲＡＩＤレベル１であり、前記パリティ冗長機構はＲＡＩＤレベル６であり、Ｎは５である、請求項７に記載のデータ記憶システム。
10. 前記ミラー冗長機構はトリプル・ミラーであり、前記パリティ冗長機構はＲＡＩＤレベル６であり、Ｎは４である、請求項７に記載のデータ記憶システム。