JP2001344988A - Method of test for connection system of semiconductor memory, device, and picture forming device - Google Patents
Method of test for connection system of semiconductor memory, device, and picture forming deviceInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、コネクタに装着し
た半導体メモリから記憶データを読み出す電気回路の、
コネクタまでの電気接続あるいは動作機能の正誤を検査
する方法及び装置、ならびに、検査装置を搭載した画像
形成装置に関する。The present invention relates to an electric circuit for reading stored data from a semiconductor memory mounted on a connector.
The present invention relates to a method and an apparatus for inspecting whether an electrical connection to a connector or an operation function is correct, and an image forming apparatus equipped with the inspection apparatus.
【0002】[0002]
【従来技術】特開平10−186006号公報は、従
来、RAMモジュール用コネクタを実装したプリント回
路板を組み立て後試験する場合は、RAMモジュールを
全て搭載した後、代表的な動作をさせ良否を判定するフ
ァンクションテストを行ってプリント回路板全体の試験
を行っているがこれは良否判定は容易なものの試験時間
が長くなり不良個所の特定が困難である、と従来の問題
を開示している。そして、これを改善するための、RA
Mモジュールを装着するコネクタとそれに接続したLS
Iを搭載するプリント回路板の、該コネクタに接続した
配線網の接続不良や短絡を試験する方法を提示してい
る。第1態様では、終端抵抗を搭載した抵抗モジュール
をRAMモジュールにかえてコネクタに装着し、プロー
ブをコネクタの端子に接触させて終端抵抗に通電し、こ
のときの印加電圧と通電電流値を測定して、電流/電圧
特性から、配線網の状態を推定する。第2態様では、試
験をするときにはコネクタにその各2端子間を接続する
折り返しカードを装着して各2端子間を短絡する。コネ
クタに接続されていてこの短絡によって相互に接続とな
る、複数のLSIの一方は、テスト信号を発生するテス
ト送信側バウンダリースキャン回路を、他方は、テスト
信号を受信して配線の正誤をチエックする受信側バウン
ダリースキャン回路を、それぞれ備えている。2. Description of the Related Art Japanese Unexamined Patent Publication No. Hei 10-186006 discloses a conventional method for assembling a printed circuit board on which a connector for a RAM module is mounted and testing the assembled circuit after mounting all the RAM modules and performing a typical operation to determine the quality. Although the entire printed circuit board is tested by performing a function test, it discloses a conventional problem that the pass / fail judgment is easy, but the test time is long and it is difficult to specify a defective portion. And RA to improve this
Connector for mounting M module and LS connected to it
A method for testing a printed circuit board mounting I for a connection failure or short circuit of a wiring network connected to the connector is presented. In the first mode, a resistor module having a terminating resistor is mounted on a connector in place of a RAM module, and a probe is brought into contact with a terminal of the connector to energize the terminating resistor. Then, the state of the wiring network is estimated from the current / voltage characteristics. In the second mode, when a test is performed, a folded card for connecting the two terminals of the connector is attached to the connector, and the two terminals are short-circuited. One of the plurality of LSIs connected to the connector and connected to each other by this short circuit is one of a boundary scan circuit on a test transmitting side that generates a test signal, and the other is a chip that receives a test signal and checks whether the wiring is correct or not. Receiving boundary scan circuits.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、測定器
あるいは、バウンダリースキャン回路を各LSIに装備
した回路板、の開発に膨大な費用がかかる。また、第1
態様ではプローブをコネクタの端子に接触させる作業が
接触点の導体あるいははんだを破損する虞があり、試験
時間も長くなる。However, the development of a measuring instrument or a circuit board equipped with a boundary scan circuit in each LSI requires enormous costs. Also, the first
In the embodiment, the operation of bringing the probe into contact with the terminal of the connector may damage the conductor or the solder at the contact point, and the test time is also increased.
【0004】本発明は、メモリモジュールを装着するコ
ネクタとそれに接続した電気回路の、コネクタまでの電
気接続あるいは動作機能の正誤の検査を、簡易に実現す
ることを第1の目的とする。そのための付加要素は低減
すること及び簡略化することを第2及び第3の目的と
し、該検査のためのオペレータの作業は簡単にすること
を第4の目的とし、そのようにした検査装置を装備する
画像形成装置を提供することを第5の目的とする。SUMMARY OF THE INVENTION It is a first object of the present invention to easily realize an electrical connection between a connector to which a memory module is mounted and an electrical circuit connected to the connector, or a correct / incorrect operation function. The second and third objects are to reduce and simplify the additional elements for that purpose, and the fourth object is to simplify the operation of the operator for the inspection. A fifth object is to provide an image forming apparatus to be equipped.
【0005】[0005]
【課題を解決するための手段】(1)半導体メモリ(MM
1,MM2)を装着するためのコネクタ(44,45),該コネクタ
に装着した半導体メモリにアクセスするための、該コネ
クタに接続されたデータライン(RD),アドレスライン(B
A,RA)および制御ライン(RAS,CAS,・・・)ならびにメモリア
クセス手段(40,43)、を含む半導体メモリ接続系統(40〜
42)の、該コネクタ(44,45)に半導体メモリ(MM1,MM2)を
装着するとき該メモリの端子が接触するコネクタ側端子
群の中の、アドレスライン(BA,RA)が接続したものと制
御ライン(RAS,CAS,・・・)が接続したものの少なくとも一
方を含む第1組と、データライン(RD)が接続したものを
含む第2組とを、電気的に接続し、前記メモリアクセス
手段(40,43)によって、第1組の端子に接続したライン
(BA,RA/BA,RA,RAS,CAS,・・・)に信号を与えて、第2組の
端子に接続したライン(RD)の信号を読む、ことを特徴と
する、半導体メモリ接続系統の検査方法。Means for Solving the Problems (1) Semiconductor memory (MM)
1, MM2), a data line (RD) connected to the connector, and an address line (B) for accessing the semiconductor memory mounted on the connector.
A, RA) and control lines (RAS, CAS, ...) and memory access means (40, 43).
42), when the semiconductor memory (MM1, MM2) is attached to the connector (44, 45), the address line (BA, RA) in the connector side terminal group that contacts the terminal of the memory is connected. Electrically connecting a first set including at least one of those connected to control lines (RAS, CAS,...) And a second set including one connected to a data line (RD); A line connected to the first set of terminals by means (40, 43)
(BA, RA / BA, RA, RAS, CAS,...) To read a signal of a line (RD) connected to a second set of terminals, and read a signal of a line (RD) connected to the second set of terminals. Inspection method.
【0006】なお、理解を容易にするために括弧内に
は、図面に示し後述する実施例の対応要素の符号または
対応事項を参考までに付記した。以下も同様である。[0006] To facilitate understanding, reference numerals or corresponding items of corresponding elements in the embodiment shown in the drawings and described later are added for reference in parentheses. The same applies to the following.
【0007】この検査方法は、半導体メモリ装置の場合
は、それへのアクセスのためのアドレスデータライン(B
A,RA)及び制御ライン(RAS,CAS,・・・)と、読み出しデータ
ライン(RD)があって、これらがコネクタ(44,45)に接続
されている点、ならびに、メモリアクセス手段(40,43)
がアドレスデータおよび制御信号をコネクタ(メモリ装
置)に送出して、コネクタ経由でメモリデータを得る点
に着目して、メモリアクセス手段(40,43)によって、メ
モリリードアクセスと同様に検査信号を送出して、メモ
リデータの読取りと同様にコネクタで折り返した検査信
号を読むものである。In the case of a semiconductor memory device, this inspection method uses an address data line (B) for accessing the semiconductor memory device.
A, RA) and control lines (RAS, CAS, ...) and read data lines (RD), which are connected to the connectors (44, 45), and the memory access means (40 , 43)
Pays attention to the point that the address data and the control signal are transmitted to the connector (memory device) and the memory data is obtained via the connector, and the memory access means (40, 43) transmits the inspection signal in the same manner as the memory read access. Then, similarly to the reading of the memory data, the inspection signal returned by the connector is read.
【0008】したがって、半導体メモリを装着するコネ
クタ(44,45)とそれに接続した電気回路(40,43)の、コネ
クタまでの電気接続あるいは動作機能の正誤の検査を、
簡易に実現することができる。そのための付加要素は、
主たるハードウェアでは例えば、コネクタの第1組と第
2組の端子を短絡接続するためのループバック検査ボー
ド(34tb/34tbV)を追加するだけで良い。Therefore, for the connectors (44, 45) for mounting the semiconductor memory and the electrical circuits (40, 43) connected to the connectors, the electrical connection to the connectors or the inspection for correctness of the operation function is performed.
It can be easily realized. Additional elements for that are:
In the main hardware, for example, it is only necessary to add a loopback inspection board (34tb / 34tbV) for short-circuiting the terminals of the first and second sets of connectors.
【0009】[0009]
【発明の実施の形態】(2)コネクタ側端子群の中の前
記第1組および第2組の端子に接触する、ボード側第1
組および第2組の端子(Ccr/CcrV)と、該ボード側第1組
の端子とボード側第2組の端子とを電気的に接続する手
段(Pcr/PcrV)とを含み、前記コネクタ(44,45)に着脱し
うる検査ボード(34tb/34tbV)、を前記コネクタ(44,45)
に装着することにより、コネクタ側第1組および第2組
の端子間を電気的に接続する。DESCRIPTION OF THE PREFERRED EMBODIMENTS (2) A first board-side terminal that contacts the first and second sets of terminals in a connector-side terminal group.
The connector (Ccr / CcrV) and a means (Pcr / PcrV) for electrically connecting the board-side first set of terminals and the board-side second set of terminals to the connector (Ccr / CcrV). Inspection board (34tb / 34tbV) that can be attached to and detached from 44, 45), the connector (44, 45)
To electrically connect the first and second sets of terminals on the connector side.
【0010】これによれば、半導体メモリの代わりにル
ープバックしている検査ボード(34tb/34tbV)をコネクタ
(44,45)に差し込み、メモリアクセス手段(40,43)からの
メモリ読出しアクセスで回路接続の良否を判定でき、容
易に不良個所の特定ができる。検査ボード(34tb/34tbV)
はループバック配線のみのボードであるので、電源ON
中にコネクタに抜き差ししても破壊の可能性はなく、安
価である。According to this, a test board (34tb / 34tbV) looping back is connected to the connector instead of the semiconductor memory.
(44, 45), and the quality of the circuit connection can be determined by the memory read access from the memory access means (40, 43), and the defective portion can be easily specified. Inspection board (34tb / 34tbV)
Is a board with only loopback wiring, so power on
It is inexpensive because there is no possibility of destruction even if the connector is inserted and removed inside.
【0011】(3)半導体メモリ(MM1,MM2)を装着する
ためのコネクタ(44,45),該コネクタに装着した半導体
メモリにアクセスするための、該コネクタに接続された
データライン(RD),アドレスライン(BA,RA)および制御
ライン(RAS,CAS,・・・),前記半導体メモリ(MM1,MM2)の読
み出しを指示するCPU(51)、及び、該CPUの読み出
し指示に対応して前記アドレスライン(BA,RA)および制
御ライン(RAS,CAS,・・・)にデータ及び制御信号を与える
アクセス手段(40,43)、を含む半導体メモリ接続系統(5
1,40,42)において、前記コネクタ(44,45)に半導体メモ
リ(MM1,MM2)を装着するとき該メモリの端子が接触する
コネクタ側端子群の中の、アドレスライン(BA,RA)が接
続したものと制御ライン(RAS,CAS,・・・)が接続したもの
の少なくとも一方を含む第1組およびデータライン(RD)
が接続したものを含む第2組のそれぞれに接触する、ボ
ード側第1組および第2組の端子(Ccr)と、該ボード側
第1組の端子とボード側第2組の端子とを電気的に接続
する手段(Pcr)とを含み、前記コネクタ(44,45)に着脱し
うる検査ボード(34tb);前記アクセス手段(40,43)に接
続テストを指示する、前記CPU(51);及び、前記半導
体メモリ(MM1,MM2)の読み出しデータをラッチするため
のレジスタを含み、前記接続テストの指示に応答して、
前記第1組の端子に接続したラインに信号を与えて、第
2組の端子に接続したラインの信号をレジスタにラッチ
し、前記CPU(51)に読み出し情報として返す、前記ア
クセス手段(40,43);を備える半導体メモリ接続系統の
検査装置。(3) Connectors (44, 45) for mounting the semiconductor memories (MM1, MM2), data lines (RD) connected to the connectors for accessing the semiconductor memories mounted on the connectors, An address line (BA, RA) and a control line (RAS, CAS,...), A CPU (51) for instructing reading of the semiconductor memory (MM1, MM2), and A semiconductor memory connection system (5) including access means (40, 43) for providing data and control signals to address lines (BA, RA) and control lines (RAS, CAS, ...).
1, 40, 42), when the semiconductor memory (MM1, MM2) is mounted on the connector (44, 45), the address lines (BA, RA) in the connector-side terminal group with which the terminals of the memory contact are connected. A first set including at least one of a connected one and a connected control line (RAS, CAS,...) And a data line (RD)
The first and second sets of terminals (Ccr) on the board, which are in contact with the second set including the ones connected, are electrically connected to the first and second sets of terminals on the board. A test board (34tb) including a means for physically connecting (Pcr) and detachable from the connectors (44, 45); the CPU (51) for instructing the access means (40, 43) to perform a connection test; And, including a register for latching the read data of the semiconductor memory (MM1, MM2), in response to the instruction of the connection test,
The access means (40, 40), wherein a signal is supplied to a line connected to the first set of terminals, a signal of the line connected to the second set of terminals is latched in a register, and returned as read information to the CPU (51). 43) An inspection device for a semiconductor memory connection system comprising:
【0012】CPU(51)は、半導体メモリ(MM1,MM2)の
読み出しの時のやり取りと同様にして、アクセス手段(4
0,43)に接続テストを指示して、読み出し情報として、
ループバック検査信号を得る。CPU(51)はこれが接続
テストに定められた参照情報と合致するかチェックして
コネクタまでの電気接続あるいは動作機能の正誤を判定
することができる。The CPU (51) performs access to the access means (4) in the same manner as in the exchange when reading the semiconductor memories (MM1, MM2).
(0,43) to instruct a connection test, and as read information,
Obtain a loopback test signal. The CPU (51) can check whether or not this matches the reference information specified in the connection test, and can determine whether the electrical connection to the connector or the operation function is correct.
【0013】(4)半導体メモリ(MM1,MM2)を装着する
ためのコネクタ(44,45),該コネクタに装着した半導体
メモリにアクセスするための、該コネクタに接続された
データライン(RD),アドレスライン(BA,RA)および制御
ライン(RAS,CAS,・・・),前記半導体メモリの読み出しを
指示するCPU(51)、及び、該CPU(51)の読み出し指
示に対応して前記アドレスライン(BA,RA)および制御ラ
イン(RAS,CAS,・・・)にデータ及び制御信号を与えるアク
セス手段(40,43)、を含む半導体メモリ接続系統(51,40,
42)において、前記コネクタ(44,45)に半導体メモリ(MM
1,MM2)を装着するとき該メモリの端子が接触するコネク
タ側端子群の中の、アドレスライン(BA,RA)が接続した
第1組およびデータライン(RD)が接続した第2組のそれ
ぞれに接触する、ボード側第1組および第2組の端子(C
crV)と、該ボード側第1組の端子とボード側第2組の端
子とを電気的に接続する手段(PcrV)とを含み、前記コネ
クタに着脱しうる検査ボード(34tbV);前記アクセス手
段(40,43)に接続テストを指示する、前記CPU(51);
及び、前記半導体メモリ(MM1,MM2)の読み出しデータを
ラッチするためのレジスタを含み、前記接続テストの指
示に応答して、前記第1組の端子に接続したアドレスラ
イン(BA,RA)に信号を与えてこの信号を、前記レジスタ
への読み出しデータのラッチが完了するまで保持し、レ
ジスタにラッチしたデータを前記CPU(51)に読み出し
情報として返す、前記アクセス手段(40,43);を備える
半導体メモリ接続系統の検査装置。(4) Connectors (44, 45) for mounting the semiconductor memories (MM1, MM2), and data lines (RD) connected to the connectors for accessing the semiconductor memories mounted on the connectors. An address line (BA, RA) and a control line (RAS, CAS,...), A CPU (51) for instructing reading of the semiconductor memory, and the address line in response to a read instruction of the CPU (51). (BA, RA) and access means (40, 43) for providing data and control signals to control lines (RAS, CAS, ...), and a semiconductor memory connection system (51, 40,
42), the semiconductor memory (MM) is connected to the connectors (44, 45).
1, MM2), the first set connected to the address lines (BA, RA) and the second set connected to the data lines (RD) in the connector side terminal group with which the terminals of the memory contact. , The first and second sets of terminals (C
crV) and means (PcrV) for electrically connecting the first set of terminals on the board side and the second set of terminals on the board side, and a test board (34tbV) detachable from the connector; The CPU (51) instructing a connection test to (40, 43);
And a register for latching read data of the semiconductor memory (MM1, MM2). In response to the connection test instruction, a signal is supplied to an address line (BA, RA) connected to the first set of terminals. The access means (40, 43) for holding the signal until the latch of the read data to the register is completed and returning the data latched to the register to the CPU (51) as read information. Inspection device for semiconductor memory connection system.
【0014】CPU(51)は、半導体メモリ(MM1,MM2)の
読み出しの時のやり取りと同様にして、アクセス手段(4
0,43)に接続テストを指示して、読み出し情報として、
ループバック検査信号を得る。CPU(51)はこれが接続
テストに定められた参照情報と合致するかチェックして
コネクタまでの電気接続あるいは動作機能の正誤を判定
することができる。検査信号はアドレスライン(BA,RA)
のみに出力するので、アクセス手段(40,43)は実際に半
導体メモリからデータを読み出す場合と同一の制御信号
に基づいて該場合と同じタイミングでデータラインのデ
ータを読み取ればよく、CPU(51)およびアクセス手段
(40,43)の、接続テストのための機能付加が少なくて済
む。[0014] The CPU (51) performs access to the access means (4) in the same manner as in the exchange when reading out the semiconductor memories (MM1, MM2).
(0,43) to instruct a connection test, and as read information,
Obtain a loopback test signal. The CPU (51) can check whether or not this matches the reference information specified in the connection test, and can determine whether the electrical connection to the connector or the operation function is correct. Inspection signal is address line (BA, RA)
Since only the data is output to the access means (40, 43), the access means (40, 43) may read the data on the data line at the same timing based on the same control signal as when actually reading the data from the semiconductor memory, and the CPU (51) And access means
(40, 43) Adds less functions for connection test.
【0015】(5)前記CPU(51)は、前記アクセス手
段(40,43)が返してくる読み出し情報が、前記接続テス
トに定められた第1組の端子と与えた信号の組合せに対
応付けられた参照情報と違背すると、警報情報を発生す
る(T3,TV3)、上記(3)または(4)の検査装置。この
警報情報によって、半導体メモリ接続系統の接続または
動作の異常ありが分かる。(5) The CPU (51) associates the read information returned by the access means (40, 43) with a combination of a first set of terminals and a given signal determined in the connection test. The inspection device according to (3) or (4), which generates alarm information when the reference information is violated (T3, TV3). The alarm information indicates that there is an abnormality in the connection or operation of the semiconductor memory connection system.
【0016】(6)プリンタ(PTR),画像データを出力
画像データに変換して該プリンタに与える画像処理装置
(70),ホスト(Pca)が与える印刷データを画像データに
展開して前記画像処理装置(70)に与えるシステムコント
ローラ(30)、及び、半導体メモリ(MM1,MM2)および上記
(3),(4)又は(5)の検査装置(51,40,42)を含み
前記プリンタ他(PTR,70,30)の装置間の接続を制御する
メインコントローラ(50)、を備える画像形成装置。(6) A printer (PTR), an image processing apparatus for converting image data into output image data and providing the output image data to the printer
(70), a system controller (30) that expands print data provided by the host (Pca) into image data and provides the image data to the image processing device (70), and semiconductor memories (MM1, MM2) and the above (3), ( An image forming apparatus comprising: a main controller (50) that includes the inspection device (51, 40, 42) of (4) or (5) and controls connection between the printer and other devices (PTR, 70, 30).
【0017】これによれば、システムコントローラ(30)
に内蔵する半導体メモリ(MM1,MM2)を装着するコネクタ
までの電気接続あるいは動作機能の正誤の検査を、簡易
に実現することができ、そのための付加要素は少なくか
つ簡略であり、該検査のためのオペレータの作業が簡単
になる。According to this, the system controller (30)
Inspection of electrical connection up to the connector for mounting the semiconductor memory (MM1, MM2) built into the device or the correctness of the operation function can be easily realized, and additional elements for it are few and simple. Operator's work is simplified.
【0018】(7)シンクロナスDRAMモジュール(M
M1,MM2)を記憶手段としてCPU(51)をその読み書きコ
ントローラとし、アクセス手段(40,43)を介して読み書
きするメモリシステム(51,40,42)において、CPU(51)
からのレジスタアクセスによりアクセス手段(40,43)
が、メモリ制御線(RAS,CAS,・・・)が出力ポートとなるモ
ードに移行することを特徴とする。(7) Synchronous DRAM module (M
M1, MM2) as storage means and the CPU (51) as its read / write controller, and in the memory system (51, 40, 42) for reading and writing via the access means (40, 43), the CPU (51)
Access means by register access from (40,43)
However, the mode shifts to a mode in which the memory control lines (RAS, CAS,...) Become output ports.
【0019】これによれば、CPU(51)からのメモリ読
出しアクセスのみでコネクタ(44,45)までの接続あるい
は動作機能の良否を判定でき、また、各制御信号(RAS,C
AS,・・・)及び、RAMアドレス(BA,RA)をHigh(高レ
ベルH)/Low(低レベルL)操作しメモリ読出しを
行えば、不良個所の特定が容易である。According to this, it is possible to determine the connection to the connectors (44, 45) or the quality of the operation function only by the memory read access from the CPU (51), and to determine whether each control signal (RAS, C
AS,...) And the RAM address (BA, RA) are operated at High (high level H) / Low (low level L) to perform memory reading, so that a defective portion can be easily specified.
【0020】(8)シンクロナスDRAMモジュール(M
M1,MM2)を記憶手段としてCPU(51)をその読み書きコ
ントローラとし、アクセス手段(40,43)を介して読み書
きするメモリシステム(51,40,42)において、CPU(51)
からのレジスタアクセスにより、メモリアドレス線(BA,
RA)が出力ポートとなるモードに移行することを特徴と
する。(8) Synchronous DRAM module (M
M1, MM2) as storage means and the CPU (51) as its read / write controller, and in the memory system (51, 40, 42) for reading and writing via the access means (40, 43), the CPU (51)
The memory address lines (BA,
RA) is shifted to a mode in which it becomes an output port.
【0021】これによれば、CPU(51)からのメモリ読
出しアクセスのみでコネクタ(44,45)までの接続あるい
は動作機能の良否を判定でき、また、RAMアドレス(B
A,RA)データビットのそれぞれをHigh(高レベルH)
/Low(低レベルL)操作しメモリ読出しを行えば、
不良個所の特定が容易である。According to this, the connection to the connectors (44, 45) or the quality of the operation function can be determined only by the memory read access from the CPU (51), and the RAM address (B
A, RA) Each data bit is High (high level H)
/ Low (low level L) operation and memory reading,
It is easy to identify defective parts.
【0022】(9)シンクロナスDRAMモジュール(M
M1,MM2)を記憶手段としてCPU(51)をその読み書きコ
ントローラとし、アクセス手段(40,43)を介して読み書
きするメモリシステム(51,40,42)において、CPU(51)
からのレジスタアクセスにより、メモリへ供給するCL
K線が出力ポートとなるモードに移行することを特徴と
する。これによれば、CPU(51)からのメモリ読出しア
クセスのみでコネクタ(44,45)までの接続あるいは動作
機能の良否を判定できる。(9) Synchronous DRAM module (M
M1, MM2) as storage means and the CPU (51) as its read / write controller, and in the memory system (51, 40, 42) for reading and writing via the access means (40, 43), the CPU (51)
Supplied to memory by register access from
A transition is made to a mode in which the K line becomes an output port. According to this, the connection to the connectors (44, 45) or the quality of the operation function can be determined only by the memory read access from the CPU (51).
【0023】(10)シンクロナスDRAMモジュール
(MM1,MM2)を記憶手段としてCPU(51)をその読み書き
コントローラとし、アクセス手段(40,43)を介して読み
書きするメモリシステム(51,40,42)において、CPU(5
1)からのレジスタアクセスにより、シリアル/パラレル
制御線(SDA,SCL)が出力ポートとなるモードに移行する
ことを特徴とする。これによれば、CPU(51)からのメ
モリ読出しアクセスのみでコネクタ(44,45)までの接続
あるいは動作機能の良否を判定できる。(10) Synchronous DRAM module
(MM1, MM2) as storage means and the CPU (51) as its read / write controller, and in the memory system (51, 40, 42) for reading and writing via the access means (40, 43), the CPU (5
According to the register access from 1), the mode shifts to a mode in which the serial / parallel control lines (SDA, SCL) become output ports. According to this, the connection to the connectors (44, 45) or the quality of the operation function can be determined only by the memory read access from the CPU (51).
【0024】(11)上記(7)〜(10)のシステム
で、接続テストモードへの移行時は、CPU(51)からレ
ジスタアクセスにより、アクセス手段(40,43)のメモリ
制御線出力をHigh/Lowに設定可能であることを
特徴とする。(11) In the system of (7) to (10) above, when shifting to the connection test mode, the output of the memory control line of the access means (40, 43) is high by register access from the CPU (51). / Low can be set.
【0025】(12)上記(7)〜(11)のシステム
で、接続テストモードへの移行時はアクセス手段(40,4
3)は、CPU(51)からのモード切替アクセス,出力ポー
トレジスタアクセス及びメモリ読出しアクセスのみ受け
付けることを特徴とするメモリ制御装置。(12) In the system of (7) to (11), the access means (40, 4)
3) A memory control device characterized by accepting only mode switching access, output port register access and memory read access from the CPU (51).
【0026】(13)上記(7)〜(12)のシステム
で、RAMモジュール用コネクタ(44,45)にメモリ制御
線やアドレス線をデータバスへループバックした検査ボ
ード(34tb/34tbV)を挿入することを特徴とする。(13) In the system of (7) to (12) above, an inspection board (34tb / 34tbV) having a memory control line and an address line looped back to the data bus is inserted into the RAM module connectors (44, 45). It is characterized by doing.
【0027】これによれば、RAMモジュール(MM1,MM
2)の代わりにループバックしている検査ボード(34tb/34
tbV)を差し込み、CPU(51)からのメモリ読出しアクセ
スで良否を判定でき、容易に不良個所の特定ができる。
検査ボード(34tb/34tbV)は配線のみのボードであるの
で、電源ON中に抜き差ししても破壊の可能性はなく、
安価である。According to this, the RAM modules (MM1, MM
Inspection board (34tb / 34)
tbV), the quality can be determined by memory read access from the CPU (51), and the defective portion can be easily specified.
The inspection board (34tb / 34tbV) is a board with only wiring, so there is no possibility of destruction even if it is removed and inserted while the power is on.
It is cheap.
【0028】(14)上記(7)〜(13)のシステム
で、CPU(51)からのメモリ読出しアクセスにより、ア
クセス手段(40,43)にてメモリデータバスのデータをラ
ッチし、これをCPU(51)へ読み出し値として返すこと
を特徴とする。(14) In the system of (7) to (13) above, the data of the memory data bus is latched by the access means (40, 43) by the memory read access from the CPU (51), and this is latched by the CPU. It is characterized in that it is returned as a read value to (51).
【0029】(15)シンクロナスDRAMモジュール
(MM1,MM2)を記憶手段としてCPU(51)をその読み書き
コントローラとし、アクセス手段(40,43)を介して読み
書きするメモリシステム(51,40,42)において、CPU(5
1)からのメモリ読出しアクセスによりアクセス手段(40,
43)が、データをラッチするタイミングまでアドレスを
保持することを特徴とする。(15) Synchronous DRAM module
(MM1, MM2) as storage means and the CPU (51) as its read / write controller, and in the memory system (51, 40, 42) for reading and writing via the access means (40, 43), the CPU (5
Access means (40, 40) by memory read access from (1)
43) is characterized in that the address is held until the data is latched.
【0030】(16)上記(15)において、RAMモ
ジュール用コネクタ(44,45)に、アドレス線(BA,RA)をデ
ータバス(RD)へループバックした検査ボード(34tb/34tb
V)、を挿入することを特徴とする。(16) In the above (15), the test board (34tb / 34tb) in which the address lines (BA, RA) are looped back to the data bus (RD) to the RAM module connectors (44, 45).
V) is inserted.
【0031】(17)上記(15)又は(16)におい
て、CPU(51)からのメモリ読出しアクセスにより、ア
クセス手段(40,43)にてメモリデータバスをラッチし、
これをCPU(51)へ読み出し値として返すことを特徴と
する。(17) In the above (15) or (16), the memory data bus is latched by the access means (40, 43) by the memory read access from the CPU (51),
This is returned to the CPU (51) as a read value.
【0032】本発明の他の目的および特徴は、図面を参
照した以下の実施例の説明より明らかになろう。Other objects and features of the present invention will become apparent from the following description of embodiments with reference to the drawings.
【0033】[0033]
【実施例】−第1実施例− 図1の(a)に、本発明の一実施例の概要を示す。そこ
に示すものは、カラープリンタPTRに画像スキャナ6
2,ADF63,ソータ11及びその他図2に示す画像
処理関連装置を組付けた画像形成装置であり、パ−ソナ
ルコンピュ−タ(以下PCと表現)等のホストPCa,
PCb,PCcから、LAN又はパラレルI/Fを通じ
て、画像情報である印刷デ−タが与えられるとそれをプ
リントアウト(画像出力)できるシステム構成である。
加えて、図1に示す画像形成装置は複合機能があるデジ
タルカラー複写機であり、それ自身で、原稿のコピ−を
生成することもできる。該複写機は、構内交換器PBX
を介して公衆電話網に接続され、公衆電話網を介して、
遠隔のファクシミリと交信することができる。Embodiment 1 First Embodiment FIG. 1A shows an outline of an embodiment of the present invention. Shown there is an image scanner 6 on the color printer PTR.
2, an ADF 63, a sorter 11, and other image processing-related devices shown in FIG. 2, and a host PCa such as a personal computer (hereinafter referred to as a PC).
When print data as image information is provided from PCb or PCc via a LAN or a parallel I / F, the system can be printed out (image output).
In addition, the image forming apparatus shown in FIG. 1 is a digital color copying machine having a composite function, and can itself generate a copy of a document. The copier is a private branch exchange PBX.
Is connected to the public telephone network through the public telephone network,
Can communicate with remote facsimile.
【0034】図1の(b)に、図1の(a)に示すデジ
タルカラー複写機の一部をなすプリンタPTRの機構概
要を示す。この実施例のプリンタPTRは、電子写真方
式のレ−ザ走査型のカラ−プリンタであり、プリンタ機
構,給紙装置(バンク),両面給紙装置,及び後処理装
置(ソータ)11によって構成されている。プリンタ機
構PTRのレ−ザ走査器3には、Bk(黒),Y(イエ
ロ−),M(マゼンタ),C(シアン)の各色の成分に
分解された画像データが、各色単位で与えられる。各色
単位が1画像形成単位である。FIG. 1B shows an outline of the mechanism of a printer PTR forming a part of the digital color copying machine shown in FIG. The printer PTR of this embodiment is a laser scanning type color printer of an electrophotographic system, and includes a printer mechanism, a paper feeding device (bank), a double-sided paper feeding device, and a post-processing device (sorter) 11. ing. To the laser scanner 3 of the printer mechanism PTR, image data decomposed into each color component of Bk (black), Y (yellow), M (magenta) and C (cyan) is given in units of each color. . Each color unit is one image forming unit.
【0035】単色記録のときには、上記4色の内の一色
の画像デ−タがレ−ザ走査器3に与えられる。感光体1
は定速度で回転駆動され、メインチャ−ジャ2にて荷電
され帯電位はクエンチングランプQLで適正電位に調整
される。そして帯電面に、レ−ザ走査器3が画像デ−タ
で変調したレ−ザを走査投射する。これにより、画像デ
−タに対応する静電潜像が感光体1に形成される。この
静電潜像が、回転位置決め方式の現像装置4の、画像形
成指定色(例えばBk)に対応する色の現像トナ−を有
する現像器(Bk)にて現像されて顕像すなわちトナ−
像となる。トナ−像は、転写チャ−ジャ5にて転写ベル
ト6に転写され、そして、転写分離チャ−ジャ8にて、
レジストロ−ラ7で送り込まれる転写紙に転写され、ト
ナ−像を担持する転写紙は、搬送ベルト9で定着器10
に送り込まれる。定着器10は加熱,加圧により転写紙
上のトナ−像を転写紙に固定する。定着を終えた転写紙
は、ソ−タ11に排出される。トナ−像の転写を終えた
感光体面はクリ−ニング装置12でクリ−ニングされ
る。転写ベルト6の転写を終えた面はクリ−ニングブレ
−ド13で拭われる。14は、Pセンサと呼ばれる、感
光体面上のトナ−濃度を検出する反射型の光センサ、1
5は転写ベルト6の基準位置を示すマ−クを検出する反
射型の光センサ、16は定着ロ−ラの温度を検出する温
度センサである。At the time of monochrome recording, image data of one of the above four colors is supplied to the laser scanner 3. Photoconductor 1
Is driven to rotate at a constant speed, charged by the main charger 2 and the charged potential is adjusted to an appropriate potential by the quenching lamp QL. Then, the laser scanner 3 scans and projects the laser modulated by the image data on the charged surface. Thus, an electrostatic latent image corresponding to the image data is formed on the photoconductor 1. This electrostatic latent image is developed by a developing device (Bk) having a developing toner of a color corresponding to a designated color for image formation (for example, Bk) of a developing device 4 of a rotary positioning system, and a visible image, that is, a toner
It becomes an image. The toner image is transferred to the transfer belt 6 by the transfer charger 5, and is transferred by the transfer separation charger 8.
The transfer paper, which is transferred to the transfer paper fed by the registration roller 7 and carries the toner image, is fixed by the transport belt 9 to the fixing device 10.
Sent to. The fixing device 10 fixes the toner image on the transfer paper to the transfer paper by heating and pressing. After the fixing, the transfer paper is discharged to a sorter 11. The photoreceptor surface on which the transfer of the toner image has been completed is cleaned by the cleaning device 12. The surface of the transfer belt 6 where the transfer has been completed is wiped with a cleaning blade 13. Reference numeral 14 denotes a reflection type optical sensor called a P sensor for detecting the toner density on the photoreceptor surface.
Reference numeral 5 denotes a reflection type optical sensor for detecting a mark indicating the reference position of the transfer belt 6, and reference numeral 16 denotes a temperature sensor for detecting the temperature of the fixing roller.
【0036】2色以上のカラ−重ね記録(最も代表的な
ものはフルカラ−記録)のときには、上述の、感光体1
上へのトナ−像の形成と転写ベルト6への転写が、各色
分繰返えされて転写ベルト6上において各色トナ−像が
重ねて転写され、所要色分の重ね転写を終えてから、転
写紙に転写される。In the case of color overprinting of two or more colors (the most typical one is full color printing), the above-described photosensitive member 1 is used.
The formation of the toner image thereon and the transfer to the transfer belt 6 are repeated for each color, and the toner images of each color are transferred on the transfer belt 6 in a superimposed manner. Transferred to transfer paper.
【0037】図2に、図1に示す画像形成装置の電気シ
ステムの概要を示す。メインコントローラ50には、プ
リンタコントローラ30の他に、オペレータに対する表
示とオペレータからの機能設定入力制御を行う操作部5
8、スキャナ62および原稿自動送り装置(ADF)6
3、原稿画像を内部または外部の画像メモリに書き込む
制御および画像メモリからの作像を行う制御等を行う画
像処理ユニット(IPU)70、ならびに、プリンタP
TRの制御部90他が接続されている。各装置とメイン
コントローラ50は、必要に応じて機械の状態,動作指
令のやりとりを行なう。FIG. 2 shows an outline of an electric system of the image forming apparatus shown in FIG. The main controller 50 includes, in addition to the printer controller 30, an operation unit 5 that performs display for an operator and input control of function setting from the operator.
8, scanner 62 and automatic document feeder (ADF) 6
3. an image processing unit (IPU) 70 for performing control for writing a document image to an internal or external image memory and controlling image formation from the image memory, and a printer P
The control unit 90 and the like of the TR are connected. Each device and the main controller 50 exchange machine status and operation commands as needed.
【0038】パラレルおよびシリアルデータバス,アド
レスバスならびに制御信号バスの全体でなる共通バスP
bに、プリンタコントローラ30,メインコントローラ
50およびバス制御61が接続され、しかも、追加接
続、除去可能に、IPU70,プリンタ90(PTR)
およびフアクシミリユニット(FCU)110が、それ
ぞれコネクタを介して共通バスPbに接続されている。
これらIPU70以下の画像処理または出力装置と同様
又は同等な装置あるいは画像メモリを更に、共通バスP
bに接続されている空きのコネクタに、付加接続するこ
とも可能である。バスPbの、各装置を接続するポート
(コネクタ)には、個別にIDが付与され、どの装置を
バスPbに接続するか(バスを介しての装置間の接続)
は、メインコントローラ50が、バス制御61を介して
コントロールする。A common bus P consisting of parallel and serial data buses, address buses and control signal buses
b, the printer controller 30, the main controller 50, and the bus control 61 are connected, and the IPU 70 and the printer 90 (PTR) can be additionally connected and removed.
And a facsimile unit (FCU) 110 are connected to the common bus Pb via connectors.
A device or image memory similar to or equivalent to the image processing or output device of the IPU 70 or lower is further provided with a common bus P.
It is also possible to additionally connect to an empty connector connected to b. An ID is individually assigned to a port (connector) of the bus Pb for connecting each device, and which device is connected to the bus Pb (connection between devices via the bus)
Are controlled by the main controller 50 via the bus control 61.
【0039】プリンタコントローラ30は、外部(ホス
トPCa〜PCc)からの画像情報である印刷データ及
びプリント指示するコマンドを解析し、印刷データを出
力画像データとして印刷できる状態にビットマップ展開
し、印刷モードをコマンドから解析し動作を決定してい
る。その印刷データ及びコマンドをLAN及びパラレル
I/Fを通じて受信し動作するために、LANコントロ
ール21とパラレルコントロール22がある。また、こ
れらならびにプリンタコントーラ30を介して、機内で
保持又は生成する、印刷データ,原稿読取りデータ,こ
れらを出力用に処理した出力画像データ、および、それ
らを圧縮した圧縮データ、をホストPCa〜PCcに転
送することができる。The printer controller 30 analyzes print data, which is image information from the outside (host PCa-PCc), and a command for instructing printing, develops the bitmap into a state in which the print data can be printed as output image data, Is analyzed from the command to determine the operation. A LAN control 21 and a parallel control 22 are provided to receive and operate the print data and the command through the LAN and the parallel I / F. The host PCa-PCc stores print data, document read data, output image data obtained by processing these for output, and compressed data, which are held or generated in the apparatus via the printer controller 30, and compressed data thereof. Can be forwarded to
【0040】原稿スキャナ62は、原稿の表面に対する
ランプ照射の反射光をミラー及びレンズにより受光素子
に集光する。受光素子(本実施例ではCCD)は、スキ
ャナ62内のセンサー・ボード・ユニット(以下単にS
BUと称す)にあり、CCDに於いて電気信号に変換さ
れた画像信号は、SBU上でデジタル信号すなわち読取
った画像デ−タに変換された後、メインコントローラ5
0のI/Oポート(57:図3)及び共通バスPbを介
して、SBUから、画像処理装置(IPU)70に出力
される。スキャナ62に装着された自動原稿供給装置A
DFは、スキャナ62に対して原稿を給,排する。The document scanner 62 condenses the reflected light of the lamp irradiation on the surface of the document on a light receiving element by a mirror and a lens. The light receiving element (CCD in the present embodiment) is a sensor board unit (hereinafter simply referred to as S
The image signal converted to an electric signal in the CCD is converted to a digital signal, that is, read image data on the SBU, and then converted to a main controller 5.
The data is output from the SBU to the image processing apparatus (IPU) 70 via the I / O port 0 (57: FIG. 3) and the common bus Pb. Automatic Document Feeder A Mounted on Scanner 62
The DF supplies and discharges a document to and from the scanner 62.
【0041】メインコントローラ50がバス制御61を
用いて、プリンタコントローラ30あるいはスキャナ6
2から、共通バスPbを介した、各装置70,90,1
10への印刷データ,原稿読取りデータあるいはこれら
を出力用に処理した出力画像データ、もしくは、それら
を圧縮した圧縮データの転送に関するバス接続制御、逆
に、各装置70,90,110から、共通バスPbを介
した、プリンタコントローラ30への同上データの転送
に関するバス接続制御、および、該各装置70,90,
110間のデータ転送に関するバス接続制御、を行う。The main controller 50 uses the bus controller 61 to control the printer controller 30 or the scanner 6.
2, each device 70, 90, 1 via the common bus Pb
Bus connection control relating to the transfer of print data, document read data to the printer 10 or output image data obtained by processing these data, or compressed data obtained by compressing them, and conversely, the common bus is transmitted from each device 70, 90, 110. Bus connection control relating to the transfer of the same data to the printer controller 30 via the Pb, and the respective devices 70, 90,
Bus connection control relating to data transfer between 110 is performed.
【0042】画像データの流れに於いて、メインコント
ローラ50の、共通バスPbでのバス制御61により、
デジタル複写機の複合機能を実現する。複合機能の1つ
であるFAX送信機能は、スキャナ62の読取り画像デ
ータをIPU70にて画像処理を実施し、共通バスPb
を経由してFAX制御ユニットFCU110へ転送す
る。各ジョブ、例えばコピー機能,FAX送受信機能お
よびプリンタ出力機能において、スキャナ62,IPU
70,プリンタ90及びFCU110への共通バスPb
使用権の割り振りを、システムコントローラ31および
メインコントローラ50が、バス制御61を介して制御
する。In the flow of the image data, the bus control 61 of the main controller 50 on the common bus Pb causes
Realizes the composite function of digital copier. The FAX transmission function, which is one of the composite functions, performs image processing on image data read by the scanner 62 by the IPU 70, and executes the common bus Pb
Via the FAX control unit FCU110. In each job, for example, a copy function, a facsimile transmission / reception function, and a printer output function,
70, printer 90 and common bus Pb to FCU 110
The allocation of the usage right is controlled by the system controller 31 and the main controller 50 via the bus control 61.
【0043】操作部58には、液晶タッチパネル,テン
キー,クリア/ストップキー,スタートキー,モードク
リアキー,初期設定キ−およびテスト印刷キー等各種キ
ーがあり、液晶タッチパネル59には、機能キー60な
らびに部数及び画像形成装置の状態を示すメッセージが
表示される。テスト印刷キーは、設定されている印刷部
数に関わらずに1部だけを印刷し、印刷結果を確認する
ためのキーである。また、「複写」機能,「スキャナ」
機能,「プリント」機能,「ファクシミリ」機能,「蓄
積」機能,「編集」機能およびその他の機能の選択用お
よび実行中を表わす表示がある。初期設定キ−が操作さ
れると、各種初期値を設定するための「初期値設定」機
能ならびに「ID設定」機能,「使用実績の出力」機能
および「接続テスト」機能、の選択メニューが表示され
る。The operation unit 58 includes various keys such as a liquid crystal touch panel, a numeric keypad, a clear / stop key, a start key, a mode clear key, an initial setting key, and a test print key. A message indicating the number of copies and the state of the image forming apparatus is displayed. The test print key is a key for printing only one copy regardless of the set number of prints and confirming a print result. In addition, "copy" function, "scanner"
There is a display for selecting a function, a “print” function, a “facsimile” function, a “storage” function, an “edit” function, and other functions and indicating that the function is being executed. When the initial setting key is operated, a menu for selecting an "initial value setting" function for setting various initial values, an "ID setting" function, a "use record output" function and a "connection test" function is displayed. Is done.
【0044】「コピー」機能は、原稿スキャナ62で読
みとった画像を、プリンタ90(PTR)で転写紙に指
定された動作で複写する機能である。The "copy" function is a function of copying an image read by the document scanner 62 on the transfer paper by the printer 90 (PTR) by an operation designated.
【0045】「スキャナ」機能は、操作部58又はホス
トPCa〜PCcからの指示に応じて、原稿スキャナ6
2で原稿の画像を読み取ってホストPCcのディスプレ
イに表示し、もしくは、読みとった画像データを、プリ
ンタコントローラ30を介してホストPCa〜PCcに
転送する機能である。The "scanner" function operates in response to an instruction from the operation unit 58 or the host PCa-PCc.
The function is to read the image of the original in step 2 and display it on the display of the host PCc, or to transfer the read image data to the host PCa to PCc via the printer controller 30.
【0046】「プリント」機能は、LAN及びパラレル
I/F等で接続されたホストPCa〜PCcが与えるデ
−タを、ホスト又は操作部58の指示に対応して、プリ
ンタ90(PTR)で画像出力(プリント出力)する機
能である。The "print" function is a function of transmitting data provided by the host PCa to PCc connected via a LAN and a parallel I / F to the printer 90 (PTR) in accordance with an instruction from the host or the operation unit 58. This is a function to output (print out).
【0047】「ファクシミリ」機能は、原稿の画像をス
キャナ62で読んでFCU110に画像データを転送す
る機能である。また、LAN及びパラレルI/F等で接
続されたホストPCa〜PCcが与えるデ−タを、ホス
トの指示に対応して、FCU110に転送する機能も含
まれる。The “facsimile” function is a function of reading an image of a document by the scanner 62 and transferring the image data to the FCU 110. Also, a function of transferring data provided by the hosts PCa to PCc connected to the LAN and the parallel I / F or the like to the FCU 110 in accordance with an instruction from the host is included.
【0048】「蓄積」機能は、現行ジョブ実行中(例え
ば装置が「複写」又は「プリント」機能での画像形成動
作中)に、他ジョブの、スキャナ62で読みとった画像
やホストPCa〜PCcからの画像データを、プリンタ
コントローラ30内のメモリに蓄積し、先行ジョブの遂
行完了後にプリント出力する機能である。The "accumulate" function is executed during the execution of the current job (for example, when the apparatus is performing an image forming operation using the "copy" or "print" function) from an image read by the scanner 62 of another job or from the host PCa-PCc. Is stored in the memory in the printer controller 30 and printed out after the execution of the preceding job is completed.
【0049】「編集」機能は、プリンタコントローラ3
0の印刷データ,原稿読取りデータ又はこれらを出力用
に処理した出力画像データ、をホストPCcのディスプ
レイに表示して、文章編集および又はイメージ編集をし
て、必要(入力コマンド)に応じて、出力処理「プリン
ト」または「ファクシミリ」を行う機能である。The "edit" function is provided by the printer controller 3
0 print data, document read data, or output image data obtained by processing these for output, is displayed on the display of the host PCc, and text and / or image editing is performed, and output is performed as necessary (input command). This function performs the processing “print” or “facsimile”.
【0050】「接続テスト」機能は、メインコントロー
ラ50内の、CPU51(図3)から、半導体メモリ装
置であるSDRAM42のブロックの中のコネクタ4
4,45(図4)までの回路接続と回路要素機能の適
(正常)/否(異常)を自動検査する機能である。The “connection test” function is performed by the CPU 51 (FIG. 3) in the main controller 50 by the connector 4 in the block of the SDRAM 42 which is a semiconductor memory device.
This is a function for automatically inspecting whether circuit connection and circuit element functions up to 4, 45 (FIG. 4) are appropriate (normal) or not (abnormal).
【0051】図3にはメインコントローラ50の構成を
示す。メインコントローラ50は、画像データの流れを
制御し、システムコントローラ31はシステム全体を制
御し、各リソースの起動を管理する。このデジタル複合
機能複写機の機能選択は、I/Oポート57に接続され
た操作ボ−ド58またはホストPCa〜PCcにて選択
入力し、コピー機能,FAX機能,プリントアウト機能
の選択と処理内容を設定する。I/Oポート57に、ス
キャナ62およびADF63が接続されている。I/O
ポート57は、共通バスPbに接続されている。FIG. 3 shows the configuration of the main controller 50. The main controller 50 controls the flow of image data, and the system controller 31 controls the entire system and manages activation of each resource. Function selection of the digital multifunction copier is performed by selecting and inputting the data through the operation board 58 connected to the I / O port 57 or the host PCa-PCc, and selecting the copy function, the FAX function, and the printout function and the processing contents. Set. The scanner 62 and the ADF 63 are connected to the I / O port 57. I / O
The port 57 is connected to the common bus Pb.
【0052】メインコントローラ50は、プログラムや
データを格納するROM54,RAM56,フォントデ
−タやプログラムを外部から供給するICカ−ド52,
操作部58(パネル装置59〜60)からのモ−ド指示
の内容,設定内容,画像出力装置の使用管理用の情報な
らびに画像出力装置の使用実績およびその他の、長期間
の保存が望まれる設定情報および管理情報を記憶してお
く不揮発性記憶装置であるNVRAM53、および、R
OM54およびICカ−ド52のプログラム,操作部3
0からのモ−ド指示およびプリンタコントローラ30
(ホストPCa〜PCc)からのコマンドに応じて、コ
ントロ−ラ50全体およびバス制御61を制御し、入力
装置30,62ならびに出力装置70,90,110、
の装置間のバス接続を制御するCPU51、ならびに、
ASIC(Application Specific IC)40を含む。The main controller 50 includes a ROM 54 and a RAM 56 for storing programs and data, an IC card 52 for externally supplying font data and programs,
The contents of the mode instruction from the operation unit 58 (panel devices 59 to 60), the contents of the settings, the information for managing the use of the image output device, the results of use of the image output device, and other settings for which long-term storage is desired NVRAM 53 which is a non-volatile storage device for storing information and management information;
OM 54 and IC card 52 program, operation unit 3
Mode instruction from 0 and printer controller 30
The controller 50 controls the entire controller 50 and the bus controller 61 in response to commands from the host PCa to PCc, and controls the input devices 30, 62 and the output devices 70, 90, 110,
A CPU 51 for controlling a bus connection between the devices, and
An ASIC (Application Specific IC) 40 is included.
【0053】ASIC40は、CPU I/F(インタ
ーフェース)機能,バス制御機能およびアクセス信号制
御機能等を持ち、CPU51の要求(コマンド)をデコ
ード(解読)して、各デバイスに該コマンドを実行する
ための制御信号を与える。The ASIC 40 has a CPU I / F (interface) function, a bus control function, an access signal control function, and the like, and decodes (decodes) a request (command) from the CPU 51 and executes the command on each device. Control signal.
【0054】図4に、CPU51からSDRAM42に
至る部分を摘出して示す。SDRAM42の中のRAM
モジュールコネクタ44および45に、SDRAMモジ
ュールMM1およびMM2が、それぞれ装着されてい
る。ASIC40は、送出(書込み)データ及び受信
(読出し)データを一時保持(ラッチ)するためのリー
ド/ライトレジスタおよびCPUのコマンドを、あて先
制御信号(指示信号)に変換するデコーダデータへのレ
ジスタの割り当てを定めるデータレジスタ及びバッファ
アンプ等がある。ASIC40は、CPU51のコマン
ドをデコードして、それがSDRAM42を指定するも
のであると、メモリI/F ASIC43に、コマンド
の内容(通常モード/接続テストモードのモード切換
え,リードアクセス,ライトアクセス,出力ポートレジ
スタアクセス)を与える。FIG. 4 shows a portion from the CPU 51 to the SDRAM 42. RAM in SDRAM 42
SDRAM modules MM1 and MM2 are mounted on the module connectors 44 and 45, respectively. The ASIC 40 allocates registers to read / write registers for temporarily holding (latch) transmission (write) data and reception (read) data and decoder data for converting CPU commands into destination control signals (instruction signals). , A data register, a buffer amplifier, and the like. The ASIC 40 decodes the command of the CPU 51 and, if the command specifies the SDRAM 42, stores the contents of the command (normal mode / connection test mode switching, read access, write access, output) in the memory I / F ASIC 43. Port register access).
【0055】メモリI/F 43もASICであり、S
DRAMへの書込みデータ及び読出しデータを一時保持
(ラッチ)するためのリード/ライトレジスタ,CPU
のコマンドをメモリアクセス制御信号にデコードするデ
コーダ,SDRAMをリード/ライトする制御信号を発
生するシーケンサ,接続テスト信号を出力するためのシ
リアルイン/パラレルアウトのシフトレジスタ形式のテ
スト信号レジスタ,SDRAMモジュールを装着するコ
ネクタ44,45に、シーケンサの制御信号と、テスト
信号レジスタの接続テスト信号を選択的に出力するマル
チプレクサ(切り替えスイッチ)、および、モード切換
え信号をラッチして、それに対応してマルチプレクサを
切り替えて、通常モードのときにはコネクタ44,45
にシーケンサの制御信号を与え、接続テストモードのと
きにはテスト信号レジスタの信号を与える出力信号コン
トローラ、ならびに、データへのレジスタの割り当てを
定めるデータレジスタ及びバッファアンプ等がある。The memory I / F 43 is also an ASIC.
Read / write register for temporarily holding (latch) write data and read data to DRAM, CPU
, A decoder that decodes the command into a memory access control signal, a sequencer that generates a control signal for reading / writing SDRAM, a serial-in / parallel-out shift-register-type test signal register for outputting a connection test signal, and an SDRAM module. A multiplexer (selection switch) for selectively outputting a control signal of the sequencer and a connection test signal of the test signal register to the attached connectors 44 and 45, and a mode switching signal are latched, and the multiplexer is switched correspondingly. In the normal mode, the connectors 44 and 45
, A control signal of a sequencer, a signal in a connection test mode, and an output signal controller for supplying a signal of a test signal register, and a data register and a buffer amplifier for allocating a register to data.
【0056】この実施例では、ASIC40がCPU5
1のコマンドに対応して、図3に示すICカード52,
NVRAM53,プログラムROM54,フォントRO
M55,SDRAM42およびI/Oポート57の内、
コマンドが指定するものに対するデバイスへのアクセス
を制御し、SDRAM42内のメモリI/F ASIC
43が、SDRAMモジュールMM1およびMM2に対
するアクセスを制御する。In this embodiment, the ASIC 40 has the CPU 5
1, the IC card 52 shown in FIG.
NVRAM 53, program ROM 54, font RO
M55, SDRAM 42 and I / O port 57
Controls access to the device for what the command specifies, and provides a memory I / F ASIC in SDRAM 42
43 controls access to SDRAM modules MM1 and MM2.
【0057】図4に示すメモリI/F ASIC43の
ブロックに示す、RD[63:0]は64ビット(本)
のリード/ライト データラインであり、BA,RA,
RAS,CAS,WE,DQM,CLKE,CS,CL
K,SDAおよびSCLが、メモリ制御線(ライン)で
ある。これらのメモリ制御線(ライン)の中の、BAは
2ビットのバンクアドレスライン(メモリアドレス
線)、RAは2ビットのカラムアドレスライン(メモリ
アドレス線)、RAS(1ビット),CAS(1ビッ
ト),WE(1ビット),DQM(8ビット),CS
(2ビット)はそれぞれ制御信号ライン、CLKは1ビ
ットのクロックパルスライン(CLK線)、SDAはシ
リアル/パラレル制御(指定信号)ライン(シリアル/
パラレル ドライブ制御線)、SCLは1ビットのシリ
アル同期クロックパルスラインである。RD [63: 0] shown in the block of the memory I / F ASIC 43 shown in FIG.
Read / write data lines, BA, RA,
RAS, CAS, WE, DQM, CLKE, CS, CL
K, SDA and SCL are memory control lines (lines). Among these memory control lines (lines), BA is a 2-bit bank address line (memory address line), RA is a 2-bit column address line (memory address line), RAS (1 bit), and CAS (1 bit). ), WE (1 bit), DQM (8 bits), CS
(2 bits) are control signal lines, CLK is a 1-bit clock pulse line (CLK line), and SDA is a serial / parallel control (designation signal) line (serial /
SCL is a 1-bit serial synchronous clock pulse line.
【0058】それぞれのRAMモジュールコネクタ4
4,45は、図4のごとく、制御に必要な信号であるR
A,BA,CS,DQM,RAS,CAS,WE,CL
KE,SCL,SDA,CLKを伝送するラインとデー
タバスRDのラインに接続されている。Each RAM module connector 4
4, 45 are signals required for control as shown in FIG.
A, BA, CS, DQM, RAS, CAS, WE, CL
It is connected to a line for transmitting KE, SCL, SDA, CLK and a line of the data bus RD.
【0059】図5の(a)に、RAMモジュール用コネ
クタ44,45を実装したプリント回路板を組み立て後
の、接続テストに用いるループバック検査ボード34t
bのループバック接続を、平面展開して模式的に示し、
(b)にはループバック仕様を表形式で示す。検査ボー
ド34tbは、コネクタ44,45にSDRAMモジュ
ールMM1,MM2を装着するときその端子が接触する
コネクタ側端子群の中の、アドレスラインBA,RAが
接続したものと制御ラインCS,DQM,RAS,CA
S,WE,CLKE,SCL,SDA,CLK)が接続
した第1組およびデータラインRDが接続した第2組の
それぞれに接触する、ボード側第1組および第2組の端
子Ccrと、該ボード側第1組の端子とボード側第2組
の端子とを電気的に接続するプリント導体Pcrを有
し、SDRAMモジュールと同様にコネクタ44,45
に着脱しうる。なお、図5の(a)には、例えばアドレ
スラインRA[12:0]にコネクタ接続となる13個
のコネクタ側端子と、データラインRD[12:0]に
コネクタ接続となる13個のコネクタ側端子とを、一本
のプリント導体で接続しているかに示しているが、実際
には、13本のプリント導体で各端子間を接続してい
る。2以上を一群として示す他のラインBA,CSおよ
びDQMに関しても、同様である。FIG. 5A shows a loopback inspection board 34t used for a connection test after assembling a printed circuit board on which the RAM module connectors 44 and 45 are mounted.
b schematically shows the loopback connection in a plane development,
(B) shows the loopback specification in a table format. When the SDRAM modules MM1 and MM2 are mounted on the connectors 44 and 45, the inspection board 34tb is connected to the address lines BA and RA and the control lines CS, DQM, RAS, CA
S, WE, CLKE, SCL, SDA, CLK) connected to the first set and the second set connected to the data line RD, and the first and second sets of terminals Ccr on the board side, and the board And a printed conductor Pcr for electrically connecting the first set of terminals on the board side and the second set of terminals on the board side, and connectors 44 and 45 similar to the SDRAM module.
Can be attached to and detached from. FIG. 5A shows, for example, 13 connector-side terminals connected to the address line RA [12: 0] and 13 connectors connected to the data line RD [12: 0]. Although it is shown whether the side terminals are connected by one printed conductor, each terminal is actually connected by 13 printed conductors. The same applies to the other lines BA, CS, and DQM that show two or more as a group.
【0060】コネクタ44,45からSDRAMモジュ
ールMM1,MM2を外し、そしてコネクタ44,45
の一方に検査ボード34tbを装着して、例えばアドレ
スラインRA(13本)のすべてのラインに、メモリI
/F ASIC43から信号Hを与えると、メモリI/
F ASIC43からコネクタ44,45までの回路接
続および検査ボード34tbの配線が正常であると、ル
ープバック先のデータラインRD[12:0]のすべて
のラインにHが現われる。断線があるといずれかのライ
ンにはHが現われない。アドレスラインRA[12:
0]の中の一本たとえばRA[0]のみにHを与える
と、配線が正常であると、ループバック先のデータライ
ンRD[12:0]の中のRA[0]のみにHが現われ
る。Hが現われないと断線異常と判定できる。RD[1
2:0]の中の他のラインにもHが現われると短絡異常
と判定できる。その他のアドレス,制御信号ラインと、
読出しデータラインの接続の良否も同様に検査できる。The SDRAM modules MM1 and MM2 are removed from the connectors 44 and 45, and the connectors 44 and 45 are removed.
The inspection board 34tb is mounted on one of the address lines RA. For example, the memory I
When the signal H is supplied from the / F ASIC 43, the memory I /
If the circuit connection from the FASIC 43 to the connectors 44 and 45 and the wiring of the inspection board 34tb are normal, H appears on all the loop-back destination data lines RD [12: 0]. If there is a disconnection, H does not appear on any of the lines. Address line RA [12:
If H is applied to only one of the data lines RD [12: 0], for example, RA [0], H appears only in RA [0] in the loop-back destination data line RD [12: 0]. . If H does not appear, it can be determined that the disconnection is abnormal. RD [1
2: 0], it can be determined that a short circuit has occurred when H also appears on the other lines. Other address and control signal lines,
The quality of the connection of the read data line can be similarly checked.
【0061】図4に示すメモリアクセスシステムの場合
は、CPU51が、ASIC40,43を介してSDR
AMモジュールMM1,MM2にアクセスするので、コ
ネクタ44,45からSDRAMモジュールMM1,M
M2を取り外して、コネクタの一方に検査ボード34t
bを装着し、CPU51によって、RA[12:0]の
全部あるいは一部をHとするアドレス指定でCPU51
が、SDRAMをCPU51用のレジスタとして用いる
レジスタモードのリードアクセスすることにより、ルー
プバック先の信号をリードデータRD[12:0],R
D[44:32]として読込み、これのH信号分布(読
取りデータの内容)を送出アドレスRA[12:0]の
H信号分布(指定アドレスデータの内容)と比較するこ
とによって、CPU51が、上述の接続の良否を判定で
きる。このような「接続テスト」を行うプログラムが、
プログラムROM54に格納されており、CPU51
は、このプログラムを実行する「接続テスト」機能を有
する。In the case of the memory access system shown in FIG. 4, the CPU 51 controls the SDR via the ASICs 40 and 43.
Since the AM modules MM1 and MM2 are accessed, the SDRAM modules MM1 and M
M2 is removed and the inspection board 34t is attached to one of the connectors.
b, and the CPU 51 specifies the address to set all or a part of RA [12: 0] to H.
Performs read access in the register mode using the SDRAM as a register for the CPU 51, so that the signal at the loopback destination is read data RD [12: 0], R
The data is read as D [44:32], and the H signal distribution (contents of the read data) is compared with the H signal distribution (contents of the designated address data) of the transmission address RA [12: 0]. Is good or bad. A program that performs such a “connection test”
Stored in the program ROM 54, the CPU 51
Has a "connection test" function to execute this program.
【0062】図6の(a)に、この「接続テスト」機能
を実現するオペレータの作業を示し、図6の(b)にC
PU51の「接続テスト」機能を示す。オペレータは、
コネクタ44,45からSDRAMモジュールMM1,
MM2をはずし、そして、コネクタ44,45の一方例
えば44に検査ボード34tbを装着する(ステップO
pr1)。そして、操作部58の初期設定キ−を操作し
て、「接続テスト」機能の選択メニューを液晶ディスプ
レイ59に表示して、「接続テスト」を指定する(ステ
ップOpr2)。そしてスタートキーを押す。すなわち
実行指示を入力する(Opr3)。FIG. 6A shows the operation of the operator for realizing the "connection test" function, and FIG.
5 shows the “connection test” function of the PU 51. The operator
SDRAM modules MM1,
MM2 is removed, and the inspection board 34tb is attached to one of the connectors 44 and 45, for example, 44 (step O).
pr1). Then, by operating the initial setting key of the operation unit 58, a selection menu of the "connection test" function is displayed on the liquid crystal display 59, and "connection test" is designated (step Opr2). Then press the start key. That is, an execution instruction is input (Opr3).
【0063】図6の(b)を参照する。「接続テスト」
の指定に続いてスタートキーが押されるとCPU51
は、「接続テスト」プログラムをROM54から読み出
して、それに従って、先ず「テスト0」(T1)を実行
する。ここでは、CPU51がASIC40を介してメ
モリI/F ASIC43に、接続テストモードへのモ
ード切り替え,出力ポートレジスタアクセスおよび接続
テスト信号(テスト0では、テスト信号レジスタのクリ
ア指示)を与える。Referring to FIG. 6B. "Connection test"
When the start key is pressed following the designation of
Reads the "connection test" program from the ROM 54, and first executes "test 0" (T1) accordingly. Here, the CPU 51 gives the memory I / F ASIC 43 via the ASIC 40 the mode switching to the connection test mode, the access to the output port register, and the connection test signal (in the test 0, the test signal register clear instruction).
【0064】メモリI/F ASIC43は、その内部
の、テスト信号レジスタをクリアし、マルチプレクサ
を、テスト信号レジスタのパラレル出力を、アドレス及
び制御信号RA,BA,CS,DQM,RAS,CAS
WE,CLKE,SCL,SDA,CLKに代えてコネ
クタ44,45に出力するテスト信号出力に切換える。
この状態が接続テストモードであり、このモードに入る
とメモリI/F ASIC43は、CPU51からのモ
ード切換えアクセス,出力ポートレジスタアクセス及び
メモリ読み出しアクセスのみ受け付ける。The memory I / F ASIC 43 clears the test signal register therein, and provides a multiplexer, a parallel output of the test signal register, and address and control signals RA, BA, CS, DQM, RAS, CAS.
The test signal is output to the connectors 44 and 45 instead of WE, CLKE, SCL, SDA and CLK.
This state is the connection test mode, and when this mode is entered, the memory I / F ASIC 43 accepts only mode switching access, output port register access and memory read access from the CPU 51.
【0065】メモリI/F ASIC43は、上述のよ
うにテスト信号出力に切換えると、この状態を維持しつ
つ、データラインRD[63:0]のデータをリードレ
ジスタにラッチする。すなわち、コネクタ44,45へ
のアドレスデータ及び制御信号を全てLにして、このL
が検査ボード34tbからループバックしてデータライ
ンRD[63:0]がLになるに十分な時間後に、デー
タラインRD[63:0]のデータをリードレジスタに
ラッチする。そしてラッチデータをASIC40に転送
し、ASIC40がそれをCPU51に転送する。When switching to the test signal output as described above, the memory I / F ASIC 43 latches the data of the data line RD [63: 0] in the read register while maintaining this state. That is, the address data and control signals to the connectors 44 and 45 are all set to L, and this L
Latches the data of the data line RD [63: 0] into the read register after a time sufficient for the data line RD [63: 0] to be looped back from the test board 34tb to become L. Then, the latch data is transferred to the ASIC 40, and the ASIC 40 transfers the data to the CPU 51.
【0066】CPU51はこのようにして得たすなわち
リードした、RD[63:0]のデータの、各ビットの
信号レベルを反転して、「テスト0」に割り当てられて
いる全ビットがHの参照情報RD0[63:0]と、対
応ビットの論理積によって照合する。各ビットの論理積
が全てHであると、これはRD[63:0]の全てがL
で、CPU51からコネクタ44に装着した検査ボード
34tbまでの回路接続が一応正常であることを意味す
る。仮に、論理積がLのビットがあると、CPU51
は、そのビットNO.とリーク(短絡)異常を示す情報
を液晶ディスプレイ59に表示する(T3)。The CPU 51 inverts the signal level of each bit of the RD [63: 0] data obtained in this manner, ie, the read data, so that all bits assigned to “test 0” are referred to as “H”. The information RD0 [63: 0] is collated with the corresponding bit by logical AND. If the AND of each bit is all H, this means that all of RD [63: 0] are L
Means that the circuit connection from the CPU 51 to the inspection board 34tb mounted on the connector 44 is normal for the time being. If there is a bit whose logical product is L, the CPU 51
Indicates that bit NO. And information indicating a leak (short circuit) abnormality is displayed on the liquid crystal display 59 (T3).
【0067】「テスト0」の結果が正常であるとCPU
51は、「テスト1」(T4)を実行する。ここでは、
CPU51がASIC40を介してメモリI/F AS
IC43に、出力ポートレジスタアクセスおよび接続テ
スト信号(テスト1では、テスト信号レジスタの全ビッ
ト:H)を与える。If the result of "test 0" is normal, the CPU
51 executes “Test 1” (T4). here,
The CPU 51 executes the memory I / F AS via the ASIC 40
The output port register access and connection test signal (all bits of the test signal register: H in test 1) is supplied to the IC 43.
【0068】メモリI/F ASIC43は、その内部
の、テスト信号レジスタの全ビットにHをセットし、こ
の状態を維持しつつ、データラインRD[63:0]の
データをリードレジスタにラッチする。すなわち、コネ
クタ44,45へのアドレスデータ及び制御信号を全て
Hにして、このHが検査ボード34tbからループバッ
クしてデータラインRD[63:0]がHになるに十分
な時間後に、データラインRD[63:0]のデータを
リードレジスタにラッチする。そしてラッチデータをA
SIC40に転送し、ASIC40がそれをCPU51
に転送する。The memory I / F ASIC 43 sets all bits of the test signal register therein to H, and latches the data on the data lines RD [63: 0] to the read register while maintaining this state. That is, the address data and control signals to the connectors 44 and 45 are all set to H, and after a sufficient time for the H to loop back from the inspection board 34tb and the data line RD [63: 0] to become H, the data line The data of RD [63: 0] is latched in the read register. And latch data is A
The ASIC 40 transfers the data to the CPU 51
Transfer to
【0069】CPU51はこのようにして得たRD[6
3:0]のデータの、各ビットの信号レベルを「テスト
1」に割り当てられている、全ビットがHの参照情報R
D0[63:0]と、対応ビットの論理積によって照合
する。各ビットの論理積が全てHであると、これはRD
[63:0]の全てがHで、CPU51からコネクタ4
4に装着した検査ボード34tbまでの回路接続が一応
正常であることを意味する。仮に、論理積がLのビット
があると、CPU51は、そのビットNO.と断線異常
を示す情報を液晶ディスプレイ59に表示する(T
6)。CPU 51 obtains RD [6
3: 0] of the data, the signal level of each bit is assigned to “test 1”, and all bits are reference information R of H
Collation is performed with the logical product of D0 [63: 0] and the corresponding bit. If the logical product of each bit is all H, this is RD
[63: 0] are all H, and the CPU 4
4 means that the circuit connection up to the test board 34tb mounted on the device 4 is normal. If there is a bit whose logical product is L, the CPU 51 determines that bit NO. And information indicating the disconnection abnormality is displayed on the liquid crystal display 59 (T
6).
【0070】「テスト1」の結果が正常であるとCPU
51は、「テスト2」(T7)を実行する。「テスト
2」では、CPU51は、ASIC40を介してメモリ
I/FASIC43に、出力ポートレジスタアクセスお
よび接続テスト信号(テスト2では、テスト信号レジス
タの第iビット=H、他はL。最初はi=1)を与え
る。If the result of "test 1" is normal, the CPU
51 executes “Test 2” (T7). In “Test 2”, the CPU 51 sends the output port register access and connection test signal (the i-th bit of the test signal register = H, the others are L, and the others are L. Give 1).
【0071】メモリI/F ASIC43は、その内部
の、テスト信号レジスタの第iビットにHを、他のビッ
トにはLをセットし、この状態を維持しつつ、データラ
インRD[63:0]のデータをリードレジスタにラッ
チする。すなわち、コネクタ44,45へのアドレスデ
ータ及び制御信号の1つiのみHにして、このHが検査
ボード34tbからループバックしたデータラインRD
[63:0]がHになるに十分な時間後に、データライ
ンRD[63:0]のデータをリードレジスタにラッチ
する。そしてラッチデータをASIC40に転送し、A
SIC40がそれをCPU51に転送する。The memory I / F ASIC 43 sets H in the i-th bit of the test signal register and L in the other bits in the memory I / F ASIC 43. The data lines RD [63: 0] are maintained while maintaining this state. Is latched in the read register. That is, only one of the address data and the control signal i to the connectors 44 and 45 is set to H, and this H is the data line RD looped back from the inspection board 34tb.
After a sufficient time for [63: 0] to become H, the data on the data line RD [63: 0] is latched in the read register. Then, the latch data is transferred to the ASIC 40,
The SIC 40 transfers it to the CPU 51.
【0072】CPU51はこのようにして得たRD[6
3:0]のデータの、各ビットの信号レベルを、「テス
ト2」の第iビット(ラインi)に割り当てられてい
る、ラインiがループバックしたデータはH、他はLの
参照情報RDiH[63:0]と、対応ビットの信号レ
ベルが一致するかを照合する。各ビットの信号レベルが
全て一致すると、ラインiに断線もリーク(短絡)もな
いことを意味する。仮に、不一致のビットがあると、C
PU51は、そのビットNO.と、それがラインiであ
ると断線を、ラインiではないとリーク(短絡)を示す
情報を液晶ディスプレイ59に表示する(T9)。CP
U51はこのような処理を、ビット(ライン)iを、ア
ドレスRA,RB及びすべての制御信号CS〜CLKの
各ライン(一本)相当に順番に切換えて実行する。The CPU 51 obtains RD [6
3: 0], the signal level of each bit is assigned to the i-th bit (line i) of “test 2”. The data in which the line i loops back is H, and the others are L reference information RDiH. [63: 0] is collated with the signal level of the corresponding bit. If the signal levels of all the bits match, this means that there is no disconnection or leakage (short circuit) in line i. If there is a mismatch bit, C
PU 51 stores the bit NO. And information indicating a leak (short circuit) if the line is the line i and a leak (short circuit) if the line is not the line i on the liquid crystal display 59 (T9). CP
The U51 executes such processing by sequentially switching the bit (line) i corresponding to each line (one) of the addresses RA and RB and all the control signals CS to CLK.
【0073】「テスト2」の結果が正常であるとCPU
51は、「テスト3」(T10)を実行する。「テスト
3」では、CPU51は、ASIC40を介してメモリ
I/F ASIC43に、出力ポートレジスタアクセス
および接続テスト信号(テスト3では、テスト信号レジ
スタの第iビット=L、他はH。最初はi=1)を与え
る。If the result of "Test 2" is normal, the CPU
51 executes “Test 3” (T10). In “test 3”, the CPU 51 sends the output port register access and connection test signal to the memory I / F ASIC 43 via the ASIC 40 (in test 3, the i-th bit of the test signal register = L, the others are H. The first is i = 1).
【0074】メモリI/F ASIC43は、その内部
の、テスト信号レジスタの第iビットにLを、他のビッ
トにはHをセットし、この状態を維持しつつ、データラ
インRD[63:0]のデータをリードレジスタにラッ
チする。すなわち、コネクタ44,45へのアドレスデ
ータ及び制御信号の1つiのみLにして、このLが検査
ボード34tbからループバックしたデータラインRD
[63:0]がLになるに十分な時間後に、データライ
ンRD[63:0]のデータをリードレジスタにラッチ
する。そしてラッチデータをASIC40に転送し、A
SIC40がそれをCPU51に転送する。The memory I / F ASIC 43 sets L in the i-th bit of the test signal register and H in the other bits of the memory I / F ASIC 43. The data lines RD [63: 0] are maintained while maintaining this state. Is latched in the read register. That is, only one of the address data and the control signal i to the connectors 44 and 45 is set to L, and this L is the data line RD looped back from the inspection board 34tb.
After a sufficient time for [63: 0] to become L, the data on the data line RD [63: 0] is latched in the read register. Then, the latch data is transferred to the ASIC 40,
The SIC 40 transfers it to the CPU 51.
【0075】CPU51はこのようにして得たRD[6
3:0]のデータの、各ビットの信号レベルを、「テス
ト3」の第iビット(ラインi)に割り当てられてい
る、ラインiがループバックしたデータはL、他はHの
参照情報RDiL[63:0]と、対応ビットの信号レ
ベルが一致するかを照合する。各ビットの信号レベルが
全て一致すると、ラインiにリーク(短絡)も断線もな
いことを意味する。仮に、不一致のビットがあると、C
PU51は、そのビットNO.と、それがラインiであ
るとリーク(短絡)を、ラインiではないと断線を示す
情報を液晶ディスプレイ59に表示する(T12)。C
PU51はこのような処理を、ラインiを、アドレスR
A,RB及びすべての制御信号CS〜CLKの各ライン
(一本)に順番に切換えて実行する。CPU 51 obtains RD [6
3: 0] of data, the signal level of each bit is assigned to the i-th bit (line i) of “test 3”. The data in which line i loops back is L, and the others are H reference information RDiL. [63: 0] is collated with the signal level of the corresponding bit. If the signal levels of all the bits match, it means that there is no leak (short circuit) or disconnection in line i. If there is a mismatch bit, C
PU 51 stores the bit NO. And information indicating a leak (short circuit) if the line is the line i, and information indicating a disconnection if the line is not the line i, on the liquid crystal display 59 (T12). C
The PU 51 performs such processing by setting the line i to the address R
A, RB and all the control signals CS to CLK are sequentially switched to each line (one line) and executed.
【0076】この「テスト3」の結果が正常であるとC
PU51は、テストモードを解除する(T15)。すな
わち、ASIC40を介して、メモリI/F ASIC
43に、通常モードへのモード切換え信号を与える。こ
れに応答してメモリI/FASIC43は、その内部の
マルチプレクサを、シーケンサのパラレル出力を、リー
ド/ライト制御信号RA,BA,CS,DQM,RA
S,CASWE,CLKE,SCL,SDA,CLKと
してコネクタ44,45に出力する、通常出力に切換え
る。オペレータが、コネクタ44から検査ボード34t
bをはずしてコネクタ45に装着して、また対話入力に
よって「接続テスト」を設定してスタートを入力する
と、上述と同様にCPU51が、図6の(b)に示す
「接続テスト」を実行する。これにより、CPU51か
らコネクタ45の検査ボードまでの、各ラインの接続の
良否と、各要素の動作の正誤の検査が行われる。If the result of "Test 3" is normal, C
The PU 51 cancels the test mode (T15). That is, via the ASIC 40, the memory I / F ASIC
43, a mode switching signal to a normal mode is given. In response to this, the memory I / FASIC 43 controls the internal multiplexer, the parallel output of the sequencer, and the read / write control signals RA, BA, CS, DQM, RA.
The output is switched to the normal output, which is output to the connectors 44 and 45 as S, CASWE, CLKE, SCL, SDA, and CLK. The operator can check the inspection board 34t from the connector 44.
When "b" is removed and attached to the connector 45, "connection test" is set by interactive input, and a start is input, the CPU 51 executes the "connection test" shown in FIG. . Thereby, the quality of the connection of each line from the CPU 51 to the inspection board of the connector 45 and the inspection of the correctness of the operation of each element are performed.
【0077】上述のように、「接続テスト」においてC
PU51は、メモリI/F ASIC43に対してテス
トモードに移行する様、その内部のレジスタを設定す
る。メモリI/F ASIC43は、CPU51からの
レジスタ設定にて各制御線の値を出力する出力ポート制
御と同等の機能となる。CPU51は各制御線にHまた
はLを設定する。コネクタに挿入されたループバック検
査ボード34tbにより、各制御線はデータバスRDに
ループバックされている。そこで、CPU51より8バ
イトの読出しアクセスを行い、メモリI/F ASIC
43はデータバスをラッチし、CPU51へその値を返
す。CPU51は、それが各制御線に設定した値とメモ
リI/F ASIC43が返してきた読み値が合致して
いるかを判断する。合致していなければエラーを表示
し、結線に不良があることを示す。さらに不良個所を特
定する情報を出力する。テスト0〜3の中の1つのみで
は、結線不良により不定となり偶然合致し正常と判定す
る可能性があるので、上述のように、複数の態様のテス
ト0〜3をするのが好ましい。As described above, in the “connection test”, C
The PU 51 sets an internal register of the memory I / F ASIC 43 so as to shift to the test mode. The memory I / F ASIC 43 has a function equivalent to the output port control that outputs the value of each control line according to the register setting from the CPU 51. The CPU 51 sets H or L to each control line. Each control line is looped back to the data bus RD by the loopback inspection board 34tb inserted into the connector. Therefore, an 8-byte read access is performed by the CPU 51, and the memory I / F ASIC is used.
43 latches the data bus and returns the value to the CPU 51. The CPU 51 determines whether the value set for each control line matches the read value returned by the memory I / F ASIC 43. If they do not match, an error is displayed, indicating that the connection is defective. Further, it outputs information for specifying a defective portion. Since only one of the tests 0 to 3 is indeterminate due to a poor connection, it may be coincidentally determined to be normal, so that the tests 0 to 3 in a plurality of modes are preferably performed as described above.
【0078】−第2実施例− 図7の(a)に、RAMモジュール用コネクタ44,4
5を実装したプリント回路板を組み立て後の接続テスト
に用いる、第2実施例の検査ボード34tbVのループ
バック接続を、平面展開して示し、(b)にはループバ
ック仕様を表形式で示す。検査ボード34tbVは、コ
ネクタ44,45にSDRAMモジュールMM1,MM
2を装着するときその端子が接触するコネクタ側端子群
の中の、アドレスラインBA,RAが接続した第1組お
よびデータラインRDが接続した第2組のそれぞれに接
触する、ボード側第1組および第2組の端子CcrV
と、該ボード側第1組の端子とボード側第2組の端子と
を電気的に接続するプリント導体PcrVを有し、SD
RAMモジュールと同様にコネクタ44,45に着脱し
うる。Second Embodiment FIG. 7A shows RAM module connectors 44 and 4.
5 shows a loop-back connection of the test board 34tbV of the second embodiment used in a connection test after assembling the printed circuit board on which the printed circuit board 5 is mounted, and FIG. The inspection board 34tbV connects the SDRAM modules MM1, MM to the connectors 44, 45.
The first set on the board side contacts the first set to which the address lines BA and RA are connected and the second set to which the data line RD is connected, among the connector-side terminal groups with which the terminals contact when the second set is mounted. And the second set of terminals CcrV
And a printed conductor PcrV for electrically connecting the first set of terminals on the board side and the second set of terminals on the board side;
Like the RAM module, it can be attached to and detached from the connectors 44 and 45.
【0079】この第2実施例の検査ボード34tbV
は、CPU51の、SDRAMモジュールMM1,MM
2に対するリードアクセスと同じリードアクセスによっ
て、検査信号のループバックをCPU51が得ることが
できるように、アドレスラインRA,BAのみをデータ
ラインRDにループバック接続している。制御信号ライ
ンは、検査ボード34tbV上では浮いているので、C
PU51は、SDRAMモジュールMM1,MM2に対
するリードアクセスのときと全く同一のリードアクセス
信号を、メモリI/F ASIC43に与えて、ループ
バック情報を読出しできる。Inspection board 34tbV of the second embodiment
Are the SDRAM modules MM1 and MM of the CPU 51.
Only the address lines RA and BA are loop-back-connected to the data line RD so that the CPU 51 can obtain the loop-back of the inspection signal by the same read access as the read access to No. 2. Since the control signal line is floating on the inspection board 34 tbV, C
The PU 51 can provide the memory I / F ASIC 43 with exactly the same read access signal as in the case of the read access to the SDRAM modules MM1 and MM2, and read the loopback information.
【0080】この検査ボード34tbVは、図1〜4に
示す第1実施例の複合機能カラー複写機とハードウエア
が同一の図示しない第2実施例の複合機能カラー複写機
の、図4に示すメモリシステムと同一のハードウエア構
成のメモリシステムに適用するものである。第2実施例
のCPU51の「接続テスト」機能の概要は、図8の
(b)に示すように、第1実施例のものと同様である
が、各テスト0〜3(TV1,TV4,TV7,TV1
0)の内容、およびメモリI/F ASIC43の構成
および機能が、検査ボード34tbVの相違に合わせ
て、異なっている。オペレータの、接続テストのための
作業と入力操作は、図8の(a)に示すように、第1実
施例の場合と、同一である。This inspection board 34tbV is a memory shown in FIG. 4 of a multifunction color copying machine of a second embodiment (not shown) having the same hardware as the multifunction color copying machine of the first embodiment shown in FIGS. The present invention is applied to a memory system having the same hardware configuration as the system. The outline of the “connection test” function of the CPU 51 of the second embodiment is the same as that of the first embodiment, as shown in FIG. 8B, but the tests 0 to 3 (TV1, TV4, TV7 , TV1
The contents of 0) and the configuration and function of the memory I / F ASIC 43 are different in accordance with the difference of the inspection board 34tbV. The operation and input operation for the connection test by the operator are the same as those in the first embodiment, as shown in FIG.
【0081】図8の(b)を参照する。「接続テスト」
の指定に続いてスタートキーが押されると、第2実施例
のCPU51は、「接続テスト」プログラムをROM5
4から読み出して、それに従って、先ず「テスト0」
(TV1)を実行する。これは、CPU51がASIC
40を介してメモリI/F ASIC43に、各ビット
がすべてLのアドレスデータRA,BAと、該アドレス
のメモリデータをリード(読出し)するリードコマンド
を与えるものである。メモリI/F ASIC43は、
各ビットがすべてLのアドレスデータRA,BAの出力
を保持して、リードアクセス制御信号CS,DQM,R
AS,CAS,WE,CLKE,SCL,SDA,CL
Kを出力して、ASIC43内のデータバスラッチレジ
スタにデータラインRDのデータをラッチする。すなわ
ち、コネクタ44,45へのアドレスデータビットを全
てLにして、このLが検査ボード34tbVからループ
バックしてデータラインRD[63:0]がLになるに
十分な時間後に、データラインRD[63:0]のデー
タをリードレジスタにラッチする。そしてラッチデータ
をASIC40を経由してCPU51に転送する。Referring to FIG. 8B. "Connection test"
When the start key is pressed after the designation of the "connection test", the CPU 51 of the second embodiment stores the "connection test" program in the ROM 5.
4 and read "Test 0" accordingly.
(TV1) is executed. This is because the CPU 51
The memory I / F ASIC 43 is provided with the address data RA and BA in which each bit is all L via the memory 40 and a read command for reading (reading) the memory data of the address. The memory I / F ASIC 43 is
Each bit holds the output of address data RA, BA of L level, and the read access control signals CS, DQM, R
AS, CAS, WE, CLKE, SCL, SDA, CL
By outputting K, the data of the data line RD is latched in the data bus latch register in the ASIC 43. That is, all the address data bits to the connectors 44 and 45 are set to L, and after a time sufficient for the L to loop back from the test board 34tbV and the data line RD [63: 0] to become L, the data line RD [ 63: 0] is latched in the read register. Then, the latch data is transferred to the CPU 51 via the ASIC 40.
【0082】CPU51はこのようにして得たすなわち
リードした、RD[63:0]のデータの、各ビットの
信号レベルを反転して、「テスト0」に割り当てられて
いる全ビットがHの参照情報RD0V[63:0]と、
対応ビットの論理積によって照合する。各ビットの論理
積が全てHであると、これはRD[63:0]の全てが
Lで、CPU51からコネクタ44に装着した検査ボー
ド34tbVまでの、アドレスライン及びデータライン
の回路接続が一応正常であることを意味する。仮に、論
理積がLのビットがあると、CPU51は、そのビット
NO.とリーク(短絡)異常を示す情報を液晶ディスプ
レイ59に表示する(TV3)。The CPU 51 inverts the signal level of each bit of the data of RD [63: 0] obtained in this manner, that is, read, so that all bits assigned to “test 0” are referred to as “H”. Information RD0V [63: 0];
Match by the logical product of the corresponding bits. If the logical product of each bit is all H, this means that all of RD [63: 0] are L, and the circuit connection of the address line and the data line from the CPU 51 to the test board 34 tbV mounted on the connector 44 is normal for the time being. Means that If there is a bit whose logical product is L, the CPU 51 determines that bit NO. And information indicating a leak (short circuit) abnormality is displayed on the liquid crystal display 59 (TV3).
【0083】「テスト0」の結果が正常であるとCPU
51は、「テスト1」(TV4)を実行する。「テスト
1」では、CPU51がASIC40を介してメモリI
/FASIC43に、各ビットがすべてHのアドレスデ
ータRA,BAと、該アドレスのメモリデータをリード
(読出し)するリードコマンドを与えるものである。メ
モリI/F ASIC43は、各ビットがすべてHのア
ドレスデータRA,BAの出力を保持して、リードアク
セス制御信号CS,DQM,RAS,CAS,WE,C
LKE,SCL,SDA,CLKを出力して、ASIC
43内のデータバスラッチレジスタにデータラインRD
のデータをラッチする。すなわち、コネクタ44,45
へのアドレスデータビットを全てHにして、このHが検
査ボード34tbVからループバックしてデータライン
RD[63:0]がHになるに十分な時間後に、データ
ラインRD[63:0]のデータをリードレジスタにラ
ッチする。そしてラッチデータをASIC40を経由し
てCPU51に転送する。If the result of "Test 0" is normal, the CPU
51 executes “test 1” (TV4). In “test 1”, the CPU 51 transmits the memory I via the ASIC 40
/ FAASIC 43 is provided with address data RA and BA in which each bit is all H and a read command for reading (reading) memory data at the address. The memory I / F ASIC 43 holds the output of the address data RA and BA in which each bit is all H, and reads the read access control signals CS, DQM, RAS, CAS, WE, C
Outputs LKE, SCL, SDA, CLK and ASIC
43, the data line RD is stored in the data bus latch register.
Latch data. That is, the connectors 44 and 45
All the data bits of the data line RD [63: 0] are set to H, and after this H is looped back from the inspection board 34tbV and the data line RD [63: 0] becomes H, the data of the data line RD [63: 0] Is latched in the read register. Then, the latch data is transferred to the CPU 51 via the ASIC 40.
【0084】CPU51はこのようにして得たすなわち
リードした、RD[63:0]のデータの、各ビットの
信号レベルを、「テスト1」に割り当てられている全ビ
ットがHの参照情報RD0V[63:0]と、対応ビッ
トの論理積によって照合する。各ビットの論理積が全て
Hであると、これはRD[63:0]の全てがHで、C
PU51からコネクタ44に装着した検査ボード34t
bVまでの、アドレスライン及びデータラインの回路接
続が一応正常であることを意味する。仮に、論理積がL
のビットがあると、CPU51は、そのビットNO.と
断線異常を示す情報を液晶ディスプレイ59に表示する
(TV6)。The CPU 51 sets the signal level of each bit of the RD [63: 0] data thus obtained, ie, the read data, to the reference information RD0V [ 63: 0] and the corresponding bit. If the AND of each bit is all H, this means that all of RD [63: 0] are H and C
Inspection board 34t attached to connector 44 from PU51
It means that the circuit connection of the address line and the data line up to bV is normal. If the logical product is L
Is present, the CPU 51 determines that bit NO. Is displayed on the liquid crystal display 59 (TV6).
【0085】「テスト1」の結果が正常であるとCPU
51は、「テスト2」(TV7)を実行する。「テスト
2」では、CPU51は、ASIC40を介してメモリ
I/F ASIC43に、アドレスデータRA,BAの
データビットの1つiのみをHとし、他はLとしたアド
レスデータおよび該アドレスのメモリデータをリードす
るリードコマンドを与える。メモリI/F ASIC4
3は、該アドレスデータを保持して、リードアクセス制
御信号CS,DQM,RAS,CAS,WE,CLK
E,SCL,SDA,CLKを出力して、ASIC43
内のデータバスラッチレジスタにデータラインRDのデ
ータをラッチする。そしてラッチデータをASIC40
を経由してCPU51に転送する。If the result of "Test 1" is normal, the CPU
51 executes “Test 2” (TV7). In “test 2”, the CPU 51 sets the address data RA and BA in the memory I / F ASIC 43 to the memory I / F ASIC 43 via the ASIC 40 by setting only one of the data bits i to H, and setting the other to L and the memory data of the address. Is given. Memory I / F ASIC4
3 holds the address data and outputs the read access control signals CS, DQM, RAS, CAS, WE, and CLK.
E, SCL, SDA, and CLK are output to the ASIC 43
The data of the data line RD is latched in the data bus latch register in the internal memory. Then, the latch data is transferred to the ASIC 40.
Is transferred to the CPU 51 via.
【0086】CPU51はこのようにして得たすなわち
リードした、RD[63:0]のデータの、各ビットの
信号レベルを、「テスト2」に割り当てられているアド
レスデータのiビットならびにそれがループバックした
データラインがHの参照情報RDiHV[63:0]
と、対応ビットの一致判定によって照合する。各対応ビ
ットが一致していると、CPU51からコネクタ44に
装着した検査ボード34tbVまでの、アドレスライン
i及びそれにループバック接続したデータラインの回路
接続が正常であることを意味する。仮に、不一致のビッ
トがあると、CPU51は、そのビットNO.と断線異
常を示す情報を液晶ディスプレイ59に表示する(TV
9)。正常と判定すると、CPU51はこのような処理
を、ラインiを、アドレスRA,RBの各ライン(一
本)に順番に切換えて実行する。The CPU 51 sets the signal level of each bit of the RD [63: 0] data obtained in this manner, ie, the read data, to the i bit of the address data assigned to “test 2” and the The backed-up data line is H reference information RDiHV [63: 0].
And by matching the corresponding bits. When the corresponding bits match, it means that the circuit connection of the address line i and the data line loop-back connected thereto from the CPU 51 to the inspection board 34 tbV mounted on the connector 44 is normal. If there is a mismatch bit, the CPU 51 sets the bit number. Is displayed on the liquid crystal display 59 (TV).
9). If it is determined to be normal, the CPU 51 executes such processing by sequentially switching the line i to each line (one line) of the addresses RA and RB.
【0087】「テスト2」の結果が正常であるとCPU
51は、「テスト3」(TV10)を実行する。「テス
ト3」では、CPU51は、ASIC40を介してメモ
リI/F ASIC43に、アドレスデータRA,BA
のデータビットの1つiのみをLとし、他はHとしたア
ドレスデータおよび該アドレスのメモリデータをリード
するリードコマンドを与える。メモリI/F ASIC
43は、該アドレスデータを保持して、リードアクセス
制御信号CS,DQM,RAS,CAS,WE,CLK
E,SCL,SDA,CLKを出力して、ASIC43
内のデータバスラッチレジスタにデータラインRDのデ
ータをラッチする。そしてラッチデータをASIC40
を経由してCPU51に転送する。If the result of "Test 2" is normal, the CPU
51 executes “Test 3” (TV10). In “test 3”, the CPU 51 stores the address data RA, BA in the memory I / F ASIC 43 via the ASIC 40.
, Only one of the data bits i is set to L and the others are set to H, and a read command for reading the memory data of the address is given. Memory I / F ASIC
43 holds the address data and stores the read access control signals CS, DQM, RAS, CAS, WE, and CLK.
E, SCL, SDA, and CLK are output to the ASIC 43
The data of the data line RD is latched in the data bus latch register in the internal memory. Then, the latch data is transferred to the ASIC 40.
Is transferred to the CPU 51 via.
【0088】CPU51はこのようにして得たすなわち
リードした、RD[63:0]のデータの、各ビットの
信号レベルを、「テスト3」に割り当てられているアド
レスデータのiビットならびにそれがループバックした
データラインがLの参照情報RD3iLV[63:0]
と、対応ビットの一致判定によって照合する。各対応ビ
ットが一致していると、CPU51からコネクタ44に
装着した検査ボード34tbVまでの、アドレスライン
i及びそれにループバック接続したデータラインの回路
接続が正常であることを意味する。仮に、不一致のビッ
トがあると、CPU51は、そのビットNO.と断線異
常を示す情報を液晶ディスプレイ59に表示する(TV
12)。CPU51はこのような処理を、ラインiを、
アドレスRA,RBの各ライン(一本)に順番に切換え
て実行する。The CPU 51 sets the signal level of each bit of the RD [63: 0] data obtained in this way, ie, the read data, to the i bit of the address data assigned to “test 3” and the The backed-up data line is L reference information RD3iLV [63: 0]
And by matching the corresponding bits. When the corresponding bits match, it means that the circuit connection of the address line i and the data line loop-back connected thereto from the CPU 51 to the inspection board 34 tbV mounted on the connector 44 is normal. If there is a mismatch bit, the CPU 51 sets the bit number. Is displayed on the liquid crystal display 59 (TV).
12). The CPU 51 performs such a process on the line i,
The processing is performed by sequentially switching to each line (one line) of the addresses RA and RB.
【0089】この「テスト3」の結果が正常であるとC
PU51は、テストモードを解除する(TV15)。オ
ペレータが、コネクタ44から検査ボード34tbVを
はずしてコネクタ45に装着して、また対話入力によっ
て「接続テスト」を設定してスタートを入力すると、上
述と同様にCPU51が、図8の(b)に示す「接続テ
スト」を実行する。これにより、CPU51からコネク
タ45の検査ボードまでの、各ラインの接続の良否と、
各要素の動作の正誤の検査が行われる。If the result of this "test 3" is normal, C
The PU 51 cancels the test mode (TV 15). When the operator removes the inspection board 34tbV from the connector 44, mounts it on the connector 45, and sets a “connection test” by interactive input and inputs a start, the CPU 51 similarly to FIG. Perform the "connection test" shown. As a result, the quality of the connection of each line from the CPU 51 to the inspection board of the connector 45 is determined.
A check of the correctness of the operation of each element is performed.
【0090】図9に、メモリ読出しアクセスタイミング
を示す。CPU51からのメモリ読出しアクセス(リー
ドアクセス)が始まると、メモリI/F ASIC43
は、R2でアクティブ(Active)コマンド、R4でリード
(読出し)コマンドを発し、R7でデータをラッチする
が、BA(バンクアドレス)とRA(カラムアドレス)
はそれぞれR7まで保持し続ける。FIG. 9 shows the memory read access timing. When the memory read access (read access) from the CPU 51 starts, the memory I / F ASIC 43
Issues an active command in R2, issues a read command in R4, and latches data in R7. BA (bank address) and RA (column address)
Continue to be held until R7, respectively.
【0091】上述の、図8の(b)に示す「接続テス
ト」TpcV31において、CPU51よりコネクタ4
4,45へ8バイトの読出しアクセスを行い、メモリI
/F ASIC43はデータバスをラッチし、CPU5
1へその値を返す。なお、図9に示す様にその値はR7
まで保持されたバンクアドレスBAとカラムアドレスR
Aである。CPU51は、アクセスしたバンクアドレス
BA及びカラムアドレスRAと、読まれた値が合致して
いるかを判断する。合致していなければエラーを表示
し、結線に不良があることを示す。さらに不良個所を特
定する情報を出力する。テスト0〜3のいずれか1つの
みの接続テストであると、結線不良により不定となり偶
然合致する可能性があるので、上述のように、複数のテ
スト0〜3を実行するのが、好ましい。In the "connection test" TpcV31 shown in FIG.
An 8-byte read access is made to 4, 45, and memory I
The / F ASIC 43 latches the data bus and the CPU 5
Return that value to 1. The value is R7 as shown in FIG.
Bank address BA and column address R held until
A. The CPU 51 determines whether the accessed bank address BA and column address RA match the read values. If they do not match, an error is displayed, indicating that the connection is defective. Further, it outputs information for specifying a defective portion. If only one of the tests 0 to 3 is a connection test, it may be indeterminate due to poor connection and may match by chance. Therefore, it is preferable to execute a plurality of tests 0 to 3 as described above.
【図1】 (a)は本発明を一態様で実施する複合機能
カラー複写機の外観を示す斜視図、(b)は(a)に示
すカラープリンタPTRの機構概要を示すブロック図で
ある。FIG. 1A is a perspective view showing the appearance of a multifunction color copying machine which embodies the present invention in one embodiment, and FIG. 1B is a block diagram showing an outline of the mechanism of the color printer PTR shown in FIG.
【図2】 図1の(a)に示す複写機の電気システムの
概要を示すブロック図である。FIG. 2 is a block diagram showing an outline of an electric system of the copying machine shown in FIG.
【図3】 図2に示すメインコントローラ50の構成を
示すブロック図である。FIG. 3 is a block diagram showing a configuration of a main controller 50 shown in FIG.
【図4】 図3に示すSDRAM42の構成を示すブロ
ック図である。FIG. 4 is a block diagram showing a configuration of an SDRAM 42 shown in FIG.
【図5】 (a)は図4に示すコネクタ44,45に装
着する第1実施例で使用する検査ボード34tbのルー
プバック配線を模式化して示す平面図、(b)は配線仕
様表の平面図である。5A is a plan view schematically showing loopback wiring of an inspection board 34tb used in the first embodiment mounted on the connectors 44 and 45 shown in FIG. 4, and FIG. 5B is a plan view of a wiring specification table. FIG.
【図6】 (a)は「接続テスト」を行うためのオペレ
ータの作業フローを示すフローチャート、(b)は図4
に示す第1実施例のCPU51の、「接続テスト」の概
要を示すフローチャートである。6A is a flowchart showing a work flow of an operator for performing a “connection test”, and FIG.
9 is a flowchart showing an outline of a “connection test” of the CPU 51 of the first embodiment shown in FIG.
【図7】 (a)は図4に示すコネクタ44,45に装
着する第2実施例で使用する検査ボード34tbVのル
ープバック配線を模式化して示す平面図、(b)は配線
仕様表の平面図である。7A is a plan view schematically showing loopback wiring of an inspection board 34tbV used in a second embodiment mounted on the connectors 44 and 45 shown in FIG. 4, and FIG. 7B is a plan view of a wiring specification table. FIG.
【図8】 (a)は「接続テスト」を行うためのオペレ
ータの作業フローを示すフローチャート、(b)は第2
実施例のCPU51の、「接続テスト」の概要を示すフ
ローチャートである。FIG. 8A is a flowchart showing a work flow of an operator for performing a “connection test”, and FIG.
9 is a flowchart illustrating an outline of a “connection test” of the CPU 51 according to the embodiment.
【図9】 第2実施例のCPU51による、コネクタ4
4,45に対するリードアクセスのときに、コネクタ4
4,45に与えるリード制御信号の経時変化を示すタイ
ムチャートである。FIG. 9 shows a connector 4 according to the CPU 51 of the second embodiment.
4 and 45, the connector 4
4 is a time chart showing a temporal change of a read control signal given to the read control signals 4 and 45.
PCa〜PCc:パソコン PTR:カラープリンタ PBX:構内交換器 1:感光体 2:メインチャージャ 3:レーザ走査器 4:現像装置 5:転写チャージャ 6:転写ベルト 7:レジストローラ 8:転写分離チャージャ 9:搬送ベルト 10:定着器 11:ソータ 12:クリーニング装置 13:クリーニングブレー
ド 14:光センサ 15:光センサ Pb:共通バス MM1,MM2:SDRA
Mモジュール Ccr,CcrV:接続端子 Pcr,PcrV:ループバッ
ク・プリント導体PCa to PCc: Personal computer PTR: Color printer PBX: Private branch exchange 1: Photoconductor 2: Main charger 3: Laser scanner 4: Developing device 5: Transfer charger 6: Transfer belt 7: Registration roller 8: Transfer separation charger 9: Conveying belt 10: Fixing device 11: Sorter 12: Cleaning device 13: Cleaning blade 14: Optical sensor 15: Optical sensor Pb: Common bus MM1, MM2: SDRA
M module Ccr, CcrV: Connection terminal Pcr, PcrV: Loopback printed conductor
Claims (6)
タ,該コネクタに装着した半導体メモリにアクセスする
ための、該コネクタに接続されたデータライン,アドレ
スラインおよび制御ラインならびにメモリアクセス手
段、を含む半導体メモリ接続系統の、 該コネクタに半導体メモリを装着するとき該メモリの端
子が接触するコネクタ側端子群の中の、アドレスライン
が接続したものと制御ラインが接続したものの少なくと
も一方を含む第1組と、データラインが接続したものを
含む第2組とを、電気的に接続し、 前記メモリアクセス手段によって、第1組の端子に接続
したラインに信号を与えて、第2組の端子に接続したラ
インの信号を読む、 ことを特徴とする、半導体メモリ接続系統の検査方法。1. A semiconductor memory including a connector for mounting a semiconductor memory, a data line, an address line, a control line connected to the connector, and memory access means for accessing the semiconductor memory mounted on the connector. A first set of a connection system, including at least one of an address line connected and a control line connected, in a connector-side terminal group that contacts a terminal of the memory when the semiconductor memory is mounted on the connector; Electrically connecting a second set including those connected to the data lines, applying a signal to the line connected to the first set of terminals by the memory access means, and connecting the second set of terminals to the second set of terminals; A method for inspecting a connection system of a semiconductor memory, comprising:
び第2組の端子に接触する、ボード側第1組および第2
組の端子と、該ボード側第1組の端子とボード側第2組
の端子とを電気的に接続する手段とを含み、前記コネク
タに着脱しうる検査ボード、を前記コネクタに装着する
ことにより、コネクタ側第1組および第2組の端子間を
電気的に接続する、請求項1記載の検査方法。2. A board-side first set and a second board-side set that contact the first and second sets of terminals in a connector-side terminal group.
A set of terminals and means for electrically connecting the first set of terminals on the board side and the second set of terminals on the board side, and by attaching an inspection board detachable to the connector to the connector. 2. The inspection method according to claim 1, wherein the first and second sets of terminals on the connector side are electrically connected.
タ,該コネクタに装着した半導体メモリにアクセスする
ための、該コネクタに接続されたデータライン,アドレ
スラインおよび制御ライン,前記半導体メモリの読み出
しを指示するCPU、及び、該CPUの読み出し指示に
対応して前記アドレスラインおよび制御ラインにデータ
及び制御信号を与えるアクセス手段、を含む半導体メモ
リ接続系統において、 前記コネクタに半導体メモリを装着するとき該メモリの
端子が接触するコネクタ側端子群の中の、アドレスライ
ンが接続したものと制御ラインが接続したものの少なく
とも一方を含む第1組およびデータラインが接続したも
のを含む第2組のそれぞれに接触する、ボード側第1組
および第2組の端子と、該ボード側第1組の端子とボー
ド側第2組の端子とを電気的に接続する手段とを含み、
前記コネクタに着脱しうる検査ボード;前記アクセス手
段に接続テストを指示する、前記CPU;及び、 前記半導体メモリの読み出しデータをラッチするための
レジスタを含み、前記接続テストの指示に応答して、前
記第1組の端子に接続したラインに信号を与えて、第2
組の端子に接続したラインの信号をレジスタにラッチ
し、前記CPUに読み出し情報として返す、前記アクセ
ス手段;を備える半導体メモリ接続系統の検査装置。3. A connector for mounting a semiconductor memory, a data line, an address line and a control line connected to the connector for accessing the semiconductor memory mounted on the connector, and instructing reading of the semiconductor memory. A semiconductor memory connection system including a CPU and access means for providing data and control signals to the address line and the control line in response to a read instruction from the CPU; a terminal of the memory when the semiconductor memory is mounted on the connector; A board that contacts a first set including at least one of an address line connected and a control line connected, and a second set including a data line connected, in a connector-side terminal group that contacts The first and second sets of terminals on the board side and the first set of terminals on the board And means for electrically connecting the de-side second set of terminals,
An inspection board detachable from the connector; the CPU for instructing the access means to perform a connection test; and a register for latching read data of the semiconductor memory; Apply a signal to the line connected to the first set of terminals,
An access unit for latching a signal of a line connected to a set of terminals in a register and returning the signal to the CPU as read information;
タ,該コネクタに装着した半導体メモリにアクセスする
ための、該コネクタに接続されたデータライン,アドレ
スラインおよび制御ライン,前記半導体メモリの読み出
しを指示するCPU、及び、該CPUの読み出し指示に
対応して前記アドレスラインおよび制御ラインにデータ
及び制御信号を与えるアクセス手段、を含む半導体メモ
リ接続系統において、 前記コネクタに半導体メモリを装着するとき該メモリの
端子が接触するコネクタ側端子群の中の、アドレスライ
ンが接続した第1組およびデータラインが接続した第2
組のそれぞれに接触する、ボード側第1組および第2組
の端子と、該ボード側第1組の端子とボード側第2組の
端子とを電気的に接続する手段とを含み、前記コネクタ
に着脱しうる検査ボード;前記アクセス手段に接続テス
トを指示する、前記CPU;及び、 前記半導体メモリの読み出しデータをラッチするための
レジスタを含み、前記接続テストの指示に応答して、前
記第1組の端子に接続したアドレスラインに信号を与え
てこの信号を、前記レジスタへの読み出しデータのラッ
チが完了するまで保持し、レジスタにラッチしたデータ
を前記CPUに読み出し情報として返す、前記アクセス
手段;を備える半導体メモリ接続系統の検査装置。4. A connector for mounting a semiconductor memory, a data line, an address line, and a control line connected to the connector for accessing the semiconductor memory mounted on the connector, and instructing reading of the semiconductor memory. A semiconductor memory connection system including a CPU and access means for providing data and control signals to the address line and the control line in response to a read instruction from the CPU; a terminal of the memory when the semiconductor memory is mounted on the connector; Of the connector-side terminals in contact with the first set connected to the address line and the second set connected to the data line.
A connector, comprising: a first set of terminals on the board side and a second set of terminals in contact with each of the sets; and means for electrically connecting the first set of terminals on the board side and the second set of terminals on the board side; A CPU for instructing the access means to perform a connection test; and a register for latching read data of the semiconductor memory, wherein the first board is responsive to the connection test instruction. Said access means for applying a signal to an address line connected to a set of terminals, holding the signal until the latching of the read data to the register is completed, and returning the data latched in the register to the CPU as read information; Inspection apparatus for semiconductor memory connection system comprising:
てくる読み出し情報が、前記接続テストに定められた第
1組の端子と与えた信号の組合せに対応付けられた参照
情報と違背すると、警報情報を発生する、請求項3又は
請求項4記載の検査装置。5. The CPU according to claim 1, wherein said read information returned by said access means violates reference information associated with a combination of a first set of terminals and a given signal determined in said connection test. The inspection device according to claim 3, wherein the inspection device generates information.
に変換して該プリンタに与える画像処理装置,ホストが
与える印刷データを画像データに展開して前記画像処理
装置に与えるシステムコントローラ、及び、半導体メモ
リおよび請求項3,請求項4又は請求項5の検査装置を
含み前記プリンタ他の装置間の接続を制御するメインコ
ントローラ、を備える画像形成装置。6. A printer, an image processing apparatus that converts image data into output image data and supplies the output image data to the printer, a system controller that expands print data supplied by a host into image data and provides the image data to the image processing apparatus, and a semiconductor memory. An image forming apparatus comprising: a main controller including the inspection apparatus according to claim 3, wherein the main controller controls connection between the printer and another apparatus.
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