JP2001244622A - Electronic circuit device - Google Patents

Electronic circuit device

Info

Publication number
JP2001244622A
JP2001244622A JP2000056314A JP2000056314A JP2001244622A JP 2001244622 A JP2001244622 A JP 2001244622A JP 2000056314 A JP2000056314 A JP 2000056314A JP 2000056314 A JP2000056314 A JP 2000056314A JP 2001244622 A JP2001244622 A JP 2001244622A
Authority
JP
Japan
Prior art keywords
solder
substrate
circuit device
melting point
electronic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000056314A
Other languages
Japanese (ja)
Inventor
Shohei Hata
昌平 秦
Tasao Soga
太佐男 曽我
Hideyoshi Shimokawa
英恵 下川
Toshitaka Murakawa
俊隆 村川
Koji Serizawa
弘二 芹沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2000056314A priority Critical patent/JP2001244622A/en
Publication of JP2001244622A publication Critical patent/JP2001244622A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate

Abstract

PROBLEM TO BE SOLVED: To provide a Pb-free electronic circuit device having high reliability by realizing a solder hierarchy of Pb-free solder at a plurality of solder connecting parts soldered at different soldering steps. SOLUTION: In a previous step of manufacturing an electronic component 8, an Sn-Sb solder alloy is used as a first Pb-free solder 4. In a following step of mounting such an electric component 8 on a board 9, an Sn-Ag solder alloy is used as a second Pb-free solder 10 having a lower melting point than that of the first solder 4. Thus, in the case of reflow connecting in the following step by realizing the hierarchy of the solders, the first solder 4 is not melted. Here, the first solder contains an Sb of a composition range of 1 to 10 wt.%. The second solder 10 contains the Ag of a composition range of 1.5 to 3.5 wt.%, but trace amounts of Cu, Bi, In are added as needed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、Pbフリーはんだ
を用いて基板上に電子部品を接続してなる電子回路装置
に係り、特に、融点が異なるはんだを用いた電子回路装
置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic circuit device in which electronic components are connected on a substrate using Pb-free solder, and more particularly to an electronic circuit device using solders having different melting points.

【0002】[0002]

【従来の技術】電子回路装置の今日の製造では、電子部
品の基板への実装に、異なる融点を有する複数種類のは
んだ合金が使用されている場合が多い。これは、電子回
路装置での部品数の増大やモジュール化により、1種類
のはんだによる一括接続で電子回路装置を構成すること
が困難になっているためである。具体的には、前工程で
あるIC(集積回路)などの電子部品内部のはんだ付け
では、高融点のはんだが用いられ、後工程であるICと
基板の接続では、低融点のはんだでリフローはんだ付け
(はんだ付けする夫々の部品のはんだ付け部に予めはん
だを設け、これらのはんだを突き合わせて加熱溶融させ
ることにより行なうはんだ付け)するなどの方法によ
り、はんだ付けがなされる。これは、既に前工程ではん
だ付けがなされた電子部品と基板とをリフローはんだ付
けによって接続する場合(後工程)、加熱炉によってこ
れら電子部品と基板全体とを加熱するため、前工程で既
にはんだ付けされた電子部品内部の接続部がこの後工程
での加熱によって再溶融し、ショートや断線などの接続
不良を引き起こさないようにするためである。このよう
に溶融温度の異なるはんだを用いて実装することを、は
んだの階層化という。
2. Description of the Related Art In today's production of electronic circuit devices, a plurality of types of solder alloys having different melting points are often used for mounting electronic components on a substrate. This is because the increase in the number of components and the modularization of the electronic circuit device make it difficult to configure the electronic circuit device by batch connection using one type of solder. Specifically, high-melting-point solder is used in the soldering of electronic components such as ICs (integrated circuits) in the preceding process, and low-melting-point solder is used in the subsequent process of connecting the IC to the board. Soldering is performed by a method such as soldering (providing solder in advance at the soldering portions of the respective parts to be soldered, buttering and melting the solder by heating). This is because when the electronic component and the board that have already been soldered in the previous process are connected by reflow soldering (post-process), the electronic component and the entire board are heated by a heating furnace. This is to prevent the connection portion inside the attached electronic component from being re-melted by heating in the subsequent step, and causing a connection failure such as short circuit or disconnection. Mounting using solders having different melting temperatures in this way is referred to as layering of the solder.

【0003】従って、従来では、電子部品内部でのはん
だ付けには、融点300℃以上の高融点のPb(鉛)は
んだが、電子部品と基板との接続には、融点183℃の
Pb−Sn(錫)共晶はんだが多く使用されてきた。し
かし、廃棄された電子機器からPbが溶出して土壌や地
下水を汚染し、人体に悪影響を与えるという環境問題が
懸念されており、はんだのPbフリー化が研究されてい
る。
Therefore, conventionally, a high melting point Pb (lead) solder having a melting point of 300 ° C. or more has been used for soldering inside an electronic component, and a Pb—Sn having a melting point of 183 ° C. has been used for connecting an electronic component to a substrate. (Tin) eutectic solders have often been used. However, there is a concern about an environmental problem that Pb is eluted from the discarded electronic devices and contaminates soil and groundwater and has an adverse effect on the human body, and studies have been made on making Pb-free solder.

【0004】次の表1は公知のPbフリーはんだ合金を
まとめたものである。
[0004] Table 1 below summarizes known Pb-free solder alloys.

【0005】[0005]

【表1】 なお、比較のために、Pb−Snはんだについても記載
した。
[Table 1] For comparison, Pb-Sn solder is also described.

【0006】上記の表1において、Pbフリーはんだの
中には、Au(金)−20Snはんだ(Snの組成範囲
が20wt(重量)%であって、残りがAuと不可避不
純物であるはんだ合金。以下同様)の融点が278℃と
最も高く、Sn−Sb(アンチモン)はんだの融点が2
35〜240℃、Sn−3.5Ag(銀)はんだの融点
が221℃となる。Au−20Snはんだ以外のPbフ
リーはんだはSnを主成分とし、230℃前後の融点の
ものが多いことがわかる。従って、これらのPbフリー
はんだでは、互いに融点が近く、はんだの階層化は困難
と考えられるため、これまではんだの階層化技術につい
ては充分に検討されてこなかった。
[0006] In Table 1 above, among the Pb-free solders, Au (gold) -20Sn solder (a solder alloy in which the composition range of Sn is 20 wt (% by weight) and the balance is Au and unavoidable impurities. The same shall apply hereinafter) has the highest melting point of 278 ° C., and the melting point of Sn—Sb (antimony) solder is 2
35-240 ° C, the melting point of Sn-3.5Ag (silver) solder becomes 221 ° C. It can be seen that most Pb-free solders other than Au-20Sn solder have Sn as a main component and a melting point of around 230 ° C. Therefore, these Pb-free solders have melting points close to each other, and it is considered that layering of the solder is difficult. Therefore, the layering technique of the solder has not been sufficiently studied so far.

【0007】このように、Pbフリーはんだによるはん
だの階層化が困難と考えられてきたのは、一般に、はん
だ付けがはんだの融点よりも20〜40℃高い温度で行
なわれてきたためである。以下、その理由を説明する。
As described above, it has been considered that it is difficult to form a layer of solder using Pb-free solder because soldering is generally performed at a temperature 20 to 40 ° C. higher than the melting point of solder. Hereinafter, the reason will be described.

【0008】リフローはんだ付けによって接続する場合
(以下、これをリフロー接続という)、リフロー炉内の
場所による温度差や基板に搭載される部品の熱容量に依
存して基板内の温度にばらつきが生ずる。従来の赤外線
加熱炉においては、後述するように、炉内の温度差が2
0℃以上あるため、リフロー接続に用いるはんだの融点
よりも最低20℃高い温度で加熱しなければならなかっ
た。このように、リフロー接続するための加熱温度を、
リフロー温度という。
[0008] When connection is made by reflow soldering (hereinafter referred to as reflow connection), the temperature in the substrate varies depending on the temperature difference depending on the location in the reflow furnace and the heat capacity of components mounted on the substrate. In a conventional infrared heating furnace, as described later, the temperature difference in the furnace is 2
Since the temperature is 0 ° C. or higher, it has to be heated at a temperature at least 20 ° C. higher than the melting point of the solder used for reflow connection. Thus, the heating temperature for reflow connection is
It is called reflow temperature.

【0009】上記のように、リフロー温度をはんだの融
点よりも数十度高く設定するもう1つの理由は、一般
に、温度が高い程はんだの濡れ性が良好となるためであ
る。以下、はんだの濡れ性の温度依存性について説明す
る。
As described above, another reason for setting the reflow temperature several tens of degrees higher than the melting point of the solder is that the higher the temperature, the better the wettability of the solder. Hereinafter, the temperature dependence of the wettability of the solder will be described.

【0010】はんだの濡れ性を評価する手法の1つとし
て、メニスコグラフ試験がある。メニスコグラフ試験と
は、高精度の荷重測定器に金属片試料を固定し、試料の
一部を溶融はんだ中に浸漬した時の荷重変化を測定する
試験である。金属片を溶融したはんだを浸漬すると、そ
の初期には、溶融したはんだ液がこの金属片を液外には
じき出そうとする力(反発力)が発生し、時間が経過す
るにつれて溶融はんだが金属片の表面に濡れ広がる。こ
の濡れの広がりとともに、金属片をはんだ中に引き込む
力(引き込み力)が発生する。金属片を浸漬開始した時
点から金属片に加わる力が反発力から引き込み力に変化
する時点までを濡れ時間とすると、濡れ時間が短い程濡
れ性が良いと言える。
As one of the techniques for evaluating the wettability of solder, there is a meniscograph test. The meniscograph test is a test in which a metal piece sample is fixed to a high-precision load measuring device and a change in load when a part of the sample is immersed in molten solder is measured. When the molten solder is immersed in the molten metal, a force (repulsive force) is generated in the initial stage by which the molten solder liquid tries to push the metal piece out of the liquid. Spreads on the surface of the piece. With the spread of the wetting, a force (drawing force) for drawing the metal piece into the solder is generated. If wetting time is defined as the time from the start of immersion of the metal piece to the time at which the force applied to the metal piece changes from the repulsive force to the pull-in force, the shorter the wetting time, the better the wettability.

【0011】図11は最も代表的なはんだ合金であるP
b−Sn共晶はんだのCu(銅)金属片に対する濡れ時
間の測定結果を示す図である。ここでは、フラックスと
して、ハロゲン無添加でロジンとアルコールの溶液を使
用した。
FIG. 11 shows P which is the most typical solder alloy.
It is a figure which shows the measurement result of the wetting time with respect to Cu (copper) metal piece of b-Sn eutectic solder. Here, a solution of rosin and alcohol without halogen was used as the flux.

【0012】同図において、溶融はんだの温度が210
℃のときには、濡れ時間が9秒程度であるが、温度の上
昇とともに濡れ時間が減少しており、濡れ性が向上する
ことがわかる。従って、より高い温度でリフロー接続す
る方がより良好な濡れ性を得ることができることにな
る。
In FIG. 1, the temperature of the molten solder is 210
At ℃, the wetting time is about 9 seconds, but the wetting time decreases as the temperature rises, indicating that the wettability improves. Therefore, better wettability can be obtained by performing reflow connection at a higher temperature.

【0013】以上の理由により、基板全域で良好なリフ
ロー接続を得るためには、はんだ付け温度をはんだの融
点よりも20〜40℃高くする必要があると考えられて
きたため、Pbフリーはんだによるはんだの階層化は困
難とされてきた。
For the above reasons, it has been considered that the soldering temperature must be higher than the melting point of the solder by 20 to 40 ° C. in order to obtain a good reflow connection over the entire substrate. Has been considered difficult.

【0014】[0014]

【発明が解決しようとする課題】しかし、Pbフリーは
んだによる電子回路装置の製作には、Pbフリーはんだ
による階層化技術が必須である。このため、従来では、
この階層化を実現するための手法の1つとして、融点の
異なる各種Pbフリーはんだ合金の開発が行なわれてき
た。
However, in manufacturing an electronic circuit device using Pb-free solder, a layering technique using Pb-free solder is essential. For this reason, conventionally,
As one of the techniques for realizing this hierarchy, various Pb-free solder alloys having different melting points have been developed.

【0015】その一例として、特開平10−19316
9号公報には、融点をさらに下げるとともにコストの上
昇を抑え、良好な濡れ性と、室温はもとより高温下にお
いても、良好な機械的性質とを兼ね備えたSn−Ag系
のPbフリーはんだ合金が開示されている。これによる
と、合金元素としてCu(0.1〜2mass%)、Bi
(ビスマス:0.1〜14mass%)、In(インジウ
ム:0.1〜10mass%)を添加することではんだ合金
の溶融温度が160〜205℃となり、Sn−3.5A
gの共晶温度221℃に比べて低くなっている。
As one example, Japanese Patent Application Laid-Open No. 10-19316
No. 9 discloses a Sn-Ag Pb-free solder alloy that further lowers the melting point and suppresses the increase in cost, and has both good wettability and good mechanical properties at high temperatures not only at room temperature but also at high temperatures. It has been disclosed. According to this, Cu (0.1 to 2 mass%) and Bi
(Bismuth: 0.1 to 14 mass%) and In (indium: 0.1 to 10 mass%), the melting temperature of the solder alloy becomes 160 to 205 ° C, and Sn-3.5A
g is lower than the eutectic temperature of 221 ° C.

【0016】このように、合金元素の添加によってはん
だの融点そのものを低下させることは、階層化を実現す
る上で有効な方法であるが、融点を下げる効果が大きい
InやBiは希少金属資源であり、Inは高価であっ
て、BiはCuやPbの副産物として生産されるため、
価格変動が激しいことが予測される。従って、融点が低
いはんだを生産する場合、はんだのコストを抑え、安定
したコストで生産することは非常に難しいものとなる。
As described above, lowering the melting point of the solder itself by adding an alloy element is an effective method for realizing layering, but In and Bi, which have a large effect of lowering the melting point, are rare metal resources. Yes, In is expensive, and Bi is produced as a by-product of Cu and Pb.
Price fluctuations are expected to be severe. Therefore, when producing a solder having a low melting point, it is very difficult to reduce the cost of the solder and produce it at a stable cost.

【0017】本発明はかかる問題に鑑みてなされたもの
であって、その目的は、低コストのPbフリーはんだ合
金によるはんだの階層化を実現し、高い接続信頼性を有
する電子回路装置を提供することにある。
The present invention has been made in view of such a problem, and an object of the present invention is to provide an electronic circuit device which realizes a hierarchical structure of solder using a low-cost Pb-free solder alloy and has high connection reliability. It is in.

【0018】[0018]

【課題を解決するための手段】必要とする低融点のはん
だのコストを抑え、安定して生産に使用するためには、
InやBiなどの添加量をさらに少なくすることが望ま
しい。即ち、大量生産に適する低コストのPbフリーは
んだによるはんだの階層化を実現するためには、はんだ
合金の開発のみならず、従来常識とされてきたはんだ付
け条件(はんだの融点よりも20〜40℃高いリフロー
温度)を見直し、かつ温度のばらつきが少ないはんだ付
け方法を導入することが必要である。
In order to reduce the cost of the required low melting point solder and to use it stably for production,
It is desirable to further reduce the amount of In or Bi added. That is, in order to realize the layering of the solder by the low-cost Pb-free solder suitable for mass production, not only the development of the solder alloy but also the soldering conditions (20 to 40 higher than the melting point of the solder) which have been conventionally accepted as common sense. It is necessary to review the reflow temperature (° C higher) and introduce a soldering method with less variation in temperature.

【0019】ここで、はんだ付け条件を見直してみる
と、後述するように、実際には、融点よりも20〜40
℃もリフロー温度を高くする必要はないことがわかっ
た。
Here, when the soldering conditions are reviewed, as will be described later, in practice, the melting point is set to be 20 to 40 lower than the melting point.
It was found that there was no need to increase the reflow temperature in ° C.

【0020】図2はSn−3Ag−0.7Cuはんだペ
ーストの濡れ広がり率の測定結果を示す図である。フラ
ックスは通常のRMAタイプである。Sn−3Ag−
0.7Cuはんだペーストの融点は218℃であるが、
図2で明らかなように、温度が220℃と229℃とで
濡れ広がり率に変化は見られない。
FIG. 2 is a diagram showing the measurement results of the wetting and spreading ratio of the Sn-3Ag-0.7Cu solder paste. The flux is of the normal RMA type. Sn-3Ag-
The melting point of the 0.7Cu solder paste is 218 ° C,
As is clear from FIG. 2, there is no change in the wetting spread rate between the temperatures of 220 ° C. and 229 ° C.

【0021】また、図3は上記のSn−3Ag−0.7
Cuはんだペーストを用いて基板にCuピンを接続し、
その引き抜き強度を測定した結果を示す図であるが、こ
の図3から明らかなように、温度による強度の違いは見
られない。
FIG. 3 shows the above Sn-3Ag-0.7.
Connect Cu pins to the board using Cu solder paste,
FIG. 4 is a diagram showing the result of measuring the pull-out strength. As is apparent from FIG. 3, no difference in strength due to temperature is observed.

【0022】以上のことから、Sn−3Ag−0.7C
uはんだペーストでは、その融点よりもわずかに高い2
20℃のはんだ付け温度が確保されればよいと言える。
From the above, Sn-3Ag-0.7C
In u solder paste, the melting point is slightly higher than its melting point.
It can be said that a soldering temperature of 20 ° C. should be ensured.

【0023】従来、習慣的に使用するはんだの融点より
も20〜40℃高い温度ではんだ付けが行なわれてきた
が、はんだペーストに含まれるフラックスの種類にもよ
るが、この融点よりもわずかに高い温度でのはんだ付け
は可能であることがわかった。従って、はんだの濡れ性
やはんだ付け時の基板内の温度差を考慮し、その最低の
温度部ではんだの融点よりもわずかでも高い温度が確保
できれば、はんだの融点を下げるための元素の添加量を
少なくし、低コストのPbフリーはんだでリフロー接続
を行なうことができる。
Conventionally, soldering has been carried out at a temperature 20 to 40 ° C. higher than the melting point of customarily used solder. However, depending on the type of flux contained in the solder paste, it is slightly higher than this melting point. It has been found that soldering at high temperatures is possible. Therefore, considering the wettability of the solder and the temperature difference inside the board during soldering, if a temperature that is slightly higher than the melting point of the solder can be secured at the lowest temperature part, the amount of the element added to lower the melting point of the solder And the reflow connection can be performed with low-cost Pb-free solder.

【0024】そこで、上記目的を達成するために、本発
明は、異なるはんだ付け工程ではんだ付けがなされた複
数のはんだ接続部を有する電子回路装置であって、先行
する第1のはんだ付け工程ではんだ付けがなされたはん
だ接続部のはんだを、第1のPbフリーはんだとしての
Sn−Sbはんだ合金とし、これに続く第2のはんだ付
け工程ではんだ付けがなされたはんだ接続部のはんだ
を、この第1のPbフリーはんだよりも融点が低い第2
のPbフリーはんだとしてのSn−Ag系のはんだ合金
とするものである。
Therefore, in order to achieve the above object, the present invention relates to an electronic circuit device having a plurality of solder connection portions soldered in different soldering steps, wherein the electronic circuit device has a plurality of solder connection portions. The solder of the soldered connection portion subjected to the soldering is made of a Sn—Sb solder alloy as a first Pb-free solder, and the solder of the soldered connection portion that has been soldered in the second soldering process is used. The second having a lower melting point than the first Pb-free solder
And a Sn-Ag based solder alloy as a Pb-free solder.

【0025】ここで、第1のPbフリーはんだでのSb
の組成範囲が1〜10wt%であって、残りがSnと不
可避不純物とからなり、電子部品と基板との接続部に
は、第2のPbフリーはんだでのAgの組成範囲が1.
5〜3.5wt%であって、残りがSnと不可避不純物
とからなるものであるが、この第2のPbフリーはんだ
では、Cu,Bi,Inをコストに影響が出ないように
微量添加することにより、温度による伸び特性を良好に
保ちながら、融点を下げることができる。ここで、Cu
を0〜0.8wt%添加したSn−Ag−Cuはんだ合
金、あるいはこのSn−Ag−Cu合金に必要に応じて
0〜2wt%のBiあるいは0〜4wt%のInを添加
したはんだ合金を使用する。
Here, Sb in the first Pb-free solder
Is 1 to 10 wt%, and the rest consists of Sn and unavoidable impurities. At the connection portion between the electronic component and the substrate, the composition range of Ag in the second Pb-free solder is 1.
5 to 3.5 wt%, with the balance consisting of Sn and unavoidable impurities. In this second Pb-free solder, a small amount of Cu, Bi, In is added so as not to affect the cost. This makes it possible to lower the melting point while maintaining good elongation characteristics with temperature. Where Cu
Sn-Ag-Cu solder alloy containing 0 to 0.8 wt% of Ni or a solder alloy containing 0 to 2 wt% of Bi or 0 to 4 wt% of In added to this Sn-Ag-Cu alloy as required I do.

【0026】このような構成により、炉内温度差の少な
い強制対流型のリフロー炉を使用し、第2のPbフリー
はんだのリフロー温度を従来に比べて融点に近い温度に
設定することにより、第1のPbフリーはんだの溶融を
防いで第2のPbフリーはんだによるリフロー接続を行
なうことができ、高い接続信頼性を有する電子回路装置
を提供することができる。
With such a configuration, by using a forced convection type reflow furnace with a small temperature difference in the furnace and setting the reflow temperature of the second Pb-free solder to a temperature closer to the melting point as compared with the prior art, The reflow connection using the second Pb-free solder can be performed while preventing the melting of the first Pb-free solder, and an electronic circuit device having high connection reliability can be provided.

【0027】[0027]

【発明の実施の形態】本発明の実施形態を図面を用いて
説明する。図1は本発明による電子回路装置の第1の実
施形態とその製造過程を示す図であって、1は半導体素
子、2はパッケージ基板、2Aは内面、2Bは外面、3
はメタライズ、4はSn−Sbはんだ、5は封止メタイ
ラズ、6はパッケージ、7は導体、8は電子部品、9は
基板、10はSn−Ag−Cuはんだである。
Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing a first embodiment of an electronic circuit device according to the present invention and a manufacturing process thereof, wherein 1 is a semiconductor element, 2 is a package substrate, 2A is an inner surface, 2B is an outer surface,
Is metallized, 4 is Sn-Sb solder, 5 is encapsulation metallurgy, 6 is package, 7 is conductor, 8 is electronic component, 9 is substrate, and 10 is Sn-Ag-Cu solder.

【0028】この実施形態に対するはんだ付け工程を前
工程と後工程とに区分し、図1(a)はこの第1の実施
形態に対するはんだ付け工程の前工程で得られる電子部
品8を示すものであり、また、図1(b)はかかる電子
部品8などを基板上に実装する後工程で得られるこの第
1の実施形態の電子回路装置を示すものである。
The soldering process for this embodiment is divided into a pre-process and a post-process, and FIG. 1A shows an electronic component 8 obtained in the pre-process of the soldering process for the first embodiment. FIG. 1B shows the electronic circuit device of the first embodiment obtained in a post-process of mounting the electronic component 8 and the like on a substrate.

【0029】図1(a)に示す電子部品8は半導体素子
1がパッケージ化されたものであって、パッケージ基板
2上に半導体素子1が搭載され、この半導体素子1がパ
ッケージ6によって封止されている。パッケージ基板2
では、その内面2Aに設けられたメタライズ3と外面2
Bに設けられたメタライズ3との間がスルーホールに充
填された導体7によって電気的に接続されており、ま
た、その内面2Aのメタライズ3と半導体素子1に設け
られたメタライズ3とがPbフリーはんだであるSn−
Sbはんだ4によってはんだ付けされている。さらに、
パッケージ6の周辺部に封止メタライズ5が設けられ、
これに対向してパッケージ基板2の内面2Aに設けられ
た封止メタライズ5とSn−Sbはんだ4によってはん
だ付けされている。
The electronic component 8 shown in FIG. 1A is a package in which the semiconductor element 1 is packaged. The semiconductor element 1 is mounted on a package substrate 2, and the semiconductor element 1 is sealed by a package 6. ing. Package substrate 2
Then, the metallized surface 3 provided on the inner surface 2A and the outer surface 2
B is electrically connected to the metallized 3 provided on the semiconductor element 1 by a conductor 7 filled in a through hole, and the metallized 3 on the inner surface 2A and the metallized 3 provided on the semiconductor element 1 are Pb-free. Sn- which is solder
Solder with Sb solder 4. further,
A sealing metallization 5 is provided on the periphery of the package 6,
Opposite to this, the sealing metallization 5 provided on the inner surface 2A of the package substrate 2 and the Sn-Sb solder 4 are used for soldering.

【0030】Sn−Sbはんだ4の融点は235〜24
0℃であり、半導体素子1とパッケージ基板2とが、ま
た、パッケージ6とパッケージ基板2とがSn−Sbは
んだ4の融点以上の所定の温度、例えば、280℃など
の温度でリフロー接続され、電子部品8が作製される。
The melting point of the Sn—Sb solder 4 is 235 to 24.
0 ° C., and the semiconductor element 1 and the package substrate 2 are reflow-connected at a predetermined temperature equal to or higher than the melting point of the Sn—Sb solder 4, for example, 280 ° C. The electronic component 8 is manufactured.

【0031】また、図1(b)に示す後工程では、図1
(a)に示す電子部品8がムライトあるいはガラスセラ
ミックなどの基板9上に載置され、この電子部品8のパ
ッケージ基板2の外面2Bでのメタライズ3(図1
(a))と基板9の表面に設けられた回路配線のメタラ
イズ3とがPbフリーはんだとしてのSn−Ag−Cu
はんだ10でリフロー接続され、電子回路装置が形成さ
れる。なお、かかる電子部品8のほかにコンデンサなど
の部品も基板9上に実装されるが、かかる部品もSn−
Ag−Cuはんだ10を用いてリフロー接続される。
In the post-process shown in FIG.
An electronic component 8 shown in FIG. 1A is placed on a substrate 9 such as mullite or glass ceramic, and metallized 3 (FIG. 1) on the outer surface 2B of the package substrate 2 of the electronic component 8.
(A)) and the metallization 3 of the circuit wiring provided on the surface of the substrate 9 are composed of Sn-Ag-Cu as Pb-free solder.
The electronic circuit device is formed by reflow connection with the solder 10. Note that, in addition to the electronic component 8, components such as a capacitor are mounted on the substrate 9.
Reflow connection is performed using Ag-Cu solder 10.

【0032】図1(a)に示す電子部品8の製造に際し
ては、従来では、リフロー接続のために、300℃以上
の高融点のPbはんだが使用されてきた。その理由の1
つは、高融点のPbはんだは、後工程で用いるPb−S
nはんだに比べて100℃以上融点が高く、後工程のは
んだ付けで溶融しないためである。
In the manufacture of the electronic component 8 shown in FIG. 1A, conventionally, a Pb solder having a high melting point of 300 ° C. or more has been used for reflow connection. One of the reasons
First, high melting point Pb solder is used for Pb-S
This is because the melting point is higher by 100 ° C. or more than that of the n solder, and the solder is not melted by soldering in a later process.

【0033】もう1つの理由は、高融点のPbはんだは
軟質であり、優れた応力緩和効果を有するからである。
Siなどからなる半導体素子1を電子部品8内の基板2
上にリフロー接続する場合、基板2とSiとの熱膨張差
によって発生する応力をはんだの塑性変形によって緩和
させなければならない。これは、電子回路装置の稼働,
停止に伴う発熱や冷却により、熱膨張や収縮による歪み
がはんだ接続部に蓄積され、時にはそこが破断に至るた
めである。はんだの融点だけに着目すれば、高融点のP
bはんだの代替、即ち、Pbフリーはんだとしては、A
u−20Snはんだが最も適している。しかし、Au−
20Snはんだは、上記の表1から明らかなように、非
常に硬いはんだであり、塑性変形による応力緩和効果は
ほとんど期待できない。
Another reason is that the high melting point Pb solder is soft and has an excellent stress relaxation effect.
A semiconductor element 1 made of Si or the like is mounted on a substrate 2 in an electronic component 8.
In the case of reflow connection, the stress generated due to the difference in thermal expansion between the substrate 2 and Si must be reduced by plastic deformation of the solder. This is the operation of the electronic circuit device,
This is because, due to heat generation and cooling caused by the stoppage, distortion due to thermal expansion and contraction is accumulated in the solder connection portion, and sometimes leads to breakage. Focusing only on the melting point of the solder, the high melting point P
As an alternative to b-solder, ie, Pb-free solder, A
u-20Sn solder is most suitable. However, Au-
As is clear from Table 1 above, the 20Sn solder is a very hard solder, and can hardly expect a stress relaxation effect by plastic deformation.

【0034】従って、高融点のPbはんだに比べてかな
り融点は低いが、Au−20Snはんだに比べて軟質で
あるSn−Sbはんだの方が、Au−20Snはんだに
比べ、高融点のPbはんだの代替材料として有望であ
る。この実施形態でのSn−Sbはんだ4の組成は、例
えば、Sbの組成範囲が1〜10wt%であり、残りが
Snと不可避不純物である。
Therefore, although the melting point is considerably lower than that of the high melting point Pb solder, the Sn—Sb solder, which is softer than the Au-20Sn solder, has a higher melting point than the Au-20Sn solder. A promising alternative. The composition of the Sn—Sb solder 4 in this embodiment is, for example, the composition range of Sb is 1 to 10 wt%, and the rest is Sn and inevitable impurities.

【0035】また、図1(b)に示す電子回路装置の後
工程では、電子部品8を基板9上に位置決めして仮搭載
し、強制対流型のリフロー炉を用いて、Sn−Ag−C
uはんだ10により、リフロー接続する。従来、このよ
うな電子部品8と基板9の接続には、Pb−Sn共晶は
んだが多く使用されてきた。この第1の実施形態では、
Pb−Sn共晶はんだの代替、即ち、Pbフリーはんだ
として、Sn−Ag系を使用するものであるが、これ
は、Sn−Ag系はんだは接続信頼性に優れ、これまで
にも使用実績があり、融点もSn−Sbはんだに比べて
10〜20℃低く、後述するように、前工程で用いてS
n−Sbはんだ4との階層化が可能であるためである。
Further, in a post-process of the electronic circuit device shown in FIG. 1B, the electronic component 8 is positioned and temporarily mounted on the substrate 9, and is subjected to Sn-Ag-C using a forced convection type reflow furnace.
Reflow connection is performed by u solder 10. Conventionally, Pb-Sn eutectic solder has been often used to connect such an electronic component 8 to the substrate 9. In the first embodiment,
An alternative to Pb-Sn eutectic solder, that is, Sn-Ag based solder is used as Pb-free solder. This is because Sn-Ag based solder has excellent connection reliability and has been used before. And the melting point is lower by 10 to 20 ° C. than that of the Sn—Sb solder.
This is because layering with the n-Sb solder 4 is possible.

【0036】なお、この第1の実施形態において、Sn
−Ag−Cuはんだ10の組成は、Agの組成範囲を
1.5〜3.5wt%、Cuの組成範囲を0〜0.8w
t%とし、残りはSnと不可避不純物である。一例とし
て、Sn−Ag−Cu三元共晶合金で融点が218℃の
Sn−3Ag−0.7Cuが挙げられる。
In the first embodiment, Sn
-The composition of the Ag-Cu solder 10 is such that the composition range of Ag is 1.5 to 3.5 wt% and the composition range of Cu is 0 to 0.8 w%.
t%, and the remainder is Sn and inevitable impurities. One example is Sn-3Ag-0.7Cu, a Sn-Ag-Cu ternary eutectic alloy with a melting point of 218 [deg.] C.

【0037】次に、このSn−3Ag−0.7Cuはん
だ10とSn−Sbはんだ4とで階層化が可能な理由を
説明する。
Next, the reason why the Sn-3Ag-0.7Cu solder 10 and the Sn-Sb solder 4 can be layered will be described.

【0038】まず、Sn−3Ag−0.7Cuはんだペ
ーストで、リフローに必要な温度を調査した。図2はそ
の調査によって得られたSn−3Ag−0.7Cuはん
だペーストでの濡れ広がり率を評価した結果を示す図で
ある。ここで使用したはんだペーストは通常のRMAタ
イプであって、フラックスの含有量が10〜11%、ハ
ロゲン量が0.05%程度のものである。濡れ広がり率
を比較すると、220℃〜229℃でほとんど変化が見
られなかった。
First, the temperature required for reflow was investigated with the Sn-3Ag-0.7Cu solder paste. FIG. 2 is a diagram showing the results of evaluating the spread rate of wetting with the Sn-3Ag-0.7Cu solder paste obtained by the investigation. The solder paste used here is a normal RMA type, having a flux content of 10 to 11% and a halogen content of about 0.05%. When comparing the wetting spread ratio, almost no change was observed between 220 ° C and 229 ° C.

【0039】また、図3はCuにNi/Auメッキを施
したピンをSn−3Ag−0.7Cuはんだペーストで
基板にリフロー接続し、ピンの引き抜き強度を測定した
結果を示す図である。この結果から明らかなように、引
き抜き強度もリフロー条件の220℃〜229℃で変化
が見られなかった。
FIG. 3 is a diagram showing the results of measuring the pull-out strength of the pins by reflow-connecting the pins obtained by plating Cu with Ni / Au to the substrate with Sn-3Ag-0.7Cu solder paste. As is clear from the results, no change was observed in the pull-out strength between 220 ° C. and 229 ° C. under the reflow condition.

【0040】以上のことから、Sn−3Ag−0.7C
uはんだペーストをリフローする場合、基板内での最低
温度が220℃以上になるように設定すればよいことが
わかった。
From the above, Sn-3Ag-0.7C
When reflowing the u solder paste, it was found that the minimum temperature in the substrate should be set to 220 ° C. or higher.

【0041】次に、リフロー接続時に基板内での最低温
度を220℃以上を確保するためのリフロー炉内の温度
むらの影響を調査した。図4は300mm×300mm
の基板の中央と端部に熱電対を設置し、従来使用されて
いる赤外線加熱炉と強制対流型リフロー炉とでの基板内
の温度むらを測定した結果を示す図であり、A1は従来
使用されている赤外線加熱炉での基板の端部での温度
を、A2は同じく基板の中央での温度を、ΔAはこれら
基板の端部と中央とでの温度差を夫々示し、B1は強制
対流型リフロー炉での基板の端部での温度を、B2は同
じく基板の中央での温度を、ΔBはこれら基板の端部と
中央とでの温度差を夫々示している。
Next, the influence of temperature unevenness in the reflow furnace for ensuring the minimum temperature in the substrate of 220 ° C. or more during reflow connection was investigated. Fig. 4 is 300mm x 300mm
A thermocouple is installed at the center and the end of the substrate, and the results of measuring the temperature unevenness in the substrate in a conventionally used infrared heating furnace and a forced convection type reflow furnace are shown. A2 indicates the temperature at the center of the substrate, ΔA indicates the temperature difference between the edge and the center of the substrate, and B1 indicates the forced convection. B2 indicates the temperature at the center of the substrate in the mold reflow furnace, B2 indicates the temperature at the center of the substrate, and ΔB indicates the temperature difference between the edge and the center of the substrate.

【0042】図4において、赤外線加熱炉を用いたとき
の基板内の温度差ΔAは最大で25〜35℃となる。一
方、この実施形態の製造に際して使用する強制対流型の
リフロー炉では、上記と同じサイズの基板において、こ
の基板内の温度差ΔBが10〜15℃となり、従来使用
してきた赤外線加熱炉よりも設定温度を低くすることが
できることがわかった。
In FIG. 4, the temperature difference ΔA in the substrate when the infrared heating furnace is used is 25 to 35 ° C. at the maximum. On the other hand, in the forced convection type reflow furnace used in the production of this embodiment, the temperature difference ΔB in the substrate of the same size as described above is 10 to 15 ° C., which is set higher than the infrared heating furnace used conventionally. It has been found that the temperature can be lowered.

【0043】即ち、図1(b)に示す後工程では、強制
対流型リフロー炉を用い、リフロー温度を235℃に設
定することにより、基板9内で温度が最も低いところで
も220℃の温度を確保することができ、融点が218
℃のSn−3Ag−0.7Cuはんだ10で良好なリフ
ロー接続が可能となる。また、Sn−Sbはんだ4の融
点は235〜240℃であるので、後工程でのこのリフ
ローはんだ付け工程で再溶融することはない。
That is, in the post-process shown in FIG. 1B, by using a forced convection type reflow furnace and setting the reflow temperature at 235 ° C., the temperature of 220 ° C. can be maintained even at the lowest temperature in the substrate 9. Melting point of 218
Good reflow connection becomes possible with the Sn-3Ag-0.7Cu solder 10 at a temperature of. In addition, since the melting point of the Sn—Sb solder 4 is 235 to 240 ° C., it does not re-melt in the reflow soldering step in the subsequent step.

【0044】以上のようにして、Sn−Sbはんだ4の
接続部を再溶融させることなく、Sn−Ag−Cuはん
だ10でリフロー接続させることが可能となり、はんだ
の階層化が可能となる。
As described above, it is possible to perform reflow connection with the Sn-Ag-Cu solder 10 without re-melting the connection portion of the Sn-Sb solder 4, and it is possible to layer the solder.

【0045】ところで、基板に接続する部品の熱容量が
大きく、基板内での温度差が10〜15℃以上になる場
合には、融点がより低いはんだを使用する必要がある。
しかし、このような場合には、Sn−3Ag−0.7C
uにBiあるいはInを少量添加することにより、はん
だの融点を下げることができる。
When the heat capacity of the components connected to the substrate is large and the temperature difference within the substrate is 10 to 15 ° C. or more, it is necessary to use solder having a lower melting point.
However, in such a case, Sn-3Ag-0.7C
By adding a small amount of Bi or In to u, the melting point of the solder can be lowered.

【0046】図5(a)はSn−3Ag−0.7Cuに
Biを添加した時の、また、図5(b)はSn−3Ag
−0.7CuにInを添加した時の夫々はんだ合金の融
点の変化を調査した結果を示す図である。
FIG. 5A shows the case where Bi is added to Sn-3Ag-0.7Cu, and FIG. 5B shows the case where Sn-3Ag-0.7Cu is added.
It is a figure which shows the result of having investigated change of the melting point of each solder alloy when In is added to -0.7Cu.

【0047】図5(a),(b)から明らかなように、
Biの場合には、2%の添加で液相線温度が216℃と
なり、また、Inの場合には、4%の添加で液相線温度
が214℃まで低下する。このように、Bi及びInの
添加量を数%程度に抑えることにより、はんだの融点を
低下させてはんだを完全溶融させ、健全なリフロー接続
を得ることができる。In,Biの添加ははんだのコス
ト上昇を招くおそれがあるが、この実施形態のように数
%程度の添加であれば、はんだのコスト上昇を小さく抑
えることができる。
As is clear from FIGS. 5A and 5B,
In the case of Bi, the addition of 2% lowers the liquidus temperature to 216 ° C, and the addition of 4% lowers the liquidus temperature to 214 ° C. As described above, by suppressing the addition amounts of Bi and In to about several percent, the melting point of the solder is reduced, the solder is completely melted, and a sound reflow connection can be obtained. Although the addition of In and Bi may cause an increase in the cost of the solder, the increase in the cost of the solder can be suppressed to a small value by adding about several percent as in this embodiment.

【0048】逆に、基板に接続する部品の熱容量が小さ
く、基板内での温度差を10℃程度に抑えることができ
る場合には、Pbフリーはんだ10としてのAgを3.
5wt%含むSn−3.5AgはんだとPbフリーはん
だ4としてのSn−Sbはんだとでの階層化も可能とな
る。これは、Sn−3.5Agはんだの共晶温度が22
1℃であって、リフロー温度を235℃とすれば、最低
温度部でも225℃を確保でき、全ての接続部のSn−
3.5Agはんだを溶融させることができるからであ
る。
On the other hand, if the heat capacity of the components connected to the board is small and the temperature difference in the board can be suppressed to about 10 ° C., the Ag as the Pb-free solder 10 is set to 3.
Layering of Sn-3.5Ag solder containing 5 wt% and Sn-Sb solder as Pb-free solder 4 is also possible. This is because the eutectic temperature of the Sn-3.5Ag solder is 22
If the reflow temperature is 1 ° C. and the reflow temperature is 235 ° C., 225 ° C. can be secured even at the lowest temperature portion, and the Sn−
This is because 3.5 Ag solder can be melted.

【0049】はんだ接続部の信頼性に及ぼすBi,In
の影響については、この信頼性に最も大きな影響を与え
るはんだ合金の伸びから評価できる。これは、電子回路
装置の発熱,冷却に伴なって部材が膨張収縮することに
より、はんだ接続部に応力が発生するが、はんだ合金が
塑性変形することにより、この応力を緩和させているた
めである。
Effect of Bi, In on reliability of solder joint
Can be evaluated from the elongation of the solder alloy which has the greatest influence on the reliability. This is because stress is generated in the solder connection part due to expansion and contraction of the member due to heat generation and cooling of the electronic circuit device, but this stress is relaxed by plastic deformation of the solder alloy. is there.

【0050】図6(a)は、雰囲気温度を20℃とし
て、Sn−3Ag−0.7CuにBiを添加したとき
の、また、図6(b)は同じくSn−3Ag−0.7C
uにInを添加したときの夫々はんだ合金の伸びを調査
した結果を示す図である。
FIG. 6A shows the case where Bi is added to Sn-3Ag-0.7Cu at an ambient temperature of 20 ° C. FIG. 6B shows the case where Sn-3Ag-0.7C
It is a figure which shows the result of having investigated elongation of each solder alloy when In is added to u.

【0051】図6(a),(b)から明らかなように、
Biの場合、添加量が2%までははんだ合金の伸びの低
下は認められないし、また、Inの場合には、添加しな
いときの伸びが25%であるが、4%添加しても、約2
3%の伸びがあった。従って、Biは2%まで添加して
も、また、Inは4%まで添加しても、接続信頼性は損
なわれない。また、BiとInとの両元素を夫々2%,
4%づつ添加しても、機械的性質はBiを2%添加した
はんだ合金と同等であり、さらに、In添加の分だけは
んだ合金の融点を下げることができる。
As is clear from FIGS. 6A and 6B,
In the case of Bi, no decrease in the elongation of the solder alloy is observed until the addition amount is 2%. In the case of In, the elongation when not added is 25%. 2
There was a 3% growth. Therefore, even if Bi is added up to 2% or In is added up to 4%, the connection reliability is not impaired. Further, both elements of Bi and In are each 2%,
Even if added by 4%, the mechanical properties are the same as those of the solder alloy to which Bi is added by 2%, and the melting point of the solder alloy can be lowered by the addition of In.

【0052】以上のことから、Bi,Inの第2のPb
フリーはんだへの添加量としては、Biについては0〜
2%、Inについては0〜4%とするものであり、この
範囲では、機械的特性を良好に保ちながら、融点を下げ
ることができる。
From the above, the second Pb of Bi, In
As the amount of addition to the free solder, Bi is 0 to
2% and In are set to 0 to 4%. In this range, the melting point can be lowered while maintaining good mechanical properties.

【0053】以上のようにして、はんだ付け部の接続信
頼性を損なうことなく、低コストのPbフリーはんだに
よるはんだの階層化を実現でき、高信頼度の電子回路装
置を提供することができる。
As described above, it is possible to realize the layering of the solder by the low-cost Pb-free solder without deteriorating the connection reliability of the soldered portion, and to provide a highly reliable electronic circuit device.

【0054】なお、上記Pbフリーはんだ合金には、は
んだ合金作製時に坩堝などから混入する不純物や、はん
だ合金作製時に使用される母合金中の不純物や、はんだ
の表面酸化により混入する酸素や、吸着により混入され
るC,N,Hなどの元素などが不可避不純物として含ま
れる。以上のことは、他の実施形態についても同様であ
る。
The Pb-free solder alloy contains impurities mixed from a crucible or the like at the time of preparing the solder alloy, impurities in a mother alloy used at the time of preparing the solder alloy, oxygen mixed by oxidizing the surface of the solder, and adsorption. Elements such as C, N, H, etc., mixed as a result are included as unavoidable impurities. The above is the same for the other embodiments.

【0055】図7は本発明による電子回路装置の第2の
実施形態を示す構成図であって、11は電子部品、12
はリード、13は電子部品、14は基板、15は複合電
子部品、16はSn−Sbはんだ、17はリード、18
は電子部品、19はリード、20は基板であり、図1に
対応する部分には同一符号を付けて重複する説明を省略
する。
FIG. 7 is a block diagram showing a second embodiment of the electronic circuit device according to the present invention, wherein 11 is an electronic component,
Is a lead, 13 is an electronic component, 14 is a board, 15 is a composite electronic component, 16 is Sn-Sb solder, 17 is a lead, 18
Is an electronic component, 19 is a lead, and 20 is a substrate. The same reference numerals are given to portions corresponding to those in FIG.

【0056】この実施形態においても、はんだ付け工程
を前工程と後工程とに区分しており、図7(b)はこの
実施形態の電子回路装置とそのはんだ付けの後工程を示
し、図7(a)は図7(b)に示す電子回路装置に実装
する複合電子部品15とそのはんだ付け工程(前工程)
を示すものである。
Also in this embodiment, the soldering process is divided into a pre-process and a post-process. FIG. 7B shows the electronic circuit device of this embodiment and the post-process of soldering. 7A shows a composite electronic component 15 to be mounted on the electronic circuit device shown in FIG. 7B and a soldering process thereof (previous process).
It shows.

【0057】まず、図7(a)において、複合電子部品
15は、セラミックあるいは耐熱性有機材料などからな
る基板14に単品としてのLSIなどの電子部品11や
LSIなどの電子部品13などが搭載されたものであ
る。基板14には、配線が施されており、この配線のメ
タライズ3が、電子部品11が有するリード12とSn
−Sbはんだ4によって接続され、また、電子部品13
が有するメタライズ3とSn−Sbはんだ4によって接
続されている。かかる接続は、リフローはんだ付けによ
ってなされている。
First, in FIG. 7A, as the composite electronic component 15, an electronic component 11 such as an LSI or an electronic component 13 such as an LSI is mounted on a substrate 14 made of ceramic or a heat-resistant organic material. It is a thing. Wiring is provided on the substrate 14, and the metallization 3 of the wiring corresponds to the lead 12 of the electronic component 11 and the Sn
-Connected by Sb solder 4 and electronic component 13
Are connected to each other by a Sn-Sb solder 4. Such a connection is made by reflow soldering.

【0058】図7(b)に示す後工程では、まず、上記
の前工程で得られた複合電子部品15がレーザなどを用
いてリード17とSn−Sbはんだ16で接続され、次
に、複合電子部品15が接続されたリード17を基板2
0上の所定の位置に形成してメタライズ3上にSn−A
g−Cuはんだ10を介して搭載し、また、基板20上
の別の部分には、例えば、単品としてのLSIなどの電
子部品18のリード19がメタライズ3上にSn−Ag
−Cuはんだ10を介して搭載し、強制対流型のリフロ
ー炉を用いてリフロー接続する。これにより、図示する
電子回路装置が得られる。
In the post-process shown in FIG. 7B, first, the composite electronic component 15 obtained in the preceding process is connected to the lead 17 with a Sn-Sb solder 16 using a laser or the like. The lead 17 to which the electronic component 15 is connected is connected to the substrate 2
0 at a predetermined position on the metallized 3
The lead 19 of an electronic component 18 such as, for example, a single LSI is mounted on another portion of the substrate 20 via the g-Cu solder 10 and the Sn-Ag
-Mounted via Cu solder 10 and connected by reflow using a forced convection type reflow furnace. Thereby, the illustrated electronic circuit device is obtained.

【0059】ここで、Sn−Sbはんだ4やSn−Ag
−Cuはんだ10の組成は図1に示した第1の実施形態
と同様であり、また、後工程で用いるSn−Ag−Cu
はんだ10には、リフロー温度を下げるために、必要に
応じて、上記の範囲でBiあるいはInを添加すること
ができ、例えば、一例として、Sn−Ag−Cuはんだ
10をSn−3Ag−0.7Cu−1Bi−2Inとす
ることができる。
Here, Sn-Sb solder 4 or Sn-Ag
The composition of the -Cu solder 10 is the same as that of the first embodiment shown in FIG. 1, and the Sn-Ag-Cu
Bi or In may be added to the solder 10 within the above range as necessary to lower the reflow temperature. For example, as an example, the Sn-Ag-Cu solder 10 may be made of Sn-3Ag-0. 7Cu-1Bi-2In.

【0060】図8は本発明による電子回路装置の第3の
実施形態を示す構成図であって、21はSi半導体、2
2はMo(モリブデン)基板、23はアルミナ基板、2
4はSn−Agはんだ、25はCu水冷ジャケット、2
6はメタライズ、27はワイヤであり、4は先の実施形
態と同様のSn−Sbはんだである。この実施形態はパ
ワーモジュールと呼ばれる電子回路装置の一例である。
FIG. 8 is a block diagram showing a third embodiment of the electronic circuit device according to the present invention.
2 is a Mo (molybdenum) substrate, 23 is an alumina substrate, 2
4 is Sn-Ag solder, 25 is Cu water cooling jacket, 2
Reference numeral 6 denotes metallization, reference numeral 27 denotes a wire, and reference numeral 4 denotes Sn-Sb solder similar to that of the previous embodiment. This embodiment is an example of an electronic circuit device called a power module.

【0061】同図において、前工程として、Si半導体
素子21と応力緩和材としてのMo基板22とをSn−
Sbはんだ4でリフロー接続し、次に、後工程として、
このSi半導体素子21が接続されたMo基板22とア
ルミナ基板23、アルミナ基板23とNiメッキなどが
施されたCu水冷ジャケット25が夫々、Sn−Agは
んだ24により、リフロー接続されている。そして、S
i半導体素子21に設けられたメタライズ26とCu水
冷ジャケット25に設けられたメタライズ26との間
が、ワイヤ27によってボンディングされている。
In the figure, as a pre-process, a Si semiconductor element 21 and a Mo substrate 22 as a stress relieving material are
Reflow connection with Sb solder 4 and then as a post process
The Mo substrate 22 and the alumina substrate 23 to which the Si semiconductor element 21 is connected, and the alumina substrate 23 and the Cu water cooling jacket 25 plated with Ni or the like are reflow-connected by Sn-Ag solder 24, respectively. And S
The metallization 26 provided on the i-semiconductor element 21 and the metallization 26 provided on the Cu water cooling jacket 25 are bonded by wires 27.

【0062】ここで、Sn−Sbはんだ4とSn−Ag
はんだ24の組成は、先の実施形態と同様であるが、ま
た、Sn−Agはんだ24には、必要に応じて、先の実
施形態と同様の範囲でCu,Bi,Inを添加し、その
融点を下げるようにすることができる。
Here, the Sn—Sb solder 4 and the Sn—Ag
Although the composition of the solder 24 is the same as that of the previous embodiment, Cu, Bi, and In are added to the Sn-Ag solder 24 as necessary within the same range as in the previous embodiment. The melting point can be lowered.

【0063】かかる構造の第3の実施形態では、Si半
導体素子21とCu水冷ジャケット25との熱膨張係数
差によって発生する残留応力を低減することができ、発
熱量の大きいSi半導体素子21とMo基板22との接
続部に高融点のSn−Sbはんだ4を使用していること
により、優れた耐熱性,接続信頼性を有するパワーモジ
ュールが得られることになる。
In the third embodiment having such a structure, the residual stress generated due to the difference in the coefficient of thermal expansion between the Si semiconductor element 21 and the Cu water cooling jacket 25 can be reduced, and the Si semiconductor element 21 having a large calorific value and Mo can be used. By using the high melting point Sn—Sb solder 4 for the connection with the substrate 22, a power module having excellent heat resistance and connection reliability can be obtained.

【0064】図9は本発明による電子回路装置の第4の
実施形態を示す構成図であって、28は電子部品、29
はリード、30はSn−Agはんだ、31はSn−Sb
はんだであり、図7に対応する部分には同一符号を付け
て重複する説明を省略する。
FIG. 9 is a block diagram showing a fourth embodiment of the electronic circuit device according to the present invention.
Is a lead, 30 is Sn-Ag solder, 31 is Sn-Sb
The portions corresponding to those in FIG. 7 are denoted by the same reference numerals, and redundant description will be omitted.

【0065】先の各実施形態では、前工程でSn−Sb
はんだのリフロー接続を行ない、それに続く後工程でS
n−Agはんだ(必要に応じて、上記の範囲でCu,B
i,Inを添加)のリフロー接続を行なうリフロー・リ
フロープロセスによるはんだ付け工程が採られていた
が、この第4の実施形態では、かかるリフロー・リフロ
ープロセスに限定されるものではない。即ち、後工程と
なるSn−Agはんだによる接続に、フロープロセス
(はんだ付け部を溶融したはんだに接触または浸漬させ
てはんだ付けを行なうプロセス)を適用することも可能
であり、この第4の実施形態では、後工程となるSn−
Agはんだによる接続をフロー接続(フローはんだ付け
による接続)としたものである。
In each of the above embodiments, Sn-Sb
Perform solder reflow connection, and use S
n-Ag solder (If necessary, Cu, B
Although the soldering step by the reflow reflow process for performing the reflow connection (i, In is added) is employed, the fourth embodiment is not limited to the reflow reflow process. That is, it is also possible to apply a flow process (a process in which a soldered portion is brought into contact with or immersed in molten solder to perform soldering) for connection using Sn-Ag solder as a post-process. In the embodiment, the post-process Sn-
The connection by Ag solder is flow connection (connection by flow soldering).

【0066】図9において、前工程として、LSIなど
の電子部品18のリード19と基板20のメタライズ3
とをSn−Sbはんだ31でリフロー接続し、次に、後
工程として、別の電子部品28のリード29を基板20
に設けられたスルーホールに差し込み、基板20の裏面
より、このリード29をSn−Agはんだ30で基板2
0の裏面のメタライズ3にフロー接続するものである。
In FIG. 9, the leads 19 of the electronic component 18 such as an LSI and the metallized 3
Are connected by reflow soldering with Sn-Sb solder 31, and then, as a later step, the leads 29 of another electronic component 28 are connected to the substrate 20.
The lead 29 is inserted from the back surface of the substrate 20 with the Sn-Ag solder 30 into the substrate 2.
0 is to be flow-connected to the metallization 3 on the back surface.

【0067】かかるフロープロセスでは、基板20の裏
面側からSn−Agはんだ30の噴流を基板20に吹き
付けることにより、スルーホール内にもこのはんだ30
が流れ込み、リード29と基板20とが接続されること
になる。このとき、基板20に厚みがあるため、その裏
面と表面とでは温度差が生じる。従って、表面側にリフ
ロー接続された電子部品18とその接続部のはんだ31
とでの温度は噴流はんだの温度よりも低くなるため、S
n−Sbはんだ31による接続部を再溶融させることは
なく、フロー接続することができる。
In such a flow process, a jet of Sn—Ag solder 30 is sprayed onto the substrate 20 from the back side of the substrate 20, so that this solder 30
Flows, and the leads 29 and the substrate 20 are connected. At this time, since the substrate 20 has a thickness, a temperature difference occurs between the back surface and the front surface. Therefore, the electronic component 18 reflow-connected to the front side and the solder 31
Since the temperature at and is lower than the temperature of the jet solder,
The flow connection can be performed without re-melting the connection portion by the n-Sb solder 31.

【0068】なお、この実施形態においても、Sn−S
bはんだ31とSn−Agはんだ30との組成は、先の
実施形態と同様である。
In this embodiment, Sn-S
The compositions of the b solder 31 and the Sn-Ag solder 30 are the same as in the previous embodiment.

【0069】図10は本発明による電子回路装置の第5
の実施形態を示す構成図であって、32は基板、33は
差込ピン、34は高融点はんだ、35は複合電子部品、
36はプリント基板、37はSn−Ag−Biはんだで
あり、前出図面に対応する部分には同一符号を付けて重
複する説明を省略する。
FIG. 10 shows a fifth embodiment of the electronic circuit device according to the present invention.
It is a block diagram showing an embodiment of the present invention, 32 is a substrate, 33 is a plug pin, 34 is a high melting point solder, 35 is a composite electronic component,
Reference numeral 36 denotes a printed circuit board, and 37 denotes Sn-Ag-Bi solder. Portions corresponding to the above-described drawings are denoted by the same reference numerals, and redundant description will be omitted.

【0070】この第5の実施形態は、第1,第2の工程
(上記前工程と後工程)で第1,第2のPbフリーはん
だを用いた先の各実施形態の電子回路装置に、さらに、
第3のPbフリーはんだを用いて形成された電子回路装
置に関するものである。ここでは、図10(a)を第1
の工程、図10(b)を第2の工程、図10(c)を第
3の工程として、3つの工程を示している。
In the fifth embodiment, the electronic circuit device of each of the first and second embodiments using the first and second Pb-free solders in the first and second steps (the pre-step and the post-step), further,
The present invention relates to an electronic circuit device formed using a third Pb-free solder. Here, FIG.
, FIG. 10B is a second step, and FIG. 10C is a third step, and three steps are shown.

【0071】図10(a)に示す第1の工程は、図1
(a)の前工程に相当するものであって、第1のPbフ
リーはんだとしてのSn−Sbはんだ4を用いてパッケ
ージ基板2に半導体素子1とパッケージ6とをリフロー
接続し、半導体素子をパッケージ内に封止した電子部品
8を形成するものである。
The first step shown in FIG.
The semiconductor device 1 and the package 6 are reflow-connected to the package substrate 2 using Sn—Sb solder 4 as a first Pb-free solder, and the semiconductor device is packaged. The electronic component 8 sealed therein is formed.

【0072】図10(b)に示す第2の工程は、この第
1の工程で形成された電子部品8などを基板32に実装
する工程である。この基板32には、予め、所定個数の
導体7が充填されたスルーホールが形成されており、こ
れら導体7の一方の端部が基板32の表面32Aに設け
られたメタライズ3に接続され、これら導体7の他方の
端部が基板32の裏面32Bに設けられているメタライ
ズ3に接続されていて、この裏面32B側のメタライズ
3に差込ピン33がAu−20SnあるいはAgろうな
どの高融点はんだ34で接続固定されている。かかる構
成の基板32の表面32A側の上記メタライズ3と電子
部品8のパッケージ基板2の外面2B側のメタライズ3
とが、図1(b)の後工程と同様にして、第2のPbフ
リーはんだとしてのSn−Ag−Cuはんだ10を用い
てリフロー接続される。これにより、図示する構造の複
合電子部品35が得られる。
The second step shown in FIG. 10B is a step of mounting the electronic component 8 and the like formed in the first step on the substrate 32. The substrate 32 is formed with through holes filled with a predetermined number of conductors 7 in advance, and one end of each of the conductors 7 is connected to the metallization 3 provided on the surface 32A of the substrate 32. The other end of the conductor 7 is connected to the metallization 3 provided on the back surface 32B of the substrate 32, and the insertion pin 33 is connected to the metallization 3 on the back surface 32B side with a high melting point solder such as Au-20Sn or Ag solder. The connection is fixed at 34. The metallization 3 on the surface 32A side of the substrate 32 having such a configuration and the metallization 3 on the outer surface 2B side of the package substrate 2 of the electronic component 8
Are reflow-connected using the Sn-Ag-Cu solder 10 as the second Pb-free solder in the same manner as in the subsequent step of FIG. 1B. Thus, the composite electronic component 35 having the structure shown in the drawing is obtained.

【0073】図10(c)に示す第3の工程は、図10
(b)で示した複合電子部品35などをプリント基板3
6に実装するものである。プリント基板36には、予め
スルーホールが設けられており、また、プリント基板3
6の裏面36Bのスルーホールの周りにメタライズ3が
設けられている。このプリント基板36に複合電子部品
35を実装する場合には、この複合電子部品35の差込
ピン33をプリント基板36のスルーホールにその表面
36A側から挿入し、その裏面36B側からメタライズ
3が設けられている部分に第3のPbフリーはんだであ
るSn−Ag−Biはんだ37の噴流を吹き付ける。こ
れにより、このSn−Ag−Biはんだ37はスルーホ
ールの内部にも流れ込み、差込ピン33がプリント基板
36にフロー接続される。
The third step shown in FIG.
The composite electronic component 35 shown in FIG.
6 is implemented. The printed circuit board 36 is provided with through holes in advance.
The metallization 3 is provided around the through-hole on the back surface 36B of the metal plate 6. When mounting the composite electronic component 35 on the printed circuit board 36, the insertion pins 33 of the composite electronic component 35 are inserted into the through holes of the printed circuit board 36 from the front surface 36A side, and the metallized 3 is inserted from the rear surface 36B side. A jet of Sn-Ag-Bi solder 37, which is a third Pb-free solder, is sprayed on the provided portion. As a result, the Sn-Ag-Bi solder 37 flows into the through holes, and the insertion pins 33 are flow-connected to the printed circuit board 36.

【0074】この第3のPbフリーはんだのSn−Ag
−Biはんだ37は、その組成が、Biの組成範囲を4
0〜60wt%、Agの組成範囲を0.1〜3wt%と
し、残りをSnと不可避不純物となるものであるが、例
えば、組成をSn−1Ag−57Biとすると、融点が
137〜138℃であり、上記の第1,第2のPbフリ
ーはんだに比べて低い融点となる。従って、Sn−Ag
−Biはんだ37を用いたフロープロセスでは、第1,
第2のPbフリーはんだを再溶融させることなく、はん
だ付けすることができる。
The Sn-Ag of the third Pb-free solder
-The composition of the Bi solder 37 has a Bi range of 4
The composition range of 0 to 60 wt% and Ag is 0.1 to 3 wt%, and the rest is Sn and inevitable impurities. For example, if the composition is Sn-1Ag-57Bi, the melting point is 137 to 138 ° C. Yes, it has a lower melting point than the first and second Pb-free solders. Therefore, Sn-Ag
In the flow process using the Bi solder 37,
Soldering can be performed without remelting the second Pb-free solder.

【0075】なお、Sn−Sbはんだ4とSn−Ag−
Cuはんだ10の組成は、先の実施形態と同様である。
The Sn-Sb solder 4 and the Sn-Ag-
The composition of the Cu solder 10 is the same as in the previous embodiment.

【0076】また、この第5の実施形態では、複合電子
部品35の基板32に実装する電子部品を、図1(a)
に示した電子部品8としたが、基板の裏面側のメタライ
ズにスルーホールを通して導体を導く構成の電子部品で
あれば、図7(a)や図8,図9に示す電子部品であっ
てもよい。
In the fifth embodiment, the electronic component mounted on the board 32 of the composite electronic component 35 is the same as that shown in FIG.
Although the electronic component 8 shown in FIG. 7 is used, any electronic component shown in FIGS. 7A, 8, and 9 may be used as long as the electronic component has a configuration in which a conductor is guided through a through hole to the metallization on the back surface side of the substrate. Good.

【0077】[0077]

【発明の効果】以上説明したように、本発明によれば、
高融点のPbフリーはんだであるSn−Sbはんだとそ
れよりも融点が低いSn−Ag(必要に応じてCu,B
i,Inを添加)はんだとを用いて、はんだの階層化が
可能となり、高い接続信頼性を有する電子回路装置を提
供することができる。これに、さらに、Sn−Ag−B
iはんだを使用することにより、3段階のはんだの階層
化が可能となる。
As described above, according to the present invention,
Sn-Sb solder, which is a high melting point Pb-free solder, and Sn-Ag having a lower melting point (Cu, B if necessary)
Using i) and (indium) solder makes it possible to form a layer of solder, and to provide an electronic circuit device having high connection reliability. In addition, Sn-Ag-B
The use of i-solder makes it possible to form a three-stage solder hierarchy.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明による電子回路装置の第1の実施形態を
示す構成図である。
FIG. 1 is a configuration diagram showing a first embodiment of an electronic circuit device according to the present invention.

【図2】Sn−3Ag−0.7Cuはんだペーストの濡
れ広がり率を測定した結果を示す図である。
FIG. 2 is a view showing a result of measuring a wet spread rate of a Sn-3Ag-0.7Cu solder paste.

【図3】Sn−3Ag−0.7Cuはんだペーストでリ
フロー接続したNi/Auメッキを施したCuピンの引
き抜き強度を測定した結果を示す図である。
FIG. 3 is a diagram showing the results of measuring the pull-out strength of Ni / Au-plated Cu pins reflow-connected with Sn-3Ag-0.7Cu solder paste.

【図4】従来型の赤外線加熱炉と強制対流型の加熱炉と
での基板内の温度のばらつきを調査した結果を示す図で
ある。
FIG. 4 is a diagram showing the results of an investigation of temperature variations in a substrate between a conventional infrared heating furnace and a forced convection heating furnace.

【図5】Sn−3Ag−0.7CuはんだへのBiまた
はInの添加量に対する液相線温度及び固相線温度
(℃)の変化を示す図である。
FIG. 5 is a graph showing changes in liquidus temperature and solidus temperature (° C.) with respect to the amount of Bi or In added to Sn-3Ag-0.7Cu solder.

【図6】Sn−3Ag−0.7CuはんだへのBiまた
はInの添加量に対する20℃における伸び(%)の変
化を示す図である。
FIG. 6 is a diagram showing a change in elongation (%) at 20 ° C. with respect to the amount of Bi or In added to a Sn-3Ag-0.7Cu solder.

【図7】本発明による電子回路装置の第2の実施形態を
示す構成図である。
FIG. 7 is a configuration diagram showing a second embodiment of the electronic circuit device according to the present invention.

【図8】本発明による電子回路装置の第3の実施形態を
示す構成図である。
FIG. 8 is a configuration diagram showing a third embodiment of the electronic circuit device according to the present invention.

【図9】本発明による電子回路装置の第4の実施形態を
示す構成図である。
FIG. 9 is a configuration diagram showing a fourth embodiment of the electronic circuit device according to the present invention.

【図10】本発明による電子回路装置の第5の実施形態
を示す構成図である。
FIG. 10 is a configuration diagram showing a fifth embodiment of the electronic circuit device according to the present invention.

【図11】Pb−Sn共晶はんだの融点以上での濡れ性
を評価した結果を示す図である。
FIG. 11 is a view showing the result of evaluating the wettability of a Pb-Sn eutectic solder at a melting point or higher.

【符号の説明】[Explanation of symbols]

1 半導体素子 2 パッケージ基板 3 メタライズ 4 Sn−Sbはんだ(第1のPbフリーはんだ) 5 パッケージと基板の封止メタライズ 6 パッケージ 7 導体 8 電子部品 9 基板 10 Sn−Ag−Cuはんだ(第2のPbフリーはん
だ) 11 電子部品 12 リード 13 電子部品 14 基板 15 複合電子部品 16 Sn−Sbはんだ 17 リード 18 電子部品 19 リード 20 基板 21 Si半導体素子 22 MO基板 23 アルミナなどの基板 24 Sn−Agはんだ 25 Cu水冷ジャケット 26 メタライズ 27 ボンディングされたワイヤー 28 電子部品 29 リード 30 Sn−Agはんだ 31 Sn−Sbはんだ 32 基板 33 差込ピン 34 Au−20SnはんだあるいはAgろうなどの高
融点はんだ(ろう) 35 複合電子部品 36 プリント基板 37 Sn−Ag−Biはんだ(第3のPbフリーはん
だ)
REFERENCE SIGNS LIST 1 semiconductor element 2 package substrate 3 metallization 4 Sn-Sb solder (first Pb-free solder) 5 package and substrate sealing metallization 6 package 7 conductor 8 electronic component 9 substrate 10 Sn-Ag-Cu solder (second Pb 11 electronic component 12 lead 13 electronic component 14 substrate 15 composite electronic component 16 Sn-Sb solder 17 lead 18 electronic component 19 lead 20 substrate 21 Si semiconductor element 22 MO substrate 23 substrate such as alumina 24 Sn-Ag solder 25 Cu Water cooling jacket 26 Metallized 27 Bonded wire 28 Electronic component 29 Lead 30 Sn-Ag solder 31 Sn-Sb solder 32 Substrate 33 Plug-in pin 34 High melting point solder such as Au-20Sn solder or Ag solder 35 Composite electronics Article 36 PCB 37 Sn-Ag-Bi solder (Third Pb-free solder)

───────────────────────────────────────────────────── フロントページの続き (72)発明者 下川 英恵 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 村川 俊隆 神奈川県秦野市堀山下1番地 株式会社日 立製作所エンタープライズサーバ事業部内 (72)発明者 芹沢 弘二 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Fターム(参考) 5E319 AA03 AA07 AB06 BB01 BB07 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hidee Shimokawa 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture In-house Research Laboratory of Hitachi, Ltd. (72) Inventor Toshitaka Murakawa 1-Horiyamashita, Hadano-shi, Kanagawa Hitachi Server Enterprise Server Division (72) Inventor Koji Serizawa 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture F-term in Hitachi, Ltd. Production Technology Research Laboratory F-term (reference) 5E319 AA03 AA07 AB06 BB01 BB07

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 異なるはんだ付け工程ではんだ付けがな
された複数のはんだ接続部を有する電子回路装置におい
て、 先行する第1のはんだ付け工程ではんだ付けがなされた
該はんだ接続部のはんだが、第1のPbフリーはんだと
してのSn,Sb及び不可避不純物からなるはんだ合金
であって、 該第1のはんだ付け工程に続く第2のはんだ付け工程で
はんだ付けがなされた該はんだ接続部のはんだが、第1
のPbフリーはんだよりも融点が低い第2のPbフリー
はんだとしてのSn,Ag及び不可避不純物からなるS
n−Ag系のはんだ合金であることを特徴とする電子回
路装置。
1. An electronic circuit device having a plurality of solder joints soldered in different soldering steps, wherein the solder of the solder joints soldered in the preceding first soldering step is the second solder joint. (1) a solder alloy comprising Sn, Sb and unavoidable impurities as Pb-free solder, wherein the solder of the solder connection portion soldered in the second soldering step following the first soldering step is: First
Composed of Sn, Ag, and unavoidable impurities as a second Pb-free solder having a lower melting point than that of the Pb-free solder.
An electronic circuit device comprising an n-Ag solder alloy.
【請求項2】 請求項1において、 前記第1のPbフリーはんだは、前記Sbの組成範囲を
1〜10wt%とするはんだ合金であることを特徴とす
る電子回路装置。
2. The electronic circuit device according to claim 1, wherein the first Pb-free solder is a solder alloy having a composition range of Sb of 1 to 10 wt%.
【請求項3】 請求項1において、 前記第2のPbフリーはんだは、前記Agの組成範囲を
1.5〜3.5wt%とすることを特徴とする電子回路
装置。
3. The electronic circuit device according to claim 1, wherein the composition ratio of the Ag in the second Pb-free solder is 1.5 to 3.5 wt%.
【請求項4】 請求項1または2において、 前記第2のPbフリーはんだに0〜0.8wt%の範囲
でCuを添加したことを特徴とする電子回路装置。
4. The electronic circuit device according to claim 1, wherein Cu is added to the second Pb-free solder in a range of 0 to 0.8 wt%.
【請求項5】 請求項1〜4のいずれか1つにおいて、 前記第2のPbフリーはんだは、InあるいはBiを添
加したはんだ合金であることを特徴とする電子回路装
置。
5. The electronic circuit device according to claim 1, wherein the second Pb-free solder is a solder alloy to which In or Bi is added.
【請求項6】 請求項5において、 前記Biの組成範囲は0〜2wt%であり、前記Inの
組成範囲が0〜4wt%であることを特徴とする電子回
路装置。
6. The electronic circuit device according to claim 5, wherein the composition range of Bi is 0 to 2 wt%, and the composition range of In is 0 to 4 wt%.
【請求項7】 請求項1〜5のいずれか1つにおいて、 前記第2のはんだ付け工程に後続する第3のはんだ付け
工程ではんだ付けがなされたはんだ接続部のはんだは、
第3のPbフリーはんだとしてのSn,Bi,Ag及び
不可避不純物からなるはんだ合金であることを特徴とす
る電子回路装置。
7. The solder according to claim 1, wherein the solder of the solder connection portion soldered in the third soldering step subsequent to the second soldering step is:
An electronic circuit device comprising a third Pb-free solder as a solder alloy comprising Sn, Bi, Ag and unavoidable impurities.
【請求項8】 請求項7において、 前記第3のPbフリーはんだでの前記Biの組成範囲を
40〜60wt%とし、前記第3のPbフリーはんだで
の前記Agの組成範囲を0.1〜3wt%とすることを
特徴とする電子回路装置。
8. The composition according to claim 7, wherein the composition range of the Bi in the third Pb-free solder is 40-60 wt%, and the composition range of the Ag in the third Pb-free solder is 0.1-6.0. An electronic circuit device comprising 3 wt%.
JP2000056314A 2000-03-01 2000-03-01 Electronic circuit device Pending JP2001244622A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000056314A JP2001244622A (en) 2000-03-01 2000-03-01 Electronic circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000056314A JP2001244622A (en) 2000-03-01 2000-03-01 Electronic circuit device

Publications (1)

Publication Number Publication Date
JP2001244622A true JP2001244622A (en) 2001-09-07

Family

ID=18577290

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000056314A Pending JP2001244622A (en) 2000-03-01 2000-03-01 Electronic circuit device

Country Status (1)

Country Link
JP (1) JP2001244622A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005004564A1 (en) * 2003-07-01 2005-01-13 Hitachi, Ltd. REFLOW SOLDERING METHOD USING Pb-FREE SOLDER ALLOY AND HYBRID PACKAGING METHOD AND STRUCTURE
JP2009200507A (en) * 2009-04-13 2009-09-03 Kelk Ltd Peltier element thermoelectric conversion module, method of manufacturing peltier element thermoelectric conversion module, and optical communication module
EP2312622A2 (en) 2009-10-15 2011-04-20 Mitsubishi Electric Corporation Power semiconductor element bonded to a substrate by a Sn-Sb-Cu solder and manufacturing method therefor
WO2015125855A1 (en) * 2014-02-24 2015-08-27 株式会社弘輝 Lead-free solder alloy, solder material, and joined structure
CN113725185A (en) * 2021-08-31 2021-11-30 江苏师范大学 Sn-based brazing filler metal capable of realizing vertical chip stacking and bonding method thereof
EP4056311A1 (en) * 2021-03-10 2022-09-14 Senju Metal Industry Co., Ltd. Solder alloy, solder powder, solder paste and solder joint

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005004564A1 (en) * 2003-07-01 2005-01-13 Hitachi, Ltd. REFLOW SOLDERING METHOD USING Pb-FREE SOLDER ALLOY AND HYBRID PACKAGING METHOD AND STRUCTURE
JP2009200507A (en) * 2009-04-13 2009-09-03 Kelk Ltd Peltier element thermoelectric conversion module, method of manufacturing peltier element thermoelectric conversion module, and optical communication module
EP2312622A2 (en) 2009-10-15 2011-04-20 Mitsubishi Electric Corporation Power semiconductor element bonded to a substrate by a Sn-Sb-Cu solder and manufacturing method therefor
US8334598B2 (en) 2009-10-15 2012-12-18 Mitsubishi Electric Corporation Power semiconductor device and manufacturing method therefor
EP2750173A2 (en) 2009-10-15 2014-07-02 Mitsubishi Electric Corporation Power semiconductor element bonded to a substrate by a Sn-Sb-Cu solder and manufacturing method therefor
WO2015125855A1 (en) * 2014-02-24 2015-08-27 株式会社弘輝 Lead-free solder alloy, solder material, and joined structure
JPWO2015125855A1 (en) * 2014-02-24 2017-03-30 株式会社弘輝 Lead-free solder alloy, solder material and joint structure
US9764430B2 (en) 2014-02-24 2017-09-19 Koki Company Limited Lead-free solder alloy, solder material and joined structure
EP4056311A1 (en) * 2021-03-10 2022-09-14 Senju Metal Industry Co., Ltd. Solder alloy, solder powder, solder paste and solder joint
US11904416B2 (en) 2021-03-10 2024-02-20 Senju Metal Industry Co., Ltd. Solder alloy, solder powder, solder paste and solder joint
CN113725185A (en) * 2021-08-31 2021-11-30 江苏师范大学 Sn-based brazing filler metal capable of realizing vertical chip stacking and bonding method thereof
CN113725185B (en) * 2021-08-31 2024-03-29 江苏师范大学 Sn-based solder capable of realizing vertical stacking of chips and bonding method thereof

Similar Documents

Publication Publication Date Title
US6010060A (en) Lead-free solder process
US5730932A (en) Lead-free, tin-based multi-component solder alloys
JP4144415B2 (en) Lead-free solder
JP2002307188A (en) PRODUCT USING Zn-Al BASED SOLDER
JPH08116169A (en) Assembly and method for connecting alloy solder
JP5724411B2 (en) Solder, soldering method and semiconductor device
US20150328723A1 (en) Lead-free solder alloy for printed circuit board assemblies for high-temperature environments
US20020155024A1 (en) Lead-free solder compositions
JP2000307228A (en) Solder jointing method containing no lead and electronic module manufactured thereby
US7754343B2 (en) Ternary alloy column grid array
JP2002261104A (en) Semiconductor device and electronic equipment
JP5031677B2 (en) Manufacturing method of bonded structure
US20060255476A1 (en) Electronic assembly with controlled solder joint thickness
US20040241039A1 (en) High temperature lead-free solder compositions
JP2019063830A (en) Solder alloy, solder junction material, and electronic circuit substrate
JP2000151095A (en) Method of soldering part on printed wiring board and manufacture of printed wiring board
JP3181283B2 (en) Solder-connected electronic circuit device, solder connection method, and solder for gold-plated connection terminals
JP2001244622A (en) Electronic circuit device
WO2006088690A2 (en) Method and arrangement for thermally relieved packages with different substrates
JP4888096B2 (en) Semiconductor device, circuit wiring board, and manufacturing method of semiconductor device
US20070059548A1 (en) Grid array package using tin/silver columns
JPH0985484A (en) Lead-free solder and packaging method using the same and packaged articles
JP5630060B2 (en) Solder bonding method, semiconductor device and manufacturing method thereof
JP2001358458A (en) Electronic equipment having lead-free solder connection
JP2005297011A (en) Solder paste and soldering article