JP2001217868A - パケットスケジュール回路 - Google Patents

パケットスケジュール回路

Info

Publication number
JP2001217868A
JP2001217868A JP2000026959A JP2000026959A JP2001217868A JP 2001217868 A JP2001217868 A JP 2001217868A JP 2000026959 A JP2000026959 A JP 2000026959A JP 2000026959 A JP2000026959 A JP 2000026959A JP 2001217868 A JP2001217868 A JP 2001217868A
Authority
JP
Japan
Prior art keywords
packet
value
counter
buffer
port
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000026959A
Other languages
English (en)
Inventor
Kohei Nakai
康平 中井
Eiji Oki
英司 大木
Takashi Kurimoto
崇 栗本
Naoaki Yamanaka
直明 山中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2000026959A priority Critical patent/JP2001217868A/ja
Publication of JP2001217868A publication Critical patent/JP2001217868A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】 【課題】 到着するパケットの長さに応じて適切な一定
値dを設定する。公平性を保ちながら出力回線の効率を
下げないパケットスケジュール回路を実現する。 【解決手段】 入力回線から到着したパケットの長さに
応じて、カウンタの増加量を変化させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、コンピュータネッ
トワーク上で、複数の入力回線から到着するパケットを
一つの出力回線に多重して送出する際に、輻輳時にそれ
ぞれの入力回線からの送出量を公平に出力する制御に利
用する。
【0002】
【従来の技術】読出パケットを選択する方法の一つに、
ラウンドロビン法(以下、RR:RoundRobinと記す)が
ある。RRは、トークンが各バッファを順番に巡回し、
出力のリクエストを出しているバッファを順次選択する
方法である。あるバッファを読出バッファとして選択し
たら、巡回方向の次のバッファからスタートしてリクエ
ストをサーチし、次の読出バッファを選択していく。
【0003】RRでは、選択の回数が公平に与えられる
が、パケット長が長いパケットを有するバッファは、パ
ケット長が短いパケットを有するバッファに比べて、多
くのトラヒックを出力回線に送出することになる。した
がって、平均パケット長がバッファ毎に異なる場合に
は、トラヒック量(スループット)の公平性を提供する
ことができない。
【0004】そこで、RRの問題を解決するために、デ
フィシットラウンドロビン法(以下、DRR:Deficit
Round Robinと記す)が提案されている。従来のDRRに
ついて説明する。DRRでは、図19のように、トーク
ンをラウンドさせて一定値dをカウンタ値に加えてい
く。カウンタ値が回線に蓄積されている先頭パケット長
以上になると、その入力回線は選択され、先頭パケット
が読み出される。
【0005】これによれば、先頭パケット長が大きいバ
ッファと比較し、先頭パケット長が小さいバッファに対
し、より多くの送出機会が割り当てられる。したがっ
て、送出される情報量についてみた場合には、公平性が
保たれることになる。
【0006】
【発明が解決しようとする課題】このようなDRRで
は、一定値dの適切な値を決めることが重要である。例
えば、一定値dの設定を短くし過ぎると、各バッファの
先頭パケット長よりも一定値dが短いため、カウンタ値
がパケット長になるまでに時間がかかり、トークンをラ
ウンドさせるのに時間がかかる。したがって、出力回線
の効率が低下する。
【0007】また、一定値dの設定を長くし過ぎると、
先頭パケットの長さに関係なく読出しが行われてしま
い、RRとほとんど同じ制御になってしまうために公平
性が保てない。
【0008】このように、一定値dは扱うパケットの長
さによって適切な値とすることが重要である。しかし、
あらかじめパケット長の分布が予測できる場合には、一
定値dの値を適切な値とすることも可能であるが、不確
定なトラヒック入力に対しては、このようなパケット長
の分布を予測することは困難である。
【0009】したがって、一定値dの値は、その時々の
パケット長に応じて可変に設定されることが望ましい。
【0010】本発明は、このような背景に行われたもの
であって、到着するパケットの長さに応じて適切な一定
値dを設定することができるパケットスケジュール回路
を提供することを目的とする。本発明は、公平性を保ち
ながら出力回線の効率を下げないパケットスケジュール
回路を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明は、入力回線から
到着したパケットの長さに応じて、カウンタの増加量を
変化させることを特徴とする。
【0012】すなわち、本発明は、パケットスケジュー
ル回路であって、本発明の特徴とするところは、複数の
入力回線から到着するパケットをそれぞれ蓄積する複数
のバッファと、この複数のバッファにそれぞれ備えられ
初期値がゼロのカウンタと、このバッファの先頭パケッ
ト長とこのカウンタ値との差を前記複数のバッファ毎に
それぞれ計算する手段と、この計算する手段の計算結果
が最小値となるバッファを選択する手段と、この最小値
を前記計算結果が最小値となるバッファ以外のバッファ
のカウンタ値にそれぞれ加算する手段と、前記計算結果
が最小値となるバッファからその先頭パケットを読出す
手段と、先頭パケットが読み出されたバッファのカウン
タ値をゼロにリセットする手段とを備えたところにあ
る。
【0013】このように、それぞれの入力回線毎にカウ
ンタを置き、同数ずつカウンタ値を増加させて公平性を
保つ。増加させる値は、その時点でのパケット長に適し
た値にすることができるので、出力回線の効率を下げな
い。
【0014】
【発明の実施の形態】本発明実施例のパケットスケジュ
ール回路の構成を図1ないし図3を参照して説明する。
図1は本発明実施例のパケットスケジュール回路の構成
図である。図2は各カウンタへの最小値加算を説明する
ための図である。図3はカウンタのリセットを説明する
ための図である。
【0015】本発明は、パケットスケジュール回路であ
って、本発明の特徴とするところは、図1に示すよう
に、複数の入力回線I1〜INから到着するパケットを
それぞれ蓄積する複数のバッファであるパケット格納部
B1〜BNと、この複数のパケット格納部B1〜BNに
それぞれ備えられ初期値がゼロのカウンタC1〜CN
と、このパケット格納部B1〜BNの先頭パケット長と
このカウンタC1〜CNのカウンタ値との差を複数のパ
ケット格納部B1〜BN毎にそれぞれ計算する手段であ
る計算値保存部R1〜RNと、この計算値保存部R1〜
RNの計算結果が最小値となるパケット格納部Bi(i
は1〜Nのいずれか)を選択する手段である比較部CM
とを備えたところにある。
【0016】また、比較部CMは、図2に示すように、
この最小値を前記計算結果が最小値となるパケット格納
部Bi以外のパケット格納部Bj(jは1〜Nのいずれ
かでありi≠j)のカウンタ値にそれぞれ加算する。
【0017】さらに、図3に示すように、前記計算結果
が最小値となるパケット格納部Biからその先頭パケッ
トを読出す手段である読み出し制御部REを備え、読み
出し制御部REは、先頭パケットが読み出されたパケッ
ト格納部Biのカウンタ値をゼロにリセットする。
【0018】次に、本発明実施例のパケットスケジュー
ル回路の動作を説明する。図1に示す先頭パケット長格
納部L1〜LNにより、それぞれのパケット格納部B1
〜BNに格納された先頭パケット長を記録しておく。計
算値保存部R1〜RNでは、先頭パケット長格納部L1
〜LNに記録された各パケット格納部B1〜BNの先頭
パケット長とカウンタC1〜CNのカウンタ値との差を
計算して最小値を求める。最小値を持つ計算値保存部R
iは比較部CMにより選択され、この計算値保存部Ri
に対応するパケット格納部Biから先頭パケットが読み
出される。求めた最小値は、前述した一定値dに相当
し、それぞれのカウンタC1〜CNに加えられ、読み出
されたパケット格納部Biに対応するカウンタCiはリ
セットされる。
【0019】本発明実施例のパケット読み出し動作を図
4ないし図18を参照してさらに具体的に説明する。図
4は先頭パケット長とカウンタ値との差の計算を説明す
るための図である。図5ないし図18は時刻T1ないし
T14におけるポート毎のパケット送出状況を示す図で
ある。図4に示すように、入力回線I1、Ii、INに
対応するパケット格納部B1、Bi、BNには、それぞ
れ長さb1、bi、bNの先頭パケットが格納されてい
る。
【0020】ここでは、パケット格納部B1、Bi、B
Nにそれぞれ設けられたポート1、i、Nからパケット
が送出されるとして説明する。また、各ポート1、i、
Nに対応して設けられたカウンタC1、Ci、CNのカ
ウンタ値は、それぞれD0、Di、DNであり、計算値
は、それぞれb1−D1、bi−Di、bN−DNであ
る。
【0021】まず、図5に示すように、時刻T1では各
ポート1、2、3に対応するパケット格納部B1、B
2、B3の先頭パケット長8、16、32と、カウンタ
C1、C2、C3のカウンタ値0、0、0との差を計算
する。計算結果は8、16、32である。この三つの計
算値の最小値8を持つポート1を読み出しを許可するポ
ートとして選択する。時刻T1で読み出しを許可された
ポート1のカウンタC1は、図6に示すように、時刻T
2ではリセットされる。さらに、ポート2および3のカ
ウンタC2、C3には最小値8が加えられる。図7に示
すように、時刻T3でポート1からパケット格納部B1
の先頭パケットが読み出される。
【0022】図8に示すように、時刻T4では、先頭パ
ケット長とカウンタ値との差を計算すると、ポート2が
最小値8を持つので、図9に示すように、時刻T5で
は、ポート2に対応するカウンタC2をリセットすると
ともに、他のカウンタC1およびC3に8を加算する。
図10に示すように、時刻T6では、ポート2からパケ
ット格納部B2の先頭パケットが読み出される。
【0023】図11に示すように、時刻T7では、先頭
パケット長とカウンタ値の差を計算すると、ポート1が
最小値8を持つので、図12に示すように、時刻T8で
は、ポート1のカウンタC1をリセットするとともに、
カウンタC2およびC3に8を加える。図13に示すよ
うに、時刻T9では、ポート1からパケット格納部B1
の先頭パケットが読み出される。
【0024】図14に示すように、時刻T10では、先
頭パケット長とカウンタ値との差を計算すると、ポート
2および3が同じ値8を持つ。このような場合には、若
番であるポート2が選択される。図15に示すように、
時刻T11では、ポート2のカウンタC2がリセットさ
れるとともに、ポート3のカウンタC3に8が加えられ
る。なお、ポート1には、パケットがないのでカウンタ
C1への加算は行われない。図16に示すように、時刻
T12では、ポート2からパケット格納部B2の先頭パ
ケットが読み出される。
【0025】図17に示すように、時刻T13では、ポ
ート3のパケット格納部B3にパケットが存在するだけ
なので、必然的にポート3が選択される。図18に示す
ように、時刻T14では、ポート3のパケットが読み出
され、カウンタC3がリセットされる。この作業を繰り
返して読み出しが行われる。
【0026】
【発明の効果】以上説明したように、本発明によれば、
到着するパケットの長さに応じて適切な一定値dを設定
することができる。したがって、公平性を保ちながら出
力回線の効率を下げないパケットスケジュール回路を実
現することができる。
【図面の簡単な説明】
【図1】本発明実施例のパケットスケジュール回路の構
成図。
【図2】各カウンタへの最小値加算を説明するための
図。
【図3】カウタンのリセットを説明するための図。
【図4】先頭パケット長とカウンタ値との差の計算を説
明するための図。
【図5】時刻T1におけるポート毎のパケット送出状況
を示す図。
【図6】時刻T2におけるポート毎のパケット送出状況
を示す図。
【図7】時刻T3におけるポート毎のパケット送出状況
を示す図。
【図8】時刻T4におけるポート毎のパケット送出状況
を示す図。
【図9】時刻T5におけるポート毎のパケット送出状況
を示す図。
【図10】時刻T6におけるポート毎のパケット送出状
況を示す図。
【図11】時刻T7におけるポート毎のパケット送出状
況を示す図。
【図12】時刻T8におけるポート毎のパケット送出状
況を示す図。
【図13】時刻T9におけるポート毎のパケット送出状
況を示す図。
【図14】時刻T10におけるポート毎のパケット送出
状況を示す図。
【図15】時刻T11におけるポート毎のパケット送出
状況を示す図。
【図16】時刻T12におけるポート毎のパケット送出
状況を示す図。
【図17】時刻T13におけるポート毎のパケット送出
状況を示す図。
【図18】時刻T14におけるポート毎のパケット送出
状況を示す図。
【図19】DRRを説明するための図。
【符号の説明】
1〜N ポート I1〜IN 入力回線 B1〜BN パケット格納部 C1〜CN カウンタ R1〜RN 計算値保存部 CM 比較部 RE 読み出し制御部 L1〜LN 先頭パケット長格納部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗本 崇 東京都千代田区大手町二丁目3番1号 日 本電信電話株式会社内 (72)発明者 山中 直明 東京都千代田区大手町二丁目3番1号 日 本電信電話株式会社内 Fターム(参考) 5K030 GA03 GA13 HA08 KA03 LB12

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 複数の入力回線から到着するパケットを
    それぞれ蓄積する複数のバッファと、この複数のバッフ
    ァにそれぞれ備えられ初期値がゼロのカウンタと、この
    バッファの先頭パケット長とこのカウンタ値との差を前
    記複数のバッファ毎にそれぞれ計算する手段と、この計
    算する手段の計算結果が最小値となるバッファを選択す
    る手段と、この最小値を前記計算結果が最小値となるバ
    ッファ以外のバッファのカウンタ値にそれぞれ加算する
    手段と、前記計算結果が最小値となるバッファからその
    先頭パケットを読出す手段と、先頭パケットが読み出さ
    れたバッファのカウンタ値をゼロにリセットする手段と
    を備えたことを特徴とするパケットスケジュール回路。
JP2000026959A 2000-02-04 2000-02-04 パケットスケジュール回路 Pending JP2001217868A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000026959A JP2001217868A (ja) 2000-02-04 2000-02-04 パケットスケジュール回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000026959A JP2001217868A (ja) 2000-02-04 2000-02-04 パケットスケジュール回路

Publications (1)

Publication Number Publication Date
JP2001217868A true JP2001217868A (ja) 2001-08-10

Family

ID=18552613

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000026959A Pending JP2001217868A (ja) 2000-02-04 2000-02-04 パケットスケジュール回路

Country Status (1)

Country Link
JP (1) JP2001217868A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244963A (ja) * 1999-12-22 2001-09-07 Nippon Telegr & Teleph Corp <Ntt> 競合制御装置
WO2009147731A1 (ja) 2008-06-03 2009-12-10 富士通株式会社 データ転送装置、情報処理装置および制御方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244963A (ja) * 1999-12-22 2001-09-07 Nippon Telegr & Teleph Corp <Ntt> 競合制御装置
WO2009147731A1 (ja) 2008-06-03 2009-12-10 富士通株式会社 データ転送装置、情報処理装置および制御方法

Similar Documents

Publication Publication Date Title
US6967951B2 (en) System for reordering sequenced based packets in a switching network
CN1689278B (zh) 网络拥塞控制方法和装置
US8929363B1 (en) Apparatus and method for allocating buffers of a memory including tracking a number of buffers used to store a received frame
US7212535B2 (en) Scheduling items using mini-quantum values
US20040095885A1 (en) Priority queuing method and apparatus
US8189578B2 (en) Simple fairness protocols for daisy chain interconnects
EP0235254A1 (en) Packet switched local network with priority random splitting and conflict detection
US7565496B2 (en) Sharing memory among multiple information channels
US20160142333A1 (en) Method and apparatus for performing a weighted queue scheduling using a set of fairness factors
US7023865B2 (en) Packet switch
GB2381412A (en) Determining transmission priority for data frames from a plurality of queues
US8660001B2 (en) Method and apparatus for providing per-subscriber-aware-flow QoS
US7350208B1 (en) Method and apparatus for scheduling using a resource variable decreased by amounts corresponding to the efficiency of the resource
JP2001217868A (ja) パケットスケジュール回路
US20050094658A1 (en) Method and apparatus for multicast packet transmission
US6920111B1 (en) Multiple update frequencies for counters in a multi-level shaping system
US6891846B2 (en) Method and apparatus for a traffic shaper
Katta et al. Maximizing switch allocation matching to reduce latency in network-on-chip
US10979358B2 (en) Low-latency data packet distributor
US20090073968A1 (en) Device with modified round robin arbitration scheme and method for transferring data
CN117834562A (zh) 一种驻留时间机制的硬件实现方法
CN117596217A (zh) 一种用于数据包限流的数据处理方法及装置
KR20190021630A (ko) 스위칭을 위한 스케줄링 방법 및 스케줄러
KR20020048594A (ko) 네트워크 프로세스 모듈
JPH0470147A (ja) 競合制御方式