JP2001177071A - Semiconductor device, and method of manufacturing the same - Google Patents
Semiconductor device, and method of manufacturing the sameInfo
- Publication number
- JP2001177071A JP2001177071A JP35796399A JP35796399A JP2001177071A JP 2001177071 A JP2001177071 A JP 2001177071A JP 35796399 A JP35796399 A JP 35796399A JP 35796399 A JP35796399 A JP 35796399A JP 2001177071 A JP2001177071 A JP 2001177071A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- film
- insulating film
- conductive film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000005530 etching Methods 0.000 claims abstract description 61
- 238000003860 storage Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 51
- 239000004020 conductor Substances 0.000 claims description 32
- 238000009792 diffusion process Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 41
- 229910052710 silicon Inorganic materials 0.000 description 41
- 239000010703 silicon Substances 0.000 description 41
- 239000003990 capacitor Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 239000012535 impurity Substances 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000001039 wet etching Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000002955 isolation Methods 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- WOIHABYNKOEWFG-UHFFFAOYSA-N [Sr].[Ba] Chemical compound [Sr].[Ba] WOIHABYNKOEWFG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関し、特に、トレンチ型セルを
有するDRAMを製造する場合に適用して好適なもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device and a method suitable for manufacturing a DRAM having trench cells.
【0002】[0002]
【従来の技術】従来のトレンチセルでは、セルサイズを
縮小するためにBEST(buried strap)
セルを採用したものがある。このBESTセルでは、埋
め込みコンタクトを用いて、トランスファーゲートの拡
散層とトレンチ内キャパシタ電極との接続をトレンチ内
壁で行うとともに、STI(shallow tren
ch isolation)で素子分離を行うことによ
り、素子分離幅を縮小するようにしている。2. Description of the Related Art In a conventional trench cell, a BEST (buried trap) is used to reduce the cell size.
Some use cells. In this BEST cell, the connection between the diffusion layer of the transfer gate and the capacitor electrode in the trench is performed on the inner wall of the trench by using the buried contact, and the STI (shallow trench) is formed.
The element isolation width is reduced by performing element isolation by means of isolation.
【0003】図9は、従来のBESTセルの製造工程の
一部を示す断面図である。図9(a)において、p型シ
リコン基板1上には、酸化シリコンからなるPad膜2
および窒化シリコンからなるPad膜3が形成され、P
ad膜2、3の開口部5に対応するシリコン基板1内に
はトレンチ6が形成されている。さらに、トレンチ6の
下方の領域には、ベリードプレート10が形成されると
ともに、キャパシタ絶縁膜11を介してストレージノー
ドとなる導電膜12が埋め込まれている。また、キャパ
シタ絶縁膜11より上側のトレンチ6側壁には、シリコ
ン酸化膜からなる絶縁膜13が形成され、この絶縁膜1
3を介して多結晶シリコン膜からなる導電膜14がトレ
ンチ6内に埋め込まれている。ここで、導電膜14は、
導電膜14の表面がp型シリコン基板1表面よりも下に
なるようにエッチングされている。FIG. 9 is a sectional view showing a part of a manufacturing process of a conventional BEST cell. In FIG. 9A, a Pad film 2 made of silicon oxide is formed on a p-type silicon substrate 1.
And a pad film 3 made of silicon nitride are formed.
A trench 6 is formed in the silicon substrate 1 corresponding to the opening 5 of the ad films 2 and 3. Further, a buried plate 10 is formed in a region below the trench 6, and a conductive film 12 serving as a storage node is embedded via a capacitor insulating film 11. An insulating film 13 made of a silicon oxide film is formed on the side wall of the trench 6 above the capacitor insulating film 11.
A conductive film 14 made of a polycrystalline silicon film is buried in the trench 6 via 3. Here, the conductive film 14
Etching is performed so that the surface of the conductive film 14 is lower than the surface of the p-type silicon substrate 1.
【0004】次に、図9(b)において、ウエットエッ
チングなどの等方性エッチングにより、トレンチ6内の
導電膜14より上方のp型シリコン基板1が露出するよ
うに、絶縁膜13を選択的にエッチングする。この時、
トレンチ6内の導電膜14より上方の絶縁膜13を完全
に除去するために、絶縁膜13のオーバーエッチングが
行われる。このため、導電膜14の表面よりも絶縁膜1
3の表面が下になり、トレンチ6側壁と導電膜14との
間に凹部31が形成される。Next, in FIG. 9B, the insulating film 13 is selectively etched by isotropic etching such as wet etching so that the p-type silicon substrate 1 above the conductive film 14 in the trench 6 is exposed. Etch. At this time,
In order to completely remove the insulating film 13 above the conductive film 14 in the trench 6, the insulating film 13 is over-etched. For this reason, the insulating film 1 is larger than the surface of the conductive film 14.
3, the surface of the trench 3 is turned down, and a recess 31 is formed between the sidewall of the trench 6 and the conductive film 14.
【0005】次に、トレンチ6内への斜めからのイオン
注入を行うことにより、シリコン基板1の表面近傍のト
レンチ6側壁内にトランスファーゲートの拡散層16を
形成する。Next, a diffusion layer 16 of a transfer gate is formed in the side wall of the trench 6 near the surface of the silicon substrate 1 by obliquely implanting ions into the trench 6.
【0006】次に、図9(c)において、CVDなどの
方法で多結晶シリコンからなる導電膜17をp型シリコ
ン基板1の全面に堆積する。この時、絶縁膜13の膜厚
は75nm程度であるため、凹部31の幅は75nm程
度となる。このため、導電膜17による凹部31の埋め
込みが不完全となり、凹部31内にボイド32が発生す
る。Next, in FIG. 9C, a conductive film 17 made of polycrystalline silicon is deposited on the entire surface of the p-type silicon substrate 1 by a method such as CVD. At this time, since the thickness of the insulating film 13 is about 75 nm, the width of the concave portion 31 is about 75 nm. As a result, the recess 31 is not completely filled with the conductive film 17, and voids 32 are generated in the recess 31.
【0007】次に、CDE(Chemical Dry
Etching)などの等方性エッチングにより、導
電膜17の表面がp型シリコン基板1の表面より50n
m下になるように、導電膜17を選択的にエッチングす
る。この結果、導電膜14を介しストレージノードとな
る導電膜12とトランスファーゲートの拡散層16とを
接続するストレージノードコンタクトがトレンチ6内に
形成される。Next, CDE (Chemical Dry) is used.
Etching) or the like, the surface of the conductive film 17 is 50n more than the surface of the p-type silicon substrate 1
The conductive film 17 is selectively etched so as to be below m. As a result, a storage node contact connecting the conductive film 12 serving as a storage node and the diffusion layer 16 of the transfer gate via the conductive film 14 is formed in the trench 6.
【0008】次に、図10に示すように、p型シリコン
基板1をエッチングすることにより、素子分離を行うた
めのSTI33を形成する。ここで、埋め込みコンタク
トがトランジスタの側面のみで行えるようにするため、
STI33がトレンチ6を横切って形成される。Next, as shown in FIG. 10, an STI 33 for element isolation is formed by etching the p-type silicon substrate 1. Here, in order to make the buried contact possible only on the side of the transistor,
STI 33 is formed across trench 6.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、従来の
トレンチ型DRAMの製造方法では、STI33がトレ
ンチ6を横切って形成されるため、STI33形成後の
酸化工程において、酸化性ガスがSTI33の側方から
ボイド32内に入り込む。このため、ボイド32の周辺
の導電膜14、17が酸化され、ストレージノードコン
タクトが高抵抗化するという問題があった。However, in the conventional method of manufacturing a trench DRAM, since the STI 33 is formed across the trench 6, in the oxidation step after the formation of the STI 33, an oxidizing gas is supplied from the side of the STI 33. It enters the void 32. Therefore, there is a problem that the conductive films 14 and 17 around the void 32 are oxidized and the resistance of the storage node contact is increased.
【0010】そこで、本発明の目的は、ストレージノー
ドコンタクトの高抵抗化を防止することが可能な半導体
装置および半導体装置の製造方法を提供することであ
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device and a method of manufacturing the semiconductor device, which can prevent a storage node contact from having a high resistance.
【0011】[0011]
【課題を解決するための手段】上述した課題を解決する
ために、第1の発明に係わる半導体装置の製造方法によ
れば、基板内にトレンチを形成する工程と、前記トレン
チが形成される基板側の所定の領域にベリードプレート
を形成する工程と、前記トレンチ内の側壁に絶縁膜を形
成する工程と、前記トレンチ内に導電体を埋め込む工程
と、前記導電体を所定の深さまでエッチングする工程
と、前記導電体上に絶縁層を形成する工程と、前記トレ
ンチ側壁に形成された絶縁膜のエッチングを行う工程
と、前記導電体上に形成された絶縁層のエッチングを行
う工程と、前記トレンチ内の基板側の領域にトランスフ
ァーゲートの拡散層を形成する工程と、前記導電体と前
記拡散層とを接続するストレージノードコンタクトを前
記トレンチ内に形成する工程とを備えることを特徴とす
る。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a trench in a substrate; Forming a buried plate in a predetermined region on the side, forming an insulating film on sidewalls in the trench, filling a conductor in the trench, and etching the conductor to a predetermined depth. A step of forming an insulating layer on the conductor, a step of etching an insulating film formed on the trench sidewall, and a step of etching an insulating layer formed on the conductor. Forming a transfer gate diffusion layer in a region on the substrate side in the trench, and forming a storage node contact connecting the conductor and the diffusion layer in the trench; And a step.
【0012】これにより、トレンチ側壁に形成された絶
縁膜をエッチングしたために、トレンチ内に埋め込まれ
た導電体とトレンチ側壁との間に凹部が形成された場合
においても、導電体上に形成された絶縁層のエッチング
を選択的に行うことにより、トレンチ側壁に形成された
絶縁膜とトレンチ内に埋め込まれた導電体と間の段差を
低減することが可能となる。このため、ストレージノー
ドコンタクトとなる導電膜を形成する際に、ストレージ
ノードコンタクトとなる導電膜をその凹部内に完全に埋
め込むことが可能となり、その凹部内にボイドが発生す
ることを防止することが可能となる。この結果、その後
の酸化工程において、ストレージノードコンタクトの高
抵抗化を防止することが可能となる。Accordingly, even when a recess is formed between the conductor buried in the trench and the trench side wall because the insulating film formed on the trench side wall is etched, the insulating film is formed on the conductor. By selectively etching the insulating layer, a step between the insulating film formed on the side wall of the trench and the conductor embedded in the trench can be reduced. For this reason, when forming the conductive film serving as the storage node contact, the conductive film serving as the storage node contact can be completely buried in the concave portion, and the occurrence of voids in the concave portion can be prevented. It becomes possible. As a result, it is possible to prevent the resistance of the storage node contact from increasing in the subsequent oxidation step.
【0013】ここで、トレンチ側壁に形成された絶縁膜
のエッチングを行う工程と、導電体上に形成された絶縁
層のエッチングを行う工程を同時に行うことが好まし
い。Here, it is preferable to simultaneously perform the step of etching the insulating film formed on the trench side wall and the step of etching the insulating layer formed on the conductor.
【0014】また、導電体上に形成された絶縁層は、ト
レンチ側壁に形成された絶縁膜と等方性エッチングによ
る選択性が低く、かつ、前記導電体と等方性エッチング
による選択性が高いことが好ましい。Further, the insulating layer formed on the conductor has a low selectivity by isotropic etching with the insulating film formed on the side wall of the trench, and has a high selectivity by the isotropic etching with the conductor. Is preferred.
【0015】また、導電体上に形成された絶縁層の膜厚
は、導電体上に形成された絶縁層およびトレンチ側壁に
形成された絶縁膜のエッチングを同時に行った時に、同
程度の時間で剥離されるように設定することが好まし
い。The thickness of the insulating layer formed on the conductor is approximately the same as that of the etching of the insulating layer formed on the conductor and the insulating film formed on the side walls of the trench at the same time. It is preferable to set so as to be peeled.
【0016】また、導電体上に形成される絶縁層は、熱
酸化膜であることが好ましい。Further, the insulating layer formed on the conductor is preferably a thermal oxide film.
【0017】また、第2の発明に係わる半導体装置の製
造方法によれば、基板内にトレンチを形成する工程と、
前記トレンチが形成される基板側の所定の領域にベリー
ドプレートを形成する工程と、前記トレンチ側壁に絶縁
膜を形成する工程と、前記トレンチ内に導電体を埋め込
む工程と、前記導電体を所定の深さまでエッチングする
工程と、前記絶縁膜のエッチングを行う工程と、前記ト
レンチ内の基板側の領域にトランスファーゲートの拡散
層を形成する工程と、前記絶縁膜のエッチング量に基づ
いて、前記導電体の一部をさらにエッチングする工程
と、前記導電体と前記拡散層とを接続するストレージノ
ードコンタクトを前記トレンチ内に形成する工程とを備
えることを特徴とする。Further, according to the method of manufacturing a semiconductor device according to the second invention, a step of forming a trench in the substrate;
Forming a buried plate in a predetermined region on the substrate side where the trench is formed, forming an insulating film on a side wall of the trench, embedding a conductor in the trench; A step of etching the insulating film, a step of forming a diffusion layer of a transfer gate in a substrate-side region in the trench, and a step of etching the insulating film based on an etching amount of the insulating film. The method further comprises the steps of: etching a part of the body; and forming a storage node contact in the trench for connecting the conductor and the diffusion layer.
【0018】これにより、トレンチ側壁に形成された絶
縁膜をエッチングしたために、トレンチ内に埋め込まれ
た導電体とトレンチ側壁との間に凹部が形成された場合
においても、導電体のエッチングを選択的に行うことに
より、トレンチ側壁に形成された絶縁膜とトレンチ内に
埋め込まれた導電体と間の段差を低減することが可能と
なる。このため、トレンチ側壁に形成された絶縁膜をエ
ッチングした後に、ストレージノードコンタクトとなる
導電膜を形成した場合においても、ボイドが発生するこ
とを防止することが可能となり、その後の酸化工程にお
いて、ストレージノードコンタクトの高抵抗化を防止す
ることが可能となる。Accordingly, even when a recess is formed between the conductor buried in the trench and the trench side wall because the insulating film formed on the trench side wall is etched, the etching of the conductor can be selectively performed. By doing so, it is possible to reduce the step between the insulating film formed on the trench side wall and the conductor buried in the trench. Therefore, even when a conductive film serving as a storage node contact is formed after etching the insulating film formed on the trench side wall, it is possible to prevent voids from being generated. It is possible to prevent the resistance of the node contact from increasing.
【0019】また、本発明の半導体装置によれば、トレ
ンチ側壁の絶縁膜を介して前記トレンチ内に埋め込まれ
た導電体と前記トレンチ側壁との間に形成される凹部の
深さが、前記凹部上に形成される導電膜による埋め込み
可能な範囲であることを特徴とする。Further, according to the semiconductor device of the present invention, the depth of the concave portion formed between the conductor buried in the trench and the trench side wall via the insulating film on the trench side wall is smaller than that of the concave portion. It is a range that can be embedded with a conductive film formed thereon.
【0020】これにより、トレンチ側壁の絶縁膜をエッ
チングした後に、ストレージノードコンタクトとなる導
電膜をトレンチ内に埋め込まれた導電体上に形成した場
合においても、ボイドが発生することを防止することが
可能となり、その後の酸化工程において、ストレージノ
ードコンタクトの高抵抗化を防止することが可能とな
る。Thus, even when the conductive film serving as a storage node contact is formed on the conductor embedded in the trench after etching the insulating film on the trench side wall, it is possible to prevent generation of voids. This makes it possible to prevent the resistance of the storage node contact from increasing in the subsequent oxidation step.
【0021】[0021]
【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0022】図1〜5は、本発明の第1実施例に係わる
半導体装置の製造工程を示す断面図である。なお、以下
の実施例では、64MDRAMの製造方法を例にとって
説明するが、本発明はこの実施例に限定されるものでは
ない。FIGS. 1 to 5 are sectional views showing the steps of manufacturing a semiconductor device according to the first embodiment of the present invention. In the following embodiments, a method of manufacturing a 64 MDRAM will be described as an example, but the present invention is not limited to this embodiment.
【0023】図1(a)において、p型シリコン基板1
全面には、Pad膜2、3、4が、例えば、CVDやス
パッタなどの方法で順次積層される。ここで、例えば、
Pad膜2、4はシリコン酸化膜、Pad膜3はシリコ
ン窒化膜とすることができる。また、例えば、Pad膜
2の厚さは8nm、Pad膜3の厚さは220nm、P
ad膜4の厚さは700nmとすることができる。In FIG. 1A, a p-type silicon substrate 1
Pad films 2, 3, and 4 are sequentially stacked on the entire surface by, for example, a method such as CVD or sputtering. Where, for example,
The Pad films 2 and 4 can be silicon oxide films, and the Pad film 3 can be a silicon nitride film. Further, for example, the thickness of the Pad film 2 is 8 nm, the thickness of the Pad film 3 is 220 nm,
The thickness of the ad film 4 can be 700 nm.
【0024】次に、リソグラフィー技術およびRIEな
どの異方性エッチング技術を用いることにより、Pad
膜2、3、4に開口部5を形成する。ここで、p型シリ
コン基板1表面から見た場合の開口部5の形状は、短径
が0.3μm、長径が0.8μmの長円形(まゆ形、ま
たは楕円形)とすることができる。Next, by using lithography technology and anisotropic etching technology such as RIE, Pad
The openings 5 are formed in the films 2, 3, and 4. Here, the shape of the opening 5 when viewed from the surface of the p-type silicon substrate 1 may be an oval (brow or oval) having a minor axis of 0.3 μm and a major axis of 0.8 μm.
【0025】次に、図1(b)において、Pad膜4を
マスクとして、RIEなどの異方性エッチングを行うこ
とにより、p型シリコン基板1内にトレンチ6を形成す
る。ここで、トレンチ6の深さは、例えば、7μmとす
ることができる。次に、図1(c)において、p型シリ
コン基板1全面に不純物含有膜7をCVDなどの方法で
堆積する。ここで、不純物含有膜7は、例えば、AsS
G(砒素混入シリコン酸化膜)とすることができる。ま
た、不純物含有膜7の厚さは、例えば、45nmとする
ことができる。Next, in FIG. 1B, a trench 6 is formed in the p-type silicon substrate 1 by performing anisotropic etching such as RIE using the Pad film 4 as a mask. Here, the depth of the trench 6 can be, for example, 7 μm. Next, in FIG. 1C, an impurity-containing film 7 is deposited on the entire surface of the p-type silicon substrate 1 by a method such as CVD. Here, the impurity-containing film 7 is made of, for example, AsS
G (arsenic mixed silicon oxide film). Further, the thickness of the impurity-containing film 7 can be, for example, 45 nm.
【0026】次に、p型シリコン基板1全面に有機膜8
をスピンコートなどの方法で形成する。ここで、有機膜
8は、例えば、フォトレジスト膜とすることができる。Next, an organic film 8 is formed on the entire surface of the p-type silicon substrate 1.
Is formed by a method such as spin coating. Here, the organic film 8 can be, for example, a photoresist film.
【0027】次に、図2(a)において、CDE(ケミ
カルドライエッチング)などの等方性エッチングを行う
ことにより、有機膜8の一部がトレンチ6の底に残るよ
うにして、有機膜8を選択的に除去する。ここで、有機
膜8のエッチングは、例えば、有機膜8の表面がp型シ
リコン基板1の表面から1.5μm下の位置となるよう
にすることができる。Next, in FIG. 2A, isotropic etching such as CDE (chemical dry etching) is performed so that a part of the organic film 8 remains at the bottom of the trench 6 and Is selectively removed. Here, the etching of the organic film 8 can be performed, for example, so that the surface of the organic film 8 is 1.5 μm below the surface of the p-type silicon substrate 1.
【0028】次に、有機膜8をマスクとして、ウエット
エッチングなどの等方性エッチングを行うことにより、
有機膜8の表面より上にある不純物含有膜7を選択的に
除去する。Next, isotropic etching such as wet etching is performed using the organic film 8 as a mask.
The impurity-containing film 7 above the surface of the organic film 8 is selectively removed.
【0029】次に、図2(b)において、ウエットエッ
チングなどの等方性エッチングを行うことにより、トレ
ンチ6の底に残っている有機膜8を選択的に除去する。Next, in FIG. 2B, the organic film 8 remaining at the bottom of the trench 6 is selectively removed by performing isotropic etching such as wet etching.
【0030】次に、p型シリコン基板1全面にCap膜
9をCVDなどの方法で堆積する。ここで、Cap膜9
は、例えば、シリコン酸化膜とすることができる。ま
た、Cap膜9の厚さは、例えば、25nmとすること
ができる。Next, a Cap film 9 is deposited on the entire surface of the p-type silicon substrate 1 by a method such as CVD. Here, the Cap film 9
Can be, for example, a silicon oxide film. The thickness of the Cap film 9 can be, for example, 25 nm.
【0031】次に、アニールなどの熱処理を行うことに
より、不純物含有膜7に含まれている砒素などの不純物
をp型シリコン基板1内のトレンチ6周辺に拡散させ、
n型拡散層からなるベリードプレート10を形成する。
ここで、不純物含有膜7をCap膜9で覆っておくこと
により、不純物含有膜7に含まれている砒素などの不純
物が、熱処理時に外気中に蒸発してしまうことを防止す
ることができる。Next, an impurity such as arsenic contained in the impurity-containing film 7 is diffused around the trench 6 in the p-type silicon substrate 1 by performing a heat treatment such as annealing.
A buried plate 10 made of an n-type diffusion layer is formed.
Here, by covering the impurity-containing film 7 with the Cap film 9, it is possible to prevent impurities such as arsenic contained in the impurity-containing film 7 from evaporating into the outside air during the heat treatment.
【0032】次に、図2(c)において、ウエットエッ
チングなどの等方性エッチングを行うことにより、p型
シリコン基板1全面を覆っているCap膜9およびトレ
ンチ6の底に残っている不純物含有膜7を選択的に除去
する。Next, as shown in FIG. 2C, isotropic etching such as wet etching is performed to obtain the cap film 9 covering the entire surface of the p-type silicon substrate 1 and the impurities remaining at the bottom of the trench 6. The film 7 is selectively removed.
【0033】次に、p型シリコン基板1全面にキャパシ
タ絶縁膜11をCVDなどの方法で堆積する。ここで、
キャパシタ絶縁膜11は、例えば、シリコン酸化膜、O
N(酸化窒化シリコン)膜、Ti2O5(タンタル酸
化)膜、BST(チタン酸ストロンチウムバリウム)
膜、またはSTO膜などとすることができる。また、キ
ャパシタ絶縁膜11の厚さは、シリコン酸化膜に換算し
た場合、例えば、30nmとすることができる。Next, a capacitor insulating film 11 is deposited on the entire surface of the p-type silicon substrate 1 by a method such as CVD. here,
The capacitor insulating film 11 is, for example, a silicon oxide film, O
N (silicon oxynitride) film, Ti 2 O 5 (tantalum oxide) film, BST (strontium barium titanate)
Film or STO film. The thickness of the capacitor insulating film 11 can be, for example, 30 nm when converted to a silicon oxide film.
【0034】次に、図3(a)において、p型シリコン
基板1全面に導電膜12をCVDなどの方法で堆積す
る。ここで、導電膜12は、例えば、多結晶シリコン膜
またはルテニウム(Ru)膜などとすることができる。
また、導電膜12の厚さは、例えば、500nmとする
ことができる。Next, in FIG. 3A, a conductive film 12 is deposited on the entire surface of the p-type silicon substrate 1 by a method such as CVD. Here, the conductive film 12 can be, for example, a polycrystalline silicon film or a ruthenium (Ru) film.
Further, the thickness of the conductive film 12 can be, for example, 500 nm.
【0035】次に、図3(b)において、CMP(化学
的機械的研磨)などの平坦化技術を用いることにより、
p型シリコン基板1表面上の導電膜12およびキャパシ
タ絶縁膜11を除去するとともに、Pad膜4の一部を
除去する。Next, referring to FIG. 3B, by using a planarization technique such as CMP (chemical mechanical polishing),
The conductive film 12 and the capacitor insulating film 11 on the surface of the p-type silicon substrate 1 are removed, and a part of the Pad film 4 is removed.
【0036】次に、図3(c)において、ウエットエッ
チングなどの等方性エッチングを行うことにより、Pa
d膜4およびPad膜4の側壁部分のキャパシタ絶縁膜
11を選択的に除去する。Next, in FIG. 3C, by performing isotropic etching such as wet etching, Pa
The capacitor insulating film 11 on the side walls of the d film 4 and the pad film 4 is selectively removed.
【0037】次に、図4(a)において、RIEなどの
異方性エッチングを行うことにより、導電膜12の一部
がトレンチ6の底に残るようにして、導電膜12を選択
的に除去する。ここで、導電膜12のエッチングは、例
えば、導電膜12の表面がp型シリコン基板1の表面か
ら1.3μm下の位置となるようにすることができる。Next, in FIG. 4A, anisotropic etching such as RIE is performed so that a portion of the conductive film 12 remains at the bottom of the trench 6, and the conductive film 12 is selectively removed. I do. Here, the etching of the conductive film 12 can be performed, for example, so that the surface of the conductive film 12 is 1.3 μm below the surface of the p-type silicon substrate 1.
【0038】次に、ウエットエッチングなどの等方性エ
ッチングを行うことにより、導電膜12の上方にあるキ
ャパシタ絶縁膜11を選択的に除去し、導電膜12の上
方のトレンチ6側壁のp型シリコン基板1を露出させ
る。Next, by performing isotropic etching such as wet etching, the capacitor insulating film 11 above the conductive film 12 is selectively removed, and the p-type silicon on the side wall of the trench 6 above the conductive film 12 is removed. The substrate 1 is exposed.
【0039】以上の処理により、導電膜12からなるス
トレージノードがキャパシタ絶縁膜11を介してトレン
チ6内に形成され、DRAMの電荷蓄積層をトレンチ6
内に形成することができる。With the above processing, a storage node made of the conductive film 12 is formed in the trench 6 via the capacitor insulating film 11, and the charge storage layer of the DRAM is
Can be formed within.
【0040】次に、図4(b)において、p型シリコン
基板1全面に絶縁膜13をCVDなどの方法で堆積す
る。ここで、絶縁膜13は、例えば、シリコン酸化膜と
することができる。また、絶縁膜13の厚さは、例え
ば、75nmとすることができる。Next, in FIG. 4B, an insulating film 13 is deposited on the entire surface of the p-type silicon substrate 1 by a method such as CVD. Here, the insulating film 13 can be, for example, a silicon oxide film. Further, the thickness of the insulating film 13 can be, for example, 75 nm.
【0041】次に、図4(c)において、RIEなどの
異方性エッチングを行うことにより、トレンチ6側壁の
絶縁膜13を残したままで、Pad膜3表面上の絶縁膜
13および導電膜12表面上の絶縁膜13を選択的に除
去する。Next, in FIG. 4C, the insulating film 13 and the conductive film 12 on the surface of the Pad film 3 are left by performing anisotropic etching such as RIE while leaving the insulating film 13 on the side wall of the trench 6. The insulating film 13 on the surface is selectively removed.
【0042】次に、図5(a)において、p型シリコン
基板1全面に導電膜14をCVDなどの方法で堆積す
る。ここで、導電膜14は、例えば、多結晶シリコン膜
とすることができる。また、導電膜14の厚さは、例え
ば、500nmとすることができる。Next, in FIG. 5A, a conductive film 14 is deposited on the entire surface of the p-type silicon substrate 1 by a method such as CVD. Here, the conductive film 14 can be, for example, a polycrystalline silicon film. Further, the thickness of the conductive film 14 can be, for example, 500 nm.
【0043】次に、CDEなどの等方性エッチングを行
うことにより、導電膜14の一部がトレンチ内に残るよ
うにして、導電膜14を選択的に除去する。ここで、導
電膜14のエッチングは、例えば、導電膜14の表面が
p型シリコン基板1の表面から110nm下の位置とな
るようにすることができる。Next, the conductive film 14 is selectively removed by performing isotropic etching such as CDE so that a part of the conductive film 14 remains in the trench. Here, the etching of the conductive film 14 can be performed, for example, so that the surface of the conductive film 14 is located at a position 110 nm below the surface of the p-type silicon substrate 1.
【0044】次に、導電膜14の酸化処理などにより、
導電膜14の表面に絶縁膜15を形成する。ここで、絶
縁膜15は、例えば、シリコン酸化膜とすることができ
る。また、絶縁膜15の厚さは、例えば、75nmとす
ることができる。Next, the conductive film 14 is oxidized or the like.
An insulating film 15 is formed on the surface of the conductive film 14. Here, the insulating film 15 can be, for example, a silicon oxide film. The thickness of the insulating film 15 can be, for example, 75 nm.
【0045】なお、絶縁膜15は、絶縁膜13と等方性
エッチングによる選択性が低く、かつ、導電膜14と等
方性エッチングによる選択性が高いことが好ましい。ま
た、絶縁膜15の膜厚は、等方性エッチングにより導電
膜14の上方の絶縁膜13を除去する際に、絶縁膜15
も同時に除去されるように設定することが好ましい。例
えば、絶縁膜13および絶縁膜15がいずれもシリコン
酸化膜の場合、絶縁膜13および絶縁膜15の膜厚を一
致させることが好ましい。It is preferable that the insulating film 15 has a low selectivity by the isotropic etching with the insulating film 13 and a high selectivity by the isotropic etching with the conductive film 14. The thickness of the insulating film 15 is set such that the insulating film 13 above the conductive film 14 is removed by isotropic etching.
Is preferably set so as to be removed at the same time. For example, when the insulating films 13 and 15 are both silicon oxide films, it is preferable that the thicknesses of the insulating films 13 and 15 be made equal.
【0046】次に、図5(b)において、ウエットエッ
チングなどの等方性エッチングを行うことにより、導電
膜14より上方のトレンチ6側壁に形成された絶縁膜1
3を除去し、導電膜14より上方のトレンチ6側壁のp
型シリコン基板1を露出させる。この時、絶縁膜13の
エッチングとともに絶縁膜15のエッチングも同時に行
われる。このため、導電膜14より上方の絶縁膜13を
除去した時に、凹部31の深さが絶縁膜15の厚さ分だ
け小さくなり、絶縁膜13のオーバーエッチングによる
凹部31の深さを小さくすることができる。Next, in FIG. 5B, an isotropic etching such as a wet etching is performed to form an insulating film 1 formed on the side wall of the trench 6 above the conductive film 14.
3 is removed, and p on the side wall of the trench 6 above the conductive film 14 is removed.
The mold silicon substrate 1 is exposed. At this time, the etching of the insulating film 15 is performed simultaneously with the etching of the insulating film 13. For this reason, when the insulating film 13 above the conductive film 14 is removed, the depth of the concave portion 31 is reduced by the thickness of the insulating film 15, and the depth of the concave portion 31 due to over-etching of the insulating film 13 is reduced. Can be.
【0047】次に、Pad膜3、絶縁膜13および導電
膜14をマスクとして、トレンチ6内への斜めからのイ
オン注入を行うことにより、p型シリコン基板1の表面
近傍のトレンチ6側壁内にトランスファーゲートのn型
拡散層16を自己整合的に形成する。Next, ions are obliquely implanted into the trench 6 using the pad film 3, the insulating film 13 and the conductive film 14 as a mask, so that the ion implantation is performed in the sidewall of the trench 6 near the surface of the p-type silicon substrate 1. The n-type diffusion layer 16 of the transfer gate is formed in a self-aligned manner.
【0048】次に、図5(c)において、CVDなどの
方法でp型シリコン基板1の全面に導電膜17を堆積す
る。この時、絶縁膜13の凹部31の深さが小さいた
め、導電膜17による凹部31の埋め込みが完全に行わ
れる。このため、導電膜17の埋め込みを行った際に凹
部31にボイドが発生することを防止することが可能と
なり、後の酸化工程によるストレージノードコンタクト
の高抵抗化を防止することが可能となる。ここで、導電
膜17は、例えば、多結晶シリコン膜とすることができ
る。また、導電膜17の厚さは、例えば、400nmと
することができる。Next, in FIG. 5C, a conductive film 17 is deposited on the entire surface of the p-type silicon substrate 1 by a method such as CVD. At this time, since the depth of the concave portion 31 of the insulating film 13 is small, the concave portion 31 is completely filled with the conductive film 17. Therefore, it is possible to prevent a void from being generated in the concave portion 31 when the conductive film 17 is buried, and it is possible to prevent the storage node contact from having a high resistance due to a later oxidation step. Here, the conductive film 17 can be, for example, a polycrystalline silicon film. Further, the thickness of the conductive film 17 can be, for example, 400 nm.
【0049】次に、CDEなどの等方性エッチングによ
り、導電膜17の一部がトレンチ内に残るようにして、
導電膜17を選択的に除去する。この結果、導電膜12
上に形成された導電膜14とn型拡散層16とを接続す
るストレージノードコンタクトがトレンチ6内に形成さ
れる。ここで、導電膜17のエッチングは、例えば、導
電膜17の表面がp型シリコン基板1の表面から50n
m下となるようにすることができる。Next, a portion of the conductive film 17 is left in the trench by isotropic etching such as CDE,
The conductive film 17 is selectively removed. As a result, the conductive film 12
A storage node contact that connects conductive film 14 formed above and n-type diffusion layer 16 is formed in trench 6. Here, the etching of the conductive film 17 is performed, for example, such that the surface of the conductive film 17 is 50 n from the surface of the p-type silicon substrate 1.
m below.
【0050】なお、キャパシタ絶縁膜11とは別個に絶
縁膜13をトレンチ6の側壁に形成するのは、絶縁膜1
3をキャパシタ絶縁膜11より厚くして、トランスファ
ーゲートのn型拡散層16とn型ベリードプレート10
との間にチャネルが形成されることを防止するためであ
る。The formation of the insulating film 13 on the side wall of the trench 6 separately from the capacitor insulating film 11
3 is thicker than the capacitor insulating film 11 so that the transfer gate n-type diffusion layer 16 and the n-type buried plate 10
This is to prevent a channel from being formed between them.
【0051】次に、本発明の第2実施例に係わる半導体
装置の製造工程について説明する。図6および図7は、
本発明の第2実施例に係わる半導体装置の製造工程を示
す断面図である。この第2実施例は、図4(c)の工程
までは第1実施例と同様である。Next, the manufacturing process of the semiconductor device according to the second embodiment of the present invention will be described. FIG. 6 and FIG.
FIG. 11 is a cross-sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention. The second embodiment is the same as the first embodiment up to the step of FIG.
【0052】図6(a)において、図4(c)の工程が
終了すると、p型シリコン基板1全面に導電膜14をC
VDなどの方法で堆積する。ここで、導電膜14は、例
えば、多結晶シリコン膜とすることができる。また、導
電膜14の厚さは、例えば、500nmとすることがで
きる。In FIG. 6A, after the step of FIG. 4C is completed, a conductive film 14 is formed over the entire surface of the p-type silicon substrate 1 by C.
It is deposited by a method such as VD. Here, the conductive film 14 can be, for example, a polycrystalline silicon film. Further, the thickness of the conductive film 14 can be, for example, 500 nm.
【0053】次に、CDEなどの等方性エッチングを行
うことにより、導電膜14の一部がトレンチ内に残るよ
うにして、導電膜14を選択的に除去する。ここで、導
電膜14のエッチングは、例えば、導電膜14の表面が
p型シリコン基板1の表面から110nm下の位置とな
るようにすることができる。Next, the conductive film 14 is selectively removed by performing isotropic etching such as CDE so that a part of the conductive film 14 remains in the trench. Here, the etching of the conductive film 14 can be performed, for example, so that the surface of the conductive film 14 is located at a position 110 nm below the surface of the p-type silicon substrate 1.
【0054】次に、図6(b)において、ウエットエッ
チングなどの等方性エッチングを行うことにより、導電
膜14より上方のトレンチ6側壁に形成された絶縁膜1
3を除去し、導電膜14より上方のトレンチ6側壁のp
型シリコン基板1を露出させる。この際、絶縁膜13の
オーバーエッチングにより、絶縁膜13の凹部41が導
電膜14とトレンチ6側壁との間に形成される。Next, in FIG. 6B, isotropic etching such as wet etching is performed to form an insulating film 1 formed on the sidewall of the trench 6 above the conductive film 14.
3 is removed, and p on the side wall of the trench 6 above the conductive film 14 is removed.
The mold silicon substrate 1 is exposed. At this time, the concave portion 41 of the insulating film 13 is formed between the conductive film 14 and the side wall of the trench 6 due to the over-etching of the insulating film 13.
【0055】次に、Pad膜3、絶縁膜13および導電
膜14をマスクとして、トレンチ6内への斜めからのイ
オン注入を行うことにより、p型シリコン基板1の表面
近傍のトレンチ6側壁内にトランスファーゲートのn型
拡散層16を自己整合的に形成する。Next, ions are obliquely implanted into the trench 6 using the Pad film 3, the insulating film 13 and the conductive film 14 as a mask, so that the trench 6 near the surface of the p-type silicon substrate 1 has The n-type diffusion layer 16 of the transfer gate is formed in a self-aligned manner.
【0056】次に、RIEなどの異方性エッチング21
を行うことにより、導電膜14の一部を選択的に除去す
る。この結果、図7(a)に示すように、導電膜14の
表面が絶縁膜13の凹部の表面より下になるようにする
ことができる。Next, anisotropic etching 21 such as RIE
Is performed, a part of the conductive film 14 is selectively removed. As a result, as shown in FIG. 7A, the surface of the conductive film 14 can be made lower than the surface of the concave portion of the insulating film 13.
【0057】次に、図7(b)において、CVDなどの
方法でp型シリコン基板1の全面に導電膜22を堆積す
る。この時、導電膜14の表面が絶縁膜13の表面より
下に位置しているため、絶縁膜13上にボイドが発生す
ることがない。このため、後の酸化工程によるストレー
ジノードコンタクトの高抵抗化を防止することが可能と
なる。ここで、導電膜22は、例えば、多結晶シリコン
膜とすることができる。また、導電膜22の厚さは、例
えば、400nmとすることができる。Next, in FIG. 7B, a conductive film 22 is deposited on the entire surface of the p-type silicon substrate 1 by a method such as CVD. At this time, since the surface of the conductive film 14 is located below the surface of the insulating film 13, no void is generated on the insulating film 13. For this reason, it is possible to prevent the resistance of the storage node contact from increasing due to the subsequent oxidation step. Here, the conductive film 22 can be, for example, a polycrystalline silicon film. The thickness of the conductive film 22 can be, for example, 400 nm.
【0058】次に、CDEなどの等方性エッチングによ
り、導電膜22の一部がトレンチ内に残るようにして、
導電膜22を選択的に除去する。この結果、導電膜12
上に形成された導電膜14とn型拡散層16とを接続す
るストレージノードコンタクトがトレンチ6内に形成さ
れる。ここで、導電膜22のエッチングは、例えば、導
電膜22の表面がp型シリコン基板1の表面から50n
m下の位置となるようにすることができる。Next, the conductive film 22 is partially left in the trench by isotropic etching such as CDE.
The conductive film 22 is selectively removed. As a result, the conductive film 12
A storage node contact that connects conductive film 14 formed above and n-type diffusion layer 16 is formed in trench 6. Here, the etching of the conductive film 22 is performed, for example, such that the surface of the conductive film 22 is 50 n from the surface of the p-type silicon substrate 1.
m below.
【0059】図8は、本発明の第3実施例に係わる半導
体装置の構造を示す断面図である。この第3実施例は、
基板を共通プレート電極とする基板プレート型トレンチ
セルに、本発明を適用したものである。なお、基板プレ
ート型トレンチセルを用いることにより、トレンチ間リ
ークを低減することができる。FIG. 8 is a sectional view showing the structure of a semiconductor device according to the third embodiment of the present invention. In the third embodiment,
The present invention is applied to a substrate plate type trench cell using a substrate as a common plate electrode. By using the substrate plate type trench cell, the leak between trenches can be reduced.
【0060】図8において、シリコン基板には、n型ベ
リードプレートとなるnウェル51が形成され、nウェ
ル51上にはpウェル52が形成されている。pウェル
52が形成されたシリコン基板上には、酸化シリコンか
らなるPad膜53および窒化シリコンからなるPad
膜54が形成され、Pad膜53、54の開口部62に
対応するシリコン基板1内のnウェル51には、pウェ
ル52を介してトレンチ55が形成されている。In FIG. 8, an n-well 51 serving as an n-type buried plate is formed on a silicon substrate, and a p-well 52 is formed on the n-well 51. A pad film 53 made of silicon oxide and a pad film made of silicon nitride are formed on the silicon substrate on which the p-well 52 is formed.
A film 54 is formed. A trench 55 is formed in the n-well 51 in the silicon substrate 1 corresponding to the opening 62 of the pad films 53 and 54 via a p-well 52.
【0061】さらに、トレンチ55の下方の領域には、
キャパシタ絶縁膜56を介してストレージノードとなる
導電膜57が埋め込まれている。また、キャパシタ絶縁
膜56より上側のトレンチ55側壁には絶縁膜58が形
成され、この絶縁膜58を介して導電膜59がトレンチ
55内に埋め込まれている。ここで、導電膜59は、導
電膜59の表面がシリコン基板表面よりも下になるよう
にエッチングされている。Further, in a region below the trench 55,
A conductive film 57 serving as a storage node is embedded via a capacitor insulating film 56. An insulating film 58 is formed on the side wall of the trench 55 above the capacitor insulating film 56, and a conductive film 59 is buried in the trench 55 via the insulating film 58. Here, the conductive film 59 is etched such that the surface of the conductive film 59 is lower than the surface of the silicon substrate.
【0062】また、絶縁膜58より上側のトレンチ55
内側壁には、トランスファーゲートのn型拡散層60が
形成され、絶縁膜58および導電膜59上のトレンチ6
1内には、導電膜59とn型拡散層60を接続する導電
膜61が形成されている。The trench 55 above the insulating film 58
On the inner side wall, an n-type diffusion layer 60 of a transfer gate is formed, and trenches 6 on insulating film 58 and conductive film 59 are formed.
In 1, a conductive film 61 connecting the conductive film 59 and the n-type diffusion layer 60 is formed.
【0063】ここで、トレンチ55側壁の絶縁膜58を
介してトレンチ55内に埋め込まれた導電膜59とトレ
ンチ55側壁との間に形成される凹部の深さが、凹部上
に形成される導電膜61による埋め込み可能な範囲とな
っている。Here, the depth of the recess formed between the conductive film 59 buried in the trench 55 and the sidewall of the trench 55 via the insulating film 58 on the sidewall of the trench 55 is determined by the depth of the conductive film formed on the recess. This is a range that can be embedded by the film 61.
【0064】このため、トレンチ55側壁の絶縁膜58
をエッチングした後に、ストレージノードコンタクトと
なる導電膜61をトレンチ55内に埋め込まれた導電膜
59上に形成した場合においても、ボイドが発生するこ
とを防止することが可能となり、その後の酸化工程にお
いて、ストレージノードコンタクトの高抵抗化を防止す
ることが可能となる。For this reason, the insulating film 58 on the side wall of the trench 55
Even if conductive film 61 serving as a storage node contact is formed on conductive film 59 buried in trench 55 after etching, voids can be prevented from being generated, and in a subsequent oxidation step, In addition, it is possible to prevent the storage node contact from having a high resistance.
【0065】[0065]
【発明の効果】以上説明したように、本発明によれば、
トレンチ側壁の絶縁膜をエッチングした後に、ストレー
ジノードコンタクトとなる導電膜を、トレンチ内に埋め
込まれた導電体上に形成した場合においても、ボイドが
発生することを防止することが可能となり、その後の酸
化工程において、ストレージノードコンタクトの高抵抗
化を防止することが可能となる。As described above, according to the present invention,
Even if a conductive film serving as a storage node contact is formed on a conductor buried in the trench after etching the insulating film on the trench side wall, it is possible to prevent the occurrence of voids, In the oxidation step, it is possible to prevent the resistance of the storage node contact from increasing.
【図1】本発明の第1実施例に係わる半導体装置の製造
工程を示す断面図である。FIG. 1 is a sectional view showing a manufacturing process of a semiconductor device according to a first embodiment of the present invention.
【図2】本発明の第1実施例に係わる半導体装置の製造
工程を示す断面図である。FIG. 2 is a sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【図3】本発明の第1実施例に係わる半導体装置の製造
工程を示す断面図である。FIG. 3 is a sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【図4】本発明の第1実施例に係わる半導体装置の製造
工程を示す断面図である。FIG. 4 is a sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【図5】本発明の第1実施例に係わる半導体装置の製造
工程を示す断面図である。FIG. 5 is a sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【図6】本発明の第2実施例に係わる半導体装置の製造
工程を示す断面図である。FIG. 6 is a sectional view illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
【図7】本発明の第2実施例に係わる半導体装置の製造
工程を示す断面図である。FIG. 7 is a sectional view illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
【図8】本発明の第3実施例に係わる半導体装置の構造
を示す断面図である。FIG. 8 is a sectional view showing the structure of a semiconductor device according to a third embodiment of the present invention.
【図9】従来の半導体装置の製造工程を示す断面図であ
る。FIG. 9 is a cross-sectional view illustrating a manufacturing process of a conventional semiconductor device.
【図10】図10(a)は従来の半導体装置の構造を示
す平面図、図10(b)は図10(a)のA−A面で切
断した断面図である。FIG. 10A is a plan view showing a structure of a conventional semiconductor device, and FIG. 10B is a cross-sectional view taken along a plane AA in FIG. 10A.
1 シリコン基板 2、3、4、53、54 Pad膜 5 開口部 6、55 トレンチ 7 不純物含有膜 8 有機膜 9 Cap膜 10 ベリードプレート 11、56 キャパシタ絶縁膜 12、14、17、57、61 導電膜 13、15、58 絶縁膜 16、60 拡散層 51 n型ウェル 52 p型ウェル DESCRIPTION OF SYMBOLS 1 Silicon substrate 2, 3, 4, 53, 54 Pad film 5 Opening 6, 55 Trench 7 Impurity containing film 8 Organic film 9 Cap film 10 Beled plate 11, 56 Capacitor insulating film 12, 14, 17, 57, 61 Conductive films 13, 15, 58 Insulating films 16, 60 Diffusion layer 51 N-type well 52 P-type well
Claims (3)
ドプレートを形成する工程と、 前記トレンチ側壁に絶縁膜を形成する工程と、 前記トレンチ内に導電体を埋め込む工程と、 前記導電体を所定の深さまでエッチングする工程と、 前記導電体上に絶縁層を形成する工程と、 前記トレンチ側壁に形成された絶縁膜のエッチングを行
う工程と、 前記導電体上に形成された絶縁層のエッチングを行う工
程と、 前記トレンチ内の基板側の領域にトランスファーゲート
の拡散層を形成する工程と、 前記導電体と前記拡散層とを接続するストレージノード
コンタクトを前記トレンチ内に形成する工程とを備える
ことを特徴とする半導体装置の製造方法。A step of forming a trench in a substrate; a step of forming a buried plate in a predetermined region on the substrate side where the trench is to be formed; a step of forming an insulating film on a side wall of the trench; Embedding a conductor in a trench; etching the conductor to a predetermined depth; forming an insulating layer on the conductor; and etching an insulating film formed on a sidewall of the trench. A step of etching an insulating layer formed on the conductor; a step of forming a diffusion layer of a transfer gate in a substrate-side region in the trench; and connecting the conductor and the diffusion layer. Forming a storage node contact in the trench.
ドプレートを形成する工程と、 前記トレンチ側壁に絶縁膜を形成する工程と、 前記トレンチ内に導電体を埋め込む工程と、 前記導電体を所定の深さまでエッチングする工程と、 前記絶縁膜のエッチングを行う工程と、 前記トレンチ内の基板側の領域にトランスファーゲート
の拡散層を形成する工程と、 前記絶縁膜のエッチング量に基づいて、前記導電体の一
部をさらにエッチングする工程と、 前記導電体と前記拡散層とを接続するストレージノード
コンタクトを前記トレンチ内に形成する工程とを備える
ことを特徴とする半導体装置の製造方法。2. a step of forming a trench in the substrate; a step of forming a buried plate in a predetermined region on the substrate side where the trench is to be formed; a step of forming an insulating film on a side wall of the trench; A step of embedding a conductor in the trench; a step of etching the conductor to a predetermined depth; a step of etching the insulating film; and forming a diffusion layer of a transfer gate in a substrate-side region in the trench. A step of further etching a part of the conductor based on an etching amount of the insulating film; and a step of forming a storage node contact connecting the conductor and the diffusion layer in the trench. A method for manufacturing a semiconductor device, comprising:
ンチ内に埋め込まれた導電体と前記トレンチ側壁との間
に形成される凹部の深さが、前記凹部上に形成される導
電膜による埋め込み可能な範囲であることを特徴とする
半導体装置。3. The depth of a recess formed between a conductor buried in the trench via an insulating film on the trench side wall and the trench side wall is buried by a conductive film formed on the recess. A semiconductor device characterized by being within a possible range.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35796399A JP2001177071A (en) | 1999-12-16 | 1999-12-16 | Semiconductor device, and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35796399A JP2001177071A (en) | 1999-12-16 | 1999-12-16 | Semiconductor device, and method of manufacturing the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001177071A true JP2001177071A (en) | 2001-06-29 |
Family
ID=18456852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35796399A Withdrawn JP2001177071A (en) | 1999-12-16 | 1999-12-16 | Semiconductor device, and method of manufacturing the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001177071A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110051160A (en) * | 2009-11-09 | 2011-05-17 | 도쿄엘렉트론가부시키가이샤 | Deep trench liner removal process |
-
1999
- 1999-12-16 JP JP35796399A patent/JP2001177071A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110051160A (en) * | 2009-11-09 | 2011-05-17 | 도쿄엘렉트론가부시키가이샤 | Deep trench liner removal process |
KR101713336B1 (en) * | 2009-11-09 | 2017-03-07 | 도쿄엘렉트론가부시키가이샤 | Liner removal process |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6743695B2 (en) | Shallow trench isolation method and method for manufacturing non-volatile memory device using the same | |
US7271056B2 (en) | Method of fabricating a trench capacitor DRAM device | |
JPH10321814A (en) | Planarization technique for dram cell capacitor electrode | |
US6436763B1 (en) | Process for making embedded DRAM circuits having capacitor under bit-line (CUB) | |
US8003488B2 (en) | Shallow trench isolation structure compatible with SOI embedded DRAM | |
JP4070919B2 (en) | Semiconductor device and manufacturing method thereof | |
US6569729B1 (en) | Method of fabricating three dimensional CMOSFET devices for an embedded DRAM application | |
JP4911826B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
US6159808A (en) | Method of forming self-aligned DRAM cell | |
US6872629B2 (en) | Method of forming a memory cell with a single sided buried strap | |
US6372606B1 (en) | Method of forming isolation trenches in a semiconductor device | |
JP2001077209A (en) | Manufacture of semiconductor device | |
US7078307B2 (en) | Method for manufacturing single-sided buried strap in semiconductor devices | |
US6674111B2 (en) | Semiconductor device having a logic transistor therein | |
US7321147B2 (en) | Semiconductor device including a trench capacitor | |
JP3963629B2 (en) | Semiconductor device and manufacturing method thereof | |
JPH09232534A (en) | Semiconductor memory and its manufacturing method | |
JP4197576B2 (en) | Manufacturing method of semiconductor device | |
US7163858B2 (en) | Method of fabricating deep trench capacitor | |
JP4328396B2 (en) | Manufacturing method of memory cell in DRAM | |
JP2001177071A (en) | Semiconductor device, and method of manufacturing the same | |
JPH1145886A (en) | Method of forming conductive connection between at least two first conductive type regions | |
JP3348342B2 (en) | Method for manufacturing semiconductor device | |
JP3149850B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JPH10303384A (en) | Method for producing semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |