JP2001103472A - Method and device for executing fixed point for mpeg-4 inverse dc/ac prediction - Google Patents
Method and device for executing fixed point for mpeg-4 inverse dc/ac predictionInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、MPEG−4逆D
C/AC予測の固定点実施用の方法および装置に関し、
静止画像符号化および動画符号化、特に、マルチメディ
ア通信およびデジタルテレビジョンシステムにおけるM
PEG−4を利用した映像の符号化に利用可能なもので
ある。The present invention relates to an MPEG-4 inverse D
A method and apparatus for fixed point implementation of C / AC prediction,
Still image coding and moving image coding, in particular M in multimedia communication and digital television systems
It can be used for encoding video using PEG-4.
【0002】[0002]
【従来の技術】MPEG−4ビデオFinal Com
mittee Draft(FCD)[1]におけるV
OP用のビデオテクスチャ復号化プロセスを図1に示
す。可変長復号化(101)および逆スキャン(10
2)後、ビデオテクスチャ符号化データを量子化空間差
分DCT係数に復号化し、逆DC/AC予測(103)
および逆量子化(104)を用いて上記の係数をさらに
復号化した後、逆DCT(105)および動き補償(1
06)が行われる。FCDにおける逆DC/AC予測
(IP)および逆量子化(IQ)の最初の手順は以下の
通りである。2. Description of the Related Art MPEG-4 Video Final Com
V in mittee draft (FCD) [1]
The video texture decoding process for the OP is shown in FIG. Variable length decoding (101) and inverse scan (10
2) After that, the video texture encoded data is decoded into quantized spatial difference DCT coefficients, and inverse DC / AC prediction (103)
After further decoding the above coefficients using inverse quantization (104) and inverse DCT (105) and motion compensation (1
06) is performed. The first procedure of inverse DC / AC prediction (IP) and inverse quantization (IQ) in FCD is as follows.
【0003】DC/AC予測方向判断について 図2に示されるように、前に復号化したブロックのDC
値F[0][0]を用いて以下のようにしてDC/AC予測方
向を判断する。 (|FA[0][0] FB[0][0]| < |FB[0][0] FC[0][0]|)、 (1) であれば、ブロックCから予測し、それ以外の場合はブ
ロックAから予測する。[0003] As shown in FIG. 2 for DC / AC prediction direction determination, the DC / AC prediction
Using the value F [0] [0], the DC / AC prediction direction is determined as follows. (| F A [0] [0] F B [0] [0] | <| F B [0] [0] F C [0] [0] |), (1) Prediction, otherwise predict from block A.
【0004】ブロックA、BまたはCのいずれかがVO
P境界すなわちビデオパケット境界の外にあるか、ある
いはイントラ符号化したマクロブロックに属していない
場合、これらのブロックのF[0][0]値は2(
bits_per_pixel+2 )の値を取ると仮定できる。ここで、b
its_per_pixel ∈[4,12]は1つのピクセルを表すのに用
いられる色数として定義される。[0004] Any of blocks A, B or C is VO
If they are outside the P boundary or video packet boundary or do not belong to an intra-coded macroblock, the F [0] [0] values of these blocks are 2 (
bits_per_pixel + 2 ) . Where b
its_per_pixel ∈ [4,12] is defined as the number of colors used to represent one pixel.
【0005】逆DC予測について 図2に示されるように、DC係数QF[0][0]の値は、予測
した量子化係数PQF[0][0]および予測子F[0][0]から以下
の式によって回復される。もし(ブロックCから予
測)、 QFX[0][0] = PQFX[0][0] + FC[0][0] // dc_scalarx (2) となり、それ以外の場合は QFX[0][0] = PQFX[0][0] + FA[0][0] // dc_ scalarx (3) となる。ここで、演算//は、四捨五入によって最も近
い整数にする整数除算として定義され、dc_scalerは対
応するquantiser_scaleに従って表1から得ることがで
きる。As shown in FIG. 2 for the inverse DC prediction, the value of the DC coefficient QF [0] [0] is determined by the predicted quantization coefficient PQF [0] [0] and the predictor F [0] [0]. From the following equation. If (predicted from block C), QF X [0] [0] = PQF X [0] [0] + F C [0] [0] // dc_scalar x (2), otherwise QF X [0] [0] = PQF X [0] [0] + F A [0] [0] // dc_scalar x (3) Here, the operation // is defined as integer division to round to the nearest integer, and dc_scaler can be obtained from Table 1 according to the corresponding quantizer_scale.
【0006】 表1 様々なquantiser_scaleに対するdc_scaler値 Table 1 dc_scaler values for various quantizer_scale
【0007】このプロセスは、水平方向にすぐ隣の適当
なブロック「A」と垂直方向にすぐ隣の適当なブロック
「C」とを用いてマクロブロックの各ブロックごとに独
立に繰り返される。輝度および2つのクロミナンス成分
の各々についても同様にDC予測が行われる。This process is repeated independently for each macroblock using the appropriate block "A" immediately next to the horizontal and the appropriate block "C" next to the vertical. DC prediction is similarly performed for the luminance and each of the two chrominance components.
【0008】逆AC予測について 図3に示されるように、係数予測を行うブロック用の予
測子としてブロック「A」を選択した場合、1行目のA
C逆予測は以下のように算出される。 QFX[0][i] = PQFX[0][i] + (QFA[0][i] * QPA) // QPX (4) ここで、 QP=2* quantiser_scale (5) である。係数予測を行うブロック用の予測子としてブロ
ック「C」を選択した場合、AC予測の1行目は以下の
ように算出される。 QFX[j][0] = PQFX[j][0] + (QFC[j][0] * QPC) // QPX (6) 予測ブロック(ブロック「A」またはブロック「C」)
がVOP境界外すなわちビデオパケット外にある場合に
は、そのブロックの予測係数はすべてゼロであると仮定
される。As shown in FIG. 3 for inverse AC prediction, when block "A" is selected as a predictor for a block for performing coefficient prediction, A in the first row is selected.
The C inverse prediction is calculated as follows. QF X [0] [i] = PQF X [0] [i] + (QF A [0] [i] * QP A ) // QP X (4) where QP = 2 * quantiser_scale (5) is there. When the block “C” is selected as a predictor for a block for which coefficient prediction is to be performed, the first row of AC prediction is calculated as follows. QF X [j] [0] = PQF X [j] [0] + (QF C [j] [0] * QP C ) // QP X (6) Predicted block (block “A” or block “C”) )
Is outside the VOP boundary, i.e., outside the video packet, the prediction coefficients for that block are assumed to be all zeros.
【0009】逆量子化について 図4は、逆量子化プロセス全体を示している。適当な逆
量子化演算処理(401)の後、得られる係数すなわち
F''[v][u]が飽和処理(402)されてF'[v][u]が得ら
れ、続いてミスマッチ制御演算(403)が行われて最
終的な再構成DCT係数F[v][u]が与えられる。イント
ラブロックでは、 FX''[0][0] = QFX[0][0]* dc_scalerX (7) quant_type==1である場合には、イントラDC係数以外
のすべての係数が以下の式で示されるように逆量子化さ
れる。 F"[v][u]=((2xQF[v][u]+k)xW[w][v][u]×quantiser_sca
ler)/32 ここで 重み行列W[w][v][u](w=0,1)にはデフォルトの設定値
があるが、ユーザが定義した行列をダウンロードするこ
とによって上記の設定値を上書きすることができる。イ
ントラマクロブロックにはW[0][v][u]が用いられ、非イ
ントラマクロブロックにはW[1][v][u]が用いられる。qu
ant_type==0である場合には、イントラDC係数以外の
すべての係数が以下の式で示されるように逆量子化され
る。 F"[v][u]=Sign(QF[v][u])*|F"[v][u]| (9)[0009] Figure 4 for inverse quantization is an overall inverse quantization process. After an appropriate inverse quantization operation (401), the obtained coefficients, ie,
F '' [v] [u] is subjected to a saturation process (402) to obtain F '[v] [u], and then a mismatch control operation (403) is performed to obtain a final reconstructed DCT coefficient F [ v] [u]. In the intra block, F X ″ [0] [0] = QF X [0] [0] * dc_scaler X (7) If quant_type == 1, all the coefficients except the intra DC coefficient are Dequantization is performed as shown in the equation. F "[v] [u] = ((2xQF [v] [u] + k) xW [w] [v] [u] × quantiser_sca
ler) / 32 where Although the weight matrix W [w] [v] [u] (w = 0,1) has default settings, the above settings can be overwritten by downloading a user-defined matrix. W [0] [v] [u] is used for intra macroblocks, and W [1] [v] [u] is used for non-intra macroblocks. qu
When ant_type == 0, all coefficients other than the intra DC coefficient are inversely quantized as represented by the following equation. F "[v] [u] = Sign (QF [v] [u]) * | F" [v] [u] | (9)
【0010】整数除算の従来技術について整数除算の従
来技術では、除算演算の代わりに逆数の乗算を用いるの
が一般的である。多倍長演算であると仮定すると、従来
技術を以下のようにまとめることができる。 Z= F/X = F * 1/X = (F * 2k/X) / 2k = (F * 2k/X) >> k ここで、2k/Xは乗算対象となる逆数値であり、>>は演算
結果kビットの右方向へのシフトを表し、演算結果を値
2kで除したものと等しい。しかしながら、逆数はそれを
表すのに用いられる解像度に依存する有限精度でのみ表
すことができるため、上記の式では結果が常に最初の除
算と同じになるとは限らない。 Regarding the prior art of integer division In the prior art of integer division, reciprocal multiplication is generally used instead of division operation. Assuming multi-precision arithmetic, the prior art can be summarized as follows. Z = F / X = F * 1 / X = (F * 2k / X) / 2k = (F * 2k / X) >> k where 2k / X is the reciprocal value to be multiplied Yes, >> indicates the right shift of k bits of the operation result,
Equivalent to 2 k . However, the above formula does not always give the same result as the first division, since the reciprocal can only be represented with finite precision depending on the resolution used to represent it.
【0011】[0011]
【発明が解決しようとする課題】MPEG−4における
四捨五入除算(//)では、逆DC/AC予測は困難であ
り、固定点DSPまたはASICのリアルタイム利用で
は誤差を生じる場合がある。DSPを行う際、セクショ
ン3.2.5に示す式の単純な近似では不十分である。
四捨五入による誤差があるが、この誤差はMPEG−4
コンフォーマント復号化器では許容されないためであ
る。さらに、MPEG−4の仕様で扱わなければならな
い範囲の大きな逆数を扱うためには、大きなダイナミッ
クレンジが必要であり、特別な処理とアーキテクチャが
必要である。したがって、解決すべき課題は、四捨五入
による誤差を発生させずにどのように四捨五入除算を実
施するかであるということができる。さらに、これはで
きるだけ最小限のダイナミックレンジで除算関数を使用
せずに実施すべきものである。With the round-off division (//) in MPEG-4, inverse DC / AC prediction is difficult, and an error may occur in real-time use of a fixed-point DSP or ASIC. When performing DSP, a simple approximation of the equation given in section 3.2.5 is not enough.
There is an error due to rounding.
This is because it is not allowed in the conformant decoder. Furthermore, to handle a large reciprocal of the range that must be handled by the MPEG-4 specification, a large dynamic range is required, and special processing and architecture are required. Therefore, it can be said that the problem to be solved is how to perform the rounding division without generating an error due to rounding. In addition, this should be done with the smallest possible dynamic range and without using a divide function.
【0012】[0012]
【課題を解決するための手段】本発明によれば、四捨五
入除算および四捨五入による誤差をなくすことができる
ダイナミック精度逆数値ルックアップテーブルおよび専
用の処理が得られる。最小ビット長および実施しやすさ
に従って特定の数のビット精度および逆数値をケースご
とに最適化する。また、本発明によれば、上記の方法の
ための低コストのハードウェアアーキテクチャが得られ
る。本発明の実施の形態2では、DC/AC予測を修正
し、乗算および累算(MAC)を用いることで、四捨五
入除算を排除した新規なアルゴリズムについても説明す
る。According to the present invention, there is provided a dynamic precision reciprocal value lookup table and a dedicated process capable of eliminating errors due to rounding division and rounding. A particular number of bit precisions and reciprocal values are optimized for each case according to the minimum bit length and ease of implementation. The invention also provides a low-cost hardware architecture for the above method. Embodiment 2 of the present invention also describes a new algorithm that corrects DC / AC prediction and uses multiplication and accumulation (MAC) to eliminate round-off division.
【0013】従来技術では、逆数乗算およびシフト演算
に単一のダイナミックレンジを利用している。これは、
ダイナミックレンジが逆数の範囲を満たせるだけの十分
な大きさのものでなければならないということを意味し
ている。本発明は、逆数乗算のオペランドのダイナミッ
クレンジをシフト演算から切り離すことで上記の問題を
解決する。実施対象となる四捨五入除算の分母は1〜4
6の範囲内にあるため、これが可能なのである。したが
って、これらの分母の逆数は1〜0.021739...
の範囲内になる。バイナリ表記では、これは1.0〜
0.00000101100100001011...に
なる。The prior art utilizes a single dynamic range for reciprocal multiplication and shift operations. this is,
This means that the dynamic range must be large enough to satisfy the reciprocal range. The present invention solves the above problem by separating the dynamic range of the operand of the reciprocal multiplication from the shift operation. The denominator of the rounding division to be implemented is 1-4
This is possible because it is within the range of 6. Therefore, the reciprocals of these denominators are 1-0.021739 ...
Within the range. In binary notation, this is 1.0-
0.00000101100100001011 ...
【0014】したがって、本発明における発明のステッ
プは、四捨五入を用いる固定点演算で逆数の有効数字
が、この逆数を表すのに必要なダイナミックレンジより
も小さな範囲にあることを通知することである。第2
に、立ち上がりと立ち下がりのゼロを使用せずに有効数
字を乗算し、右方向へのシフト演算を増やして固定点用
に調節することができる。このように、異なる除数用に
異なる右シフト係数を用いる。以下、これをバイナリ表
記したものを示す。 Z= 四捨五入(F * 0.000001010000b)であるとすれば = (四捨五入'(F * 101b)) >> 8Therefore, the inventive step in the present invention is to signal that the reciprocal significant figure in the fixed point operation using rounding is less than the dynamic range required to represent this reciprocal. Second
Can be multiplied by significant figures without using rising and falling zeros, and the shift operation to the right can be increased to adjust for fixed points. Thus, different right shift coefficients are used for different divisors. The following is a binary representation of this. If Z = round off (F * 0.000001010000 b ) = (round off '(F * 101 b )) >> 8
【0015】図5は、本発明の作用を示している。疑似
逆数値を右シフトkとが一緒に格納されている2つのフ
ィールドを有するルックアップテーブル(501)によ
って四捨五入除算を実施する。乗算器(502)におい
て疑似逆数値とオペランドFとを乗算する。乗算器で得
られた結果を四捨五入プロセス(503)に通し、最下
位の数字をチェックし、四捨五入係数を決定する。乗算
器で得られた結果はシフター(504)に送られ、ここ
で値を右方向にkビットだけずらし、右にずれたビット
を切り捨てる。最後に、切り捨てた値を加算器(50
5)において四捨五入係数に加算し、四捨五入による結
果Zを得る。FIG. 5 shows the operation of the present invention. A round-off division is performed by a look-up table (501) having two fields in which the pseudo reciprocal value is stored together with a right shift k. The multiplier (502) multiplies the pseudo reciprocal value by the operand F. The result obtained by the multiplier is passed through a rounding process (503), and the least significant digit is checked to determine a rounding factor. The result obtained by the multiplier is sent to a shifter (504), where the value is shifted to the right by k bits, and the bits shifted to the right are discarded. Finally, the truncated value is added to the adder (50
In 5), the result is added to the rounding coefficient to obtain a result Z by rounding.
【0016】[0016]
【発明の実施の形態】実施の形態1 (2)(3)(4)(5)での四捨五入除算演算を以下
のように再定義することができる。 FC[0][0]// dc_scalerX = FC[0][0] *(1/dc_scalerX) + E1 (9) FA[0][0]// dc_scalerX = FA[0][0]*(1/ dc_scalerX) + E2 (10) (QFA[0][i] * QPA) // QPX = (QFA[0][i] * quantiser_scaleA) *(1/ quantiser_scaleX) + E3 (11) (QFC[j][0] * QPC) // QPX = (QFC[j][0] * quantiser_scaleC) *(1/ quantiser_scaleX) + E4 (12)BEST MODE FOR CARRYING OUT THE INVENTION Embodiment 1 The round-off division operations in (2), (3), (4) and (5) can be redefined as follows. F C [0] [0] // dc_scaler X = F C [0] [0] * (1 / dc_scaler X ) + E1 (9) F A [0] [0] // dc_scaler X = F A [0 ] [0] * (1 / dc_scaler X ) + E2 (10) (QF A [0] [i] * QP A ) // QP X = (QF A [0] [i] * quantiser_scale A ) * (1 / quantiser_scale X) + E3 (11 ) (QF C [j] [0] * QP C) // QP X = (QF C [j] [0] * quantiser_scale C) * (1 / quantiser_scale X) + E4 ( 12)
【0017】ここで、(2)(3)(4)(5)におけ
るdc_scalerXまたはQPxによる四捨五入除算(//)をそ
の逆数値(1/dc_scalerX)および(1/quantiser_scal
eX)と四捨五入による残りE1、E2、E3およびE4
との乗算に置き換える。(9)(10)(11)(1
2)での四捨五入除算演算を以下のように変形すること
ができる。 F//X = F*(1/X) + E (13) ここで、FはF[0][0] ∈[-2048,2047]および(QF * qua
ntiser_scale)∈[-63488, 63457]を表し、Xはdc_scal
erX∈[8, 46]およびquantiser_scaleX∈[1, 31]を表
し、EはE1〜E4を表す。固定点実施では、 Z=F*(1/X) (14) であるとすれば ΔE=Z - F//X (15) 特定のX∈[1, 46]では、特別なkおよび疑似逆数値(P
IV:値が2k/X前後の整数)を含む(1/X)を表す一対
の(k, PIV)テーブルがあると仮定し、提案されるアル
ゴリズムでは(14)を以下のように満たす。Here, the rounding division (//) by dc_scaler X or QPx in (2), (3), (4) and (5) is performed by reciprocal values (1 / dc_scaler X ) and (1 / quantiser_scal
e X ) and rounding remainders E1, E2, E3 and E4
Replace with multiplication. (9) (10) (11) (1
The rounding division operation in 2) can be modified as follows. F // X = F * (1 / X) + E (13) where F is F [0] [0] ∈ [-2048,2047] and (QF * qua
ntiser_scale) ∈ [-63488, 63457], where X is dc_scal
er X ∈ [8, 46] and quantizer_scale X ∈ [1, 31], and E represents E1 to E4. In the fixed-point implementation, if Z = F * (1 / X) (14), then ΔE = Z-F // X (15) For a particular X∈ [1, 46], a special k and pseudo inverse Numerical value (P
IV: Assuming that there is a pair of (k, PIV) tables representing (1 / X) containing values (integers around 2 k / X), the proposed algorithm satisfies (14) as follows:
【0018】 1)ルックアップテーブル: temp1= PIV (XをEPROMアドレスとして使用) (16) 2)乗算: temp2 =F*(temp1) (17) 3)四捨五入処理 : Z=Rounding(temp2, k,X) (18) ここで、四捨五入の関数(temp2, k, X)は以下のよう
に定義される。 ([(temp2<0) & ( temp2&&(2k-1))> 2k-1)] であるか、または [(temp2>0) & (temp2&&(2k-1))> (2k-1 -1))]) (19) である場合は Z =temp2>>k + 1 (20) となり、その他の場合は Z=temp2>>k (21) となる。 (X=1)である場合には Z= temp2 (22) となる。1) Lookup table: temp1 = PIV (X is used as EPROM address) (16) 2) Multiplication: temp2 = F * (temp1) (17) 3) Rounding processing: Z = Rounding (temp2, k, X) (18) Here, the rounding function (temp2, k, X) is defined as follows. ([(Temp2 <0) & (temp2 && (2 k -1))> 2 k-1)] or where [(temp2> 0) & ( temp2 && (2 k -1))> (2 k- 1 -1))]) If (19), then Z = temp2 >> k + 1 (20); otherwise, Z = temp2 >> k (21). If (X = 1), Z = temp2 (22).
【0019】上記のアルゴリズムでは、(F, X)のすべ
ての考え得る組み合わせについて(15)での対応する
四捨五入除算誤差ΔEがゼロになるように、表2に示す
最小限のビット長(k, PIV)テーブルが構築される。こ
のテーブルは、19ビットデータバスおよび6ビットア
ドレスバスROMに格納することができ、これを用いて
DSPシステムを図6に示すように構築して四捨五入除
算を実施し、図7および図8に示すフローチャートのル
ーチンでMPEG−4の逆DC/AC予測を実施するこ
とができる。In the above algorithm, the minimum bit length (k, k) shown in Table 2 is such that for all possible combinations of (F, X), the corresponding rounding / division error ΔE in (15) is zero. PIV) A table is built. This table can be stored in a 19-bit data bus and a 6-bit address bus ROM, which is used to construct a DSP system as shown in FIG. 6 and perform round-off division, as shown in FIGS. 7 and 8. The inverse DC / AC prediction of MPEG-4 can be performed by the routine of the flowchart.
【0020】図7および図8のフローチャートの動作は
次の通りである。 ステップS1:dc_scalerを入力 ステップS2:アドレス演算、およびROMの読取
(k、PIV)(ルックアップテーブル) ステップS3:kとPIVを異なったレジスタに保持 ステップS4:方向目標を予測。(FA[0][0] FB[0][0]
| と |FB[0][0] FC[0][0]|を比較) ステップS5:アドレス演算、およびDC予測F[0][0]
を入力 ステップS6:temp2= F[0][0]*PIV ステップS7:temp2<0? ステップS8:temp2&&(2k-1)>2k-1? ステップS9:temp2&&(2k-1)>2k-1-1? ステップS10:Z=(temp2>>k)+1 ステップS11:Z=(temp2>>k) ステップS12:PQF[0][0]を入力、QF[0][0]=PQF[0]
[0]+Z ステップS13:I=0 ステップS14:quantiser_scalexを入力 ステップS15:アドレス演算、およびROMの読取
(k、PIV)(ルックアップテーブル) ステップS16:kとPIVを異なったレジスタに保持 ステップS17:AC予測(QF[i]およびそのquantiser_
scale(qs)を入力 ステップS18:qs=1? ステップS19:temp1=QF[i]*qs ステップS20:temp2=temp1*PIV ステップS21:temp2<0? ステップS22:temp2&&(2k-1)>2k-1? ステップS23:temp2&&(2k-1)>(2k-1-1)? ステップS24:Z=QF[i] ステップS25:Z=(temp2>>k)+1 ステップS26:Z=(temp2>>k) ステップS27:PQFを入力、新QF=PQF+Z ステップS28:I++ i=8? ステップS29:終了The operation of the flowcharts of FIGS. 7 and 8 is as follows. Step S1: dc_scaler is input Step S2: Address calculation and ROM reading (k, PIV) (look-up table) Step S3: k and PIV are stored in different registers Step S4: Direction target is predicted. (F A [0] [0] F B [0] [0]
| And | F B [0] [0] F C [0] [0] |) Step S5: Address calculation and DC prediction F [0] [0]
Step S6: temp2 = F [0] [0] * PIV Step S7: temp2 <0? Step S8: temp2 && (2 k -1)> 2 k-1 ? Step S9: temp2 && (2 k -1)> ? 2 k-1 -1 step S10: Z = (temp2 >> k ) +1 step S11: Z = (temp2 >> k ) step S12: PQF [0] enter [0], QF [0] [0 ] = PQF [0]
[0] + Z Step S13: I = 0 Step S14: Input quantizer_scale x Step S15: Address calculation and ROM reading (k, PIV) (lookup table) Step S16: k and PIV are stored in different registers Step S17: AC prediction (QF [i] and its quantizer_
Enter scale (qs) Step S18: qs = 1? Step S19: temp1 = QF [i] * qs Step S20: temp2 = temp1 * PIV Step S21: temp2 <0? Step S22: temp2 && (2 k -1)> ? 2 k-1 step S23: temp2 && (2 k -1 )> (2 k-1 -1) step S24:? Z = QF [i ] step S25: Z = (temp2 >> k ) +1 step S26: Z = (temp2 >> k) Step S27: Input PQF, New QF = PQF + Z Step S28: I ++ i = 8? Step S29: End
【0021】表2(k, PIV)ROMテーブル Table 2 (k, PIV) ROM table
【0022】表2(k, PIV)ROMテーブル (続き) Table 2 (k, PIV) ROM table (continued)
【0023】図6に示されるように、(603)は乗算
器の入力ビット長が17ビット以上である固定点DSP
である。(601)は、ビデオデータを格納するRAM
である。(602)はアドレスをXでインデックス化し
た(k, PIV)ROMである。DSPは、図5に示すブロ
ック図において本実施例に概要を説明したようなアルゴ
リズムを実施する。As shown in FIG. 6, (603) is a fixed point DSP in which the input bit length of the multiplier is 17 bits or more.
It is. (601) is a RAM for storing video data
It is. (602) is a (k, PIV) ROM in which addresses are indexed by X. The DSP implements the algorithm as outlined in this embodiment in the block diagram shown in FIG.
【0024】同一のアルゴリズムおよび同一の(k, PI
V)テーブルを用いて、四捨五入除算(F//X)(F∈[-63
488, 63457], X∈[1, 46])専用のハードウェア装置ま
たはアーキテクチャを図9に示す。(801)はXでア
ドレス指定された(k,PIV)ROMである。(802)
は(17)を実施するための入力ビット長が17ビット
以上である乗算器である。(803)は、乗算器出力の
16LSBが1よりも大きいか否かを判断するための1
6入力ORゲートである。(804)は、乗算器出力の
17LSBが1よりも大きいか否かを判断するための2
入力ORゲートである。(805)は、乗算器出力の1
9LSBが1よりも大きいか否かを判断するための3入
力ORゲートである。(806)は、乗算器出力の20
LSBが1よりも大きいか否かを判断するための2入力
ORゲートである。(807)は、kによって制御され
る1/4マルチプレクサである。(808)は、kに応
じてそれぞれ16ビット、17ビット、19ビット、2
0ビットだけ右にシフトできる4行バレルシフターであ
る。(809)は、(19)において結果を四捨五入す
べきであるか否かについて論理判定を行うための論理で
ある。(810)は、1つの入力をF>>k、もう1つの入
力を四捨五入の残り0/1とする(20)および(21)
においてZを得るための加算器である。(812)は、
入力を X=x5x4x3x2x1x0 とし、出力を とする「=1」論理ゲートである。すなわち、入力がX =
1であるときに論理が真(=1)になり、それ以外の入力
のときに偽になる。(811)は、式(22)を実行す
るための1/2マルチプレクサである。The same algorithm and the same (k, PI
V) Using a table, round-off division (F // X) (F∈ [-63
488, 63457], X∈ [1, 46]). A dedicated hardware device or architecture is shown in FIG. (801) is a (k, PIV) ROM addressed by X. (802)
Is a multiplier having an input bit length of 17 bits or more for implementing (17). (803) is 1 to determine whether 16 LSB of the multiplier output is greater than 1.
It is a 6-input OR gate. (804) is 2 for determining whether 17 LSB of the multiplier output is greater than 1.
Input OR gate. (805) is 1 of the multiplier output.
It is a three-input OR gate for determining whether 9LSB is greater than one. (806) is the multiplier output 20
This is a two-input OR gate for determining whether the LSB is greater than one. (807) is a 1/4 multiplexer controlled by k. (808) is 16 bits, 17 bits, 19 bits, 2 bits,
This is a 4-row barrel shifter that can be shifted right by 0 bits. (809) is logic for making a logical determination as to whether or not the result should be rounded in (19). (810) sets one input to F >> k and the other input to the remaining 0/1 after rounding (20) and (21)
Is an adder for obtaining Z. (812)
Input is X = x 5 x 4 x 3 x 2 x 1 x 0 and output is "= 1" logic gate. That is, if the input is X =
When it is 1, the logic becomes true (= 1), and when it is other input, it becomes false. (811) is a マ ル チ プ レ ク サ multiplexer for executing equation (22).
【0025】実施の形態2 本発明の実施の形態2では、処理の複雑さを減らし、誤
差を少なくしてメモリ空間を削減するためのMPEG4
テクスチャ復号化用の別の方法が得られる。第1に、
(2)(3)(4)(5)についてみると、関数AF[v]
[u]は以下のように定義される。 AF[v][u] = QF[v][u]* Scaler[v][u] (23) ここで、Scalerは以下のように定義される。 したがって、DC/AC逆予測用の汎用的な手順(GI
P)および簡略逆量子化(SIQ)手順を以下のように
導き出すことができる。 Embodiment 2 In Embodiment 2 of the present invention, MPEG4 for reducing the complexity of processing, reducing errors, and reducing memory space.
Another method for texture decoding is obtained. First,
Looking at (2), (3), (4) and (5), the function AF [v]
[u] is defined as follows. AF [v] [u] = QF [v] [u] * Scaler [v] [u] (23) where Scaler is defined as follows. Therefore, a general-purpose procedure (GI
P) and a simplified inverse quantization (SIQ) procedure can be derived as follows.
【0026】イントラマクロブロック用適応化DC/A
C予測方向について説明する。イントラマクロブロック
の場合、DCおよびAC予測方向の適応化選択は、依然
として復号化対象となるブロック周囲の水平DC勾配お
よび垂直DC勾配の比較に基づいている。図2では、ブ
ロック「X」「A」「B」および「C」は各々、現在の
ブロック、左のブロック、左上のブロック、すぐ上のブ
ロックを示している。Adaptive DC / A for intra macroblock
The C prediction direction will be described. For intra macroblocks, the adaptive selection of DC and AC prediction directions is still based on a comparison of the horizontal and vertical DC gradients around the block to be decoded. In FIG. 2, blocks "X", "A", "B", and "C" indicate the current block, the left block, the upper left block, and the block immediately above, respectively.
【0027】前に復号化されたブロックの逆量子化DC
値AF[0][0]を用いて、以下のようにしてDCおよびA
C予測方向を判断する。 (|AFA[0][0] AFB[0][0]| < |AFB[0][0] AFC[0][0]|) (25) であればブロックCから予測し、それ以外の場合はブロ
ックAから予測する。ブロックA、BまたはCのうちい
ずれかがVOP境界すなわちビデオパケット境界の外に
あるか、イントラ符号化したマクロブロックに属してい
ない場合、これらのブロックのAF[0][0]値は2(
bits_per_pixel+2 )の値を取ると仮定でき、予測値の算
出に用いられる。Inverse quantization DC of previously decoded block
Using the value AF [0] [0], DC and A
The C prediction direction is determined. (| AF A [0] [0] AF B [0] [0] | <| AF B [0] [0] AF C [0] [0] |) If (25), predict from block C Otherwise, prediction is made from block A. If any of blocks A, B, or C is outside the VOP boundary, ie, the video packet boundary, or does not belong to an intra-coded macroblock, the AF [0] [0] value of these blocks is 2 (
It can be assumed that the value of bits_per_pixel + 2 ) is taken, and is used for calculating a predicted value.
【0028】DC係数の逆予測について説明する。イン
トラマクロブロックの場合、適応化DC/AC予測方向
を求めた後、逆DC予測プロセスは以下の通りになる。
(ブロックCから予測)であれば AFX[0][0] = PQFX[0][0]* dc_scalerX + AFC[0][0] (26) となり、それ以外の場合は AFX[0][0] = PQFX[0][0] ]* dc_scalerX + AFA[0][0] (27) となる。非イントラマクロブロックの場合には、 AFX[0][0] = PQFX[0][0]* quantizer_scaleX [0][0] (28) となる。MPEG4ビットストリームにおける「short_
video_header=1」の場合には、dc_scalerは固定値dc_sc
aler=8を有するため、 AFX[0][0] = PQFX[0][0]* 8 (29) となる。この逆予測プロセスは、輝度および2つのクロ
ミナンス成分の各々について、すぐ左の適当なブロック
「A」とすぐ上の適当なブロック「C」とを用いてマク
ロブロックの各ブロックごとに独立に繰り返される。Next, the inverse prediction of the DC coefficient will be described. For intra macroblocks, after determining the adaptive DC / AC prediction direction, the inverse DC prediction process is as follows.
(Predicted from block C) AF X [0] [0] = PQF X [0] [0] * dc_scaler X + AF C [0] [0] (26), otherwise AF X [0] [0] = PQF X [0] [0]] * dc_scaler X + AF A [0] [0] (27) In the case of non-intra macroblocks, the AF X [0] [0] = PQF X [0] [0] * quantizer_scale X [0] [0] (28). "Short_" in the MPEG4 bit stream
video_header = 1 ", dc_scaler is a fixed value dc_sc
Since aler = 8, AF X [0] [0] = PQF X [0] [0] * 8 (29) This inverse prediction process is repeated independently for each block of the macroblock using the appropriate block "A" immediately to the left and the appropriate block "C" immediately above for each of the luminance and two chrominance components. .
【0029】AC係数の逆予測について説明する。イン
トラ_マクロブロックでAC予測スキーム(MPEG4
ビットストリームにおけるac_pred_flag = 1')を使用
する場合、前に符号化されたブロックの1行目から得ら
れる係数または1列目から得られる係数のいずれかを用
いて現在のブロックの現在のブロックのco-sited係数を
予測する。ブロックベースで、DC係数予測に最良の方
向(左または上から)も用いて、図3に示すように1行
目/1列目のAC係数予測用の方向を選択する。予測子
としてブロック「A」を選択した場合、1列目の逆AC
予測手順は以下の通りである。 AFX[0][i] = PQFX[0][i]* quantizer_scaleX + AFA[0][i] ただし、i=1から7 (30) 予測子としてブロック「C」を選択した場合、1行目の
AC逆予測手順は以下の通りである。 AFX[j][0] = PQFX[j][0]* quantizer_scaleX + AFC[j][0] ただし、j=1から7 (31)Next, the inverse prediction of the AC coefficient will be described. AC prediction scheme (MPEG4
When using ac_pred_flag = 1 ′ in the bitstream, the current block of the current block is used with either the coefficients obtained from the first row or the first column of the previously encoded block. Predict co-sited coefficients. The best direction (left or top) for DC coefficient prediction is also used on a block basis, and a direction for AC coefficient prediction on the first row / first column is selected as shown in FIG. When block "A" is selected as a predictor, the inverse AC in the first column
The prediction procedure is as follows. AF X [0] [i] = PQF X [0] [i] * quantizer_scale X + AF A [0] [i] where i = 1 to 7 (30) When block “C” is selected as a predictor The AC inverse prediction procedure in the first row is as follows. AF X [j] [0] = PQF X [j] [0] * quantizer_scale X + AF C [j] [0] where j = 1 to 7 (31)
【0030】予測ブロック(ブロック「A」またはブロ
ック「C」)がVOP境界すなわちビデオパケットの外
にある場合には、そのブロックのすべてのAC予測子係
数はゼロであると仮定される。予測的ではない他のAC
係数または非イントラマクロブロックとしての他の場合
については、ac_pred_flag=0または「short_video_head
er=1」: AFX[v][u] = PQFX[v][u]* quantizer_scalerX (32) したがって、新たに定義されたGIP処理の間は、いず
れの場合も係数PQF[v][u]から適当な逆量子化係数AF[v]
[u]が生成される。If a prediction block (block "A" or block "C") is outside of a VOP boundary, ie, a video packet, all AC predictor coefficients for that block are assumed to be zero. Other AC that is not predictive
For other cases as coefficients or non-intra macroblocks, ac_pred_flag = 0 or "short_video_head
er = 1 ”: AF X [v] [u] = PQF X [v] [u] * quantizer_scaler X (32) Therefore, during the newly defined GIP processing, the coefficient PQF [v] is used in any case. From [u] to the appropriate inverse quantization coefficient AF [v]
[u] is generated.
【0031】逆量子化について説明する。係数AF[v][u]
の二次元アレイをさらに逆量子化し、図10に示すよう
な再構成DCT係数を生成する。適当な逆量子化演算
後、得られる係数(901)すなわちF''[v][u]が飽和
され、F'[v][u](902)が得られ、続いてミスマッチ
制御演算が行われて最終的な再構成DCT係数F[v][u]
(903)が与えられる。さらに、AFの関数があるた
め、F''[v][u]を以下のように算出することができる。
イントラブロックでは、AF[0][0]から直接F''[0][0]を
得る必要がある。quant_type==1である場合には、イン
トラDC係数以外のすべての係数が以下の式で示される
ように逆量子化される。 F''[v][u]=(2*AF[v][u]+k*quantiser_scale)*W[w][v][u]/32 (33) ここで、 quant_type==0である場合には、イントラDC係数以外
のすべての係数が以下の式で示されるように逆量子化さ
れる。 F"[v][u]=Sign(AF[v][u])*|F"[v][u]| (36)Next, the inverse quantization will be described. Coefficient AF [v] [u]
Are further quantized to generate reconstructed DCT coefficients as shown in FIG. After an appropriate inverse quantization operation, the obtained coefficient (901), that is, F ″ [v] [u] is saturated, and F ′ [v] [u] (902) is obtained. The final reconstructed DCT coefficient F [v] [u]
(903). Further, since there is an AF function, F '' [v] [u] can be calculated as follows.
In the intra block, it is necessary to obtain F '' [0] [0] directly from AF [0] [0]. When quant_type == 1, all coefficients other than the intra DC coefficient are inversely quantized as represented by the following equation. F '' [v] [u] = (2 * AF [v] [u] + k * quantiser_scale) * W [w] [v] [u] / 32 (33) where When quant_type == 0, all coefficients other than the intra DC coefficient are inversely quantized as represented by the following equation. F "[v] [u] = Sign (AF [v] [u]) * | F" [v] [u] | (36)
【0032】したがって、MPEG−4テクスチャ復号
化手順を図11のように修正することができる。同図に
おいて、(1003)は(25)〜(32)のように新
たな逆DC/AC予測を実行し、(1004)は図10
の演算を実行する。(1001)(1002)(100
5)(1006)などの他のブロックは、図1の(10
1)(102)(105)(106)と同一である。Therefore, the MPEG-4 texture decoding procedure can be modified as shown in FIG. In FIG. 10, (1003) executes new inverse DC / AC prediction as shown in (25) to (32), and (1004) executes FIG.
Execute the operation of (1001) (1002) (100
5) Other blocks such as (1006) are (10) in FIG.
1) Same as (102), (105) and (106).
【0033】[0033]
【発明の効果】本発明は、MPEG4ビデオテクスチャ
復号化用のDC/AC係数逆予測および逆量子化の実施
にかかる複雑さおよび数値誤差およびハードウェアコス
トを減らす上で極めて効率的である。また、本発明は既
存のあらゆる種類のDSP(デジタル署名プロセッサ)
またはASIC(特定用途向け集積回路)設計にも適用
できる。The present invention is extremely efficient in reducing the complexity and numerical errors and hardware costs of performing DC / AC coefficient inverse prediction and inverse quantization for MPEG4 video texture decoding. The present invention also relates to any existing DSP (Digital Signature Processor).
Alternatively, the present invention can be applied to an ASIC (application-specific integrated circuit) design.
【図1】 従来技術によるビデオテクスチャ復号化プロ
セス図FIG. 1 is a process diagram of a video texture decoding according to the prior art.
【図2】 DC予測において用いられる隣同士のブロッ
ク図FIG. 2 is a block diagram of neighbors used in DC prediction.
【図3】 AC逆予測において用いられる隣同士のブロ
ックおよび係数を示した説明図FIG. 3 is an explanatory diagram showing adjacent blocks and coefficients used in AC inverse prediction;
【図4】 従来の逆量子化プロセスのブロック図FIG. 4 is a block diagram of a conventional inverse quantization process.
【図5】 四捨五入整数除算のブロック図FIG. 5 is a block diagram of a rounded integer division.
【図6】 四捨五入による誤差を伴わないMPEG4逆
DC/AC予測用の固定点DSPのブロック図FIG. 6 is a block diagram of a fixed point DSP for MPEG4 inverse DC / AC prediction without error due to rounding.
【図7】 MPEG4逆DC/AC予測のDSPプログ
ラムルーチンのフローチャートの前半FIG. 7 is a first half of a flowchart of a DSP program routine for MPEG4 inverse DC / AC prediction;
【図8】 MPEG4逆DC/AC予測のDSPプログ
ラムルーチンのフローチャートの後半FIG. 8 is the second half of a flowchart of a DSP program routine for MPEG4 inverse DC / AC prediction.
【図9】 四捨五入除算Z=F//X(F∈[-63488, 63457],
X∈[1, 46])用の装置のブロック図[Figure 9] Rounding / dividing Z = F // X (F∈ [-63488, 63457],
Block diagram of the device for X∈ [1, 46])
【図10】 本発明の逆量子化プロセスのブロック図FIG. 10 is a block diagram of the inverse quantization process of the present invention.
【図11】 本発明の関数AFを用いたビデオテクスチ
ャ復号化プロセスのブロック図FIG. 11 is a block diagram of a video texture decoding process using the function AF of the present invention.
101…可変長復号化 102…逆スキャン 103…逆DC&AC予測 104…逆量子化 105…逆DCT 106…動き補償 401…逆量子化演算処理 402…飽和処理 403…ミスマッチ制御 501…ルックアップテーブル 502…乗算器 503…四捨五入プロセサ 504…シフター 505…加算器 801:(k、PIV)ROM 802:乗算器 807:乗算器 808:シフタ− 810:加算器 811:乗算器 812:=1ロジック 901:逆量子化演算処理 902:飽和処理 903:ミスマッチ制御 1001…可変長復号化 1002…逆スキャン 1003…逆DC&AC予測 1004…逆量子化 1005…逆DCT 1006…動き補償 101 variable length decoding 102 inverse scan 103 inverse DC & AC prediction 104 inverse quantization 105 inverse DCT 106 motion compensation 401 inverse quantization operation processing 402 saturation processing 403 mismatch control 501 lookup table 502 Multiplier 503: Rounded processor 504: Shifter 505: Adder 801: (k, PIV) ROM 802: Multiplier 807: Multiplier 808: Shifter 810: Adder 811: Multiplier 812: = 1 logic 901: Inverse quantum Conversion processing 902: Saturation processing 903: Mismatch control 1001 ... Variable length decoding 1002 ... Inverse scan 1003 ... Inverse DC & AC prediction 1004 ... Inverse quantization 1005 ... Inverse DCT 1006 ... Motion compensation
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティオ ケン・タン シンガポール534415シンガポール、タイ・ セン・アベニュー、ブロック1022、04− 3530番、タイ・セン・インダストリアル・ エステイト、パナソニック・シンガポール 研究所株式会社内 Fターム(参考) 5B056 AA01 BB11 FF02 HH03 5C059 KK15 MA00 MA04 MA05 MA23 MC33 MC35 ME01 UA05 5C078 AA09 BA21 BA57 CA25 DA00 DA02 DA12 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Tio Ken Tan Singapore 534415 Singapore, Thai Sen Avenue, Block 1022, 04-3530, Thai Sen Industrial Estate, Panasonic Singapore Research Institute, Inc. F term (reference) 5B056 AA01 BB11 FF02 HH03 5C059 KK15 MA00 MA04 MA05 MA23 MC33 MC35 ME01 UA05 5C078 AA09 BA21 BA57 CA25 DA00 DA02 DA12
Claims (9)
除算を必要とするスケーリング係数を利用し、四捨五入
を用いる整数除算を、疑似逆数値(PIV)および可変
長シフト(k)を用いた固定点積算によって実施する整
数除算を必要とする予測子によって予測プロセスを行う
デジタルハイブリッド変換ビデオ復号化における方法。A DCT transform coefficient uses a scaling factor that requires integer division using rounding, and performs integer division using rounding using fixed point integration using a pseudo reciprocal value (PIV) and variable length shift (k). A method in digital hybrid transform video decoding, wherein a prediction process is performed by a predictor that requires integer division performed by the method.
ト(k)を用いた固定点積算によって四捨五入を用いる
整数除算を実施するための方法であって、 (a) 乗算器の第1のオペランドとして分子を得るス
テップと、 (b) ルックアップテーブルに対するインデックスと
しての分母に基づくルックアップテーブルから疑似逆算
値および右シフトを得るステップと、 (c) 乗算器の第2のオペランドとして疑似逆数値を
使用し、積算結果を得るステップと、 (d) 前記積算結果のk最下位ビットをチェックし、
四捨五入係数を判断するステップと、 (e) 前記積算結果をkビットだけ右に効率よくシフ
トさせるステップと、 (f) k最下位ビットを切り捨てるステップと、 (g) 四捨五入係数を必要に応じて前記シフト結果に
加算するステップと、を含む請求項1に記載の方法。2. A method for performing integer division using rounding by fixed point integration using a pseudo inverse value (PIV) and a variable right shift (k), comprising: (a) a first operand of a multiplier; (B) obtaining a pseudo-inverse value and a right shift from a look-up table based on a denominator as an index to the look-up table; and (c) obtaining a pseudo-reciprocal value as a second operand of the multiplier. (D) checking the k least significant bits of said integration result;
Determining the rounding coefficient; (e) efficiently shifting the integration result to the right by k bits; (f) truncating the k least significant bits; and (g) determining the rounding coefficient as required. Adding to the shift result.
似逆数値(PIV)および右シフト(k)の対を含み、
表2に示す値を含むルックアップテーブルである請求項
1に記載の方法。3. The look-up table, comprising a pair of a pseudo-inverse value (PIV) and a right shift (k),
The method of claim 1, wherein the look-up table includes the values shown in Table 2.
クし、四捨五入係数を判断するための方法であって、 (a)積算結果の符号を判断するステップと、 (b)正の積算結果については、k最下位ビットが2k-1
より大きい場合は、四捨五入係数を「1」に設定し、そ
れ以外の場合には四捨五入係数を「0」に設定するステ
ップと、 (c)負の積算結果については、k最下位ビットが2k-1-
1より大きい場合は、四捨五入係数を「1」に設定し、
それ以外の場合には四捨五入係数を「0」に設定するス
テップと、を含む請求項2に記載の方法。4. A method for checking a k least significant bit of the integration result and determining a rounding coefficient, comprising: (a) determining a sign of the integration result; and (b) determining a positive integration result. Means that the k least significant bits are 2 k-1
If greater than, set the rounding factor to "1"; otherwise, set the rounding factor to "0"; and (c) for negative integration results, the k least significant bit is 2 k -1-
If greater than 1, set the rounding factor to "1"
Otherwise, setting the rounding factor to "0".
定点積算によって四捨五入を用いる整数除算を実施する
ための装置であって、 (a)分母をインデックスとして用いた、一対の疑似逆
数値(PIV)および右シフト(k)を含む読み出し専
用メモリルックアップテーブルと、 (b)分子を第1のオペランドとして取り、疑似逆数値
を第2のオペランドとして取る乗算器と、 (c)積算結果用の四捨五入係数を生成するための四捨
五入ロジックと、 (d)k最下位ビットを切り捨てて、積算結果をkビッ
トだけ右に効率的にシフトさせるためのシフターと、 (e)四捨五入係数を前記シフト結果に必要に応じて加
算する加算器と、を備える装置。5. An apparatus for performing integer division using rounding by pseudo point reciprocal value and fixed point integration using variable shift, comprising: (a) a pair of pseudo reciprocal values (PIV) using a denominator as an index. ) And a read-only memory lookup table including right shift (k); (b) a multiplier that takes the numerator as the first operand and a pseudo-reciprocal value as the second operand; A rounding logic for generating a rounding coefficient, (d) a shifter for truncating the k least significant bits and efficiently shifting the integration result to the right by k bits, and (e) a rounding coefficient for the shift result. An adder for adding as necessary.
って、 (a)いずれかのk−1最下位ビットが「1」であるか
否かを判断するための手段と、 (b)積算結果の符号を判断するための手段と、正の積
算結果については、k-1番目のビットが「1」である場
合に四捨五入係数を「1」に設定するための手段と、そ
れ以外の場合には四捨五入係数を「0」に設定するため
の手段と、 (c)負の積算結果については、k-1番目のビットが
「1」であり、かつk-1最下位ビットのいずれかも
「1」である場合に四捨五入係数を「1」に設定するた
めの手段と、 (d)それ以外の場合には四捨五入係数を「0」に設定
するための手段と、を備える請求項5に記載の装置。6. An apparatus for rounding logic, comprising: (a) means for determining whether any of the k-1 least significant bits is "1"; and (b) an integration result. And a means for setting the rounding coefficient to "1" when the (k-1) th bit is "1", and for a positive integration result, Means for setting the rounding coefficient to “0”; and (c) for the negative integration result, the k−1th bit is “1” and any of the k−1 least significant bits is “1”. The method according to claim 5, further comprising: means for setting the rounding coefficient to "1" when ".", And (d) means for setting the rounding coefficient to "0" otherwise. apparatus.
ってMPEG−4ビデオ復号化の逆量子化を行うための
方法であって、 (a)適応化DC/AC予測方向を判断するための修正
手順と、 (b)逆DC/AC予測用の汎用手順と、 (c)簡略化逆量子化手順とを含む方法。7. A method for performing inverse DC / AC prediction and thereby performing inverse quantization of MPEG-4 video decoding, comprising: (a) determining an adaptive DC / AC prediction direction; (B) a general-purpose procedure for inverse DC / AC prediction, and (c) a simplified inverse quantization procedure.
めの修正手順が、 (a)現在のブロックに対して対角上および左にあるブ
ロックを基準ブロックとして選択するステップと、 (b)現在のブロックの左にあるブロックの近似した量
子化DCT係数のDC係数と基準ブロックとの間の第1
の絶対差を評価するステップと、 (c)現在のブロックの上にあるブロックの近似した量
子化DCT係数のDC係数と基準ブロックとの間の第2
の絶対差を評価するステップと、 (d)第1の絶対差と第2の絶対差とを比較するステッ
プと、 (e)第1の絶対差が第2の絶対差よりも小さい場合に
は垂直予測方向を選択するステップと、 (f)それ以外の場合には水平予測方向を選択するステ
ップと、を含む請求項7に記載の方法。8. A correction procedure for determining an adaptive DC / AC prediction direction, comprising: (a) selecting a block diagonally and left of a current block as a reference block; and (b) The first between the DC coefficient of the approximate quantized DCT coefficient of the block to the left of the current block and the reference block
Evaluating the absolute difference of: c) the second block between the DC coefficient of the approximate quantized DCT coefficient of the block above the current block and the reference block;
(D) comparing the first absolute difference with the second absolute difference; and (e) if the first absolute difference is smaller than the second absolute difference. The method of claim 7, comprising: selecting a vertical prediction direction; and (f) otherwise selecting a horizontal prediction direction.
て、 (a)予測した量子化係数と現在のマクロブロックの量
子化器スケールとの積を算出し、 (b)近似した量子化DCT係数を前記積と予測子との
合計として算出し、 (c)予測子は、予測方向が水平または垂直のいずれで
あるかに応じて、左隣のブロックの第1列または上のブ
ロックの第1行からの近似した量子化DCT係数である
請求項7に記載の方法。9. A general-purpose procedure for inverse DC / AC prediction, comprising: (a) calculating a product of a predicted quantization coefficient and a quantizer scale of a current macroblock; and (b) approximating quantization. The DCT coefficient is calculated as the sum of the product and the predictor, and (c) the predictor is the first column of the block on the left or the upper block, depending on whether the prediction direction is horizontal or vertical. The method of claim 7, wherein the quantized DCT coefficients from the first row are approximated.
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