JP2001086169A - Modem - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、列車無線システム
等に用いられるモデムに係り、特に非同期の入力データ
をクロック同期方式で確実に伝送できるモデムに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a modem used in a train radio system and the like, and more particularly to a modem capable of reliably transmitting asynchronous input data in a clock synchronous manner.
【0002】[0002]
【従来の技術】従来のクロック同期方式のモデム又はク
ロック同期方式に設定されたモデムは、クロックに従っ
て生成されたクロック同期方式のデータが入力されるこ
とを前提として、入力されたデータを当該クロックと同
様の外部又は内部クロックに従ってサンプリングし、変
調して送出していた。2. Description of the Related Art A conventional clock-synchronous modem or a modem set to the clock-synchronous system assumes that clock-synchronous data generated in accordance with a clock is input, and the input data is used as the clock. Sampling, modulation and transmission are performed according to the same external or internal clock.
【0003】例えば、図9に示すように、入力側と同様
のクロックの立ち上がりタイミングで入力データをサン
プリングし、スタートビットを検出すると、以降クロッ
クタイミングに従って8ビットのデータを検出し、変調
して送出していた。図9は、クロック同期方式のサンプ
リング方法を示す説明図である。For example, as shown in FIG. 9, when input data is sampled at the same rising edge of a clock as the input side and a start bit is detected, 8-bit data is detected, modulated, and transmitted in accordance with the clock timing thereafter. Was. FIG. 9 is an explanatory diagram showing a sampling method of the clock synchronization method.
【0004】尚、データ伝送における同期/非同期及び
非同期/同期に関する技術として、平成10年(199
8)年10月9日公開の特開平10−271539号
「電話装置間のデータ伝送方式、およびそれに使用可能
な電話装置」(出願人:富士通アイ・ネットワークシス
テム株式会社、発明者:松原智雄)がある。上記発明
は、複数の電話装置間でデジタルインターフェースを介
してデータを伝送するにあたり、同期通信データを同期
−非同期変換して調歩同期の送信データとして伝送し、
調歩同期の受信データは、非同期−同期変換して同期受
信データとするようにしたものである。[0004] Incidentally, as a technology relating to synchronous / asynchronous and asynchronous / synchronous in data transmission, in 1998 (199)
8) Japanese Patent Application Laid-Open No. 10-271538, published on Oct. 9, 2008, "Data transmission method between telephone devices and telephone devices usable for the same" (Applicant: Fujitsu Eye Network Systems Ltd., Inventor: Tomoo Matsubara) There is. In the above invention, when data is transmitted between a plurality of telephone devices via a digital interface, synchronous-asynchronous conversion of synchronous communication data is performed, and the data is transmitted as start-stop synchronous transmission data.
Asynchronous reception data is asynchronous-to-synchronous conversion to be synchronous reception data.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、従来の
クロック同期方式のモデムでは、非同期(調歩同期)方
式のデータが入力された場合、従来のクロック同期方式
のままの動作でサンプリングを行うため、図10に示す
ように、サンプリングのタイミングが合わず、データ検
出が行えずに不定となる部分が発生し、データを取りこ
ぼす可能性があり、非同期方式の入力データをクロック
同期で確実に伝送できないという問題点があった。図1
0は、クロック同期方式のサンプリング方法で調歩同期
のデータをサンプリングする場合を示す説明図である。However, in a conventional clock synchronous modem, when asynchronous (start-stop synchronous) data is input, sampling is performed by the operation of the conventional clock synchronous method. As shown in FIG. 10, there is a possibility that sampling timing does not match, data detection cannot be performed, and an indeterminate portion occurs, data may be missed, and asynchronous input data cannot be reliably transmitted in clock synchronization. There was a problem. FIG.
0 is an explanatory diagram showing a case in which start-stop synchronization data is sampled by a clock synchronization sampling method.
【0006】非同期方式の端末間を同期方式で接続する
方法として、同期/非同期インターフェースコンバータ
を端末とモデムとの間に配置する方法は知られている
が、全ての端末に対して設置しなければならず、構成が
複雑になり高価になってしまうという問題点があった。As a method of connecting asynchronous terminals in a synchronous manner, a method of arranging a synchronous / asynchronous interface converter between a terminal and a modem is known. In addition, there is a problem that the configuration becomes complicated and the cost increases.
【0007】本発明は上記実情に鑑みて為されたもの
で、非同期の入力データをクロック同期方式で確実に伝
送できるモデムを提供することを目的とする。The present invention has been made in view of the above circumstances, and has as its object to provide a modem that can reliably transmit asynchronous input data in a clock synchronous manner.
【0008】[0008]
【課題を解決するための手段】上記従来例の問題点を解
決するための本発明は、モデムにおいて、復調手段が変
調信号を入力し、変調信号に含まれるクロックで復調し
て復調データを出力すると共にクロックを出力し、非同
期/同期変換手段が、非同期端末からのデータについ
て、スタートビット及びストップビットを判別して、入
力データを一時的に蓄積し、蓄積したデータにスタート
ビット及びストップビットを付加して、復調手段から供
給されるクロックに同期した送信データを出力し、変調
手段が、復調手段からの復調データ若しくは非同期/同
期変換手段からの送信データを変調し変調信号を送出す
るので、非同期データを同期方式で伝送できる。According to the present invention, in order to solve the above-mentioned problems of the prior art, in a modem, a demodulation means inputs a modulation signal, demodulates with a clock included in the modulation signal, and outputs demodulated data. And outputs a clock, and the asynchronous / synchronous conversion means determines the start bit and the stop bit for the data from the asynchronous terminal, temporarily stores the input data, and stores the start bit and the stop bit in the stored data. In addition, transmission data synchronized with the clock supplied from the demodulation means is output, and the modulation means modulates the demodulation data from the demodulation means or the transmission data from the asynchronous / synchronous conversion means and sends out a modulation signal. Asynchronous data can be transmitted in a synchronous manner.
【0009】[0009]
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。尚、以下で説明する機能実現
手段は、当該機能を実現できる手段であれば、どのよう
な回路又は装置であっても構わず、また機能の一部又は
全部をソフトウェアで実現することも可能である。更
に、機能実現手段を複数の回路によって実現してもよ
く、複数の機能実現手段を単一の回路で実現してもよ
い。Embodiments of the present invention will be described with reference to the drawings. Note that the function realizing means described below may be any circuit or device as long as the function can be realized, and some or all of the functions may be realized by software. is there. Further, the function realizing means may be realized by a plurality of circuits, or the plurality of function realizing means may be realized by a single circuit.
【0010】本発明の請求項に係るモデムは、非同期端
末からのデータについて、スタートビット及びストップ
ビットを判別して、入力データを一時的に蓄積し、クロ
ック同期方式で変調出力する際に、データにスタートビ
ット及びストップビットを付加するものであり、同期通
信環境に非同期端末を接続し、確実なデータ転送を行う
ことができる。A modem according to the present invention determines a start bit and a stop bit for data from an asynchronous terminal, temporarily stores input data, and modulates and outputs data in a clock synchronous manner. A start bit and a stop bit are added to the synchronous communication environment, and an asynchronous terminal can be connected to the synchronous communication environment to perform reliable data transfer.
【0011】図1は、本発明の実施の形態に係るモデム
を用いる列車無線システムの接続系統を示すブロック図
である。本実施の形態のモデムを用いる列車無線システ
ムは、図1に示すように、列車無線システム全体をデー
タ管理・制御する中央制御装置(Master Equipment:M
E)1と、中央制御装置1又は基地局4と接続して他の
1つのモデムとの間でデータ伝送を行うシングルモデム
(Single Modem:SM)2と、基地局4と接続して他の
2つのモデムとの間でデータ伝送を行うマルチモデム
(Multi Modem:MM)3と、無線基地局として携帯機、
列車無線機等との通信を行う基地局(Base Station:B
S)4とから構成されている。FIG. 1 is a block diagram showing a connection system of a train radio system using a modem according to an embodiment of the present invention. As shown in FIG. 1, a train radio system using a modem according to the present embodiment has a central control unit (Master Equipment: M) that manages and controls the entire train radio system.
E) 1, a single modem (Single Modem: SM) 2 that connects to the central control device 1 or the base station 4 to perform data transmission with another modem, and connects to the base station 4 and other modems. A multimodem (MM) 3 for performing data transmission between two modems, a portable device as a wireless base station,
Base station that communicates with train radios (Base Station: B
S) 4).
【0012】ここで、中央制御装置1とシングルモデム
2との間、及び各マルチモデム3と基地局4との間、及
びシングルモデム2と基地局4との間は、例えばRS4
22又はRS232Cのシリアルインターフェースで接
続し、非同期(調歩同期)方式でデータを入出力するも
のとする。また、シングルモデム2とマルチモデム3の
間、及びマルチモデム3の間は、例えば4線式の600
Ω平衡型で接続し、クロック同期方式で伝送するものと
する。Here, the communication between the central control unit 1 and the single modem 2, between each multi-modem 3 and the base station 4, and between the single modem 2 and the base station 4 is, for example, RS4.
22 or RS232C serial interface, and input / output data in an asynchronous (start-stop synchronization) method. Further, between the single modem 2 and the multi-modem 3 and between the multi-modem 3, for example, a four-wire 600
It is assumed that they are connected in a Ω balanced type and transmitted in a clock synchronous system.
【0013】そのため、各シングルモデム2及び各マル
チモデム3においては、中央制御装置1又は基地局4に
対しては、非同期方式でデータを入出力し、モデム間の
伝送はクロック同期方式で行う必要がある。Therefore, each single modem 2 and each multi-modem 3 input / output data to / from the central control unit 1 or the base station 4 in an asynchronous manner, and transmission between the modems must be performed in a clock synchronous manner. There is.
【0014】本発明の実施の形態に係るマルチモデム
は、非同期/同期変換手段が、非同期端末からのデータ
について、スタートビット及びストップビットを判別し
て、入力データを一時的に蓄積し、蓄積したデータにス
タートビット及びストップビットを付加して、復調手段
から供給されるクロックに同期した送信データを出力す
るものなので、非同期データを同期方式で伝送すること
になり、同期通信環境に非同期端末を接続し、確実なデ
ータ転送を行うことができる。[0014] In the multi-modem according to the embodiment of the present invention, the asynchronous / synchronous conversion means determines the start bit and the stop bit for the data from the asynchronous terminal, and temporarily stores the input data. A start bit and a stop bit are added to data, and transmission data synchronized with the clock supplied from the demodulation means is output. Therefore, asynchronous data is transmitted in a synchronous manner, and an asynchronous terminal is connected to a synchronous communication environment. Thus, reliable data transfer can be performed.
【0015】そこで、本発明の実施の形態に係るモデム
の構成について、マルチモデムの場合の例で図2を使っ
て説明する。図2は、本発明の実施の形態に係るマルチ
モデムの概略構成を示すブロック図である。本発明の実
施の形態に係るマルチモデム3は、クロック内蔵モデム
基板31と、プログラム内蔵CPU32とから構成され
ている。ここで、クロック内蔵モデム基板31が、請求
項の復調手段及び変調手段に相当し、プログラム内蔵C
PU32が非同期/同期変換手段に相当している。The configuration of the modem according to the embodiment of the present invention will be described with reference to FIG. 2 in the case of a multi-modem. FIG. 2 is a block diagram showing a schematic configuration of the multi-modem according to the embodiment of the present invention. The multi-modem 3 according to the embodiment of the present invention includes a modem board 31 with a built-in clock and a CPU 32 with a built-in program. Here, the modem board 31 with a built-in clock corresponds to the demodulating means and the modulating means in the claims,
The PU 32 corresponds to an asynchronous / synchronous conversion unit.
【0016】クロック内蔵モデム基板31は、従来通り
のクロック同期方式のモデム機能を実現するものであ
る。具体的には、中央制御装置1から送信された伝送デ
ータを前方(図1に於いて、中央制御装置1側を前方、
逆側を後方とする)のモデムからクロック同期方式で受
信して復調し、受信データとして基地局4に出力すると
共に、再度クロック同期方式で変調して後続のモデムに
送信する。The modem board 31 with a built-in clock realizes a conventional clock synchronous modem function. Specifically, the transmission data transmitted from the central control device 1 is forward (in FIG. 1, the central control device 1 side is forward,
The clock signal is received and demodulated by a clock-synchronous system from a modem having the opposite side (rear side), output to the base station 4 as received data, and modulated again by the clock-synchronous system and transmitted to the subsequent modem.
【0017】ここで、復調した受信データを非同期方式
である基地局4に直接出力可能であるのは、伝送データ
の前後に非同期方式の場合のスタート・ストップビット
を付加した形でクロック同期方式のデータを伝送するか
らである。尚、復調する際のクロックは、受信タイミン
グ(RT)に従うので、基地局4における受信速度は、
あらかじめ設定されている必要がある。The reason why the demodulated received data can be directly output to the asynchronous base station 4 is that the start / stop bits of the asynchronous system are added before and after the transmission data in the clock synchronous system. This is because data is transmitted. Since the clock for demodulation follows the reception timing (RT), the reception speed at the base station 4 is:
Must be set in advance.
【0018】逆に、後続のモデムからの伝送データをク
ロック同期方式で受信して一旦復調し、後述のプログラ
ム内蔵CPU32から出力されるクロック同期方式の送
信データと共に変調して、前方のモデムに送信する。
尚、このとき、復調の際に使用した同期のためのクロッ
クをプログラム内蔵CPU32に供給する。Conversely, the transmission data from the following modem is received and demodulated once in the clock synchronous system, and is modulated together with the clock synchronous transmission data output from the program built-in CPU 32 to be transmitted to the preceding modem. I do.
At this time, a clock for synchronization used at the time of demodulation is supplied to the CPU 32 with a built-in program.
【0019】プログラム内蔵CPU32は、基地局4か
ら入力される非同期(調歩同期)方式のデータをスター
ト・ストップビットを判別することによって非同期方式
で入力し、一時的に蓄え、クロック内蔵モデム基板31
からのクロックに同期させてクロック同期方式の送信デ
ータとしてクロック内蔵モデム基板31に出力するもの
である。The CPU 32 with built-in program inputs the data of the asynchronous (start-stop synchronization) system inputted from the base station 4 in the asynchronous system by discriminating the start / stop bits, temporarily stores the data, and temporarily stores the data.
The data is output to the clock built-in modem board 31 as transmission data of the clock synchronous system in synchronization with the clock signal from the external device.
【0020】ここで、基地局4から調歩同期方式のデー
タを入力するために、基地局4からの出力速度とプログ
ラム内蔵CPU32における入力速度は予め合わせて設
定する必要があるが、入力データを一時的に蓄えるの
で、当該速度をクロック同期方式の転送速度に合わせる
必要はない。Here, in order to input the data of the start-stop synchronization method from the base station 4, the output speed from the base station 4 and the input speed in the CPU 32 with a program must be set in advance. It is not necessary to match the speed with the transfer speed of the clock synchronous system.
【0021】また、プログラム内蔵CPU32からクロ
ック内蔵モデム基板31への送信データラインは、常時
High(1)を送信し、データを送信するときにデー
タ送信合図として、Lo(0)に落とすことで、クロッ
ク内蔵モデム基板31側に、データが送られることを知
らせるようになっている。つまりこれが、非同期方式に
おけるスタートビットとなり、次のタイミングから、デ
ータ1byte(8bit)をクロックに合わせて送信し、
更につぎのクロックでLo(0)に落として非同期方式
におけるストップビットを送信し、High(1)に戻
すことになる。A transmission data line from the CPU 32 with built-in program to the modem board 31 with built-in clock always transmits High (1) and drops to Lo (0) as a data transmission signal when transmitting data. The modem board 31 with a built-in clock is informed that data is to be sent. That is, this becomes the start bit in the asynchronous system, and from the next timing, 1 byte (8 bits) of data is transmitted in synchronization with the clock,
Further, at the next clock, the stop bit is dropped to Lo (0), the stop bit in the asynchronous system is transmitted, and the bit returns to High (1).
【0022】次に、プログラム内蔵CPU32の内部に
ついて、図3を使って説明する。図3は、本発明のモデ
ムのプログラム内蔵CPU内の構成を示すブロック図で
ある。本発明のプログラム内蔵CPU32は、送信処理
手段35と、入力処理手段36と、割り込み手段37
と、入力リングバッファ38とから構成されている。Next, the inside of the program built-in CPU 32 will be described with reference to FIG. FIG. 3 is a block diagram showing a configuration in the CPU with a built-in program of the modem of the present invention. The CPU 32 with a built-in program according to the present invention includes a transmission processing unit 35, an input processing unit 36, an interruption unit 37.
And an input ring buffer 38.
【0023】入力リングバッファ38は、基地局4から
の調歩同期の入力データを一旦蓄えるバッファであり、
プログラム状のRAMエリアとする。入力リングバッフ
ァ38は、図4に示すように、DTRフラグ(例えば1
byte)と、GETポインタ(例えば1byte)と、PUT
ポインタ(例えば1byte)と、データ(例えば1byte×
n)とから構成されている。図4は、本発明のモデムの
プログラム内蔵CPUの入力リングバッファの構成を示
すフォーマット図である。The input ring buffer 38 is a buffer for temporarily storing start-stop synchronization input data from the base station 4.
This is a program-like RAM area. The input ring buffer 38 stores a DTR flag (for example, 1
byte), GET pointer (for example, 1 byte), and PUT
A pointer (for example, 1 byte) and data (for example, 1 byte ×
n). FIG. 4 is a format diagram showing the configuration of the input ring buffer of the CPU with a built-in program of the modem of the present invention.
【0024】DTR(Data Terminal Ready )フラグ
は、端末側が送信可能状態であるか否かを相手に知らせ
るためのフラグであり、ここでは、基地局4から調歩同
期のデータを受信し、入力リングバッファ38にデータ
が格納済みで、そのデータが送信可能な状態にあるかど
うかを判別するためのフラグである。具体的には、送信
すべきデータがある場合に1(ON)とし、無い場合に
0(OFF)とするが、逆であっても構わない。The DTR (Data Terminal Ready) flag is a flag for notifying the other party whether or not the terminal is in a transmittable state. In this example, the terminal receives data of start-stop synchronization from the base station 4 and receives an input ring buffer. 38 is a flag for determining whether or not data has been stored in 38 and whether or not the data can be transmitted. Specifically, it is set to 1 (ON) when there is data to be transmitted, and set to 0 (OFF) when there is no data to be transmitted, but may be reversed.
【0025】GETポインタは、入力リングバッファ3
8からデータをリードすべきアドレスを示すポインタで
ある。PUTポインタは、入力リングバッファ38にデ
ータを格納すべきアドレスを示すポインタである。The GET pointer is input ring buffer 3
8 is a pointer indicating an address from which data is to be read. The PUT pointer is a pointer indicating an address at which data is to be stored in the input ring buffer 38.
【0026】データは、データ1から順にデータが格納
され、データnまで格納すると、次のアドレスを先頭
(データ1)にするリング状のバッファである。The data is a ring-shaped buffer in which data is stored in order from data 1 and, when data n is stored, the next address is the head (data 1).
【0027】入力処理手段36は、非同期(調歩同期)
方式のデータを非同期方式で入力する処理手段であり、
具体的には、基地局4から入力された調歩同期方式のデ
ータを受け取り、スタート・ストップビットを判別し
て、入力データを入力リングバッファ38に格納するも
のである。尚、基地局4からの入力検出は、スタートビ
ット検出で行われる。また、基地局4からの出力速度と
入力処理手段36における入力速度は、予め合わせて設
定しておく必要がある。The input processing means 36 is asynchronous (start-stop synchronization)
Processing means for inputting the data of the method in an asynchronous manner,
More specifically, it receives start-stop synchronization data input from the base station 4, determines start / stop bits, and stores the input data in the input ring buffer. The input from the base station 4 is detected by detecting a start bit. Further, the output speed from the base station 4 and the input speed in the input processing means 36 need to be set in advance.
【0028】入力処理手段36の具体的な処理動作につ
いて、図5を使って説明する。図5は、本発明のプログ
ラム内蔵CPUの入力処理手段の動作を示すフローチャ
ート図である。本発明のプログラム内蔵CPUの入力処
理手段が行う入力処理は、基地局4からの入力があった
ときに起動され、入力リングバッファ38にPUTポイ
ンタを進めながら1バイトずつデータを格納し(10
0)、格納が終了したならDTRフラグをON(データ
有り)にセットし、入力処理を終了する。The specific processing operation of the input processing means 36 will be described with reference to FIG. FIG. 5 is a flowchart showing the operation of the input processing means of the CPU with a built-in program according to the present invention. The input processing performed by the input processing means of the CPU with a built-in program of the present invention is started when there is an input from the base station 4, and stores data one byte at a time while advancing the PUT pointer to the input ring buffer 38 (10
0) When the storage is completed, the DTR flag is set to ON (data is present), and the input processing ends.
【0029】送信処理手段35は、クロック同期方式の
データの送信を行う処理手段であり、具体的には、入力
リングバッファ38からデータを読み込んで、スタート
・ストップビットを付加し、クロック内蔵モデム基板3
1から供給されるクロックに従って同期をとって出力す
るものである。尚、入力リングバッファ38に格納され
ているのはデータのみであるから、伝送データを非同期
端末で直接受け取れるようデータの前後には非同期用の
スタートビット、ストップビットを付加した形でクロッ
ク同期方式のデータを送信するようになっている。The transmission processing means 35 is a processing means for transmitting data of the clock synchronous system. More specifically, the transmission processing means 35 reads data from the input ring buffer 38, adds a start / stop bit thereto, and 3
1 and output in synchronization with the clock supplied from 1. Since only the data is stored in the input ring buffer 38, an asynchronous start bit and a stop bit are added before and after the data so that the transmission data can be directly received by the asynchronous terminal. It is designed to send data.
【0030】送信処理手段35の具体的な処理動作につ
いて、図6を使って説明する。図6は、本発明のプログ
ラム内蔵CPUの送信処理手段の動作を示すフローチャ
ート図である。本発明のプログラム内蔵CPUの送信処
理手段35が行う送信処理は、入力リングバッファ38
のDTRフラグでデータの有無判定を行い(200)、
DTRフラグがONで送信すべきデータがある場合(Y
es)は、クロック同期データの送信処理を行う(20
2)。The specific processing operation of the transmission processing means 35 will be described with reference to FIG. FIG. 6 is a flowchart showing the operation of the transmission processing means of the CPU with a built-in program according to the present invention. The transmission processing performed by the transmission processing means 35 of the CPU with a program according to the present invention includes an input ring buffer 38.
The presence / absence of data is determined by the DTR flag of (200),
When the DTR flag is ON and there is data to be transmitted (Y
es) performs transmission processing of clock synchronous data (20).
2).
【0031】ここで、クロック同期データの送信処理と
は、具体的に入力リングバッファ38のGETポインタ
が指すアドレスから1バイトのデータを読み込み、クロ
ック内蔵モデム基板31からのクロックに従って、例え
ば、クロックがクロックが立ち上がったときに、まずス
タートビットを送信データとしてクロック内蔵モデム基
板31に出力し、次に、読み込んだデータを1ビットず
つ送信データとしてクロック内蔵モデム基板31に出力
し、最後にストップビットを送信データとしてクロック
内蔵モデム基板31に出力してから、GETポインタを
1つ進める処理である。Here, the transmission processing of the clock synchronous data specifically means that one byte of data is read from the address pointed to by the GET pointer of the input ring buffer 38 and, for example, the clock is read in accordance with the clock from the modem board 31 with a built-in clock. When the clock rises, first the start bit is output as transmission data to the modem board 31 with built-in clock, then the read data is output bit by bit to the modem board 31 with built-in clock as transmission data, and finally the stop bit is set. This is a process in which the GET pointer is advanced by one after being output to the clock built-in modem board 31 as transmission data.
【0032】そして、次の送信データがあるか判断し
(204)、ある場合(Yes)は、処理2020に戻
って繰り返す。なお、次の送信データがあるか否かの判
断は、GETポインタの値とPUTポインタの値とを比
較して、同じであれば送信データが無いと判断できる。Then, it is determined whether there is next transmission data (204). If there is (Yes), the process returns to step 2020 and repeats. It should be noted that whether or not there is next transmission data is determined by comparing the value of the GET pointer with the value of the PUT pointer, and if they are the same, it can be determined that there is no transmission data.
【0033】処理204において、送信データが無い場
合(No)は、DTRフラグをOFFにセットして(2
06)、送信処理手段35の送信処理を終了する。ま
た、処理200において、DTRフラグがOFFで送信
すべきデータが無い場合(No)は、マークビットの送
信処理を行い(210)、送信処理手段35の送信処理
を終了する。If there is no transmission data in the process 204 (No), the DTR flag is set to OFF (2).
06), the transmission processing of the transmission processing means 35 ends. In the process 200, if the DTR flag is OFF and there is no data to be transmitted (No), the transmission process of the mark bit is performed (210), and the transmission process of the transmission processing unit 35 ends.
【0034】ここで、マークビットの送信処理とは、プ
ログラム内蔵CPU32からクロック内蔵モデム基板3
1への送信データラインをHigh(1)にして、送信
すべきデータがないことを知らせる処理である。Here, the transmission processing of the mark bit means that the CPU 32 with built-in program sends the modem board 3 with built-in clock.
This is a process of setting the transmission data line to High (1) to notify that there is no data to be transmitted.
【0035】尚、送信処理手段35が行う送信処理の起
動タイミングは、通常は、一定間隔で定期的に起動する
ものとし、入力リングバッファ38にデータが格納され
た場合には、後述の割り込み手段37によって、割り込
みで起動されるものとする。The start timing of the transmission processing performed by the transmission processing means 35 is normally started at regular intervals, and when data is stored in the input ring buffer 38, an interrupt means described later is used. 37, it is assumed to be activated by an interrupt.
【0036】割り込み手段37は、送信処理手段35
と、入力処理手段36との間で、割り込み処理を行うも
のである。特に、送信処理手段35における処理202
のクロック同期データ送信処理への割り込みを最優先と
し、また、入力リングバッファ38のデータが、クロッ
ク同期データとして送信される前に新しい調歩同期デー
タで上書きされることがないように、送信処理手段35
と入力処理手段36との間で処理の実行を調整するよう
になっている。The interrupting means 37 includes a transmission processing means 35
And an input processing means 36 for performing an interrupt process. In particular, the processing 202 in the transmission processing means 35
The interrupt to the clock synchronous data transmission process is given the highest priority, and the transmission processing means is designed to prevent the data in the input ring buffer 38 from being overwritten with new start-stop synchronous data before being transmitted as clock synchronous data. 35
The execution of the processing is adjusted between the input processing means 36 and the input processing means 36.
【0037】具体的には、入力リングバッファ38のD
TRフラグを監視し、ONになった時に、入力処理手段
36の入力処理は中断して、送信処理手段35を優先的
に起動し、送信処理が終了したなら入力処理手段36に
制御を戻すようになっている。これにより、入力リング
バッファ38のデータが、クロック同期データとして送
信される前に新しい調歩同期データで上書きされるよう
な事態を防ぐことができる。Specifically, D of the input ring buffer 38
The TR flag is monitored, and when turned on, the input processing of the input processing means 36 is interrupted, the transmission processing means 35 is preferentially activated, and control is returned to the input processing means 36 when the transmission processing is completed. It has become. This prevents a situation in which the data in the input ring buffer 38 is overwritten with new start-stop synchronization data before being transmitted as clock synchronization data.
【0038】次に、本発明の実施の形態に係るモデムの
具体的な構成例について、マルチモデムの場合で図7を
使って説明する。図7は、本発明のマルチモデムの具体
的構成例を示す回路図である。図7において、SIO
I/F部分が、プログラム内蔵CPU32に相当し、カ
ードモデムA1,A2及びA2のRD(Receive Data)
端子出力とSIO I/Fからの出力を積算するAND
(論理積)回路部分が、クロック内蔵モデム基板31に
相当している。ここで、カードモデムA1,A2は、ク
ロック同期式のモデム機能を実現する一般的なカードモ
デムである。Next, a specific configuration example of the modem according to the embodiment of the present invention will be described with reference to FIG. 7 in the case of a multi-modem. FIG. 7 is a circuit diagram showing a specific configuration example of the multi-modem of the present invention. In FIG. 7, SIO
The I / F portion corresponds to the CPU 32 with a built-in program, and RD (Receive Data) of the card modems A1, A2 and A2.
AND that integrates terminal output and output from SIO I / F
The (logical product) circuit portion corresponds to the modem board 31 with a built-in clock. Here, the card modems A1 and A2 are general card modems that implement a clock synchronous modem function.
【0039】RS422インターフェースJ2又はRS
232CインターフェースJ1から入力した非同期(調
歩同期)のデータについて、SIO I/F内でスター
ト・ストップビットが判別されて一時的に蓄積され、非
同期方式用のスタート・ストップビットが付加された形
で、カードモデムA2から供給されるクロックに従って
クロック同期がとられて送信データとして出力され、A
ND回路に入力される。RS422 interface J2 or RS
Asynchronous (start-stop synchronization) data input from the H.232C interface J1 is discriminated in the SIO I / F, where the start / stop bits are determined and temporarily stored, and the start / stop bits for the asynchronous system are added. Clock synchronization is performed in accordance with the clock supplied from the card modem A2 and output as transmission data.
Input to the ND circuit.
【0040】尚、図7では、カードモデムA2のRT
(Receive Timing)端子出力を、クロックとしてSIO
I/Fに供給している。RT端子出力のクロックは、
カードモデムA2が受信した受信データに含まれるクロ
ックタイミングに従って発生しているクロックタイミン
グである。In FIG. 7, the RT of the card modem A2
(Receive Timing) Use terminal output as clock
Supply to I / F. The clock of the RT terminal output is
The clock timing is generated according to the clock timing included in the received data received by the card modem A2.
【0041】一方、後続のモデムからの受信データは、
カードモデムA2においてRT(Receive Timing)をク
ロックとして一旦復調され、RD端子から出力されて、
AND回路でSIO I/Fから出力されたクロック同
期の送信データと論理積がとられ、カードモデムA1の
SD端子に入力されて変調され、SOUT端子から出力
され、前方のモデムに送信されるようになっている。On the other hand, the data received from the subsequent modem is
In the card modem A2, demodulation is once performed using RT (Receive Timing) as a clock, output from the RD terminal,
An AND circuit performs an AND operation on the clock-synchronous transmission data output from the SIO I / F, inputs the SD data to the SD terminal of the card modem A1, modulates the output, outputs the output from the SOUT terminal, and transmits the output to the modem ahead. It has become.
【0042】また、前方のモデムからの受信データは、
カードモデムA1において復調され、そのまま非同期方
式のデータとしてRS422インターフェースJ2又は
RS232CインターフェースJ1に出力されると共
に、カードモデムA2のSD端子に入力されて変調さ
れ、SOUT端子から出力され、後続のモデムに送信さ
れるようになっている。The data received from the modem in front is
The signal is demodulated in the card modem A1, output as it is to the RS422 interface J2 or the RS232C interface J1 as it is, and is input to the SD terminal of the card modem A2, modulated, output from the SOUT terminal, and transmitted to the subsequent modem. It is supposed to be.
【0043】次に、本発明の実施の形態に係るモデムの
動作について、マルチモデムを例に図1,図2,図3を
使って特徴部分を中心に説明する。本発明の実施の形態
に係るマルチモデムでは、基地局4からの非同期(調歩
同期)方式のデータがプログラム内蔵CPU32に入力
され、入力処理手段36によって入力リングバッファ3
8に格納される。Next, the operation of the modem according to the embodiment of the present invention will be described with reference to FIGS. In the multi-modem according to the embodiment of the present invention, asynchronous (start-stop synchronization) type data from the base station 4 is input to the program built-in CPU 32, and the input ring buffer 3 is input by the input processing means 36.
8 is stored.
【0044】そして、入力リングバッファ38に格納さ
れたデータは、送信処理手段35によって読み出され、
前後にスタート・ストップビットを付加した形で、クロ
ック内蔵モデム基板31からのクロックに同期してクロ
ック同期方式の送信データとしてクロック内蔵モデム基
板31に出力される。The data stored in the input ring buffer 38 is read out by the transmission processing means 35,
The start / stop bits are added before and after, and are output to the clock built-in modem board 31 as transmission data of the clock synchronous system in synchronization with the clock from the clock built-in modem board 31.
【0045】クロック内蔵モデム基板31では、後続の
モデムからのクロック同期方式の受信データを復調した
ものと、上記プログラム内蔵CPU32からのクロック
同期方式の送信データとが共に変調され、前方のモデム
にクロック同期方式で伝送されるようになっている。In the modem board 31 with a built-in clock, the demodulated data of the clock synchronous system from the following modem and the transmit data of the clock synchronous system from the CPU 32 with the program are both modulated, and the clock is transmitted to the modem ahead. The transmission is performed in a synchronous manner.
【0046】一方、前方のモデムからのクロック同期方
式の伝送データは、クロック内蔵モデム基板31で受信
されて復調され、そのまま非同期方式のデータとして基
地局4に出力されると共に、再度変調されて、後続のモ
デムに送信されるようになっている。On the other hand, clock synchronous transmission data from the front modem is received and demodulated by the modem board 31 with a built-in clock, output as it is to the base station 4 as asynchronous data, and is again modulated. It is sent to the subsequent modem.
【0047】これまで、本発明の実施の形態に係るモデ
ムについて、マルチモデムを例に説明してきたが、シン
グルモデムについても同様の機能が実現できる。While the modem according to the embodiment of the present invention has been described using a multimodem as an example, the same function can be realized with a single modem.
【0048】本発明の実施の形態に係るシングルモデム
は、非同期/同期変換手段が、非同期端末からのデータ
について、スタートビット及びストップビットを判別
し、入力データを一時的に蓄積し、蓄積したデータにス
タートビット及びストップビットを付加して、変調手段
から供給されるクロックに同期した送信データを出力す
るものなので、非同期データを同期方式で伝送すること
になり、同期通信環境に非同期端末を接続し、確実なデ
ータ転送を行うことができる。In the single modem according to the embodiment of the present invention, the asynchronous / synchronous conversion means determines the start bit and the stop bit for the data from the asynchronous terminal, temporarily stores the input data, and temporarily stores the stored data. In addition, a start bit and a stop bit are added to the data to output transmission data synchronized with the clock supplied from the modulation means, so that asynchronous data is transmitted in a synchronous manner, and an asynchronous terminal is connected to a synchronous communication environment. Thus, reliable data transfer can be performed.
【0049】本発明のシングルモデムの概略構成は、図
2の構成図において、クロック内蔵モデム基板31′が
マルチモデムのクロック内蔵モデム基板31と若干異な
り、クロック同期方式の通信相手が前方モデム又は後続
モデムのみとなる点が異なっている。In the schematic configuration of the single modem of the present invention, in the configuration diagram of FIG. 2, the modem board 31 'with a built-in clock is slightly different from the modem board 31 with a built-in clock of a multi-modem, and the communication partner of the clock synchronous system is a forward modem or a subsequent modem. The difference is that only a modem is used.
【0050】次に、本発明の実施の形態に係るシングル
モデムの具体的な構成例について、図8を使って説明す
る。図8は、本発明のシングルモデムの具体的構成例を
示す回路図である。図8において、SIO I/F部分
が、図7のマルチモデムの場合と同様にプログラム内蔵
CPU32に相当し、カードモデムA1が、クロック内
蔵モデム基板31′に相当する。ここで、カードモデム
A1は、クロック同期式のモデム機能を実現する一般的
なカードモデムである。Next, a specific configuration example of the single modem according to the embodiment of the present invention will be described with reference to FIG. FIG. 8 is a circuit diagram showing a specific configuration example of the single modem of the present invention. 8, the SIO I / F portion corresponds to the CPU 32 with a built-in program as in the case of the multi-modem of FIG. 7, and the card modem A1 corresponds to the modem board 31 'with a built-in clock. Here, the card modem A1 is a general card modem that realizes a clock synchronous modem function.
【0051】本発明のシングルモデムの動作としては、
RS422インターフェースJ2又はRS232Cイン
ターフェースJ1から入力した非同期(調歩同期)のデ
ータについて、SIO I/F内でスタート・ストップ
ビットが判別されて一時的に蓄積され、非同期方式用の
スタート・ストップビットが付加された形で、カードモ
デムA1から供給されるクロックに従ってクロック同期
がとられて送信データとして出力され、カードモデムA
1のSD端子に入力されて変調され、SOUT端子から
出力され、前方又は後続のモデムに送信されるようにな
っている。The operation of the single modem of the present invention is as follows.
For the asynchronous (start-stop synchronization) data input from the RS422 interface J2 or the RS232C interface J1, the start / stop bits are determined in the SIO I / F and temporarily stored, and the start / stop bits for the asynchronous system are added. In this manner, clock synchronization is performed in accordance with the clock supplied from the card modem A1 and output as transmission data.
The signal is input to one SD terminal, modulated, output from the SOUT terminal, and transmitted to a preceding or succeeding modem.
【0052】尚、図8では、カードモデムA1のST2
(Signal Timing2)端子出力を、クロックとしてSIO
I/Fに供給している。ST2端子出力のクロック
は、カードモデムA1で独自に発生しているクロックタ
イミングである。In FIG. 8, ST2 of the card modem A1 is used.
(Signal Timing2) Use terminal output as clock for SIO
Supply to I / F. The clock output from the ST2 terminal is a clock timing independently generated by the card modem A1.
【0053】また、前方又は後続のモデムからの受信デ
ータは、カードモデムA1において復調され、RD端子
から出力されて、そのまま非同期方式のデータとしてR
S422インターフェースJ2又はRS232Cインタ
ーフェースJ1に出力される。The data received from the preceding or succeeding modem is demodulated in the card modem A1, output from the RD terminal, and output as it is as asynchronous data.
The signal is output to the S422 interface J2 or the RS232C interface J1.
【0054】これにより、図1の列車無線システムにお
いて、中央制御装置1及び各基地局4から各モデムに出
力される非同期方式のデータは、各シングルモデム2又
はマルチモデム3で非同期用のスタート・ストップビッ
トを付加した形でクロック同期方式のデータに変換され
て、モデム間はクロック同期方式で伝送が行われ、中央
制御装置1及び各基地局4に出力される際は、そのまま
非同期方式のデータとして出力されることになる。As a result, in the train radio system shown in FIG. 1, the asynchronous data output from the central controller 1 and each base station 4 to each modem is transmitted to the single modem 2 or the multi-modem 3 for the asynchronous start / stop. The data is converted to clock synchronous data in the form of adding a stop bit, transmitted between the modems in a clock synchronous method, and output to the central controller 1 and each base station 4 as it is. Will be output as
【0055】本発明の実施の形態のモデムによれば、中
央制御装置1又は基地局4からの非同期方式のデータを
非同期方式で受け取って一旦入力リングバッファ38に
蓄え、モデム間伝送に使われているクロックに従って同
期させてクロック同期方式で伝送しているので、非同期
方式のデータを取りこぼすことなく確実に伝送でき、通
信の信頼性を向上できる効果がある。According to the modem of the embodiment of the present invention, asynchronous data from the central control unit 1 or the base station 4 is received in the asynchronous system, temporarily stored in the input ring buffer 38, and used for transmission between modems. Since the data is transmitted in the clock synchronous system in synchronization with the clock, the data of the asynchronous system can be reliably transmitted without being missed, and the reliability of communication can be improved.
【0056】また、本発明の実施の形態のモデムを用い
て同期/非同期変換を行うことにより、モデム間通信を
同期通信に統一し、同期通信端末と非同期通信端末との
混在する環境をも構築できる効果がある。Further, by performing synchronous / asynchronous conversion using the modem according to the embodiment of the present invention, communication between modems is unified into synchronous communication, and an environment in which synchronous communication terminals and asynchronous communication terminals coexist is constructed. There is an effect that can be done.
【0057】また、中央制御装置1及び基地局4におい
て、モデムから受け取るデータは、モデム間の通信クロ
ックに従う速度であり、予め合わせておく必要がある
が、中央制御装置1及び基地局4からモデムに出力する
非同期方式のデータの転送速度は、受信の速度に合わせ
る必要はなく、モデムのプログラム内蔵CPU32にお
ける入力処理手段36の速度と合わせればよいことにな
り、送受信の速度が違っていても対応できるため、汎用
性を拡大できる効果がある。In the central control unit 1 and the base station 4, the data received from the modem is at a speed according to the communication clock between the modems and must be adjusted in advance. The transfer rate of the asynchronous data output to the CPU need not be adjusted to the reception speed, but may be adjusted to the speed of the input processing means 36 in the CPU 32 with a built-in program of the modem. Therefore, there is an effect that versatility can be expanded.
【0058】また、本発明のモデムを使用すれば、同期
/非同期コンバータのような特別な装置を配置する必要
が無く、シンプルで経済的なシステム構築を可能とする
効果がある。Further, if the modem of the present invention is used, there is no need to arrange a special device such as a synchronous / asynchronous converter, and there is an effect that a simple and economical system can be constructed.
【0059】[0059]
【発明の効果】本発明によれば、非同期/同期変換手段
が、非同期端末からのデータについて、スタートビット
及びストップビットを判別して、入力データを一時的に
蓄積し、蓄積したデータにスタートビット及びストップ
ビットを付加して、復調手段又は変調手段から供給され
るクロックに同期した送信データを出力するマルチモデ
ム又はシングルモデムとしているので、非同期データを
同期方式で伝送することになり、同期通信環境に非同期
端末を接続しても、データ転送を確実に行うことができ
る効果がある。According to the present invention, the asynchronous / synchronous conversion means determines the start bit and the stop bit for the data from the asynchronous terminal, temporarily stores the input data, and stores the start bit in the stored data. And a multi-modem or a single modem that outputs transmission data synchronized with the clock supplied from the demodulating means or the modulating means by adding a stop bit and asynchronous data. Even if an asynchronous terminal is connected, the data transfer can be performed reliably.
【図1】本発明の実施の形態に係るモデムを用いる列車
無線システムの接続系統を示すブロック図である。FIG. 1 is a block diagram showing a connection system of a train radio system using a modem according to an embodiment of the present invention.
【図2】本発明の実施の形態に係るマルチモデムの概略
構成を示すブロック図である。FIG. 2 is a block diagram showing a schematic configuration of a multi-modem according to an embodiment of the present invention.
【図3】本発明のモデムのプログラム内蔵CPU内の構
成を示すブロック図である。FIG. 3 is a block diagram showing a configuration inside a program built-in CPU of the modem of the present invention.
【図4】本発明のモデムのプログラム内蔵CPUの入力
リングバッファの構成を示すフォーマット図である。FIG. 4 is a format diagram showing a configuration of an input ring buffer of a CPU with a built-in program of the modem of the present invention.
【図5】本発明のプログラム内蔵CPUの入力処理手段
の動作を示すフローチャート図である。FIG. 5 is a flowchart showing an operation of an input processing means of the CPU with a built-in program of the present invention.
【図6】本発明のプログラム内蔵CPUの送信処理手段
の動作を示すフローチャート図である。FIG. 6 is a flowchart showing the operation of the transmission processing means of the CPU with a built-in program of the present invention.
【図7】本発明のマルチモデムの具体的構成例を示す回
路図である。FIG. 7 is a circuit diagram showing a specific configuration example of the multi-modem of the present invention.
【図8】本発明のシングルモデムの具体的構成例を示す
回路図である。FIG. 8 is a circuit diagram showing a specific configuration example of a single modem of the present invention.
【図9】クロック同期方式のサンプリング方法を示す説
明図である。FIG. 9 is an explanatory diagram showing a sampling method of a clock synchronous system.
【図10】クロック同期方式のサンプリング方法で調歩
同期のデータをサンプリングする場合を示す説明図であ
る。FIG. 10 is an explanatory diagram showing a case in which start-stop synchronization data is sampled by a clock synchronization sampling method.
1…中央制御装置、 2…シングルモデム、 3…マル
チモデム、 4…基地局、 31…クロック内蔵モデム
基板、 32…プログラム内蔵CPU、 35…送信処
理手段、 36…入力処理手段、 37…割り込み手
段、 38…入力リングバッファDESCRIPTION OF SYMBOLS 1 ... Central control device, 2 ... Single modem, 3 ... Multimodem, 4 ... Base station, 31 ... Modem board with a built-in clock, 32 ... CPU with a built-in, 35 ... Transmission processing means, 36 ... Input processing means, 37 ... Interruption means 38 input ring buffer
Claims (4)
ック同期方式で送出するモデムであって、前記非同期端
末からのデータについて、スタートビット及びストップ
ビットを判別して、入力データを一時的に蓄積し、前記
蓄積したデータをクロック同期方式で変調出力する際
に、前記データにスタートビット及びストップビットを
付加することを特徴とするモデム。1. A modem for transmitting data input from an asynchronous terminal in a clock synchronous manner, wherein a start bit and a stop bit are determined for data from the asynchronous terminal to temporarily store input data. And a modem for adding a start bit and a stop bit to the stored data when the stored data is modulated and output by a clock synchronous method.
非同期端末から入力されたデータとをクロック同期方式
で送出するマルチモデムであって、前記他のモデムから
伝送された変調信号を入力し、前記変調信号に含まれる
クロックで復調して復調データを出力すると共に前記ク
ロックを出力する復調手段と、前記非同期端末からのデ
ータについて、スタートビット及びストップビットを判
別して、入力データを一時的に蓄積し、前記蓄積したデ
ータをクロック同期方式で変調出力する際に、前記デー
タにスタートビット及びストップビットを付加して、前
記復調手段からのクロックに同期した送信データを出力
する非同期/同期変換手段と、前記復調手段からの復調
データ若しくは前記非同期/同期変換手段からの送信デ
ータを変調し変調信号を送出する変調手段とを有するこ
とを特徴とするモデム。2. A modulated signal transmitted from another modem,
What is claimed is: 1. A multi-modem for transmitting data input from an asynchronous terminal in a clock synchronous manner, receiving a modulated signal transmitted from said another modem, demodulating with a clock included in said modulated signal, and outputting demodulated data. Demodulating means for outputting the clock, and determining start bits and stop bits for data from the asynchronous terminal, temporarily storing input data, and modulating and outputting the stored data in a clock synchronous manner. At this time, an asynchronous / synchronous conversion unit that adds a start bit and a stop bit to the data to output transmission data synchronized with a clock from the demodulation unit, and a demodulated data from the demodulation unit or the asynchronous / synchronous conversion. Modulating means for modulating transmission data from the means and transmitting a modulated signal. Beam.
ック同期方式で送出するシングルモデムであって、非同
期端末からのデータについて、スタートビット及びスト
ップビットを判別して、入力データを一時的に蓄積し、
前記蓄積したデータをクロック同期方式で変調出力する
際に、前記データにスタートビット及びストップビット
を付加して、供給されるクロックに同期した送信データ
を出力する非同期/同期変換手段と、前記非同期/同期
変換手段にクロックを供給し、前記非同期/同期変換手
段からの送信データを変調し変調信号を送出する変調手
段とを有することを特徴とするモデム。3. A single modem for transmitting data input from an asynchronous terminal in a clock synchronous manner, wherein a start bit and a stop bit are determined for data from the asynchronous terminal to temporarily store input data. ,
An asynchronous / synchronous converting means for adding a start bit and a stop bit to the data and outputting transmission data synchronized with a supplied clock when the accumulated data is modulated and output by a clock synchronous system; A modulating means for supplying a clock to the synchronous converting means, modulating the transmission data from the asynchronous / synchronous converting means, and sending out a modulated signal.
らの入力データを一時的に蓄積するバッファと、前記非
同期端末からのデータについて、スタートビット及びス
トップビットを判別して、入力データを前記バッファに
格納する入力処理手段と、前記バッファから入力データ
を読み出し、前記入力データの前後にスタートビット及
びストップビットを付加してから、供給されるクロック
に同期させて出力する送信処理手段と、前記バッファ内
のデータの有無を監視し、前記送信処理手段を優先的に
起動する割り込み信号を発生させる割り込み手段とを有
する非同期/同期変換手段であることを特徴とする請求
項2又は請求項3記載のモデム。4. An asynchronous / synchronous conversion means for temporarily storing input data from an asynchronous terminal, a start bit and a stop bit for data from the asynchronous terminal, and Input processing means for reading the input data from the buffer, adding a start bit and a stop bit before and after the input data, and outputting the data in synchronization with a supplied clock; and 4. An asynchronous / synchronous conversion unit comprising: an interruption unit that monitors the presence or absence of data in the communication unit and generates an interruption signal that activates the transmission processing unit preferentially. modem.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25896299A JP2001086169A (en) | 1999-09-13 | 1999-09-13 | Modem |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25896299A JP2001086169A (en) | 1999-09-13 | 1999-09-13 | Modem |
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Publication Number | Publication Date |
---|---|
JP2001086169A true JP2001086169A (en) | 2001-03-30 |
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ID=17327448
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JP25896299A Pending JP2001086169A (en) | 1999-09-13 | 1999-09-13 | Modem |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007185977A (en) * | 2006-01-11 | 2007-07-26 | Daido Signal Co Ltd | Transmission circuit for railway signal system |
-
1999
- 1999-09-13 JP JP25896299A patent/JP2001086169A/en active Pending
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