JP2001056781A

JP2001056781A - 情報処理装置

Info

Publication number: JP2001056781A
Application number: JP11232166A
Authority: JP
Inventors: Masafumi Takahashi; 雅史高橋
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-08-19
Filing date: 1999-08-19
Publication date: 2001-02-27

Abstract

(57)【要約】【課題】イベント処理ルーチンを高速に実行する情報
処理装置を実現する。【解決手段】プロセッサとキャッシュメモリと主記憶
装置を含む情報処理装置に、イベント発生源を監視して
イベントの発生を予告するイベント予告機構を導入する
ことによって、イベントの発生に先立って主記憶装置か
らキャッシュメモリへデータを読み込むことを可能にす
る。イベント処理ルーチンが起動された時点では、必要
なデータがキャッシュメモリ上に存在するため、イベン
ト処理ルーチンは高速に実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、時間的制約の下で
情報処理を行う情報処理装置に関する。さらに詳述すれ
ば、キャッシュメモリを備えることによって処理速度の
向上を実現している情報処理装置に関する。

【０００２】

【従来の技術】一般に、プロセッサの動作サイクルに比
べて主記憶装置のアクセス遅延は長い。キャッシュメモ
リは、アクセス遅延の平均値を短縮してプロセッサの処
理速度を有効に発揮させるために用いられる。

【０００３】キャッシュメモリは時間的・空間的局所性
に基づき、参照される確率の高いプログラムコードやプ
ログラムが参照するデータを主記憶装置から読み込み、
内部の記憶領域にコピーを格納する。以下、プログラム
コードとプログラムが参照するデータとをまとめて単に
データと、また、主記憶装置からキャッシュメモリへデ
ータを読み込むことをフェッチと表記する。キャッシュ
メモリのアクセス遅延は、主記憶装置のアクセス遅延に
比べて短い。よって、キャッシュヒット、すなわちキャ
ッシュメモリにデータが格納されていれば、プロセッサ
はデータを速やかに参照できる。キャッシュミス、すな
わちキャッシュメモリにデータが格納されていなけれ
ば、フェッチのために主記憶装置にアクセスしなければ
ならず、プロセッサによるデータ参照にはより長い時間
を要する。

【０００４】主記憶装置の容量に比べてキャッシュメモ
リの容量は小さく、主記憶装置上の全データをキャッシ
ュメモリに格納することはできない。そこで、新たなデ
ータのフェッチに際してキャッシュメモリの容量が不足
する場合には、参照される確率の低いデータを破棄す
る。このように、既に格納されているデータを破棄し、
新たにデータをフェッチすることをリプレースと呼ぶ。
また、特定のデータをリプレースの対象から除くことが
できれば、そのデータはキャッシュメモリ上に保存され
ることになる。以下、データをリプレースの対象から除
き、キャッシュメモリ上に保存されるようにすること
を、データをロックすると表記する。

【０００５】通常、どのデータがキャッシュメモリに格
納されているかは、それまでのデータ参照の履歴に依存
する。よって、キャッシュメモリがヒットするか否かを
プログラム作成時に予測することは容易ではない。特
に、割り込み処理ルーチン等、外部の条件によって強制
的に呼び出されるようなルーチンにおいて、このような
予測は非常に困難となる。

【０００６】その結果、時間的制約を考慮しなければな
らないルーチンについて、処理時間を算出する場合に
は、最悪の状況、すなわち常にキャッシュメモリがミス
すると仮定しなければならず、キャッシュメモリの存在
意義が著しく損なわれるという問題が生じる。

【０００７】この問題を解決するための第一の従来技術
としては、特開平７−１８２２３５号公報に示される情
報処理装置が挙げられる。図２７は従来例の構成を示す
ブロック図である。キャッシュメモリのデータ格納領域
は複数のキャッシュエントリから構成される。第一のレ
ジスタＣ０からＣ３は、置換対象となるキャッシュエン
トリＢ０からＢ３を決定するための優先順位を格納する
領域であり、各キャッシュエントリに一対一に対応して
いる。キャッシュミスが発生すると、置換ブロック判定
装置は、第一のレジスタに格納された優先順位を参照
し、優先順位が最も低いキャッシュエントリの内容を破
棄して、そのキャッシュエントリにデータをフェッチす
る。すなわち、優先順位が最も低いキャッシュエントリ
がリプレースされる。同時に、第一のレジスタに第二の
レジスタで指定される値を設定する。よって、リプレー
ス後のキャッシュエントリの優先順位はリプレースが行
われた時点における第二のレジスタの値によって決ま
る。ここで、第二のレジスタにはプログラムによって自
由に値が設定できるとする。このように、キャッシュエ
ントリの置換の優先順位をプログラムによって制御する
ことによって、任意のデータをキャッシュ上にロックす
ることができる。そして、ロックされたデータを参照す
るルーチンについては、キャッシュメモリがヒットする
ことを期待して処理時間を算出できる。

【０００８】この問題を解決するための第二の従来技術
としては、内蔵メモリを用いる方法が挙げられる。内蔵
メモリはプロセッサと同一のチップやモジュールに集積
されているため、そのアクセス遅延は短い。内蔵メモリ
はメモリ空間の一部に配置され、高速に参照したいデー
タを格納する。どのデータを内蔵メモリに格納するか
は、プログラム作成時に決まるため、そのデータを参照
するルーチンについては、内蔵メモリの高速性を期待し
て処理時間を算出できる。

【０００９】上記第一の従来技術は、特定のデータをキ
ャッシュメモリ上にロックすることによって、該データ
に関して短いアクセス遅延を保証するものである。同様
に、上記第二の従来技術も、特定のデータを内蔵メモリ
に配置することによって、該データに関して短いアクセ
ス遅延を保証するものである。換言すれば、共に、プロ
グラムによって明示的に指定されたデータの高速な参照
を保証する機構ということができる。

【００１０】

【発明が解決しようとする課題】割り込み処理ルーチン
等、外部の条件によって強制的に呼び出されるようなル
ーチンがある。以下、呼び出しの原因をイベント、呼び
出されるルーチンをイベント処理ルーチンと表記する。
イベントがいつ発生するかをプログラム作成時に予測す
ることは困難であることが多い。また、イベント処理ル
ーチンは、時間的制約を考慮しなければならない場合が
多い。さらに、イベント発生の時間間隔はプロセッサの
動作サイクルに比べてきわめて長い場合が多い。

【００１１】しかしながら、上記第一、第二の従来技術
のいずれにおいても、イベントがいつ発生するかという
時間的な特性について何ら考慮されていない。

【００１２】上記第一の従来技術において、イベントの
発生が予測できない場合、キャッシュメモリがヒットす
ることを期待してイベント処理ルーチンの処理時間を算
出するためには、イベント処理ルーチンが参照するデー
タを常にキャッシュメモリ上にロックしておかなければ
ならない。以下、イベント処理ルーチンが参照するデー
タをイベントデータと表記する。同様に、上記第二の従
来技術においても、イベントデータを常に内蔵メモリに
格納しておかなければならない。さらに、イベント発生
の時間間隔が長い場合、イベントデータはまれにしか参
照されないことになる。

【００１３】つまり、まれにしか参照されないデータ
が、キャッシュメモリや内蔵メモリの記憶領域を占有す
ることになり、実質的にキャッシュメモリや内蔵メモリ
の貴重な記憶容量を減少させてしまう結果となる。

【００１４】以上より、情報処理装置には、どのデータ
について高速な参照を保証するかを指定する機構だけで
はなく、そのデータを参照するイベントがいつ発生する
かという時間的な特性を取り扱う機構が必要であるとい
える。

【００１５】本発明は、以上のような問題点を鑑みてな
されたものであり、イベントの発生を予告する機構を導
入し、適切なタイミングでイベントデータをフェッチす
ることを可能にする。これにより、キャッシュメモリの
貴重な記憶容量を浪費することなく、イベント処理ルー
チンを高速に実行する情報処理装置の実現を目的とす
る。

【００１６】

【課題を解決するための手段】本発明に示される情報処
理装置は、イベント信号を検出するイベント信号検出手
段を持つプロセッサと、前記イベント信号に先立って予
告信号を発生する予告機構と、前記予告信号に基づいて
データを読み込むキャッシュメモリとを有することを特
徴とする。

【００１７】予告機構がイベントを発生するイベント発
生源を監視することによって予告信号を発生し、予告信
号に基づいてイベントデータをフェッチすることによっ
て、フェッチを適切な時刻に行うことを可能にする。こ
れにより、イベント処理ルーチンを高速に実行する情報
処理装置を実現する。

【００１８】さらに、本発明に示される情報処理装置
は、前記プロセッサが、前記予告信号を検出する予告信
号検出手段と、前記キャッシュメモリにデータを読み込
ませる読み込み指示手段とを有するプロセッサであるこ
とを特徴とする。

【００１９】プロセッサが予告信号検出手段と読み込み
指示手段とを備えることにより、予告信号に基づくイベ
ントデータのフェッチをプロセッサの制御下で行うこと
を可能にする。これにより、イベントデータのフェッチ
の制御をプログラムにより柔軟に実装することを実現す
る。

【００２０】さらに、本発明に示される情報処理装置
は、前記情報処理装置が、設定時刻にイベント信号を発
生するタイマ機構を有することを特徴とする予告機構が
タイマ機構を監視して予告信号を発生することにより、
容易にかつ精度よくイベントの発生を予告することを可
能にする。これにより、予告機構の回路規模の削減を実
現するとともに、イベントデータのフェッチ時刻をより
最適化することを実現する。

【００２１】さらに、本発明に示される情報処理装置
は、前記予告機構が、イベントが発生すると予告信号を
発生するとともに、前記予告信号を遅延させてイベント
信号を発生することを特徴とする。

【００２２】予告機構がイベントの発生を検出して予告
信号を発生し、予告信号を遅延させてイベント信号を発
生することにより、容易にかつ精度よくイベントの発生
を予告することを可能にする。これにより、予告機構の
回路規模の削減を実現するとともに、イベントデータの
フェッチ時刻をより最適化することを実現する。

【００２３】さらに、本発明に示される情報処理装置
は、前記情報処理装置が、プロセッサの動作を停止させ
る機構と、イベント信号が発生するとプロセッサの動作
を再開させる機構とを備えるプロセッサ停止機構を有す
ることを特徴とする。

【００２４】イベントデータのフェッチからイベント信
号の発生までの期間、プロセッサ停止機構がプロセッサ
の動作を停止させることにより、イベント信号の発生ま
でイベントデータをキャッシュ上に確実に保持すること
を可能にする。これにより、一般的なキャッシュメモリ
に修正を加えることなく、イベント処理ルーチンを確実
に高速に実行する情報処理装置を実現する。

【００２５】さらに、本発明に示される情報処理装置
は、前記キャッシュメモリが、読み込まれたデータのロ
ック制御及びリプレース制御を行うキャッシュ制御機構
を有し、前記プロセッサが、前記キャッシュ制御機構に
ロックの解除を指示するロック解除指示手段を有するこ
とを特徴とする。

【００２６】キャッシュ制御機構がデータをロックし、
プロセッサがロック解除指示手段を持つことにより、プ
ロセッサがデータを不要と判断するまでフェッチしたデ
ータを確実に保持することを可能にする。これにより、
イベント処理ルーチンを確実に高速に実行する情報処理
装置を実現する。

【００２７】また、キャッシュ制御機構がリプレース制
御を行うことにより、次のイベント発生まで利用される
確率が低いと考えられるロックが解除されたデータを優
先的に破棄すること、及び近い将来再び参照されると予
測されるデータのリプレースを抑制することを可能にす
る。これにより、キャッシュメモリの記憶容量の有効利
用を実現するとともに、不要なリプレースの発生の削減
を実現する。

【００２８】さらに、本発明に示される情報処理装置
は、前記プロセッサが、設定識別子を指定する設定識別
子指定手段を有し、前記キャッシュメモリが、キャッシ
ュエントリに識別子を格納する識別子フィールドを有
し、前記キャッシュ制御機構が、データを読み込む際に
前記設定識別子を前記識別子フィールドに格納するとと
もに、前記設定識別子に一致する識別子を格納するキャ
ッシュエントリをロックすることを特徴とする。

【００２９】キャッシュメモリがキャッシュエントリに
識別子フィールドを持ち、キャッシュ制御機構が識別子
フィールドを参照してキャッシュエントリ単位でデータ
をロックすることにより、ロックを容易に、かつきめ細
かに制御することを可能にする。これにより、キャッシ
ュ制御機構の回路規模の削減を実現するとともに、キャ
ッシュメモリの記憶容量の有効利用を実現する。

【００３０】さらに、本発明に示される情報処理装置
は、前記プロセッサが、設定識別子を指定する設定識別
子指定手段を有し、前記キャッシュメモリが、キャッシ
ュエントリに識別子を格納する識別子フィールドを有
し、前記キャッシュ制御機構が、データを読み込む際に
前記設定識別子を前記識別子フィールドに格納するとと
もに、前記設定識別子に一致する識別子を格納するキャ
ッシュエントリをロックし、前記設定識別子と異なる識
別子を格納するキャッシュエントリの優先リプレースを
行うことを特徴とする。

【００３１】キャッシュメモリがキャッシュエントリに
識別子フィールドを持ち、キャッシュ制御機構が識別子
フィールドを参照してキャッシュエントリ単位でロック
と優先リプレースを行うことにより、ロック、ならびに
優先リプレースを容易に、かつきめ細かに制御すること
を可能にする。これにより、キャッシュ制御機構の回路
規模の削減を実現するとともに、キャッシュメモリの記
憶容量の有効利用を実現する。

【００３２】さらに、本発明に示される情報処理装置
は、前記プロセッサが、設定識別子を指定する設定識別
子指定手段とロック識別子を指定するロック識別子指定
手段と優先リプレース識別子を指定する優先リプレース
識別子指定手段とを有し、前記キャッシュメモリが、キ
ャッシュエントリに識別子を格納する識別子フィールド
を有し、前記キャッシュ制御機構が、データを読み込む
際に前記設定識別子を前記識別子フィールドに格納する
とともに、前記ロック識別子に一致する識別子を格納す
るキャッシュエントリをロックし、前記優先リプレース
識別子に一致する識別子を格納するキャッシュエントリ
の優先リプレースを行うことを特徴とする。

【００３３】キャッシュメモリがキャッシュエントリに
識別子フィールドを持ち、キャッシュ制御機構が識別子
フィールドを参照してキャッシュエントリ単位でロック
と優先リプレースと優先リプレース抑制を行うことによ
り、ロック、優先リプレースならびに優先リプレース抑
制を容易に、かつきめ細かに制御することを可能にす
る。これにより、キャッシュ制御機構の回路規模の削減
を実現するとともに、キャッシュメモリの記憶容量の有
効利用を実現する。

【００３４】

【発明の実施の形態】以下、図を参照して本発明を詳細
に説明する。以下の図面において、同一の構成要素には
同一番号を付している。簡単のため、同一構成要素につ
いては最も若い図番の図面についての記述においてのみ
説明し、以下の図面では説明を繰り返さない。〔実施例１〕図１は本実施例における情報処理装置の一
構成例の概要を示すブロック図である。１は情報処理装
置、２はプロセッサ、３は主記憶装置、４はキャッシュ
メモリ、４１は該キャッシュメモリを制御するキャッシ
ュ制御機構、５は予告信号を発生する予告機構、６は情
報処理装置と外界とのインタフェースを行う入出力機
構、７はイベントを発生するイベント発生源、８はプロ
セッサと実時間処理装置内の各構成要素を接続するバス
である。１０１は予告機構５が発生する予告信号をキャ
ッシュ制御機構４１に伝える予告信号線であり、１０２
は入出力機構６が発生するイベント信号をプロセッサ２
内蔵のイベント信号を検出するイベント信号検出手段
（図示せず）に伝えるイベント信号線である。

【００３５】プロセッサ２は、主記憶装置３に格納され
たデータを参照して情報処理を行う。この際、高速にメ
モリアクセスを行うため、キャッシュメモリ４を参照す
る。キャッシュミスが発生すると、キャッシュ制御機構
４１はキャッシュメモリ内から適切なキャッシュエント
リを選択して、そこに主記憶装置３の内容を読み込むよ
う制御する。該制御は一般的なキャッシュメモリと同様
であり、公知であるため説明を省略する。また、キャッ
シュ制御機構４１は予告機構５が発生する予告信号に基
づき、イベントデータをイベント発生に先立ってフェッ
チするよう制御する。該制御の詳細については後述す
る。入出力機構６はプロセッサ２とイベント発生源７と
のインタフェースを行う機構であり、プロセッサ２から
の指示に従いイベント発生源７の動作を制御する、ある
いはイベント発生源７からの信号をプロセッサ２が扱え
る形式に変換する、さらにはイベント発生源７で発生し
たイベントを検出してイベント信号を発生する処理を行
う。プロセッサ２はイベント信号をプロセッサ２のイベ
ント信号検出手段によって検出し、イベント処理ルーチ
ンを起動してイベントに対応した処理を行う。一般的な
プロセッサには、このような動作を行うための機構とし
て割り込みが用意されているが、本発明はこれに限定さ
れるものではなく、例えば、特定のアドレスをプログラ
ムでポーリングすることによってイベント信号の発生を
検出するようなプロセッサにも適用することができる。

【００３６】図２はイベント発生源７とそれに対応する
予告機構５の一構成例の概要を示すブロック図である。
図２において、イベント発生源７は時間の経過を計測す
るタイマ機構７ａであり、予告機構５は該タイマ機構７
ａの状態を監視して予告信号を発生する予告機構５ａで
ある。７０２はクロックに従ってデクリメントするカウ
ンタ、７０１はカウンタ７０２にロードする初期値を格
納する初期値レジスタ、７０３はカウンタの値が０にな
ると信号を発生する比較器、５０１は予告信号を発生す
るための基準値を格納する基準値レジスタ、５０２はカ
ウンタの値と基準値が一致すると信号を発生する比較器
である。

【００３７】初期値レジスタ７０１、ならびに基準値レ
ジスタ５０１の値は、プロセッサ２の指示によって入出
力機構６を介して設定される。レジスタ設定のための回
路は公知であり、簡単のため図示しない。

【００３８】カウンタ７０２のＣＬＫはタイマ機構７ａ
による計時の基準となるクロックを与える入力、ＬＯＡ
Ｄはカウンタへの初期値のロードを指示する入力、ＩＮ
は初期値を与える入力、ＯＵＴはカウンタの値を示す出
力である。

【００３９】図３は、タイマ機構７ａと予告機構５ａの
動作を示すタイミングチャートである。

【００４０】カウンタ７０２の値はクロックに従いデク
リメントされ、この値が０になると比較器７０３がイベ
ント信号を発生するとともに、初期値がカウンタ７０２
にロードされる。以上の構成により、タイマ機構７ａは
一定時間間隔でイベント信号を発生するという動作を実
現する。ここで、イベント信号の発生する時間間隔は初
期値によって決まる。初期値が大きければ時間間隔は長
くなり、小さければ短くなる。イベント信号はイベント
信号線１０２を介してプロセッサ２のイベント信号検出
手段に伝えられる。プロセッサ２は、イベント信号が発
生すると、例えば、割り込みによってイベント処理ルー
チンを起動する。

【００４１】カウンタ７０２の値が基準値と一致する
と、予告信号が発生する。予告信号はイベント信号に先
行して発生する。以下、予告信号が発生してからイベン
ト信号が発生するまでの時間を先行時間と表記する。先
行時間は基準値によって決まる。基準値が大きければ先
行時間は長くなり、小さければ短くなる。ただし、基準
値が初期値より大きい場合には予告信号は発生しない。
予告信号は、予告信号線１０１を介してキャッシュ制御
回路４１に伝えられる。キャッシュ制御回路４１は、予
告信号に従ってイベントデータをフェッチするようキャ
ッシュメモリ４を制御する。基準値を適切に設定すれ
ば、イベント信号が発生する時刻までにイベントデータ
のフェッチが完了し、高速なイベント処理が実現され
る。

【００４２】図４は、キャッシュ制御機構４１の動作の
概要を示すフローチャートである。

【００４３】予告信号が発生すると、読み込み開始アド
レスＳＴＡＲＴが内部レジスタｐｔｒに設定される（Ｓ
１００１）。次に、ｐｔｒが読み込み終了アドレスＥＮ
Ｄよりも小さい期間、ループを繰り返す（Ｓ１００２Ｂ
乃至Ｓ１００２Ｅ）。ここで、ステップ番号に付された
ＢならびにＥは、それぞれループの始点と終点を示す。
主記憶装置３のアドレスｐｔｒからアドレスｐｔｒ＋Ｓ
ＩＺＥ−１までのデータがキャッシュメモリ４に読み込
まれる（Ｓ１００３）。ここで、ＳＩＺＥはキャッシュ
エントリの大きさを示す値である。そして、ｐｔｒがＳ
ＩＺＥだけインクリメントされ（Ｓ１００４）、ループ
の始点に戻る。以上の動作により、主記憶装置３上の読
み込み開始アドレスＳＴＡＲＴから読み込み終了アドレ
スＥＮＤまでの範囲に格納されたイベントデータが、キ
ャッシュメモリ４に読み込まれる。ここで、ＳＴＡＲＴ
ならびにＥＮＤはプロセッサの指示により自由に設定で
きるものとする。

【００４４】図５は、イベント発生源７とそれに対応す
る予告機構５の第二の構成例の概要を示すブロック図で
ある。図５において、イベント発生源７は時間の経過を
計測するタイマ機構７ａであり、予告機構５は該タイマ
機構７ａが発生する信号を予告信号として出力するとと
もに、予告信号を遅延させてイベント信号を発生する予
告機構５ｂである。タイマ機構７ａは図２と同じであ
り、説明は繰り返さない。５１１は予告信号を遅延させ
てイベント信号を発生するための遅延回路である。

【００４５】図６は、タイマ機構７ａと予告機構５ｂの
動作を示すタイミングチャートである。

【００４６】カウンタ７０２の値はクロックに従いデク
リメントされ、この値が０になると比較器７０３が予告
信号を発生するとともに、初期値がカウンタ７０２にロ
ードされる。以上の構成により、タイマ機構７ａは一定
時間間隔で予告信号を発生するという動作を実現する。
ここで、予告信号の発生する時間間隔は初期値によって
決まる。初期値が大きければ時間間隔は長くなり、小さ
ければ短くなる。予告信号は予告信号線１０１を介して
キャッシュ制御回路４１に伝えられる。キャッシュ制御
回路４１は、予告信号に従ってイベントデータをフェッ
チするようキャッシュメモリ４を制御する。

【００４７】予告信号は、遅延回路５１１によって遅延
され、イベント信号として出力される。先行時間は遅延
回路の遅延時間によって決まり、先行時間が一定であれ
ば、予告信号の発生間隔と同様に、イベント信号の発生
間隔も一定となる。イベント信号はイベント信号線１０
２を介してプロセッサ２のイベント信号検出手段に伝え
られる。プロセッサ２は、イベント信号が発生すると、
例えば、割り込みによってイベント処理ルーチンを起動
する。遅延時間を適切に設定すれば、イベント信号が発
生する時刻までにイベントデータのフェッチが完了し、
高速なイベント処理が実現される。

【００４８】図７は、イベント発生源７とそれに対応す
る予告機構５の第三の構成例の概要を示すブロック図で
ある。図７において、イベント発生源７は時間の経過を
計測するタイマ機構７ｂである。また、予告機構５は該
タイマ機構７ｂと一体に構成されている。カウンタ７０
２、比較器７０３は図２と同じであり、説明は繰り返さ
ない。７１１は初期値Ａを格納する初期値レジスタＡで
あり、７１２は初期値Ｂを格納する初期値レジスタＢで
あり、７１３はカウンタ７０２にロードする値を選択す
るセレクタであり、７１４はセレクタを切り替えるため
のＴフリップフロップである。７１５、７１６は予告信
号とイベント信号を作り出すためのゲート回路である。

【００４９】セレクタ７１３のＡは入力値Ａを与える入
力、Ｂは入力値Ｂを与える入力、Ｙは選択結果を与える
出力であり、入力＊Ａ／Ｂが無効であれば入力値Ａが、
有効であれば入力値ＢがＹに出力される。Ｔフリップフ
ロップ７１４のＣＬＫは動作タイミングを与える入力、
Ｔは該Ｔフリップフロップを反転させる入力、Ｑは該Ｔ
フリップフロップの値を示す出力である。該Ｔフリップ
フロップはＴ入力が有効であればＣＬＫに同期して反転
する。

【００５０】図８は、図７のタイマ機構７ｂの動作を示
すタイミングチャートである。

【００５１】初期状態ではＴフリップフロップ７１４の
出力が、有効であると仮定する。カウンタ７０２の値は
クロックに従いデクリメントされ、この値が０になると
比較器７０３が信号を発生する。この時点ではＴフリッ
プフロップ７１４の出力は有効であるためセレクタ７１
３の出力Ｙには初期値Ｂが出力されている。よって、初
期値Ｂがカウンタ７０２にロードされる。また、ゲート
回路７１６によって予告信号が発生する。次に、Ｔフリ
ップフロップ７１４が反転し、出力が無効となる。

【００５２】その後、カウンタ７０２の値はクロックに
従いデクリメントされ、この値が０になると比較器７０
３が信号を発生する。この時点ではＴフリップフロップ
７１４の出力は無効であるためセレクタ７１３の出力Ｙ
には初期値Ａが出力されている。よって、初期値Ａがカ
ウンタ７０２にロードされる。また、ゲート回路７１５
によってイベント信号が発生する。次に、Ｔフリップフ
ロップ７１４が反転し、出力が有効となる。

【００５３】以上の構成により、タイマ機構７ｂは予告
信号とイベント信号をそれぞれ一定間隔で発生するとい
う動作を実現する。ここで、予告信号、あるいはイベン
ト信号の発生時間間隔は初期値Ａと初期値Ｂの和によっ
て決まる。２つの初期値の和が大きければ発生時間間隔
は長くなり、小さければ短くなる。また、先行時間は初
期値Ｂによって決まる。初期値Ｂが大きければ先行時間
は長くなり、小さければ短くなる。予告信号は予告信号
線１０１を介してキャッシュ制御回路４１に伝えられ
る。キャッシュ制御回路４１は、予告信号に従ってイベ
ントデータをフェッチするようキャッシュを制御する。
イベント信号はイベント信号線１０２を介してプロセッ
サ２のイベント信号検出手段に伝えられる。プロセッサ
２は、イベント信号が発生すると、例えば、割り込みに
よってイベント処理ルーチンを起動する。初期値Ｂを適
切に設定すれば、イベント信号が発生する時刻までにイ
ベントデータのフェッチが完了し、高速なイベント処理
が実現される。

【００５４】図９は、イベント発生源７とそれに対応す
る予告機構５の第四の構成例の概要を示すブロック図で
ある。図９において、イベント発生源７はモータを制御
するサーボ機構７ｃである。また、予告機構５は該サー
ボ機構７ｃと一体に構成されている。７２１はモータ、
７２２は駆動対象、７２３は駆動対象７２２の回転速度
を検出する回転速度センサ、７２４は駆動対象７２２の
回転速度を制御するサーボ、５２２、７２７はＤフリッ
プフロップ、５２３、７２８は入力が立ち上がったとき
にパルスを発生するパルス発生器である。また、５２
１、７２５、７２６は演算器である。ここで、回転速度
センサ７２３からの入力値をｙ、サーボ７２４による目
標値をＹ、回転速度が安定したことを判定する基準値を
Ｖ１、予告信号を発生させる基準値をＶ２とする。演算
器５２１はｙとＹの差分の絶対値がＶ２未満になったと
きに出力を有効にする演算器である。演算器７２５はｙ
とＹの差分の絶対値がＶ１未満になったときに出力を有
効にする演算器である。演算器７２６はｙを時間で微分
した値が微小になったときに出力を有効にする演算器で
ある。

【００５５】図１０は、サーボ機構７ｃの動作を示すタ
イミングチャートである。

【００５６】目標値Ｙが与えられると、サーボ７２４は
回転速度センサ７２３の出力ｙがＹに一致するようにモ
ータ７２１への駆動電流を制御する。ｙがＹに収束する
過程で、ｙの変動が範囲（Ｙ−Ｖ２，Ｙ＋Ｖ２）に収ま
るようになると予告信号が発生し、ｙの変動が範囲（Ｙ
−Ｖ１，Ｙ＋Ｖ１）に収まるようになるとイベント信号
が発生する。予告信号は予告信号線１０１を介してキャ
ッシュ制御回路４１に伝えられる。キャッシュ制御回路
４１は、予告信号に従ってイベントデータをフェッチす
るようキャッシュを制御する。イベント信号はイベント
信号線１０２を介してプロセッサ２のイベント信号検出
手段に伝えられる。プロセッサ２は、イベント信号が発
生すると、例えば、割り込みによってイベント処理ルー
チンを起動する。基準値Ｖ１と基準値Ｖ２を適切に設定
すれば、イベント信号が発生する時刻までにイベントデ
ータのフェッチが完了し、高速なイベント処理が実現さ
れる。

【００５７】図１１は、イベント発生源７とそれに対応
する予告機構５の第五の構成例の概要を示すブロック図
である。図１１において、イベント発生源７はモータを
制御するサーボ機構７ｄである。また、予告機構５は該
サーボ機構７ｄと一体に構成されている。モータ７２
１、駆動対象７２２、回転速度センサ７２３、サーボ７
２４、パルス発生器５２３、７２８は図９と同じであ
り、説明は繰り返さない。７３１は駆動電流を検出する
電流センサである。また、５３１、７３２は演算器であ
る。ここで、電流センサ７３１からの入力値をｙ、駆動
対象７２２に異常が発生したことを判定する基準値をＶ
１、予告信号を発生させる基準値をＶ２とする。演算器
５３１はｙがＶ２よりも大きくなったときに出力を有効
にする演算器である。演算器７３２はｙがＶ１よりも大
きくなったときに出力を有効にする演算器である。

【００５８】図１２は、サーボ機構７ｄの動作を示すタ
イミングチャートである。

【００５９】駆動対象に異常が発生すると、駆動電流が
増加する。電流センサ７３１の出力ｙがＶ２を超えると
予告信号が発生し、Ｖ１を超えるとイベント信号が発生
する。予告信号は予告信号線１０１を介してキャッシュ
制御回路４１に伝えられる。キャッシュ制御回路４１
は、予告信号に従ってイベントデータをフェッチするよ
うキャッシュを制御する。イベント信号はイベント信号
線１０２を介してプロセッサ２のイベント信号検出手段
に伝えられる。プロセッサ２は、イベント信号が発生す
ると、例えば、割り込みによってイベント処理ルーチン
を起動する。基準値Ｖ１と基準値Ｖ２を適切に設定すれ
ば、イベント信号が発生する時刻までにイベントデータ
のフェッチが完了し、高速なイベント処理が実現され
る。

【００６０】該構成例においては、予告信号が発生した
としても、イベント信号が発生しないことが起こりう
る。図１２に示すグラフの前半では、駆動電流が一旦増
加した後に減少しており、予告信号のみが発生し、イベ
ント信号は発生していない。

【００６１】以上、本実施例に示された構成では、予告
信号がキャッシュ制御装置４１に入力されており、キャ
ッシュ制御装置４１が自立的に主記憶装置３からキャッ
シュメモリ４へのデータの読み込みを行う。そのため、
プロセッサ２の処理能力を消費することなく、高速なイ
ベント処理のための準備を行うことができる。また、該
構成では、キャッシュ制御機構にロックのための特別な
仕組みが用意されていない。しかし、先行時間が適切で
あれば、フェッチされたイベントデータがほかのデータ
のフェッチによってリプレースされるよりも前に、イベ
ント信号が発生するため、キャッシュミスの確率は小さ
く押さえることができる。

【００６２】また、イベント発生源の例にも示したよう
に、イベント発生源には、ある経緯を経てイベントの発
生に至るような動作をするものが多い。この傾向は、特
に、物理的構成要素を含むイベント発生源について顕著
である。そのため、イベント発生源を監視することによ
り、イベントの発生を予告できる場合が多く、そのよう
なイベント発生源を含むシステムにおいて本発明は有効
である。〔実施例２〕図１３は本実施例における情報処理装置の
構成の概要を示すブロック図である。主記憶装置３、キ
ャッシュメモリ４、バス８は図２と同じであり、説明は
繰り返さない。２ａはプロセッサ、４１ａはキャッシュ
制御装置、５ａは予告機構、６ａは入出力機構、７ｅと
７ｆはイベント発生源である。本実施例においてはイベ
ント発生源が２つあり、それぞれ独立してイベントを発
生する。１１１、１１２はそれぞれ、予告機構５ａが発
生するイベント発生源Ａとイベント発生源Ｂに関する予
告信号をプロセッサ２ａ内蔵の予告信号を検出する予告
信号検出手段（図示せず）に伝える予告信号線である。
同様に、１１３、１１４はそれぞれ、入出力機構６ａが
発生するイベント発生源Ａとイベント発生源Ｂに関する
イベント信号をプロセッサ２ａのイベント信号検出手段
に伝えるイベント信号線である。プロセッサ２ａは予告
信号とイベント信号を、それぞれ予告信号検出手段とイ
ベント信号検出手段によって検出し、予告信号処理ルー
チン、ならびにイベント処理ルーチンを起動する。

【００６３】本実施例では、イベントデータのフェッチ
をプロセッサ２ａで実行されるプログラムの制御下に置
くことで、柔軟なキャッシュ制御を可能にしている。

【００６４】多数のイベント発生源が存在しており、か
つ、それらイベント発生源がお互い無関係にイベントを
発生させるようなシステムを考える。このとき、予告信
号に基づくイベントデータのフェッチを無制限に行う
と、あるイベントに備えてフェッチされたイベントデー
タが、そのイベントのイベント信号の発生以前に、別の
イベントに備えてフェッチされたイベントデータによっ
てリプレースされてしまうことが起こりうる。この結
果、キャッシュミスが発生し、イベント処理ルーチンの
高速な実行を妨げることになる。

【００６５】本実施例では、イベントの優先順位に基づ
きイベントデータのフェッチを制限する制御の一例を示
す。既に複数のイベントに関するイベントデータがフェ
ッチされている場合、新たに予告信号が発生したとして
も発生原因となったイベントの優先順位が低ければ、そ
のイベントに関するイベントデータのフェッチは行わな
い。この結果、イベントデータのフェッチが行われなか
ったイベントの処理の高速性は失われるが、より優先順
位の高いイベントの処理の高速性は確保することができ
る。

【００６６】具体的には、未処理イベントリストを用い
てイベントデータのフェッチを制限する。未処理イベン
トリストには、予告信号が発生しており、かつイベント
信号が発生していないイベントの一覧が格納されてい
る。予告信号が発生すると、該イベントは未処理イベン
トリストに登録されるとともに、優先順位が判定され
る。優先順位が規定値よりも高ければ、そのイベントに
関するイベントデータのフェッチが行われ、低ければフ
ェッチは行われない。また、イベント信号が発生し、イ
ベント処理が完了した後に、該イベントは未処理イベン
トリストから削除される。その後、未処理イベントリス
トに登録されており、かつイベントデータのフェッチが
行われていないイベントの中から、最も優先順位の高い
イベントについてイベントデータのフェッチを行う。

【００６７】図１４はプロセッサ２ａによって実行され
る、フェッチサブルーチンの概要を示すフローチャート
である。

【００６８】該サブルーチンが呼び出されると、読み込
み開始アドレスＳＴＡＲＴ［ｅｖｉｄ］が変数ｐｔｒに
設定される（Ｓ２００１）。ここで、ｅｖｉｄはイベン
トを区別するための識別子を格納する変数であり、ＳＴ
ＡＲＴ［ｅｖｉｄ］はイベント識別子がｅｖｉｄである
イベントについての読み込み開始アドレスを示してい
る。次に、ｐｔｒが読み込み終了アドレスＥＮＤ［ｅｖ
ｉｄ］よりも小さい期間、ループを繰り返す（Ｓ２００
２Ｂ乃至Ｓ２００２Ｅ）。ここで、ＥＮＤ［ｅｖｉｄ］
はイベント識別子がｅｖｉｄであるイベントについての
読み込み終了アドレスである。プロセッサ２ａがプロセ
ッサ２ａ内蔵の読み込み指示手段（図示せず）によっ
て、キャッシュ制御機構４１ａにアドレスｐｔｒを指定
してデータ読み込みを指示することにより、主記憶装置
３のアドレスｐｔｒからアドレスｐｔｒ＋ＳＩＺＥ−１
までのデータがキャッシュメモリ４に読み込まれる（Ｓ
２００３）。ここで、ＳＩＺＥはキャッシュエントリの
大きさを示す値である。そして、ｐｔｒがＳＩＺＥだけ
インクリメントされ（Ｓ２００４）、ループの始点に戻
る。以上の動作により、読み込み開始アドレスＳＴＡＲ
Ｔ［ｅｖｉｄ］から読み込み終了アドレスＥＮＤ［ｅｖ
ｉｄ］までの範囲に格納されたイベントデータが、キャ
ッシュメモリ４に読み込まれる。

【００６９】図１５はプロセッサ２ａによって実行され
る、予告信号処理ルーチンの概要を示すフローチャート
である。

【００７０】予告信号が発生すると、プロセッサ２ａ
は、どの予告信号線が有効であるかに基づき、イベント
の識別子を得て変数ｅｖｉｄに設定し（Ｓ２１０１）、
未処理イベントリストに登録する（Ｓ２１０２）。次
に、該イベントの未処理イベントリストにおける優先順
位を得て変数ｐｒｉに設定する（Ｓ２１０３）。ここで
得られる値が０であれば優先順位が最も高く、１であれ
ば次に優先順位が高い。以下同様に、２、３と値が大き
くなるほど優先順位が低くなるとする。得られた優先順
位と規定値ＬＩＭＩＴの比較を行い（Ｓ２１０４）、優
先順位が規定値ＬＩＭＩＴよりも小さければ、主記憶装
置３からキャッシュメモリ４へのデータの読み込みを行
う（Ｓ２１０５）。優先順位が規定値ＬＩＭＩＴ以上で
あれば、そのまま終了する。

【００７１】図１６は、プロセッサ２ａによって実行さ
れるイベント処理ルーチンの概要を示すフローチャート
である。

【００７２】イベント信号が発生すると、プロセッサ２
ａは、どのイベント信号線が有効であるかに基づき、イ
ベントの識別子を得て変数ｅｖｉｄに設定し（Ｓ２２０
１）、これに対応するイベント処理を行う（Ｓ２２０
２）。その後、該イベント識別子を未処理イベントリス
トから削除する（Ｓ２２０３）。次に、未処理イベント
リストに登録されているイベントの数を取得して変数ｎ
ｕｍに設定し（Ｓ２２０４）、規定値ＬＩＭＩＴと比較
する（Ｓ２２０５）。ｎｕｍが規定値ＬＩＭＩＴ以上で
あれば、イベントデータのフェッチが行われていないイ
ベントの中で最も優先順位の高いイベントの識別子を得
てｅｖｉｄに設定し、イベントデータのフェッチを行い
（Ｓ２２０７）、終了する。ｎｕｍが規定値ＬＩＭＩＴ
以下であれば、イベントデータをフェッチすべきイベン
トが存在しないため、そのまま終了する。

【００７３】以上、本実施例に示された構成では、予告
信号がプロセッサ２ａの予告信号検出手段に入力されて
おり、プロセッサ２ａが読み込み指示手段によってキャ
ッシュ制御装置４１ａに指示を与えて、主記憶装置３か
らキャッシュメモリ４へのデータの読み込みを行う。そ
のため、読み込み処理はプログラムで柔軟に制御するこ
とができる。

【００７４】キャッシュメモリを内蔵するマイクロプロ
セッサの多くは、キャッシュ制御装置に読み込み指示を
与えるための専用の命令を備えている。よって、該構成
によれば、これら既存のマイクロプロセッサを利用し
て、高速なイベント処理を実現することができる。ま
た、本実施例では、各イベントにつき１つのデータ領域
をキャッシュメモリにフェッチしているが、プログラム
を変更することによって、複数のデータ領域をフェッチ
することも可能である。これにより、例えば、イベント
処理ルーチンのコード領域と、該イベント処理ルーチン
が参照するデータ領域とが、メモリ空間の離れた領域に
格納されているような場合にも対応することができる。〔実施例３〕図１７は本実施例における情報処理装置の
構成の概要を示すブロック図である。主記憶装置３、キ
ャッシュメモリ４、予告機構５、入出力機構６、イベン
ト発生源７、バス８は図２と同じであり、また、キャッ
シュ制御装置４１ａは図１３と同じであり、説明は繰り
返さない。２ｂはプロセッサ、２１はプロセッサ停止機
構である。１２１は予告機構５が発生する予告信号をプ
ロセッサ２ｂの予告信号検出手段に伝える予告信号線で
あり、１２２は入出力機構６が発生するイベント信号を
プロセッサ２ｂのイベント信号検出手段に伝えるイベン
ト信号線である。プロセッサ２ｂは予告信号、ならびに
イベント信号を、それぞれ予告信号検出手段とイベント
信号検出手段によって検出し、予告信号処理ルーチン、
ならびにイベント処理ルーチンを起動する。プロセッサ
停止機構２１は、プロセッサ２ｂの指示に基づき、プロ
セッサ２ｂの動作を停止させるための機構であり、イベ
ント信号の発生により停止が解除される。

【００７５】図１８は、プロセッサ２ｂによって実行さ
れる予告信号処理ルーチンの概要を示すフローチャート
である。

【００７６】予告信号が発生すると、プロセッサ２ｂは
イベントデータのフェッチを行う（Ｓ３００１）。次
に、プロセッサ２ｂはプロセッサ停止機構２１に指示し
て、プロセッサ２ｂの命令解釈実行を停止させる（Ｓ３
００２）。予告信号処理ルーチンの終了は、イベント処
理ルーチンの終了後まで遅延される。

【００７７】図１９は、プロセッサ２ｂによって実行さ
れるイベント処理ルーチンの概要を示すフローチャート
である。

【００７８】イベント信号が発生すると、プロセッサ２
ｂの停止状態が解除され、プロセッサ２ｂはイベント処
理ルーチンの実行を開始する。プロセッサ２ｂはイベン
ト処理を行い（Ｓ３１０１）、イベント処理ルーチンを
終了する。イベント処理ルーチンの終了後、プロセッサ
２ｂは、予告信号処理ルーチンに復帰し、これによって
予告信号処理ルーチンも終了する。

【００７９】該構成例では、予告信号に基づくイベント
データのフェッチの完了後、イベント信号が発生するま
でプロセッサを停止させる。この期間はプロセッサによ
るメモリの参照が一切行われないために、キャッシュメ
モリのリプレースも行われない。よって、フェッチされ
たイベントデータは、イベント信号が発生するまで、必
ずキャッシュメモリ上に保存されていることになり、高
速なイベント処理を確実に実現することができる。

【００８０】既存のプロセッサには、プロセッサ停止命
令を持つものが多い。これらのプロセッサは、停止命令
を実行するとそれ以降の命令の解釈実行を停止する。ま
た、この停止状態は外部からの割り込み発生によって解
除される。よって、予告信号線１２１、イベント信号線
１２２を割り込み入力に接続し、また、プロセッサ停止
機構として、プロセッサ停止命令の機能を利用すれば、
既存のプロセッサを用いて本実施例の構成を実現するこ
とができる。プロセッサ停止命令を持たないプロセッサ
を用いて本実施例の構成を実現する場合には、プロセッ
サの指示に基づいてプロセッサへのクロック供給を停止
し、イベント信号の発生によってプロセッサへのクロッ
クの供給を再開するようなクロック供給回路によって同
様の機能を実現することができる。〔実施例４〕本実施例における情報処理装置の構成は、
図１３に示される実施例２における情報処理装置の構成
と同じである。ただし、キャッシュメモリ４ならびにキ
ャッシュ制御装置４１ａが、それぞれキャッシュメモリ
４ａならびにキャッシュ制御装置４１ｂに置き換わる。

【００８１】図２０は本実施例におけるキャッシュエン
トリの構成の概要を示すブロック図である。４２はキャ
ッシュタグ、４３はキャッシュエントリ、４２１はバリ
ッドビット、４２２はアドレスタグ、４３２はＬＲＵフ
ィールド、４２４は識別子フィールド、４３１はデータ
フィールドである。キャッシュタグ４２はキャッシュエ
ントリの管理情報を格納する領域であり、バリッドビッ
ト４２１、アドレスタグフィールド４２２、ＬＲＵフィ
ールド４２３、識別子フィールド４２４を含む。キャッ
シュエントリ４３は、キャッシュ制御における最小管理
単位であり、キャッシュタグ４２とデータフィールド４
３１を含む。該キャッシュエントリの構成は、識別子フ
ィールド４２４を除いて一般的なキャッシュメモリにお
けるキャッシュエントリの構成と同じである。バリッド
ビット４２１は、該ビットを含むキャッシュエントリが
有効か否かを示す。以下の図ではＶと略記する。アドレ
スタグフィールド４２２は、該エントリが対応づけられ
る主記憶装置のアドレスを格納する。以下の図ではＡＴ
と略記する。ＬＲＵ（ＬｅａｓｔＲｅｃｅｎｔｌｙ
Ｕｓｅｄ）フィールド４２３はリプレースのための情報
を格納するフィールドであり、それぞれのエントリが最
後にアクセスされた時刻の順番を格納する。ＬＲＵフィ
ールドの管理方法は公知であり、様々な管理方法が提案
されているが、ここでは説明を簡単にするため、最も最
近にアクセスされたキャッシュエントリのＬＲＵフィー
ルドには０が、次に最近にアクセスされたキャッシュエ
ントリのＬＲＵフィールドには１が格納され、以下、同
様に１づつ増加する値が格納されるよう管理されている
ものとする。以下の図ではＬＲＵと略記する。識別子フ
ィールド４２４は、キャッシュエントリのロック制御に
用いる識別子を格納する。識別子フィールドの役割につ
いては後述する。以下の図ではＩＤと略記する。データ
フィールド４３１は主記憶装置上のデータのコピーを格
納するフィールドであり、各データフィールドに格納さ
れるデータの量がキャッシュエントリのサイズとなる。

【００８２】図２１は本実施例におけるキャッシュメモ
リ４ａとキャッシュ制御装置４１ｂの一構成例の概要を
示すブロック図である。４２ａから４２ｄはキャッシュ
タグ、４３１ａから４３１ｄはデータフィールド、４４
ａから４４ｄはキャッシュエントリ選択信号線、４５は
データバスに接続されるデータ入出力線、４１１はキャ
ッシュヒット判定回路、４１２はリプレース制御回路、
４１３は制御レジスタ、４１４ａから４１４ｄはゲート
回路、４１５はキャッシュ内部バス、４１６は判定結果
信号線、４１７はアドレスバスに接続されるアドレス入
力線である。制御レジスタ４１３は設定識別子を格納す
る。設定識別子はプロセッサ２ａによって、自由に設定
できるものとする。４２ａから４２ｄと４３１ａから４
３１ｄはそれぞれ対応づけられており、キャッシュエン
トリを形成する。図２１では説明を簡単にするため、４
つのキャッシュエントリから構成されるフルアソシアテ
ィブ型のキャッシュメモリを示しているが、本発明はこ
れに限定されるものではなく、キャッシュエントリの数
は自由に選択でき、また、セットアソシアティブ型のキ
ャッシュメモリに適用することもできる。

【００８３】プロセッサ２ａによって、通常のメモリア
クセス、もしくは読み込み指示が発生すると、アドレス
信号線４１７を介してアドレスがキャッシュヒット判定
回路４１１に入力される。キャッシュヒット判定回路４
１１は、バリッドビットが有効なキャッシュエントリの
中から、入力されたアドレスと一致するアドレスタグを
持つキャッシュエントリを探し出す。キャッシュエント
リが存在すれば、キャッシュヒットであり、存在しなけ
ればキャッシュミスである。キャッシュヒットの場合、
キャッシュヒット判定回路４１１は、ヒットしたキャッ
シュエントリに対応するキャッシュエントリ選択信号線
を有効にして、データ入出力線４５を介してデータフィ
ールドへのデータの入出力を行えるようにするととも
に、判定結果信号線４１６を有効にする。さらに、キャ
ッシュタグ４２ａから４２ｄのＬＲＵフィールドを更新
する。通常のメモリアクセスでキャッシュがヒットした
場合、リプレース制御回路４１２は動作しない。読み込
み指示により、キャッシュがヒットした場合、リプレー
ス制御回路４１２は、ヒットしたキャッシュエントリの
識別子フィールドに設定識別子を設定する。

【００８４】キャッシュミスの場合、リプレース制御回
路４１２は適切なキャッシュエントリを選択し、選択し
たキャッシュエントリにデータをフェッチする。リプレ
ース制御回路４１２は、選択したキャッシュエントリに
対応するキャッシュエントリ選択信号線を有効にして、
データ入出力線４５を介してデータフィールドへのデー
タのフェッチを行うとともに、選択したキャッシュエン
トリのバリッドビットを有効に、アドレスタグをフェッ
チしたデータのアドレスに設定する。さらに、キャッシ
ュタグ４２ａから４２ｄのＬＲＵフィールドを更新す
る。通常のメモリアクセスによってキャッシュミスが発
生した場合、リプレース制御回路４１２は、選択したキ
ャッシュエントリの識別子フィールドに０を設定する。
また、読み込み指示により、キャッシュミスが発生した
場合、リプレース制御回路４１２は、選択したキャッシ
ュエントリの識別子フィールドに設定識別子を設定す
る。

【００８５】以上説明した動作により、プロセッサ２ａ
が読み込み指示手段を介して読み込みを指示したデー
タ、すなわちイベントデータを格納するキャッシュエン
トリの識別子フィールドには設定識別子が格納されるこ
とになる。

【００８６】図２２は、キャッシュミス発生時にリプレ
ース対象となるキャッシュエントリの選択規則を示す表
である。Ｖの列はバリッドビットの値を、ＬＲＵの列は
ＬＲＵフィールドの値を、ＩＤは識別子フィールドの値
をそれぞれ示す。また、Ｐｒｉｏｒｉｔｙの列はこれら
３つのフィールドの値によって決まるリプレースの優先
順位を示す。そして、優先順位が最も高いキャッシュエ
ントリがリプレースの対象として選択される。さらに、
ＡＩＤは該キャッシュエントリの識別子フィールドが設
定識別子に一致することを、ｎｏｔＡＩＤは一致しな
いことをそれぞれ示している。バリッドビットが無効な
キャッシュエントリが存在すれば、必ずそのエントリが
リプレースの対象となる。バリッドビットが無効なキャ
ッシュエントリが２つ以上ある場合には、それらの中か
ら任意のキャッシュエントリが１つ選択される。また、
バリッドビットが無効であるエントリが存在しない場
合、識別子フィールドが０もしくは設定識別子と一致し
ないキャッシュエントリの中から、ＬＲＵフィールドの
値が最も大きなキャッシュエントリが選択される。さら
に、識別子フィールドが設定識別子と一致するキャッシ
ュエントリしか存在しない場合は、ＬＲＵフィールドの
値が最も大きなキャッシュエントリが選択される。

【００８７】図２３は、本実施例における予告信号処理
ルーチンの動作を示すフローチャートである。予告信号
が発生すると、イベントデータのフェッチが行われ（Ｓ
４００１）、終了する。

【００８８】図２４は、本実施例におけるイベント処理
ルーチンの動作を示すフローチャートである。イベント
信号が発生すると、イベントの処理が行われる（Ｓ４１
０１）。その後、次の予告信号の発生に備えて、設定識
別子の更新を行う。まず、前回設定した設定識別子を保
存する変数ＬＡＳＴＩＤから値を読み出し、変数ａｉｄ
に設定する（Ｓ４１０２）。次に、ａｉｄに１を加え、
でモジュロ演算を行い、結果をａｉｄに書き戻す（Ｓ４
１０３）。ここで、Ｍは識別子フィールドの大きさをビ
ット数で表わした値である。識別子フィールドには０か
らまで通りの値を格納することができるが、識別子０は
通常のメモリアクセスによって読み込まれたことを示す
ために予約されているため、ではなくでモジュロ演算を
行う。更新されたａｉｄをＬＡＳＴＩＤに格納し（Ｓ４
１０４）、また識別子レジスタにａｉｄ＋１を設定して
（Ｓ４１０５）、イベント処理ルーチンを終了する。以
上説明した処理により、設定識別子レジスタには１以上
以下の整数が循環的に設定されることになる。

【００８９】本実施例では、設定識別子と一致する識別
子フィールドを持つキャッシュエントリについてリプレ
ースの優先順位を下げることによって、読み込み指示に
よって読み込まれたデータをロックすることを可能にし
ている。これにより、先行時間が長い場合であっても、
イベントデータを確実にキャッシュ上にロックすること
が可能になる。

【００９０】図２５は、キャッシュミス発生時にリプレ
ース対象となるキャッシュエントリの別の選択規則を示
す表である。図２２の規則と比較して、識別子フィール
ドがｎｏｔＡＩＤのキャッシュエントリの優先順位
が、０のキャッシュエントリの優先順位よりも高くなっ
ている点が異なる。イベントの発生間隔が長い場合、イ
ベント処理が行われた後、次にイベント処理が行われる
までそのイベントに関するイベントデータをキャッシュ
メモリ上に保持することは無駄である。そこで、該選択
規則では、設定識別子と一致しないキャッシュエントリ
を優先的にリプレースすることにより、処理の終わった
イベントに関するイベントデータを優先的にキャッシュ
メモリから消去するよう制御することができる。これに
より、キャッシュメモリの容量を有効に活用することが
可能になる。また、図２２に示す選択規則と、図２５に
示す選択規則をプロセッサ２ａの指示により切り替える
ようにすれば、優先リプレースの機能を必要に応じて抑
制することが可能になる。

【００９１】図２６は、キャッシュミス発生時にリプレ
ース対象となるキャッシュエントリのさらに別の選択規
則を示す表である。この選択規則を適用する場合には、
制御レジスタ４１３内に設定識別子に加えて優先リプレ
ース識別子と、ロック識別子を格納できるようにする。
図２６において、ＲＩＤは該キャッシュエントリの識別
子フィールドに格納されている値が優先リプレース識別
子に一致することを、ＬＩＤはロック識別子に一致する
ことをそれぞれ示している。図２５と比較して、優先的
にリプレースすべきエントリの識別子と、ロックすべき
エントリの識別子を個別に設定することが可能になって
おり、より柔軟なキャッシュ制御を可能にしている。

【００９２】本実施例では簡単のため、ライトスルー型
のキャッシュメモリのキャッシュエントリを示している
が、本発明はこれに限定されるものではなく、ライトバ
ック型のキャッシュメモリにも適用することができる。

【００９３】

【発明の効果】以上述べたように、本発明では、イベン
トの発生を予告する機構を導入し、適切なタイミングで
イベントデータをフェッチすることを可能にした。これ
により、キャッシュメモリの貴重な記憶容量を浪費する
ことなく、イベント処理ルーチンを高速に実行する情報
処理装置を実現した。

【図面の簡単な説明】

【図１】本発明の実施例１を示すブロック図である。

【図２】イベント発生源ならびに予告機構の例を示すブ
ロック図である。

【図３】イベント発生源ならびに予告機構の動作を示す
タイミングチャートである。

【図４】実施例１におけるキャッシュ制御機構の動作を
示すフローチャートである。

【図５】イベント発生源ならびに予告機構の第二の例を
示すブロック図である。

【図６】イベント発生源ならびに予告機構の動作を示す
第二のタイミングチャートである。

【図７】イベント発生源ならびに予告機構の第三の例を
示すブロック図である。

【図８】イベント発生源ならびに予告機構の動作を示す
第三のタイミングチャートである。

【図９】イベント発生源ならびに予告機構の第四の例を
示すブロック図である。

【図１０】イベント発生源ならびに予告機構の動作を示
す第四のタイミングチャートである。

【図１１】イベント発生源ならびに予告機構の第五の例
を示すブロック図である。

【図１２】イベント発生源ならびに予告機構の動作を示
す第五のタイミングチャートである。

【図１３】本発明の実施例２を示すブロック図である。

【図１４】データの読み込みルーチンの動作を示すフロ
ーチャートである。

【図１５】本発明の実施例２における予告信号処理ルー
チンの動作を示すフローチャートである。

【図１６】本発明の実施例２におけるイベント処理ルー
チンの動作を示すフローチャートである。

【図１７】本発明の実施例３を示すブロック図である。

【図１８】本発明の実施例３における予告信号処理ルー
チンの動作を示すフローチャートである。

【図１９】本発明の実施例３におけるイベント処理ルー
チンの動作を示すフローチャートである。

【図２０】本発明の実施例４におけるキャッシュエント
リの構造を示すブロック図である。

【図２１】本発明の実施例４におけるキャッシュメモリ
とキャッシュ制御機構の構造を示すブロック図である。

【図２２】本発明の実施例４におけるリプレース優先順
位の決定規則を示す表である。

【図２３】本発明の実施例４における予告信号処理ルー
チンの動作を示すフローチャートである。

【図２４】本発明の実施例４におけるイベント処理ルー
チンの動作を示すフローチャートである。

【図２５】本発明の実施例４におけるリプレース優先順
位の第二の決定規則を示す表である。

【図２６】本発明の実施例４におけるリプレース優先順
位の第三の決定規則を示す表である。

【図２７】従来技術の構成を示すブロック図である。

【符合の説明】

１、１ａ、１ｂ情報処理装置２、２ａ、２ｂプロセッサ３主記憶装置４、４ａキャッシュメモリ５、５ａ予告機構６、６ａ入出力機構７、７ａ〜７ｆイベント発生源８バス２１プロセッサ停止機構４１、４１ａ、４１ｂキャッシュ制御機構４１１キャッシュヒット判定回路４１２リプレース制御回路４１３制御レジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 12/12 Ｇ０６Ｆ 12/12 ＤＦ

Claims

【特許請求の範囲】

【請求項１】イベント信号を検出するイベント信号検
出手段を持つプロセッサと、前記イベント信号に先立っ
て予告信号を発生する予告機構と、前記予告信号に基づ
いてイベントデータを読み込むキャッシュメモリとを有
することを特徴とする情報処理装置。
【請求項２】前記プロセッサは、前記予告信号を検出
する予告信号検出手段と、前記キャッシュメモリにデー
タを読み込ませる読み込み指示手段とを有することを特
徴とする請求項１記載の情報処理装置。
【請求項３】設定時刻に前記イベント信号を発生する
タイマ機構を有することを特徴とする請求項１記載の情
報処理装置。
【請求項４】前記予告機構は、イベントが発生すると
予告信号を発生するとともに、前記予告信号を遅延させ
てイベント信号を発生することを特徴とする請求項１記
載の情報処理装置。
【請求項５】予告信号に基づいてプロセッサの動作を
停止させ、イベント信号が発生するとプロセッサの動作
を再開させるプロセッサ停止機構を有することを特徴と
する請求項１又は２記載の情報処理装置。
【請求項６】前記キャッシュメモリは、読み込まれた
データのロック制御又はイベントデータを優先的にリプ
レースする優先リプレース制御、あるいはその両方を行
うキャッシュ制御機構を有し、前記プロセッサは、前記
キャッシュ制御機構にロックの解除又は優先リプレース
の抑制、あるいはその両方を指示することを特徴とする
請求項１又は２記載の情報処理装置。
【請求項７】前記プロセッサは、設定識別子を指定す
る設定識別子指定手段を有し、前記キャッシュメモリ
は、キャッシュエントリに識別子を格納する識別子フィ
ールドを有し、前記キャッシュ制御機構は、データを読
み込む際に前記設定識別子を前記識別子フィールドに格
納するとともに、前記設定識別子に一致する識別子を格
納するキャッシュエントリをロックすることを特徴とす
る請求項６記載の情報処理装置。
【請求項８】前記プロセッサは、設定識別子を指定す
る設定識別子指定手段を有し、前記キャッシュメモリ
は、キャッシュエントリに識別子を格納する識別子フィ
ールドを有し、前記キャッシュ制御機構は、データを読
み込む際に前記設定識別子を前記識別子フィールドに格
納するとともに、前記設定識別子に一致する識別子を格
納するキャッシュエントリをロックし、前記設定識別子
と異なる識別子を格納するキャッシュエントリの優先リ
プレースを行うことを特徴とする請求項６記載の情報処
理装置。
【請求項９】前記プロセッサは、設定識別子を指定す
る設定識別子指定手段とロック識別子を指定するロック
識別子指定手段と優先リプレース識別子を指定する優先
リプレース識別子指定手段とを有し、前記キャッシュメ
モリは、キャッシュエントリに識別子を格納する識別子
フィールドを有し、前記キャッシュ制御機構は、データ
を読み込む際に前記設定識別子を前記識別子フィールド
に格納するとともに、前記ロック識別子に一致する識別
子を格納するキャッシュエントリをロックし、前記優先
リプレース識別子に一致する識別子を格納するキャッシ
ュエントリの優先リプレースを行うことを特徴とする請
求項６記載の情報処理装置。