JP2001022476A - Computer system and system substrate - Google Patents

Computer system and system substrate

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JP2001022476A
JP2001022476A JP11199357A JP19935799A JP2001022476A JP 2001022476 A JP2001022476 A JP 2001022476A JP 11199357 A JP11199357 A JP 11199357A JP 19935799 A JP19935799 A JP 19935799A JP 2001022476 A JP2001022476 A JP 2001022476A
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Japan
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memory
chip
socket
board
substrate
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JP11199357A
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Japanese (ja)
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Akihiko Kobayashi
顕彦 小林
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Original Assignee
Toshiba Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a personal computer which can improve a degree of design freedom in a substrate design of a mounting part such as main memory where data processing is performed at high speed. SOLUTION: This device is a personal computer 1 provided with a mother board 4 having a memory socket 14 to which a memory substrate 16 mounting a memory chip 15 is fitted, a memory controller 7 for controlling an access to a memory chip 14 on the memory substrate 16 fitted to the memory socket 14 and plural wiring patterns 17 which are length adjusted and wired so that transmission distances of plural signals transmitted between the memory chip 15 on the memory substrate 16 fitted to the memory socket 14 and a chip of the memory controller 7 become identical transmission distances respectively. Thus, on the side of memory substrate 16, a wiring pattern 18 can freely be drawn without needing to adjust a wiring length of a signal line.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、メモリチップ等の
LSIチップが実装されたモジュールを装着可能なコン
ピュータシステム、及びそのシステムが有するシステム
基板に関する。
[0001] 1. Field of the Invention [0002] The present invention relates to a computer system to which a module on which an LSI chip such as a memory chip is mounted can be mounted, and a system board included in the system.

【0002】[0002]

【従来の技術】近年の情報処理技術の革新に伴い、デス
クトップ型、ノートブック型、又はモバイル型等、様々
なタイプのパーソナルコンピュータ(パソコン)が開発
され、一般ユーザ向けに市販されている。周知のよう
に、パソコンは、CPUの他に、メインメモリ、RO
M、メモリコントローラ等多数のデバイスで構成されて
いる。CPUとこれらのデバイスとの間は、アドレス信
号線、データ信号線、コントロール信号線等からなる、
いわゆるバスで接続されており、CPUや各デバイスは
このバスを介して信号をやり取りすることにより、互い
の情報を交換できるようになっている。
2. Description of the Related Art With the recent innovation of information processing technology, various types of personal computers (personal computers) such as a desktop type, a notebook type, and a mobile type have been developed and marketed for general users. As is well known, a personal computer has a main memory, an RO, in addition to a CPU.
M and a number of devices such as a memory controller. An address signal line, a data signal line, a control signal line, and the like are provided between the CPU and these devices.
They are connected by a so-called bus, and the CPU and each device can exchange information with each other by exchanging signals via the bus.

【0003】CPUは、OS(オペレーティングシステ
ム)の制御下で各種アプリケーションを実行するための
ものであり、また、メインメモリは、読み書き可能な記
憶装置であり、OSやアプリケーションをロードするた
めの領域として、若しくはCPUがタスクを実行するた
めの作業領域として利用されるものとなっている。メモ
リコントローラは、所定のタイミングで、メモリバスの
各信号線にLow /High・レベルの組合せからなる信号を
送出することによって、メモリチップへのアクセス動作
を制御するようになっている。
The CPU is for executing various applications under the control of an OS (Operating System). The main memory is a readable / writable storage device, and is used as an area for loading the OS and applications. Alternatively, the CPU is used as a work area for executing a task. The memory controller controls the access operation to the memory chip by transmitting a signal having a combination of Low / High level to each signal line of the memory bus at a predetermined timing.

【0004】また、前述したメインメモリは、記憶容量
がシステムの実行速度に大きく影響することや、記憶容
量が大規模なアプリケーション又はグラフィックスを利
用可能にすること等の理由により、標準メモリ以上の記
憶容量が必要な場合が多い。そこで、最近のパソコン
は、一般にメモリの増設を許す構造になっている。いわ
ゆるDIMM等のメモリモジュールは、装着型メモリの
代表例であり、メモリ基板上に複数のメモリチップを並
べて構成されている。
The main memory described above has a capacity larger than that of the standard memory because the storage capacity has a large effect on the execution speed of the system and the storage capacity makes large-scale applications or graphics available. In many cases, storage capacity is required. Therefore, recent personal computers generally have a structure that allows additional memory. A memory module such as a so-called DIMM is a typical example of a mountable memory, and is configured by arranging a plurality of memory chips on a memory board.

【0005】このため、図5に示すように、パソコン内
部のメイン基板51上には、メモリモジュール52のメ
モリ基板53のカードエッジ端子を装着するためのスロ
ットとしてメモリソケット54が用意されており、メモ
リモジュール52は必要に応じて挿脱できるようになっ
ている。
For this reason, as shown in FIG. 5, a memory socket 54 is prepared as a slot for mounting a card edge terminal of a memory board 53 of a memory module 52 on a main board 51 in a personal computer. The memory module 52 can be inserted and removed as needed.

【0006】ところで、このようなメイン基板51に対
し挿脱自在なメモリモジュール52は、メモリ基板53
のカードエッジ端子とメモリ基板53上に実装されたメ
モリチップ55の電極とを接続する複数の配線パターン
56が、それぞれ同一の配線長となるように形成され、
一方、メイン基板51は、メモリコントローラ57を構
成するチップの電極とメモリソケット54のリードとを
接続する複数の配線パターン58がそれぞれ同一の配線
長となるように形成されている。
Incidentally, the memory module 52 which can be inserted into and removed from the main board 51 comprises a memory board 53.
A plurality of wiring patterns 56 connecting the card edge terminals of the above and the electrodes of the memory chip 55 mounted on the memory substrate 53 are formed so as to have the same wiring length, respectively.
On the other hand, the main board 51 is formed such that a plurality of wiring patterns 58 connecting the electrodes of the chip constituting the memory controller 57 and the leads of the memory socket 54 have the same wiring length.

【0007】すなわち、メイン基板51上のメモリコン
トローラ57とメモリモジュール52上のメモリチップ
55との間を接続する複数の信号線は、それぞれ同一の
配線長となるように設計されている。個々の信号線の配
線長を揃えることは、信号線の長さの違いによる信号伝
送時の時間差(スキュー)を発生させないためのもので
あり、高速なデータ処理が行われるメインメモリの搭載
部分のパターン設計において必須の用件となる。
That is, the plurality of signal lines connecting the memory controller 57 on the main board 51 and the memory chip 55 on the memory module 52 are designed to have the same wiring length. Aligning the wiring lengths of the individual signal lines is to prevent a time lag (skew) during signal transmission due to the difference in signal line length, and the main memory mounting portion where high-speed data processing is performed is used. This is an essential requirement in pattern design.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、メイン
基板51上のメモリコントローラ57とメモリモジュー
ル52上のメモリチップ55との間を接続する複数の信
号線の配線長を揃えることにおいて、次のような課題が
あった。
However, when the lengths of a plurality of signal lines connecting between the memory controller 57 on the main board 51 and the memory chip 55 on the memory module 52 are made uniform, the following is required. There were challenges.

【0009】すなわち、メイン基板51及びメモリ基板
53のそれぞれにおいて、配線パターン56、58の配
線長を揃えることは、各種実装部品のレイアウト等の関
係から最も長くせざるを得なかった配線パターン56
a、58aの配線長に合わせるように、配線パターン5
6b、58bを配線することになるが、この場合、配線
パターン56b、58bを蛇行させるための領域56
c、58cが各基板上に必要となる。
In other words, in order to make the wiring lengths of the wiring patterns 56 and 58 uniform in each of the main board 51 and the memory board 53, it is necessary to make the wiring pattern 56 which is the longest in view of the layout of various mounted components.
a, and the wiring pattern 5
6b and 58b are wired. In this case, the area 56 for meandering the wiring patterns 56b and 58b is used.
c and 58c are required on each substrate.

【0010】したがって、メイン基板51及びメモリ基
板53をそれぞれ設計する上での制約が増え、さらに、
レイアウトを駆使しても実装部品及び配線パターンを配
置できない場合には、基板を所望のサイズより大きなも
のに変更しなければならないというような問題があっ
た。
Therefore, restrictions on designing the main board 51 and the memory board 53 are increased, and furthermore,
If the mounting components and the wiring pattern cannot be arranged even by making full use of the layout, there is a problem that the substrate must be changed to a size larger than a desired size.

【0011】そこで、本発明は、このような課題を解決
するためになされたものであり、例えば高速でデータ処
理が行われるメインメモリ等の搭載部分の基板設計にお
いて、設計的自由度を向上させることのできるコンピュ
ータシステム及びシステム基板を提供しようとするもの
である。
The present invention has been made in order to solve such a problem. For example, in a board design of a mounting portion of a main memory or the like where data processing is performed at a high speed, the degree of design freedom is improved. It is an object of the present invention to provide a computer system and a system board that can perform the same.

【0012】[0012]

【課題を解決するための手段】上記目的を達成するため
に、本発明のコンピュータシステムは、請求項1に記載
されているように、集積回路チップが実装された第1の
基板が装着されるソケットと、前記ソケットに装着され
た前記第1の基板上の前記集積回路チップへのアクセス
を制御する制御回路チップと、前記ソケットに装着され
た前記第1の基板上の前記集積回路チップと前記制御回
路チップとの間を伝送される複数の信号の伝送距離が、
それぞれほぼ同一の伝送距離となるよう長さ調整され配
線された複数の配線パターンとを備えた第2の基板を有
することを特徴とする。
In order to achieve the above object, a computer system according to the present invention has a first substrate on which an integrated circuit chip is mounted, as described in claim 1. A socket, a control circuit chip for controlling access to the integrated circuit chip on the first substrate mounted on the socket, and the integrated circuit chip on the first substrate mounted on the socket; The transmission distance of a plurality of signals transmitted between the control circuit chip is
It is characterized by having a second substrate provided with a plurality of wiring patterns, the lengths of which are adjusted so that the transmission distances are substantially the same.

【0013】また、本発明のコンピュータシステムは、
請求項2に記載されているように、メモリチップが実装
されたメモリ基板が装着されるソケットと、前記ソケッ
トに装着された前記メモリ基板上の前記メモリチップへ
のアクセスを制御する制御回路チップと、前記ソケット
に装着された前記メモリ基板上の前記メモリチップと前
記制御回路チップとの間を伝送される複数の信号の伝送
距離が、それぞれほぼ同一の伝送距離となるよう長さ調
整され配線された複数の配線パターンとを備えたシステ
ム基板を有することを特徴とする。
Further, the computer system of the present invention comprises:
As described in claim 2, a socket on which a memory board on which a memory chip is mounted is mounted, and a control circuit chip for controlling access to the memory chip on the memory board mounted on the socket. The transmission distance of a plurality of signals transmitted between the memory chip and the control circuit chip on the memory board mounted on the socket is adjusted and wired so that the transmission distance of each signal is substantially the same. And a system board having a plurality of wiring patterns.

【0014】さらに、本発明のシステム基板は、請求項
3に記載されているように、メモリチップが実装された
メモリ基板が装着されるソケットと、前記ソケットに装
着された前記メモリ基板上の前記メモリチップへのアク
セスを制御する制御回路チップと、前記ソケットに装着
された前記メモリ基板上の前記メモリチップと前記制御
回路チップとの間を伝送される複数の信号の伝送距離
が、それぞれほぼ同一の伝送距離となるよう長さ調整さ
れ配線された複数の配線パターンとを具備することを特
徴とする。
Further, according to a third aspect of the present invention, there is provided a system board, wherein a socket on which a memory board on which a memory chip is mounted is mounted, and the socket on the memory board mounted on the socket is provided. The transmission distances of a plurality of signals transmitted between the control circuit chip for controlling access to the memory chip and the memory chip on the memory board mounted on the socket and the control circuit chip are substantially the same. And a plurality of wiring patterns whose lengths are adjusted to be equal to the transmission distance and which are wired.

【0015】これら請求項1乃至3記載の発明は、ソケ
ットに装着された例えばメモリ基板上のメモリチップ等
と、このメモリチップへのアクセスを制御する制御回路
チップとの間を伝送される複数の信号の伝送距離が、そ
れぞれほぼ同一の伝送距離となるように長さ調整された
配線パターンが例えばメイン基板上に設けられている。
すなわち、これらの発明は、信号線の長さの違いによる
信号(特に高速で送受される信号)伝送時の時間差(ス
キュー)の発生を抑制するための配線長の調整を、シス
テム基板側だけで実質的に行うものである。
According to the first to third aspects of the present invention, a plurality of data transmitted between, for example, a memory chip mounted on a socket on a memory substrate and a control circuit chip for controlling access to the memory chip are provided. A wiring pattern whose length has been adjusted so that the signal transmission distances are substantially the same is provided on, for example, a main board.
That is, in these inventions, adjustment of the wiring length for suppressing the occurrence of a time difference (skew) at the time of transmitting a signal (especially a signal transmitted and received at a high speed) due to a difference in the length of the signal line is performed only on the system board side. This is essentially done.

【0016】したがって、これらの発明によれば、メモ
リ基板側では信号線の配線長の調整を行う必要がなく、
自由に配線パターンを引くことができるので、メモリ基
板を設計する上での制約、つまりメモリ基板上に実装部
品及び配線パターン等を配置する際等のレイアウト上の
制約が低減され、設計的自由度を向上させることができ
る。
Therefore, according to these inventions, it is not necessary to adjust the wiring length of the signal line on the memory substrate side.
Since wiring patterns can be freely drawn, restrictions in designing a memory substrate, that is, restrictions in layout when arranging mounted components and wiring patterns on the memory substrate are reduced, and the degree of freedom in design is reduced. Can be improved.

【0017】また、本発明のコンピュータシステムは、
請求項4に記載されているように、システム基板上に実
装されたソケットに装着される基板本体と、前記基板本
体に実装され、前記システム基板上に実装された制御回
路チップによりアクセスされるメモリチップと、前記ソ
ケットに装着された前記基板本体上の前記メモリチップ
と前記制御回路チップとの間を伝送される複数の信号の
伝送距離が、それぞれほぼ同一の伝送距離となるよう長
さ調整され配線された複数の配線パターンとを備えたメ
モリ基板を有することを特徴とする。
Further, the computer system of the present invention comprises:
5. A board body mounted on a socket mounted on a system board, and a memory mounted on the board body and accessed by a control circuit chip mounted on the system board, as described in claim 4. The length of the chip is adjusted such that the transmission distances of a plurality of signals transmitted between the memory chip and the control circuit chip on the board main body mounted on the socket are substantially equal to each other. A memory substrate having a plurality of wired wiring patterns is provided.

【0018】この発明は、信号線の長さの違いによる信
号伝送時の時間差の発生を抑制するための配線長の調整
を、メモリ基板側だけで実質的に行うものである。した
がって、この発明によれば、メイン基板側では信号線の
配線長の調整を行う必要がなく、自由に配線パターンを
引くことができるので、メイン基板を設計する上での制
約が低減され、設計的自由度を向上させることができ
る。
According to the present invention, the adjustment of the wiring length for suppressing the occurrence of the time difference at the time of signal transmission due to the difference in the length of the signal line is substantially performed only on the memory substrate side. Therefore, according to the present invention, it is not necessary to adjust the wiring length of the signal line on the main board side, and the wiring pattern can be freely drawn, so that the restriction on designing the main board is reduced, The degree of freedom of target can be improved.

【0019】[0019]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づき説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0020】図1は、本発明の実施形態にかかるパソコ
ンを概略的に示す斜視図である。
FIG. 1 is a perspective view schematically showing a personal computer according to an embodiment of the present invention.

【0021】同図に示すように、このパソコン1は、携
帯する際に有用なノートブック型であり、ハードディス
ク等の記憶装置及びキーボード等の入力装置が搭載され
たパソコン本体2と、キーボード等を介して入力された
情報をユーザに対し可視的に表示する液晶表示パネル3
とから構成されている。パソコン本体2の内部には、図
2に示すように、CPU又はROM等を含む各種電子部
品が実装されたシステム基板としてのマザーボード4が
組込まれている。
As shown in FIG. 1, the personal computer 1 is a notebook type useful when being carried, and includes a personal computer main body 2 having a storage device such as a hard disk and an input device such as a keyboard, and a keyboard and the like. Liquid crystal display panel 3 for visually displaying information input through a user to a user
It is composed of As shown in FIG. 2, a motherboard 4 as a system board on which various electronic components including a CPU, a ROM, and the like are mounted is incorporated in the personal computer body 2.

【0022】図3は、マザーボード4に搭載された主要
なハードウェアの接続関係を示すブロック図である。同
図に示すように、CPU5は、各デバイスとの間でLow
/High・レベルの組合せで構成される信号をやり取りす
るための、アドレスバス、データバス、コントロールバ
スからなるホストバス6aを介し、いわゆるチップセッ
トのノースブリッジ(North bridge)7aに接続されて
いる。また、このノースブリッジ7aには、PCI(Pe
ripheral Component Interconnect )バスを通じてIS
A(Industry Standard Architecture)バスコントロー
ラ8が接続されている。
FIG. 3 is a block diagram showing a connection relationship of main hardware mounted on the motherboard 4. As shown in FIG. As shown in the figure, the CPU 5 sends a Low signal to each device.
It is connected to a so-called north bridge (North bridge) 7a of a chip set via a host bus 6a composed of an address bus, a data bus, and a control bus for exchanging signals composed of a combination of / High level. In addition, a PCI (Pe
ripheral Component Interconnect) through IS
An A (Industry Standard Architecture) bus controller 8 is connected.

【0023】また、CPU5は、OSの制御下で各種ア
プリケーションを実行するためのものであり、ノースブ
リッジ7aによって実現されたメモリコントローラ7に
対し随時メモリアクセス要求を行うものとなっている。
The CPU 5 executes various applications under the control of the OS, and makes a memory access request to the memory controller 7 realized by the north bridge 7a as needed.

【0024】ISAバスコントローラ8は、PCIバス
6とISAバス9との間でのデータ交換を制御するため
のものである。ISAバス9は、製造時に書込まれるハ
ードウェア制御プログラム(BIOS:BasicInput/Out
put System)がコード化され格納されたROM(Read O
nly Memory)10の他、例えばハードディスクドライ
ブ、フロッピー(登録商標)ディスクドライブ、キーボ
ード/マウス等の周辺機器類を接続するために用いられ
る。
The ISA bus controller 8 controls data exchange between the PCI bus 6 and the ISA bus 9. The ISA bus 9 has a hardware control program (BIOS: BasicInput / Out) written at the time of manufacture.
ROM (Read O) in which the put system is coded and stored
nly Memory) 10 and other peripheral devices such as a hard disk drive, a floppy (registered trademark) disk drive, and a keyboard / mouse.

【0025】また、メモリコントローラ7は、メモリア
ドレスを特定するための複数の信号線からなるメモリア
ドレスバス(MA)、及び各メモリチップの行アドレス
の読取りタイミングを制御する複数の行アドレス読取信
号線であるRAS(Row Address Strobe)、各メモリチ
ップの列アドレスの読取りタイミングを制御するための
複数の列アドレス読取信号線であるCAS(Column Add
ress Strobe )、データの書込み動作を付勢するための
信号線であるWEを含むメモリバス11を介し、オンボ
ードメモリ12及びメモリモジュール13が装着される
メモリソケット14にそれぞれ接続されている。
The memory controller 7 includes a memory address bus (MA) composed of a plurality of signal lines for specifying a memory address, and a plurality of row address read signal lines for controlling timing of reading a row address of each memory chip. RAS (Row Address Strobe), and a plurality of column address read signal lines CAS (Column Add) for controlling the read timing of the column address of each memory chip.
(ress Strobe) and a memory socket 11 including a WE, which is a signal line for energizing a data write operation, to a memory socket 14 on which an on-board memory 12 and a memory module 13 are mounted.

【0026】すなわち、メモリコントローラ7は、CP
U5を介しアクセスが要求されたデータが、メインメモ
リのどのDRAMチップのどこに存在するかを判断しア
クセスを行うことのできるデバイスである。また、メモ
リコントローラ7と、オンボードメモリ12及びメモリ
ソケット14とは、メモリバス11中のデータバスを通
じて双方向で連結されており、CPU11による情報の
読出し及び書込みが可能となっている。
That is, the memory controller 7 controls the CP
This is a device that can determine the location of the DRAM chip in the main memory where the data requested to be accessed via U5 is located, and perform the access. Further, the memory controller 7, the on-board memory 12, and the memory socket 14 are bidirectionally connected through a data bus in the memory bus 11, so that the CPU 11 can read and write information.

【0027】DRAM(Dynamic Random Access Memor
y)等のメモリチップがマザーボード4に表面実装され
たオンボードメモリ12、及び複数個のメモリチップが
メモリ基板に実装されたDIMM(Dual Inline Memory
Module )等のメモリモジュール13は、読み書き可能
な記憶装置であり、OSや、アプリケーションをロード
するための領域として、或いはCPUがタスクを実行す
るための作業領域として使用されるものとなっている。
DRAM (Dynamic Random Access Memor)
y) and the like, an on-board memory 12 in which a memory chip is surface-mounted on a motherboard 4, and a DIMM (Dual Inline Memory) in which a plurality of memory chips are mounted on a memory board.
The memory module 13 is a readable / writable storage device, and is used as an area for loading an OS or an application, or as a work area for a CPU to execute a task.

【0028】次に、マザーボード4に表面実装されたメ
モリソケット14とメモリコントローラ7との接続関係
について詳述する。
Next, the connection relationship between the memory socket 14 surface-mounted on the motherboard 4 and the memory controller 7 will be described in detail.

【0029】メモリモジュール13は、オンボードメモ
リ12の記憶容量に加え、パソコン1の主記憶装置とし
ての記憶容量を拡張する際に用いられるものであり、図
4に示すように、メモリモジュール13がメモリソケッ
ト14に装着されると、メモリソケット14とメモリモ
ジュール13とは、メモリチップ15が表面実装された
メモリ基板16の縁部のエッジ端子部を通じて電気的に
接続される。
The memory module 13 is used to extend the storage capacity of the main memory of the personal computer 1 in addition to the storage capacity of the on-board memory 12, and as shown in FIG. When mounted in the memory socket 14, the memory socket 14 and the memory module 13 are electrically connected to each other through an edge terminal of an edge of the memory board 16 on which the memory chip 15 is surface-mounted.

【0030】一方、ノースブリッジ7aにより実現され
るメモリコントローラ7が搭載されたマザーボード4に
は、メモリソケット14に装着されるメモリモジュール
13上のメモリチップ15とメモリコントローラ7との
間を伝送される複数の信号の伝送距離が、それぞれ同一
の伝送距離となるように、つまりメモリバス11間を高
速で伝送される信号どうしに時間差(スキュー)が生じ
ないように、長さ調整された複数の配線パターン17が
設けられている。
On the other hand, the motherboard 4 on which the memory controller 7 realized by the north bridge 7a is mounted is transmitted between the memory controller 15 and the memory chip 15 on the memory module 13 mounted on the memory socket 14. A plurality of wires whose lengths have been adjusted so that the transmission distances of the plurality of signals are the same as each other, that is, a time difference (skew) does not occur between signals transmitted at high speed between the memory buses 11. A pattern 17 is provided.

【0031】すなわち、メモリモジュール13のメモリ
基板16のエッジ端子部とメモリチップ15の電極とを
それぞれ接続する配線パターン18のうちの例えば配線
パターン18aと配線パターン18bとは配線長が異な
る。しかしながら、メモリソケット14のリードとメモ
リコントローラ7の電極とをそれぞれ接続する配線パタ
ーン17のうちの例えば配線パターン17aと配線パタ
ーン17bとの配線長が配線パターン18a、18bの
配線長に応じて長さ調整されていることにより、メモリ
コントローラ7とメモリチップ15との間の信号の伝送
距離は、実質的に同一の伝送距離となる。なお、これら
配線パターン17、18の個々のパターンの太さは、無
論ほぼ同一の太さで形成されている。
That is, among the wiring patterns 18 connecting the edge terminals of the memory substrate 16 of the memory module 13 and the electrodes of the memory chip 15, for example, the wiring pattern 18a and the wiring pattern 18b have different wiring lengths. However, among the wiring patterns 17 for connecting the leads of the memory socket 14 and the electrodes of the memory controller 7, for example, the wiring length of the wiring patterns 17a and 17b depends on the wiring lengths of the wiring patterns 18a and 18b. Due to the adjustment, the signal transmission distance between the memory controller 7 and the memory chip 15 is substantially the same. The thickness of each of the wiring patterns 17 and 18 is, of course, substantially the same.

【0032】したがって、配線パターンの配線長につい
てさらに述べると、マザーボード4の配線パターン17
の配線長をLength(sys) とし、メモリ基板16の配線パ
ターン18の配線長をLength(exp) とした場合、パター
ン17aのLength(sys) +パターン18aのLength(ex
p)=パターン17bのLength(sys) +パターン18bの
Length(exp)となるように、個々の配線パターン17の
配線長が調整されている。
Therefore, the wiring length of the wiring pattern will be further described.
If the wiring length of the wiring pattern 18 is Length (sys) and the wiring length of the wiring pattern 18 of the memory substrate 16 is Length (exp), Length (sys) of the pattern 17a + Length (ex) of the pattern 18a
p) = Length (sys) of pattern 17b + of pattern 18b
The wiring length of each wiring pattern 17 is adjusted so as to be Length (exp).

【0033】このように、本実施形態のパソコン1は、
メモリソケット14に装着されたメモリ基板16上のメ
モリチップ15と、このメモリチップ15へのアクセス
を制御するメモリコントローラ7を実現するノースブリ
ッジ7a(LSIチップ)との間を伝送される複数の信
号の伝送距離が、それぞれ同一の伝送距離となるように
長さ調整された複数の配線パターン17がマザーボード
4上に設けられている。すなわち、パソコン1は、信号
線の長さの違いによる信号(特に高速で送受される信
号)伝送時の時間差の発生を抑えるための配線長の調整
を、マザーボード4側だけで実質的に行うものである。
As described above, the personal computer 1 of this embodiment is
A plurality of signals transmitted between a memory chip 15 on a memory board 16 mounted on a memory socket 14 and a north bridge 7a (LSI chip) realizing a memory controller 7 for controlling access to the memory chip 15 A plurality of wiring patterns 17 whose lengths are adjusted so that the transmission distances are the same as each other are provided on the motherboard 4. That is, the personal computer 1 substantially adjusts the wiring length only on the motherboard 4 side to suppress the occurrence of a time difference when transmitting a signal (especially a signal transmitted and received at a high speed) due to a difference in signal line length. It is.

【0034】したがって、本実施形態にかかるパソコン
1によれば、メモリ基板16側では信号線の配線長の調
整を行う必要がなく、自由に配線パターン18を引くこ
とができるので、メモリ基板16を設計する上での制
約、つまりメモリ基板16上に実装部品及び配線パター
ン等を配置する際等のレイアウト上の制約が低減され、
設計的自由度を向上させることができる。
Therefore, according to the personal computer 1 of this embodiment, it is not necessary to adjust the wiring length of the signal lines on the memory board 16 side, and the wiring pattern 18 can be freely drawn. Restrictions on designing, that is, restrictions on layout when arranging mounted components and wiring patterns on the memory board 16 are reduced,
The degree of freedom in design can be improved.

【0035】なお、本実施形態では、主記憶装置として
のメインメモリの搭載部分のパターン設計について説明
したが、本発明はこのような構成に限定されるものでは
ない。すなわち、表示パネル3への表示情報を制御する
表示コントローラのビデオメモリ、又はプリンタのバッ
ファメモリ等の搭載部分の基板のパターン設計に加え、
高速で信号が伝送される各種LSIチップの搭載部分の
基板のパターン設計においても本発明を適用できる。
In the present embodiment, the pattern design of the mounting portion of the main memory as the main storage device has been described, but the present invention is not limited to such a configuration. That is, in addition to the pattern design of the board of the mounting part such as the video memory of the display controller for controlling the display information on the display panel 3 or the buffer memory of the printer,
The present invention can also be applied to a pattern design of a substrate on a mounting portion of various LSI chips for transmitting a signal at a high speed.

【0036】また、本実施形態では、マザーボード4側
の配線パターン17の配線長を調整する場合について説
明したが、メモリ基板16側の配線パターン18の配線
長を調整するように基板設計を変更してもよい。
In this embodiment, the case where the wiring length of the wiring pattern 17 on the motherboard 4 is adjusted has been described. However, the board design is changed so that the wiring length of the wiring pattern 18 on the memory substrate 16 is adjusted. You may.

【0037】さらに、本実施形態では、メモリコントロ
ーラ7、メモリチップ15間の配線パターンの配線長を
等しく揃える場合について説明したが、伝送される信号
どうしに時間差が設計的に必要な場合には、メモリコン
トローラ7、メモリチップ15間の配線パターンの長さ
を敢えて異なる長さとなるように配線パターン17の長
さを調整してもよい。
Further, in the present embodiment, the case where the wiring lengths of the wiring patterns between the memory controller 7 and the memory chip 15 are equalized has been described. However, when a time difference is required between transmitted signals in terms of design, The length of the wiring pattern 17 may be adjusted so that the length of the wiring pattern between the memory controller 7 and the memory chip 15 is intentionally different.

【0038】また、本実施形態では、本発明を携帯用の
ノートパソコンに適用した場合について説明したが、主
記憶装置としてのメインメモリが、全て装着型のメモリ
モジュール13によって構成されていることの多いデス
クトップ型のパソコンであっても、勿論本発明を適用で
きる。
In this embodiment, the case where the present invention is applied to a portable notebook personal computer has been described. However, it is assumed that the main memory as the main storage device is entirely constituted by the mountable memory module 13. Of course, the present invention can be applied to many desktop personal computers.

【0039】[0039]

【発明の効果】以上説明したように、請求項1乃至3に
記載した発明は、ソケットに装着された例えばメモリ基
板上のメモリチップ等と、このメモリチップへのアクセ
スを制御する制御回路チップとの間を伝送される複数の
信号の伝送距離が、それぞれほぼ同一の伝送距離となる
ように長さ調整された複数の配線パターンが例えばメイ
ン基板上に設けられている。すなわち、これらの発明
は、信号線の長さの違いによる信号(特に高速で送受さ
れる信号)伝送時の時間差の発生を抑制するための配線
長の調整を、システム基板側だけで実質的に行うもので
ある。
As described above, according to the first to third aspects of the present invention, there is provided a memory chip mounted on a socket, for example, a memory chip on a memory board, and a control circuit chip for controlling access to the memory chip. For example, a plurality of wiring patterns whose lengths are adjusted so that transmission distances of a plurality of signals transmitted between them are substantially equal to each other are provided on, for example, a main board. In other words, these inventions enable the adjustment of the wiring length to suppress the occurrence of a time difference at the time of transmitting a signal (especially a signal transmitted and received at a high speed) due to the difference in the length of the signal line, substantially only on the system board side. Is what you do.

【0040】したがって、これらの発明によれば、メモ
リ基板側では信号線の配線長の調整を行う必要がなく、
自由に配線パターンを引くことができるので、メモリ基
板を設計する上での制約、つまりメモリ基板上に実装部
品及び配線パターン等を配置する際等のレイアウト上の
制約が低減され、設計的自由度を向上させることができ
る。また、請求項4に記載した発明は、信号線の長さの
違いによる信号伝送時の時間差の発生を抑制するための
配線長の調整を、メモリ基板側だけで実質的に行うもの
である。したがって、この発明によれば、メイン基板側
では信号線の配線長の調整を行う必要がなく、自由に配
線パターンを引くことができるので、メイン基板を設計
する上での制約が低減され、設計的自由度を向上させる
ことができる。
Therefore, according to these inventions, it is not necessary to adjust the wiring length of the signal line on the memory substrate side.
Since wiring patterns can be freely drawn, restrictions in designing a memory substrate, that is, restrictions in layout when arranging mounted components and wiring patterns on the memory substrate are reduced, and the degree of freedom in design is reduced. Can be improved. Further, in the invention described in claim 4, the adjustment of the wiring length for suppressing the occurrence of the time difference at the time of signal transmission due to the difference in the length of the signal line is substantially performed only on the memory substrate side. Therefore, according to the present invention, it is not necessary to adjust the wiring length of the signal line on the main board side, and the wiring pattern can be freely drawn, so that the restriction on designing the main board is reduced, The degree of freedom of target can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施形態にかかるパソコンを概略的に
示す斜視図。
FIG. 1 is an exemplary perspective view schematically showing a personal computer according to an embodiment of the present invention;

【図2】図1のパソコンの内部構造を示す断面図。FIG. 2 is an exemplary sectional view showing the internal structure of the personal computer in FIG. 1;

【図3】図1のパソコン内部のマザーボードに搭載され
た主要なハードウェアの接続関係を示すブロック図。
FIG. 3 is an exemplary block diagram showing a connection relationship of main hardware mounted on a motherboard inside the personal computer in FIG. 1;

【図4】図1のパソコンのマザーボード上のメモリコン
トローラと、メモリモジュールとの接続関係を概略的に
示す図。
FIG. 4 is an exemplary diagram schematically showing a connection relationship between a memory controller on a motherboard of the personal computer in FIG. 1 and a memory module;

【図5】従来のパソコンのマザーボード上のメモリコン
トローラと、メモリモジュールとの接続関係を概略的に
示す図。
FIG. 5 is a diagram schematically showing a connection relationship between a memory controller on a motherboard of a conventional personal computer and a memory module.

【符号の説明】[Explanation of symbols]

1……パソコン 4……マザーボード 5……CPU 6……PCIバス 7……メモリコントローラ 7a……ノースブリッジ 11……メモリバス 12……オンボードメモリ 13……メモリモジュール 14……メモリソケット 15……メモリチップ 16……メモリ基板 17、18……配線パターン DESCRIPTION OF SYMBOLS 1 ... Personal computer 4 ... Motherboard 5 ... CPU 6 ... PCI bus 7 ... Memory controller 7a ... North bridge 11 ... Memory bus 12 ... Onboard memory 13 ... Memory module 14 ... Memory socket 15 … Memory chip 16… memory board 17, 18… wiring pattern

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 集積回路チップが実装された第1の基板
が装着されるソケットと、 前記ソケットに装着された前記第1の基板上の前記集積
回路チップへのアクセスを制御する制御回路チップと、 前記ソケットに装着された前記第1の基板上の前記集積
回路チップと前記制御回路チップとの間を伝送される複
数の信号の伝送距離が、それぞれほぼ同一の伝送距離と
なるよう長さ調整され配線された複数の配線パターンと
を備えた第2の基板を有することを特徴とするコンピュ
ータシステム。
A socket on which a first substrate on which an integrated circuit chip is mounted is mounted; and a control circuit chip for controlling access to the integrated circuit chip on the first substrate mounted on the socket. Length adjustment such that transmission distances of a plurality of signals transmitted between the integrated circuit chip and the control circuit chip on the first substrate mounted on the socket are substantially equal to each other. A computer system comprising: a second substrate having a plurality of wiring patterns arranged and wired.
【請求項2】 メモリチップが実装されたメモリ基板が
装着されるソケットと、 前記ソケットに装着された前記メモリ基板上の前記メモ
リチップへのアクセスを制御する制御回路チップと、 前記ソケットに装着された前記メモリ基板上の前記メモ
リチップと前記制御回路チップとの間を伝送される複数
の信号の伝送距離が、それぞれほぼ同一の伝送距離とな
るよう長さ調整され配線された複数の配線パターンとを
備えたシステム基板を有することを特徴とするコンピュ
ータシステム。
2. A socket on which a memory board on which a memory chip is mounted is mounted, a control circuit chip for controlling access to the memory chip on the memory board mounted on the socket, and a control circuit chip mounted on the socket. A plurality of wiring patterns, the transmission distances of a plurality of signals transmitted between the memory chip and the control circuit chip on the memory substrate, the lengths of which are adjusted to be substantially the same transmission distance, and a plurality of wiring patterns. A computer system comprising a system board provided with:
【請求項3】 メモリチップが実装されたメモリ基板が
装着されるソケットと、 前記ソケットに装着された前記メモリ基板上の前記メモ
リチップへのアクセスを制御する制御回路チップと、 前記ソケットに装着された前記メモリ基板上の前記メモ
リチップと前記制御回路チップとの間を伝送される複数
の信号の伝送距離が、それぞれほぼ同一の伝送距離とな
るよう長さ調整され配線された複数の配線パターンとを
具備することを特徴とするシステム基板。
3. A socket on which a memory board on which a memory chip is mounted is mounted, a control circuit chip for controlling access to the memory chip on the memory board mounted on the socket, and a control circuit chip mounted on the socket. A plurality of wiring patterns, the transmission distances of a plurality of signals transmitted between the memory chip and the control circuit chip on the memory substrate, the lengths of which are adjusted to be substantially the same transmission distance, and a plurality of wiring patterns. A system board comprising:
【請求項4】 システム基板上に実装されたソケットに
装着される基板本体と、 前記基板本体に実装され、前記システム基板上に実装さ
れた制御回路チップによりアクセスされるメモリチップ
と、 前記ソケットに装着された前記基板本体上の前記メモリ
チップと前記制御回路チップとの間を伝送される複数の
信号の伝送距離が、それぞれほぼ同一の伝送距離となる
よう長さ調整され配線された複数の配線パターンとを備
えたメモリ基板を有することを特徴とするコンピュータ
システム。
4. A board body mounted on a socket mounted on a system board; a memory chip mounted on the board body and accessed by a control circuit chip mounted on the system board; A plurality of wires whose lengths are adjusted and wired so that transmission distances of a plurality of signals transmitted between the memory chip and the control circuit chip on the mounted substrate main body are substantially equal to each other. A computer system comprising a memory board having a pattern.
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