JP2001014356A - プログラミング言語モデル作成可能な高位合成装置、及びプログラミング言語モデル作成可能な高位合成方法 - Google Patents
プログラミング言語モデル作成可能な高位合成装置、及びプログラミング言語モデル作成可能な高位合成方法Info
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- JP2001014356A JP2001014356A JP11181733A JP18173399A JP2001014356A JP 2001014356 A JP2001014356 A JP 2001014356A JP 11181733 A JP11181733 A JP 11181733A JP 18173399 A JP18173399 A JP 18173399A JP 2001014356 A JP2001014356 A JP 2001014356A
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Abstract
(57)【要約】 （修正有）
【課題】 逐次処理可能なプログラミング言語のモデル
を作成して、検証にかかる時間を大幅に減少させ、シス
テムレベルの検証を容易に実現可能とする。 【解決手段】 論理回路のハードウェアの動作を表現す
るビヘイビア記述１０１の構文を解析して、コントロー
ルデータフローグラフ１０３を作成する構文解析部１０
２と、コントロールデータフローグラフを各ステートに
分割し、ステート毎の動作情報１０７を抽出するステー
ト分割部１０４ｂと、分割されたコントロールデータフ
ローグラフからデータパス情報１０８を抽出するハード
ウェア割り付け部１０５ｂと、動作情報とデータパス情
報とから各ステート下で動作する演算器を各動作条件に
分割する条件分割部１０９と、演算器の順序付けを行う
順序付け部１１０と、全演算器に対して動作記述を作成
し、プログラミング言語による検証モデルを生成する記
述出力部１１１とを具備する。
を作成して、検証にかかる時間を大幅に減少させ、シス
テムレベルの検証を容易に実現可能とする。 【解決手段】 論理回路のハードウェアの動作を表現す
るビヘイビア記述１０１の構文を解析して、コントロー
ルデータフローグラフ１０３を作成する構文解析部１０
２と、コントロールデータフローグラフを各ステートに
分割し、ステート毎の動作情報１０７を抽出するステー
ト分割部１０４ｂと、分割されたコントロールデータフ
ローグラフからデータパス情報１０８を抽出するハード
ウェア割り付け部１０５ｂと、動作情報とデータパス情
報とから各ステート下で動作する演算器を各動作条件に
分割する条件分割部１０９と、演算器の順序付けを行う
順序付け部１１０と、全演算器に対して動作記述を作成
し、プログラミング言語による検証モデルを生成する記
述出力部１１１とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、高位合成される論
理回路と同等な逐次処理可能なプログラミング言語モデ
ルを作成する高位合成装置及び高位合成方法に関する。
理回路と同等な逐次処理可能なプログラミング言語モデ
ルを作成する高位合成装置及び高位合成方法に関する。
【０００２】
【従来の技術】図６に、従来の高位合成装置の機能構成
を示すブロック図を示す。同図に示す様に、従来はビヘ
イビア記述１０１を構文解析部１０２を用いて構文解析
し、Ｃ／ＤＦＧ（コントロールデータフローグラフ）１
０３を得、ステート分割部１０４ａにより各ステート毎
に分割し、ハードウェア割り付け部１０５ａによりハー
ドウェアを割り付けることにより、ハードウェア記述言
語１０６を得ていた。
を示すブロック図を示す。同図に示す様に、従来はビヘ
イビア記述１０１を構文解析部１０２を用いて構文解析
し、Ｃ／ＤＦＧ（コントロールデータフローグラフ）１
０３を得、ステート分割部１０４ａにより各ステート毎
に分割し、ハードウェア割り付け部１０５ａによりハー
ドウェアを割り付けることにより、ハードウェア記述言
語１０６を得ていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
高位合成装置及び高位合成方法によって合成された論理
回路は、ハードウェア記述言語等で記述されているた
め、他の論理回路と統合しサイクルレベルの検証を行な
う際にシミュレーションに時間がかかるという問題点が
あった。
高位合成装置及び高位合成方法によって合成された論理
回路は、ハードウェア記述言語等で記述されているた
め、他の論理回路と統合しサイクルレベルの検証を行な
う際にシミュレーションに時間がかかるという問題点が
あった。
【０００４】また、ハードウェア記述と同等の動作をす
るプログラム言語モデルの作成は、ハードウェア記述が
並列処理であり、プログラミング言語が逐次処理である
ことから非常に困難なことであった。
るプログラム言語モデルの作成は、ハードウェア記述が
並列処理であり、プログラミング言語が逐次処理である
ことから非常に困難なことであった。
【０００５】そこで、本発明は、かかる課題を解決すべ
くなされたものであり、従来論理シミュレータを用いて
行っていた検証部分をコンパイルして実行可能なプログ
ラムに置き換えることにより、検証にかかる時間を大幅
に減少させることが可能であり、かつ本発明により得ら
れるプログラム言語モデルとソフトウェアによって表現
された論理回路外部の動作とを組み合わせることによ
り、システムレベルの検証が容易に実現可能な高位合成
装置及び高位合成方法を提供することを目的とする。
くなされたものであり、従来論理シミュレータを用いて
行っていた検証部分をコンパイルして実行可能なプログ
ラムに置き換えることにより、検証にかかる時間を大幅
に減少させることが可能であり、かつ本発明により得ら
れるプログラム言語モデルとソフトウェアによって表現
された論理回路外部の動作とを組み合わせることによ
り、システムレベルの検証が容易に実現可能な高位合成
装置及び高位合成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の発明は、論理
回路のハードウェアの動作を表現するビヘイビア記述の
構文を解析して、コントロールデータフローグラフを作
成する構文解析部と、前記コントロールデータフローグ
ラフを各ステート毎に分割し、かつ各ステート毎の動作
情報を抽出するステート分割部と、前記コントロールデ
ータフローグラフにハードウェアを割り付け、かつ各ス
テート毎のデータパス情報を抽出するハードウェア割り
付け部と、前記動作情報と前記データパス情報を用いて
各ステート下の各動作条件下で動作する演算器を各動作
条件に振り分ける条件分割部と、前記各動作条件下で動
作する各演算器の順序付けを行う順序付け部と、全演算
器に対して動作記述を作成し、プログラミング言語によ
る検証モデルを生成する記述出力部とを具備することを
特徴とする。
回路のハードウェアの動作を表現するビヘイビア記述の
構文を解析して、コントロールデータフローグラフを作
成する構文解析部と、前記コントロールデータフローグ
ラフを各ステート毎に分割し、かつ各ステート毎の動作
情報を抽出するステート分割部と、前記コントロールデ
ータフローグラフにハードウェアを割り付け、かつ各ス
テート毎のデータパス情報を抽出するハードウェア割り
付け部と、前記動作情報と前記データパス情報を用いて
各ステート下の各動作条件下で動作する演算器を各動作
条件に振り分ける条件分割部と、前記各動作条件下で動
作する各演算器の順序付けを行う順序付け部と、全演算
器に対して動作記述を作成し、プログラミング言語によ
る検証モデルを生成する記述出力部とを具備することを
特徴とする。
【０００７】請求項５の発明は、論理回路のハードウェ
アの動作を表現するビヘイビア記述の構文を解析して、
コントロールデータフローグラフを作成する構文解析ス
テップと、前記コントロールデータフローグラフを各ス
テートに分割し、各ステート毎の動作情報を抽出するス
テート分割ステップと、各ステート毎に分割されたコン
トロールデータフローグラフからデータパス情報を抽出
するステップと、前記動作情報と前記データパス情報と
から各ステート下で動作する演算器を各動作条件に分割
する条件分割ステップと、各動作条件下で動作する演算
器の順序付けを行う順序付けを行う順序付けステップ
と、全演算器に対して動作記述を作成し、プログラミン
グ言語による検証モデルを生成する記述出力ステップと
を含むことを特徴とする。
アの動作を表現するビヘイビア記述の構文を解析して、
コントロールデータフローグラフを作成する構文解析ス
テップと、前記コントロールデータフローグラフを各ス
テートに分割し、各ステート毎の動作情報を抽出するス
テート分割ステップと、各ステート毎に分割されたコン
トロールデータフローグラフからデータパス情報を抽出
するステップと、前記動作情報と前記データパス情報と
から各ステート下で動作する演算器を各動作条件に分割
する条件分割ステップと、各動作条件下で動作する演算
器の順序付けを行う順序付けを行う順序付けステップ
と、全演算器に対して動作記述を作成し、プログラミン
グ言語による検証モデルを生成する記述出力ステップと
を含むことを特徴とする。
【０００８】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１は本実施の形態における高位合
成装置の機能構成を示すブロック図であり、図２は抽出
したデータパス、動作条件、演算器及び演算器に対する
入力からのレベル付けを示す図であり、図３（ａ）は動
作条件の順序を組み立て、各動作条件下で動作する入出
力以外の各演算器を各動作条件に振り分け、入力からの
レベル付けをした状態を示す図であり、図３（ｂ）は入
力からのレベルで演算器をソートした後、ブロック番号
付けをした状態を示す図であり、図４は図３（ｂ）で付
けたブロック番号に基づくブロック構造を示す図であ
り、図５は高位合成される論理回路と同等な逐次処理可
能なプログラム言語モデルを示す図である。
の形態を説明する。図１は本実施の形態における高位合
成装置の機能構成を示すブロック図であり、図２は抽出
したデータパス、動作条件、演算器及び演算器に対する
入力からのレベル付けを示す図であり、図３（ａ）は動
作条件の順序を組み立て、各動作条件下で動作する入出
力以外の各演算器を各動作条件に振り分け、入力からの
レベル付けをした状態を示す図であり、図３（ｂ）は入
力からのレベルで演算器をソートした後、ブロック番号
付けをした状態を示す図であり、図４は図３（ｂ）で付
けたブロック番号に基づくブロック構造を示す図であ
り、図５は高位合成される論理回路と同等な逐次処理可
能なプログラム言語モデルを示す図である。
【０００９】まず、図１を用いて本実施の形態に係る論
理合成装置の構成を説明する。同図に示すように、本実
施の形態に係る論理合成装置は、論理回路のハードウェ
アの動作を表現するビヘイビア記述１０１の構文を解析
して、コントロールデータフローグラフ（Ｃ／ＤＦＧ）
１０３を作成する構文解析部１０２と、Ｃ／ＤＦＧ１０
３を各ステート毎に分割し、かつ各ステート毎の動作情
報１０７を抽出するステート分割部１０４ｂと、Ｃ／Ｄ
ＦＧ１０３にハードウェアを割り付け、かつ各ステート
毎のデータパス情報１０８を抽出するハードウェア割り
付け部１０５ｂと、動作情報１０７とデータパス情報１
０８を用いて各ステート下の各動作条件下で動作する演
算器を各動作条件に振り分ける条件分割部１０９と、各
動作条件下で動作する各演算器の順序付けを行う順序付
け部１１０と、全演算器に対して動作記述を作成し、プ
ログラミング言語による検証モデルを生成する記述出力
部１１１とから構成される。
理合成装置の構成を説明する。同図に示すように、本実
施の形態に係る論理合成装置は、論理回路のハードウェ
アの動作を表現するビヘイビア記述１０１の構文を解析
して、コントロールデータフローグラフ（Ｃ／ＤＦＧ）
１０３を作成する構文解析部１０２と、Ｃ／ＤＦＧ１０
３を各ステート毎に分割し、かつ各ステート毎の動作情
報１０７を抽出するステート分割部１０４ｂと、Ｃ／Ｄ
ＦＧ１０３にハードウェアを割り付け、かつ各ステート
毎のデータパス情報１０８を抽出するハードウェア割り
付け部１０５ｂと、動作情報１０７とデータパス情報１
０８を用いて各ステート下の各動作条件下で動作する演
算器を各動作条件に振り分ける条件分割部１０９と、各
動作条件下で動作する各演算器の順序付けを行う順序付
け部１１０と、全演算器に対して動作記述を作成し、プ
ログラミング言語による検証モデルを生成する記述出力
部１１１とから構成される。
【００１０】以下、本実施の形態における処理の流れの
概要を説明する。まず、従来の高位合成システムにおけ
るステート分割部１０４ｂから得られる動作情報１０７
と、ハードウェア割り付け部１０５ｂから得られるデー
タパス情報１０８とから、条件分割部１０９を用いて、
各ステート下で動作するデータパス部を抜き出す。そし
て、順序付け部１１０を用いて、各ステート中での動作
条件の順序を組み立て、各動作条件下で動作する演算器
をデータパス部から探し出す。ここで、動作条件とは、
「常に」、「分岐条件が真の時」、「分岐条件が偽の
時」等の動作に必要な条件をいう。
概要を説明する。まず、従来の高位合成システムにおけ
るステート分割部１０４ｂから得られる動作情報１０７
と、ハードウェア割り付け部１０５ｂから得られるデー
タパス情報１０８とから、条件分割部１０９を用いて、
各ステート下で動作するデータパス部を抜き出す。そし
て、順序付け部１１０を用いて、各ステート中での動作
条件の順序を組み立て、各動作条件下で動作する演算器
をデータパス部から探し出す。ここで、動作条件とは、
「常に」、「分岐条件が真の時」、「分岐条件が偽の
時」等の動作に必要な条件をいう。
【００１１】次に、順序付け部１１０で各ステート下の
全ての演算器に対して入力からのレベル付けを行なう。
その後、入力以外の演算器を上で作成した各動作条件の
いずれかに振り分ける。最後にＩＦ、ＳＷＩＴＣＨ等の
条件演算器のレベルを階層的に、 最大値（現在のレベル、最大値（各下段条件の最小値（属する演算器のレベル ）））（式１） により得られる値に更新する。更に、各動作条件毎に属
する演算器をレベルに基づいてソートし、記述順序を表
すブロック番号を付加する。
全ての演算器に対して入力からのレベル付けを行なう。
その後、入力以外の演算器を上で作成した各動作条件の
いずれかに振り分ける。最後にＩＦ、ＳＷＩＴＣＨ等の
条件演算器のレベルを階層的に、 最大値（現在のレベル、最大値（各下段条件の最小値（属する演算器のレベル ）））（式１） により得られる値に更新する。更に、各動作条件毎に属
する演算器をレベルに基づいてソートし、記述順序を表
すブロック番号を付加する。
【００１２】最後に、記述出力部１１１により、条件分
割部で作成した条件文の枠組み（ブロック）を基に、各
条件下の全ての演算器に対してソートされた順で各演算
器に対する動作記述を作成し、実行可能なソフトウェア
である、プログラム言語モデル１１２を作成する。
割部で作成した条件文の枠組み（ブロック）を基に、各
条件下の全ての演算器に対してソートされた順で各演算
器に対する動作記述を作成し、実行可能なソフトウェア
である、プログラム言語モデル１１２を作成する。
【００１３】図２は、演算器２００Ａ〜Ｌ、動作条件２
０１〜２０３、各演算器２００Ａ〜Ｌ間のデータパス及
び各演算器２００Ａ〜Ｌに対する入力からのレベル付け
を示す図である。なお、本実施の形態においては、説明
を簡単にするためステートはただ１つしかないものとす
る。
０１〜２０３、各演算器２００Ａ〜Ｌ間のデータパス及
び各演算器２００Ａ〜Ｌに対する入力からのレベル付け
を示す図である。なお、本実施の形態においては、説明
を簡単にするためステートはただ１つしかないものとす
る。
【００１４】まず、前記の如く、図１の条件分割部１０
９で、各ステート下で動作するデータパス部を抜き出
す。本実施の形態ではステートはただ一つしかないの
で、全データパスが該当する。図２に示すように、本実
施の形態においては動作条件は、常に動作する部分ＡＬ
Ｌ２０１、ｉｆが真の部分ＩＦ＿Ｔ２０２、ｉｆが偽の
部分ＩＦ＿Ｆ２０３の３つとする。
９で、各ステート下で動作するデータパス部を抜き出
す。本実施の形態ではステートはただ一つしかないの
で、全データパスが該当する。図２に示すように、本実
施の形態においては動作条件は、常に動作する部分ＡＬ
Ｌ２０１、ｉｆが真の部分ＩＦ＿Ｔ２０２、ｉｆが偽の
部分ＩＦ＿Ｆ２０３の３つとする。
【００１５】次に、それら動作条件の順序を組み立て、
それぞれの条件下で動作する演算器を抜き出し、各演算
器を各動作条件に振り分ける。本実施の形態において
は、動作条件ＡＬＬ２０１下で動作する演算器として演
算器２００Ａ〜Ｆ，Ｈ〜Ｋが抜き出され、動作条件ＩＦ
＿Ｔ２０２下で動作する演算器として演算器２００Ｇが
抜き出され、動作条件ＩＦ＿Ｆ２０３下で動作する演算
器として演算器２００Ｌが抜き出される。これら演算器
のうち入出力の演算器２００Ａ，Ｄ，Ｅ，Ｊ及びＩに関
しては、プログラム言語モデル作成時に文とならないの
で、演算器２００Ａ，Ｄ，Ｅ，Ｊ及びＩは各動作条件に
振り分けない、つまり図３（ａ）に示す演算器情報リス
トに登録しないこととする。一方、動作条件ＡＬＬ２０
１には演算器２００Ｂ，Ｃ，Ｆ，Ｋ及びＨが振り分けら
れ、動作条件ＩＦ＿Ｔ２０２には演算器２００Ｇが振り
分けられ、動作条件ＩＦ＿Ｆ２０３には演算器２００Ｌ
が振り分けられ、図３（ａ）に示す演算器情報リストが
作成される。
それぞれの条件下で動作する演算器を抜き出し、各演算
器を各動作条件に振り分ける。本実施の形態において
は、動作条件ＡＬＬ２０１下で動作する演算器として演
算器２００Ａ〜Ｆ，Ｈ〜Ｋが抜き出され、動作条件ＩＦ
＿Ｔ２０２下で動作する演算器として演算器２００Ｇが
抜き出され、動作条件ＩＦ＿Ｆ２０３下で動作する演算
器として演算器２００Ｌが抜き出される。これら演算器
のうち入出力の演算器２００Ａ，Ｄ，Ｅ，Ｊ及びＩに関
しては、プログラム言語モデル作成時に文とならないの
で、演算器２００Ａ，Ｄ，Ｅ，Ｊ及びＩは各動作条件に
振り分けない、つまり図３（ａ）に示す演算器情報リス
トに登録しないこととする。一方、動作条件ＡＬＬ２０
１には演算器２００Ｂ，Ｃ，Ｆ，Ｋ及びＨが振り分けら
れ、動作条件ＩＦ＿Ｔ２０２には演算器２００Ｇが振り
分けられ、動作条件ＩＦ＿Ｆ２０３には演算器２００Ｌ
が振り分けられ、図３（ａ）に示す演算器情報リストが
作成される。
【００１６】次に、順序付け部１１０により図２の全演
算器２００Ａ〜Ｌに対して入力からのレベル付けを行な
う。レベルは、入力の演算器２００Ａ，Ｄ，Ｅ及びＪの
レベルを１とし、入力以外の各演算器のレベルは、入力
側の演算器のレベルの最大値＋１の値を持つようにつけ
る。例えば、演算器２００Ｃのレベルは、入力側の演算
器２００Ａ及びＢのレベルの最大値が２であるから、２
＋１＝３となる。
算器２００Ａ〜Ｌに対して入力からのレベル付けを行な
う。レベルは、入力の演算器２００Ａ，Ｄ，Ｅ及びＪの
レベルを１とし、入力以外の各演算器のレベルは、入力
側の演算器のレベルの最大値＋１の値を持つようにつけ
る。例えば、演算器２００Ｃのレベルは、入力側の演算
器２００Ａ及びＢのレベルの最大値が２であるから、２
＋１＝３となる。
【００１７】更に、ＩＦ演算器２００Ｃに対して前記式
１の値を計算する。ここで、式１における「現在のレベ
ル」は、「演算器２００Ｃの入力からのレベル」である
「３」となる。また、「各下段条件の最小値（属する演
算器のレベル）」は、ＩＦ＿Ｔに属する演算器が演算器
２００Ｇのみであるため、演算器２００Ｇのレベルであ
る「３」と、ＩＦ＿Ｆに属する演算器が演算器２００Ｌ
のみであるため、演算器２００Ｌのレベルである「３」
となる。これより、前記式１の値は、 最大値（３（Ｃのレベル）、最大値（３（ＩＦ＿Ｔに属
する演算器レベルの最小値）、３（ＩＦ＿Ｆに属する演
算器レベルの最小値）））＝３ となる。この結果、演算器２００Ｃのレベルは「３」と
なる。これらのレベル（入力からのレベル、分岐条件に
属する演算器を考慮して得られたレベル）を、各動作条
件毎に演算器を振り分けて作成した演算器情報リスト
（図３（ａ））に登録する。図３（ａ）の破線で囲まれ
た長方形３００内の数値が、これらレベルである。
１の値を計算する。ここで、式１における「現在のレベ
ル」は、「演算器２００Ｃの入力からのレベル」である
「３」となる。また、「各下段条件の最小値（属する演
算器のレベル）」は、ＩＦ＿Ｔに属する演算器が演算器
２００Ｇのみであるため、演算器２００Ｇのレベルであ
る「３」と、ＩＦ＿Ｆに属する演算器が演算器２００Ｌ
のみであるため、演算器２００Ｌのレベルである「３」
となる。これより、前記式１の値は、 最大値（３（Ｃのレベル）、最大値（３（ＩＦ＿Ｔに属
する演算器レベルの最小値）、３（ＩＦ＿Ｆに属する演
算器レベルの最小値）））＝３ となる。この結果、演算器２００Ｃのレベルは「３」と
なる。これらのレベル（入力からのレベル、分岐条件に
属する演算器を考慮して得られたレベル）を、各動作条
件毎に演算器を振り分けて作成した演算器情報リスト
（図３（ａ））に登録する。図３（ａ）の破線で囲まれ
た長方形３００内の数値が、これらレベルである。
【００１８】更に、図３（ｂ）に示すように、この演算
器情報リスト中の演算器２００Ｂ等を前記レベルでソー
トし、記述順序を表すブロック番号を付加する。図３
（ｂ）の破線で囲まれた長方形３０２内の数値が、ブロ
ック番号である。ブロック番号の振り方は以下のとおり
である。まず、前記レベルによってソートされた順序で
振っていく。このとき、初期値を１とし、ＩＦ演算器等
の条件演算器に達するか、条件が変わるまでは同一ブロ
ック番号を振っていく。そして条件演算器に達するか、
条件が変わる度にブロック番号を１増加させて、新たな
ブロック番号を振るという方法を採用する。
器情報リスト中の演算器２００Ｂ等を前記レベルでソー
トし、記述順序を表すブロック番号を付加する。図３
（ｂ）の破線で囲まれた長方形３０２内の数値が、ブロ
ック番号である。ブロック番号の振り方は以下のとおり
である。まず、前記レベルによってソートされた順序で
振っていく。このとき、初期値を１とし、ＩＦ演算器等
の条件演算器に達するか、条件が変わるまでは同一ブロ
ック番号を振っていく。そして条件演算器に達するか、
条件が変わる度にブロック番号を１増加させて、新たな
ブロック番号を振るという方法を採用する。
【００１９】図４は、本実施の形態における条件文のブ
ロック構造を示す図である。図３（ｂ）で付与したブロ
ック番号に基づいて、図４に示したブロック構造の記述
が作成される。具体的には、ブロック番号が共通する演
算器２００Ｂ、Ｆ及びＫは、同一ブロック（ブロック
１）に置かれる。また、分岐条件ブロック（ブロック
２）内には、条件が真の場合のブロック（ブロック３）
と、条件が偽の場合のブロック（ブロック４）が置かれ
る。
ロック構造を示す図である。図３（ｂ）で付与したブロ
ック番号に基づいて、図４に示したブロック構造の記述
が作成される。具体的には、ブロック番号が共通する演
算器２００Ｂ、Ｆ及びＫは、同一ブロック（ブロック
１）に置かれる。また、分岐条件ブロック（ブロック
２）内には、条件が真の場合のブロック（ブロック３）
と、条件が偽の場合のブロック（ブロック４）が置かれ
る。
【００２０】最後に図１の記述作成部１１１で、各演算
器毎に入出力を調べ演算器毎の記述の作成を行い、それ
を組み合わせてプログラム言語モデル１１２の作成を行
う。まず、演算器２００Ｂは比較演算器であることがわ
かり、入出力を調べてｉ１！＝０という記述になること
がわかり、これをｔ０２とする。次に、演算器２００Ｆ
は、同様にｉ１＋ｉ２となることがわかり、これをｔ１
０とする。同様のことを全ての演算器について行い、順
番に記述を出力すると図５のようにプログラム言語モデ
ル１１２が作成される。
器毎に入出力を調べ演算器毎の記述の作成を行い、それ
を組み合わせてプログラム言語モデル１１２の作成を行
う。まず、演算器２００Ｂは比較演算器であることがわ
かり、入出力を調べてｉ１！＝０という記述になること
がわかり、これをｔ０２とする。次に、演算器２００Ｆ
は、同様にｉ１＋ｉ２となることがわかり、これをｔ１
０とする。同様のことを全ての演算器について行い、順
番に記述を出力すると図５のようにプログラム言語モデ
ル１１２が作成される。
【００２１】作成されたプログラム言語モデル１１２は
コンパイル実行可能であり、これによりシミュレーショ
ン速度を大幅に向上させることが可能となり、シミュレ
ーション実行時間を大幅に短縮することができる。ま
た、ソフトウェアによって表現された論理回路外部の動
作と組み合わせてシステムレベルの検証が容易に実行で
きるようになる。また、プログラム言語モデル１１２
は、高位合成される論理回路とクロックサイクルレベル
で同等の動作を行なうソフトウェアとすることができ
る。
コンパイル実行可能であり、これによりシミュレーショ
ン速度を大幅に向上させることが可能となり、シミュレ
ーション実行時間を大幅に短縮することができる。ま
た、ソフトウェアによって表現された論理回路外部の動
作と組み合わせてシステムレベルの検証が容易に実行で
きるようになる。また、プログラム言語モデル１１２
は、高位合成される論理回路とクロックサイクルレベル
で同等の動作を行なうソフトウェアとすることができ
る。
【００２２】なお、演算器の出力がファンアウトしてい
る場合や、入力がファンインしている場合は中間変数を
用いてこれを表す。また、プログラミング言語として
は、Ｃ言語、Ｃ＋＋言語等を使用することができる。
る場合や、入力がファンインしている場合は中間変数を
用いてこれを表す。また、プログラミング言語として
は、Ｃ言語、Ｃ＋＋言語等を使用することができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
従来論理シミュレータを用いて行なっていた検証部分を
コンパイルして実行可能なプログラムに置き換えること
が可能となるため、検証にかかる時間を大幅に減少させ
ることが可能となる。また、本発明により得られるプロ
グラム言語モデルと、ソフトウェアによって表現された
論理回路外部の動作と組み合わせることで、システムレ
ベルの検証が容易に実現できるようになる。
従来論理シミュレータを用いて行なっていた検証部分を
コンパイルして実行可能なプログラムに置き換えること
が可能となるため、検証にかかる時間を大幅に減少させ
ることが可能となる。また、本発明により得られるプロ
グラム言語モデルと、ソフトウェアによって表現された
論理回路外部の動作と組み合わせることで、システムレ
ベルの検証が容易に実現できるようになる。
【図１】本実施の形態における高位合成装置の機能構成
を示すブロック図である。
を示すブロック図である。
【図２】抽出したデータパス、動作条件、演算器及び演
算器に対する入力からのレベル付けを示す図である。
算器に対する入力からのレベル付けを示す図である。
【図３】（ａ）は動作条件の順序を組み立て、各動作条
件下で動作する入出力以外の各演算器を各動作条件に振
り分け、入力からのレベル付けをした状態を示す図であ
り、（ｂ）は入力からのレベルで演算器をソートした
後、ブロック番号付けをした状態を示す図である。
件下で動作する入出力以外の各演算器を各動作条件に振
り分け、入力からのレベル付けをした状態を示す図であ
り、（ｂ）は入力からのレベルで演算器をソートした
後、ブロック番号付けをした状態を示す図である。
【図４】図３（ｂ）で付けたブロック番号に基づくブロ
ック構造を示す図である。
ック構造を示す図である。
【図５】高位合成される論理回路と同等な逐次処理可能
なプログラム言語モデルを示す図である。
なプログラム言語モデルを示す図である。
【図６】従来の高位合成装置の機能構成を示すブロック
図である。
図である。
１０１ ビヘイビア記述 １０２ 構文解析部 １０３ Ｃ／ＤＦＧ（コントロール／データフローグラ
フ） １０４ａ、ｂ ステート分割部 １０５ａ、ｂ ハードウェア割り付け部 １０７ 動作情報 １０８ データパス情報 １０９ 条件分割部 １１０ 順序付け部 １１１ 記述出力部 １１２ プログラム言語モデル
フ） １０４ａ、ｂ ステート分割部 １０５ａ、ｂ ハードウェア割り付け部 １０７ 動作情報 １０８ データパス情報 １０９ 条件分割部 １１０ 順序付け部 １１１ 記述出力部 １１２ プログラム言語モデル
Claims (5)
- 【請求項１】 論理回路のハードウェアの動作を表現す
るビヘイビア記述の構文を解析して、コントロールデー
タフローグラフを作成する構文解析部と、 前記コントロールデータフローグラフを各ステート毎に
分割し、かつ各ステート毎の動作情報を抽出するステー
ト分割部と、 前記コントロールデータフローグラフにハードウェアを
割り付け、かつ各ステート毎のデータパス情報を抽出す
るハードウェア割り付け部と、 前記動作情報と前記データパス情報を用いて各ステート
下の各動作条件下で動作する演算器を各動作条件に振り
分ける条件分割部と、 前記各動作条件下で動作する各演算器の順序付けを行う
順序付け部と、 全演算器に対して動作記述を作成し、プログラミング言
語による検証モデルを生成する記述出力部とを具備する
ことを特徴とするプログラミング言語モデル作成可能な
高位合成装置。 - 【請求項２】 前記順序付け部が、入力用演算器のレベ
ルを１とし、入力用以外の演算器のレベルを、当該入力
用以外の演算器よりも入力側に位置する他の演算器のレ
ベルの最大値に１を加えたものとし、これらレベルに基
づいて、各動作条件毎に入／出力用以外の演算器をソー
トするものであることを特徴とする請求項１に記載のプ
ログラミング言語モデル作成可能な高位合成装置。 - 【請求項３】 前記順序付け部が、各動作条件に振り分
けられたＩＦ、ＳＷＩＴＣＨ等の各条件演算器のレベル
を階層的に、 最大値（現在のレベル、最大値（各下段条件の最小値
（属する演算器のレベル）））という式に基づいて得ら
れる値とすることを特徴とする請求項１〜２に記載のプ
ログラミング言語モデル作成可能な高位合成装置。 - 【請求項４】 前記順序付け部が、前記演算器を前記レ
ベルに基づいてソートした後、前記記述出力部による動
作記述の順序を表すブロック番号を付与するものであ
り、かつ当該ブロック番号の初期値を１とし、条件演算
器に達するか又は条件が変化する度に１増加させるもの
であることを特徴とする請求項１〜３に記載のプログラ
ミング言語モデル作成可能な高位合成装置。 - 【請求項５】 論理回路のハードウェアの動作を表現す
るビヘイビア記述の構文を解析して、コントロールデー
タフローグラフを作成する構文解析ステップと、 前記コントロールデータフローグラフを各ステートに分
割し、各ステート毎の動作情報を抽出するステート分割
ステップと、 各ステート毎に分割されたコントロールデータフローグ
ラフからデータパス情報を抽出するステップと、 前記動作情報と前記データパス情報とから各ステート下
で動作する演算器を各動作条件に分割する条件分割ステ
ップと、 各動作条件下で動作する演算器の順序付けを行う順序付
けを行う順序付けステップと、 全演算器に対して動作記述を作成し、プログラミング言
語による検証モデルを生成する記述出力ステップとを含
むことを特徴とするプログラミング言語モデル作成可能
な高位合成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181733A JP2001014356A (ja) | 1999-06-28 | 1999-06-28 | プログラミング言語モデル作成可能な高位合成装置、及びプログラミング言語モデル作成可能な高位合成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181733A JP2001014356A (ja) | 1999-06-28 | 1999-06-28 | プログラミング言語モデル作成可能な高位合成装置、及びプログラミング言語モデル作成可能な高位合成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001014356A true JP2001014356A (ja) | 2001-01-19 |
Family
ID=16105945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11181733A Abandoned JP2001014356A (ja) | 1999-06-28 | 1999-06-28 | プログラミング言語モデル作成可能な高位合成装置、及びプログラミング言語モデル作成可能な高位合成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001014356A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266791B2 (en) | 2003-05-23 | 2007-09-04 | Sharp Kabushiki Kaisha | High level synthesis device, method for generating a model for verifying hardware, method for verifying hardware, control program, and readable recording medium |
| US7992112B2 (en) | 2006-11-07 | 2011-08-02 | Sharp Kabushiki Kaisha | Hardware verification programming description generation apparatus, high-level synthesis apparatus, hardware verification programming description generation method, hardware verification program generation method, control program and computer-readable recording medium |
-
1999
- 1999-06-28 JP JP11181733A patent/JP2001014356A/ja not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266791B2 (en) | 2003-05-23 | 2007-09-04 | Sharp Kabushiki Kaisha | High level synthesis device, method for generating a model for verifying hardware, method for verifying hardware, control program, and readable recording medium |
| US7992112B2 (en) | 2006-11-07 | 2011-08-02 | Sharp Kabushiki Kaisha | Hardware verification programming description generation apparatus, high-level synthesis apparatus, hardware verification programming description generation method, hardware verification program generation method, control program and computer-readable recording medium |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060524 |