JP2001005801A - 複素シンボルを実数データに変換する方法 - Google Patents

Abstract

(57)【要約】 【課題】ランダム・アクセス・メモリを使用するパイプ
ライン構造で逆フーリエ変換を実行し、メモリのレイテ
ンシを最適化する。 【解決手段】 各初期シンボルについての補助複素サン
プル（Ａｋ）からなる補助シンボルが作られる前処理フ
ェーズと、各補助シンボルについてのサイズＮの逆フー
リエ変換を含む処理フェーズと、を含むインターリーブ
型の処理、および２Ｎ個の実数出力データ（ｘｐ）の送
信からなる方法である。グラフの様々な段階はパイプラ
イン構造（ＤＦ）内で実施される。初期シンボルを受信
すると、２つの異なるランダム・アクセス・メモリ（Ｍ
ＭＡ、ＭＭＢ）が同時に使用されて、この初期シンボル
に対応する補助シンボルを第１のメモリ（ＭＭＡ）に記
憶して第２のメモリ（ＭＭＢ）の内容に基づいてグラフ
の第１の段階に対応する基本処理を実行する。初期シン
ボルの新しい受信ごとに２つのメモリを切替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｎ個の初期複素サ
ンプルからそれぞれ形成される初期複素シンボルのスト
リームを、インターリーブ型の処理によって２Ｎ個の実
数データの各グループのストリームに変換することに関
連する。

【０００２】

【従来の技術】本発明は、ＯＦＤＭ（直交周波数分割多
重；Orthogonal frequency divisionmultiplex）の符合
化に従って符号化される情報を伝送するシステムに効果
的に制限なく適用される。

【０００３】例えば、そのようなシステムは、非常に高
速なデジタル変調／復調装置の送信部（ＶＳＤＬモデ
ム）をなす。

【０００４】ＯＦＤＭの符号化では、伝送される信号が
Ｎ個の搬送波上で符合化され、この搬送波が伝送される
情報の中身の関数として位相変調および振幅変調され
る。各搬送波はあらかじめ定めた周波数を有し、搬送波
のすべての周波数はあらかじめ定めたサンプリング周波
数の約数である。Ｎ個のデジタル搬送波から形成される
各シンボル（これは、サンプリング周波数でサンプリン
グされたＮ個の複素サンプルである。）は、伝送チャネ
ル（具体的には電話線）上に伝送することができるよう
に２倍のサンプリング周波数でサンプリングされた２Ｎ
個の実数データのグループに変換されなければならな
い。

【０００５】Ｎ個の初期複素サンプルからそれぞれ形成
される初期複素シンボルを２Ｎ個の実数出力データのグ
ループに変換することは、いくつかの手段で成し遂げる
ことができる。

【０００６】第１の解決法は、２倍のサイズ、すなわち
２Ｎサイズの逆フーリエ変換を実行することである。し
かしながら、そのような解決法は特別の処理段階の追
加、および特別のメモリの追加を必要とする。

【０００７】第２の解決法は、１つのサイズ、すなわち
Ｎサイズの逆フーリエ変換を実行して、次にスペクトラ
ムの一部を除去するような複素フィルタリング(complex
filtering)をすることから成る。現在そのような実施
は、結果として比較的複雑なハードウェア形態を導く。

【０００８】第３の解決法は、Ｎサイズの逆フーリエ変
換を再び実行することからなるが、この場合は実数フィ
ルタリング(real filtering)がこれに続く。しかしなが
ら、そのような解決法（前者の解決法より簡単な実施で
ある。）は、信号対雑音比が結果として信号劣化につな
がる大きさになるので、得られる精度の点ではおおよそ
の値となる。この解決法の性能の向上、すなわち信号対
雑音比における低減は、きわめて大きな実数フィルタの
使用を必要とし、これは高価なハードウェアの実施を含
んでいる。

【０００９】もう１つの解決法は、Ｎ個の初期複素サン
プルからそれぞれなる初期複素信号のストリームを、２
Ｎ個の実数出力データの各グループのストリームに変換
することを、インターリーブ型の処理(processing of t
he interleaved type)によって実行することからなる。
インターリーブ型の理論的公式は、本分野の当業者によ
く知られるものである。

【００１０】インターリーブ型の処理の主な特徴をここ
に記す。

【００１１】例えばＯＦＤＭシンボルに対応する実信号
(real signal)ｘ（ｔ）は、数１によって定義される。

【００１２】

【数１】

【００１３】ここで、Ｍ_ｋは、順位(rank)ｋの搬送波の
振幅を示し、ψ_ｋはその位相、ｆ_ｋはその周波数、そし
てＮ−１は搬送波の数を示している。搬送波の周波数が
全て周波数ｆ_１の倍数である時、数１は、複素表示で数
２になる。

【００１４】

【数２】

【００１５】ここでＣ_ｋは、順位ｋの搬送波を表す初期
複素サンプル(initial complex sample)を表す。Ｃ_ｋは
数３によって定義される。

【００１６】

【数３】

【００１７】周波数Ｎｆ_１で信号をサンプリングして、
（搬送波Ｃ_０を加えて）Ｎ個の搬送波にシンボル長を拡
張することによって、入力シンボルのＮ個の複素サンプ
ルに対応するＮ個の偶数順位の実数出力データを示すこ
とができる。これは、数４で与えられる。

【００１８】

【数４】

【００１９】一方、奇数順位の実数データｘ
_２ｐ＋１は、数５で与えられる。

【００２０】

【数５】

【００２１】これら数４および数５において、Ｃ_Ｎ−ｋ
バーは、複素数Ｃ_Ｎ−ｋの複素共役を表し、ＩＦＦＴ_Ｎ
は、「サイズＮの逆フーリエ変換」演算子を表す。Ｉｍは
複素数の虚部を表し、Ｒｅは複素数の実部を表す。

【００２２】したがって、インターリーブ型の処理が、
前処理フェーズを含むことがわかる。前処理フェーズで
は、Ｎ個の初期複素サンプルＣ_ｋからなる受信される各
初期シンボルについて、Ｎ個の補助複素サンプル（auxi
liary complex sample）Ａ_ｋからなる補助複素シンボル
が作られる。各補助複素サンプルＡ_ｋは数６で定義され
る。

【００２３】

【数６】

【００２４】この前処理の後、補助サンプルＡ_ｋからな
る各補助シンボルに、サイズＮの逆フーリエ変換計算を
含む処理フェーズが実行される。この逆フーリエ変換の
結果は、Ｎ個の複素出力係数Ｘ_ｋのセットとなる。これ
が入力順で取り出すために再配置された後では、偶およ
び奇順位の実数データが再配置後に得られた複素出力サ
ンプルの実部と虚部にそれぞれ対応するので、入力シン
ボルに対応する２Ｎ個の実数データを得ることが容易に
可能となる。

【００２５】現在、唯一知られるこのインターリーバ型
の処理の実施方法は、完全にソフトウェアの実施方法で
あり、例えばモデムなどのような産業装置で使用するた
めには、結果として比較的複雑になる。さらにフーリエ
変換のサイズが大きくなればなるほど、および変換処理
が大きくなればなるほど、実施の制約がますます増え
る。

【００２６】さらに、フーリエ変換若しくは逆フーリエ
変換を信号処理用マイクロ・プロセッサに割り当てる又
はプログラムするような実施手段が、非常に多数の文献
に発表されてきた。これらの実施手段のほとんどは、当
業者によく知られるＣｏｏｌｅｙ−Ｔｕｋｅｙ型アルゴ
リズムの変形を使用する。これは、フーリエ変換を計算
するのに必要な算術演算の数を低減することを可能にす
る。このアルゴリズムは、具体的には初期サイズｒ
^ｐ（ここでｒは、当業者によって通常使われる専門用語
の「基数（radix）」を表す。）の高速フーリエ変換の
計算を、ｒ個のサイズｒ^ｐ−１のフーリエ変換、および
付加的な加算と乗算の組合せの演算に低減することを可
能とする。この低減を反復繰り返しすることで、サイズ
ｒのフーリエ変換にいたる。特にｒが２または４に等し
ければ、これは簡単に実行することができる。

【００２７】Ｃｏｏｌｅｙ−Ｔｕｋｅｙ型アルゴリズム
は、当業者にはよく知られる典型的なバタフライ型構造
を示す演算グラフを使用し、これは一般に用語「バタフ
ライ(butterfly)」と言われる。

【００２８】いくつかのハードウェア構造は、バタフラ
イ型の演算構造を実施することが可能である。

【００２９】第１の解決法は、バタフライ型演算を実行
することができるハードウェア演算子（hardware opera
tor）をグラフのバタフライごとに構築することからな
る。しかしながらそのような解決法は、小さなサイズの
フーリエ変換の実行に関して想定されるだけである。

【００３０】第２の解決法は、１つのバタフライ型のハ
ードウェア演算子を構成することからなる。これは、グ
ラフの全段階の全バタフライに相当する演算を連続的に
実行することを意図する。そのような解決法は、一方で
非常に速いハードウェア演算子を必要とし、他方で中間
の計算結果を書き込むために使用されるメモリとは別の
入力メモリを必要とする。このメモリは、前のブロック
がまだ処理を受けている間にデータ・ブロックが演算子
に入るときのアクセス衝突を回避する。

【００３１】中間の解決法は、グラフの段階ごとにバタ
フライ型のハードウェア演算子および記憶素子を構成す
ることからなる。例えばそのような記憶素子は、遅延線
またはシフト・レジスタなどであり、その機能は、適当
な段階のグラフのバタフライを考慮して正しい順序でデ
ータを演算子に入力することである。

【００３２】そのような構造は、当業者が用いる通常の
専門用語によれば「直列(serial)」または「パイプライ
ン化(pipelined)」と言われる。

【００３３】より正確には、「パイプライン構造」と言
われるフーリエ変換演算用の電子装置は、内部データ・
パスによって装置の入力と出力との間で直列に接続され
た複数の逐次処理段を含む。これらの段階は、一方では
初期サイズより小さな基本サイズのフーリエ変換処理
を、段階ごとに連続的に減少されるサイズのデータ・ブ
ロックに実行することができる基本処理手段を含み、他
方では基本記憶手段をそれぞれ含む。

【００３４】フーリエ変換の「初期サイズ」という表現
が、第１の段階によって装置の入力に受信されるブロッ
クのサイズを意味することが、この文章および下記の文
章でわかる。

【００３５】さまざまな段階によって実行されるフーリ
エ変換の基本サイズは、フーリエ変換の基数と等しくす
ることができる。その場合「均一(uniform)」基数フー
リエ変換と言う。「混合（mixed）」基数フーリエ変換
の場合では、それらはある段階と別の段階では異なる。

【００３６】そのようなパイプライン構造の例は、ＢＩ
およびＪｏｎｅｓによる文献「A Pipelined FFT Proces
sor for Word-Sequential Data」(IEEE Transaction on
Acoustic Speech and Signal Processing Vol.37 No.1
2, 1989/12, pages 1982-1985)、並びにＢＩＤＥＴらに
よる文献「A Fast Single-Chip Implementation of 819
2 Complex Point FFT」（IEEE Journal of Solid-State
Circuits, Vol.30 No.3, 1995/3, pages 300-305）に
記載される。

【００３７】これらに記載される既知の記憶手段は、遅
延線（delayed line）を有する。この遅延線は操作が非
常に簡単な素子であり、一般的にコンパクト（記憶され
るビット当たり３個のトランジスタを使用する。）にな
るという利点がある。しかしながら、これらの素子は、
集積回路を規定して設計するために使用されるコンポー
ネントのストック・ライブラリ（stock libraries）の
標準セル(standard cell)として常に利用可能ではな
い。さらに、それらの電気的特性が使用される技術に依
存するために、技術が進歩したときは常に回路の構造を
再検討しなければならない。

【００３８】さらに、Ｎ０に等しいフーリエ変換の初期
サイズでは、理論的最小記憶容量がＮ０に等しいのに対
して、そのような構造は、全記憶容量が２Ｎ０に等しい
遅延線を使用する。

【００３９】本発明の目的の１つは、パイプライン構造
の各段階における記憶手段としてランダム・アクセス・
メモリ、具体的にはシングルアクセス・メモリ（single
-access memory）を使用することである。

【００４０】デュアルアクセス（デュアル・ポート）ま
たはシングルアクセス（シングル・ポート、すなわち装
置の内部クロックの各周期で書き込みアクセスまたは読
み込みアクセスのいずれかが可能である。）であるラン
ダム・アクセス・メモリの使用は、メモリの中間データ
が正しい順番で記憶されて再送信されるような特別のア
ドレス管理を必要とする。そのようなアドレス管理は、
フーリエ変換の基数が２より大きい場合、特に４の場合
ますます複雑になる。このランダム・アクセス・メモリ
の使用は、遅延線またはシフト・レジスタの使用を提供
する現在のやり方にまったく従わない。

【００４１】さらに、ランダム・アクセス・メモリの使
用は、段階ごとに減少する記憶容量を可能とし、その結
果、遅延線を用いるときに必要とされる記憶容量と比較
して装置の全記憶容量を低減することが可能であること
がわかった。

【００４２】さらに、そのようなコンポーネントは、普
通のコンポーネントのライブラリ、具体的にはもっとも
簡単な形（シングルアクセス・メモリ）で容易に利用可
能であり、全体として使用される技術に関係なく非常に
高いクロック周波数と完全に適合性を持つ。

【００４３】シングルアクセス・メモリを使用するパイ
プライン構造において、レイテンシ時間（待ち時間；la
tency time）、すなわち第１のシンボルのサンプルの到
着と第１の複素出力サンプルの送信を分ける持続時間
は、初期複素サンプルの受信（第１の段階のメモリの充
填のためのＮ回を含む。）を制御する基準クロック信号
のおよそ３Ｎ／２周期である。

【００４４】さらに、各初期複素シンボルに基づいて補
助複素シンボルを作ること、およびシングルアクセス・
メモリにそれを記憶することを含む前処理は、基本クロ
ック信号のＮ周期のレイテンシも必要とする。

【００４５】全レイテンシ持続時間（前処理の後にその
記憶メモリから第１の段階のメモリへの補助シンボルの
転送が続き、その後に逆フーリエ変換が続く。）は、結
果として基本クロック信号の５Ｎ／２周期になる。現
在、そのようなレイテンシ持続時間は、例えば５５Ｍｂ
ｉｔｓ／秒で動作するＶＳＤＬモデムを使用するような
高速伝送アプリケーションと結果として相性が悪くなる
ことがある。

【００４６】本発明は、この問題を解決することを目的
とする。

【００４７】

【発明が解決しようとする課題】本発明の課題は、各処
理段階（特に第１の段階）のためにランダム・アクセス
・メモリ（特にシングルアクセス・メモリ）を使用する
パイプライン構造で逆フーリエ変換を実行することであ
り、それと同時にインターリーブ型の処理の前処理フェ
ーズにもかかわらず、逆フーリエ変換演算手段単体の処
理と同じレイテンシの持続時間、すなわちサイズＮの逆
フーリエ変換のために３Ｎ／２周期を得るようにレイテ
ンシを最適化することである。

【００４８】

【課題を解決するための手段】したがって本発明は、Ｎ
個の初期複素サンプルからそれぞれ作られる初期複素シ
ンボルのストリームを、インターリーブ型の処理によっ
て２Ｎ個の実数出力データの各グループのストリームに
変換する手段を提案する。このインターリーブ型の処理
は、受信される各初期複素シンボルについて、Ｎ個の補
助複素サンプルからなる補助シンボルが作られる前処理
フェーズと、各補助シンボルについてのバタフライ型の
演算グラフの数段階に相当するバタフライ型の基本処理
を含むサイズＮの逆フーリエ変換演算を含む処理フェー
ズとを含む。そして受信される初期シンボルに対応する
２Ｎ個の実数データが送信される。

【００４９】本発明の一般的特徴によれば、グラフの様
々な段階は、パイプライン構造内で実行される。初期シ
ンボルを受信すると、２つの異なるランダム・アクセス
・メモリ（具体的にはシングルアクセス・メモリ）がそ
れぞれ同時に使用されて、この初期シンボルに対応する
補助シンボルを第１のメモリに記憶し、第２のメモリの
内容に基づいてグラフの第１段階に対応する基本処理を
実行する。さらに初期シンボルの新しい受信ごとに２つ
のメモリが切り替えられる。

【００５０】詳しく述べれば、現在の初期シンボルを受
信すると、対応して生成される補助シンボルが第１のメ
モリに記憶され、一方でグラフの第１段階に対応する基
本処理が第２のメモリ（前の初期シンボルに対応する生
成された補助シンボルを含む第２のメモリ）の内容に基
づいて実行される。それから次の初期シンボルを受信す
ると、対応して生成される補助シンボルが第２のメモリ
に記憶され、それと同時にグラフの第１段階に対応する
基本処理が第１のメモリの内容に基づいて実行され（現
在の初期シンボルに対応する補助シンボルの基本処
理）、それから次のシンボルの受信について以下同様に
続けられる。

【００５１】シンボルの各受信の間の前処理およびグラ
フの第１段階に対応する基本処理の同時実行は、シンボ
ルの連続的受信の間に前処理およびフーリエ変換の基本
処理のために交互に使用される２つのメモリの使用と組
み合わされて、あるメモリから別のメモリへの補助サン
プルの伝送を不要にすることができる。さらにこれは、
メモリの充填を終えるとすぐにフーリエ変換処理を始め
ることを可能とする。結果として基本クロック周期数の
削減が達せられる。

【００５２】特に簡単な実施方法によると、２つのメモ
リは同一構造のシングルアクセス・ランダム・アクセス
・メモリである。補助複素サンプルが作られ、対応する
メモリに対で記憶される。各対が初期複素サンプルの受
信を制御する基本クロック信号のクロック周期の間に作
られて記憶される。

【００５３】同一構造のメモリは、メモリの切り替えを
容易にする。

【００５４】２つのシングルアクセス・メモリが、これ
らのメモリのスイッチングと組み合わされて使用される
場合、全レイテンシ時間は基本クロック信号の３Ｎ／２
（前処理のためにＮ周期、およびフーリエ変換後の出力
サンプルを得るためにＮ／２）に等しい。

【００５５】１つの実施手段によると、順位ｋの補助サ
ンプルは、対初期サンプルの対に基づいて作られる。対
初期サンプルの対は、初期シンボル内の順位ｋの初期サ
ンプルおよび順位Ｎ−ｋの初期サンプルによって形成さ
れる。本発明の意図するところにおいては、それらの各
順位の合計がＮに等しい場合、２つのサンプルが対（ペ
ア；pair）であると言う。

【００５６】さらに、ｒがグラフの第１段階に関する逆
基本フーリエ変換の基数を表す場合、２つのメモリのそ
れぞれは、サイズがＮ／ｒに等しいｒ個の独立したメモ
リバンクに再分割される。したがって、各初期サンプル
と共に、シンボル内の初期サンプルの順位を表す順位表
示（rank indication）、および対表示(pairing indica
tion)が受信される。対表示は、初期サンプルが第１の
受信であるか、あるいは対に対応する第２の受信である
かを示す。

【００５７】初期サンプルに関する対表示が第１の受信
を示す場合、このサンプルが対応するメモリに記憶され
る。一方で初期サンプルに関する対表示が第２の受信を
示す場合、この第２の受信のサンプルと対になる初期サ
ンプルが、前記の対応するメモリから抽出される。順位
ｋおよび順位Ｎ−ｋの２つの対補助サンプルは、順位ｋ
および順位Ｎ−ｋの２つの対初期サンプルに基づいて作
られる。この２つの対補助サンプルは、同じメモリの異
なる２つのメモリバンクの、順位ｋおよび順位Ｎ−ｋの
２つの初期サンプルに関連するそれぞれの記憶アドレス
に記憶される。グラフの第１段階の基本フーリエ変換処
理は、対応するもう１つのメモリのｒ個のメモリバンク
内の同一アドレスにそれぞれ記憶される補助サンプルの
Ｎ／ｒ個のグループに連続的に実行される。

【００５８】より詳細には、メモリバンクが０からｒ−
１まで表示付けされ、０とＮ／ｒ−１の間のアドレスで
すべてがアドレス付け可能なときに、順位ｋの初期サン
プルに関する対表示が第１の受信の示せば、このサンプ
ルは、Ｅ〔ｒｋ／Ｎ〕の表示のメモリバンクのＮ／ｒを
法とするｋのアドレスに記憶される。ここでＥは整数部
演算子を示す。

【００５９】一方で順位ｋの初期サンプルに関する対表
示が第２の受信の指示であれば、Ｅ〔ｒ（Ｎ−ｋ）／
Ｎ〕の表示のメモリバンクのＮ／ｒを法とする（Ｎ−
ｋ）のアドレスに記憶される対初期サンプルがメモリか
ら抽出される。それから順位ｋの補助サンプルが作ら
れ、Ｅ〔ｒｋ／Ｎ〕の表示のメモリバンクのＮ／ｒを法
とするｋのアドレスに記憶される。

【００６０】順位Ｎ−ｋの補助サンプルも作られて、Ｅ
〔ｒ（Ｎ−ｋ）／Ｎ〕の表示のメモリバンクのＮ／ｒを
法とする（Ｎ−ｋ）のアドレスに記憶される。

【００６１】本発明の課題は、Ｎ個の初期複素サンプル
からなる各初期複素シンボルのストリームを２Ｎ個の実
数出力データの各グループのストリームに変換する装置
である。この装置は、前処理手段を含むインターリーブ
型の処理手段を含み、前処理手段は、受信される各初期
シンボルについて、Ｎ個の補助複素サンプルからなる補
助複素シンボルを作ることができる。さらに、インター
リーブ型の処理手段は、補助シンボルごとに、一般的バ
タフライ型演算グラフの数段階に対応するバタフライ型
の基本処理を含むサイズＮの逆フーリエ変換演算を実行
することができる処理手段を含む。

【００６２】本発明の一般的特徴によれば、処理手段は
パイプライン構造からなり、その装置は異なる２つのラ
ンダム・アクセス・メモリを備える。初期シンボルを受
信すると、前処理手段は、この初期シンボルに対応する
補助シンボルを第１のメモリに記憶することができ、同
時にパイプライン構造を有する処理手段の第１段階の基
本処理手段は、第２のメモリの内容に基づいてグラフの
第１の段階に対応する基本処理を実行することができ
る。さらにその装置は、新しい初期シンボルの受信ごと
に基本処理手段による２つのメモリのアクセスを切り替
えることができる制御手段を備える。

【００６３】本発明の特に簡単な実施によると、２つの
メモリは同一構造のシングルアクセス型ランダム・アク
セス・メモリである。前処理手段は、対応するメモリに
２つ１組の補助複素サンプルを作って記憶することがで
きる。

【００６４】本発明の１つの実施形態によると、前処理
手段は、対初期サンプルの対に基づいて順位ｋの補助サ
ンプルを作ることができる。これは初期シンボル内の順
位ｋの初期サンプルおよび順位Ｎ−ｋの初期サンプルに
よって形成される。ｒがグラフの第１段階に関する逆フ
ーリエ変換の基数を示すならば、２つのメモリのそれぞ
れは、Ｎ／ｒに等しい同一サイズのｒ個の独立したメモ
リバンクに再分割される。メモリバンクは０からｒ−１
までの表示をつけられ、０とＮ／ｒ−１の間のアドレス
ですべてアドレス付け可能である。各受信される初期サ
ンプルは、シンボル内の順位を表す順位表示、および受
信される初期サンプルが対応する対の第１の受信か、ま
たは第２の受信かどうかを示す対表示に関連づけられ
る。

【００６５】順位ｋの初期サンプルに関する対表示が第
１の受信を表す場合、前処理手段は、Ｅ〔ｒｋ／Ｎ〕に
等しい表示のメモリバンクのＮ／ｒを法とするｋのアド
レスに、このサンプルを記憶することができる。

【００６６】順位ｋの初期サンプルに関連する対表示が
第２の受信を表す場合、前処理手段は、Ｅ〔ｒ（Ｎ−
ｋ）／Ｎ〕に等しい表示のメモリバンクのＮ／ｒを法と
するアドレス（Ｎ−ｋ）に記憶された対初期サンプルを
メモリから抽出することができる。

【００６７】前処理手段は、その後、順位ｋの補助サン
プルを作り、Ｅ〔ｒｋ／Ｎ〕に等しい表示のメモリバン
クの、Ｎ／ｒを法とするｋのアドレスに、それを記憶す
ることができ、さらに順位Ｎ−ｋの補助サンプルを作
り、Ｅ〔ｒ（Ｎ−ｋ）／Ｎ〕に等しい表示のメモリバン
クのＮ／ｒを法とする（Ｎ−ｋ）のアドレスに記憶する
ことができる。

【００６８】基本処理手段は、対応するメモリのｒ個の
メモリバンクの同じアドレスにそれぞれ記憶された補助
サンプルのＮ／ｒ個のグループに、バタフライ型の処理
を連続的に実行することができる。

【００６９】本発明の他の利点および特徴は、まったく
制限のない実施形態および実施手段の描写、並びに図か
ら理解できる。

【００７０】

【発明の実施の形態】図１を参照してより詳細に説明す
る。

【００７１】一般に基数４の処理段階では、入力で受信
されるサンプルのブロック（またはシンボル）のサイズ
がＮに等しい場合、このサンプルのブロックは、それぞ
れＮ／４個のサンプルの４セグメントに分解される。第
１セグメントがサンプルＡ_ｉ ^Ｋから、第２セグメントが
サンプルＡ_{Ｎ／４＋ｉ} ^Ｋから、第３セグメントがサンプ
ルＡ_{Ｎ／２＋ｉ} ^Ｋから、第４セグメントがサンプルＡ
_{３Ｎ／４＋ｉ} ^Ｋから形成される。ここでｉは０からＮ／
４−１まで変わり、受信されるサンプルの各ブロックに
その段階で実行されるバタフライ型の処理の番号を示
す。Ｋは、その段階によって受信されるＫ番目のブロッ
クを示す。ｉは４を法としてｋに等しく、ここでｋはブ
ロック（またはシンボル）内のデータ項目の順位を示
す。

【００７２】さらにｓが適当な段階の順位を示す場合、
ＮがＮ０／４^ｓに等しくなることは、本分野における当
業者に知られていることである。ここでＮ０は逆フーリ
エ変換の初期サイズ、すなわち入力段階で受信される各
シンボルのサイズを示す。

【００７３】さらに適当な段階が第１である場合、Ｎは
Ｎ０に等しく、Ｋ番目のブロックは、受信されるＫ番目
のシンボルに相当する。

【００７４】他方で、適当な段階が第１ではない（順位
ｓが０でない）場合、装置に入力される各シンボルは、
各段階内で４^ｓ個のブロックＫ（Ｋは０から４^ｓ−１ま
で変化する。）に再起的に分解される。

【００７５】これらのバタフライ型処理の結果は、４／
Ｎ個の中間サンプルをそれぞれ含む４つの中間セグメン
ト内で並べられた中間サンプルとなる。

【００７６】より正確には、第１の中間セグメントが中
間サンプルＡ_ｉ ^Ｋ★を、第２の中間セグメントが中間サ
ンプルＡ_{Ｎ／４＋ｉ} ^Ｋ★を、第３の中間セグメントが中
間サンプルＡ_{Ｎ／２＋ｉ} ^Ｋ★を、第４の中間セグメント
が中間サンプルＡ_{３Ｎ／４＋ ｉ} ^Ｋ★を含む。

【００７７】これらの中間サンプルは、下に示す数７か
ら数１０の式によって得られる。

【００７８】

【数７】Ａ_ｉ ^Ｋ★＝Ａ_ｉ ^Ｋ＋Ａ_{Ｎ／４＋ｉ} ^Ｋ＋Ａ
_{Ｎ／２＋ｉ} ^Ｋ＋Ａ_{３Ｎ／４＋ｉ} ^Ｋ

【００７９】

【数８】Ａ_{Ｎ／４＋ｉ} ^Ｋ★＝Ａ_ｉ ^Ｋ−Ａ_{Ｎ／４＋ｉ} ^Ｋ＋
Ａ_{Ｎ／２＋ｉ} ^Ｋ−Ａ_{３Ｎ／ ４＋ｉ} ^Ｋ

【００８０】

【数９】Ａ_{Ｎ／２＋ｉ} ^Ｋ★＝Ａ_ｉ ^Ｋ−ｊＡ_{Ｎ／４＋ｉ} ^Ｋ
−Ａ_{Ｎ／２＋ｉ} ^Ｋ＋Ａ_{３Ｎ ／４＋ｉ} ^Ｋ

【００８１】

【数１０】Ａ_{３Ｎ／４＋ｉ} ^Ｋ★＝Ａ_ｉ ^Ｋ＋ｊＡ
_{Ｎ／４＋ｉ} ^Ｋ−Ａ_{Ｎ／２＋ｉ} ^Ｋ−Ａ_{３ Ｎ／４＋ｉ} ^Ｋ

【００８２】これらの式においてｊは複素数を示し、こ
の２乗は−１に等しい。ｉは０からＮ／４−１まで変化
する。

【００８３】次にこれらの中間サンプルは、適当なセグ
メントにしたがって、あらかじめ定めた係数Ｗ^０（すな
わち１）、Ｗ^ｉ、Ｗ^２ｉ、Ｗ^３ｉによって乗算される。
これらの係数は、本分野の当業者には既知の通常の複素
係数であり、Ｗ^ｐｉ＝ｅ^{＋２ ｊπｐｉ／Ｎ}の式で与えら
れる。ここで、ｐは０から３まで変わり、ｉは０からＮ
／４−１まで変わる。

【００８４】これらの係数Ｗを乗算した後に、Ｎ／４個
の出力サンプル、Ｂ_ｉ ^４Ｋ、Ｂ_i ^{４ Ｋ＋１}、Ｂ_ｉ
^４Ｋ＋２、Ｂ_ｉ ^４Ｋ＋３（ｉは０からＮ／４−１まで変
わる。）をそれぞれ含む４つのブロック、ＢＢ^４Ｋ、Ｂ
Ｂ^４Ｋ＋１、ＢＢ^４Ｋ＋２、ＢＢ_ｉ ^４Ｋ＋３が、処理段
階の出力で得られる。

【００８５】それから全ブロックＢＢが次の段階の基本
処理手段によって必然的に処理され、これらのブロック
のそれぞれが、この次の段階の入力シンボルとみなされ
る。

【００８６】図２において、参照ＤＦは、ＥＴ０および
ＥＴ１に関する２つの基数４の処理段階を含むパイプラ
イン構造を表す。これらの２つの処理段階は、図１に示
す演算子にしたがって基本フーリエ変換処理を実行す
る。

【００８７】この図２では、簡便化を図るために入力シ
ンボルのサイズＢＡが１６に等しいと考える。したがっ
て、フーリエ変換のサイズも１６に等しい。

【００８８】入力段ＥＰ０は、１６個のサンプルＡ_０か
らＡ_１５をそれぞれ含むシンボルのストリームＢＡを受
信する。ＥＴ０段の出力は、ＥＴ１段で処理される４つ
のサンプルの連続的なブロックＢＢを送出する。このＥ
Ｔ１段は、入力シンボルＢＡの逆フーリエ変換に相当す
る出力シンボル（Ｘ１５・・・Ｘ８Ｘ０）を送出する。

【００８９】図３は、ＥＴ０段に受信される各ブロック
の１６個のデータ（Ｎ＝１６）の詳細な事例を示す。

【００９０】次に基数４の処理段階は、図１のグラフに
従ってＮ／４個のバタフライ型の処理を、４つのデータ
項目のＮ／４個に分かれたグループに実行する。これら
のグループは、第１のセグメントのサンプルおよび対応
するその他の３つのセグメントのサンプルによってそれ
ぞれ形成される。

【００９１】図３の詳細な例において、ＥＴ０段は、Ａ
０、Ａ４、Ａ８、Ａ１２からなるグループに第１のバタ
フライ型の処理を実行し、Ａ１、Ａ５、Ａ９、Ａ１３か
らなるグループに第２のバタフライ型の処理を実行す
る。以下同様にして、Ａ３、Ａ７、Ａ１１、Ａ１５から
なる第４のグループの第４のバタフライ型の処理まで実
行する。

【００９２】ステップＥＴ１の基本処理手段が、図１の
グラフに従うバタフライ型の処理を各入力ブロックＢＢ
の４つのサンプルに順次実行して中間データＢ^★が得ら
れ、それから逆フーリエ変換の結果であるこの事例にお
ける実際の出力サンプルが得られる。

【００９３】図４における参照ＭＤＭ１およびＭＤＭ２
のそれぞれは、電話線ＬＴを経由して送受信する２つの
モデムを表す。それぞれのモデムは、送信部および受信
部を備える。本明細書においては送信部に関心があり、
これより下記に、より詳細にモデムＭＤＭ１の送信部を
述べる。

【００９４】図５に、より詳細に示すように、このモデ
ムＭＤＭ１の送信部が搬送波割当て手段ＭＡＰを含むこ
とがわかる。搬送波割当て手段ＭＡＰのそれ自体は、既
知の従来技術の構造である。搬送波割当て手段ＭＡＰ
は、非同期ビット列ＴＢＡ(asynchronous bit train)を
受信し、あらかじめ定めた周波数（例えば１１ＭＨｚ）
で搬送波の一定の律動（regular cadence）を送出す
る。このクロック信号が、参照ＳＭＣＫによって次の文
章で参照される基本信号である。「複素初期サンプル」
Ｃ_ｋによって表される各複素搬送波は、サンプリング周
波数の約数であるｆ _ｋと関連づけられる。一般的に搬送
波間の周波数間隔は、ほぼ２、３ｋＨｚ程度である。前
述の数３で規定されるようなＮ個（例えば２０４８）の
初期複素サンプルＣ_ｋは、初期複素シンボルを形成す
る。

【００９５】実際には、様々なシンボルは、より大きい
又はより小さい数のサンプルからなるガード・インター
バル（guard interval）によって相互に間隔をあけられ
る。これは、ガード・インターバルに続くいくつかのシ
ンボルのサンプルのコピーであってよい。搬送波割当て
手段ＭＡＰによって送信されるシンボル・ストリームの
様々なシンボルの送信は、シンボル・クロック信号ＳＣ
Ｋによって制御される。この周波数は、Ｎ＝２０４８で
は５ｋＨｚ程度が一般的である。

【００９６】Ｎ個の初期複素サンプルＣ_ｋからなる各初
期複素シンボルは、その後、変換手段ＥＴＦで２Ｎ個の
実数出力データｘ_ｐのグループに変換される。ここで、
ｐは０から２Ｎ−１まで変化する。その後、出力データ
ｘ_ｐは、電話線ＬＴの伝送の前にインターフェースＩＮ
に伝送される。インターフェースＩＮのそれ自体は従来
技術の構造である。

【００９７】図６に模式的に表すように、初期複素シン
ボルのＮ個の初期複素サンプルＣ_ｋが前処理段階ＥＰＴ
で前処理フェーズを受け、この間に例えば上記の数６で
規定されて補助複素シンボルを形成するＮ個の補助複素
サンプルＡｋが、これらのＮ個の初期複素サンプルに基
づいて作られる。

【００９８】その後、この補助シンボルが図２に示すよ
うな種類のパイプライン構造の処理手段ＤＦで、サイズ
Ｎの逆フーリエ変換を受けてＮ個の複素出力サンプルＸ
_ｋの送信が可能となる。

【００９９】この側面においては、より詳細に図２に示
すように、出力サンプルＸ_ｋがサンプルＡ_ｋの入力の順
番とは異なる順番で置かれていることが理解される。実
際には、それらは本分野の当業者によく知られる専門用
語のいわゆる「ビット反転（bit reverse）」の順番で
置かれている。より正確には、図１のグラフを参照すれ
ば、いわゆる「ビット反転」の順番は、パイプライン構
造システムの各処理段階の出力でサンプルＢ_ｉ ^４Ｋ、Ｂ
_ｉ ^４Ｋ＋２、Ｂ_ｉ ^４Ｋ＋１、およびＢ_ｉ ^{４Ｋ＋ ３}を連続
的に送信することからなる。

【０１００】したがって、実際には、複素出力Ｘ_ｋが再
配置を受けて、それからこれらの出力サンプルＸ_ｋの実
および虚部がそこから抽出される。このようにして、前
記の数４および数５にしたがって偶数順位ｘ_２ｐおよび
奇数順位ｘ_２ｐ＋１の実数データがそれぞれ得られる。

【０１０１】前処理段階ＥＰＴは、前処理手段ＭＰＴお
よびランダム・アクセス・メモリＭＭＡを含む。一方、
手段ＤＦのＥＴ０段は、第１の段階の逆フーリエ変換処
理の実行を可能とする基本処理手段ＭＴＥおよびランダ
ム・アクセス・メモリＭＭＢを含む。

【０１０２】受信されるシンボルのそれぞれに含まれる
サンプルは、基本クロックＳＭＣＫの速度で送信され
る。手段ＭＰＴは、基本信号ＳＭＣＫの周波数の倍数の
動作クロック信号ＭＣＫによって、それらに関して制御
される。より正確には、この周波数は基本信号ＳＭＣＫ
の周波数の２倍である。すなわち４倍の周波数は、基本
信号ＳＭＣＫの各周期の間に、手段ＭＰＴが各サンプル
の実部および虚部を受信するか、または実部のみ若しく
は虚部のみを受信するかに依存する。信号ＭＣＫの周波
数は、メモリＭＭＡおよびＭＭＢの通過帯域にも依存す
る。すなわち、各複素サンプルについて、実部および虚
部を記憶するか、または実部のみ若しくは虚部のみを記
憶するかというそれらの能力に依存する。

【０１０３】簡便を図るため、複素サンプルＣ_ｋの実部
および虚部が信号ＳＭＣＫの各クロック周期の間に受信
され、メモリＭＭＡおよびＭＭＢが完全にこのサンプル
を記憶することができると考える。この場合、動作クロ
ック信号の周波数は、２２ＭＨｚである。そして各メモ
リＭＭＡ、ＭＭＢは、前処理フェーズの間に、信号ＳＭ
ＣＫの各周期中の少なくとも１つの読み込みモードおよ
び１回の書き込みモードで、信号ＭＣＫの速度で、適当
にアドレス可能である。

【０１０４】当然のことながら、もし各複素サンプルに
ついてメモリＭＭＡおよびＭＭＢが実部または虚部しか
記憶しないならば、動作クロック信号ＭＣＫの周波数は
４４ＭＨｚであり、各メモリＭＭＡ、ＭＭＢは、信号Ｓ
ＭＣＫの各周期中に、信号ＭＣＫの速度で、２回の読み
込みモードおよび２回の書き込みモードで適当にアドレ
スされる。

【０１０５】図６に模式的に示し、図７（Ａ）から図７
（Ｃ）により詳細に示されるように、前処理フェーズ、
およびパイプライン構造を有する装置の第１の段階ＥＴ
０の基本逆フーリエ変換処理は、２つの異なるメモリＭ
ＭＡおよびＭＭＢを使用する。それぞれ初期複素シンボ
ルの新しい受信ごとに、メモリＭＭＡおよびＭＭＢが切
り替えられる。

【０１０６】参照とする図７（Ａ）から図７（Ｃ）にお
いて、ＥＴ０段は基数４であると考える。メモリＭＭＡ
およびＭＭＢのそれぞれ（シングルアクセス・ランダム
・アクセス・メモリである。）は、４つのメモリバンク
を構成する。これらのメモリバンクは、メモリＭＭＡの
ためにはＢＣＡ０からＢＣＡ３、メモリＭＭＢのために
はＢＣＢ０からＢＣＢ３である。これらのメモリバンク
のそれぞれは０から３までの表示を付けられ、０からＮ
／４−１の間のアドレスＡｄｄにＮ／４個の複素サンプ
ルを記憶することができる。

【０１０７】搬送波割当て手段ＭＡＰは、クロック信号
ＳＭＣＫの周期ごとに、初期複素サンプルＣ_ｋ（ｋは０
からＮ−１まで変化する）、初期複素シンボル内のこの
初期サンプルの順位ｋを指示する順位表示(rank indica
tion)、および例えば１ビットからなる対表示（pairing
indication）を送信する。この対表示は、送信される
初期複素サンプルがこの初期複素サンプルおよびその対
となる対応物によって形成される第１の対であるか、あ
るいは第２の送信であるかどうかを示す。対となる２つ
のサンプルが順位ｋのサンプルおよびＮ−ｋのサンプル
であることをここに再び記す。本分野の当業者が認識さ
れるようにサンプルＣｋが順番に送信される必要がない
ので、この対表示が重要となる。

【０１０８】例えば初期複素サンプルの受信に関する値
０の対ビットは、この初期複素サンプルが第１の受信で
あること、および対となる対応物がまだ受信されていな
いことを指示する。

【０１０９】一方で、初期複素サンプルに関する対ビッ
トが１の場合、この初期複素サンプルが対となる第２の
受信であること、およびその対となる対応物がすでに受
信されたことを結果として示す。

【０１１０】前処理段階ＥＰＴが順位ｋの初期複素シン
ボルを受信し、しかも前処理手段がメモリＭＭＡを使用
すると考える。

【０１１１】順位ｋの初期サンプルに関する対ビットが
０の場合、このサンプルＣ_ｋは、対応する信号ＳＭＣＫ
の周期の間に、メモリＭＭＡのＥ（４ｋ／Ｎ）に等しい
表示のメモリバンクに記憶される。ここでＥは、Ｎ／４
を法とするＫのアドレスでの整数部演算子（integer pa
rt operator）を示す。

【０１１２】この結果、図７（Ａ）に示すように、サン
プルＣ_１がバンク０のアドレス１に、サンプルＣ_Ｎ／２
がメモリバンクＢＣＡ２のアドレス０に、サンプルＣ
_Ｎ−１がメモリバンクＢＣＡ３のアドレスＮ／４−１に
記憶される。

【０１１３】さらに一般的に言えば、サンプルＣ_ｉ ^Ｋ、
Ｃ_{Ｎ／４＋ｉ} ^Ｋ、Ｃ_{Ｎ／２＋ｉ} ^Ｋ、Ｃ
_{３Ｎ／４＋ｉ} ^Ｋは、メモリバンクＢＣＡ０、ＢＣＡ１、
ＢＣＡ２、ＢＣＡ３のアドレスｉ（ここでｉは０からＮ
−１まで変化する）にそれぞれ記憶される。

【０１１４】実際には、これは受信されるサンプルが０
の対ビットに関する場合に真である。明確にするために
図７（Ａ）で示すものは、順位Ｋのシンボルの初期複素
サンプルＣｋのそれぞれに０の対ビットが割り当てられ
たと考えるときの、これらの初期複素サンプルＣｋのす
べての記憶位置（バンクの表示および記憶アドレス）で
ある。

【０１１５】現実には、これは実際とは異なる。

【０１１６】実際には、初期複素サンプルＣ_ｋが１の対
ビットに関する場合、この初期サンプルはＭＭＡに記憶
されない。Ｅ〔４（Ｎ−ｋ）／Ｎ〕に等しい表示のバン
クのＮ／４を法とする（Ｎ−ｋ）アドレスに記憶される
対初期サンプルは、メモリＭＭＡから抽出される。それ
から順位ｋの複素補助サンプルＡ_ｋが上記の数６にした
がって作られ、Ｅ〔４ｋ／Ｎ〕に等しい表示のバンクの
Ｎ／４を法とするｋのアドレスに記憶される。順位Ｎ−
ｋの補助サンプルＡ_Ｎ−ｋも（ｋがＮ−ｋに置き換えら
れた上記の数６にしたがって）作られる。また、順位Ｎ
−ｋのこの補助サンプルは、Ｅ〔４（Ｎ−ｋ）／Ｎ〕に
等しい表示のメモリバンクのＮ／４を法とする（Ｎ−
ｋ）のアドレスに記憶される。

【０１１７】この対にされるサンプルの抽出、２つの補
助サンプルの生成、その次のメモリＭＭＡの記憶は、信
号ＳＭＣＫのクロック周期の間に、メモリＭＭＡの連続
的な読み込みおよび書き込みアクセスによって実行され
る。

【０１１８】例として図７（Ａ）および図７（Ｂ）の矢
印で示すように、初期複素サンプルＣ_{３Ｎ／４＋１}が１
の対ビットに関連づけられると考える。結果として、そ
の対とされる複素サンプルは、サンプルＣ_{Ｎ／４−１}で
ある。したがって、この対とされるサンプルがアドレス
Ｎ／４−１から抽出され、２つの対初期複素サンプルＣ
_{Ｎ／４−１}およびＣ_{３Ｎ／４＋１}が、順位Ｎ／４−１の
補助複素サンプルＡ_{Ｎ ／４−１}を作るために使用され
る。これは表示０のメモリバンクのアドレスＮ／４−１
に記憶される。順位３Ｎ／４＋１の対補助サンプルＡ
_{３Ｎ／４＋１}も作られ、メモリＭＭＡの表示３のメモリ
バンクＢＣＡ３のアドレス１に記憶される。

【０１１９】この結果、初期複素サンプルの受信を制御
するクロック信号ＳＭＣＫのクロック周期がＮ回に達す
ると、メモリＭＭＡは、順位Ｋの初期シンボルに関する
順位Ｋの補助シンボルを形成する補助複素サンプルＡ_ｋ
^Ｋによって完全に埋められる。

【０１２０】より正確には図７（Ｂ）に示すように、４
つの補助複素サンプルＡ_ｉ ^Ｋ、Ａ_{Ｎ ／４＋１} ^Ｋ、Ａ
_{Ｎ／２＋１} ^Ｋ、およびＡ_{３Ｎ／４＋ｉ} ^Ｋは、アドレスｉ
（ｉは０からＮ／４−１まで変化する。）に記憶され
る。これはメモリＭＭＡの４つのメモリバンクになされ
る。

【０１２１】この順位Ｋの補助複素サンプルの記憶と並
行して、ＥＴ０段の基本処理手段ＭＴＥは、順位Ｋ−１
の補助シンボルを含むメモリＭＭＢの内容に基づいてバ
タフライ型の基本逆フーリエ変換処理を実行する。

【０１２２】次の初期複素シンボル（順位Ｋ＋１のシン
ボル）を受け取るとすぐに、すなわちシンボル・クロッ
ク信号ＳＣＫの次の周期の間に、ＥＴ０段の基本処理手
段ＭＴＥが、順位Ｋ（図７）の補助シンボルを含むメモ
リＭＭＡの内容を使用する。より正確には、上記の数７
から数１０にしたがって、グラフの第１の段階のこの基
本フーリエ変換は、メモリＭＭＡの４つのメモリバンク
の同じアドレスｉに記憶されるＮ／４個の補助サンプル
のグループのそれぞれに連続的に実行される。

【０１２３】この基本処理を実行するための簡単な実現
方法は、サンプルＡ_ｋ ^★（ｋは０からＮ−１まで変わ
る。）および出力サンプルＢを連続的および順々に計算
するように、信号ＳＭＣＫの各周期の間に１度、アドレ
スｉに記憶される４つの補助サンプルを抽出するための
メモリＭＭＡの読み込みアクセスを行うことからなる。

【０１２４】もう１つの可能性は、信号ＳＭＣＫの各周
期の間に、４つのサンプルＡ_ｉ ^★、Ａ_{Ｎ／４＋ｉ} ^★、Ａ
_{Ｎ／２＋ｉ} ^★、Ａ_{３Ｎ／４＋ｉ} ^★を計算するような１回
のメモリＭＭＡの読み込みアクセスをすることからな
る。それからサンプルＡ_ｉ ^★が適当な係数を乗算した後
で次の段階に送信される。一方で次の段階に送信するの
を待つ間に、サンプルＡ_{Ｎ／４＋ｉ} ^★、
Ａ_{Ｎ／２＋ｉ} ^★、Ａ_{３Ｎ／４＋ｉ} ^★は、メモリに再書き
込みされる。この実施手段においては、基本処理手段
は、信号ＭＣＫによってクロック制御される。（ここで
述べられるべきことは、パイプライン構造の連続的段階
において、対応する基本処理手段がこの実施方法に従う
ことが好ましいということである。唯一の差異は、対応
する段階のメモリに、対応するつぎのシンボルのサンプ
ルＡよってサンプルが生成する限り、送信されるサンプ
ルＡ^★が置き換えられるということである。）さらに、
この次の信号ＳＣＫのクロック周期の間に順位Ｋ＋１の
初期シンボルを受信する前処理手段は、メモリＭＭＡで
上記したことに従って順位Ｋ＋１の初期シンボルを作っ
てメモリＭＭＢに記憶する。

【０１２５】また、次のシンボルのクロック周期におい
て、ＥＴ０段の基本処理手段ＭＴＥがメモリＭＭＢの内
容を再使用し、一方で順位Ｋ＋２の初期複素シンボルを
受信する前処理手段が順位Ｋ＋２の補助複素シンボルの
記憶のためにメモリＭＭＡを再使用し、以下同様に続け
られる。

【０１２６】様々な（集積回路の形態または再プログラ
ム可能なロジック回路（ＦＰＧＡ）の形態の）ハードウ
ェア演算子の実施形態に関して、これらが前処理かフー
リエ変換演算子であろうとなかろうと、後者は、本分野
の当業者による簡単な手段、例えば上記の数式および実
施の機能の説明に基づく自動システム合成(automaticsy
nthesis)によって、容易に実施されることができる。こ
の点において、これらの演算子および基本フーリエ変換
処理手段は、特に乗算器、加算機、並びに複素係数ｅ
^{ｊπｋ／Ｎ}（数６）のサインとコサイン値およびＷ^ｐｉ
を含む読み込み専用メモリを含む。

【０１２７】２つのメモリの切り替えを可能とする制御
手段は、マルチプレクサを制御させることにより実施さ
れることができる。このマルチプレクサは、前処理手段
ＭＰＴおよびＭＴＥを２つのメモリに交互に接続させ
る。

【０１２８】メモリバンクの表示およびアドレスの生成
に関して、これらの手段は、本分野の当業者によって乗
算器および減算器に基づく簡単な手段で容易に実施され
ることができる。

【０１２９】結果として、基数４に関して上で述べたこ
とは、２つのメモリバンクをそれぞれ有するメモリＭＭ
ＡおよびＭＭＢを使用して容易に基数２に適用すること
ができる。

【０１３０】

【発明の効果】本発明によって、各処理段階（特に第１
の段階）にランダム・アクセス・メモリ（特にシングル
アクセス・メモリ）を使用するパイプライン構造におい
て、レイテンシを最適化した逆フーリエ変換を実行する
ことができる。

【図面の簡単な説明】

【図１】基数４のバタフライ型フーリエ変換演算子を示
す。

【図２】本発明の２つの処理フェーズを有するパイプラ
イン構造での逆フーリエ変換の実施の模式図である。

【図３】本発明のフェーズで実行されるバタフライ型処
理を示す。

【図４】電話線を介して送受信するモデムの本発明の実
施を模式的に示す。

【図５】モデムの構造をより詳細に模式的に示す。

【図６】図５に示す手段の一部をより詳細に模式的に示
す。

【図７】図７の（Ａ）から（Ｃ）は、２つのメモリの構
造および使用方法を模式的に示す。２つのメモリは、前
処理手段および逆フーリエ変換演算を実行する処理手段
の第１の段階によって、本発明に従い交互に使用され
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョエル・カンボニー フランス38190ラ・コーム・ドゥ・ランシ ー、レ・ゼシャラ （番地無し) (72)発明者 フィリップ・メジャン フランス38000グルノーブル、ルー・ペ・ スマール 40 (72)発明者 ドミニク・バルテル フランス38190ベルニン、シュマン・デ ュ・バロワ 161 (72)発明者 ジョエル・リエナール フランス38240メイラン、アヴェニュ・デ ュ・ヴェルコール 11 (72)発明者 シモーヌ・マッツォーニ フランス38000グルノーブル、プラス・ デ・ティルール ２

Claims (7)

【特許請求の範囲】
1. 【請求項１】Ｎ個の初期複素サンプル（Ｃ_ｋ）からそれ
   ぞれ作られる初期複素シンボルのストリームを、インタ
   ーリーブ型の処理によって２Ｎ個の実数出力データの各
   グループのストリームに変換する方法であって、該イン
   ターリーブ型の処理が、 受信される各初期シンボルについて、Ｎ個の補助複素サ
   ンプル（Ａｋ）からなる補助シンボルが作られる前処理
   フェーズと、 各補助シンボルについてのサイズＮの逆フーリエ変換演
   算からなる処理フェーズであって、一般的バタフライ型
   演算グラフの数段階に対応するバタフライ型の基本処理
   を該逆フーリエ変換演算が含む該処理フェーズと、を含
   み、 受信された初期シンボルに対応する２Ｎ個の実数出力デ
   ータ（ｘｐ）を送信し、 グラフの様々な段階がパイプライン構造（ＤＦ）内で実
   行され、 初期シンボルを受信すると、異なる２つのランダム・ア
   クセス・メモリ（ＭＭＡ、ＭＭＢ）が同時に使用され、
   第１のメモリ（ＭＭＡ）に、この初期シンボルに対応す
   る補助シンボルをそれぞれ記憶し、第２のメモリ（ＭＭ
   Ｂ）の内容に基づいてグラフの第１の段階に対応する基
   本処理を実行し、 新しい初期シンボルの受信ごとに、２つのメモリが切り
   替えられる変換方法。
2. 【請求項２】２つのメモリが同じ構造のシングルアクセ
   ス・ランダム・アクセス・メモリであり、補助複素サン
   プル（Ａｋ）が作られて対応するメモリに対で記憶さ
   れ、初期複素サンプルの受信を制御する基本クロック信
   号の間に各対が作られて記憶される請求項１に記載の方
   法。
3. 【請求項３】初期シンボル内の順位ｋの初期サンプルお
   よび順位Ｎ−ｋの初期サンプルによって作られる対初期
   サンプルの対に基づいて、順位ｋの補助サンプルが作ら
   れ、 ｒがグラフの第１の段階に関する逆基本フーリエ変換の
   基数を表すとき、２つのメモリ（ＭＭＡ、ＭＭＢ）のそ
   れぞれがＮ／ｒに等しい同一サイズのｒ個の独立したメ
   モリバンクに分割され、シンボル内の順位を示す順位表
   示、および受信された初期サンプルが第１の受信か、対
   応する対の第２の受信かどうかを示す対表示が、各初期
   サンプルと共に受信され、 初期サンプルに関する対表示が第１の受信を示す場合、
   このサンプルが対応するメモリ（ＭＭＡ）に記憶され、
   一方で初期サンプルに関する対表示が第２の受信を示す
   場合、該対応するメモリ（ＭＭＡ）から、この第２の受
   信のサンプルと対をなす初期サンプルが抽出され、 順位ｋおよび順位Ｎ−ｋの２つの対補助サンプルが、順
   位ｋおよび順位Ｎ−ｋの２つの対初期サンプルに基づい
   て作られ、同じメモリの２つの異なるメモリバンクのそ
   れぞれの、順位ｋおよび順位Ｎ−ｋの２つの初期サンプ
   ルに関する記憶アドレスに、順位ｋおよび順位Ｎ−ｋの
   補助サンプルが記憶され、 対応するもう１つのメモリのｒ個のメモリバンクの同じ
   アドレスにそれぞれ記憶された補助サンプルのＮ／ｒ個
   のグループに、グラフの第１段階の基本フーリエ変換処
   理が連続的に実行される請求項２に記載の方法。
4. 【請求項４】メモリバンクが０からｒ−１まで表示付け
   され、０とＮ／ｒ−１の間のアドレスで全てをアドレス
   付けすることができ、 順位ｋの初期サンプルに関する対表示が、第１の受信サ
   ンプルを表す場合、このサンプル（Ｃ_ｋ）がＥ〔ｒｋ／
   Ｎ〕に等しい表示のメモリバンクのＮ／ｒを法とするｋ
   のアドレスに記憶され、ここでＥが整数部演算子を示
   し、 順位ｋの初期サンプルに関する対表示が、第２の受信サ
   ンプルを表す場合、Ｅ〔ｒ（Ｎ−ｋ）／Ｎ〕に等しい表
   示のメモリバンクのＮ／ｒを法とする（Ｎ−ｋ）のアド
   レスに記憶された対初期サンプル（Ｃ_Ｎ−ｋ）が、メモ
   リから抽出され、それから順位ｋの補助サンプルが作ら
   れてＥ〔ｒｋ／Ｎ〕に等しい表示のメモリバンクのＮ／
   ｒを法とするｋのアドレスに記憶され、さらに順位（Ｎ
   −ｋ）の補助サンプルが作られてＥ〔ｒ（Ｎ−ｋ）／
   Ｎ〕に等しい表示のメモリバンクのＮ／ｒを法とする
   （Ｎ−ｋ）のアドレスに記憶される請求項３に記載の方
   法。
5. 【請求項５】Ｎ個の初期複素サンプル（Ｃ_ｋ）からそれ
   ぞれ作られる初期複素シンボルのストリームを、２Ｎ個
   の実数出力データの各グループのストリームに変換する
   装置であって、該変換装置がインターリーブ型の変換手
   段（ＥＴＦ）を含み、該インターリーブ型の変換手段
   が、 受信される各初期シンボルについて、Ｎ個の補助複素サ
   ンプル（Ａ_ｋ）から作られる補助シンボルを作ることが
   できる前処理手段と、 サイズＮの逆フーリエ変換演算を各補助シンボルについ
   て実行することができる処理手段であって、該逆フーリ
   エ変換が一般的バタフライ型演算グラフの数段階に対応
   するバタフライ型の基本処理を含む処理手段と、を含
   み、 受信された初期シンボルに対応する２Ｎ個の実数出力デ
   ータを送信し、 前記処理手段（ＤＰ）がパイプライン構造からなり、 前記装置が、２つの異なるメモリ（ＭＭＡ、ＭＭＢ）を
   備え、 初期シンボルを受信すると、前記前処理手段（ＭＰＴ）
   が、この初期シンボルに対応する補助シンボルを第１の
   メモリに記憶することができ、それと同時にパイプライ
   ン構造の処理手段の第１段の基本処理手段（ＭＴＥ）
   が、第２のメモリの内容に基づいてグラフの第１の段階
   に対応する基本処理を実行することができ、 新しい初期シンボルの受信ごとに、前処理手段および基
   本処理手段による２つのメモリへのアクセスを切り替え
   ることができる制御手段を含む変換装置
6. 【請求項６】２つのメモリが同じ構造のシングルアクセ
   ス・ランダム・アクセス・メモリ（ＭＭＡ、ＭＭＢ）で
   あり、前処理手段（ＭＰＴ）が対応するメモリに補助複
   素サンプル（Ａ_ｋ）を対で作って記憶することができる
   請求項５に記載の装置。
7. 【請求項７】初期シンボル内の順位ｋの初期サンプルお
   よび順位Ｎ−ｋの初期サンプルによって作られる対初期
   複素サンプルの対に基づいて、前処理手段（ＭＰＴ）が
   順位ｋの補助サンプルを作ることができ、 ｒがグラフの第１の段階に関する逆基本フーリエ変換の
   基数を表すとき、２つのメモリのそれぞれが、Ｎ／ｒに
   等しい同じサイズのｒ個のメモリバンクに再分割され、 メモリバンクが０からｒ−１まで表示付けされ、０とＮ
   ／ｒ−１の間のアドレスで全てをアドレス付けることが
   でき、 受信される各初期サンプルは、シンボル内の順位を示す
   順位表示、および初期サンプルが第１の受信であるか、
   対応する対の第２の受信であるかどうかを示す対表示に
   関連付けられ、 順位ｋの初期サンプルに関する対表示が第１の受信を表
   す場合、前処理手段がこのサンプル（Ｃ_ｋ）をＥ〔ｒｋ
   ／Ｎ〕に等しい表示のメモリバンクのＮ／ｒを法とする
   ｋのアドレスに記憶され、ここでＥが整数部演算子を示
   し、 順位ｋの初期サンプルに関する対表示が第２の受信を表
   す場合、前処理手段が、Ｅ〔ｒ（Ｎ−ｋ）／Ｎ〕に等し
   い表示のメモリバンクのＮ／ｒを法とする（Ｎ−ｋ）の
   アドレスに記憶される対初期サンプル（Ｃ_Ｎ−ｋ）をメ
   モリから抽出し、それから順位ｋの補助サンプルを作
   り、Ｅ〔ｒｋ／Ｎ〕に等しい表示のメモリバンクのＮ／
   ｒを法とするｋのアドレスにそれを記憶し、さらに順位
   Ｎ−ｋの補助サンプルを作り、Ｅ〔ｒ（Ｎ−ｋ）／Ｎ〕
   に等しい表示のメモリバンクのＮ／ｒを法とする（Ｎ−
   ｋ）のアドレスにそれを記憶することができ、 基本処理手段が、対応するメモリのｒ個のメモリバンク
   の同じアドレスにそれぞれ記憶される補助複素サンプル
   のＮ／ｒ個のグループに、バタフライ型の処理を連続的
   に実行する請求項５または請求項６に記載の方法。