JP2000512409A

JP2000512409A - Apparatus and method for detecting and decompressing instructions from a variable length compressed instruction set

Info

Publication number: JP2000512409A
Application number: JP10501756A
Authority: JP
Inventors: ウォーレル、フランク; ハルトビックエクナー
Original assignee: エルエスアイロジックコーポレーション
Priority date: 1996-06-10
Filing date: 1997-06-10
Publication date: 2000-09-19
Also published as: AU3480897A; GB2329495B; GB2329495A; GB9825726D0; WO1997048041A1

Abstract

(57)【要約】対応する非圧縮命令のサブセットを含む圧縮命令のセットをフェッチするようにマイクロプロセッサーが構成される。圧縮命令のセットは、可変長命令のセットであり、16ビット及び32ビットの命令を含む。32ビット命令は拡張オペコードを用いて符号化され、それは、フェッチされている命令が拡張された（例えば32ビット）命令であることを表す。圧縮命令のセットは、圧縮レジスタフィールドから非圧縮レジスタフィールドへの複数のレジスタ写像のセットをさらに含む。或る選択命令には、２つのオペコード符号、２つの対応するレジスタフィールドの写像のそれぞれについて１つずつ、が割り当てられる。圧縮レジスタフィールドは、非圧縮レジスタフィールドへと直接複写され、一方、非圧縮レジスタフィールドの残りの部分は、少数の論理ゲートを用いて作られる。圧縮命令セット内のサブルーチンコール命令は圧縮モードを含み、該モードは目的ルーチンが圧縮命令で符号化されているか否かを示す。圧縮モードは、プログラムカウンターレジスタに格納される。大域ポインタレジスタをベースレジスタとして有するロード／ストア命令に使用される即値フィールドの伸張は、混合された圧縮／非圧縮命令の実行のために最適化される。即値フィールドは非圧縮即値フィールドへと伸張され、そのために最上位ビットがセットされる。 (57) Abstract: A microprocessor is configured to fetch a set of compressed instructions including a corresponding subset of uncompressed instructions. The set of compression instructions is a set of variable length instructions, including 16-bit and 32-bit instructions. The 32-bit instruction is encoded using an extended opcode, which indicates that the instruction being fetched is an extended (eg, 32-bit) instruction. The set of compressed instructions further includes a set of multiple register mappings from the compressed register field to the uncompressed register field. Some select instructions are assigned two opcodes, one for each of the mappings of the two corresponding register fields. The compressed register field is copied directly into the uncompressed register field, while the rest of the uncompressed register field is made using a small number of logic gates. The subroutine call instructions in the compression instruction set include a compression mode, which indicates whether the target routine is encoded with compression instructions. The compression mode is stored in the program counter register. Decompression of immediate fields used in load / store instructions having the global pointer register as a base register is optimized for execution of mixed compressed / uncompressed instructions. The immediate field is decompressed into an uncompressed immediate field, for which the most significant bit is set.

Description

【発明の詳細な説明】可変長圧縮命令セットから命令を検出し及び伸張する装置ならびに方法発明の分野本発明は、マイクロプロセッサの分野に関し、さらに詳細には、マイクロプロセッサの命令セットの最適化に関する。背景技術マイクロプロセッサの構造（アーキテクチャ）は、一般に複雑命令セット電算処理（ＣＩＳＣ:coｍplex instruction set computing）構造または縮小命令セット電算処理（ＲＩＳＣ:reduced instruction set computing）構造の何れかに分類されよう。ＣＩＳＣ構造は、高水準の比較的複雑な命令からなる命令セットを含む。ＣＩＳＣ構造を実施するマイクロプロセッサは、多くの場合、複雑な命令をハードウェアで比較的容易に実行できる多数の比較的単純な動作へと分解する。１つの命令に対応する分解された幾つかの動作を与えるのに、これまでチップ内蔵の読出し専用記憶装置（ＲＯＭ）に格納されたマイクロコード化されたルーチンが巧く利用されてきた。さらに最近は、複雑な命令を比較的単純な動作へと分離するハードウェアデコーダが、一部のＣＩＳＣマイクロプロセッサ設計者によって採用された。ｘ８６マイクロプロセッサのアーキテクチャは、ＣＩＳＣ構造の一例である。逆に、ＲＩＳＣ構造は、低水準の比較的単純な命令からなる命令セットを含む。一般に、命令セットに含まれる各命令は、ハードウェアで直接実行される。ＣＩＳＣ方式に伴う複雑さは無く、より先進的なインプリメンテーションの設計が可能となる。さらに、命令の実行に用いられるハードウェアが単純なので、高い周波数での設計が比較的容易に可能となる。ＲＩＳＣ構造の例としては、ＭＩＰＳＲＩＳＣアーキテクチャがある。必ずしも決定的な特徴ではないが、ＣＩＳＣ構造と言えば可変長命令セットであり、ＲＩＳＣ構造と言えば固定長命令セットであると多くの場合思われてきた。可変長命令セットでは、異なるビット数を用いて、命令セット中の種々の命令だけでなく、命令に対するアドレス指定モードも符号化する。可変長命令セットにおいては、一般に、各命令の情報をその命令を表す１乃至複数のバイトに可能な限り効率的に詰め込もうとする。これに対して、固定長命令セットでは、各命令に同数のビットを用いる（このビット数は、一般に８の倍数であり、各命令が固定数のバイトに完全に収まるようになっている）。幾つかの固定的な情報フィールド（固定フィールド）からなる少数の命令形式が、定義されるのが一般的である。これにより、各命令の復号処理は、各固定フィールドに対応するビットをそのフィールドを復号するために設計された論理回路に送ることへと簡単化される。固定長命令セットの各命令は、固定数のバイトからなるので、命令の位置の特定も同様に簡単化される。特定の命令に続く多数の命令の位置が、その特定の命令の位置によって暗に（即ち、その特定の命令の位置からの一定のオフセットとして）示される。これに対して、２番目の可変長命令の位置を特定するには、最初の可変長命令の終わりの位置を特定する必要があり、３番目の可変長命令の位置を特定するには、２番目の可変長命令の終わりの位置を特定する必要があると言う具合である。さらに、可変長命令には、固定長命令の固定フィールド構造が無い。この固定フィールドの欠如により、復号処理が一層複雑となる。不幸なことに、固定長命令セットを用いるＲＩＳＣ構造は、可変長命令セットを用いるＣＩＳＣ構造には一般に当てはまらない問題点がある。各命令が固定長であるため、極めて単純な命令の中には、その命令に関する情報を持たないバイトを幾つも占有することによりメモリを事実上浪費するものも幾つかある。例えば、多くの固定長命令セットにおけるある種の命令に対して「任意（don't care ）」フィールドと指定されたフィールドは、メモリを浪費する。対照的に、可変長命令セットでは、命令の情報が最小数のバイトに詰め込まれる。さらに、ＲＩＳＣ構造は、ＣＩＳＣ構造で用いられる複雑な命令を含まないので、ＲＩＳＣ命令で符号化されたプログラムで使用される命令の数は、ＣＩＳＣ命令で符号化された同じプログラムで使用される命令の数より大きくなる。そのプログラムのＣＩＳＣ版において符号化された比較的複雑な命令の各々は、そのプログラムのＲＩＳＣ版の複数の命令によって置き換えられる。したがって、プログラムのＣＩＳＣ版の方が、プログラムのＲＩＳＣ版よりかなり少ないメモリを占有することが多い。これに対応して、プログラムを蓄積する装置、メモリおよびマイクロプロセッサの間の帯域幅は、プログラムのＣＩＳＣ版よりプログラムのＲＩＳＣ版の方が、多く必要とする。発明の概要以上概観した問題点は、本発明によるマイクロプロセッサによって大部分が解決される。本発明のマイクロプロセッサは、対応する非圧縮命令(non-compresse d instruction)セットの部分集合（サブセット）からなる圧縮された命令セット（以下「圧縮命令セット」とする）をフェッチするように構成される。その非圧縮命令セットは、ＲＩＳＣ構造に対して一般に付随する高周波動作や比較的単純な実行資源をマイクロプロセッサが享受できるようなＲＩＳＣ命令セットでよい。メモリから圧縮命令(compressed instruction)を読み込んで、マイクロプロセッサ内部で伸張することにより、与えられた性能水準（例えば、１秒当たり実行される命令数）を達成するために必要なメモリ帯域幅が減少するので好都合である。さらに、圧縮命令が占めるメモリ量は、対応する非圧縮命令が占めるより比較的少ない。ここで述べる説明のための圧縮命令セットは、可変長命令セットである。一実施例によれば、１６ビット命令と３２ビット命令の２つの異なる命令長を含む。３２ビット命令は、拡張オペコードを用いて符号化され、ここで拡張オペコードとは、フェッチ中の命令が拡張命令（３２ビット命令）であることを示すものである。命令は、１６ビットの量としてフェッチしてもよい。前述の拡張オペコードを有する１６ビット命令が読み込まれると、それに続く１６ビットの命令がその拡張オペコードを有する命令に連結されて、３２ビットの拡張命令を形成する。拡張命令は、拡張されていない命令に関して強化した能力を有し、圧縮命令セットの柔軟性および性能をさらに高める。これにより、拡張命令に含まれる能力を用いるルーチンを圧縮命令を用いて符号化することができる。さらに圧縮命令セットには、圧縮されたレジスタフィールドから伸張されたレジスタフィールドへのレジスタ射像（割り当て）の多数の集合も含まれる。圧縮レジスタフィールドで符号化された各値は、マイクロプロセッサ内部の異なるレジスタへと伸張される。一の実施例では、圧縮レジスタフィールドは、それぞれ３ビットからなる。したがって、１つの命令に対し８個のレジスタがアクセス可能である。ある種の選択命令に対して更なるレジスタへのアクセスを提供するには、それらの選択命令に２つのオペコード符号化を割り当てる。それらのオペコード符号化の１つが、レジスタフィールドの第１の射像（割り当て）を示す一方で、第２のオペコード符号化が、レジスタフィールドの第２の射像を示す。圧縮レジスタフィールドには、比較的少数のビットを含めても良いし、８個以上の付加的なレジスタへのアクセスが望まれる選択命令には、そのようなアクセスを与えることもできるので都合がよい。さらに、レジスタの射像は、レジスタフィールドの伸張に用いられる論理回路を最小化するように、選択される。一実施例では、圧縮レジスタフィールドは、伸張レジスタフィールドの一部に直接コピーされ、伸張レジスタフィールドの残りの部分は、少数の論理ゲートを用いて生成する。本発明のマイクロプロセッサは、圧縮命令で符号化されたルーチンと非圧縮命令で符号化されたその他のルーチンとを有するプログラムを実行できるようになっている。圧縮命令セットに含まれるサブルーチンのコール命令は、目的のルーチンが圧縮命令で符号化されているかどうかを示す圧縮モードを含む。サブルーチンコールによって指定される圧縮モードは、マイクロプロセッサにより、そのルーチンについての圧縮モードとして捕捉される。一の実施例においては、圧縮モードは、フェッチアドレスビットの１つとして格納される（マイクロプロセッサ内部のプログラムカウンタレジスタに格納される）。この場合の圧縮モードは、フェッチアドレスの一部であり、且つサブルーチンコール命令が、そのサブルーチンに対する戻りアドレスを格納することを含むので、呼び出し中のルーチンの圧縮モードは、サブルーチンコール命令の実行時に自動的に記憶される。これにより、サブルーチンのリターン命令が実行されると、呼び出し中のルーチンの圧縮モードが自動的に復元される。本マイクロプロセッサの実施例のもう１つの特徴は、広域（大域）ポインタレジスタをベースレジスタとして有するロード／ストア命令に用いられる即値フィールドの伸張である。即値フィールドは、伸張即値フィールドへと伸張され、その最上位ビットがセットされる。これにより、広域変数のアドレス空間の低い方の境界にある部分範囲（サブレンジ）が、圧縮命令の広域変数に対して割り当てられる。圧縮されていない命令は、広域変数のアドレス空間の残りの部分に広域変数を格納する。前述の部分範囲どうしは離れているので、特定のプログラムの圧縮ルーチンと非圧縮ルーチンとの間の広域変数の割り当ては、比較的簡単になり都合がよい。本発明は、広く、命令伸張器を備えて、可変長圧縮命令セットからの命令を実行する装置を企図する。命令伸張器は、可変長圧縮命令セットの要素である命令を受信するように結合され、命令のオペコードフィールドを調べるように構成される。命令伸張器は、その命令のオペコードフィールドが拡張オペコードとして符号化されている場合には、その命令を第１の固定長を有する拡張命令であると判断するように構成される。さらに、命令伸張器は、その命令のオペコードフィールドが拡張オペコードとは異なる第２のオペコードとして符号化されている場合には、その命令を非拡張命令であると判断するように構成される。本発明は、さらに圧縮命令を伸張された命令（以下「伸張命令」とする）に拡張する方法を考察する。圧縮命令のオペコードフィールドが拡張オペコードならば、その圧縮命令は、第１の固定長を有する拡張命令であると判断される。その圧縮命令のオペコードフィールドが拡張オペコードとは異なる第２のオペコードである場合、その圧縮命令は、第２の固定長を有する非拡張命令である。圧縮命令は、伸張命令へと伸張される。圧縮命令が拡張命令である場合、その圧縮命令に含まれるバイト数は、第１の固定長によって決定される。また、圧縮命令が非拡張命令ならば、そのバイト数は、第２の固定長によって決まる。さらに、本発明は、第１の判断手段、第２の判断手段および伸張手段を備えて圧縮命令を伸張命令へと拡張する装置を企図する。第１の判断手段は、圧縮命令のオペコードフィールドが拡張オペコードならば、その圧縮命令は、第１の固定長を有する拡張命令であると判断する。第２の判断手段は、圧縮命令のオペコードフィールドが拡張オペコードとは異なる第２のオペコードである場合、その圧縮命令は、第２の固定長を有する非拡張命令であると判断する。伸張手段は、圧縮命令を伸張命令へと伸張する。圧縮命令が拡張命令である場合、その圧縮命令に含まれるバイト数は、第１の固定長によって決定される。また、圧縮命令が非拡張命令ならば、そのバイト数は、第２の固定長によって決まる。さらに、本発明は、第１のルーチンおよび第２のルーチンを含むプログラムをマイクロプロセッサにおいて実行する方法を企図する。前記の第１のルーチンの内部でサブルーチンコール命令が実行される場合、このサブルーチンコール命令は、前記の第２のルーチンがサブルーチンコール命令の目的アドレスを介して実行されるべきであることを示す。サブルーチンコール命令におけるある表示を検査する。その表示が第１の状態であれば、第２のルーチンは、圧縮命令を用いて符号化されていると判断する。そして、その表示が第１の状態とは異なる第２の状態であれば、第２のルーチンは、非圧縮命令を用いて符号化されていると判断する。さらに、本発明は、マイクロプロセッサにおいて実行手段および検査手段を備え、且つ第１のルーチンおよび第２のルーチンを含むプログラムを実行する装置を企図する。実行手段は、第１のルーチンの内部でサブルーチンコール命令を実行する。このサブルーチンコール命令は、前記の第２のルーチンがサブルーチンコール命令の目的アドレスを介して実行されるべきであることを示す。検査手段は、サブルーチンコール命令におけるある表示を検査する。検査手段は、その表示が第１の状態にあれば、第２のルーチンが、圧縮命令を用いて符号化されていると判断する。そして、その表示が第２の状態にあれば、検査手段は、第２のルーチンが、非圧縮命令を用いて符号化されていると判断する。本発明は、さらに、マイクロプロセッサにおいて記憶装置およびモード検出器を備えて圧縮命令および非圧縮命令をフェッチする装置を企図する。記憶装置は、圧縮可能指示子(compression enable indicator)を記憶する。モード検出器は、記憶装置に結合されて、目的のルーチンを指定するサブルーチンコール命令のフェッチ時に、目的ルーチンの圧縮モードを検出するように構成される。モード検出器は、検出した圧縮モードをプロセッサのコアに知らせるように構成される。プロセッサコアは、圧縮モードが圧縮を示す場合、圧縮命令をフェッチするように構成される。さらに、プロセッサコアは、圧縮モードが非圧縮を示す場合、非圧縮命令をフェッチするように構成される。本発明は、さらに、命令伸張器およびプロセッサコアを備えたマイクロプロセッサを企図する。命令伸張器は、可変長圧縮命令セットの要素である圧縮命令をフェッチするように結合される。命令伸張器は、受け取った各圧縮命令を対応する伸張命令へと伸張するように構成される。プロセッサコアは、伸張命令を受信するように結合され、その伸張命令を実行するように構成される。さらに、本発明は、命令コードを実行する方法を企図する。圧縮命令がフェッチされる。この圧縮命令は、可変長圧縮命令セットの要素である。圧縮命令は、命令伸張器において伸張されることにより、対応する伸張命令を形成する。この伸張命令が、プロセッサコアで実行される。本発明は、さらに、フェッチ手段、伸張手段および実行手段を備えて命令コードを実行する装置を企図する。フェッチ手段は、可変長圧縮命令セットの要素である圧縮命令をフェッチする。伸張手段は、圧縮命令を伸張することにより、対応する伸張命令を形成する。実行手段は、その伸張命令を実行する。さらに、本発明は、圧縮命令を伸張するように構成された命令伸張器を企図する。圧縮命令のうちの第１の命令は、対応する非圧縮命令セットに対して定義された第１のレジスタ部分集合にアクセスするように、符号化することができる。さらに、圧縮命令のうちの第２の命令は、前記の第１のレジスタ部分集合にアクセスするように符号化できるうえ、第２のレジスタ部分集合にアクセスするように符号化することもできる。本発明は、さらに、圧縮命令を伸張する方法を企図する。第１のレジスタフィールドを有する圧縮命令が第１のオペコードを用いて符号化されている場合には、その圧縮命令は、圧縮されたレジスタ指示子から伸張されたレジスタ指示子への第１のレジスタ射像を用いて伸張される。第１のレジスタフィールドを有する圧縮命令が第２のオペコードを用いて符号化されている場合には、その圧縮命令は、圧縮されたレジスタ指示子から伸張されたレジスタ指示子への第２のレジスタ射像を用いて伸張される。本発明は、さらに、伸張手段を備えて圧縮命令を伸張する装置を企図する。伸張手段は、次のように構成される。即ち、第１のレジスタフィールドを有する圧縮命令が第１のオペコードを用いて符号化されている場合には、圧縮レジスタ指示子から伸張レジスタ指示子への第１のレジスタ射像を用いて、その圧縮命令を伸張する。また、伸張手段は、第１のレジスタフィールドを有する圧縮命令が第２のオペコードを用いて符号化されている場合には、圧縮レジスタ指示子から伸張レジスタ指示子への第２のレジスタ射像を用いて、その圧縮命令を伸張する。本発明は、さらに、圧縮命令の圧縮レジスタフィールドを伸張命令の伸張レジスタフィールドへと伸張するように構成された命令伸張器を企図する。圧縮レジスタフィールドの伸張は、圧縮レジスタフィールドへと符号化された第１の値と圧縮命令のオペコードフィールドへと符号化された第２の値とに依存する。本発明は、さらに、圧縮命令の圧縮レジスタフィールドを伸張命令の伸張レジスタフィールドへと伸張する方法を企図する。圧縮レジスタフィールドの少なくとも一部は、伸張レジスタフィールドの一部に直接コピーされる。伸張レジスタフィールドの残りの部分は、圧縮レジスタフィールドに論理的に作用することにより生成される。さらに、本発明は、第１の手段および第２の手段を備えて、圧縮命令の圧縮レジスタフィールドを伸張命令の伸張レジスタフィールドへと伸張する装置を企図する。第１の手段は、圧縮レジスタフィールドの少なくとも一部を伸張レジスタフィールドの一部に直接コピーする。第１の手段は、圧縮レジスタフィールドを受信するように結合される。同様に、第２の手段も、圧縮レジスタフィールドを受信するように結合されて、圧縮レジスタフィールドに作用して伸張レジスタフィールドの残りの部分を生成する。さらに、本発明は、圧縮命令の圧縮レジスタフィールドを伸張命令の伸張レジスタフィールドへと伸張するように構成された命令伸張器を企図する。この命令伸張器は、圧縮レジスタフィールドの少なくとも一部を伸張レジスタフィールドの第１の部分にコピーすることにより、伸張レジスタフィールドの第１の部分を形成する。さらに、命令伸張器は、圧縮レジスタフィールドに作用して伸張レジスタフィールドの残りの部分を生成するように構成された論理ブロックを含む。図面の簡単な説明本発明のその他の目的および利点は、以下の詳細な説明を読み、且つ添付の図面を参照することにより明らかとなるであろう。図１は、マイクロプロセッサの一実施例のブロック図である。図２は、マイクロプロセッサの第２の実施例のブロック図である。図３Ａは、図１および２に示したマイクロプロセッサの一実施例において許容される第１の命令形式である。図３Ｂは、図１および２に示したマイクロプロセッサの一実施例において許される第２の命令形式である。図３Ｃは、図１および２に示したマイクロプロセッサの一実施例において許される第３の命令形式である。図３Ｄは、図１および２に示したマイクロプロセッサの一実施例において許容される第４の命令形式である。図４Ａは、図１および２に示したマイクロプロセッサの一実施例において許容される第５の命令形式である。図４Ｂは、図１および２に示したマイクロプロセッサの一実施例において許容される第６の命令形式である。図４Ｃは、図１および２に示したマイクロプロセッサの一実施例において許容される第７の命令形式である。図４Ｄは、図１および２に示したマイクロプロセッサの一実施例において許容される第８の命令形式である。図５Ａ、５Ｂ、５Ｃ、５Ｄおよび５Ｅは、図３Ａ、３Ｂ、３Ｃおよび３Ｄに示した命令形式を用いる命令例の表である。図６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅおよび６Ｆは、図４Ａ、４Ｂ、４Ｃおよび４Ｄに示した命令形式を用いる命令例の表である。図７は、図１および２に示したマイクロプロセッサの一実施例による任意のレジスタおよび広域ポインタレジスタからのオフセットを示す図である。図８は、即値フィールドを圧縮命令から伸張命令へと展開するハードウェア例のブロック図である。図９は、図１および２に示したマイクロプロセッサの一実施例により伸張したオフセットを示す図である。図１０は、図１および２に示したマイクロプロセッサの一実施例による即値フィールド用の伸張器の動作を示すフローチャートである。図１１は、図１および２に示したマイクロプロセッサの一実施例に従いフェッチアドレスを生成するハードウェア例のブロック図である。図１２は、図１および２に示したマイクロプロセッサの一実施例において用いられるレジスタ伸張論理回路を示すブロック図である。図１３は、その実施例を図１および２に示したマイクロプロセッサを含むコンピュータシステムの例のブロック図である。発明の詳細な説明図１に、マイクロプロセッサ１０Ａの第１の実施例のブロック図を示す。マイクロプロセッサ１０Ａは、命令伸張器１２Ａ、命令キャッシュ１４Ａおよびプロセッサコア１６を含む。命令伸張器１２Ａは、さらに命令キャッシュ１４Ａに結合される。命令キャッシュ１４Ａは、プロセッサコア１６に接合される。一般に、マイクロプロセッサ１０Ａは、主メモリサブシステム（以下「主メモリ」とする）から圧縮命令（圧縮された命令）を読み込むように構成される。読み込まれた圧縮命令は、命令伸張器１２Ａを通されるが、この時、圧縮命令は、伸張命令(decompressed instruction)へと伸張されて命令キャッシュ１４Ａに格納される。圧縮命令の多くは、対応する伸張命令ほどはメモリ格納場所を占有しないので、プログラムを格納するのに必要なメモリ量が少なくて済み好都合である。さらに、命令がマイクロプロセッサ１０Ａ内部で伸張されるので、圧縮命令を主メモリからマイクロプロセッサ１０Ａへと転送するのに必要な帯域幅が減少する。マイクロプロセッサ１０Ａは、比較的小さい主メモリを有するコンピュータシステムで用いることができる。格納される命令が圧縮されるので、主メモリに比較的大きなプログラムを格納することができる。一の実施例においては、マイクロプロセッサ１０Ａは、圧縮命令および非圧縮命令の両方をルーチン毎に実行できるように構成される。換言すれば、ルーチンは、圧縮命令または非圧縮命令の何れを用いて符号化しても良い。圧縮命令セットで効率的に符号化できないルーチンは、非圧縮命令を用いて符号化し、圧縮命令セットで効率的に符号化できるルーチンは、そのようにすればよいので、都合がよい。マイクロプロセッサ１０Ａは、圧縮命令と非圧縮命令との混合を許すようにするために、広域ポインタレジスタをベースレジスタとして用いるロード／ストア命令のための即値フィールドの伸張も許すようにしても良い。この伸張については、詳細に後述する。さらに、命令伸張器１２Ａは、圧縮モードを検出する。圧縮モードは、そのルーチンの符号化に用いられた命令セットが圧縮されているか、または圧縮されていないかを識別するものである。命令の圧縮は、マイクロプロセッサ１０Ａにおいて利用可能な命令の符号化に対してある制限を加えることによって行われる。命令の符号化を制限することにより、命令フィールドの大きさを縮小する（即ち、命令フィールド内のビット数を削減する）ことができる。例えば、利用できるレジスタの数を減らして、圧縮命令セットを形成することができる。利用できるレジスタが少ないので、命令の出所オペランドおよび宛先オペランドとして用いるレジスタを符号化するのに比較的小さいフィールドを用いることができる。命令伸張器１２Ａは、符号化されたレジスタフィールドを伸張レジスタフィールドへと伸張する。伸張レジスタフィールドは、伸張命令に含まれる。圧縮命令は、縮小命令フィールドを用いることにより、プロセッサコア１６で用いられるマイクロプロセッサ構造により定義される本来の命令符号方式より少ないメモリ（即ち、比較的少ないビット）しか占有しない。命令伸張器１２Ａは、圧縮命令を受信し、その命令を本来の命令符号方式へと伸張するように構成される。ある圧縮命令における各命令フィールドは、圧縮フィールドから対応する伸張命令内部の対応する伸張フィールドへと伸張される。伸張された命令は、プロセッサコア１６において許容される本来の命令形式で符号化されている。プロセッサコア１６は、命令キャッシュ１４Ａから命令を読み込み、復号し、そして実行するための回路を含む。プロセッサコア１６で利用できる命令は、ここで用いるマイクロプロセッサのアーキテクチャによって決定される。一の実施例では、プロセッサコア１６は、ＭＩＰＳＲＩＳＣアーキテクチャを採用する。しかしながら、プロセッサコア１６は、いかなるマイクロプロセッサ構造を用いても良い。命令伸張器１２Ａは、命令を本来の命令形式に伸張するので、プロセッサコア１６は、以前に設計された処理コアから構成しても良い。換言すれば、処理コアは、マイクロプロセッサ１０Ａに含めるために、実質的な変更を必要とするわけではない。ＭＩＰＳＲＩＳＣアーキテクチャは、３２ビットの固定長命令からなる命令セットを規定する。マイクロプロセッサ１０Ａに対して、可変長命令からなる圧縮命令セットを定義する。それらの圧縮命令の多くは、１６ビット命令である。その他の圧縮命令は、後述する拡張命令に関連する３２ビット命令である。１６ビットおよび３２ビットの命令形式を幾つか定義する。なお、この実施例では１６ビットおよび３２ビットの圧縮命令を用いるが、別の実施例では異なる命令長を用いても良い。圧縮命令により符号化されるのは、非圧縮命令の一部である。圧縮命令セットにおいて許容される命令符号化は、極普通に符号化される命令のみならず、極普通に用いられるレジスタの多くを含み、プログラム中の多くのプログラムやルーチンが圧縮命令を用いて符号化できるようになっている。一の実施例においては、マイクロプロセッサ１０Ａは、圧縮モードを用いる。圧縮モードが活性ならば、圧縮命令が読み込まれて実行中である。命令伸張器１２Ａは、命令が主メモリから命令キャッシュ１４Ａに転送されるときに、それらの命令を伸張する。一方、圧縮モードが不活性の場合もある。この場合は、非圧縮命令が読み込まれて実行されている。圧縮モードが不活性のときは、命令伸張器１２Ａは、迂回される。実施例によっては、圧縮モードをフェッチアドレスの１ビット（例えば、ビット０）によって示す。現在のフェッチアドレスは、例えば、プロセッサコア１６内部のＰＣレジスタ１８に格納する。ＰＣレジスタ１８のビット０により、マイクロプロセッサ１０Ａの圧縮モード（ＣＭ）を示す。命令キャッシュ１４Ａは、伸張命令および非圧縮命令を格納するように構成された高速キャッシュメモリである。命令キャッシュ１４Ａは如何なるキャッシュ構造を用いても良いが、図１に示した実施例に対しては、セットアソシアティブ（set associative）構成か、またはダイレクトマッピング（direct mapping）構成が適当であろう。次に、図２は、マイクロプロセッサ１０Ｂの第２の実施例を示す。マイクロプロセッサ１０Ｂは、主メモリから命令バイトを受け取るように結合された命令キャッシュ１４Ｂ、命令伸張器１２Ｂおよびプロセッサコア１６を含む。命令キャッシュ１４Ｂは、命令伸張器１２Ｂに結合され、これが、さらにプロセッサコア１６に接合されている。マイクロプロセッサ１０Ｂは、命令キャッシュ１４Ｂとプロセッサコア１６との間に命令伸張器１２Ｂを有する構成となっている。命令キャッシュ１４Ｂは、主メモリから転送される圧縮命令を格納する。このように、命令キャッシュ１４Ｂは、マイクロプロセッサ１０Ａにおいて命令キャッシュ１４Ａとして用いられている類似容量の命令キャッシュより大きい数の命令を格納することができる。命令伸張器１２Ｂは、プロセッサコア１６からの命令フェッチ要求に対応するフェッチアドレスを受信して、そのフェッチ要求に応じて命令キャッシュ１４Ｂにアクセスする。対応する圧縮命令は、命令伸張器１２Ｂにより、伸張命令へと伸張される。伸張命令は、プロセッサコア１６に転送される。マイクロプロセッサ１０Ａと同様に、マイクロプロセッサ１０Ｂが圧縮モードを含む実施例もある。非圧縮命令が読み込まれて実行されているときは、命令伸張器１２Ｂは、迂回される。この実施例の場合、命令キャッシュ１４Ｂは、圧縮命令および非圧縮命令の両方を格納する。なお、命令キャッシュ１４Ｂは、一般に、キャッシュラインと称する一定の大きさの複数の記憶場所に命令のバイトを格納する。したがって、ある特定のキャッシュラインは、幾つかの圧縮命令または非圧縮命令を格納する。何れの場合も、複数の命令バイトが格納される。このように、命令キャッシュ１４Ａおよび１４Ｂは、類似の構造をしている。１つのキャッシュラインがアドレス指定されたときの圧縮モードは、その命令バイトが圧縮命令と非圧縮命令の何れに解釈されるかを決定する。マイクロプロセッサ１０Ｂに代わる構成としては、プロセッサコア１６の命令復号論理部の中に命令伸張器１２Ｂを含めることである。このような実施例においては、圧縮命令は、実際には伸張しなくでも良い。その代わり、圧縮命令は、復号論理部により直接復号（デコード）すればよい。復号された命令（以降「復号命令」と称する）は、圧縮命令に対応する非圧縮命令に対して生成される復号命令と同様であろう。なお、マイクロプロセッサ１０Ａおよび１０Ｂは、圧縮命令で動作するマイクロプロセッサ１０の一実施例に過ぎない。この説明の以降の部分においては、マイクロプロセッサ１０、命令キャッシュ１４および命令伸張器１２を用いて、図１および２の対応する要素を指すほか、マイクロプロセッサ１０の他の実施例に含まれる要素の、別の実施例も指す。以上の説明において、伸張、圧縮命令、伸張命令および非圧縮命令なる用語を用いたが、以降においても使用する。これまで用いたように、「圧縮命令」なる用語は、メモリに圧縮された形式で記憶される命令を指す。圧縮命令は、一般に、プロセッサコア１６によって採用されたマイクロプロセッサ構造で定義されたとおりに表現した命令を記憶するのに用いられるビット数より少ない数のビットを用いて記憶される。「伸張命令」なる用語は、圧縮命令をプロセッサコア１６によって採用されたマイクロプロセッサ構造で定義されるとおりの本来の符号へと伸張した結果を指す。「非圧縮命令」なる用語は、圧縮命令をプロセッサコア１６によって採用されたマイクロプロセッサ構造で定義される符号で表された命令を指す。非圧縮命令は、メモリにも同じ形式で記憶される（即ち、非圧縮命令は決して圧縮されない）。最後に、「伸張」なる用語は、圧縮命令を対応する伸張命令へと展開する過程を指す。なお、命令伸張器１２Ａおよび１２Ｂは、複数の圧縮命令を同時に伸張するように構成しても良い。命令伸張器１２のこのような実施例は、クロック周期毎に複数の命令を実行するプロセッサコア１６の実施例と共に用いても良い。図３Ａ〜３Ｄおよび４Ａ〜４Ｄは、ＭＩＰＳＲＩＳＣアーキテクチャを用いたマイクロプロセッサ１０の実施例による、それぞれ１６ビットおよび３２ビットの圧縮命令に対する命令形式の例を示す。実施例によっては、異なる命令形式を用いても良い。図３Ａ〜３Ｄに示した各命令形式は、この特定の実施例では、１６ビットからなる。一方、図４Ａ〜４Ｄに示した各命令形式は、この特定の実施例では、３２ビットからなる。これらの命令形式を用いて符号化された圧縮命令は、各命令に対してＭＩＰＳＲＩＳＣアーキテクチャにより定義された命令形式へと伸張される。図３Ａは、第１の命令形式２０を示す。命令形式２０は、オペコードフィールド２２、第１のレジスタフィールド２４、第２のレジスタフィールド２６および機能フィールド２８を含む。オペコードフィールド２２は、その命令を識別するのに使用される。さらに、機能フィールド２８はオペコードフィールド２２がある特定の符号であるときに、この符号に関連づけられて、その命令を識別するために用いられる。機能フィールド２８およびオペコードフィールド２２が、一体となって命令に対するオペコードフィールドを形成すれば、効率的である。オペコードフィールド２２に、その特定の符号以外の符号が用いられると、機能フィールド２８は、即値フィールドとして使用される。第１のレジスタフィールド２４および第２のレジスタフィールド２６により、その命令に対するデスティネーションレジスタおよびソースレジスタを特定する。また、デスティネーションレジスタは、一般にその命令に対するソースレジスタとしても用いられる。このように、２つのソースオペランドと１つのデスティネーションオペランドが、第１のレジスタフィールド２４および第２のレジスタフィールド２６によって指定される。第１のレジスタフィールド２４および第２のレジスタフィールド２６における「ＲＴ」および「ＲＳ」なる表記は、後述の命令表におけるフィールドの用途を示す。その命令の符号によって、ＲＴまたはＲＳの何れかがデスティネーションレジスタとなる。一の実施例においては、オペコードフィールド２２は５ビット、第１のレジスタフィールド２４および第２のレジスタフィールド２６はそれぞれ３ビット、そして機能フィールド２８は５ビットからなる。第１のレジスタフィールド２４は、２つの下位フィールド（ＲＴ０およびＲＴ１と表記）に分割される。この実施例では、ＲＴ１は２ビットからなり、ＲＴ０は１ビットからなる。ＲＴ１は、ＲＴ０に連結されて第１のレジスタフィールド２４を形成する。下位フィールドＲＴ１および第２のレジスタフィールド２６は、命令形式２０により符号化された命令で使用されると、ＭＩＰＳＲＩＳＣアーキテクチャにおいて定義される３２個のレジスタの１つを示す。図３Ｂは、第２の命令形式３０を示す。命令形式３０は、オペコードフィールド２２、第１のレジスタフィールド２４および第２のレジスタフィールド２６を含む。さらに、第３のレジスタフィールド３２および機能フィールド３４を示してある。第３のレジスタフィールド３２は、一般に、命令形式３０を用いる命令に対するデスティネーションレジスタを識別するのに用いられる。したがって、第１のレジスタフィールド２４および第２のレジスタフィールド２６は、命令形式３０に対するソースレジスタからなる。機能フィールド３４は、機能フィールド２８と同様に用いられる。図示した実施例では、第３のレジスタフィールド３２は３ビット、機能フィールド３４は２ビットからなる。第３の命令形式４０を図３Ｃに示す。命令形式４０は、オペコードフィールド２２および第２のレジスタフィールド２６の他、即値フィールド４２も含む。即値フィールド４２は、命令形式４０によって指定される命令に対する即値データ（イミーディエイトデータ）を与えるのに使用される。即値データは、命令のオペランドであり、第１のレジスタフィールド２４または第２のレジスタフィールド２６で指定されるレジスタに格納されている値と同様である。例えば、即値データを用いる加算命令は、その即値データをデスティネーションレジスタに格納されている値に加算し、結果として得た和をそのデスティネーションレジスタに格納する。一の実施例では、即値フィールド４２は、８ビットからなる。即値フィールド４２は、図３Ｃに示した命令形式では、２つの下位フィールドＩＭＭ０およびＩＭＭ１に分割される。この下位フィールドにより、第２のレジスタフィールド２６を、命令形式４０内部において、命令形式２０および３０において配置される場合と同じビット位置に配置することが可能となる。第２のレジスタフィールド２６は、それが用いられる１６ビット命令の同じ位置に常に見いだすことができるので、好都合である。したがって、下位フィールドＩＭＭ１は、２ビットからなり、下位フィールドＩＭＭ０は、６ビットからなる。ＩＭＭ１は、ＩＭＭ０と連結されて即値を形成する。図３Ｄは、第４の命令形式５０を示す。命令形式５０は、オペコードフィールド２２および即値フィールド５２を含む。即値フィールド５２は、即値フィールド４２と同様に、命令のオペランドとして用いられる。ただし、即値フィールド５２は、１１ビットからなる。図４Ａは、第５の命令形式６０を示す。命令形式６０は、オペコードフィールド２２を含むが、このオペコードフィールド２２は、拡張命令として符号化される。命令伸張器１２は、オペコードフィールド２２内部に拡張命令オペコードを認識すると、その命令を３２ビット命令として取り扱う（即ち、拡張オペコードを含む命令中に含まれる１６ビットと、拡張命令が含まれていなければプログラム順で次の命令を構成することになる１６ビットとが、連結されて３２ビット命令が形成される）。したがって、圧縮命令は、１６ビット命令および３２ビット命令からなる可変長命令セットであると見ることができる。さらに、命令形式６０は、６ビットからなるゼロフィールド６２（すべて２進数の０に符号化される）、即値フィールド６４およびＢＲフィールド６６を含む。命令形式６０は、ＢＲ命令（無条件分岐命令）の拡張形式を符号化するのに用いられるので、ＢＲフィールド６６は、ＢＲ命令を示すオペコードフィールドである。一の実施例においては、ＢＲオペコードは、１６進数の０２である。拡張ＢＲ命令は、非拡張ＢＲ命令より大きい即値フィールドを持つので、非拡張ＢＲ命令より大きいオフセットで符号化できる。分岐命令から遠い命令への分岐が望まれる場合、この拡張ＢＲ命令が用いられる。また、近くの命令への分岐には、非拡張ＢＲ命令を用いる。即値フィールド６４は、その分岐命令の目的アドレスを生成するためにそのＢＲ命令に続く命令のアドレスに加算される１６ビットのオフセットとして用いられる。これに対して、非拡張ＢＲ命令は、１１ビットのオフセットを含む（即ち、命令形式５０を用いて符号化される）。図４Ｂは、命令形式７０を示し、これは、命令形式４０の拡張版である。命令形式７０は、拡張オペコードとして符号化されるオペコードフィールド２２のほか、即値フィールド７２、第１のレジスタフィールド７４、第２のレジスタフィールド７６および第２のオペコードフィールド７８を含む。第１のレジスタフィールド７４および第２のレジスタフィールド７６は、図示した実施例では、それぞれ５ビットからなる。したがって、ＭＩＰＳＲＩＳＣアーキテクチャで定義されるレジスタは、何れも命令形式７０を用いてアクセスできる。第２のオペコードフィールド７８は、実行中の命令を定義するもので、（オペコードフィールド２２と同様に）５ビットからなる。最後に、即値フィールド７２は、１２ビットからなり、１ビットのＩＭＭ２下位フィールド、５ビットのＩＭＭ１下位フィールドおよび６ビットのＩＭＭ０下位フィールドに分割される。即値フィールド７２は、図示した実施例においては、ＩＭＭ２にＩＭＭ１を連結し、さらにＩＭＭ０を連結することによって形成される。命令形式３０に対応する拡張命令形式を図４Ｃに命令形式８０として示す。命令形式８０は、命令形式７０と同様にオペコードフィールド２２、第１のレジスタフィールド７４、第２のレジスタフィールド７６および第２のオペコードフィールド７８を含む。さらに、命令形式８０は、第３のレジスタフィールド８２および機能フィールド８４も含む。第３のレジスタフィールド８２は、５ビットからなることを除けば、第３のレジスタフィールド３２と同じである。したがって、ＭＩＰＳＲＩＳＣアーキテクチャの任意のレジスタを第３のレジスタフィールド８２で指定することができる。機能フィールド８４は、６ビットであることを除けば、機能フィールド２８および３４と同じである。第２のオペコードフィールド７８は、命令形式７０から命令形式８０を区別するために特定の値に符号化される。第２のオペコードフィールド７８が、その特定の値に符号化された場合、命令伸張器１２は、その命令は命令形式８０であると解釈する。逆に、第２のオペコードフィールド７８が、その特定の値とは別の値に符号化されている場合、命令伸張器１２は、命令形式７０であると解釈する。一実施例では、その特定の値は、１６進数の００である。命令形式８０は、さらにＣＯＰ０ビット８６を含む。ＣＯＰ０ビット８６は、これがセットされると、（ＭＩＰＳＲＩＳＣアーキテクチャで定義されているような）ある種のコプロセッサゼロ命令が実行されていることを示す。後述の命令表には、ＣＯＰ０ビット８をセットすることにより符号化される命令が定義されている。命令形式２０、３０、４０および５０に対して定義されている命令により、一般的なプログラムにおいて普通に行われる動作の多くを実行することができる。しかし、ルーチンによっては、これらの命令では不可能な動作を行う必要があることもある。ルーチン中の命令の大半は、命令形式２０〜５０を用いて符号化できるが、幾つかの命令では、さらなる符号形態が必要となる。例えば、形式２０〜５０において利用可能なレジスタの部分集合には含まれないレジスタへのアクセスが、必要な場合もある。形式２０〜５０を用いて符号化される命令に含まれない付加的な命令が、必要な場合もある。これらおよびその他の理由から、拡張オペコードおよび拡張命令形式６０〜８０が定義されている。命令伸張器１２は、拡張オペコードを検出するために、オペコードフィールド２２を調べる。拡張オペコードは、本実施例における命令形式５０を用いるために定義されたオペコードの１つである。しかしながら、即値フィールド５２に含まれるビットは、特定の拡張命令に対して符号化される拡張命令形式によって異なる解釈に割り当てられる。拡張命令形式には、特定の拡張命令を特定する第２のオペコードフィールド（例えば、フィールド６６および７８）が含まれる。拡張オペコードおよび拡張命令形式を加えることにより、多くの命令が、比較的狭い命令形式２０〜５０を用いて符号化されるが、必要に応じて比較的広い拡張命令形式の柔軟性を持つこともできるようになる。拡張命令形式に含まれる機能を時折利用するプログラムでも、メモリ占有量を減らすことは可能である。それは、これらのプログラムも、圧縮命令を用いて符号化することができ、圧縮命令の多くが１６ビット圧縮命令からなるからである。マイクロプロセッサ１０の一実施例においては、１６ビットの命令部分をフェッチして拡張オペコードを検出することにより、拡張命令を扱っても良い。拡張オペコードを検出したときに、ＮＯＰをプロセッサコア１６に転送して、拡張命令の残りの１６ビット部分をフェッチしても良い。その拡張命令は、伸張され、前記のＮＯＰの後に次の命令として与えられる。さらに、命令伸張器１２は、拡張命令の一部は利用できるが、第２の部分は利用できないような場合を処理する。例えば、拡張命令の２つの部分が、命令キャッシュ１４内部の２つの異なるキャッシュラインに存在することがある。したがって、その命令の一方の部分は、命令キャッシュ１４から読み込まれるが、他方の部分は、命令キャッシュ１４の内部にない場合がある。最初の部分は、残りの部分が利用できるようになるまで、命令伸張器１２に格納する必要があるかも知れない。最後に、図４Ｄは、ＭＩＰＳＲＩＳＣ命令セットのＪＡＬ命令を明示的に拡張するために用いられる命令形式９０である。ＪＡＬ命令は、サブルーチンコール命令として用いられることが多い。サブルーチンは、呼び出し中のルーチンから（アドレス的に）大きな距離にあるメモリに格納される場合がある。したがって、（２６ビットからなる即値フィールド９２を介して）可能な限り大きな範囲の相対オフセットを持つことは、ＪＡＬ命令にとって重要である。さらに、命令の符号には１つの交換ビット９４が含まれる。交換ビットは、目的アドレスにある命令の圧縮／非圧縮性を示すのに用いられる。交換ビットがセットされている場合、目標の命令は圧縮命令である。交換ビットがクリアされていれば、目標の命令は非圧縮命令である。交換ビット９４の値は、プロセッサコア１６の内部でプログラムカウンタのビット０にコピーされる。プログラムカウンタのビット０は、常にゼロであると仮定できる。なぜなら、１６ビットおよび３２ビットの命令は、それぞれ少なくとも２バイトを占有し、且つ命令は、連続したアドレスに格納されるからである。したがって、ビット０は、現在のルーチンの圧縮モードを格納するには便利な場所である。プロセッサコア１６は、ビット０がセットされていれば、フェッチアドレスを（４に代えて）２ずつ増やしていくことにより、１６ビットの圧縮命令を命令伸張器１２を介してフェッチする。マイクロプロセッサ１０によって用いられる圧縮命令セットの各命令は、図３Ａ〜３Ｄおよび図４Ａ〜４Ｄに示した命令形式の少なくとも１つを使用する。なお、オペコードフィールド２２は、各命令形式に含まれ、且つ各命令形式において同じ場所に位置する。オペコードフィールド２２の符号化により、命令の残りの部分の解釈に何れの命令形式を用いるかが決定される。オペコードフィールドの符号形態の第１の様態が命令形式２０に割り当てられる、オペコードフィールド符号形態の第２の様態が命令形式３０に割り当てられる、．．と言う具合である。ここで用いるように、「命令フィールド」なる用語は、グループ化され且つ１グループとしてある解釈が割り当てられる命令内の１つ以上のビットを指す。例えば、オペコードフィールド２２は、命令のオペコードとして解釈されるビット群である。さらに、第１および第２のレジスタフィールド２４および２６は、命令のオペランドを格納するプロセッサコア１６内の記憶場所を識別するレジスタ識別子からなる。さらに、「即値フィールド」なる用語は、その中に即値データが符号化される命令フィールドを指す。即値データは、命令にオペランドを与えると考えられる。また、即値データは、レジスタ値に加算されるべきオフセットとして用いても良い。この加算により、アドレスが生成される。さらに、即値データは、分岐命令に対するオフセットとして用いても良い。図５Ａ〜６Ｆは、マイクロプロセッサ１０の特定の実施例で用いられる圧縮命令セットの例を掲げた表である。特定の実施例では、プロセッサコア１６内部にＭＩＰＳＲＩＳＣアーキテクチャを採用する。したがって、これらの表の命令欄１００に掲載された命令ニューモニックは、ＭＩＰＳＲＩＳＣアーキテクチャで定義された[または、ケイン（Kane)およびハインリック(Heinrich)著、「ＭＩＰＳＲＩＳＣアーキテクチャ」、付録Ｄ、ニュージャージー州アッパーサドルリバー、プレンティスホールＰＴＲ（Professional Technical Reference）出版社、１９９２年（引用により本明細書に含まれる）に記述されたような命令アセンブラのために定義された]命令ニューモニックに対応する。但し、次の例外がある。即ち、ＣＭＰＩ、ＭＯＶＥＩ、ＭＯＶＥ、ＮＥＧ、Ｎ０Ｔ.および拡張である。これらの命令は、次のＭＩＰＳ命令（ＲＳおよびＲＴは、１６ビットのＲＳおよびＲＴを指す）に翻訳できる。さらに、添付の命令表には、幾つかの記号を用いてある。オペランド欄１０２においては、記号ｒｓ、ｒｔ、ｘｓおよびｒｄを用いた。ｒｓおよびｘｓは、第２のレジスタフィールド２６（または第２のレジスタフィールド７６）を指し、ｒｔおよびｘｔは、第１のレジスタフィールド２４（または第１のレジスタフィールド７４）を指す。同様に、ｒｄは、第３のレジスタフィールド３２（または第３のレジスタフィールド８２）を指す。前記の一実施例で述べたように、第１のレジスタフィールド２４、第２のレジスタフィールド２６および第３のレジスタフィールド３２は、それぞれ３ビットからなる。次の表１に、それぞれの記号に対するＭＩＰＳＲＩＳＣアーキテクチャにおけるフィールド符号（２進数で掲載）のレジスタへの射像（割り当て）を掲げる。その他の射像も後に示すように企図する。ＭＩＰＳアセンブラの慣例に従って割り当てた名称も表１に掲載する。表１：レジスタの割り当て表１に示すとおり、レジスタフィールド２４、２６および３２を有する圧縮命令に対して、レジスタを１６個まで使用することができる。各レジスタフィールドは３ビットであるから、所与のオペコードに対して、レジスタは８個だけ使用できる。１６個のレジスタ総てにアクセスし得る命令には、後述の命令表において２つのオペコードが割り当てられる。これに関して言えば、レジスタの選択は、レジスタフィールドおよびオペコードフィールド２２の両方の関数である。レジスタフィールドは、比較的少ないビットを用いて符号化できるが、大きいレジスタ群にアクセスできる選択命令を提供するので、好都合である。オペランド欄１０２には、即値フィールド３２、４２、６４および７２に対する記号も掲げてある。記号「ｉｍｍ」は、即値フィールドが含まれていることを示す。「ｉｍｍ」の前に「ｓ」が在る場合、その即値フィールドは、符号付きであり、その即値フィールドの伸張命令への伸張は、その即値フィールドを符号拡張することによって行われる。「ｉｍｍ」の前に「ｓ」が無い場合、その即値フィールドは、符号無しであり、その即値フィールドの伸張には、その即値フィールドのゼロ拡張を伴う。一の実施例においては、ロード／ストア命令に対する即値フィールドの伸張は、半ワードに付き１ビット、ワードに付き２ビットの右ローテーション、およびこれに続く、半ワードに付き１ビット、ワードに付き２ビットの左シフトを即値ビットに行うことからなる。効率的には、ワードに対して７ビットの即値フィールドを与え、半ワードに対して（１６ビット命令形式の場合）６ビットの即値フィールドを与える。ＭＩＰＳＲＩＳＣアーキテクチャでは、ロード／ストア命令に対応するデータのアドレスは、圧縮命令セット例に含まれる各命令に対して一列に並べることを定めている。したがって、（半ワードの）最下位ビットおよび（ワードの）最下位から２番目のビットは、ゼロに設定されるので、これらのビットを指定するために、圧縮された即値フィールドのビットを用いる必要はない。最後に、「ｉｍｍ」には、その即値フィールドに含まれるビット数を示す数が後に付けられる。オペコードフィールド２２および機能フィールド２８も伸張される。具体的には、オペコードフィールド２２および機能フィールド２８により、図５Ａ〜６Ｆに示した表に従ってＭＩＰＳＲＩＳＣアーキテクチャにおける命令が識別される。伸張命令のオペコードフィールドおよび機能フィールドは、ＭＩＰＳＲＩＳＣアーキテクチャの定義に従って符号化される。図５Ａおよび５Ｂは、表１１０および１１２をそれぞれ示す。表１１０および１１２は、図３Ａに示した命令セット２０を用いる、圧縮命令セット例からの命令を掲載する。命令欄１００およびオペランド欄１０２の他、オペコード欄１０６および機能欄１０４も含まれる。オペコード欄１０６および機能欄１０４は、１６進数を含み、オペコードフィールド２２および機能フィールド２８にそれぞれ対応する。表１１０には、機能欄１０４に「ｉｍｍ５」なる符号形態を有する命令が幾つか含まれる。符号形態「ｉｍｍ５」は、表１１０のロード／ストア命令に対して出現し、これらの命令に対しては、機能フィールド２８が即値フィールドとして用いられることを示す。その他の命令については、機能フィールド２８は、圧縮命令セット内の命令を識別するためにオペコードフィールド２２と関連付けて使用される。さらに、表１１０において、オペコード「１ｄ」は、「特別」とラベルが付けられている。特別な命令は、機能フィールド２８に特定の解釈がある。特に、機能フィールドの最上位ビットが０の場合、その命令は次のように定義される：ＡＤＤＩＵ rt，rs，siｍｍ4 ただし、オペランド「ｓｉｍｍ４」は、機能フィールド２８の残りのビットから形成される。機能フィールド２８の最上位ビットが１の場合、２つの特殊な場合を除いて、その命令は次のように定義される：ＡＤＤＩＵ xt，xs，siｍｍ4 第２のレジスタフィールド２６が０に符号化されている場合、その命令は次のようになる：ＭＯＶＥＩ xt，iｍｍ4 この場合も、オペランドｉｍｍ４は、機能フィールド２８の残りのビットから形成される。最後に、第２のレジスタフィールド２６が、５（１６進数）と符号化されている場合、その命令は次のように定義される：ＡＤＤＩＵ sp，siｍｍ9 ただし、オペランドｓｉｍｍ９は、機能フィールド２８の残りのビットおよび第１のレジスタフィールド２４から形成される。オペランドｓｉｍｍ９の下位の２ビットは、０に設定される。なお、表１１０に示した命令ＳＬＴおよびＳＬＴＵのデスティネーションは、一実施例によれば、ｔ８レジスタ(レジスタ＄２４)である。表１１２においては、幾つかの命令に対して、オペランド「ｉｍｍ３」および「ｉｍｍ６」が示されている。オペランドｉｍｍ３は、第２のレジスタフィールド２６に符号化され、ｉｍｍ６は、第２のレジスタフィールド２６と第１のレジスタフィールド２４との両方に符号化される。さらに、表１１２は、ジャンプレジスタ（ＪＲ）命令を含む。この命令は、オペランドとして第２のレジスタフィールド２６を有する。しかし、実施例においては、ＭＩＰＳＲＩＳＣアーキテクチャのレジスタの何れかをＪＲ命令用に指定するために、第１のレジスタフィールド２４の下位フィールドＲＴ１を第２のレジスタフィールド２６と関連付けて用いるので、注意を要する。図５Ｃにおいて、表１１４は、命令欄１００、オペランド欄１０２、オペコード欄１０６および機能欄１０４を含む。表１１４には、図３Ｂに示す命令形式３０を用いる、命令セット例からの命令を掲載する。表１１４の一部の命令は、ハード的に符号化されたデスティネーションレジスタを有する(即ち、プログラマは、別のオペコードを用いる以外に、デスティネーションレジスタを選択できない)。これらの命令に対しては、第３のレジスタフィールド３２を機能フィールド３４に結合して、機能欄１０４に示した機能フィールド符号を格納する。さらに、機能欄１０４およびオペランド欄１０２に即値オペランドを有する命令が１つある。この命令は、機能フィールド３４との関連で第２のレジスタフィールド２６を用いて、この命令で用いられる対応する即値フィールドを符号化する。図５Ｄおよび５Ｅは、命令形式４０および５０をそれぞれ用いる、圧縮命令セットからの命令を示す表１１６および１１８である。表１１８には、拡張命令が示されている。しかしながら、この拡張命令は、その命令が命令形式６０、７０および８０のうちの１つを用いる３２ビット圧縮命令であることを実際に示している。図６Ａおよび６Ｂには、表１２０および１２２を示す。表１２０および１２２は、図４Ｂに示した命令形式７０を用いて符号化される、圧縮命令セットからの命令を示す。表１２０は、命令欄１００およびオペランド欄１０２を含み、さらにオペコード欄１０８を含む。オペコード欄１０８は、この欄に示されたオペコード符号がオペコードフィールド７８に対応することを除けば、オペコード欄１０６と同様である。表１２２は、第１のレジスタフィールド７４に対応するＲＴ欄１０９を含む。表１２２に示された命令のＲＴフィールドの符号は、何れの命令が選択されるかを示す。表１２２に示された命令は、オペコードフィールド７８にある符号を共有する。一の実施例では、この符号は、００（１６進数）である。図６Ｃ、６Ｄ、６Ｅおよび６Ｆは、命令形式８０によって符号化される、圧縮命令セット例からの命令を示す表１２４、１２６、１２８および１３０である。表１２４、１２６および１３０は、機能フィールド８４の符号に対応する機能欄１０７を含む。表１２８は、さらに詳細に後述するＲＳおよびＲＴ欄１０５を含む。表１２４のオペランド欄１０２は、一部の命令について即値オペランドを含む。オペランド「ｉｍｍ５」は、第２のレジスタフィールド７６へと符号化される。オペランドｉｍｍ１５は、第１のレジスタフィールド７４、第２のレジスタフィールド７６および第３のレジスタフィールド８２の組み合わせに符号化される。表１２８に掲げた命令は、ＲＳ、ＲＴ欄１０５に示したように、第２のレジスタフィールド７６の符号を介して識別される。ある命令は、第１のレジスタフィールド７４との関連で第２のレジスタフィールド７６を介して識別される。ＲＳ、ＲＴ欄１０５がＲＴ部分に対してアスタリスクを含む命令は、第２のレジスタフィールド７６を介して識別される。また、ＲＳ、ＲＴ欄１０５がアスタリスクを含まない命令は、第１のレジスタフィールド７４に関連付けて第２のレジスタフィールド７６により識別される。第１のレジスタフィールド７４を介して識別されない命令は、オペランドの符号化に第１のレジスタフィールド７４を用いることができる。表１２８および１３０に掲げた命令は、ＣＯＰ０ビット８６がセットされた命令であり、表１２４および１２６に掲げた命令は、ＣＯＰ０ビット８６がクリアされる。表１２８の命令の一部は、オペランドｉｍｍ６を含む。オペランド「ｉｍｍ６」は、機能フィールド８４へと符号化される。さらに、第２のレジスタフィールド７６が１ｘ（１６進数、ｘはこのビットが任意の値であることを示す）に符号化された場合、機能フィールド８４を用いて、表１３０に示した命令を示す。図７は、マイクロプロセッサ１０の一実施例に従う第１のアドレシングウィンドウ１５０および第２のアドレシングウィンドウ１５２を示す。アドレシングウィンドウ１５０の中心は、ベースレジスタ（アドレシングウィンドウ１５０の左側にＲｅｇと表す）の値である。ベースレジスタの値により、主メモリ内のアドレスを特定する。アドレシングウィンドウ１５０は、非圧縮命令セットの一実施例に従う非圧縮命令セットにおけるロード／ストア命令がアクセスできるベースレジスタの値を中心とするアドレス範囲を表す。非圧縮命令セットは、ロード／ストア命令が、ベースレジスタに格納されている値と１６ビットの符号付き即値フィールドの和によりメモリオペランドのアドレスを形成することを規定する。このような実施例においては、そのアドレス範囲は、ベースレジスタより３２７６７大きい上限およびベースレジスタより３２７６８小さい下限を有する。実施例によっては、これより大きい範囲や小さい範囲を含んでも良い。ここで用いたように、「ベースレジスタ」なる用語は、ベースアドレスを格納するときにロード／ストア命令により指定されるレジスタを指すが、このベースアドレスに符号付きの即値フィールドを加算して、その命令によって操作されるメモリオペランドのアドレスを形成する。例えば表１１０に示すように、圧縮命令セット例の１６ビットの部分に含まれるロード／ストア命令は、５ビットの即値フィールドを含む。このフィールドは、ワード長のメモリオペランドに対して、２ビット右に回転された後、左に２ビットシフトされて、７ビット（一実施例に従い５ビットを用いて形成される即値フィールドの最大）の即値フィールドを形成する。次に、７ビットの即値フィールドは、ゼロ拡張されて、対応する伸張命令におけるベースレジスタから正のオフセットを形成する。したがって、サブレンジ１５４が、圧縮命令によるアクセスに利用できる。アドレシングウインドウ１５０において、サブレンジ１５４は、ベースレジスタより１２７大きい上限およびベースレジスタの下限を有する。しかしながら、サブレンジ１５４の大きさは、実施例毎に変わり得る。サブレンジ１５４は、多くのロード／ストア命令に対して良好に作用するが、異なるアドレス範囲を広域ポインタレジスタと共に用いても良い。広域ポインタレジスタは、広域変数の格納に用いるメモリ領域を指定するためにソフトウェアの慣例で割り当てられるレジスタである。広域変数は、プログラム内の何れのルーチンからもアクセスに利用できる変数である。これに対して、局所変数は、一般に、特定のルーチンまたはルーチン群にしかアクセスできない。ＭＩＰＳ命令セットにおいては、例えばレジスタ＄２８が、広域ポインタレジスタとしてしばしば使用される。したがって、広域ポインタレジスタを中心としたメモリ領域は、広域変数の表として見ることができる。各広域変数は、表の内部でオフセットが割り当てられる。このオフセットは、広域変数を特定するために広域ポインタレジスタに加算される即値フィールド値に対応する。例えば図７に示した実施例に対しては、アドレシングウィンドウ１５０および１５２の左側に示したように、広域変数のために６４Ｋバイトの表を割り当てても良い。圧縮された即値フィールドが、アドレシングウィンドウ１５０について説明したように伸張された場合、その広域変数表は、非圧縮命令にアクセス可能な２つのサブレンジ１５６および１５８に挟まれた、圧縮命令にアクセス可能な区画（サブレンジ１５４に対応する）を含む。前述のように、マイクロプロセッサ１０は、一部のルーチンが非圧縮命令で符号化され、他のルーチンが圧縮命令で符号化されたプログラムを利用できるようにしても良い。あるプログラムにおいて広域変数を割り当てることは、アドレシングウィンドウ１５０の非圧縮広域変数のサブレンジ１５６および１５８の分割により複雑になる。広域変数は、例えばサブレンジ１５８に割り当てた後、（非圧縮命令に対する）サブレンジ１５６において広域変数の割り当てが継続しなければならない。換言すれば、非圧縮命令にアクセスできる広域変数のために、サブレンジ１５４を迂回する必要がある。マイクロプロセッサ１０は、広域ポインタ（ＧＰ）レジスタを用いるロード／ストア命令に対する圧縮された即値フィールドの伸張を用いることができ、この伸張により、アドレシングウィンドウ１５２がもたらされる。アドレシングウィンドウ１５２は、圧縮命令にアクセス可能なサブレンジ１６０および非圧縮命令にアクセス可能なサブレンジ１６２を含む。サブレンジ１６２は、隣接するメモリブロックなので、好都合である。非圧縮命令によるアクセスのための広域変数をサブレンジ１６２に割り当てる一方で、圧縮命令によるアクセスのための広域変数をサブレンジ１６０に割り当てることができる。本質的に、サブレンジ１６０およびサブレンジ１６２は、圧縮命令および非圧縮命令によるアクセスのための広域変数の異なる表をそれぞれ形成する。前述のように、アドレシングウィンドウ１５２は、圧縮即値フィールドを伸張することによりもたらされる。ただし、伸張された即値フィールドの最上位ビットがセットされる。もし、圧縮即値フィールドが２進数のゼロで符号化されていれば、伸張された即値フィールドは、８０００（１６進数）となる。伸張即値フィールドは、ロード／ストア命令に対する符号付きフィールドとして解釈されるので、８０００という値は、伸張即値フィールドにおいて利用可能な最も負の数である。圧縮即値フィールドがゼロ以外に符号化されている場合は、その圧縮即値フィールドは、サブレンジ１６０を形成する負の数へと伸張される。図７の実施例に示したように、サブレンジ１６０は、アドレシングウィンドウ１５２によって表されるアドレス範囲の下限を形成する。これまで用いたように、メモリオペランドなる用語は、主メモリ内部のあるメモリ位置に記憶された値を指す。メモリオペランドをマイクロプロセッサ１０内部のレジスタに転送するためには、ロード命令が用いられることになる。逆に、レジスタに格納されている値をメモリオペランドの記憶場所に転送するには、ストア命令が用いられる。メモリオペランドは、種々の大きさ（即ち、バイト数）を取り得る。一実施例では、３種類の大きさが利用できる。即ち、バイト、半ワードおよびワードである。半ワードは２バイトからなり、ワードは４バイトからなる。実施例によっては、他の大きさのメモリオペランドも考えられる。図８には、ロード／ストア命令の即値フィールドを伸張する命令伸張器１２内部のハードウェア例のブロック図を示す。なお、複数のロード／ストア命令を同時に伸張するために、図８に示したハードウェア例を複数用いても良い。図８に示したハードウェア例は、マイクロプロセッサ１０Ｂに関して記載されている。しかし、同様のハードウェアをマイクロプロセッサ１０Ａの内部に採用しても良い。このハードウェア例は、即値フィールド伸張器１７０およびレジスタ復号器１７２を含む。命令が命令キャッシュ１４Ｂから命令伸張器１２Ｂに転送されると、ロード／ストア命令に対する圧縮即値フィールドからなる命令の一部が、圧縮即値バス１７４により即値フィールド伸張器１７０に運ばれる。図３Ａ〜６Ｆにおいて説明した命令セット例に対して、圧縮即値フィールドは、機能フィールド２８（図３Ａに示す）からなる。さらに、圧縮されたロード／ストア命令のベースレジスタフィールドは、ベースレジスタバス１７６で送られる。図３Ａ〜６Ｆに示した命令セット例に対して、ベースレジスタフィールドは、第２のレジスタフィールド２６からなる。レジスタ復号器１７２は、ベースレジスタバス１７６上で特定されるレジスタを復号する。ベースレジスタが、広域ポインタレジスタならば、レジスタ復号器１７２は、即値フィールド伸張器１７０へのＧＰ線１７８上のＧＰ信号を活性にする。それ以外の場合、レジスタ復号器１７２は、ＧＰ信号を不活性にする。即値フィールド伸張器１７０は、圧縮即値フィールドをＧＰ信号に応じて２通りの内の１つの方法で伸張する。ＧＰ信号が不活性の場合、即値フィールド伸張器１７０は、伸張即値フィールドの最上位ビットをクリアする。逆に、ＧＰ信号が活性の場合、即値フィールド伸張器１７０は、即値フィールドの最上位ビットをセットする。したがって、ベースレジスタとして広域ポインタレジスタ以外のレジスタが使用されている場合、正のオフセットが生成される。また、ベースレジスタとして広域ポインタレジスタが使用されている場合、負のオフセットが生成される。即値フィールド伸張器１７０は、伸張した即値フィールドを伸張即値バス１８０に送出する。図９に、圧縮命令セット例の一実施例に従うロード／ストア命令に対して生成された伸張即値フィールドを例示する。ベースレジスタとして広域ポインタレジスタを使用しないロード／ストア命令の圧縮即値フィールドは、参照番号１８２によって示されるように伸張される。バイト、半ワードおよびワードに対する伸張を、伸張即値フィールド（またはオフセット）の各ビット位置を数字またはＬで表して、個別に示した。圧縮即値フィールドからのビットは、伸張されたフィールドのそれぞれのビット位置に数字によって示した。圧縮即値フィールドの最下位ビツトは、数０によって表し、圧縮即値フィールドの最上位ビットは、４によって表す。文字Ｌは、２進数のゼロに設定されたビット位置を示すのに用いる。ベースレジスタとして広域ポインタレジスタを用いるロード／ストア命令に対するバイト、半ワードおよびワードに対応する伸張即値フィールドを参照番号１８４によって示した。参照番号１８２で示した伸張フィールドと同様に、参照番号１８４によって示した伸張フィールドは、圧縮即値フィールドからの１つのビットで満たされたビット位置に数を示し、文字Ｌを用いて、２進数０に設定されたビット位置を示す。さらに、伸張された各オフセットの最上位ビットは、２進数の１（文字Ｈで示す）に設定される。次に、図８に示した実施例に従い命令の伸張を行うために命令伸張器１２により行われる動作を示すフローチャートを図１０示す。図１０に示すステップは性質上順番に示したが、各種ステップは並列に行っても良い。命令伸張器１２は、受信した命令がロード／ストア命令かどうかを判断する（判断ブロック１９０）。その命令がロード／ストア命令でない場合、（図３Ａ〜６Ｆに示したような）圧縮命令と対応する伸張命令との間の射像に従って、その命令を拡張する（ステップ１９２）。その命令がロード／ストア命令である場合、その命令によって指定されるベースレジスタを調べる（判断ブロック１９６）。ベースレジスタが広域ポインタレジスタならば、即値フィールドを図９の参照番号１８４で示したように伸張する（ステップ１９４）。また、ベースレジスタが広域ポインタレジスタでない場合、即値フィールドを図９の参照番号１８２で示したように伸張する（ステップ１９２）。広域ポインタレジスタに対して異なる方法でロード／ストア用オフセットを伸張することに加えて、マイクロプロセッサ１０は、何れの（即ち、圧縮または非圧縮）タイプの命令を実行しているかを示す圧縮モードも使用可能とする。図１１は、命令伸張器１２の一実施例の一部を示すブロック図である。図示した部分は、マイクロプロセッサ１０によって実行されている各ルーチンに対する圧縮モードを判断する。図示した部分は、マイクロプロセッサ１０Ｂに適しており、同様の部分をマイクロプロセッサ１０Ａで用いることも可能である。図１１はモード検出器２００を示す。プロセッサコア１６により命令がフェッチされると、その命令は、命令バス２０２上でモード検出器２００により受信される。モード検出器２００は、ジャンプアンドリンク（ＪＡＬ）命令のフェッチ時を検出し、さらに交換ビット９４を検査する。交換ビット９４がセットされている場合には、ＪＡＬ命令の目的アドレスにあるルーチンは、圧縮命令からなる。したがって、その目的ルーチンの圧縮モードは「圧縮」である。また、交換ビット９４がクリアされていることもある。この場合は、その目的ルーチンの圧縮モードは「非圧縮」である。ＪＡＬ命令は、目的ルーチンに対する圧縮モードを指定する他、ＪＡＬ命令により、ＪＡＬ命令に続く命令のアドレスがＭＩＰＳＲＩＳＣアーキテクチャのレジスタ＄３１に格納されるようになる。後に、このレジスタは、目的ルーチンから戻るＪＲ命令と共に用いられる。この実施例では、圧縮モードは、アドレスの一部として格納されるので、コール元のルーチンの圧縮モードは、ＪＲ命令の実行時に復元される。圧縮命令で符号化されたルーチンは、非圧縮命令で符号化されたルーチンと混合できるので、好都合である。新たな圧縮モードは、圧縮モード線２０６でプロセッサコア１６に送られる。なお、代わりの実施例として、モード検出器２００は、命令伸張器１２の代わりにプロセッサコア１６の一部として含めても良い。図１１に示したモード検出器２００の実施例には、圧縮許可（イネーブル）ビットのための記憶場所２０４が含まれる。圧縮がイネーブルである場合、圧縮許可ビットはセットされる。命令が圧縮モードでフェッチされ、且つ圧縮がイネーブルである場合、命令伸張器１２は、その命令を伸張する。許可ビットがクリアされている場合、マイクロプロセッサ１０は、命令の圧縮が禁止される。命令の伸張が禁止されている場合、命令伸張器１２は迂回される。さらに、モード検出器２００は、命令の圧縮が禁止されている場合、圧縮モードが非圧縮であることを示す。これまで用いたように、ルーチンは、マイクロプロセッサ１０による実行のために順序付けられた符号化された命令の集合である。このルーチンは、圧縮命令または非圧縮命令の何れかで符号化することが許され、且つサブルーチンコール命令およびリターン命令によって区切られる。区切りとなるサブルーチンコール命令は、そのルーチンに含まれない。その代わり、サブルーチンコール命令は、そのサブルーチンコール命令に含まれる目的アドレスによって、そのルーチンの始まりを示す。そのルーチンの最初の命令が、目的アドレスに格納される。さらに、サブルーチンコール命令を含むルーチンの内部の命令のアドレスを退避させて、呼び出し中のルーチンに戻るためにリターン命令を実行できるようにする。図３Ａ〜６Ｆに示した圧縮命令セット例において、ＪＡＬ命令は、サブルーチンコール命令の役目を果たすことができる。あるいは、jalr命令が、サブルーチンコール命令の役を果たすことができる。ルーチンはリターン命令で終了する。このリターン命令により、続く命令の実行は、対応するサブルーチンコール命令の実行時に退避されたアドレスへと戻る。換言すれば、リターン命令の目的アドレスは、退避されたアドレスである。圧縮命令セット例に付いて言えば、ｊｒ命令は、リターン命令としての役を果たすことができる。一般に、目的アドレスは、その目的アドレスに対応する命令の実行時に命令のフェッチが始まるアドレスである。次に、図１２に、レジスタフィールド伸張の一実施例のブロック図を示す。レジスタフィールド伸張の別の実施例を考察する。ある命令に対応する圧縮レジスタフィールドは、圧縮レジスタフィールドバス２１０で転送される。レジスタ伸張ブロック２１２が、圧縮レジスタフィールドを受信する。さらに、圧縮レジスタフィールドの少なくとも一部が、伸張レジスタフィールドに包含され、この伸張レジスタフィールドが、伸張レジスタフィールドバス２１４上に転送される。これにより、伸張レジスタフィールドが、圧縮レジスタフィールドの少なくとも一部をレジスタ伸張ブロック２１２によって生成される値に連結することにより、形成される。一実施例においては、圧縮レジスタフィールド全体が伸張レジスタフィールドに連結される。さらに、伸張レジスタフィールドの残りの部分は、その命例が何れのレジスタセット（例えば、ｘｓｖｓ．ｒｓおよびｘｔｖｓ．ｒｔ）にアクセスするかに依存する。セット選択信号は、ｘｓ（ｘｔ）レジスタ集合またはｒｓ（ｒｔ）レジスタ集合の何れを用いるべきかを示し、セット選択バス２１６上で各レジスタについて受信される。このセット選択信号が活性である場合、ｘｓ（ｘｔ）が選択される。その他の場合は、ｒｓ（ｒｔ）が選択される。セット選択信号は、図５Ａ〜６Ｆに示した圧縮命令セット例に従って伸張されている命令のオペコードに基づいて、活性であったり不活性であったりする。例えば、表１に示した圧縮命令と非圧縮命令との間のレジスタ射像を用いても良い。そのような例の場合、レジスタ伸張器２１２は、次の論理を用いることができる。ＤＲ［４：３］＝｛ＲＨ，（ＲＨ＆ＣＲ［２］｜！ＣＲ［２：０］）｝ここで、ＤＲは伸張レジスタフィールドを表し、ＣＲは圧縮レジスタフィールドを表し、及びＲＨは対応するセット選択信号値を表す。その他のレジスタ射像も幾つか考察し、レジスタ射像（レジスタの割り当て）の例を、対応するヴェラログ(Verilog)論理式と共に、以下の表２〜４に示す。なお、マイクロプロセッサ１０の種々の実施例において、何れのレジスタ射像を用いても良い。表２：第２のレジスタ割り当て例表３：第３のレジスタ割り当て例表４：第４のレジスタ割り当て例表１〜４においてアセンブラ指定の名称で示したように、ソフトウェアの慣例によって、様々なレジスタが種々の機能に割り当てられる。例えば、ＭＩＰＳアセンブラでは、レジスタに次の意味が割り当てられている。表５：レジスタ名に対するソフトウェア上の慣例レジスタソフトウェア名用途 $0 なしハード的にゼロに固定 $1 $at アセンブラで使用 $2...$3 v0-v1 関数の結果またはスタティックリンク＄4...＄7 a0-a3 サブルーチンへの引数＄8...＄15 t0-t9 一時的レジスタ、サブルーチン間で退避されず＄24...＄25 ＄16...＄23,＄30 s0-s8 サブルーチン間で退避される＄26...＄27 k0-k1 オペレーティングシステムで予約済み＄28 gp 広域ポインタ＄29 sp スタックポインタ＄31 ra リターンアドレス圧縮命令で符号化されたルーチンに対し、一時的レジスタおよび退避されるレジスタの両方へのアクセスを与えることが望ましい。さらに、既存のソフトウェアと共に動作するためには、v0-v1、a0-a3、gp、spおよびraへのアクセスが必要である。先に示したレジスタ射像により、これらの質とレジスタ伸張器２１２が相当少数のゲートを占有するようにしたいという要望との間の均衡がとられる。ＭＩＰＳレジスタセットから有用なレジスタの集合を選択する一方で、レジスタ伸張器２１２内部のゲート数をなおも少なく維持しているので、好都合である。次に、図１３に、マイクロプロセッサ１０を含むコンピュータシステムの実施例２２０を示す。マイクロプロセッサ１０を用いた他の多くのコンピュータシステムを考えることができる。コンピュータシステム２２０において、マイクロプロセッサ１０は、多数のＩ／Ｏインタフェース２２２Ａ〜２２２Ｎと共に半導体基板２２４上に組み込まれている。Ｉ／Ｏインタフェースは、基板２２４の外部のＩ／Ｏ装置へのインタフェースを与える。Ｉ／Ｏインタフェース２２２Ａの例としては、汎用非同期送受信装置（ＵＡＲＴ:universal asynchronous receiver /transmitter）がある。マイクロプロセッサ１０は、Ｉ／Ｏインタフェース２２２Ａに結合されて、これらと通信を行う。さらに、マイクロプロセッサ１０は、外部のインタフェース論理部２２６に接続しても良く、該インタフェース論理部２２６は、さらに１乃至それ以上のダイナミックランダムアクセスメモリ（ＤＲＡＭ）モジュール２２８へとインタフェースを取っている。ＤＲＡＭモジュール２２８は、圧縮命令および／または非圧縮命令を格納するだけでなく、圧縮命令、非圧縮命令またはこれらの両方の符号で表されたプログラムで使用するためのデータも格納する。なお、この説明において、種々の信号の活性に言及する場合がある。信号が、特定の状態を示す値を持っている場合、その信号は、「活性」である。逆に、信号が、特定の状態の欠如を示す値を持っている場合、その信号は、「不活性」である。信号は、論理０の値を持っている場合を活性と定義し、論理１の値を持っている場合を逆に定義してもよい。圧縮命令セットの特定の例を示して説明したが、説明のための圧縮命令セットは、多くの変形、拡張および修正を行っても良い。これらの変形、拡張および修正が考えられる。次のヴェラログのリストは、命令伸張器１２の論理例の説明である。この論理の多くの異なる実施例が考えられるが、ここに示したヴェラログのリストが、好適な一例である。以上の開示により、圧縮命令セットおよび非圧縮命令セットの両方からの命令を実行するマイクロプロセッサを説明した。このマイクロプロセッサは、圧縮命令を伸張命令へと展開し、また圧縮命令を直接復号することもできる。圧縮命令セットを用いて符号化されたルーチンは、非圧縮命令で符号化された対応するルーチンより少ないメモリ量しか占有しないので、都合がよい。そのようなルーチンによって以前に占有されていたメモリが解放されるので、他のルーチンやそれらのルーチンによって操作されるデータが使用できるようになる。以上の開示内容を一旦完全に理解すれば、多くの変形および修正が、当業者にとって明らかとなるであろう。請求の範囲は、そのような変更および修正を総て包含するように解釈するべきである。DETAILED DESCRIPTION OF THE INVENTION Apparatus and method for detecting and decompressing instructions from a variable length compressed instruction set Field of the invention The present invention In the field of microprocessors, More specifically, Micropro Sessa instruction set optimization. Background art The structure (architecture) of a microprocessor is Complicated instruction set computation Processing (CISC: complex instruction set computing) structure or reduced instruction set Computer processing (RISC: reduced instruction set computing) structure Let's be classified. The CISC structure is Instruction set consisting of high-level, relatively complex instructions including. The microprocessor implementing the CISC structure is: In many cases, Complex life Instructions into a number of relatively simple actions that can be performed relatively easily in hardware. You. To give several decomposed operations corresponding to one instruction, Until now Microcoded rules stored in a read-only memory (ROM) Have been used successfully. More recently, Turn complex instructions into relatively simple actions Hardware decoder that separates Some CISC microprocessor designers Adopted by The architecture of the x86 microprocessor is: CISC It is an example of a structure. vice versa, The RISC structure is Low-level, relatively simple instructions Instruction set. In general, Each instruction in the instruction set is By hardware Executed directly. There is no complexity associated with the CISC method, More advanced implementation The design of the station becomes possible. further, Hardware used to execute instructions Is simple, Design at high frequencies is relatively easy. RISC structure For example, There is a MIPS RISC architecture. Although not necessarily a defining feature, Speaking of CISC structure, variable length instruction set Yes, RISC structures are often thought of as fixed-length instruction sets . In the variable length instruction set, Using different numbers of bits, Various instructions in the instruction set not only, The addressing mode for the instruction is also encoded. Variable length instruction set In In general, Information for each instruction can be one or more bytes representing that instruction Try to pack as efficiently as possible. On the contrary, In the fixed-length instruction set, Each life Use the same number of bits in the instruction (the number of bits is Generally a multiple of 8, Each instruction is It fits perfectly in a fixed number of bytes). Some fixed information fields Fields (fixed fields), Is generally defined is there. This allows The decoding process of each instruction The bit corresponding to each fixed field is Simplified to send that field to a logic circuit designed to decode You. Each instruction in the fixed-length instruction set is Since it consists of a fixed number of bytes, Instruction location features Determination is similarly simplified. Specific life The position of a number of instructions following the instruction Depending on the location of that particular instruction, implicitly (ie, That (As a constant offset from the position of the particular instruction). On the contrary, 2 To locate the second variable-length instruction, Specify the end position of the first variable-length instruction. Must be set, To locate the third variable length instruction: Second variable length It is necessary to specify the position of the end of the instruction. further, Variable long life In the order, There is no fixed field structure for fixed length instructions. Due to the lack of this fixed field Than, The decoding process becomes more complicated. Unfortunately, The RISC structure using a fixed length instruction set is Variable length instruction set There is a problem that does not generally apply to the CISC structure using. Each instruction is fixed length Because Some very simple instructions include Buy without information about the order Some actually waste memory by occupying multiple resources. example If For some instructions in many fixed-length instruction sets, "don't care ) "Field Waste memory. In contrast, variable In the long instruction set, Instruction information is packed into a minimum number of bytes. further, The RISC structure is Does not include complex instructions used in CISC structure so, The number of instructions used in the program encoded with the RISC instruction is CISC It is larger than the number of instructions used in the same program encoded in the instruction. That Each of the relatively complex instructions encoded in the CISC version of the program is: That By multiple instructions in the RISC version of the program Is replaced by Therefore, The CISC version of the program is program Occupies significantly less memory than the RISC version of Correspondingly, Device for storing programs, The bandwidth between memory and microprocessor is The RISC version of the program is better than the CISC version of the program. Need more. Summary of the Invention The problems outlined above are: Mostly solved by the microprocessor according to the invention. Is decided. The microprocessor of the present invention comprises: The corresponding non-compresse instruction d instruction) a compressed instruction set consisting of a subset of the set (Hereinafter referred to as “compressed instruction set”). Its non-pressure The reduced instruction set is High frequency operation and relatively simple operations commonly associated with RISC structures A RISC instruction set that allows the microprocessor to enjoy the optimal execution resources . Reads a compressed instruction from memory, Microprocessor By stretching inside the For a given performance level (for example, Run per second The number of instructions to be performed). You. further, The amount of memory occupied by compressed instructions is More than the corresponding uncompressed instructions occupy Relatively small. The compressed instruction set for the description described here is It is a variable length instruction set. One fruit According to the example, Includes two different instruction lengths, a 16-bit instruction and a 32-bit instruction. 32-bit life The decree is Encoded using an extended opcode, Here, the extended opcode is Fe This indicates that the instruction being executed is an extension instruction (32-bit instruction). The instruction is , It may be fetched as a 16-bit quantity. 1 having the aforementioned extended opcode When the 6-bit instruction is read, The 16-bit instruction that follows is the extended operation Linked to the instruction with the code Form a 32-bit extended instruction. Extension instructions , Have enhanced capabilities with respect to unextended instructions, Compression instruction set flexibility And further enhance performance. This allows A rule that uses the abilities contained in the extension The chin can be encoded using a compression instruction. Furthermore, the compressed instruction set includes The decompressed register from the compressed register field Multiple sets of register projections (assignments) to the register field are also included. compression Each value encoded in the register field is Different levels inside the microprocessor It is stretched to the Jista. In one embodiment, The compression register field is Respectively It consists of 3 bits. Therefore, Eight registers can be accessed for one instruction Noh. To provide access to additional registers for certain select instructions Is Assign two opcode encodings to those select instructions. Those opeco One of the code encodings is While indicating the first projection (allocation) of the register field so, The second opcode encoding is 5 shows a second projection of the register field. compression In the register field, You can include a relatively small number of bits, 8 or more Additional Select instructions for which access to the register is desired include: Giving such access This is convenient. further, The projection of the register is Register field expansion In order to minimize the logic circuit used for extension, Selected. In one embodiment, compression The register field is Copied directly into part of the decompression register field, Extension The rest of the register field is Generated using a small number of logic gates. The microprocessor of the present invention comprises: Routine encoded with compression instruction and uncompressed instruction Program with other routines encoded by the ing. Subroutine call instructions included in the compressed instruction set are: The desired route Includes a compression mode that indicates whether the chin is encoded with a compression instruction. Subroutine The compression mode specified by the thinning is With the microprocessor, That Captured as the compression mode for the routine. In one embodiment, compression The mode is Stored as one of the fetch address bits (microprocessor Stored in the program counter register inside the server). The compression mode in this case is , Part of the fetch address, And the subroutine call instruction is Its sable Including storing the return address for the routine Calling routine The compression mode of It is automatically stored when a subroutine call instruction is executed. this By When the subroutine return instruction is executed, Of the calling routine The compressed mode is automatically restored. Another feature of an embodiment of the microprocessor is that Wide area (global) pointer Immediate file used for load / store instructions having a register as a base register Field expansion. The immediate field is Expanded to the immediate field So Is set. This allows The lower of the address space of the global variable The subrange at the boundary of is Assignment to global variable of compression instruction Can be Uncompressed instructions are: Global to the rest of the global variable address space Stores variables. Since the above subranges are far apart, Of a specific program The assignment of global variables between compression and uncompression routines is Relatively easy It is more convenient. The present invention Wide, Equipped with a command expander, Executes instructions from the variable-length compression instruction set. A device to perform is contemplated. The instruction expander Instructions that are members of the variable-length compression instruction set Are combined to receive Configured to examine the opcode field of the instruction It is. The instruction expander The opcode field of the instruction is an extended opcode If encoded, If the instruction is an extended instruction having a first fixed length It is configured to determine. further, The instruction expander Opcode file of the instruction Field is encoded as a second opcode different from the extended opcode. If The instruction is configured to be determined to be a non-extended instruction. The present invention In addition, the compression instruction is expanded to an expanded instruction Consider the method of stretching. Compression instruction If the opcode field is an extended opcode, The compression instruction is First fixed length Is determined to be an extended instruction having The opcode field of the compression instruction is If it is a second opcode different from the extended opcode, The compression instruction is Second Is a non-extended instruction having a fixed length. The compression instruction is Decompressed to a decompression instruction. Pressure If the contraction instruction is an extension instruction, The number of bytes included in the compression instruction is First fixed Determined by length. Also, If the compression instruction is a non-extended instruction, The number of bytes is Determined by the second fixed length. further, The present invention First determining means, With the second judgment means and the expansion means An apparatus for expanding a compression instruction into a decompression instruction is contemplated. The first determining means is Compression instruction If the opcode field is an extended opcode, The compression instruction is First fixed It is determined that the extended instruction has a length. The second determining means is Operation instruction of compression instruction Field is a second opcode different from the extended opcode, That pressure The contraction instruction is It is determined that the instruction is a non-extended instruction having the second fixed length. The extension means Pressure Decompress a decompression instruction into a decompression instruction. If the compression instruction is an extension instruction, The compression instruction Contains the number of bytes It is determined by the first fixed length. Also, Non-compression instruction For extended instructions, The number of bytes is Determined by the second fixed length. further, The present invention A program including a first routine and a second routine A method that executes in a microprocessor is contemplated. Of the first routine Internally sable When the call instruction is executed, This subroutine call instruction The above Routine 2 should be executed via the destination address of the subroutine call instruction It is shown that. Check certain indications in subroutine call instructions. That If the display is in the first state, The second routine is Encoded using compression instructions Judge that there is. And If the display is in a second state different from the first state , The second routine is It is determined that encoding is performed using an uncompressed instruction. further, The present invention The microprocessor has execution means and inspection means. e, For executing a program including a first routine and a second routine Is intended. The execution means is Execute subroutine call instruction inside the first routine Run. This subroutine call instruction The second routine is a subroutine. Indicates that the call instruction should be executed via the destination address. Inspection means Is Check certain indications in subroutine call instructions. The inspection means The table If the indication is in the first state, The second routine is Encoded using compression instructions Judge that And If the display is in the second state, The inspection means 2nd le - It is determined that encoding is performed using an uncompressed instruction. The present invention further, Storage device and mode detector in microprocessor And an apparatus for fetching compressed and uncompressed instructions comprising: Storage device , Compressible finger An indicator (compression enable indicator) is stored. The mode detector is In storage Combined, When fetching a subroutine call instruction that specifies the target routine , The target routine is configured to detect a compression mode. The mode detector is Inspection It is configured to inform the processor core of the issued compression mode. Processor The core is If the compression mode indicates compression, Configured to fetch compressed instructions You. further, The processor core is If the compression mode indicates uncompressed, Uncompressed instructions It is configured to fetch. The present invention further, Microprocessor with instruction decompressor and processor core Contemplate Sessa. The instruction expander Compression instructions that are elements of the variable-length compression instruction set Combined to fetch. The instruction expander Each compression instruction received corresponds to It is configured to decompress to a decompression instruction. The processor core is Receive expansion command Combined to It is configured to execute the decompression instruction. further, The present invention A method of executing an instruction code is contemplated. If the compression instruction Is touched. This compression instruction This is an element of the variable length compression instruction set. The compression instruction is By being decompressed in the instruction decompressor, Form the corresponding decompression instruction. this The decompression instruction is Executed on the processor core. The present invention further, Fetch means, An instruction code including expansion means and execution means. Devices that perform the code are contemplated. Fetch means, In the variable length compression instruction set Fetch a compression instruction. The extension means To expand the compression instruction Than, Form the corresponding decompression instruction. The execution means is Execute the decompression instruction. further, The present invention Contemplates an instruction decompressor configured to decompress compressed instructions You. The first of the compression instructions is Defined for the corresponding uncompressed instruction set To access the first subset of registers Can be encoded. further, The second of the compression instructions is: Access the first subset of registers Can be encoded to access Access the second subset of registers Can also be encoded. The present invention further, A method of decompressing a compressed instruction is contemplated. First register If the compressed instruction with the field is encoded using the first opcode, , The compression instruction is From compressed register specifier to decompressed register specifier Is expanded using the first register projection of Has a first register field If the compressed instruction is encoded using the second opcode, The compression instruction Is Second register from compressed register indicator to decompressed register indicator The image is expanded using the projection image. The present invention further, An apparatus for decompressing compressed instructions with decompression means is contemplated. Extension Zhang means, It is configured as follows. That is, Pressure with first register field If the reduced instruction is encoded using the first opcode, Compression register finger Using the first register projection from the indicator to the decompression register indicator, The compression instruction To stretch. Also, Extension means Is A compressed instruction having a first register field is encoded using a second opcode. If it is Second from compression register indicator to decompression register indicator Using the register projection of Decompress the compression instruction. The present invention further, Set the compression register field of the compression instruction to the expansion register of the expansion instruction. An instruction decompressor configured to decompress into Staffield is contemplated. Compression cash register The extension of Stafield A first value encoded into a compression register field; And the second value encoded into the opcode field of the compression instruction. The present invention further, Set the compression register field of the compression instruction to the expansion register of the expansion instruction. A method of stretching to Stafield is contemplated. Fewer compression register fields And some Copied directly into part of the decompression register field. Decompression register The rest of the field is Working logically on the compression register field Generated. further, The present invention Comprising first means and second means, Compression level of compression instruction A device for expanding the register field into the expansion register field of the expansion instruction is intended. I do. The first means is Decompress register at least part of the compression register field Copy directly to part of the field. The first means is Compression register field Combined to receive. Similarly, The second means, Compression register field Combined to receive, Operates on the compression register field to decompress the register Generate the rest of the field. further, The present invention Set the compression register field of the compression instruction to the expansion register of the expansion instruction. An instruction decompressor configured to decompress into Staffield is contemplated. This instruction The stretcher is Decompress register field at least part of compression register field By copying to the first part of The first part of the decompression register field Form. further, The instruction expander Decompression register acting on compression register field Includes a logic block configured to generate the rest of the stafield. BRIEF DESCRIPTION OF THE FIGURES Other objects and advantages of the present invention are: Read the detailed description below, And attached figure It will become clear by referring to the plane. FIG. FIG. 2 is a block diagram of one embodiment of a microprocessor. FIG. FIG. 4 is a block diagram of a second embodiment of the microprocessor. FIG. 3A Acceptable in one embodiment of the microprocessor shown in FIGS. This is the first instruction format. FIG. 3B Allowed in one embodiment of the microprocessor shown in FIGS. This is a second instruction format. FIG. 3C Allowed in one embodiment of the microprocessor shown in FIGS. This is the third instruction format. FIG. Acceptable in one embodiment of the microprocessor shown in FIGS. This is the fourth instruction format. FIG. 4A shows Acceptable in one embodiment of the microprocessor shown in FIGS. This is the fifth instruction format. FIG. 4B Acceptable in one embodiment of the microprocessor shown in FIGS. This is the sixth instruction format to be executed. FIG. Acceptable in one embodiment of the microprocessor shown in FIGS. This is the seventh instruction format. FIG. 4D Acceptable in one embodiment of the microprocessor shown in FIGS. This is an eighth instruction format. FIG. 5A, 5B, 5C, 5D and 5E are FIG. 3A, 3B, Shown in 3C and 3D 5 is a table of an example of an instruction using the instruction format shown in FIG. FIG. 6A, 6B, 6C, 6D, 6E and 6F are FIG. 4A, 4B, 4C and 4 6 is a table of an example of an instruction using the instruction format shown in FIG. FIG. Any of the embodiments of the microprocessor shown in FIGS. FIG. 4 is a diagram showing an offset from a register and a global pointer register. FIG. Hardware example of expanding immediate field from compression instruction to decompression instruction It is a block diagram of. FIG. Expanded by one embodiment of the microprocessor shown in FIGS. It is a figure showing an offset. FIG. An immediate buffer according to one embodiment of the microprocessor shown in FIGS. It is a flowchart which shows operation | movement of the expander for fields. FIG. The microprocessor shown in FIGS. FIG. 4 is a block diagram of an example hardware that generates a fetch address according to one embodiment. . FIG. Used in one embodiment of the microprocessor shown in FIGS. FIG. 3 is a block diagram showing a register expansion logic circuit to be used. FIG. An embodiment thereof is shown in FIG. 1 and FIG. It is a block diagram of an example of a pewter system. Detailed description of the invention In FIG. FIG. 2 shows a block diagram of a first embodiment of a microprocessor 10A. My The cross processor 10A Instruction expander 12A, Instruction cache 14A and professional Including the sessa core 16. The instruction expander 12A Furthermore, it is linked to the instruction cache 14A. Are combined. The instruction cache 14A It is joined to the processor core 16. In general, The microprocessor 10A includes: Main memory subsystem (hereinafter referred to as “Main memo ) Is read from a compressed instruction (compressed instruction). Reading The embedded compression instruction is Through the command expander 12A, At this time, The compression instruction is Expanded to a decompressed instruction and stored in the instruction cache 14A. Will be delivered. Many of the compression instructions are The corresponding decompression instructions occupy more memory space Since there is no, It requires less memory to store the program. You. further, Since the instructions are decompressed inside the microprocessor 10A, Compression instruction From main memory The bandwidth required to transfer to microprocessor 10A is reduced. micro The processor 10A includes: For computer systems with relatively small main memory Can be. Since the stored instructions are compressed, Relatively large in main memory Can store programs. In one embodiment, The microprocessor 10A includes: Compressed instructions and uncompressed Both instructions are configured to be executable on a routine-by-routine basis. In other words, routine Is Encoding may be performed using either a compression instruction or a non-compression instruction. Compression instruction set Routines that cannot be efficiently encoded in Encoded using uncompressed instructions, Compression life The routines that can be efficiently encoded in the instruction set are: I just need to do that, Convenience Is good. The microprocessor 10A includes: Allows a mix of compressed and uncompressed instructions In order to Load using global pointer register as base register / The expansion of the immediate field for the store instruction may be allowed. To this stretch About Details will be described later. further, The instruction expander 12A Detect compression mode You. The compression mode is The instruction set used to encode the routine is compressed Or Or, it is to identify whether or not the data is compressed. Instruction compression is For encoding instructions available in microprocessor 10A This is done by imposing certain restrictions. To restrict instruction encoding Than, Reduce the size of the instruction field (ie, Number of bits in instruction field Can be reduced). For example, Available Reduce the number of registers, A compressed instruction set can be formed. Available Because there are few registers, Used as the source and destination operands of the instruction A relatively small field can be used to encode the register. life The stretcher 12A is Decompress the encoded register field to the register field Stretch to. The decompression register field is Included in decompression instructions. The compression instruction is By using the reduced instruction field, My core used in the processor core 16 Less memory than the original instruction encoding defined by the microprocessor architecture (immediate Chi Relatively few bits). The instruction expander 12A Receiving the compression instruction, The instruction to the original instruction encoding system It is configured to stretch. Each instruction field in a compression instruction is Compression The field is decompressed into the corresponding decompression field inside the corresponding decompression instruction. The decompressed instruction is The original instruction format allowed in the processor core 16 Has been encoded. The processor core 16 Reads an instruction from the instruction cache 14A, Decrypt, And a circuit for execution. The instructions available in processor core 16 are: This It is determined by the architecture of the microprocessor used here. One implementation In the example, The processor core 16 Adopt MIPS RISC architecture . However, The processor core 16 Uses any microprocessor structure May be. The instruction expander 12A Decompress the instruction to its original form so, The processor core 16 It may be composed of a processing core designed before. Exchange In other words, The processing core is For inclusion in microprocessor 10A, Substantial change No further changes are required. The MIPS RISC architecture is Instructions consisting of 32-bit fixed-length instructions Specify the set. For the microprocessor 10A, Pressure consisting of variable length instructions Define a reduced instruction set. Many of those compression instructions are It is a 16-bit instruction. Other compression instructions are This is a 32-bit instruction related to an extension instruction described later. 16 Several bit and 32 bit instruction formats are defined. In addition, In this embodiment, 1 Using 6-bit and 32-bit compression instructions, Different embodiments have different instruction lengths May be used. What is encoded by the compression instruction is Part of the uncompressed instruction. The instruction encoding allowed in the compressed instruction set is: Very commonly encoded instructions Not only Including many of the most commonly used registers, Many programs in the program Programs and routines can be encoded using compression instructions. In one embodiment, The microprocessor 10A includes: Use compressed mode. If the compression mode is active, The compression instruction has been read and is being executed. Instruction expander 1 2A is When an instruction is transferred from main memory to instruction cache 14A, Those Extend the instruction. on the other hand, In some cases, the compression mode is inactive. in this case, Non-pressure The reduced instruction has been read and executed. When the compression mode is inactive, Instruction extension Table 12 A is Bypassed. In some embodiments, Set the compression mode to 1 bit of the fetch address. (For example, Indicated by bit 0). The current fetch address is For example, Step It is stored in the PC register 18 inside the processor core 16. Bit of PC register 18 To 0 3 shows a compression mode (CM) of the microprocessor 10A. The instruction cache 14A Configured to store decompressed and uncompressed instructions High-speed cache memory. The instruction cache 14A is any cache Although a structure may be used, For the embodiment shown in FIG. Set associative (Set associative) configuration or Or direct mapping A configuration would be appropriate. next, FIG. 9 shows a second embodiment of the microprocessor 10B. Microp The processor 10B Instruction key combined to receive instruction bytes from main memory Cache 14B, It includes an instruction expander 12B and a processor core 16. Instruction The brush 14B is Coupled to the instruction expander 12B, This is, Further processor core 16. The microprocessor 10B includes: The instruction cache 14B and the processor core 16 And a command decompressor 12B. The instruction cache 14B Stores compressed instructions transferred from main memory. in this way, Instruction cache 14 B is Used as instruction cache 14A in microprocessor 10A It can store more instructions than a similar instruction cache of similar capacity. order The expander 12B Fetch corresponding to an instruction fetch request from the processor core 16 Receiving the switch address, The instruction cache 14B is accessed in response to the fetch request. Access. The corresponding compression instruction is With the command expander 12B, Expanded to decompression instruction It is. The decompression instruction is The data is transferred to the processor core 16. Like the microprocessor 10A, Microprocessor 10B is in compression mode In some embodiments. When uncompressed instructions are loaded and executed, Command extension The tensioner 12B Bypassed. In this example, The instruction cache 14B compression Stores both instructions and uncompressed instructions. In addition, The instruction cache 14B General To Bytes of an instruction are stored in a fixed number of storage locations called cache lines. Store. Therefore, One particular cache line is Some compression instructions or Stores uncompressed instructions. In either case, Multiple instruction bytes are stored. this like, Instruction caches 14A and 14B It has a similar structure. One The compression mode when a cache line is addressed is The instruction byte is Determines whether to be interpreted as a compressed instruction or an uncompressed instruction. As an alternative to the microprocessor 10B, Instruction of processor core 16 The instruction decompressor 12B is included in the decoding logic. In such an embodiment, And The compression instruction is Actually, it does not need to be stretched. Instead, The compression instruction is Decoding directly by decoding logic No. The decrypted instruction (hereinafter referred to as the “decryption instruction”) Non-compression corresponding to compression instruction It will be similar to the decoding instruction generated for the reduced instruction. In addition, The microprocessors 10A and 10B Microphone operated by compression instruction This is merely one embodiment of the microprocessor 10. In the remainder of this description, Ma Microprocessor 10, Using the instruction cache 14 and the instruction decompressor 12, Figure In addition to the corresponding elements of 1 and 2, In another embodiment of the microprocessor 10 Of the included element, Another embodiment is also referred to. In the above description, Stretching, Compression instructions, Decompression and non-compression instructions Used It will be used later. As used previously, "Compression instruction" The term is Refers to instructions stored in compressed form in memory. The compression instruction is In general , Defined by the microprocessor structure employed by processor core 16 Fewer bits than the number of bits used to store the instructions Is stored. The term "stretch instruction" Compress instruction to processor core 16 To the original code as defined by the microprocessor structure adopted by And the result of the expansion. The term "uncompressed instruction" Compression instruction processor core 16 as the code defined by the microprocessor structure employed by Refers to the order. The uncompressed instruction is It is stored in memory in the same format (ie, Uncompressed instructions Is never compressed). Finally, The term "stretch" Compression instruction Refers to the process of expanding to the corresponding decompression instruction. In addition, The instruction decompressors 12A and 12B Decompress multiple compression instructions at the same time It may be configured as follows. Such an embodiment of the instruction decompressor 12 is: Every clock cycle It may be used with embodiments of the processor core 16 that execute multiple instructions. 3A to 3D and 4A to 4D Using MIPS RISC architecture According to an embodiment of the microprocessor 10 16 bit and 32 bit respectively Here is an example of the instruction format for the compression instruction of In some embodiments, Different instruction formats May be used. Each of the instruction formats shown in FIGS. In this particular example, It consists of 16 bits. on the other hand, Each instruction format shown in FIGS. This particular fruit In the example, It consists of 32 bits. Compressed instructions encoded using these instruction formats The decree is Instructions defined by the MIPS RISC architecture for each instruction Expanded to format. FIG. 3A The first instruction format 20 is shown. Instruction format 20 is Opcode feel C22, A first register field 24, A second register field 26 and A function field 28 is included. The operation code field 22 Identify the instruction Used for further, The function field 28 has an operation code field 22. Is a certain sign, Associated with this code, To identify the order Used for The function field 28 and the operation code field 22 Oneness To form an opcode field for the instruction, It is efficient. Operation Code field 2 Two, If a code other than that particular code is used, The function field 28 immediate Used as a field. By the first register field 24 and the second register field 26, Identify the destination and source registers for the instruction . Also, The destination register is Generally the source register for the instruction It is also used as data. in this way, Two source operands and one destination The nation operand is First register field 24 and second register Specified by field 26. The first register field 24 and the second The notation “RT” and “RS” in the register field 26 of See below Indicates the use of the field in the instruction table. By the sign of the instruction, RT or Any one of RS becomes a destination register. In one embodiment, The operation code field 22 has 5 bits, First Regis Field 24 and second register field 26 each have 3 bits, So The function field 28 is composed of 5 bits. The first register field 24 , It is divided into two lower fields (denoted RT0 and RT1). This implementation In the example, RT1 consists of 2 bits, RT0 consists of one bit. RT1 is R Connected to T0 to form a first register field 24. Lower field R T1 and the second register field 26 Encoded by instruction format 20 When used in an instruction, 3 defined in the MIPS RISC architecture 2 Shows one of the registers. FIG. 3B The second instruction format 30 is shown. The instruction format 30 is Opcode feel C22, First register field 24 and second register field 26 Including. further, 3 shows a third register field 32 and a function field 34. It is. The third register field 32 In general, Instruction using instruction format 30 Used to identify the destination register for Therefore, The first register field 24 and the second register field 26 Imperative form It consists of a source register for equation 30. The function field 34 Function feel Used in the same manner as in the field 28. In the illustrated embodiment, Third register field 3 2 is 3 bits, The function field 34 consists of 2 bits. The third instruction format 40 is shown in FIG. 3C. The instruction format 40 is Opcode field 22 and the second register field 26, An immediate field 42 is also included. Immediately The value field 42 is Immediate data for the instruction specified by instruction format 40 (Immediate data). Immediate data is Instruction Peland, First register field 24 or second register field This is the same as the value stored in the register specified by the code 26. For example, Immediate data Addition instruction using data Store the immediate data in the destination register Is added to the value Store the resulting sum in its destination register Store. In one embodiment, The immediate field 42 is 8 Consists of bits. The immediate field 42 is In the instruction format shown in FIG. 3C, Two It is divided into lower fields IMM0 and IMM1. This lower field And The second register field 26 is Within the instruction format 40, Instruction format 2 Can be placed in the same bit position as if it were placed at 0 and 30 Become. The second register field 26 It is the same as the 16-bit instruction used. Can always be found in the same position, It is convenient. Therefore, Lower level Field IMM1 Consists of two bits, The lower field IMM0 is 6 bits Become. IMM1 is Connected to IMM0 to form an immediate. FIG. A fourth instruction format 50 is shown. The instruction format 50 is Opcode feel And an immediate field 52. The immediate field 52 Immediate feel Like C42, Used as an instruction operand. However, Immediate field 52 is It consists of 11 bits. FIG. 4A shows 5 shows a fifth instruction format 60. The instruction format 60 is Opcode feel Includes This opcode field 22 is Encoded as an extension instruction You. The instruction expander 12 Extended instruction opcode in the opcode field 22 When you recognize, Treat the instruction as a 32-bit instruction (ie, Extended opcode 16 bits included in the instruction including If no extended instructions are included, program 16 bits that constitute the next instruction in system order 32-bit instructions concatenated Order is formed). Therefore, Compression instruction Is The variable-length instruction set consisting of 16-bit instructions and 32-bit instructions Can be further, The instruction format 60 is Zero field 6 consisting of 6 bits 2 (all encoded to binary 0), Immediate field 64 and BR fee Field 66. The instruction format 60 is The extended form of the BR instruction (unconditional branch instruction) Is used to encode The BR field 66 is Opeco showing BR instruction Field. In one embodiment, BR opcode is Hexadecimal 0 2. The extended BR instruction is Since it has an immediate field larger than the non-extended BR instruction, Non-expansion It can be encoded with an offset larger than the Zhang BR instruction. Minute from branch instruction to far instruction If you want a tree, This extended BR instruction is used. Also, Branch to nearby instruction In Use a non-extended BR instruction. The immediate field 64 The purpose of the branch instruction 16 bits added to the address of the instruction following the BR instruction to generate the address This is used as the offset of the unit. On the contrary, The non-extended BR instruction is 11 be Include the offset of the Encoded using the instruction format 50). FIG. 4B Shows instruction format 70, this is, This is an extended version of the instruction format 40. order Format 70 is Near the opcode field 22 that is encoded as an extended opcode Or Immediate field 72, A first register field 74, Second register file Field 76 and a second opcode field 78. First register Field 74 and the second level Gistafield 76 In the illustrated embodiment, Each consists of 5 bits. I Therefore, Registers defined in the MIPS RISC architecture are: Any It can be accessed using the instruction format 70. The second opcode field 78 Real Defines the instruction in the line, 5 bits (similar to opcode field 22) Consists of Finally, The immediate field 72 Consists of 12 bits, 1-bit I MM2 lower field, 5 bit IMM1 lower field and 6 bit I It is divided into MM0 lower fields. The immediate field 72 In the illustrated embodiment In addition, Connect IMM1 to IMM2, By further connecting IMM0, Formed. An extended instruction format corresponding to the instruction format 30 is shown as an instruction format 80 in FIG. 4C. life Order form 80 As in the instruction format 70, the operation code field 22, First Regis Tafield 74, The second register field 76 and the second opcode file Field 78. further, The instruction format 80 is The third register field 82 and And a function field 84. The third register field 82 5 bits Except that It is the same as the third register field 32. Therefore , Replace any register of the MIPS RISC architecture with a third register fee Field 82. The function field 84 6 bits Except for Same as function fields 28 and 34. The second opcode field 78 From instruction format 70 The instruction format 80 is encoded to a specific value to distinguish it. The second opcode file Field 78, If encoded to that particular value, The instruction expander 12 That instruction Is interpreted as the command format 80. vice versa, The second opcode field 78 is If it is encoded to a different value than that particular value, The instruction expander 12 Instruction format Interpret as 70. In one embodiment, That particular value is Hexadecimal 00 . The instruction format 80 is Also includes a COP0 bit 86. COP0 bit 86 is When this is set, (Defined in the MIPS RISC architecture Indicates that some sort of coprocessor zero instruction is being executed. Life later In the order table, The instruction encoded by setting COP0 bit 8 defines the instruction Have been. Instruction format 20, 30, With the instructions defined for 40 and 50, one It can perform many of the operations commonly performed in general programs. But, Depending on the routine, You need to do something impossible with these instructions Sometimes. Most of the instructions in the routine are By encoding using instruction formats 20 to 50 But In some instructions, Additional code forms are required. For example, Format 20 Access to registers not included in the subset of available registers Seth, May be necessary. Included in instructions encoded using formats 20-50 There are no additional instructions, May be necessary. For these and other reasons, Extension Operation codes and extended instruction formats 60 to 80 are defined. You. The instruction expander 12 To detect extended opcodes, Opcode field Examine 22. The extended opcode is To use the instruction format 50 in the present embodiment This is one of the opcodes defined in. However, Included in immediate field 52 The bits to be Depends on the extension instruction format encoded for a specific extension instruction. Assigned to the interpretation. The extended instruction format includes Second to specify a specific extension instruction Opcode field (for example, Fields 66 and 78) are included. By adding extended opcodes and extended instruction formats, Many instructions are Comparison It is encoded using narrow instruction formats 20 to 50, Relatively wide expansion if necessary The flexibility of Zhang command format can also be provided. Machines included in the extended instruction format Even programs that occasionally use Noh, It is possible to reduce the memory occupancy. So Is These programs also Can be encoded using a compression instruction, Compression life This is because most instructions consist of 16-bit compression instructions. In one embodiment of the microprocessor 10, 16-bit instruction part Switch to detect extended opcodes, Extended instructions may be handled. Extension When an opcode is detected, By transferring the NOP to the processor core 16, Extended life The remaining 16-bit portion of the instruction may be fetched. The extension instruction is Stretched, It is given as the next instruction after the above NOP. further, The instruction expander 12 Some of the extended instructions are available, The second part is profit Handle cases that cannot be used. For example, The two parts of the extension instruction are Instruction May reside on two different cache lines within the cache 14. But What One part of the instruction is Read from the instruction cache 14, The other Part is It may not be inside the instruction cache 14. The first part is Remaining Until the part is available It may be necessary to store it in the instruction expander 12. Not. Finally, FIG. 4D Explicitly extend the JAL instruction in the MIPS RISC instruction set. This is an instruction format 90 used for extension. The JAL instruction is Subroutine call It is often used as an instruction. The subroutine is The calling routine May be stored in a memory at a large distance (in terms of address). Accordingly hand, Largest possible range (via 26-bit immediate field 92) Having a relative offset of Important for JAL instructions. further, order Include one exchange bit 94. The exchange bit is Destination address Used to indicate the compression / incompressibility of the instruction. Exchange bit is set If The target instruction is a compression instruction. If the exchange bit is clear, Goal The instruction is an uncompressed instruction. The value of the exchange bit 94 is Inside the processor core 16 Copied to bit 0 of program counter. Bit 0 of the program counter Is It can be assumed that it is always zero. Because 16 Bit and 32-bit instructions are: Each occupy at least 2 bytes, and The instruction is This is because they are stored at consecutive addresses. Therefore, Bit 0 is A convenient place to store the compression mode of the current routine. Processor core 16 is If bit 0 is set, Change the fetch address to 2 (instead of 4) By increasing by one, A 16-bit compressed instruction is transmitted through the instruction decompressor 12 Fetch. Each instruction of the compressed instruction set used by microprocessor 10 is FIG. A to 3D and at least one of the instruction formats shown in FIGS. 4A to 4D are used. What Oh The operation code field 22 Included in each instruction format, And in each instruction format Located in the same place. By encoding the opcode field 22, The rest of the instruction Which instruction format is used for interpreting the part is determined. Opcode field Is assigned to the instruction format 20; Opcode feel A second aspect of the code form is assigned to the instruction form 30; . . And so on You. As used herein, the term "instruction field" is grouped and Refers to one or more bits in an instruction to which certain interpretations are assigned as a group. An example For example, the opcode field 22 contains bits interpreted as the opcode of the instruction. Group. In addition, the first and second register fields 24 and 26 Register for identifying a storage location in processor core 16 for storing the instruction operand identification Consists of children. In addition, the term "immediate field" has immediate data in it. Points to the instruction field to be encoded. Immediate data is obtained by giving an operand to an instruction. Conceivable. The immediate data is the offset to be added to the register value. May be used. By this addition, an address is generated. In addition, immediate data May be used as an offset for a branch instruction. 5A-6F illustrate a compression scheme used in a particular embodiment of the microprocessor 10. It is the table which raised the example of the order set. In certain embodiments, the processor core 16 includes Adopt MIPS RISC architecture. Therefore, the instructions in these tables The instruction mnemonic listed in column 100 is the MIPS RISC Architecture [Or Kane and Heinrich, "M IPS RISC Architecture, Appendix D, Upper Sad, NJ Le River, Prentice Hall PTR (Professional Technical Reference) Edition, 1992 (hereby incorporated by reference). Corresponds to the instruction mnemonic defined for the assembler. However, the following exceptions There is. That is, CMPI, MOVEI, MOVE, NEG, N0T. And extensions It is. These instructions are the following MIPS instructions (RS and RT are 16 bit RS and RT). Further, some symbols are used in the attached instruction table. Operand column 102 In, symbols rs, rt, xs and rd were used. rs and xs are the first 2 register field 26 (or second register field 76), rt and xt are stored in the first register field 24 (or the first register field). Field 74). Similarly, rd is the third register field 32 (or Third register field 82). As described in the above embodiment, the first Register field 24, second register field 26 and third register Each of the data fields 32 is composed of 3 bits. In Table 1 below, Field code (in binary) in the MIPS RISC architecture for (Registered) to the register in the above). Other projections will be shown later Intention to. The names assigned according to MIPS assembler conventions are also listed in Table 1. You. Table 1: Register assignment As shown in Table 1, Register field 24, Compressed instruction with 26 and 32 For Up to 16 registers can be used. Each register field Is 3 bits, For a given opcode, Only 8 registers are used Wear. Instructions that can access all 16 registers include: In the instruction table below Two operation codes are assigned. In this regard, Register selection is It is a function of both the register field and the opcode field 22. cash register Stafield, It can be encoded using relatively few bits, Big Regis Provides a selection instruction that can access the data group, It is convenient. In the operand field 102, Immediate field 32, 42, For 64 and 72 Symbol is also shown. The symbol "imm" That an immediate field is included Show. If "s" precedes "imm", Its immediate field is Signed Yes, The expansion of the immediate field to the expansion instruction is So This is performed by sign-extending the immediate field of "S" before "imm" Is missing, Its immediate field is Unsigned, Of its immediate field To stretch, With zero extension of its immediate field. In one embodiment, Low Decompression of immediate field for load / store instruction 1 bit per halfword, Wa 2-bit right rotation per mode, And following this, 1 for half a word bit, It consists of performing a 2-bit left shift on the immediate bits per word. Effect Effectively, Give a 7 bit immediate field for the word, For half a word (In the case of a 16-bit instruction format) A 6-bit immediate field is provided. MIPS In the RISC architecture, Address of data corresponding to load / store instruction Is Stipulates that each instruction included in the compressed instruction set example be lined up . Therefore, Least significant bit (of halfword) and 2nd least significant (of word) The eyes bit Since it is set to zero, To specify these bits, compression It is not necessary to use the bits of the immediate field that has been set. Finally, "Imm" A number indicating the number of bits included in the immediate field is appended. The opcode field 22 and the function field 28 are also expanded. Specifically Is The operation code field 22 and the function field 28 5A to 6F The instructions in the MIPS RISC architecture are identified according to the table shown in You. The opcode field and function field of the decompression instruction are MIPS RI Sign according to SC architecture definition Be transformed into 5A and 5B Tables 110 and 112 are shown respectively. Table 110 and 112 is Using the instruction set 20 shown in FIG. 3A, Life from compressed instruction set examples Post the decree. In addition to the instruction column 100 and the operand column 102, Opcode column 10 6 and a function column 104 are also included. The operation code column 106 and the function column 104 Including hexadecimal numbers, The opcode field 22 and the function field 28 Corresponding. In Table 110, In the function column 104, there are several instructions having the code form "imm5". Or included. The code form “imm5” is For load / store instructions in Table 110 Appear, For these instructions, Function field 28 as immediate field Indicates that it is used. For other instructions, The function field 28 compression Used in association with opcode field 22 to identify instructions in the instruction set. Used. further, In Table 110, The operation code "1d" Labeled "Special" Have been. The special order is There is a specific interpretation in function field 28. In particular, Machine If the most significant bit of the function field is 0, The instruction is defined as: ADDIU rt, rs, simm4 However, The operand “simm4” is From the remaining bits of the function field 28 It is formed. Function field 28 If the most significant bit is 1, Except in two special cases, The instructions are defined as follows: Be justified: ADDIU xt, xs, simm4 If the second register field 26 is coded to 0, The instruction is Become: MOVEI xt, imm4 Again, The operand imm4 is Form from remaining bits of function field 28 Is done. Finally, The second register field 26 5 (hexadecimal) and encoding If so, The instruction is defined as: ADDIU sp, simm9 However, The operand simm9 is The remaining bits of the function field 28 and the One register field 24 is formed. Lower 2 of operand simm9 The bits are Set to 0. In addition, The destinations of the instructions SLT and SLTU shown in Table 110 are: According to one embodiment, This is a t8 register (register # 24). In Table 112, For some instructions, Operands "imm3" and “Imm6” is shown. The operand imm3 is Second register feel Code 26, imm6 is The second register field 26 and the first register It is encoded into both the stafield 24. further, Table 112 Includes a jump register (JR) instruction. This instruction: Oh The second register figure as Peland Field 26. But, In the example, MIPS RISC Architect To specify one of the registers in the structure for the JR instruction, First register Field RT1 of field 24 is associated with second register field 26 To use Be careful. In FIG. 5C, Table 114 shows Command column 100, Operand field 102, Opeco And a function column 104. In Table 114, Instruction format 3 shown in FIG. 3B Using 0, The instructions from the instruction set examples are listed. Some instructions in Table 114 are: C It has a destination register coded like a code (i.e. Programmer Is In addition to using different opcodes, Destination register cannot be selected No). For these instructions, Function field of third register field 32 Coupled to C The function field code shown in the function column 104 is stored. Further To The instruction having an immediate operand in the function column 104 and the operand column 102 is 1 There are two. This instruction: Second register field in relation to function field 34 Using 26, Encode the corresponding immediate field used in this instruction. 5D and 5E illustrate Using instruction formats 40 and 50, respectively. Compression instruction Tables 116 and 118 show the instructions from the packet. In Table 118, Extension instruction It is shown. However, This extension instruction: The instruction has an instruction format 60, 70 And that it is a 32-bit compressed instruction that uses one of I have. 6A and 6B, Tables 120 and 122 are shown. Tables 120 and 122 Is Encoded using the instruction format 70 shown in FIG. 4B, From the compressed instruction set Indicates an instruction. Table 120 is An instruction column 100 and an operand column 102; Further Opeco Field 108 is included. The operation code column 108 If the opcode symbol shown in this column is Except for corresponding to opcode field 78, Same as the operation code column 106 It is. Table 122 shows that An RT column 109 corresponding to the first register field 74 is included. The sign of the RT field of the instruction shown in Table 122 is: Which instruction is selected Is shown. The instructions shown in Table 122 are: The code in the operation code field 78 is Have. In one embodiment, This code is 00 (hexadecimal). FIG. 6C, 6D, 6E and 6F are Encoded by the instruction format 80, compression Table 124, which shows the instructions from the example instruction set, 126, 128 and 130. Table 124, 126 and 130 are Function column corresponding to the sign of the function field 84 107. Table 128 shows Includes the RS and RT columns 105 described in more detail below. No. The operand field 102 of the table 124 is Include immediate operand for some instructions . The operand “imm5” is Encoded into second register field 76 . The operand imm15 is A first register field 74, Second register Field 76 and third register field 8 2 is encoded. The instructions listed in Table 128 are: RS, As shown in the RT column 105, Second Regis Data field 76. One instruction is First register Field 74 is identified through a second register field 76. RS , Instructions where the RT column 105 contains an asterisk for the RT portion: Second register Identified via field 76. Also, RS, RT column 105 is asterisk Instructions that do not include A second register associated with the first register field 74 Identified by field 76. Identification via first register field 74 Instructions that are not Use first register field 74 to encode operands be able to. The instructions listed in Tables 128 and 130 are: COP bit 86 is set Instructions, The instructions listed in Tables 124 and 126 are: COP0 bit 86 is cleared. Some of the instructions in Table 128 are: Includes operand imm6. Operand "imm6 " Encoded into function field 84. further, Second register feel C is 1x (hexadecimal, x indicates that this bit is an arbitrary value) If it is Using the function field 84, The instructions shown in Table 130 are shown. FIG. First addressing window according to one embodiment of microprocessor 10 Shows a dove 150 and a second addressing window 152. Addressing Window 15 The center of 0 is Base register (Reg on the left side of the addressing window 150 ). Depending on the value of the base register, Identify addresses in main memory You. The addressing window 150 is Uncompressed according to one embodiment of uncompressed instruction set Base register value accessible by load / store instructions in the reduced instruction set Represents an address range centered at. The uncompressed instruction set is Load / store instruction , Between the value stored in the base register and the 16-bit signed immediate field Specifies that the address of the memory operand is formed by the sum. Such a real In the example, The address range is 32767 larger than base register Has a lower bound 32768 less than the limit and base registers. In some embodiments , A range larger or smaller than this may be included. As used here, "Be The term "register" Load / store order when storing base address The register specified by the This base address has a signed immediate Field and add Address of the memory operand operated by the instruction To form For example, as shown in Table 110, Included in the 16-bit part of the compressed instruction set example Load / store instructions Includes a 5-bit immediate field. This field is , For a word-length memory operand, After being rotated two bits to the right, 2 to the left Is shifted 7 bits (immediate value formed using 5 bits according to one embodiment Immediate value of the field maximum) Form a field. next, The 7-bit immediate field is Zero extended, Form a positive offset from the base register in the corresponding decompression instruction. did So, Subrange 154 It can be used for access by compressed instructions. Addressi In the window 150, Subrange 154 is 12 from the base register It has an upper limit of 7 and a lower limit of the base register. However, Subrange The size of 154 is It may vary from embodiment to embodiment. Subrange 154 is Works well for many load / store instructions, Different address ranges may be used with the global pointer register. Global pointer The registers are Software to specify the memory area used to store global variables Is a register allocated according to the convention. Global variables are Any rule in the program This variable can be used for access from the routine. On the contrary, Local variables are one Generally, Only specific routines or routines can be accessed. MIPS instruction In the set, For example, if the register $ 28 is As a global pointer register Often used. Therefore, The memory area centered on the global pointer register is Table of global variables Can be seen as Each global variable is An offset is assigned inside the table You. This offset is Add to global pointer register to identify global variable Corresponding to the immediate field value to be processed. For example, for the embodiment shown in FIG. A As shown on the left side of the dressing windows 150 and 152, Global variables To A table of 64 Kbytes may be allocated. The compressed immediate field is The addressing window 150 will be described. When stretched as The global variable table is Two that can access uncompressed instructions Between the sub-ranges 156 and 158 of Partition accessible to compression instructions ( (Corresponding to sub-range 154). As aforementioned, Microprocessor 10 Is Some routines are encoded with uncompressed instructions, Other routines sign with compression instruction It may be possible to use a computerized program. Wide in certain programs Assigning an area variable Of the uncompressed global variable in the addressing window 150 The division of sub-ranges 156 and 158 adds complexity. Global variables are For example, After assigning to Brange 158, In subrange 156 (for uncompressed instructions) And the assignment of global variables must continue. In other words, Uncompressed instructions For global variables that can be accessed, It is necessary to bypass the subrange 154. The microprocessor 10 Load using Global Pointer (GP) register / Decompression of the compressed immediate field for store instructions can be used, this By extension An addressing window 152 is provided. Addressing wi Window 152, Subrange 160 and uncompressed instructions accessible to compressed instructions Include a subrange 162 accessible to Subrange 162 is Adjacent note Because it is re-locked, It is convenient. Access with uncompressed instructions While assigning a global variable for to subrange 162 Access by compression instruction Global variables for access can be assigned to subrange 160. Essentially , Subrange 160 and subrange 162 are Compression and non-compression instructions Create different tables of global variables for each access. As aforementioned, The addressing window 152 Expand compressed immediate field It is brought by doing. However, Most significant bit of the expanded immediate field Is set. if, The compressed immediate field is encoded with binary zeros If The expanded immediate field is 8000 (hexadecimal). Immediate expansion Fields Interpreted as a signed field for load / store instructions So The value of 8000 is The most negative number available in the stretch immediate field It is. If the compressed immediate field is encoded to a non-zero value, The compression immediately The value field is It is stretched to a negative number forming subrange 160. Fig. 7 As shown in the example, Subrange 160 is According to the addressing window 152 Form the lower limit of the address range represented by As used previously, The term memory operand is Some memory inside main memory Refers to the value stored in the memory location. Memory operand in microprocessor 10 To transfer to the register of A load instruction will be used. vice versa, The value stored in the register is To transfer to a storage location, A store instruction is used. The memory operand is varied Size (ie, Bytes). In one embodiment, Available in three different sizes it can. That is, Part-Time Job, Half word and word. Half words start with 2 bytes Become Words consist of 4 bytes. In some embodiments, Other size memory operations Land is also conceivable. In FIG. In the instruction expander 12 for expanding the immediate field of the load / store instruction FIG. 3 is a block diagram illustrating an example of hardware of a unit. In addition, Multiple load / store instructions Sometimes to stretch A plurality of hardware examples shown in FIG. 8 may be used. In FIG. The hardware example shown is It is described with respect to microprocessor 10B. But, Similar hardware may be employed inside the microprocessor 10A. No. This hardware example is Immediate field expander 170 and register decoder 172. When an instruction is transferred from the instruction cache 14B to the instruction decompressor 12B, Road/ Part of the instruction consisting of the compressed immediate field for the store instruction is Compressed immediate bus 1 It is conveyed to immediate field expander 170 by 74. 3A to 6F Instruction set example, The compressed immediate field is Function field 28 (FIG. 3) A). further, Base register for compressed load / store instructions The fields are Sent on base register bus 176. The life shown in FIGS. 3A-6F For example, The base register field is Second register field 26. The register decoder 172 is Register specified on base register bus 176 Is decrypted. The base register is For the global pointer register, Register decoder 172 is Activate GP signal on GP line 178 to immediate field expander 170 I do. Otherwise, The register decoder 172 is Deactivate the GP signal. The immediate field expander 170 Two compressed immediate fields according to GP signal Stretch in one of the ways. If the GP signal is inactive, Immediate field expansion The vessel 170 Clear the most significant bit of the decompressed immediate field. vice versa, GP signal Is active The immediate field expander 170 Most significant bit of immediate field Is set. Therefore, Other than the global pointer register as the base register If registers are used, A positive offset is generated. Also, Basle If the global pointer register is used as a register, Raw negative offset Is done. The immediate field expander 170 Decompress immediate field by expanding Send it to the bus 180. In FIG. Generated for load / store instructions according to one embodiment of the compressed instruction set example 9 illustrates an expanded decompressed immediate field. Wide-area pointer register as base register The immediate field of the load / store instruction that does not use the Reference number 182 Stretched as indicated by. Part-Time Job, Halfword and word expansion Zhang, Each bit position of the decompressed immediate field (or offset) is represented by a number or L In table do it, Shown individually. The bits from the compressed immediate field are Stretched feel Each bit position in the code is indicated by a number. Bottom of compressed immediate field The bits are Represented by the number 0, The most significant bit of the compressed immediate field is By 4 To represent. The letter L is Used to indicate a bit position set to binary zero. For load / store instructions that use the global pointer register as the base register Bytes to do, Reference number 1 to half word and decompressed immediate field corresponding to word Indicated by 84. Similar to the decompression field indicated by reference numeral 182, Reference number The decompression field, indicated by number 184, One video from the compressed immediate field Indicates the number in the bit position filled with Using the letter L, Set to binary 0 Indicates the bit position. further, The most significant bit of each decompressed offset is Binary It is set to the number 1 (indicated by the letter H). next, The instruction decompressor 12 performs instruction decompression according to the embodiment shown in FIG. FIG. 10 is a flowchart showing the operations performed. The steps shown in FIG. Although shown in qualitative order, The various steps may be performed in parallel. The instruction expander 12 Determine whether the received instruction is a load / store instruction ( Decision block 190). If the instruction is not a load / store instruction, (FIG. 3A- According to the projection between the compression instruction and the corresponding decompression instruction (as shown in 6F) That The instruction is extended (step 192). If the instruction is a load / store instruction , Specified by that instruction The base register to be checked is checked (decision block 196). Base register is global If it is an inter register, The immediate field is represented by reference numeral 184 in FIG. It is expanded (step 194). Also, The base register is a global pointer register If not, The immediate field is decompressed as indicated by reference numeral 182 in FIG. Step 192). Expand load / store offset for global pointer register in different ways In addition to stretching, The microprocessor 10 Which (ie, Compressed or non A compression mode indicating whether a (compression) type instruction is being executed is also enabled. FIG. 1 is FIG. 3 is a block diagram showing a part of an embodiment of the instruction decompressor 12. Part shown Is A compression module for each routine executed by the microprocessor 10. Judge the code. The part shown is Suitable for microprocessor 10B, same Such a part can be used in the microprocessor 10A. FIG. FIG. When an instruction is fetched by the processor core 16, The order is Instruction bus 2 02 is received by the mode detector 200. The mode detector 200 Jean Detect the fetch time of the PUNLINK (JAL) instruction, Replacement bit 94 inspect. If the exchange bit 94 is set, Purpose add of JAL instruction The routine in the less Consists of compression instructions. Therefore, The pressure of its purpose routine The compression mode is “compression”. Also, Replacement bit 94 cleared Sometimes it is. in this case, The compression mode of the target routine is "uncompressed" It is. The JAL instruction is In addition to specifying the compression mode for the target routine, JAL instruction Than, The instruction address following the JAL instruction is the MIPS RISC architecture The data is stored in register # 31. later, This register Objective routine Used with the JR instruction to return from. In this example, The compression mode is address Is stored as part of The compression mode of the calling routine is Of JR instruction Restored at runtime. The routine encoded with the compression instruction is Encode with uncompressed instructions Can be mixed with routines It is convenient. The new compression mode is Compression module The data is sent to the processor core 16 via the code line 206. In addition, As an alternative embodiment, The mode detector 200 A part of the processor core 16 instead of the instruction expander 12 May be included. The embodiment of the mode detector 200 shown in FIG. Compression enable (enable) A storage location 204 is included for the user. If compression is enabled, Compression The enable bit is set. The instruction is fetched in compressed mode, And compression is good Bull, The instruction expander 12 Decompress that instruction. Enable bit clear If so, The microprocessor 10 Instruction compression is prohibited. Instructional If stretching is prohibited, Instruction expander 12 is bypassed. further, Mode detection The vessel 200 If instruction compression is prohibited, The compression mode is uncompressed Is shown. As used previously, The routine is Execution by the microprocessor 10 Is a set of encoded instructions ordered in order. This routine Compression instruction Or encoded with any of the uncompressed instructions, And subroutine call Separated by command and return command. Subroutine call that serves as a break The instruction is Not included in that routine. Instead, The subroutine call instruction is Depending on the destination address included in the subroutine call instruction, Of that routine Show the beginning. The first instruction in the routine is It is stored at the destination address. Further To Save the address of the instruction inside the routine including the subroutine call instruction hand, Enables execution of a return instruction to return to the calling routine. In the example of the compressed instruction set shown in FIGS. The JAL instruction is subroutine Can serve as a call instruction. Or, jalr instruction subroutine Can serve as a call instruction. The routine ends with a return instruction. With this return instruction, The following instruction The line is Return to the address saved when the corresponding subroutine call instruction was executed . In other words, The destination address of the return instruction is This is the saved address. Pressure Speaking of a reduced instruction set example, The jr instruction is Serve as return instruction be able to. In general, The destination address is The execution of the instruction corresponding to the destination address This is the address where instruction fetching starts at line time. next, In FIG. One embodiment of register field decompression FIG. Consider another embodiment of register field decompression. An instruction The compression register field corresponding to Compression register field bus 210 Sent. The register expansion block 212 Receive compression register field . further, At least part of the compression register field is Extension register feel Included in the This decompression register field is Extension register field bus 2 14. This allows The decompression register field is Compression register The value generated by the register decompression block 212 to at least part of the field. By connecting to It is formed. In one embodiment, The entire compression register field is the expansion register field Linked to further, The rest of the decompression register field is What is the case Register set (for example, xs vs. rs and xt vs.. rt) Access. The set selection signal is an xs (xt) register set or The rs (rt) register set indicates which set to use and a set select bus 216 Received for each register above. If this set select signal is active, x s (xt) is selected. Otherwise, rs (rt) is selected. set The selection signal is a command that has been expanded according to the example of the compressed instruction set shown in FIGS. It may be active or inactive based on the opcode of the order. For example, the table The register projection between the compressed instruction and the uncompressed instruction shown in FIG. 1 may be used. That's it Such as In this case, the register expander 212 can use the following logic. DR [4: 3] = {RH, (RH & CR [2] |! CR [2: 0])} Here, DR indicates a decompression register field, and CR indicates a compression register field. And RH represents the corresponding set select signal value. Considering some other register projections, register projections (register allocation) Are shown in Tables 2-4 below, along with the corresponding Verilog formula. It should be noted that in various embodiments of the microprocessor 10, May be used. Table 2: Example of second register allocation Table 3: Example of third register allocationTable 4: Fourth register allocation example As shown by the names specified by the assembler in Tables 1-4, the conventions of software Thus, various registers are assigned to various functions. For example, MIPS In the assembler, The following meanings have been assigned to the registers: Table 5: Software conventions for register names register Software name Use $ 0 None Hardly fixed to zero $ 1 $ at Used by assembler $ 2 ... $ 3 v0-v1 Function result or status Quick link ＄ 4 ... ＄ 7 a0-a3 Subroutine arguments ＄ 8 ... ＄ 15 t0-t9 Temporary register, sub Not saved between routines ＄ 24 ... ＄ 25 ＄ 16 ... ＄ 23, ＄ 30 s0-s8 Save between subroutines Be done ＄ 26 ... ＄ 27 k0-k1 Operating system Reserved in system ＄ 28 gp global pointer ＄ 29 sp stack pointer ＄ 31 ra return address For routines coded with compression instructions, temporary registers and saved It is desirable to provide access to both of the registers. In addition, existing software Requires access to v0-v1, a0-a3, gp, sp and ra to work with It is. According to the register projection shown earlier, Want to ensure that their quality and the register expander 212 occupies a fairly small number of gates. A balance between demands. Useful registers from MIPS register set While selecting a set, keep the number of gates inside the register expander 212 still small. It is convenient because it has. Next, FIG. 13 shows an implementation of a computer system including the microprocessor 10. Example 220 is shown. Many other computer systems using microprocessor 10 You can think of a system. In the computer system 220, the microprocessor The processor 10 includes a semiconductor with many I / O interfaces 222A to 222N. It is incorporated on a substrate 224. The I / O interface is located outside the board 224 Interface to the I / O device. Example of I / O interface 222A Is a universal asynchronous receiver (UART). / transmitter). Microprocessor 10 is coupled to I / O interface 222A, Communicate with them. Further, the microprocessor 10 has an external interface. The interface logic unit 226 may further be connected to the logic unit 226. Dynamic random access memory (DRAM) module 22 or more 8 interface. The DRAM module 228 stores the compression instruction and And / or store compressed, uncompressed, or uncompressed instructions. Programs represented by both of these symbols Also stores data for use in. In this description, the activities of various signals may be referred to. The signal A signal is "active" if it has a value indicating a particular state. Conversely, If the signal has a value indicating a lack of a particular state, the signal is "inactive". is there. A signal is defined as active when it has a logic 0 value and has a logic 1 value. May be defined in reverse. Although a specific example of the compressed instruction set has been shown and described, the compressed instruction set May make many variations, extensions and modifications. These transformations, extensions and fixes Positive is considered. The following list of veralogs is a description of a logical example of instruction expander 12. This logic Many different embodiments are possible, but the list of Veralog given here is This is a suitable example. With the above disclosure, instructions from both the compressed and uncompressed instruction sets A microprocessor that performs the above has been described. This microprocessor uses a compression The instruction can be expanded into a decompression instruction, and the compression instruction can be directly decoded. Compression instruction Routines coded using sets are the corresponding routines coded with uncompressed instructions. This is convenient because it occupies less memory than the routine. Such a luch Frees the memory previously occupied by the The data operated by these routines becomes available. Above disclosure Once fully understood, many variations and modifications will become apparent to those skilled in the art. Will be. The claims are intended to cover all such changes and modifications. Should be interpreted.

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号０８／６６１，００３ (32)優先日平成８年６月10日(1996．6．10) (33)優先権主張国米国（ＵＳ） (31)優先権主張番号０８／６６１，０２７ (32)優先日平成８年６月10日(1996．6．10) (33)優先権主張国米国（ＵＳ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＢＡ，ＢＢ，ＢＧ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ【要約の続き】に使用される即値フィールドの伸張は、混合された圧縮／非圧縮命令の実行のために最適化される。即値フィールドは非圧縮即値フィールドへと伸張され、そのために最上位ビットがセットされる。────────────────────────────────────────────────── ─── Continuation of front page (31) Priority claim number 08 / 661,003 (32) Priority date June 10, 1996 (June 6, 1996) (33) Priority country United States (US) (31) Priority claim number 08 / 661,027 (32) Priority date June 10, 1996 (June 6, 1996) (33) Priority country United States (US) (81) Designated countries EP (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, L U, MC, NL, PT, SE), AL, AM, AT, A U, BA, BB, BG, CA, CH, CN, CU, CZ , DE, DK, EE, ES, FI, GB, GE, HU, IL, IS, JP, KE, KG, KP, KR, KZ, L C, LK, LR, LS, LT, LU, LV, MD, MG , MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, T M, TR, TT, UA, UG, UZ, VN [Continuation of summary] The immediate field decompression used for / Optimized for execution of uncompressed instructions. Immediate fee Field is decompressed into an uncompressed immediate field, The most significant bit is set.

Claims

[Claims] (1) An apparatus for executing an instruction from a variable-length compressed instruction set, Instruction decompression combined to receive instructions that are members of a variable length compressed instruction set Equipped with Here, the instruction decompressor looks at the opcode field of a particular instruction. And the instruction decompressor has an operation code field that is an extended operation code. If the particular instruction is an extension having a first fixed length. And the instruction decompressor is configured to determine that the Code field is encoded as a second opcode different from the extended opcode. Is configured to determine that the specific instruction is a non-extended instruction. Has been A device that executes instructions from the variable length compression instruction set. (2) the first fixed length is a first number of bytes, and the first number of bytes is The apparatus of claim 1, wherein the number of bytes is greater than a second number of bytes corresponding to a second fixed length. (3) The first number of bytes is larger than the second number of bytes by an integer factor. 3. The apparatus according to 2. (4) The device according to claim 3, wherein the integer factor is 2. (5) a second extended instruction defining a specific extended instruction in an extended instruction set; The apparatus of claim 1, including an opcode field. (6) the instruction decompressor has to pre-determine how to decompress the particular extended instruction. The apparatus of claim 5, wherein the apparatus is configured to examine the second opcode field. (7) A contractor further comprising a processor core configured to execute a decompression instruction. The device of claim 1. (8) The apparatus according to claim 7, wherein each compression instruction corresponds to one decompression instruction. (9) A method of expanding a compression instruction into an expansion instruction, If the opcode field of the compressed instruction is an extended opcode, Determining that the instruction is an extended instruction having a first fixed length; The opcode field of the compression instruction is different from the extended opcode. 2, the compressed instruction is a non-extended instruction having a second fixed length. Determining that the order is a decree; and A decompression step of decompressing the compression instruction into a decompression instruction, wherein the compression instruction If the instruction is the extension instruction, the number of bytes included in the compression instruction is 1 and the compressed instruction is the non-extended instruction Decompressing, wherein said number of bytes is determined by said second fixed length; A method for decompressing a compression instruction into a decompression instruction. (10) The method according to claim 9, wherein the first fixed length is larger than the second fixed length. Law. (11) The first fixed length is an integer greater than the second fixed length. 11. The method of claim 10, wherein the number is greater by a number of bytes. (12) The method according to the above (11), wherein the integer is 2. (13) A step of fetching a compressed instruction in an amount determined by the second fixed length. The method of claim 11, further comprising a tip. (14) When the non-extended instruction is detected, the extended opcode is detected. The first amount and the second amount immediately following the first amount. 14. The method of claim 13, forming an extension instruction. (15) a second instruction for identifying the extended instruction as a specific extended instruction; 10. The method of claim 9, comprising the following opcode field: (16) The extended instruction format in which the decompression step corresponds to the specific extended instruction The method of claim 15 including the step of identifying (17) The decompression step includes a plurality of instruction fields in the extended instruction format. Further comprising the step of interpreting bits within said particular extension instruction according to the The method of claim 16. (18) The decompression step is performed based on a code form of the operation code field. The method of claim 9, further comprising the step of identifying a non-extended instruction format corresponding to the non-extended instruction. Method. (19) The decompression step is performed by using a second plurality of instructions in the non-extended instruction format. Interpreting the bits from the non-extended instruction according to the field. Claim 18 The described method. (20) If the opcode field of the compression instruction is an extended opcode, First determining means for determining that the compressed instruction is an extended instruction having a first fixed length ; The opcode field of the compression instruction is different from the extended opcode. 2, the compressed instruction is a non-extended instruction having a second fixed length. A second judging means for judging that it is an order; and Expansion means for expanding the compression instruction into an expansion instruction, wherein the compression instruction If the instruction is the extension instruction, the number of bytes included in the compression instruction is 1 and the compressed instruction is the non-extended instruction Decompressing means, wherein said number of bytes is determined by said second fixed length; A device that decompresses a compression instruction with a decompression instruction into a decompression instruction. (21) The microprocessor executes the first routine and the second routine. A method of executing a program comprising: Executing a subroutine call instruction in the first routine, Wherein the second routine is included in the first routine. The subroutine code to be executed via the destination address of the call instruction Step indicated by the instruction; and Examining the display in the subroutine call instruction, wherein When the display is in the first state Determines that the second routine is encoded using a compression instruction, and If the display is in a second state different from the first state, the second rule is displayed. Determining that the routine is encoded using an uncompressed instruction; A first routine and a second routine in a microprocessor, including: How to run the program, including. (22) The indication includes one bit, and the first state indicates that the one bit is 22. The method of claim 21, comprising setting. (23) The second state may include a condition that the one bit is cleared. 23. The method of claim 22. (24) The display is stored in a program counter inside the microprocessor. 22. The method of claim 21, further comprising the step of: (25) The display functions as a compression mode for the second routine. A method according to claim 21. (26) If the compression mode indicates compression, a command from the second routine is issued. 26. The method of claim 25, further comprising the step of extending the decree. (27) A return instruction including a second destination address upon completion of the second routine 22. The method of claim 21, further comprising the step of executing a command. (28) examining a second bit in the second destination address Thus, if the second bit is in the first state, the first Is a compression instruction And that the second bit is in the first state If the second routine is in a second state different from the first state, the first routine uses an uncompressed instruction. 28. The method of claim 27, further comprising determining that the data has been encoded. (29) The microprocessor executes the first routine and the second routine. An apparatus for executing a program including: Means for executing a subroutine call instruction in the first routine, Here, the second routine includes the subroutine code included in the first routine. Subroutine call instruction to be executed via the destination address of the Means indicated by the decree; and Means for checking a display in the subroutine call instruction, wherein the display is If in the first state, the second routine is encoded using a compression instruction. And the display is in a second state different from the first state In this case, it is determined that the second routine is encoded using the non-compressed instruction. Means; A first routine and a second routine in a microprocessor, including: A device that executes the program that contains it. (30) Fetching compressed and uncompressed instructions in the microprocessor Device A storage device configured to store a compression enable indicator; A subroutine call instruction that is coupled to the storage device and specifies a target routine. Configured to detect a compression mode of the target routine at the time of fetching; A mode detector configured to communicate the compressed mode to a processor core; and And A compression instruction coupled to the mode detector if the compression mode indicates compression. Fetching, and if the compression mode indicates uncompressed, A processor core configured to fetch reduced instructions; An apparatus for fetching a compressed instruction and a non-compressed instruction, comprising: (31) The compression mode is determined by a specific bit of the subroutine call instruction. 31. The device of claim 30, wherein the device identifies (32) The processor core includes a PC register, and the processor core Is configured to store the compression mode inside the PC register. An apparatus according to claim 1. (33) The compression mode is a fetch address stored in the PC register. 33. The device of claim 32, wherein the device is stored as a least significant bit of the address. (34) When the compression mode indicates compression, the processor core Increasing the fetch address by a first fixed amount, wherein the compression mode indicates no compression In the case, the processor core increases the fetch address by a second fixed amount. 34. The device of claim 33, wherein said device is added. (35) Compression instruction which is an element of the variable length compression instruction set Decompress each received compressed command into a corresponding decompress command, coupled to receive An instruction expander configured to: Coupled to receive the decompression command and configured to execute the decompression command Processor core; A microprocessor with a. (36) coupled between the instruction decompressor and the processor core, and A contract further comprising an instruction cache configured to store a corresponding decompression instruction. 36. The apparatus of claim 35. (37) configured to be coupled to the instruction decompressor and to store the compressed instruction; The apparatus of claim 35, further comprising a configured instruction cache. (38) The variable-length compressed instruction set includes a first plurality of instructions having a first fixed length. The apparatus of claim 35, comprising an instruction and a second plurality of instructions having a second fixed length. (39) The device according to (38), wherein the first fixed length is longer than the second fixed length. Place. (40) The first fixed length is longer than the second fixed length by an integer factor. 39. The apparatus according to claim 39. (41) The apparatus according to (40), wherein the integer factor is 2. (42) The processor core fetches an instruction according to the second fixed length. 41. The device of claim 40. (43) The instruction decompressor detects one fetch of the first plurality of instructions. 43. The method of claim 42, wherein Equipment. (44) The instruction expander responds to the detection of the one of the first plurality of instructions. Signal the NOP and pass the one second portion of the first plurality of instructions to the processor. Waiting via a fetch operation of the processor core, whereby the plurality of instructions are 44. The apparatus of claim 43, wherein the one of the instructions is split and received. (45) The processor core is further configured to execute an uncompressed instruction. 36. The device of claim 35. 46. The apparatus of claim 45, wherein the uncompressed instruction bypasses the instruction decompressor. . (47) Step of fetching a compressed instruction that is an element of the variable-length compressed instruction set ; Decompressing the compressed instruction in an instruction decompressor to form a corresponding decompression instruction Steps; and Executing the decompression instruction in a processor core; A method for executing an instruction code, comprising: 48. The method according to claim 47, wherein each compression instruction corresponds to one decompression instruction. (49) The variable-length compressed instruction set includes an instruction having a first fixed length and a second 49. The method according to claim 48, comprising another instruction having a fixed length. (50) The method according to claim 49, wherein the first fixed length is longer than the second fixed length. Law. 51. The method of claim 47, further comprising the step of fetching an uncompressed instruction. Law. 52. The method of claim 51, further comprising the step of executing said uncompressed instruction. Law. (53) Bypass the instruction decompressor when the uncompressed instruction is fetched 53. The method of claim 52, further comprising the step of: (54) Fetch for fetching a compressed instruction that is an element of the variable-length compressed instruction set means; Decompression means for decompressing the compression instruction and thereby forming a corresponding decompression instruction; and Execution means for executing the decompression instruction; An apparatus for executing an instruction code, comprising: (55) An instruction decompressor configured to decompress a compressed instruction, wherein the decompressor is The first of the compressed instructions is the first instruction defined for the corresponding uncompressed instruction set. Can be coded to access a subset of registers of The second of the reduced instructions may access the first subset of registers. Access to a second subset of registers that can be encoded An instruction configured to decompress a compressed instruction, which may also be encoded as Stretcher. (56) The second instruction of the compressed instruction includes a first opcode code and a second 56. The instruction decompressor according to claim 55, wherein an operation code of (57) the first operation code code is the second instruction of the compressed instruction A signature indicating that one of the first subset of registers will be encoded to be accessed. 57. The instruction decompressor according to claim 56. (58) The instruction decompressor is configured to convert a compression register code into a first decompression register code. Decompressing the second instruction of the compression instruction using a projection, wherein the first projection is Dividing each compression register code into one decompression register code in the first subset 58. The instruction decompressor of claim 57. (59) the second operation code code is the second instruction of the compressed instruction A signature indicating that one of the second register subsets is to be encoded to be accessed. 59. The instruction expander according to claim 58. (60) the instruction decompressor is configured to convert a compression register code into a decompression register code by a second Decompressing the second instruction of the compression instruction using a projection, wherein the second projection is , Each of the compression register codes to one decompression register of the second subset of registers. The instruction decompressor according to claim 59, wherein the instruction decompressor is assigned to a star code. (61) The second instruction of the compression instruction includes a first register field and 57. The instruction expander of claim 56, comprising a second register field. (62) When the first operation code is used, the instruction decompression is performed. Expands the first register field according to the first register subset. Claim to extend 61. The instruction expander according to 61. (63) When the second operation code is used, the instruction decompression is performed. Expands the first register field according to the second subset of registers. 63. The command decompressor of claim 62, wherein the command decompressor expands. (64) The second instruction of the compressed instruction is assigned a third operation code. When the third opcode code is used, the instruction decompressor includes: Decompressing the second register field using the second register subset The instruction decompressor of claim 63. (65) the second instruction of the compressed instruction allocates a fourth opcode code And when the fourth opcode code is used, the instruction decompressor The first register field and the second register subset using the second register subset. 65. The instruction expander of claim 64, wherein the two register fields are expanded. (66) The first operation code code and the second operation code code are Differ in the bits included in the function field of the second instruction of the compressed instruction The instruction decompressor according to claim 56. (67) A method of expanding a compression instruction, A particular compression instruction having a first register field uses a first opcode If it has been encoded, to expand the first register field, , First register projection from compression register indicator to decompression register indicator To decompress a particular compressed instruction having the first register field. Step; and The specific compression instruction having the first register field is used to execute a second operation code. If the first register field has been decompressed using the Use the second register projection from the compression register indicator to the decompression register indicator Decompressing a particular compressed instruction having said first register field ; A method for decompressing compressed instructions, including: (68) The contract that the specific compression instruction further includes a second register field. 72. The method of claim 67. (69) The specific compression instruction is encoded using a third operation code. In this case, the second register field is used to expand the second register field. 70. The method of claim 68, further comprising the step of tensioning. (70) The specific compression instruction is encoded using a fourth operation code. In the case, the second register field and the second register field are used using the second register image. 70. The method of claim 69, further comprising the step of: expanding the first register field. The method described. (71) A process for expanding a second specific compression instruction by using the first register projection. 68. The method of claim 67, further comprising a step. (72) The second specific compression instruction includes one opcode code. The method of claim 1. (73) An apparatus for decompressing a compression instruction provided with decompression means, wherein the decompression is performed. The means may be arranged such that the particular compression instruction having the first register field has a first opcode , The first register field is decompressed. Therefore, the first register projection from the compression register indicator to the decompression register indicator is Using a specific compression instruction having the first register field to decompress And the decompression means comprises a specific register having the first register field. If the compressed instruction is encoded using the second opcode, the first instruction Decompression register instruction from compression register indicator to decompress the register field Configured to decompress the particular compression instruction using a second register projection to the child Device that decompresses compressed instructions. (74) Expand the compression register field of the compression instruction An instruction decompressor configured to decompress to the compression register. A first value encoded into the compression register field And a second value encoded into an opcode field of the compression instruction. , Command expander. (75) The instruction decompressor has a compression register field according to the second value. One of a number of projections from the sign of the decompression register field to the sign of the decompression register field The instruction decompressor of claim 74, configured to: (76) The instruction decompressor, according to the first value, Selecting one of the decompression register field codes from the one of a number of projections; The instruction decompressor of claim 75. (77) The specific instruction assigns the first opcode code and the second opcode code. And the instruction decompressor has the first opcode code. Upon receiving the particular instruction, to decompress the compression register field. 77. The instruction decompressor of claim 76, wherein the one of the multiple projections is selected. (78) The instruction decompressor includes the second instruction code having the second opcode code. Upon receipt of the command, the multiple injections to expand the compression register field. 78. The instruction decompressor of claim 77, wherein the instruction selects another one of the images. (79) The compression register field of the decompression instruction Method to stretch to the field, At least a part of the compression register field is the decompression register field. Copying directly to a part of the file; and The compression register to generate the rest of the decompression register field Performing a logical operation on the field; The compression register field of the compression instruction How to stretch to the field. (80) The part of the compression register field is the compression register field. 80. The method of claim 79, wherein the method consists of the 仝 body of a field. (81) The decompression register for receiving the entirety of the compression register field The portion of the field is derived from a plurality of lower bits of the decompression register field. 81. The method of claim 80, comprising: (82) The number of the plurality of lower bits is the number of bits forming the compression instruction field. 82. The method of claim 81, wherein said number is equal to the number of units. (83) Before generating the remaining portion of the decompression register field, Performing a logical operation on the opcode field of the compressed instruction. Item 79. The method according to Item 79. (84) The step of performing a logical operation on the operation code field includes the operation The first register projection according to the first opcode code in the code field. 84. The method of claim 83, comprising the step of selecting. (85) The step of performing a logical operation on the operation code field comprises the step of: A second register projection according to a second opcode code in the code field. The method of claim 84, further comprising the step of selecting. (86) The first opcode code and the second opcode code are specified The method of claim 85, wherein the method is assigned to an instruction. (87) The compression register field of the decompression instruction Device that extends to the field Coupled to receive the compression register field At least a portion of the compression register field First means for copying directly to a part of the field; and The decompression register coupled to receive the compression register field. The compression register field is discussed in order to generate the rest of the Second means for performing a logical operation; The compression register field of the compression instruction A device that extends to the field. (88) The part of the compression register field is the compression register field. 90. The apparatus of claim 87, wherein the apparatus comprises an entire field. (89) the decompression register for receiving the entirety of the compression register field The portion of the field is derived from a plurality of lower bits of the decompression register field. 90. The apparatus of claim 88. (90) Expand the compression register field of the compression instruction A command decompression device configured to decompress the command to the The apparatus may include at least a portion of the compression register field with the decompression register file. Field before the decompression register field. Forming a first part, and wherein said instruction decompression unit comprises a compression register field. To generate the rest of the decompression register field. Compression of compressed instructions, including corrupted logical blocks Configure the register field to expand to the expansion register field of the expansion instruction. Command decompression device made. (91) The part of the compression register field is the compression register field. 91. The instruction decompression device of claim 90, wherein the instruction decompression device comprises an entire field. (92) The logic block, according to a signal received from the command decompression device, Register projection from compression register field code to decompression register field code 90. The instruction decompression device according to claim 90, wherein: (93) When the first opcode assigned to the specific instruction is detected, Responsively activates the signal, and assigns the second instruction assigned to the particular instruction A signal configured to deactivate the signal in response to detecting the code. 90. The instruction decompression device according to claim 92. (94) The decompression register for receiving the part of the compression register field The portion of the field is derived from a plurality of lower bits of the decompression register field. 90. The instruction decompression device according to claim 90. (95) The number of the plurality of lower bits constitutes the compression register field. The instruction decompression device according to claim 94, wherein the number of bits is equal to the number of bits.