JP2000502202A

JP2000502202A - Instruction Processor Job Scheduling

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Publication number: JP2000502202A
Application number: JP09522721A
Authority: JP
Inventors: ロンストロム，ミカエル
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1995-12-19
Filing date: 1996-12-19
Publication date: 2000-02-22
Also published as: WO1997022927A1; AU714853B2; AU1218897A; EP0868690A1; CN1209207A; CA2240778A1; KR20000064491A

Abstract

(57)【要約】処理装置（１２０、２２０）において、信号プロセッサ（１２４、２２４）は１個または複数個の命令プロセッサ（１２２、２２２）が実行するジョブをスケジュールして命令プロセッサがジョブを実行するときジョブ関連信号を命令プロセッサに送る。命令プロセッサ（１２２）は現在のリスト（１５０）をメモリ内に保持する。命令プロセッサが実行する現在のジョブから、実行する新しいジョブに関連するバッファ信号を命令プロセッサが生成すると、命令プロセッサは新しいジョブに関連するバッファ信号を現在のリスト内に選択的に記憶する。バッファ信号は現在のジョブの優先レベルに従って現在のリスト内に選択的に記憶される。バッファ信号を生成した現在のジョブ内の命令が現在のジョブ内に所定の順序に列んでいる場合は、現在のジョブが終わるとすぐ新しいジョブが実行される。命令プロセッサがバッファ信号に関連するジョブの実行を終わると、命令プロセッサは選択的に、（１）信号プロセッサに EXIT 信号を送るか［バッファ信号に関連するジョブが所定の優先レベルを持つ場合、または現在のリストが空の場合］、（２）現在のリスト内の全ての残りのジョブを信号プロセッサに送るか［信号プロセッサが命令プロセッサに割込みを与えている場合］、または（３）現在のリストから別のジョブを取り出して実行する。 (57) [Summary] In a processing unit (120, 220), a signal processor (124, 224) schedules a job to be executed by one or more instruction processors (122, 222), and the instruction processor executes the job. Send a job related signal to the instruction processor. The instruction processor (122) keeps the current list (150) in memory. As the instruction processor generates buffer signals associated with the new job to execute from the current job executed by the instruction processor, the instruction processor selectively stores the buffer signals associated with the new job in a current list. The buffer signals are selectively stored in the current list according to the priority level of the current job. If the instructions in the current job that generated the buffer signal are listed in a predetermined order in the current job, a new job is executed as soon as the current job ends. When the instruction processor finishes executing the job associated with the buffer signal, the instruction processor optionally sends (1) an EXIT signal to the signal processor or [if the job associated with the buffer signal has a predetermined priority level, or (If current list is empty), (2) send all remaining jobs in current list to signal processor [if signal processor is interrupting instruction processor], or (3) current list Fetch another job from and execute it.

Description

【発明の詳細な説明】命令プロセッサのジョブスケジューリング発明の背景１．発明の分野この発明は、中央処理装置に含まれる命令プロセッサが実行するジョブのスケジューリングに関する。２．関連技術およびその他の考慮エリクソンＡＰＺ２１２２０などの処理装置は、命令プロセッサが実行するジョブを信号プロセッサを用いてスケジュールすることにより、命令プロセッサが実行するジョブの文脈を迅速に切り替える。この装置の文脈切替え時間は多くの他のプロセッサに比べて非常に速い。この装置では、各ジョブは関連する信号を有する。この信号は、命令プロセッサがそのジョブに関してどのブロックのコード（例えば、プログラム記憶内にある）を実行するか、またその実行にどのデータを用いるか、について命令プログラムに指示する情報を含む。命令プロセッサがジョブの実行を終わると、信号プロセッサは新しい信号（新しいジョブに関連する）を取り出して命令プロセッサに送る。信号プロセッサは、信号プロッセサの複数のジョブバッファの中の選択された１つから優先順に新しい信号を取り出す。信号プロセッサから得られた新しいジョブは前のジョブとは全く関係がなくてよく、したがって全く異なるデータを用いてよい。更に、外部のソース（例えば、他の処理装置）から他のジョブが到着し、かつその優先度が高い場合は、そのジョブは古いジョブが出る前に古いジョブの実行を中断する。このように、上述の処理装置ではコードとデータにより文脈がしばしば変わる。これでは文脈があまり頻繁に失われるので、文脈を保存するために高速メモリ（例えば、キャッシュメモリ）を用いても何にもならない。この装置で文脈保存というのはデータをレジスタに記憶することだけであって、これはジョブの実行中にだけ行うことができる。このような装置を詳細に検討するため、図１に中央処理ユニット２０の一部を示す。特定すると、命令プロセッサユニット（ＩＰ）２２、信号プロセッサ（ＳＰ）ユニット２４、プログラム記憶（ＰＳ）２６、データおよび参照記憶（ＤＲＳ）２８、複数の地域プロセッサバスハンドラ（ＲＰＨ）３０₁，．．．，_n、「別の」プロセッサバスハンドラ（ＩＰＨ）３１、保全ユニット（ＭＡＵ）３２である。命令プロセッサ２２と、信号プロセッサ２４と、ＩＰＨＢ３１と、ＲＰＨ３０はそれぞれ独立のプロセッサである。命令プロセッサ２２はジョブを実行し、各ジョブはプログラム記憶（ＰＳ）２６内に記憶されている１ブロックの命令にそれぞれ対応する。信号プロセッサ２４は命令プロセッサ２２のジョブのスケジューラとして動作する。このようなスケジューリングに関して、信号プロセッサ２４はジョブ毎に例えば外界または命令プロセッサ２２から「信号」を受ける。信号は或ブロックの命令のどの部分を実行するかを指示する命令であり、また信号はブロックの実行に用いるデータを含む。信号プロセッサ２４は受けた信号を分析し調整して、これらの信号に優先度を割り当てた後に命令プロセッサ２２に送る。データおよび参照記憶２８の参照部分は、この装置に用いられる信号やブロックや変数を示す情報を含む。構成によっては、図１の中央処理装置２０は２個の命令プロセッサ２２、２個の信号プロセッサ２４、１個または複数個のプロセッサバスハンドラ（ＩＰＨ）３１、更に複数個の地域プロセッサバスハンドラ３０を備え、これら全てをＭＡＵ３２とバス３４および３６を通して図１の鏡像として接続する。このような構成では、各命令プロセッサ２２は自身のプログラム記憶２６と自身のデータおよび参照記憶２８を備える。地域プロセッサバスハンドラ（ＲＰＨ）３０₁，．．．，_nは対応する地域プロセッサバス３８₁，．．．，_nにより、図示していない地域プロセッサに接続する。同様に、１個または複数個の他のプロセッサバスハンドラ３１を適当なバス３９に接続してよい。地域プロセッサバスハンドラ（ＲＰＨ）３０₁，．．．，_nと他のプロセッサバスハンドラと信号プロセッサ２４は、命令プロセッサ２２がプログラム記憶２６に記憶されている応用ソフトウエアを実行しているときに命令プロセッサ２２の負荷を軽減する働きをする。図２は、中央処理装置２０の命令プロセッサ２２、信号プロセッサ２４、他のプロセッサバスハンドラ３１、地域プロセッサバスハンドラ（ＲＰＨ）３０₁，．..，_nと、これらの間の相互作用を詳細に示す。特に、図２は信号プロセッサ２４がジョブスケジューラ４０と複数のジョブバッファ４２Ａ−４２Ｄ（それぞれバッファＡ−Ｄとも呼ぶ）を備えることを示す。中央処理装置２０では、命令プロセッサ２２が１つのジョブを終わると（信号プロセッサ２４に EXIT 信号を送って示す）、信号プロセッサ２４は次に実行するジョブを、最高の優先度を有ししかも空でないバッファ４２Ａ−４２Ｄの１つから検索する。次に、信号プロセッサ２４は次に実行するジョブに関連する信号を命令プロセッサ２２に送る。この信号を受けると、命令プロセッサ２２はその信号が指定した新しいブロックのコードの実行を開始する。場合によっては、命令プロセッサ２２が実行する命令から、命令プロセッサ２２自身が新しい信号を生成する。このような命令プロセッサ生成信号にはいろいろの種類がある。例えば、組合わせ信号、ＲＰ信号、他の命令プロセッサ信号、バッファされた信号など。組合わせ信号はサブルーチンコールによく似ており、命令プロセッサ２２は組合わせ信号をすぐ実行した後、この組合わせ信号を生成したジョブの実行に戻る。ＲＰ信号または命令プロセッサ２２が生成する他の命令プロセッサ信号は、地域プロセッサ（ＲＰ信号の場合）または他の命令プロセッサ（ＩＰ信号の場合）が実行するジョブに関連する信号である。信号プロセッサ２４はＲＰ信号または他のＩＰ信号を受けて、これを地域プロセッサバスハンドラ３０（他のＩＰ信号の場合）または他のプロセッサバスハンドラ３１（ＲＰ信号の場合）の該当する方に向ける。命令プロセッサ２２が生成して命令プロセッサ２２が実行するＩＰ生成信号を（組合わせ信号を除く）「バッファ信号」と呼ぶ。従来の技術では、バッファ信号は信号プロセッサ２４に送られる（図２の線５４で示す）。命令プロセッサ２２の実行は、命令プロセッサ２２が現在実行中のブロック内で継続する。命令プロセッサ２２から出たこのバッファ信号を受けると、信号プロセッサ２４は受けたバッファ信号の優先レベルに従って２つの動作のどちらかを行う。詳しく述ベると、受けたバッファ信号の優先レベルの方が命令プロセッサ２２が現在実行中のジョブ（すなわち、バッファ信号を生成したジョブ）の優先レベルより高い場合は、信号プロセッサ２４は命令プロセッサ２２に割込みを与えて現在のジョブを中断する（図２の線５６で示す）。そうでない場合は、信号プロセッサ２４はこのバッファ信号を、このバッファ信号と同じ優先度を有するジョブバッファ４２Ａ−４２Ｄの１つに最後のジョブとして入れる。このようにして、このバッファ信号はこのバッファ信号と同じ優先度の任意の他の信号として実行される（図２の線５８で示す）。このように、上に述べた従来の方法では、或ジョブが終わって命令プロセッサ２２が EXIT 命令を実行すると、命令プロセッサ２２は次のジョブをスケジュールするために必ず信号プロセッサ２４を見る。このスケジューリングでは、信号プロセッサ２４は次のジョブをジョブバッファ４２Ａ−４２Ｄから優先順に取り出す。しかしこの従来のスケジューリング方式では、取り出したこのジョブは前のジョブと全く関係がなくてよい。このような無関係なジョブは恐らく殆ど異なるデータを用いる。また優先度の高いジョブが到着すると、実行中のジョブはEX IT命令に達する前に中断される。中央処理装置２０は種々の形、例えば電話交換装置の制御装置として実現される。上に述べたように、この実現の一例はエリクソンＡＸＥ１０スイッチ用のＡＰＺ２ｌ２２０制御装置である。これについては、Egeland，Terje の「ＡＰＺ２１２２０−−ＡＸＥ１０用の新しいハイエンドプロセッサ」、Ericson Review 、No．1，1995，pp．5-12、に述べられており、この文献を引例とする。このような中央処理装置に必要なことは、文脈を余り頻繁に変えることなく、キャッシュメモリなどの高速メモリをを効果的に用いる方法である。他に改善したいことは、信号プロセッサの作業負荷の一部を軽減することである。発明の概要命令プロセッサが実行する信号のスケジューリングは主として信号プロセッサが行う。この発明では信号プロセッサは特有のスケジューリング方式を有し、また命令プロセッサは信号プロセッサを邪魔することなく自身のスケジューリングの一部を行う（「現在のリスト」メモリを用いて）。信号プロセッサは実行する信号を、信号に割り当てられた優先度に従って４個のバッファの中の１つ、例えばスケジューリングバッファＡ、スケジューリングバッファＢ、スケジューリングバッファＣ、スケジューリングバッファＤ、に割り当てる。一般に命令プロセッサは、新しく実行する信号を信号プロセッサから得るときは（命令プロセッサからＥＸＩＴ信号を受けたときなど）、経過時間（最も古いもの）と優先レベル（すなわち、レベルＡ、Ｂ、Ｃ、Ｄ）に従って、信号をバッファＡ−Ｄから取り出す。（ここで用いる「最高」の優先レベルは追跡レベルを考慮に入れない）。取り出したジョブの優先レベルが「Ｃ」優先レベルまたは「Ｄ」優先レベルの場合は、信号プロセッサは現在中断されている同じ優先レベルのジョブがあるかどうか判定する。もしあれば、中断されているジョブの実行を再開し、取り出したジョブを該当するバッファに戻す。更に、信号プロセッサが高い優先度の信号を受けたときに（例えば、命令プロセッサから、地域プロセッサから、または「他の」命令プロセッサから）命令プロセッサがレベルＤの信号を実行中であれば、命令プロセッサはレベルＤの信号の実行をすぐ中断する。命令プロセッサ（ＩＰ）が信号を実行すると新しい信号を生成することがある。このような命令プロセッサ生成信号は一般に信号の EXIT 命令の直前に生成される。この命令プロセッサ生成信号は、組合わせ信号またはバッファ信号（どちらも命令プロセッサが実行する）、または他のプロセッサ（例えば、地域プロセッサまたは「別の」命令プロセッサ）向けの信号などである。組合わせ信号はサブルーチンコールによく似ており、命令プロセッサは組合わせ信号をすぐ実行した後、この組合わせ信号を生成した信号の実行に戻る。命令プロセッサがバッファ信号を生成すると、命令プロセッサはこのバッファ信号を特殊レジスタに、すなわち「現在のリスト」と呼ぶ待ち行列に入れる。現在実行中のジョブから出る直前に生成されたバッファ信号が最低の優先レベルでない場合また割込みが設定されていない場合は、バッファ信号を生成したジョブから出た後で、バッファ信号に関連するジョブが実行される。次に、バッファ信号の生成の結果実行したジョブから命令プロセッサが出ると、バッファ信号の優先レベルに従って、また割込みが設定されているかどうかに従って、命令プロセッサはいくつかの代替ステップの１つを実行する。第１の代替ステップは現在のリストから第１の（次の）ジョブを得てこれを実行することを含む。第２の代替ステップはスケジューリングの制御を信号プロセッサに戻すことを含む。これはバッファ信号の優先レベルが最低のときに起こる。第３の代替ステップは現在のリストの全内容を信号プロセッサに転送することを含む。これは割込みが発生したときに起こる。第１の代替ステップでは現在のリスト上のジョブから出ると、引き続き現在のリスト上のジョブを順に実行してよい。バッファ信号を生成するジョブの直後にバッファ信号に関連するジョブを実行するかどうかは、バッファ信号が所定の種類の命令（例えば EXIT 命令）の直前に生成されたかどうかによる。したがって、ジョブが終わると同時にバッファ信号を実行するには、そのバッファ信号を生成した命令がジョブ内で所定の順序に列んでいなければならない。さもないと、バッファ信号に関連するジョブは現在のリスト上の残りの信号に従属して他のバッファ信号に関連するジョブの後に実行され、または信号プロセッサに転送されることさえある。命令プロセッサによるジョブの実行が中断すると、現在のリストの全内容が信号プロセッサに転送される。信号プロセッサは現在のリストからの信号を、転送された信号の優先レベルに従って該当するバッファに入れる。また信号プロセッサは信号を現在のリストに送る機能を有する。信号プロセッサが信号を命令プロセッサに送って実行させるとき、信号プロセッサはそのバッファを探して、命令プロセッサに転送する信号と同じスレッド識別を有するそのバッファ内の別の信号を現在のリストに転送する。外部生成信号（例えば、地域プロセッサバスハンドラまたはプロセッサバスハンドラを通して受けた）のスレッドＩＤが命令プロセッサにより処理されているCurrentThreadID ではあるが、割込みの実行または割込みフラグのセットは行われていない、と信号プロセッサが判定したときは、同様にして信号を現在のリストに入れる。図面の簡単な説明上に述べたこの発明の目的や機能や利点は、添付の図面に示す好ましい実施の形態に関する以下の詳細な説明から明らかである。各図を通して同じ参照記号は同じ部分を指す。図面は必ずしも尺度通りではなく、この発明の原理を示すことに重点を置いた。図１は、中央処理ユニットの少なくとも一部の略図である。図２は、従来の技術の中央処理装置が備える種々の構成要素を示す。図３は、この発明の１つの実施の形態の中央処理装置が備える種々の構成要素を示す。図４は、図３の中央処理装置が備える命令プロセッサの構成の一例を示す略図である。図５は、この発明の別の実施の形態であって、多重命令プロセッサを用いた中央処理装置が備える種々の構成要素を示す略図である。図６は、図３の中央処理装置の信号プロセッサが出会う事象と経験する状態を示す略図である。図７は、図３の中央処理装置の命令プロセッサが出会う事象と経験する状態を示す略図である。図８（１）は、命令プロセッサから EXIT 信号を受けたときに信号プロセッサが実行するステップを示す流れ図である。図８（２）は、命令プロセッサから非 EXIT 信号を受けたときに信号プロセッサが実行するステップを示す流れ図である。図８（３）は、時間切れ事象に出会ったときに信号プロセッサが実行するステップを示す流れ図である。図８（４）は、地域プロセッサ（ＲＰ）または他の命令プロセッサから信号を受けたときに信号プロセッサが実行するステップを示す流れ図である。図９（１）から図９（３）は、活動Ａ（ＳＰ）１からＡ（ＳＰ）３をそれぞれ実行するために命令プロセッサが実行するステップを示す略図である。図９（４）は、活動Ａ（ＳＰ）４を実行するために命令プロセッサが実行するステップを示す流れ図である。図９（５）から図９（１０）は、活動Ａ（ＳＰ）５からＡ（ＳＰ）１０をそれぞれ実行するために命令プロセッサが実行するステップを示す略図である。図９（１１）は、活動Ａ（ＳＰ）１１を実行するために命令プロセッサが実行するステップを示す流れ図である。図１０は、この発明が用いる信号の書式の略図である。図面の詳細な説明図３の中央処理装置１２０は、命令プロセッサユニット（ＩＰ）１２２、信号プロセッサ（ＳＰ）ユニット１２４、プログラム記憶（ＰＳ）１２６、データおよび参照記憶（ＤＲＳ）１２８、複数の地域プロセッサバスハンドラ（ＲＰＨ）１３０₁，．．．，_n、「他の」プロセッサバスハンドラ（ＩＰＢ）１３１を備える。明白にまたは暗に別の指定がない限り、装置１２０の要素で前に図２の装置２０について説明した要素と同じ名称を持つ要素は同じものである。装置１２０と装置２０の違いの１つは、現在のリストメモリ１５０である。これは命令プロセッサ１２２の一組のレジスタ内に記憶され、命令プロセッサ１２２からアクセスする。また、信号プロセッサ１２４はタイマ１４１を含む。図３に示す実施の形態では、中央処理装置１２０はSun Ultra ２ワークステーションを用いて実現されており、メモリを共用して動作する２個のプロセッサを備える。共用メモリ技術を用いて２個のプロセッサ間に信号を伝送する方法は当業者には既知である。命令プロセッサ１２２と信号プロセッサ１２４の動作は従来の対応するプロセッサの動作とは異なる。詳しく述べると、後で詳細に説明するように、命令プロセッサ１２２は生成するバッファ信号をその現在のリスト１５０上に選択的に記憶する。これにより、信号プロセッサ１２４をバイパスして文脈の保存を改善することができる。時限を超えない限り、信号プロセッサ１２４は現在のリスト１５０内の１つまたは複数のバッファ信号を実行させる。更に、信号プロセッサ１２４が優先レベルの高いジョブを有するときは、信号プロセッサ１２４は必ず命令プロセッサ１２２が実行中の「Ｄ」優先レベルのジョブを中断させる。更に信号プロセッサ１２４は信号を送ったときに、「Ａ」優先レベルのジョブに他のジョブを中断させる。図４は、命令プロセッサ１２２の１つの構成を示す。図４の構成において、命令プロセッサ１２２は、中央処理装置（ＣＰＵ）１６０、レジスタメモリ１６２、高速メモリ１６４、メモリアクセス／インターフェース１６６、複数のキャッシュメモリ１６８Ａ−１６８Ｃ、複数のメモリカード１７０Ａ−１７０Ｇ、メモリアクセス／インターフェース１６６とカード１７０を接続するメモリバス１７２、を有する。図４に示す構成では、キャッシュメモリ１６８Ａは１２８バイトアクセスを有し、キャッシュメモリ１６８Ｂは１６バイトアクセスを有し、キャッシュメモリ１６８Ｃは４バイトアクセスを有する。カード１７０Ａ−１７０ＦはＤＲＡＭ主メモリカードである。カード１７０ＧはＩＯＢバスによりディスクドライブコントローラなどの周辺装置に接続する直接メモリアクセス（ＤＭＡ）カードであって、これによりディスクなどの他のメモリ装置を使用することができる。図４の命令プロセッサ構成では、ディスクバッファのロッキングや追跡に用いるデータ構造など、頻繁に用いる変数のアクセスに高速メモリ１６４を用いる。変数をどの種類のメモリに割り当てるかは、コンパイラまたは設計者が行う。キャッシュメモリ１６８Ａ−１６８Ｃのラインサイズはいろいろあり、柔軟に対応できる。キャッシュに記憶する変数は、ブロックパラメータまたは変数の種類として指定することができる。図１０は、この発明の１つの実施の形態で用いられる信号の書式を示す。信号は図１０に示すように、信号が属するスレッドを示す第１フィールド「ThreadID 」、信号の優先レベルを示す第２フィールド「JOBLevel」、信号の最終フィールド内のデータ項目の数を示す第３フィールド「F0RMAT」、信号のシーケンス番号を示す第４フィールド「SignalNumber」、受信ブロック数である第６フィールド「RecBlock」、送信ブロック数である第７フィールド「SendBlock」、信頼性を高めるために用いる識別である第８フィールド「Forlopp Id」、最初のデータ値を含む第９フィールド「RegPRO」、１個または複数個の（２４個の）他のデータ値を含む第１０フィールド「DataList」、を含む。スレッドは、外部の装置（例えば、地域プロセッサまたは「他の」命令プロセッサ）から受けたメッセージに応じて実行する必要がある一組のジョブという概念である。スレッド内でいくつかのジョブを同時に実行することができるし、また外部の装置との通信はスレッドの一部として行うことができる。動作信号プロセッサ１２４が出会う事象と行う活動を図６に示す。命令プロセッサ１２２が出会う事象と行う活動を図７に示す。信号プロセッサが出会う事象を形式「Ｅ（ＳＰ）ｘ」という識別子で示し、命令プロセッサ１２２が出会う事象を形式「Ｅ（ＩＰ）ｘ」という識別子で示す。信号プロセッサ１２４が行う活動を形式「Ａ（ＳＰ）ｘ」という識別子で示し、命令プロセッサ１２２が行う活動を形式「Ａ（ＩＰ）ｘ」という識別子で示す。これらの全ての識別子において、「ｘ」は事象番号または活動番号を示す。図６に示すように、信号プロセッサ１２４は３つの状態を有する。すなわち、 IDLE 状態と、W0RKING 状態と、QUEUED 状態である。状態の変化は図６の太線で示す。また図６は信号プロセッサ１２４が４つの「ＳＰ」事象、すなわち事象Ｅ（ＳＰ）１からＥ（ＳＰ）４に出会うことを示す。或ＳＰ事象に出会ったとき、信号プロセッサ１２４は３つの状態の任意の１つにあってよい。したがって、図６の各ＳＰ事象は各状態に入る（点線で）ように示されている。図６の各ＳＰ事象に応えて、信号プロセッサ１２４は対応する活動を行う。ここで用いる「活動」は、交互にまたは継続して実行する１つまたは複数のステップを含んでよい。信号プロセッサ１２４が実行する活動と各活動を構成するステップを、図８（１）から図８（４）にそれぞれ示す。これらの活動に従って実行するステップは、信号プロセッサ１２４の「状態」に依存することがある。図７に示すように、命令プロセッサ１２２は３つの状態を有する。すなわち、 IDLE 状態と、W0RKING 状態と、COMBINED/WORKING 状態である。命令プロセッサ１２２と信号プロセッサ１２４の同じ名の状態を混同してはならない。各状態は無関係である。図６と同様に、図７でも状態の変化を太線で示す。また図７は信号プロセッサ１２４が１１個の「ＩＰ」事象、すなわち事象Ｅ（ＩＰ）１からＥ（ＩＰ）１１に出会うことを示す。これらのＩＰ事象の一部、例えばＩＰ事象Ｅ（ＩＰ）１とＥ（ＩＰ）３とＥ（ＩＰ）９は、信号プロセッサ１２４が実行する活動に関連して起こる。信号プロセッサ１２４と命令プロセッサ１２２は互いに関連しており、或ＩＰ事象は命令プロセッサ１２４がその状態の中の１つまたは複数の指定された状態にあるときだけ起こる。この点について、命令プロセッサ１２２が行う活動を、活動が起こる状態を示す円の中に示す。ＩＰ事象が出会う状態を、図７の波線の接続で示す。ＩＰ活動Ｅ（ＩＰ）１からＥ（ＩＰ）１１に関連するステップを図９（１）−図９（１１）にそれぞれ詳細に示す。図９（１）−図９（１１）に関する後の説明から分かるように、命令プロセッサ１２２が実行する種々の活動により、図６に示すＳＰ事象Ｅ（ＳＰ）１−Ｅ（ＳＰ）２が生じる。Ａ．信号プロセッサの動作信号プロセッサはそのタイマ１４１（図３参照）と関連して動作する。特定の時間値（例えば、値「Ｘ」または「Ｙ」）をロードすると、この時間値に対応する時間が終わったときにタイマ１４１は信号プロセッサ１２４に通知する。時間値が終わると、例えばタイマ１４１から通知すると、時間切れ事象［事象Ｅ（ＳＰ）３］が発生する。これについては、図８（３）を参照して詳細に説明する。時間切れ事象により、信号プロセッサ１２４は命令プロセッサ１２２の活動に時間が掛かりすぎているかどうか知る。この点について、或動作（例えば、命令プロセッサ１２２が実行する新しい信号を、信号プロセッサ１２４のバッファ１４２から送信する）を開始すると、タイマ１４１を値「Ｘ」（例えば、１ｍｓ）に設定する。タイマ１４１が値「Ｘ」にリセットされる前に時間切れが起こった場合は、信号プロセッサ１２４はフラグSP＿Interrupt をセットして、命令プロセッサ１２２が同じスレッドＩＤのジョブを１つの時間間隔だけ実行したことを示す。次に、タイマ１４１に第２の時間値「Ｙ」（例えば、３ｍｓ）をロードする。時間値「Ｙ」が終わった後に第２の時間切れが起こった場合は、行う活動は実行中のジョブの優先レベルに依存する。実行中のジョブの優先レベルが「Ｃ」または「Ｄ」の場合は、実行中のジョブを中断する。実行中のジョブの優先レベルが「Ａ」または「Ｂ」の場合は誤りであって、KILL 信号を出す。ＳＰ事象を受けたときに信号プロセッサが実行する活動を以下に説明する。（１）ＳＰが非 EXIT 信号を受けるジョブの実行において、命令プロセッサ１２２は非 EXIT 信号を生成して、この生成された信号に優先レベルを割り当ててよい。この信号を信号プロセッサ１２４に送ると、信号プロセッサ１２４は図６に示す事象Ｅ（ＳＰ）２と見なす。事象Ｅ（ＳＰ）２を受けると、信号プロセッサ１２４は活動Ａ（ＳＰ）２を実行する。そのステップを図８（２）に示す。ステップ８（２）−１と８（２）−２のそれぞれにおいて、信号プロセッサ１２４は、命令プロセッサ１２２から受けた信号が地域プロセッサの１つ向けか、または「他の」命令プロセッサ向けか識別する。命令プロセッサ１２２から受けた信号が地域プロセッサの１つに向けたものである場合は、ステップ８（２）− ３で信号を該当する地域プロセッサバスハンドラ１３０に送る。命令プロセッサ１２２から受けた信号が「他の」命令プロセッサの１つに向けたものである場合は、ステップ８（２）−４で信号を「他の」命令プロセッサバスハンドラ１３１に送る。命令プロセッサ１２２から受けた非 EXIT 信号が外部に向けたものでない場合は、ステップ８（２）−５で、命令プロセッサ１２２が現在実行中の信号の優先レベルをチェックする。現在実行中の信号の優先レベルが「Ｄ」レベルでなければ、ステップ８（２）−６で、受けた信号をその優先度に従って該当するジョブバッファ４２Ａ−４２Ｄ内の最後に入れる。そうではなく、現在実行中の信号の優先レベルが「Ｄ」レベルの場合はステップ８（２）−７を実行する。ステップ８（２）−７で、時間切れスイッチの値を「Ｘ」にセットし、フラグ Job＿inte rrupted＿level[D] をアクティブにし（優先レベルＤのジョブが中断されていることを示す）、現在の（「Ｄ」レベルの）ジョブの実行を中断する。命令プロセッサ１２２はジョブの中断を事象Ｅ（ＩＰ）８と見なして、これに応えて図９（８）に示す活動Ａ（ＩＰ）８を行う。ステップ８（２）−３か８（２）−４か８（２）−６か８（２）−７を完了すると、記号８（２）−８で示すように活動Ａ（ＳＰ）２を終了する。（２）ＳＰが EXIT 信号を受ける命令プロセッサ１２２から EXIT 信号［事象Ｅ（ＳＰ）１］を受けると、信号プロセッサ１２４は活動Ａ（ＳＰ）１を起動する。そのステップを図８（１）に示す。命令プロセッサ１２２から EXIT 信号を受けると、命令プロセッサ１２２がバッファ信号の生成の結果ではないジョブの実行を完了したときに活動Ａ（ＳＰ）１を起動する。または EXIT 信号を受けるのは、命令プロセッサ１２２がバッファ信号の結果であるジョブまたはジョブのシーケンスを完了したときである［図９（４）のステップ９（４）−６、９（４）−９、９（４）−４と、図９（７）のステップ９（７）−３と、図９（３）のステップ９（３）−３を参照］。命令プロセッサ１２２から EXIT 信号を受けると［事象Ｅ（ＳＰ）１］、信号プロセッサ１２４は空でないバッファ１４２Ａ−１４２Ｄから最高の優先度を有する第１ジョブを取り出す［ステップ８（１）−１］。ステップ８（１）−２で、信号プロセッサ１２２は種々のフラグ（Error＿timeout と SP＿Interrupt ）をクリアし、時間切れスイッチの値を「Ｘ」にセットする。ステップ８（１）− ３とステップ８（１）−４で、ステップ８（１）−１で取り出したジョブの優先レベルをチェックして、優先レベルが「Ｃ」（ステップ８（１）−３）か、「Ｄ」（ステップ８（１）−４）か判定する。取り出したジョブの優先レベルが「Ｃ」の場合は、ステップ８（１）−５でフラグ Job＿interrupted＿level[C] を調べて、このフラグがアクティブか、すなわち、命令プロセッサ１２２による優先レベルＣの別のジョブの実行が信号プロセッサによりすでに中断されているか、を判定する。ステップ９（１）−５での判定が肯定的である場合は、ステップ８（１）−６を実行する。ステップ８（６）−１で、ステップ８（１）−１で取り出したジョブを元のバッファに戻し、フラグ Job＿interrupted＿level[C] を非アクティブにし（前に中断されたレベル「Ｃ」をまた実行するので、もう中断されていないから）、フラグ Active ＿priority を「Ｃ」にセットし（前に中断されたジョブの優先レベルを再設定する）、中断されたジョブを再開する。中断されたジョブの実行を信号プロセッサ１２４が再開すると、図９（２）を参照すれば分かるようにＩＰ事象Ｅ（ＩＰ）２が起こる。そして活動Ａ（ＳＰ）ｌを終了する（記号８（１）−９で示される）。取り出したジョブの優先レベルは「Ｃ」であるがフラグ Job＿interrupted＿l evel[C] がアクティブでない（すなわち、現在中断されている優先レベル「Ｃ」のジョブがない）場合は、ステップ８（１）−７とステップ８（１）−８を実行する。ステップ８（１）−７で、フラグ Active＿priority をステップ８（１）−１で取り出したジョブの優先度にセットし、取り出したジョブに関連する信号をＩＰ事象Ｅ（ＩＰ）１として命令プロセッサ１２２に送り（図９（１）参照）、CurrentThreadID を、取り出したジョブのスレッドＩＤにセットする。ステップ８（１）−８で、ジョブバッファ内の優先レベル「Ｃ」以上の全てのジョブのスレッドＩＤをチェックして、或ジョブのスレッドＩＤが CurrentThread ID（すなわち取り出したジョブのスレッドＩＤ）と同じ場合は、これらの各ジョブに関連する信号を命令プロセッサ１２２内の現在のリスト１５０に送る。言い換えると、CurrentThreadID と同じスレッドＩＤを有するジョブバッファ内のこれらの各ジョブ（レベル「Ｃ」以上の）毎にＩＰ事象Ｅ（ＩＰ）１１が起こる。ＩＰ事象Ｅ（ＩＰ）１１に応じて命令プロセッサ１２２が行う活動は、図９（１１）を参照して説明する。次に活動Ａ（ＳＰ）ｌを終了する（記号８（１）−９で示す）。取り出したジョブの優先レベルが「Ｄ」の場合は（ステップ８（１）−４で判定される）、ステップ８（１）−１０でフラグ Job＿interrupted＿level[C]と Job＿interrpted＿level[C] を調べて、命令プロセッサ１２２が実行中の優先レベル「Ｃ」か「Ｄ」のジョブが信号プロセッサ１２４により現在中断されているかどうか判定する。ステップ８（１）−１０でのチェックが肯定的（すなわち、どちらかのフラグがアクティブ）である場合は、ステップ８（１）−１で取り出したジョブをバッファ内に戻し［ステップ８（１）−１１］、ステップ８（１）−１２で更にチェックを行う。特定すると、ステップ８（１）−１２で、フラグ Job＿interrupted＿level[C] がアクティブかどうか更に調べる。ステップ８（１）−１２の結果が肯定的である場合は、ステップ８（１）−１３でフラグ Job＿interrupted ＿level[C] を非アクティブにし、フラグ Active ＿priori ty に値「Ｃ」を割り当てる。ステップ８（１）−１２の結果が否定的である場合は、ステップ８（１）−１４でフラグ Job＿interrupted＿level[D]を非アクティブにし、フラグ Active＿priority に値「Ｄ」を割り当てる。ステップ８（１）−１３か８（１）−１４が終わると、ステップ８（１）−１５で、信号プロセッサ１２４は命令プロセッサ１２２に指示して最高の優先度を持つ中断されたジョブの実行を再開させ、ＩＰ事象Ｅ（ＩＰ）２が起こる。その後、記号８（１）−１６で示すように活動Ａ（ＳＰ）１を終了する。ステップ８（１）−１０で、フラグ Job＿interrupted＿level[C] も Job＿i nterrupted＿level[D] もアクティブでないと判定した場合は、ステップ８（１）−１７と８（１）−１８を実行して、活動Ａ（ＳＰ）１を終わる。ステップ８（１）−１８で、フラグ Active＿priority をステップ８（１）−１で取り出したジョブの優先度にセットし、CurrentThreadID を、取り出したジョブのスレッドＩＤにセットし、ステップ８（１）−７と同様に、取り出したジョブに関連する信号をＩＰ事象Ｅ（ＩＰ）ｌとして命令プロセッサ１２２に送る（図９（１）参照）。ステップ８（１）−１８で、ジョブバッファ内の全てのジョブ（「Ｃ」以上の優先レベルを持つもの）のスレッドＩＤをチェックする。ジョブのスレッドＩＤが CurrentthreadID（すなわち、取り出したジョブのスレッドＩＤ）と同じ場合は、この各ジョブに関連する信号を命令プロセッサ１２２内の現在のリスト１５０に送る。言い換えると、CurrentThreadID と同じスレッドＩＤを有するジョブバッファ内のジョブ毎にＩＰ事象Ｅ（ＩＰ）１１が起こる。前に示したように、ＩＰ事象Ｅ（ＩＰ）１１に応じて命令プロセッサ１２２が行う活動は、図９（１１）を参照して説明する。取り出したジョブの優先レベルが「Ｃ」または「Ｄ」でない場合は、ステップ８（１）−１９および８（１）−２０を実行した後、活動Ａ（ＳＰ）１を終了する。ステップ８（１）−１９および８（１）−２０はステップ８（１）−１７および８（１）−１８と同じであって、CurrentThreadID と同じスレッドＩＤを有するバッファ内の全てのジョブを命令プロセッサ内の現在のリスト１５０に送る。活動Ａ（ＳＰ）１の終了は記号８（１）−２１で示される。（３）ＳＰがＲＰまたは他のＩＰから信号を受ける信号プロセッサ１２４が地域プロセッサバスハンドラ３０と「他の」命令プロセッサバスハンドラ３１に信号を送ることができるのと同様に、信号プロセッサ１２４はこれらのハンドラから外部で生成された信号を受けることができる［図６の事象Ｅ（ＳＰ）４で示す］。この外部生成信号を受けると、活動Ａ（ＳＰ）４を実行する。活動Ａ（ＳＰ）４のステップを図８（４）に示す。活動Ａ（ＳＰ）４で外部生成信号がスレッドＩＤを含まない場合は（ステップ８（４）−１で判定する）、信号プロセッサ１２４はスレッドＩＤを割り当てる［ステップ８（４）−２］。例えば、信号プロセッサ１２４はプロセッサＩＤと、新しいスレッドＩＤが割り当てられる度に増分される内部カウンタとを連結して、スレッドＩＤを割り当てる。ステップ８（４）−３および８（４）−４で、信号プロセッサ１２４は外部生成信号の優先レベルを調べる。ステップ８（４）−３とステップ８（４）−４の条件がどちらも満たされない場合は、ステップ８（４）−５のスレッドＩＤ条件をチェックする。ステップ８（４）−５のスレッドＩＤ条件が満たされない場合は、ステップ８（４）−６を実行する。ステップＡ（ＳＰ）４−３で、命令プロセッサ１２２が現在実行しているジョブの優先レベルより外部生成信号の優先レベルが高く、かつ命令プロセッサ１２２が実行中のジョブの優先レベルが最低（「Ｄ」）の場合は、信号プロセッサ１２４はステップ８（４）−７を実行する。ステップ８（４）−７で、信号プロセッサ１２４は時間切れスイッチの値を「Ｘ」にセットし、フラグ Job＿interrup ted＿level[D] をアクティブにし（優先レベル「Ｄ」のジョブが中断されていることを示す）、命令プロセッサ１２２に割込みを送る。命令プロセッサ１２２はこの割込みをＩＰ事象Ｅ（ＩＰ）８と見なす。これに対する応答は、図９（８）で説明する活動Ａ（ＩＰ）８を参照すれば理解できる。ステップ８（４）−４で外部生成信号の優先レベルが、最高レベル（例えば「Ａ」レベル）でかつ命令プロセッサ１２２が現在実行中のジョブの優先レベルより高い場合は、ステップ８（４）−８で信号プロセッサ１２４はフラグＳＰ−In terrupt をセットする（これにより、命令プロセッサ１２２は現在実行中のジョブを終了すると新しい信号を実行する）。更に、ステップ８（４）−７で、信号プロセッサ１２４は時間切れスイッチの値を「Ｙ」にセットする。外部生成信号によって割込みもフラグ SP＿Interrupt のセットも起こらない場合は、ステップ８（ＳＰ）４−５で信号プロセッサ１２４はやはり、外部生成信号のスレッドＩＤ（地域プロセッサバスハンドラ３０またはプロセッサバスハンドラ３１から受ける）が命令プロセッサ１２２が処理中の CurrentThreadIDか、また外部生成信号の優先レベルがＤレベルより大きいか、を判定する。そうであれば、ステップ８（４）−９で、現在のリスト１５０に入れるために外部生成信号を命令プロセッサ１２２に送る。この信号を受けると［事象Ｅ（ＩＰ）９］、命令プロセッサ１２２は外部生成信号を現在のリスト１５０内の最後のエントリとして入れる（図９（９）参照）。ステップ８（４）−３から８（４）−５のどれも実行しない場合は、ステップ８（４）−６で信号プロセッサ１２４は外部生成信号を、ジョブバッファ１４２Ａ−１４２Ｄの該当するところに外部生成信号の優先レベルに従って入れる。ステップ８（４）−７、８（４）−８、８（４）−９、８（４）−６のどれかを終了すると、記号８（４）−１０で示すように、活動Ａ（ＳＰ）４を終了する。（４）ＳＰの時間切れ時間切れスイッチに記憶された値がタイマ４１により時間と共に減少してゼロになると、タイマ４１は時間切れになる。タイマ１４１が時間切れになると、信号プロセッサ１２４は時間切れを事象Ｅ（ＳＰ）３と見なして（図６参照）、活動Ａ（ＳＰ）３を、詳しく言うと図８（３）に示すステップを実行する。時間切れになると、信号プロセッサ１２４はまずステップ８（３）−１で、フラグ SP ＿Interrupt がセットされているかどうかチェックする。フラグがセットされていない場合は、ステップ８（３）−２でタイマ１４１（時間切れ）の値を「Ｙ」にセットし、フラグ SP Interrupt をセットした後、活動Ａ（ＳＰ）３を終了する（記号８（３）−３で示す）。フラグがセットされていない場合は、ステップ８（３）−４を実行する。ステップ８（３）−４でフラグ SP＿Interrupt をクリアする。次にステップ８（３）−５で、命令プロセッサ１２２が現在実行中のジョブの優先レベルが「Ｃ」または「Ｄ」か判定する。ステップ８（３）−５での判定が肯定的である場合は、ステップ８（３）−６、８（３）−７、８（３）−８を順次実行して活動Ａ（ＳＰ）３を終了する。ステップ８（３）−６で、信号プロセッサ１２４はバッファ１４２Ａ−１４２Ｄの中の最高の優先度を有する空でないバッファから第１の（最も古い）ジョブを取り出す。次にステップ８（３）−７で、フラグJob ＿interrupted＿level[Active priority]をアクティブにセットする。言い換えると、信号プロセッサ１２４は時間切れにより現在実行中のジョブ（優先レベル「Active＿priority」を有する）が中断されることを、したがってフラグJob＿i nterrupted＿level を中断されたジョブの優先レベルにセットしなければならないことを知る。ステップ８（３）−８で、命令プロセッサ１２２が現在実行中の（しかも実行中に時間切れが起こった）ジョブを中断する。命令プロセッサ１２２はこの中断をＩＰ事象Ｅ（ＩＰ）８と見なす。これに対する応答は図９（８）で説明する活動Ａ（ＩＰ）８により理解できる。ステップ８（３）−５での判定が否定的である場合、すなわち命令プロセッサ１２２が現在実行中のジョブの優先レベルが「Ｃ」より高い場合は、ステップ８（３）−１０で信号 KILL＿SIGNAL を命令プロセッサ１２２に送る。命令プロセッサは信号 KILL-SIGNAL をＩＰ事象Ｅ（ＩＰ）３と見なし、図９（３）に示す応答活動Ａ（ＩＰ）３を行う。ステップ８（３）−８とステップ８（３）−１０が終わると、記号８（３）−３で示すように活動Ａ（ＳＰ）３を終了する。Ｂ．命令プロセッサの動作前に述べたように、図７に示す種々の状態にあるジョブの実行中に、命令プロセッサ１２２は自身で信号を生成することがある。このようなＩＰ生成信号は、地域プロセッサや他の命令プロセッサ向けの信号や、組合わせ信号や、バッファ信号を含む。ＩＰ生成信号から生じる事象を図７に示す。これらは、バッファ信号の生成に対応する事象Ｅ（ＩＰ）１１、組合わせ信号または HURRY 信号の生成に対応する事象Ｅ（ＩＰ）１０、地域プロセッサまたは「他の」命令プロセッサ向けの信号の生成に対応する事象Ｅ（ＩＰ）６、を含む。 HURRY 信号は命令プロセッサ１２２が信号プロセッサ１２４を調べずに直ぐ実行するもので、命令プロセッサ１２２は新しいブロックに移ってこの新しいブロック内で実行を開始する。このように、組合わせ信号とは異なり、HURRY 信号は呼び出しブロックに戻らずに出る信号である。ＩＰ事象に応じて命令プロセッサ１２２が実行する活動は次の通りである。（１）ＩＰがＳＰから信号を受ける IDEL 状態にあるとき、命令プロセッサ１２２は図９（１）に示す活動Ａ（ＩＰ）１を実行する。詳しく述べると、ステップ９（１）−１で命令プロセッサ１２２はその状態を IDEL から WORKING に変える（図７参照）。次にステップ９（１）−２で、命令プロセッサ１２２は関連するプログラム記憶１２６内の新しいブロックに移り、新しいブロック内で実行を開始する。（２）ＩＰジョブの実行が中断される割込みを受けると［事象Ｅ（ＩＰ）８］、命令プロセッサ１２２は図９（８）に示す活動Ａ（ＩＰ）８を行う。ステップ９（８）−１で、命令プロセッサ１２２はその文脈を保存する。すなわち、命令プロセッサは中断されたブロックと、そのプログラムカウンタと、中断されたときのレジスタの内容を保存する（例えば、レジスタメモリ１６２に）。次にステップ９（８）−２で、命令プロセッサ１２２は現在のリスト１５０内に記憶されているジョブ毎に信号プロセッサ１２４に信号を送り、現在のリスト１５０の内容を信号プロセッサ１２４に効果的に転送する。その後ステップ９（８）−３で、命令プロセッサ１２２は割込み信号の新しい優先レベルに変わり、割込み信号に関連するジョブを実行する。（３）ＩＰが中断されたジョブを再開する中断されたジョブを命令プロセッサ１２２が再開すると、事象Ｅ（ＩＰ）２が起こる。事象Ｅ（ＩＰ）２に応じて行う活動Ａ（ＩＰ）２を図９（２）に示す。ステップ９（２）−１で、命令プロセッサ1２２は中断されたジョブの文脈を復元する（上記から分かるように、レジスタメモリ１６２から）。ステップ９（２）−２で、命令プロセッサ１２２は復元されたジョブの優先レベルに変わり、復元されたジョブに関連する信号の実行を再開する。（４）ＩＰがＲＰまたは他のＩＰに信号を送る命令プロセッサ１２２が実行するコードが地域プロセッサまたは「他の」命令プロセッサ向けの信号を生成することを必要とする場合は、事象Ｅ（ＩＰ）６が起こる。ＩＰ事象Ｅ（ＩＰ）６に応じて命令プロセッサ１２２が行う活動を図９（６）に示す。活動Ａ（ＩＰ）６では、命令プロセッサ１２２は単にこの生成された信号を信号プロセッサ１２４に送り、現在実行中のブロック（例えば、地域プロセッサまたは「他の」命令プロセッサの信号が生成されたブロック）内で実行を続ける。（５）ＩＰが組合わせ信号または HURRY 信号を送る命令プロセッサ１２２が実行するコードが組合わせ信号または HURRY 信号の生成を必要とする場合は［事象Ｅ（ＩＰ）１０］、命令プロセッサ１２２はすぐ状態を組合わせにセットする［図７と、図９（１０）のステップ９（１０）−１を参照）］。次にステップ９（１０）−２で、命令プロセッサ１２２は呼出しブロック（すなわち、組合わせ信号または HURRY 信号を生成した命令のブロック）を保存し、呼出しブロックの戻りアドレスをそのスタックの一番上に置く。ステップ９（１０）−３で、命令プロセッサ１２２は組合わせ信号または HURRY 信号による実行に必要な新しいブロックに移り、その新しいブロックの最初から実行を開始する。（６）ＩＰが組合わせ信号または HURRY 信号を出る命令プロセッサ１２２が組合わせ信号または HURRY 信号の EXIT 命令に出会うと、事象Ｅ（ＩＰ）５が起こる。事象Ｅ（ＩＰ）５が起こると、図９（５）に示す活動Ａ（ＩＰ）５を行う。ステップ９（５）−１で、命令プロセッサ１２２は呼出しブロック（すなわち、組合わせ信号または HURRY 信号を生成したブロック）を復元し、呼出しブロック内で実行する次の命令のアドレスを命令プロセッサ１２２のスタックから戻す。ステップ９（５）−２で、命令プロセッサ１２２は、フラグ「最後の Combined＿signal＿return」がセットされていてスタックが空であることを示しているかどうかチェックし、そうであれば、命令プロセッサ１２２の状態を W0RKING 状態にセットする。次にステップ９（５）−３で、命令プロセッサ１２２はスタックアドレスで指定された命令から、呼出しブロックの実行を再開する。（７）ＩＰがバッファ信号を送る命令プロセッサ１２２が実行する命令がバッファ信号の生成を要求すると［事象Ｅ（ＩＰ）１１］、命令プロセッサ１２２はこれに応えて図９（１１）に示す活動Ａ（ＩＰ）１１を行う。ステップ９（１１）−１で、現在実行中のジョブの優先レベルを評価して、それが最低（「Ｄ」）レベルかどうか判定する。そうであれば、ステップ９（１１）−２でバッファ信号を事象Ｅ（ＳＰ）２として信号プロセッサ１２４に送り［図６参照］、バッファ信号生成ブロック内で実行を続け（ステップ９（１１）−３に示すように）、活動Ａ（ＩＰ）１１を終了する（記号９（１１）−４で示す）。現在実行中のジョブの優先レベルが最低の優先レベルでない場合は、ステップ９（１１）−５で、次に実行する命令が EXIT 命令かまたフラグSP＿Interrupt がセットされていないか、を判定する。ステップ９（１１）−５の２つの条件が肯定的である場合は、（ステップ９（１１）−６に示すように）命令プロセッサ１２２は出口命令を組み合わせて信号送り命令の一部として実行する。もしステップ９（１１）−５の条件のどちらかが否定的である場合は、命令プロセッサ１２２はバッファ信号に関連するジョブを現在のリスト１５０の最後のジョブとして入れる（ステップ９（１１）−７）。ステップ９（１１）−６かステップ９（１１）−７が完了すると、記号９（１１）−４で示すように活動Ａ（ＩＰ）１１を終了する。（８）ＩＰがバッファ信号を出る命令プロセッサ１２２がバッファ信号に関連するジョブを実行すると、命令プロセッサ１２２は最終的に EXIT 命令に出会う［事象Ｅ（ＩＰ）４］。バッファ信号に関連するジョブの EXIT 命令に出会うと、命令プロセッサ１２２は図９（４）に示す活動Ａ（ＩＰ）４を実行する。「バッファ信号」は前に述べたように命令プロセッサ１２２が生成する信号を含むだけでなく、信号プロセッサ１２４が命令プロセッサ１２２のためにスケジュールする全ての信号を含む。活動Ａ（ＩＰ）４に関連して、命令プロセッサ１２２はステップ９（４）−１から９（４）−３に示すチェックを行い、全てのチェックが否定的の場合はステップ９（４）−４を行って、活動Ａ（ＩＰ）４を終了する（記号９（４）−５で示す）。ステップ９（４）−１で、命令プロセッサ１２２は実行中のジョブの優先レベルが最低（「Ｄ」レベル）かどうか判定する。そうであれば、ステップ９（４） −６で命令プロセッサ１２２はその状態をIDLE にセットし、EXIT 信号を信号プロセッサ１２４に送り、信号プロセッサ１２４はこれを処理する（図６の事象Ｅ（ＳＰ）１参照）。この時点では、現在のリスト１５０上に記憶されている残りの信号は実行されない。ステップ９（４）−２で、命令プロセッサ１２２はフラグ SP＿Interrupt がセットされているかどうかチェックする。SP＿Interrupt は図８（４）のステップ８（４）−７で、或外部生成信号の優先レベルが高くかつ現在実行中のジョブの優先レベルが高くないとき、または時間切れが起こったときにセットされる［活動Ａ（ＳＰ）３、ステップ８（３）−２］。ステップ９（４）−２での判定が肯定的である場合は、ステップ９（４）−７から９（４）−９を実行した後、活動Ａ（ＩＰ）４を終了する。ステップ９（４）−７で、命令プロセッサ１２２はその状態をIDLE にセットする。次にステップ９（４）−８で、現在のリスト１５０に記憶されているジョブ毎に、命令プロセッサ１２２は信号プロセッサ１２４に信号を送る（［最初から最後への順序で］現在のリスト１５０から信号プロセッサ１２４にジョブを効果的に転送する）。信号プロセッサ１２４は現在のリスト１５０からの各信号の転送を事象Ｅ（ＳＰ）２と見る［図６と活動Ａ（ＳＰ）２を参照］。ステップ９（４）−９で、命令プロセッサ１２２は EXIT 信号を信号プロセッサ１２４に送り、信号プロセッサ１２４は EXIT 信号を事象Ｅ（ＳＰ）１と見なして、これに応えて活動Ａ（ＳＰ）１を行う。ステップ９（４）−１および９（４）−２のチェックが否定的である場合は、ステップ９（４）−１−３で命令プロセッサ１２２は現在のリスト１５０が空でないかどうか判定する。現在のリスト１５０が空でない場合は、ステップ９（４）−１０で命令プロセッサ１２２は現在のリスト１５０内の第１ジョブに関連する信号を取り出して、この第１ジョブの実行を開始する。ステップ９（４）−１０の後、記号９（４）−５に示すように活動Ａ（ＩＰ）４を終了する。上に述べたステップ９（４）−１、９（４）−２、９（４）−３のどれも肯定的でない場合は、ステップ９（４）−４で命令プロセッサ１２２はその状態をID EL にセットし、EXIT 信号を信号プロセッサ１２４に送って、現在のリスト１５０には処理を待っているジョブがもうないことを示す。信号プロセッサ１２４は EXIT 信号を事象Ｅ（ＳＰ）１と見なし、信号プロセッサ１２４はこれに応えて活動Ａ（ＳＰ）１を行う。ステップ９（４）−４の後、記号９（４）−５に示すように活動Ａ（ＩＰ）４を終了する。上記から分かるように、現在のリスト１５０内のバッファ信号を実行していると、場合によっては現在のリスト１５０内の全てのジョブの実行が終わるまで実行がループ動作として継続することがある。（９）ＩＰがＳＰから現在のリストに入れる信号を受ける上に述べたように、命令プロセッサ１２２は現在のリスト１５０に入れる信号を信号プロセッサ１２４から受けることがある。これは特に信号プロセッサ１２４が活動Ａ（ＳＰ）ｌ［例えばステップ８（１）−８、８（１）−１８、８（１）−２０を参照］とＡ（ＳＰ）４［例えばステップ８（４）−９を参照］を実行するときに起こり、命令プロセッサ１２２はこれを事象Ｅ（ＩＰ）９と見なす。事象Ｅ（ＩＰ）９に応じて、命令プロセッサ１２２は活動Ａ（ＩＰ）９を行う。これは図９（９）に示すように単に信号を現在のリスト１５０の最後の信号として入れるだけである（ステップ９（９）−１を参照）。（１０）ＩＰがＳＰから KILL 信号を受ける前に述べたように、信号プロセッサ１２４は「KILL信号を生成する。これは（例えば）時限が終了したときに起こる（活動Ａ（ＳＰ）３、例えばステップ８（３）−１０を参照）。命令プロセッサ１２２はこの KILL 信号を事象Ｅ（ＩＰ）３と見なし、これに応じて図９（３）に示す活動Ａ（ＩＰ）３を行う。KILL 信号を受けると、ステップ９（３）−１で命令プロセッサ１２２はその状態をIDLE にセットする。次に時限が終了（例えば時間切れ）した結果、ステップ９（３）−２で命令プロセッサ１２２は現在のスレッドを実質的に放棄する。ステップ９（３）−３で、命令プロセッサ１２２は信号プロセッサ１２４に EXI T 信号を送る。信号プロセッサ１２４はこの EXIT 信号を事象Ｅ（ＳＰ）１と見なし、前に説明したようにこれに応じて活動Ａ（ＳＰ）ｌを行う［図８（１）参照］。（１１）ＩＰによるバッファ信号の強制 EXIT バッファ信号の強制 EXIT 命令は、応用プログラムが EXIT を確実に存在させたいときに起こる。すなわち、他のスレッドを実行できるように小さな遅れを挿入しなければならない。バッファ信号の強制 EXIT が起こると命令プロセッサ１２２は事象Ｅ（ＩＰ）７に出会い、これに応えて活動Ａ（ＩＰ）７を行う。このステップを図９（７）に示す。ステップ９（７）−１で、命令プロセッサ１２２は現在のリスト１５０内に残っているジョブ毎に信号プロセッサ１２４に信号を送り、現在のリスト１５０の内容を信号プロセッサ１２４に効果的に転送する。その後、命令プロセッサ１２２はその状態をIDLE にセットする［ステップ９（７）−２］。次にステップ９（７）−３で、命令プロセッサ１２２は EXIT 信号を信号プロセッサ１２４に送る。信号プロセッサ１２４はこの EXIT 信号を事象Ｅ（ＳＰ）１と見なし、前に説明したようにこれに応じて活動Ａ（ＳＰ）１を行う［図８（１）参照］。図９（７）に示すステップの代わりに、強制 EXIT と同等の活動として時間遅れを持つ信号を送ることができる。図５はこの発明の別の実施の形態で、中央処理装置２２０に特徴がある。中央処理装置２２０は、信号プロセッサ２２４、バスハンドラ２３０、共用メモリ２２７（プログラム記憶とデータ記憶を有する）の他に、複数の命令プロセッサ２２２₁、２２２₂、．．．、２２２_nを含む。図５の実施の形態の各命令プロセッサ２２２は、図４を参照して前に説明した構成を有する。図５などの多重ＩＰ環境で実行するブロックは、１つのブロック内でいくつかの同時実行を処理する必要がある。さもなければ、１ブロック内では一度に１個のプロセッサだけが実行中であることを確認しなければならない（例えば、異なるスレッドを同期させる信号機能などが必要である）。図５に示すような装置２２０では、いくつかのブロックを１個の命令プロセッサ２２２にだけ割り当てる可能性もある。このような構成では、この割り当てられた命令プロセッサ２２２はそのデータの一部を特殊な高速メモリに入れることにより、いくつかのジョブを非常に効率良く実行することができる。しかしトレードオフとして、他の命令プロセッサ２２２は文脈を変える必要がある。上に述べたことから、この発明の命令プロセッサは、主として命令プロセッサ自身がバッファ信号に関連するジョブを現在のリスト１５０に入れることにより（例えば、活動Ａ（ＩＰ）１１のステップ９（１１）−７で起こるように［図９（１１）参照］）、自分が実行するジョブのスケジューリングを行う。現在実行中のジョブから出る直前にたまたまバッファ信号を生成しその優先レベルが最低でない場合は、そして割込みがセットされていない場合は、バッファ信号を生成したジョブから出るとバッファ信号に関連するジョブを実行する［図９（１１）の活動Ａ（ＩＰ）１１のステップ９（１１）−６を参照］。したがって、バッファ信号の生成の結果実行したジョブから命令プロセッサが出ると、バッファ信号の優先レベルに従って、また割込みがセットされているかどうかに従って、命令プロセッサはいくつかの代替ステップのどれかを実行する。第１の代替ステップは現在のリストから第１の（次の）ジョブを取り出してこれを実行することを含む［図９（４）の活動Ａ（ＩＰ）４のステップ９（４）−１０を参照］。第２の代替ステップはスケジューリング制御を信号プロセッサ１２４に戻すことを含む。これはバッファ信号の優先レベルが最低のときに起こる［図９（４）の活動Ａ（ＩＰ）４の９（４）−６を参照］。第３の代替ステップは現在のリスト１５０の全内容を信号プロセッサ１２４に転送することを含む。これは割込みが発生したときに起こる［図９（４）の活動Ａ（ＩＰ）４のステップ９（４）−８を参照］。第１の代替ステップでは、現在のリスト上のジョブが出ると、引き続き現在のリスト上のジョブを順に実行してよい。すなわち、現在のリスト１５０から取り出したジョブ（ステップ９（４）−１０で）が完了すると、その EXIT 命令により（別の）事象Ｅ（ＩＰ）４が起こり、優先レベルおよび割込み状態に従って、現在のリスト１５０上の次の信号の実行に移ることができる。特に図９（１１）のステップ９（１１）−５から分かるように、バッファ信号を生成するジョブの直後にバッファ信号に関連するジョブを実行するかどうかは、バッファ信号が所定の種類の命令（例えば EXIT 命令）の直前に生成されたかどうかによる。したがって、ジョブが終了するとすぐバッファ信号を実行するには、そのバッファ信号を生成した命令がジョブ内で所定の順序に列んでいなければならない。さもないと、バッファ信号に関連するジョブは現在のリスト１５０上の残りの信号に従属して他のバッファ信号に関連するジョブの後に実行され、または信号プロセッサ１２４に転送されることさえある。命令プロセッサによるジョブの実行が中断すると、現在のリスト１５０の全内容が信号プロセッサ１２４に転送される。信号プロセッサ１２４は現在のリスト１５０からの信号を、転送された信号の優先レベルに従ってそのバッファ１４２の該当する１つに入れる。一般に命令プロセッサは、新しく実行する信号を信号プロセッサから得る必要がある場合は（命令プロセッサから EXIT 信号を受けたときに起こる）、経過時間（最も古いもの）と優先レベル（すなわち、レベルＡ、Ｂ、Ｃ、Ｄ）に従ってバッファ１４２Ａ−１４２Ｂから信号を取り出す［図８（１）の活動Ａ（ＳＰ）１を参照］。優先レベルと取り出したスレッドＩＤに従ってフラグ「Active＿pr iority」と CurrentThread＿ID を確立し、取り出した信号を命令プロセッサに送る［図８（１）のステップ８（１）−１９を参照］。更に信号プロセッサは、取り出したジョブと同じスレッドＩＤを有するバッファ１４２Ａ−１４２Ｂ内のジョブを全て現在のリスト１５０に送る［図８（１）のステップ８（１）−２０を参照］ので、同じスレッドＩＤを有するジョブを近接して実行することができる。このように、信号プロセッサ１２４は現在のリスト１５０に信号を送る機能も有する。これが特に起こるのは、上に述べたように、命令プロセッサに転送中の信号と同じスレッド識別を有する少なくとも１つのバッファ内の別の信号を、信号プロセッサが現在のリストに転送するときである。同様に現在のリスト１５０に信号を転送するのは、信号プロセッサが、外部生成信号（地域プロセッサバスハンドラ３０またはプロセッサバスハンドラ３１を通して受けた）のスレッドＩＤが命令プロセッサ１２２が処理中の CurrentThreadID であると判定したときである［図８（４）のステップＡ（ＳＰ）４−５を参照］。上述の取り出したジョブの優先レベルが「Ｃ」か「Ｄ」の場合は、信号プロセッサは同じ優先レベルのジョブが現在中断されているかどうか判定し、そうであれば、中断されているジョブの実行を再開し、取り出したジョブをバッファ１４２Ｃまたは１４２Ｄの該当するところに戻す。図８（１）の活動Ａ（ＳＰ）１を参照。信号プロセッサが優先度の高い信号を受けたときに（例えば、命令プロセッサから、地域プロセッサから、または「他の」命令プロセッサから）命令プロセッサがレベルＤの信号を実行中であれば、命令プロセッサはレベルＤ信号の実行をすぐ中断する［例えば、図８（２）のステップ８（２）−７と図８（４）のステップ８（４）−８を参照］。別の実施の形態では、命令プロセッサ１２２は複数の現在のリスト１５０Ａ− １５０Ｄを備え、複数の現在のリストはそれぞれ対応する優先レベルに関連する。例えば、「Ａ」優先レベルを有するジョブは現在のリスト１５０Ａ上の該当するところに置かれ、「Ｂ」優先レベルを有するジョブは現在のリスト１５０Ｂ上の該当するところに置かれる、など。特に望ましい通信方式では上述の変形を用いてよい。例えば、事象Ｅ（ＳＰ）１［命令プロセッサ１２２から EXIT 信号を受けること］と活動Ａ（ＳＰ）１に関して、適当な別の手続きを行ってよい。一例として、信号プロセッサ１２４は命令プロセッサ１２２からの EXIT 信号を予期しながら先へ進んで、命令プロセッサ１２２向けの信号を予め準備することができる。この場合は、命令プロセッサ１２２が EXIT 点に来ると（ここで信号プロセッサ１２４に情報を要求するはず）、命令プロセッサ１２２は準備されたメッセージが待っているかどうかチェックする。この手続きによれば、命令プロセッサ１２２は EXIT 位置で信号プロセッサ１２４を待つ必要がない。有利な点は、現在のリスト１５０などの機能を備えることにより、この発明の中央処理装置は高速メモリ（例えば、キャッシュメモリ）を効果的に用いることができることである。その理由は、この発明の中央処理装置はこの高速メモリの効果を無にするほど頻繁には文脈を変えないからである。特に、この発明の命令プロセッサは「キャッシュ化された」データを再使用することができる。この意味は、スレッド内の前にアクセスしたデータを再使用できるということである。また、主メモリ（例えば、ＤＲＡＭ）からデータを取り出すことにより、１データ語より大きいバッファを一度に取り出すことができる。このように、主メモリアクセスの多くをキャッシュアクセスで実現できるので、命令プロセッサの負荷を減らすことができる。更に、命令プロセッサ１２２はバッファ信号に関連するジョブを現在のリスト１５０の中で自分でスケジュールするので、この発明の中央処理装置は信号プロセッサ１２４の仕事の一部を軽減する。或通常のトラヒック混合応用（時間切れが１ｍｓ）では、信号プロセッサ１２４のかなりの負荷が減少する。更に、この発明ではバッファ信号は生成されるとすぐ実行されることが多いので、信号プロセッサ１２４との通信の負荷が減り、命令プロセッサ１２２の作業負荷も減る。この発明で構成する装置では、命令プロセッサ１２２のクロック周波数は信号プロセッサ１２４のクロック周波数によって制限されることはない。この発明の中央処理装置は、バッファ信号のスケジューリングを上に述べた従来の方法より高速で処理する。この発明では主メモリアクセス数は減少するが、命令プロセッサ１２２が主メモリアクセス毎に非常に大きなブロックのデータを取り出すので、メモリ帯域幅は増加する。この発明では、信号プロセッサがジョブバッファ１４２Ａ−１４２Ｄからジョブを取り出す時間間隔が大きいので、信号プロセッサがこれらのジョブの準備をする時間的余裕が大きい。したがって、制御を信号プロセッサに任せると、命令プロセッサが次のスレッドを取り出すためにIDLE 状態に止まる時間は短い。この発明は、実行が主体であって地域プロセッサとの相互作用が余り頻繁でないタスク、例えば、ＣＣＩＴＴＮｏ．７送信に基づく中継交換機、ホーム位置レジスタ（ＨＬＲ）、サービス制御点（ＳＣＰ）などに特に有用である。これらの応用を支援するため、この発明は外部生成信号にスレッドＩＤＳを与えて［図６ＡのステップＡ（ＳＰ）４−１を参照］、同じスレッドに属するジョブを１つのスレッドとして実行するので、文脈切替えの間に実行するジョブの数を増やすことができる。またこの発明は、ＲＩＳＣワークステーション上の、例えばエリクソンＡＸＥ１０スイッチの中央プロセッサなどの装置のエミュレーションに適用できる（特にこれらのワークステーションはキャッシュメモリを備えるので）。更にこの発明の原理から、信号プロセッサや命令プロセッサとして必ずしも別個のプロセッサを必要としないことが分かる。この点において、この発明は単一プロセッサを含み、信号プロセッサと命令プロセッサのここに説明した異なる機能をエミュレートする。この発明について好ましい実施の形態を参照して図示し説明したが、当業者が理解するように、この発明の精神と範囲から逸れることなく形式と詳細について種々の変更を行うことが可能である。要素表１４１０−１３命令プロセッサユニット（ＩＰ）・・・・・・・・・・・・・・・・・・３信号処理（ＳＰ）ユニット２４・・・・・・・・・・・・・・・・・・・３プログラム記憶（ＰＳ）２６・・・・・・・・・・・・・・・・・・・・３データ記憶（ＤＲＳ）２８・・・・・・・・・・・・・・・・・・・・・３複数の地域プロセッサバスハンドラ（ＲＰＨ）３０₁，．．．，_n・・・３「他の」プロセッサバスハンドラ（ＩＰＢ）３１・・・・・・・・・・・３保全ユニット（ＭＡＵ）３２・・・・・・・・・・・・・・・・・・・・３バス３４と３６・・・・・・・・・・・・・・・・・・・・・・・・・・３バス３９・・・・・・・・・・・・・・・・・・・・・・・・・・・・４ジョブスケジューラ４０・・・・・・・・・・・・・・・・・・・・・・４ジョブバッファ４２Ａ−４２Ｄ・・・・・・・・・・・・・・・・・・・４線５２・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・５線５４・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・７線５６・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・８線５８・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・８命令プロセッサユニット（ＩＰ）１２２・・・・・・・・・・・・・・・１３信号処理（ＳＰ）ユニット１２４・・・・・・・・・・・・・・・・・・１３プログラム記憶（ＰＳ）１２６・・・・・・・・・・・・・・・・・・・１３データ記憶（ＤＲＳ）１２８・・・・・・・・・・・・・・・・・・・・１３複数の地域プロセッサバスハンドラ（ＲＰＨ）１３０₁，．．．，_n ・・１３「他の」プロセッサバスハンドラ（ＩＰＢ）１３１・・・・・・・・・・１３現在のリストメモリ１５０・・・・・・・・・・・・・・・・・・・・・１４中央処理装置（ＣＰＵ）１６０・・・・・・・・・・・・・・・・・・・１４ＲＭ（これは何か？）１６２・・・・・・・・・・・・・・・・・・・・１４高速メモリ１６４・・・・・・・・・・・・・・・・・・・・・・・・・１４メモリアクセス／インターフェース１６６・・・・・・・・・・・・・・１４キャッシュメモリ１６８Ａ−１６８Ｃ・・・・・・・・・・・・・・・・１４メモリカード１７０Ａ−１７０Ｇ・・・・・・・・・・・・・・・・・・１４メモリバス１７２・・・・・・・・・・・・・・・・・・・・・・・・・１４線１５４・・・・・・・・・・・・・・・・・・・・・・・・・・・・・１７線１５２・・・・・・・・・・・・・・・・・・・・・・・・・・・・・２２中央処理装置２２０・・・・・・・・・・・・・・・・・・・・・・・・２３信号プロセッサ２２４・・・・・・・・・・・・・・・・・・・・・・・２３バスハンドラ２３０・・・・・・・・・・・・・・・・・・・・・・・・２３共用メモリ２２７・・・・・・・・・・・・・・・・・・・・・・・・・２３DETAILED DESCRIPTION OF THE INVENTION Instruction Processor Job Scheduling Background of the Invention 1. Field of the invention The present invention provides a schedule for a job executed by an instruction processor included in a central processing unit. Regarding juling. 2. Related technology and other considerations Processing units such as the Ericsson APZ 21220 are executed by an instruction processor. By using a signal processor to schedule jobs to be executed, Quickly switch the context of the job it performs. The context switching time of this device is large. Very fast compared to many other processors. In this device, each job has an associated signal. This signal is The block code (for example, in program storage) Instruction program, and what data to use for that execution. Contains information to instruct the ram. When the instruction processor finishes executing the job, a signal The processor picks up a new signal (related to the new job) and sends it to the instruction processor. Send to The signal processor selects among multiple job buffers of the signal processor. The new signal is taken out from the one given in priority order. The new job obtained from the signal processor has nothing to do with the previous job And thus completely different data may be used. Additionally, external sources (eg, , Another job arrives from another processing device) and its priority is high, The job suspends execution of the old job before the old job comes out. Thus, in the above-described processing device, the context often changes depending on the code and the data. . This loses context too often, so fast memory to save the context Using a (for example, cache memory) does nothing. Context preservation with this device It's just storing the data in registers, which is the job execution Can only be done during. In order to study such an apparatus in detail, FIG. Show. Specifically, the instruction processor unit (IP) 22, the signal processor (S) P) unit 24, program storage (PS) 26, data and reference storage (DR) S) 28, multiple regional processor bus handlers (RPH) 30₁,. . . ,_n, " In another "processor bus handler (IPH) 31, security unit (MAU) 32 is there. Instruction processor 22, signal processor 24, IPHB 31, RPH 30 is an independent processor. The instruction processor 22 executes the job , Each job is an instruction of one block stored in the program storage (PS) 26. Respectively. The signal processor 24 schedules the job of the instruction processor 22. Operates as a jula. For such scheduling, the signal processor The service 24 receives a “signal” from the outside world or the instruction processor 22 for each job, for example. . A signal is an instruction that indicates which part of an instruction of a block is to be executed, and The signal contains data used to execute the block. The signal processor 24 receives the signal And assigns priorities to these signals after the instruction processor 22 Send to The reference portion of the data and reference store 28 contains the signals and signals used in this device. Contains information indicating blocks and variables. In some configurations, the central processing unit 20 of FIG. Signal processor 24, one or more processor bus handlers (IPH) 31 and a plurality of regional processor bus handlers 30, all of which are MA U32 is connected as a mirror image of FIG. 1 through buses 34 and 36. Such a structure In operation, each instruction processor 22 has its own program storage 26 and its own data and And a reference memory 28. Regional Processor Bus Handler (RPH) 30₁,. . . ,_nIs the corresponding regional professional Sessa bus 38₁,. . . ,_nConnects to a regional processor not shown . Similarly, one or more other processor bus handlers 31 are connected to the appropriate bus 3 9 may be connected. Regional Processor Bus Handler (RPH) 30₁,. . . ,_nWhen The other processor bus handler and signal processor 24 are When executing the application software stored in the program storage 26, It serves to reduce the load on the processor 22. FIG. 2 shows the instruction processor 22, signal processor 24, and other components of the central processing unit 20. Processor bus handler 31, regional processor bus handler (RPH) 30₁, . ..,_nAnd the interaction between them is shown in detail. In particular, FIG. 24 is a job scheduler 40 and a plurality of job buffers 42A-42D (each Buffer A-D). In the central processing unit 20, when the instruction processor 22 finishes one job (signal (Shown by sending an EXIT signal to the processor 24). One of the buffers 42A-42D having the highest priority and not being empty Search from. Next, the signal processor 24 outputs signals related to the next job to be executed. To the instruction processor 22. Upon receiving this signal, instruction processor 22 Start execution of the code in the new block specified by the signal. In some cases, the instruction executed by the instruction 2 itself generates a new signal. Various kinds of instruction processor generated signals There are different types. For example, combination signals, RP signals, other instruction processor signals, Such as buffered signals. Combination signals are very similar to subroutine calls, The instruction processor 22 generates the combination signal immediately after executing the combination signal. Return to the execution of the completed job. The RP signal or other instruction processor signals generated by the instruction processor 22 Area processor (for RP signal) or other instruction processor (for IP signal) Are signals related to the job to be executed. The signal processor 24 outputs the RP signal or Upon receiving another IP signal, the local processor bus handler 30 (other IP signal) ) Or another processor bus handler 31 (for RP signal) Turn towards. An IP generation signal generated by the instruction processor 22 and executed by the instruction processor 22 (Excluding the combination signal) It is called "buffer signal". In the prior art, the buffer signal The signal is sent to signal processor 24 (indicated by line 54 in FIG. 2). Instruction processor 2 Execution of 2 continues in the block that instruction processor 22 is currently executing. Command Upon receiving this buffer signal from the processor 22, the signal processor 24 receives the signal. One of two operations is performed according to the priority level of the buffer signal. Details Then, the priority level of the received buffer signal is currently being executed by the instruction processor 22. Job (that is, the job that generated the buffer signal) If so, the signal processor 24 interrupts the instruction processor 22 to (Indicated by line 56 in FIG. 2). Otherwise, the signal processor 24 This buffer signal is transferred to the job buffer 4 having the same priority as this buffer signal. 2A-42D as the last job. In this way, this buff The buffer signal is implemented as any other signal of the same priority as this buffer signal (see FIG. 2 as line 58). Thus, in the conventional method described above, a certain job is completed and the instruction processor When the 22 executes the EXIT instruction, the instruction processor 22 schedules the next job. To see the signal processor 24 In this scheduling, the signal The processor 24 takes the next job from the job buffers 42A-42D in priority order. put out. However, in this conventional scheduling method, the retrieved job is Has nothing to do with this job. These extraneous jobs are probably almost different Use the data that When a high-priority job arrives, the running job becomes EX Interrupted before reaching the IT order. The central processing unit 20 can be realized in various forms, for example as a control unit of a telephone exchange. You. As mentioned above, one example of this implementation is the A for the Ericsson AXE10 switch. PZ21220 control device. For this, see Egeland, Terje's APZ 21220 --- New high-end processor for AXE10 "Ericson Review , No. 1, 1995, pp. 5-12, and this document is cited as a reference. What is needed for such a central processing unit is that without changing the context too often, This is a method of effectively using a high-speed memory such as a cache memory. Other improvements What is desired is to reduce some of the workload of the signal processor. Summary of the Invention The scheduling of signals executed by the instruction processor is mainly the signal processor Do. In the present invention, the signal processor has a unique scheduling scheme, Instruction processor schedules itself without disturbing the signal processor (Using the "current list" memory). The signal processor executes four signals according to the priority assigned to the signal. , For example, scheduling buffer A, scheduling Buffer B, scheduling buffer C, scheduling buffer D, Guess. Generally, the instruction processor sends a newly executed signal from the signal processor. When you get it (such as when you receive an EXIT signal from the instruction processor), the elapsed time (Oldest) and priority levels (ie, levels A, B, C, D) The signal is taken from buffers AD. (The “highest” priority level used here is Trace level is not taken into account). The priority level of the extracted job is “C” priority level or “D” priority level. If the signal processor has a job of the same priority level that is currently suspended Determine whether Resumes the execution of the suspended job, if any, and retrieves it Job returned to the corresponding buffer. In addition, the signal processor can (For example, from the instruction processor, from the regional processor, or " If the instruction processor is executing a level D signal (from the "other" instruction processor) , The instruction processor immediately suspends execution of the level D signal. The instruction processor (IP) may generate a new signal when executing a signal . Such an instruction processor generated signal is generally generated immediately before the signal's EXIT instruction. It is. This instruction processor generated signal is either a combination signal or a buffer signal (either Are also executed by the instruction processor) or other processors (for example, local processors). Or a signal for an "alternate" instruction processor). Combination signals are Similar to a routine call, the instruction processor immediately executes the combination signal. After that, the process returns to the execution of the signal that generated the combination signal. When the instruction processor generates a buffer signal, the instruction processor Put the signal in a special register, a queue called the "current list". Present The buffer signal generated just before exiting the running job is the lowest priority level. If there is no interrupt and no interrupt is set, the job that generated the buffer signal After exiting, the job associated with the buffer signal is executed. Next, when the instruction processor comes out of the executed job as a result of the generation of the buffer signal, Depending on the priority level of the buffer signal and whether interrupts are set Obedience Thus, the instruction processor performs one of several alternative steps. First alternative The step is to get the first (next) job from the current list and execute this Including. The second alternative step is to return control of the scheduling to the signal processor. And This occurs when the priority level of the buffer signal is the lowest. Third alternative The steps include transferring the entire contents of the current list to the signal processor. this Occurs when an interrupt occurs. The first alternative is to use the current list When you leave the job, you may continue to run the jobs on the current list in order. Execute the job related to the buffer signal immediately after the job that generates the buffer signal Whether the buffer signal is immediately before the instruction of the specified type (for example, the EXIT instruction). Depending on whether it was generated. Therefore, the buffer transmission To execute a signal, the instructions that generated the buffer signal must be Must be in line. Otherwise, the job associated with the buffer signal will After a job related to other buffer signals depending on the remaining signals on the list Or even forwarded to a signal processor. If the job execution is interrupted by the instruction processor, the entire contents of the current list are Number processor. Signal processor forwards signals from current list Into the appropriate buffer according to the priority level of the signal. The signal processor also has the ability to send signals to the current list. Signal processor When the signal processor sends a signal to the instruction processor for execution, the signal processor File that has the same thread identification as the signal to forward to the instruction processor. Transfer another signal in the buffer to the current list. Externally generated signals (eg, Processor bus handler or received through processor bus handler) Is the CurrentThreadID that is being processed by the instruction processor, The signal processor has not executed the interrupt or set the interrupt flag. If the decision is made, the signal is similarly put into the current list. BRIEF DESCRIPTION OF THE FIGURES The above-mentioned objects, functions and advantages of the present invention will be described with reference to the accompanying drawings. It will be apparent from the following detailed description of embodiments. The same reference symbols throughout the figures Refers to the same part. The drawings are not necessarily to scale, illustrating the principles of the invention. With emphasis on. FIG. 1 is a schematic diagram of at least a portion of a central processing unit. FIG. 2 shows the various components of a prior art central processing unit. FIG. 3 is a diagram showing various components included in a central processing unit according to an embodiment of the present invention. Is shown. FIG. 4 is a schematic diagram showing an example of a configuration of an instruction processor included in the central processing unit of FIG. It is. FIG. 5 shows another embodiment of the present invention, in which a multi-instruction processor is used. 3 is a schematic diagram illustrating various components included in the central processing unit. FIG. 6 illustrates a situation in which the signal processor of the central processing unit of FIG. FIG. FIG. 7 illustrates the situation that the instruction processor of the central processing unit of FIG. FIG. FIG. 8A shows a signal processor when an EXIT signal is received from the instruction processor. Is a flowchart showing the steps performed by the. FIG. 8 (2) shows a signal processor when a non-EXIT signal is received from the instruction processor. 5 is a flowchart showing steps performed by the server. FIG. 8 (3) illustrates the steps performed by the signal processor when a time-out event is encountered. It is a flowchart which shows a top. FIG. 8 (4) shows a signal from a regional processor (RP) or another instruction processor. 5 is a flowchart showing steps performed by a signal processor when received. 9 (1) to 9 (3) show activities A (SP) 1 to A (SP) 3, respectively. 4 is a schematic diagram illustrating the steps performed by an instruction processor to perform. FIG. 9 (4) shows that the instruction processor executes to execute activity A (SP) 4. 4 is a flowchart showing steps. 9 (5) to 9 (10) show activities A (SP) 5 to A (SP) 10, respectively. 4 is a schematic diagram illustrating steps performed by an instruction processor to execute each; FIG. 9 (11) shows that the instruction processor executes to execute the activity A (SP) 11. 3 is a flowchart showing the steps performed. FIG. 10 is a schematic diagram of a signal format used by the present invention. Detailed description of the drawings The central processing unit 120 in FIG. 3 includes an instruction processor unit (IP) 122, a signal A processor (SP) unit 124, a program storage (PS) 126, And Reference Storage (DRS) 128, Multiple Regional Processor Bus Handlers (RPH) 130₁,. . . ,_nWith "other" processor bus handler (IPB) 131 You. Unless explicitly or implicitly specified otherwise, the elements of apparatus 120 may be preceded by the apparatus of FIG. Elements having the same names as the elements described for 20 are the same. Device 120 One of the differences between the device and the device 20 is the current list memory 150. This is an instruction pro Stored in a set of registers of the processor 122 and accessed by the instruction processor 122. To In addition, the signal processor 124 includes a timer 141. In the embodiment shown in FIG. 3, the central processing unit 120 is a Sun Ultra 2 workstation. Two processors that are implemented using a shared memory Is provided. A method for transmitting a signal between two processors using shared memory technology is as follows. It is known to those skilled in the art. The operation of the instruction processor 122 and signal processor 124 are This is different from the operation of the monitor. In more detail, as will be explained in detail later, The processor 122 selectively records the buffer signals it generates on its current list 150. Remember This bypasses the signal processor 124 to improve context preservation. Can be As long as the time limit has not been exceeded, the signal processor 124 Cause one or more of the buffer signals in 50 to execute. Further, the signal processor 1 Whenever 24 has a higher priority job, the signal processor 124 The command processor 122 interrupts the job of the “D” priority level being executed. Further When signal processor 124 sends a signal, it assigns another job to the "A" priority job. Interrupt the job. FIG. 4 shows one configuration of the instruction processor 122. In the configuration of FIG. Command processor 122 includes a central processing unit (CPU) 160, a register memory 162, , High-speed memory 164, memory access / interface 166, Memory 168A-168C, multiple memory cards 170A-170G, memo Re Memory bus 172 connecting access / interface 166 and card 170 And In the configuration shown in FIG. 4, the cache memory 168A has 128 byte addresses. Cache memory 168B has a 16-byte access, The cache memory 168C has 4-byte access. Cards 170A-170F This is a DRAM main memory card. The card 170G is discarded by the IOB bus. Direct memory access (DMA) card to connect to peripheral devices such as live controllers Card, which allows the use of other memory devices such as disks. You. The instruction processor configuration shown in FIG. 4 is used for locking and tracking the disk buffer. The high-speed memory 164 is used to access frequently used variables such as data structures. The type of memory to be assigned to a variable is determined by a compiler or a designer. Ki There are various line sizes of the cache memory 168A-168C, and it supports it flexibly. it can. The variables stored in the cache are based on the type of block parameter or variable. Can be specified. FIG. 10 shows a signal format used in one embodiment of the present invention. signal Is the first field "ThreadID" indicating the thread to which the signal belongs, as shown in FIG. ", The second field" JOBLevel "indicating the priority level of the signal, the final field of the signal Field "F0RMAT" indicating the number of data items in the field, the signal sequence number Field “SignalNumber” indicating the number of received blocks and the sixth field indicating the number of received blocks "RecBlock", the seventh field "SendBlock" which is the number of transmission blocks, the reliability Eighth field "Forlopp Id", the identification used to enhance, first data value Ninth field "RegPRO" containing one or more (24) other data And a tenth field "DataList" containing values. Threads are connected to external devices (for example, regional processors or "other" instruction processors). A set of jobs that need to be executed in response to messages received from Just in case. Several jobs can be executed simultaneously in a thread, or Communication with external devices can be performed as part of a thread. motion The events encountered and activities performed by the signal processor 124 are shown in FIG. Instruction processor FIG. 7 shows the events that 122 encounters and the activities to be performed. Shape the events that signal processors encounter The event encountered by the instruction processor 122 is indicated by an identifier “E (SP) x”. It is indicated by an identifier of the form “E (IP) x”. The activities performed by the signal processor 124 The activity performed by the instruction processor 122 is indicated by an identifier of the form “A (SP) x”. It is indicated by an identifier of the form “A (IP) x”. In all these identifiers, “X” indicates an event number or an activity number. As shown in FIG. 6, the signal processor 124 has three states. That is, IDLE state, W0RKING state, and QUEUED state. The change in state is shown by the thick line in FIG. Indicated by FIG. 6 also shows that the signal processor 124 has four “SP” events, Indicates that E (SP) 1 to E (SP) 4 are encountered. When you encounter an SP event , Signal processor 124 may be in any one of three states. Therefore, Each SP event in FIG. 6 is shown as entering each state (in dotted lines). In response to each SP event in FIG. 6, signal processor 124 performs a corresponding action. This As used herein, “activity” refers to one or more steps that are performed alternately or continuously. May be included. The activities performed by signal processor 124 and the steps that make up each activity. 8 (1) to 8 (4). Perform according to these activities The step of performing may depend on the "state" of the signal processor 124. As shown in FIG. 7, the instruction processor 122 has three states. That is, IDLE state, W0RKING state, and COMBINED / WORKING state. Instruction processor The state of the same name of the signal processor 124 and the signal processor 124 should not be confused. Each state Is irrelevant. As in FIG. 6, the change in the state is shown by a thick line in FIG. FIG. 7 The signal processor 124 generates 11 "IP" events, namely event E (IP) 1 E (IP) 11 is encountered. Some of these IP events, such as IP events E (IP) 1, E (IP) 3 and E (IP) 9 are executed by the signal processor 124. Occurs in connection with activities that The signal processor 124 and the instruction processor 122 are related to each other, and The event indicates that the instruction processor 124 has one or more of the specified states in its state. Only happens when there is. In this regard, the activities performed by the instruction processor 122 are: It is shown in a circle indicating the state in which the activity occurs. The state where the IP event meets is indicated by the dashed line in FIG. Shown by connection. Diagram showing steps related to IP activities E (IP) 1 through E (IP) 11 9 (1) -FIG. 9 (11) show details. 9 (1) -FIG. 9 (11) As will be seen from the following description, the various activities performed by Thus, an SP event E (SP) 1-E (SP) 2 shown in FIG. 6 occurs. A. Operation of the signal processor The signal processor operates in conjunction with its timer 141 (see FIG. 3). specific Loading a time value (e.g., the value "X" or "Y") results in a corresponding time value. The timer 141 notifies the signal processor 124 when the time has expired. time When the value is over, for example, when notified from the timer 141, a time-out event [event E (S P) 3] occurs. This will be described in detail with reference to FIG. The time out event causes signal processor 124 to activate instruction processor 122. Find out if it is taking too long. In this regard, certain actions (eg, instruction The new signal executed by the processor 122 is stored in the buffer 14 of the signal processor 124. 2), the timer 141 is set to the value “X” (for example, 1 ms). Set. If the timeout expires before the timer 141 is reset to the value "X" In this case, the signal processor 124 sets the flag SP_Interrupt to Indicates that the server 122 has executed the job of the same thread ID for one time interval. You. Next, a second time value “Y” (for example, 3 ms) is loaded into the timer 141. . If a second timeout occurs after the end of the time value "Y", the action taken is Depends on the priority level of the running job. The priority level of the running job is In the case of "D", the job being executed is interrupted. Priority level of the running job Is "A" or "B", it is an error and a KILL signal is issued. The activities performed by the signal processor upon receiving an SP event are described below. (1) SP receives non-EXIT signal In executing the job, instruction processor 122 generates a non-exit signal to May be assigned a priority level. This signal is sent to the signal processor 1 At 24, signal processor 124 considers event E (SP) 2 shown in FIG. Upon receiving event E (SP) 2, signal processor 124 executes activity A (SP) 2. I do. The steps are shown in FIG. In each of steps 8 (2) -1 and 8 (2) -2, the signal processor 1 24 indicates whether the signal received from the instruction processor 122 is for one of the regional processors; Or identify for "other" instruction processors. Received from instruction processor 122 If the signal is intended for one of the regional processors, step 8 (2)- At 3, the signal is sent to the corresponding regional processor bus handler 130. Instruction processor If the signal received from 122 is to one of the "other" instruction processors Sends the signal to the "other" instruction processor bus handler 131 in step 8 (2) -4. Send to When the non-EXIT signal received from the instruction processor 122 is not an external signal Is the priority of the signal currently being executed by the instruction processor 122 in step 8 (2) -5. Check the level. The priority level of the currently executing signal must be "D" level For example, in step 8 (2) -6, the received signal is assigned to the corresponding job according to its priority. Put last in buffers 42A-42D. Instead, of the currently running signal If the priority level is "D" level, step 8 (2) -7 is executed. Steps At 8 (2) -7, the value of the timeout switch is set to “X”, and the flag Job_inte Activate rrupted_level [D] (priority level D job is suspended Interrupt the execution of the current ("D" level) job. Instruction pro The processor 122 regards the interruption of the job as an event E (IP) 8 and responds to this by referring to FIG. The activity A (IP) 8 shown in (8) is performed. Step 8 (2) -3 or 8 (2) -4 Completion of 8 (2) -6 or 8 (2) -7 will result in activity as indicated by symbol 8 (2) -8 A (SP) 2 ends. (2) SP receives EXIT signal When the EXIT signal [event E (SP) 1] is received from the instruction processor 122, the signal Processor 124 activates activity A (SP) 1. The steps are shown in FIG. Show. Upon receiving the EXIT signal from the instruction processor 122, the instruction processor 122 Completes the execution of a job that is not the result of the generation of a buffer signal. P) 1 is started. Or, the instruction processor 122 receives the EXIT signal The job or sequence of jobs that is the result of the buffer signal [Steps 9 (4) -6, 9 (4) -9, 9 (4) -4 in FIG. 9 (4) and FIG. 7) Step 9 (7) -3 and Step 9 (3) -3 in FIG. 9 (3)]. When the EXIT signal is received from the instruction processor 122 [Event E (SP) 1], the signal Processor 124 has the highest priority from non-empty buffers 142A-142D. The first job to be performed is taken out [Step 8 (1) -1]. In step 8 (1) -2 , The signal processor 122 sends various flags (Error_timeout and SP_Interrupt) Is cleared, and the value of the timeout switch is set to “X”. Step 8 (1)- 3 and in step 8 (1) -4, the priority of the job extracted in step 8 (1) -1 Check the level and check if the priority level is “C” (step 8 (1) -3) or “D”. (Step 8 (1) -4). If the priority level of the extracted job is "C", the process proceeds to step 8 (1) -5. Check lag Job_interrupted_level [C] to see if this flag is active. That is, execution of another job of priority level C by the instruction processor 122 is signaled. Determine whether the processor has already been interrupted. In step 9 (1) -5 If the determination is positive, step 8 (1) -6 is executed. Step 8 ( At 6) -1, the job extracted at step 8 (1) -1 is returned to the original buffer, Deactivate the flag Job_interrupted_level [C] (for the previously interrupted level Running the bell "C" again, so it is no longer interrupted), flag Active Set _priority to "C" (reset the priority level of the previously suspended job Yes), and resume the interrupted job. Signals the execution of the interrupted job When the server 124 is restarted, the IP event E (IP 2) happens. Then, the activity A (SP) l is completed (indicated by symbol 8 (1) -9). ). The priority level of the extracted job is “C”, but the flag Job_interrupted_l evel [C] is not active (ie, currently suspended priority level "C ), The steps 8 (1) -7 and 8 (1) -8 are executed. Run. In step 8 (1) -7, the flag Active_priority is set to step 8 (1). 1) Set to the priority of the job retrieved in -1 and related to the retrieved job A signal is sent to the instruction processor 122 as an IP event E (IP) 1 (see FIG. 9A). Set the CurrentThreadID to the thread ID of the extracted job. S At step 8 (1) -8, all the jobs having the priority level "C" or higher in the job buffer are executed. Check the thread ID of the job, and if the thread ID of a job is CurrentThread If it is the same as the ID (that is, the thread ID of the extracted job), Sends the signal associated with the current list to the current list 150 in the instruction processor 122. say In other words, the job buffer with the same thread ID as the CurrentThreadID An IP event E (IP) 11 occurs for each of these jobs (at level "C" or higher). The activity performed by the instruction processor 122 in response to the IP event E (IP) 11 is shown in FIG. This will be described with reference to 1). Next, the activity A (SP) l is completed (symbol 8 (1) -9). ). If the priority level of the extracted job is “D” (determined in step 8 (1) -4) At step 8 (1) -10, the flag Job_interrupted_level [C] Check Job_interrpted_level [C] to find out which priority the instruction processor 122 is executing. A job of level “C” or “D” is currently suspended by signal processor 124 Is determined. If the check in step 8 (1) -10 is positive (ie, , If either flag is active), take in step 8 (1) -1. The issued job is returned to the buffer [Step 8 (1) -11], and Step 8 (1) A further check is made at -12. Then, in step 8 (1) -12, the flag is Check whether Job_interrupted_level [C] is active. Steps If the result of 8 (1) -12 is affirmative, the flag is set in step 8 (1) -13. Deactivate Job_interrupted_level [C] and flag Active_priori Assign the value "C" to ty. If the result of step 8 (1) -12 is negative In step 8 (1) -14, the flag Job_interrupted_level [D] is deactivated And assign the value "D" to the flag Active_priority. Step 8 When (1) -13 or 8 (1) -14 is completed, in step 8 (1) -15, the signal The processor 124 instructs the instruction processor 122 to suspend with the highest priority. The execution of the job is resumed, and an IP event E (IP) 2 occurs. Then, the symbol 8 ( 1) Terminate activity A (SP) 1 as indicated by -16. In step 8 (1) -10, the flag Job_interrupted_level [C] is also changed to Job_i. If it is determined that nterrupted_level [D] is not active, step 8 (1 ) -17 and 8 (1) -18 to end activity A (SP) 1. Step In step 8 (1) -18, the flag Active_priority is set in step 8 (1) -1. The current thread ID is set to the priority of the job Set to the thread ID, and in the same manner as in step 8 (1) -7, The associated signal is sent to instruction processor 122 as IP event E (IP) l (FIG. 9). (See (1)). At step 8 (1) -18, all the jobs ( The thread ID of a thread having a priority level of “C” or higher is checked. Of the job The thread ID is CurrentthreadID (that is, the thread ID of the retrieved job) ), The signal associated with each job is To the list 150. In other words, the same thread ID as CurrentThreadID An IP event E (IP) 11 occurs for each job in the job buffer that has it. Shown before As described above, the action performed by the instruction processor 122 in response to the IP event E (IP) 11 Will be described with reference to FIG. If the priority level of the retrieved job is not "C" or "D", After performing 8 (1) -19 and 8 (1) -20, terminate activity A (SP) 1 You. Steps 8 (1) -19 and 8 (1) -20 are steps 8 (1) -17 and And 8 (1) -18, and has the same thread ID as CurrentThreadID. Send all jobs in the buffer to the current list 150 in the instruction processor . The end of activity A (SP) 1 is indicated by the symbol 8 (1) -21. (3) SP receives signal from RP or other IP The signal processor 124 communicates with the regional processor bus handler 30 and the "other" instruction processor. The signal processor can be sent to the 124 can receive externally generated signals from these handlers. Event E (SP) 4 of No. 6]. Upon receiving this externally generated signal, activity A (SP) Execute Step 4. The step of activity A (SP) 4 is shown in FIG. If the externally generated signal does not include the thread ID in activity A (SP) 4 (step 8 (4) -1), the signal processor 124 assigns a thread ID. [Step 8 (4) -2]. For example, the signal processor 124 may Concatenated with an internal counter that is incremented each time a new thread ID is assigned To assign a thread ID. In steps 8 (4) -3 and 8 (4) -4, the signal processor 124 Check the priority level of the generated signal. Steps 8 (4) -3 and 8 (4) -4 If neither condition is satisfied, the thread ID condition of step 8 (4) -5 Check. When the thread ID condition of step 8 (4) -5 is not satisfied Executes step 8 (4) -6. In step A (SP) 4-3, the job currently executed by the instruction processor 122 is executed. The priority level of the externally generated signal is higher than the priority level of the If the priority level of the running job is the lowest (“D”), the signal processor 1 24 executes Step 8 (4) -7. In step 8 (4) -7, the signal processor The server 124 sets the value of the timeout switch to “X” and sets the flag Job_interrup Activate ted_level [D] (the job of priority level “D” is suspended ), And sends an interrupt to the instruction processor 122. Instruction processor 122 Regards this interrupt as an IP event E (IP) 8. The response to this is shown in FIG. This can be understood by referring to the activity A (IP) 8 described in (1). In step 8 (4) -4, the priority level of the externally generated signal is set to the highest level (for example, " A "level) and the priority level of the job currently being executed by the instruction processor 122. Otherwise, in step 8 (4) -8, the signal processor 124 sets the flag SP-In set terrupt (this causes instruction processor 122 to execute the currently executing job When the signal is finished, a new signal is executed). Further, in step 8 (4) -7, the signal Processor 124 sets the value of the timeout switch to "Y". Neither an interrupt nor a flag SP_Interrupt set by an externally generated signal If so, in step 8 (SP) 4-5, the signal processor 124 again generates Thread ID of signal (region processor bus handler 30 or processor bus Is received from the handler 31) is the CurrentThreadID being processed by the instruction processor 122? , And whether the priority level of the externally generated signal is higher than the D level. So If so, in step 8 (4) -9, externally generated to populate current list 150 Signals are sent to instruction processor 122. When this signal is received, [Event E (IP) 9] , The instruction processor 122 outputs the externally generated signal to the last entry in the current list 150. (See FIG. 9 (9)). If none of steps 8 (4) -3 to 8 (4) -5 is executed, At 8 (4) -6, the signal processor 124 converts the externally generated signal into the job buffer 142. A-142D is placed according to the priority level of the externally generated signal. S End any of Steps 8 (4) -7, 8 (4) -8, 8 (4) -9, 8 (4) -6 Upon completion, the activity A (SP) 4 ends, as indicated by the symbol 8 (4) -10. (4) SP expired The value stored in the time-out switch decreases with time by the timer 41 and becomes zero. , The timer 41 expires. When the timer 141 expires, The signal processor 124 regards the timeout as event E (SP) 3 (see FIG. 6) and For the motion A (SP) 3, the steps shown in FIG. Out of time When this happens, the signal processor 124 first proceeds to step 8 (3) -1 to set the flag SP Check if _Interrupt is set. Flag is set If not, the value of the timer 141 (time-out) is set to "Y" in step 8 (3) -2. And set the flag SP After setting Interrupt, activity A (SP) 3 The process ends (indicated by symbol 8 (3) -3). If the flag is not set, Step 8 (3) -4 is executed. In step 8 (3) -4, the flag SP_Interrupt is cleared. Next step 8 (3) -5, the priority level of the job currently being executed by the instruction processor 122 is “ It is determined whether it is "C" or "D". If the determination in step 8 (3) -5 is affirmative, In this case, steps 8 (3) -6, 8 (3) -7, and 8 (3) -8 are sequentially executed to A (SP) 3 ends. At step 8 (3) -6, the signal processor 124 Buffer from the non-empty buffer having the highest priority among the buffers 142A-142D. Take out the 1 (oldest) job. Next, in step 8 (3) -7, the flag Job _Interrupted_level [Active priority] is set to active. Paraphrase Then, the signal processor 124 causes the currently executing job (priority level (With "Active_priority") is interrupted and therefore the flag Job_i nterrupted_level must be set to the priority level of the interrupted job. Know that In step 8 (3) -8, the instruction processor 122 Abort the job (and timed out during execution). Instruction processing The server 122 considers this interruption as an IP event E (IP) 8. The response to this is This can be understood from the activity A (IP) 8 described in 9 (8). If the determination in step 8 (3) -5 is negative, that is, if the instruction processor If the priority level of the currently executing job is higher than “C”, the process proceeds to step 8. (3) Send the signal KILL_SIGNAL to the instruction processor 122 at -10. Instruction pro Sessa regards the signal KILL-SIGNAL as IP event E (IP) 3, as shown in Fig. 9 (3). A response activity A (IP) 3 is performed. Step 8 (3) -8 and Step 8 (3) -1 When 0 ends, the activity A (SP) 3 ends as shown by symbol 8 (3) -3. B. Instruction processor behavior As described above, during execution of a job in various states shown in FIG. The processor 122 may generate the signal itself. Such an IP generation signal is Signals for regional and other instruction processors, combined signals, buffers Including signals. The events resulting from the IP generation signal are shown in FIG. These are buffered signals. E (IP) 11 corresponding to the generation of a signal, generation of a combination signal or HURRY signal E (IP) 10 corresponding to the configuration, the regional processor or the "other" instruction processor Event E (IP) 6 corresponding to the generation of a signal for the HURRY signal is life Command processor 122 executes immediately without checking signal processor 124, The instruction processor 122 moves to a new block and starts executing in this new block. Start. Thus, unlike the combination signal, the HURRY signal is the calling block It is a signal that comes out without returning to. The activities performed by instruction processor 122 in response to an IP event are as follows. (1) IP receives signal from SP When in the IDEL state, the instruction processor 122 executes the operation A (I) shown in FIG. P) 1 is executed. More specifically, in step 9 (1) -1 the instruction processor 1 22 changes its state from IDEL to WORKING (see FIG. 7). Then step 9 At (1) -2, the instruction processor 122 renews the new Move to a new block and start execution in a new block. (2) IP job execution is interrupted When an interrupt is received [event E (IP) 8], the instruction processor 122 returns to FIG. The activity A (IP) 8 shown in FIG. In step 9 (8) -1, the instruction processor 12 2 preserves its context. That is, the instruction processor includes the interrupted block, Save the program counter and the contents of the register when interrupted (eg, For example, in the register memory 162). Next, in step 9 (8) -2, the instruction processor 122 is the signal processor 12 for each job stored in the current list 150. 4 to effectively signal the contents of the current list 150 to the signal processor 124. Forward. Thereafter, in step 9 (8) -3, the instruction processor 122 outputs the interrupt signal To execute the job associated with the interrupt signal. (3) Restart the job whose IP has been interrupted When instruction processor 122 resumes the interrupted job, event E (IP) 2 Occur. The activity A (IP) 2 performed in response to the event E (IP) 2 is shown in FIG. In step 9 (2) -1, the instruction processor 122 restores the context of the interrupted job. (From register memory 162, as can be seen above). Step 9 (2 ) -2, the instruction processor 122 changes to the priority level of the restored job, and Resume execution of the signal associated with the originated job. (4) IP sends signal to RP or other IP The code executed by the instruction processor 122 is a local processor or "other" instruction. If it is necessary to generate a signal for the processor, event E (IP) 6 Occur. The activities performed by instruction processor 122 in response to IP event E (IP) 6 are shown in FIG. It is shown in (6). In activity A (IP) 6, instruction processor 122 simply generates The transmitted signal is sent to the signal processor 124 and the currently executing block (for example, Processor or the "other" instruction processor). Continue the line. (5) IP sends combination signal or HURRY signal The code executed by the instruction processor 122 is a combination signal or a HURRY signal. If generation is required [Event E (IP) 10], instruction processor 122 immediately Set the state in combination [FIG. 7 and step 9 (10) -1 in FIG. 9 (10)] See]). Next, in step 9 (10) -2, the instruction processor 122 calls the call block. Lock (that is, the block of the instruction that generated the combination or HURRY signal) Save) and put the return address of the calling block at the top of the stack. In step 9 (10) -3, the instruction processor 122 outputs the combination signal or the HURRY Move to a new block needed for signal execution and start the new block Start execution. (6) IP issues combination signal or HURRY signal Instruction processor 122 encounters EXIT instruction of combination signal or HURRY signal Event E (IP) 5 occurs. When the event E (IP) 5 occurs, FIG. Perform the indicated activity A (IP) 5. In step 9 (5) -1, the instruction processor 122 Is the call block (ie, the block that generated the combination or HURRY signal). ) And the address of the next instruction to be executed in the calling block The stacker 122 is returned from the stack. In step 9 (5) -2, the instruction processor 12 2 indicates that the flag “last Combined_signal_return” is set and Check that the block is empty and, if so, the instruction processor. The state of the power supply 122 is set to the W0RKING state. Next, in step 9 (5) -3 , The instruction processor 122 executes a call block from the instruction specified by the stack address. Resume execution of the lock. (7) IP sends buffer signal If an instruction executed by the instruction processor 122 requests generation of a buffer signal, The elephant E (IP) 11], and the instruction processor 122 responds to this, as shown in FIG. Perform activity A (IP) 11. In step 9 (11) -1, the job currently being executed is Evaluate the priority level to determine if it is the lowest ("D") level. So If so, the buffer signal is signaled as an event E (SP) 2 in step 9 (11) -2. Sent to the processor 124 (see FIG. 6) and continues execution in the buffer signal generation block. (Step 9 (11) -3), the activity A (IP) 11 is terminated ( Symbol 9 (11) -4). If the currently running job does not have the lowest priority, In 9 (11) -5, the next instruction to be executed is the EXIT instruction or the flag SP_Interrupt. Is set or not. The two conditions of Step 9 (11) -5 are If so, the instruction processor (as shown in step 9 (11) -6) The server 122 combines the exit instructions and executes them as part of the signal sending instruction. If If either of the conditions in step 9 (11) -5 is negative, the instruction processor 122 associates the job associated with the buffer signal with the last job in the current list 150 (Step 9 (11) -7). Step 9 (11) -6 or Step 9 When (11) -7 is completed, the activity A (IP) 1 as shown by symbol 9 (11) -4 1 is ended. (8) IP issues buffer signal When the instruction processor 122 executes the job associated with the buffer signal, the instruction The processor 122 finally encounters the EXIT instruction [Event E (IP) 4]. buffer Upon encountering the EXIT instruction for the job associated with the signal, instruction processor 122 causes FIG. The activity A (IP) 4 shown in 4) is executed. The "buffer signal" is In addition to including the signals generated by instruction processor 122, signal processor 124 Include all signals that are scheduled for the instruction processor 122. In connection with activity A (IP) 4, instruction processor 122 proceeds to step 9 (4) -1. Through 9 (4) -3, and if all checks are negative, Step 9 (4) -4 to end Activity A (IP) 4 (with symbol 9 (4) -5) Shown). In step 9 (4) -1, the instruction processor 122 sets the priority level of the job being executed. Is determined to be the lowest (“D” level). If so, step 9 (4) At -6, the instruction processor 122 sets its state to IDLE and outputs an EXIT signal. The signal is sent to the processor 124, and the signal processor 124 processes the signal (event in FIG. 6). E (SP) 1). At this point, the remaining information stored on the current list 150 is displayed. Signal is not executed. In step 9 (4) -2, the instruction processor 122 sets the flag SP_Interrupt Check if it is set. SP_Interrupt is the step shown in FIG. In step 8 (4) -7, the job currently being executed in which the priority level of a certain externally generated signal is high and Is set when the priority level of the is not high, or when a timeout occurs. Activity A (SP) 3, Step 8 (3) -2]. The judgment in step 9 (4) -2 is If yes, after performing steps 9 (4) -7 to 9 (4) -9, Activity A (IP) 4 ends. In step 9 (4) -7, the instruction processor 122 sets its state to IDLE. I do. Next, in step 9 (4) -8, the job stored in the current list 150 is processed. Each time, the instruction processor 122 sends a signal to the signal processor 124 ([first or From last list 150 to signal processor 124 Transfer). The signal processor 124 determines the value of each signal from the current list 150 View the transfer as event E (SP) 2 [see FIG. 6 and activity A (SP) 2]. Step 9 At (4) -9, the instruction processor 122 sends an EXIT signal to the signal processor 124. The signal processor 124 regards the EXIT signal as event E (SP) 1 and In response, activity A (SP) 1 is performed. If the checks in steps 9 (4) -1 and 9 (4) -2 are negative, In step 9 (4) -1-3, the instruction processor 122 determines that the current list 150 is empty. Determine if there is any. If the current list 150 is not empty, step 9 (4) At -10, the instruction processor 122 associates with the first job in the current list 150. Then, execution of the first job is started. Step 9 (4) -1 After 0, activity A (IP) 4 ends, as shown by symbol 9 (4) -5. Steps 9 (4) -1, 9 (4) -2, 9 (4) -3 described above are all positive. If not, in step 9 (4) -4, the instruction processor 122 Set to EL and send an EXIT signal to the signal processor 124 to return the current list 1 50 indicates that there are no more jobs waiting to be processed. Signal processor 124 Regards the EXIT signal as event E (SP) 1 and signal processor 124 responds. And perform activity A (SP) 1. After step 9 (4) -4, the symbol 9 (4) -5 shows The activity A (IP) 4 ends as shown. As can be seen from above, running the buffer signal in the current list 150 And possibly until all jobs in the current list 150 have been executed. Lines may continue as a loop. (9) IP receives signal to put in current list from SP As mentioned above, the instruction processor 122 sends the signal to the current list 150 May be received from the signal processor 124. This is especially true for the signal processor 12. 4 is the activity A (SP) l [for example, steps 8 (1) -8, 8 (1) -18, 8 (1 ) -20] and A (SP) 4 [see, for example, step 8 (4) -9] The instruction processor 122 regards this as event E (IP) 9. In response to event E (IP) 9, instruction processor 122 performs activity A (IP) 9. This simply makes the signal the last signal in the current list 150, as shown in FIG. (See step 9 (9) -1). (10) IP receives KILL signal from SP As mentioned earlier, the signal processor 124 generates a "KILL signal. For example, what happens when the time period ends (Activity A (SP) 3, eg, Step 8 ( 3) -10). The instruction processor 122 outputs this KILL signal to the event E (IP). 3 and the activity A (IP) 3 shown in FIG. 9 (3) is performed accordingly. KILL Shin In step 9 (3) -1, the instruction processor 122 changes its state to IDLE. Set to. Next, as a result of the end of the time period (for example, time out), step 9 (3) At) -2, the instruction processor 122 substantially abandons the current thread. In step 9 (3) -3, the instruction processor 122 sends the EXI to the signal processor 124. Send a T signal. The signal processor 124 regards this EXIT signal as event E (SP) 1. None, activity A (SP) 1 is performed in response to this as described above [see FIG. 8 (1)]. See). (11) Forcible EXIT of buffer signal by IP The forced EXIT instruction for the buffer signal allows the application program to ensure that EXIT exists. Happens when you want. That is, a small delay is inserted to allow other threads to execute. Must enter. Instruction processor 1 when buffer signal forced EXIT occurs 22 encounters event E (IP) 7 and performs activity A (IP) 7 in response. this The steps are shown in FIG. In step 9 (7) -1, the instruction processor 122 Sends a signal to the signal processor 124 for each job remaining in the current list 150. To effectively transfer the contents of the current list 150 to the signal processor 124. Thereafter, the instruction processor 122 sets the state to IDLE [step 9 ( 7) -2]. Next, in step 9 (7) -3, the instruction processor 122 outputs the EXIT signal. To the signal processor 124. The signal processor 124 processes this exit signal. Considering the elephant E (SP) 1 and accordingly activating the activity A (SP) 1 as described earlier [Refer to FIG. 8 (1)]. Instead of the step shown in Fig. 9 (7), time delay is performed as an activity equivalent to forced EXIT. Can send a signal with it. FIG. 5 shows another embodiment of the present invention, which is characterized by a central processing unit 220. Center The processing device 220 includes a signal processor 224, a bus handler 230, a shared memory 2 27 (having program storage and data storage), a plurality of instruction processors 2 22₁, 222_Two,. . . , 222_nincluding. Each instruction processor of the embodiment of FIG. The support 222 has the configuration described above with reference to FIG. Several blocks executed in a multiple IP environment such as FIG. Need to handle concurrent execution. Otherwise, one at a time in one block Must ensure that only one processor is running (for example, a different It is necessary to have a signal function for synchronizing threads to be synchronized.) Apparatus 2 as shown in FIG. At 20, some blocks are assigned to only one instruction processor 222 There is a possibility. In such a configuration, the assigned instruction processor 222 Puts some of its data into special high-speed memory, Can be executed very efficiently. But the trade-off is that other instructions Processor 222 needs to change context. As described above, the instruction processor of the present invention is mainly used as an instruction processor. By putting the job associated with the buffer signal into the current list 150 (For example, as occurs in step 9 (11) -7 of activity A (IP) 11 [FIG. (Refer to (11)]), the scheduling of the job to be executed is performed. Currently running A buffer signal happens to be generated just before leaving the middle job and its priority level is the lowest. If not, and if interrupt is not set, generate buffer signal When the user leaves the job, the job related to the buffer signal is executed [FIG. 9 (11)]. Step 9 (11) -6 of activity A (IP) 11]. Therefore, the instruction processor starts from the job executed as a result of the buffer signal generation. Exits, according to the priority level of the buffer signal and whether the interrupt is set Depending on whether, the instruction processor performs one of several alternative steps . The first alternative step is to take the first (next) job from the current list and [Step 9 (4) -1 of activity A (IP) 4 in FIG. 9 (4)] 0]. The second alternative step is to control the scheduling control by the signal processor 12. Back to 4. This occurs when the buffer signal has the lowest priority level [ Activity 9 (4) -6 of activity A (IP) 4 in FIG. 9 (4)]. The third alternative step is Including forwarding the entire contents of the current list 150 to the signal processor 124. This This occurs when an interrupt occurs [Step of activity A (IP) 4 in FIG. 9 (4)]. 9 (4) -8]. In the first alternative step, when a job on the current list comes out, the current Jobs on the list may be executed in order. That is, it is taken from the current list 150. When the submitted job is completed (at step 9 (4) -10), the EXIT instruction (Another) event E (IP) 4 occurs, and according to the priority level and the interrupt status, Execution can proceed to the next signal on the current list 150. In particular, as can be seen from step 9 (11) -5 in FIG. 9 (11), the buffer signal Whether to execute the job related to the buffer signal immediately after the job that generates , Whether the buffer signal was generated immediately before a given type of instruction (eg, EXIT instruction) It depends. Therefore, to execute the buffer signal as soon as the job ends, The instructions that generated the buffer signal must be in a predetermined order in the job. Must. Otherwise, the job associated with the buffer signal is Run after jobs related to other buffer signals depending on the remaining signals above, Or it may even be forwarded to the signal processor 124. When the execution of the job by the instruction processor is interrupted, all of the current list 150 The contents are transferred to the signal processor 124. The signal processor 124 displays the current list 150 from the buffer 142 according to the priority level of the transferred signal. Into the appropriate one. In general, the instruction processor needs to get a new signal to execute from the signal processor. If there is (which occurs when the EXIT signal is received from the instruction processor), According to the interval (oldest) and priority level (ie level A, B, C, D) The signal is taken out from the buffers 142A-142B [Activity A (SP) in FIG. 8A). 1]. According to the priority level and the extracted thread ID, the flag “Active_pr iority "and CurrentThread_ID are established, and the extracted signal is sent to the instruction processor. Send [see step 8 (1) -19 in FIG. 8 (1)]. In addition, the signal processor In the buffer 142A-142B having the same thread ID as the retrieved job Send all jobs to the current list 150 [Step 8 (1) -20 in FIG. 8A) So that jobs having the same thread ID can be executed in close proximity. You. Thus, the signal processor 124 also has the function of sending a signal to the current list 150. Have. This especially happens, as mentioned above, when transferring to the instruction processor. Sending another signal in at least one buffer having the same thread identification as the signal. It is when the number processor transfers to the current list. Similarly the current list 150 The signal processor transfers the signal to an externally generated signal (local processor bus). Thread I (received through handler 30 or processor bus handler 31) When D determines that the current thread ID is being processed by the instruction processor 122. [See step A (SP) 4-5 in FIG. 8 (4)]. If the priority level of the extracted job is “C” or “D”, the signal processor The server determines if a job of the same priority level is currently suspended. Then, the execution of the suspended job is resumed, and the retrieved job is stored in the buffer 14. Return to 2C or 142D where applicable. Activity A (SP) 1 in FIG. reference. When the signal processor receives a higher priority signal (eg, the instruction processor From the local processor, or from the "other" instruction processor) If the processor is executing a level D signal, the instruction processor executes the level D signal. Interrupt immediately [for example, steps 8 (2) -7 in FIG. 8 (2) and the steps in FIG. 8 (4) -8). In another embodiment, instruction processor 122 includes a plurality of current lists 150A- 150D, a plurality of current lists each associated with a corresponding priority level . For example, a job having an “A” priority level may have a matching status on the current list 150A. Job with a "B" priority level is listed on the current list 150B. of And so on. Particularly desirable communication schemes may use the variants described above. For example, event E (SP) 1 [receiving EXIT signal from instruction processor 122] and activity A (SP) 1 In this regard, another appropriate procedure may be performed. As an example, the signal processor 124 Proceeding with the expectation of the EXIT signal from the instruction processor 122, A signal for the power supply 122 can be prepared in advance. In this case, the instruction processor When the sensor 122 comes to the EXIT point (here, requesting information from the signal processor 124 is Instruction processor 122 checks whether a prepared message is waiting. Click. According to this procedure, the instruction processor 122 sends the signal processor at the EXIT position. There is no need to wait for Sessa 124. An advantage is that by providing features such as the current list 150, the present invention Central processing unit uses high-speed memory (eg, cache memory) effectively Is what you can do. The reason is that the central processing unit of the present invention uses this high-speed memory. It does not change context as often as negating the effect. In particular, the instructions of the present invention The processor can reuse the "cached" data. This meaning The taste is that previously accessed data in a thread can be reused. By retrieving data from the main memory (for example, DRAM), one data A buffer larger than a word can be retrieved at a time. Thus, the main memory Since many accesses can be realized by cache access, the load on the instruction processor Can be reduced. In addition, the instruction processor 122 lists the job associated with the buffer signal in the current list. The central processing unit of the present invention uses the signal Part of the work of Sessa 124 is reduced. Some normal traffic mixing applications (time out 1 ms), the load on the signal processor 124 is significantly reduced. Further, in the present invention, the buffer signal is often executed as soon as it is generated. Thus, the communication load with the signal processor 124 is reduced, and the operation of the instruction processor 122 is reduced. The load is also reduced. In the apparatus according to the present invention, the clock frequency of the instruction processor 122 is a signal It is not limited by the clock frequency of the processor 124. The central processing unit of the present invention uses the above described scheduling of the buffer signal. Process faster than the previous method. Although the number of main memory accesses is reduced in the present invention, The instruction processor 122 stores a very large block of data for each main memory access. As a result, memory bandwidth is increased. In the present invention, the signal processor searches for job buffers 142A-142D. The signal processor prepares for these jobs due to the large time intervals between You have a lot of time to do it. Therefore, if control is delegated to the signal processor, the instruction The time that the processor stays in IDLE state to fetch the next thread is short. The present invention is mainly executed and does not interact with regional processors very frequently. Task, for example, CCITT No. 7 Transmission based exchange, home position This is particularly useful for location registers (HLR), service control points (SCP), and the like. this In order to support these applications, the present invention provides a thread IDS to an externally generated signal [ 6A], the job belonging to the same thread is Runs as one thread, increasing the number of jobs executed during a context switch I can do it. The present invention also relates to a method for controlling an Ericsson AXE on a RISC workstation. Applicable to emulation of devices such as a 10-switch central processor (particularly Since these workstations have cache memory). Further, from the principle of the present invention, the signal processor and the instruction processor are not necessarily separated. It can be seen that no processors are required. In this regard, the present invention Including the processor, different types of signal processor and instruction processor described herein. Emulate Noh. Although the invention has been illustrated and described with reference to the preferred embodiments, those skilled in the art will recognize that As will be understood, without departing from the spirit and scope of the invention, the form and details Various changes can be made. Element table 1410-13 Instruction Processor Unit (IP) 3 Signal processing (SP) unit 24 3 Program storage (PS) 26 3 Data storage (DRS) 28 3 Multiple Regional Processor Bus Handlers (RPH) 30₁,. . . ,_n... 3 "Other" Processor Bus Handler (IPB) 31 3 Maintenance unit (MAU) 32 3 Buses 34 and 36 ... 3 Bus 39 4 Job scheduler 40 4 Job Buffers 42A-42D 4 Line 52 ... 5 Line 54 7 Line 56 ... 8 Line 58 ... 8 Instruction processor unit (IP) 122 ... 13 Signal processing (SP) unit 124 ... 13 Program storage (PS) 126 ... 13 Data storage (DRS) 128 13 Multiple Regional Processor Bus Handlers (RPH) 130₁,. . . ,_n ..13 "Other" Processor Bus Handler (IPB) 131 ... 13 Current list memory 150 14 Central processing unit (CPU) 160 ... 14 RM (What is this?) 162 ... 14 High-speed memory 164 14 Memory access / interface 166 14 Cache memory 168A-168C ... 14 Memory cards 170A-170G ... 14 Memory bus 172 14 Line 154 ... 17 Line 152 ... 22 Central processing unit 22023 Signal processor 224 ... 23 Bus handler 230 ... 23 Shared memory 227 23

【手続補正書】特許法第１８４条の８第１項【提出日】１９９８年１月１５日（１９９８．１．１５）【補正内容】（請求の範囲）１６．複数の現在のリストメモリが前記命令プロセッサにより保持される、請求項１に記載の処理装置。１７．各前記複数の現在のリストメモリは対応する優先レベルに関連する、請求項１６に記載の処理装置。１８．処理装置であって、信号プロセッサは命令プロセッサが実行するジョブをスケジュールして前記命令プロセッサが或ジョブを実行するときジョブ関連信号を前記命令プロセッサに送り、前記信号プロセッサは前記処理装置外で生成されたまた前記命令プロセッサからの信号を受け、改善点は、現在のリストメモリが前記命令プロセッサにより保持され、前記命令プロセッサが実行する現在のジョブから、実行する新しいジョブに関連するバッファ信号を前記命令プロセッサが生成すると、前記命令プロセッサは前記新しいジョブに関連する前記バッファ信号を前記現在のリスト内に記憶し、前記現在のリストは前記命令プロセッサが実行するために前記信号プロセッサがスケジュールする信号のリストであり、また或外部生成信号の優先レベルと前記命令プロセッサが実行する前記現在のジョブの優先レベルとが所定の関係を有するときは前記命令プロセッサは前記現在のリストの内容を前記信号プロセッサに転送する、ことを含む、処理装置。１９．前記所定の関係は、前記外部生成信号の優先レベルが最高の優先レベルでありかつ前記命令プロセッサが実行中の現在のジョブの優先レベルを超えることである、請求項１８に記載の処理装置。２０．前記命令プロセッサが実行する現在のジョブの優先レベルが最低でありかつ前記外部生成信号が前記最低の優先レベルより高い優先レベルを持つ場合は、前記信号プロセッサは前記命令プロセッサが実行中の前記現在のジョブを中断する、請求項１８に記載の処理装置。２１．前記信号プロセッサは、前記信号プロセッサがスケジュールしたジョブを実行する前記命令プロセッサによりエミュレートされる、請求項１８に記載の処理装置。２２．信号プロセッサは命令プロセッサが実行するジョブをスケジュールして前記信号プロセッサがスケジュールしたジョブを前記命令プロセッサが実行するときジョブ関連信号を前記命令プロセッサに送る、処理装置の操作方法であって、改善点は、前記命令プロセッサは現在のリストを保持し、前記命令プロセッサが実行する現在のジョブから、実行する新しいジョブに関連するバッファ信号を前記命令プロセッサが生成すると、前記命令プロセッサは前記新しいジョブに関連する前記バッファ信号を前記現在のリスト内に記憶することを含む、処理装置の操作方法。３９．処理装置の操作方法であって、信号プロセッサは命令プロセッサが実行するジョブをスケジュールして前記命令プロセッサが或ジョブを実行するときジョブ関連信号を前記命令プロセッサに送り、前記処理装置は前記処理装置外で生成されたまた前記命令プロセッサからの信号を受け、改善点は、前記命令プロセッサは現在のリストを保持し、前記命令プロセッサが実行する現在のジョブから、実行する新しいジョブに関連するバッファ信号を前記命令プロセッサが生成すると、前記命令プロセッサは前記新しいジョブに関連する前記バッファ信号を前記現在のリスト内に記憶し、前記現在のリストは前記命令プロセッサが実行するために前記信号プロセッサがスケジュールする信号のリストであり、また或外部生成信号の優先レベルと前記命令プロセッサが実行する前記現在のジョブの優先レベルとが所定の関係を有するときは、前記命令プロセッサは前記現在のリストの内容を前記信号プロセッサに転送する、ことを含む、処理装置の操作方法。４０．前記所定の関係は、前記外部生成信号の優先レベルが最高の優先レベルでありかつ前記命令プロセッサが実行中の現在のジョブの優先レベルを超えることである、請求項３９に記載の処理装置の操作方法。[Procedure of Amendment] Article 184-8, Paragraph 1 of the Patent Act [Submission date] January 15, 1998 (Jan. 15, 1998) [Correction contents] (The scope of the claims) 16. A plurality of current list memories maintained by the instruction processor; The processing device according to claim 1. 17． Each of the plurality of current list memories is associated with a corresponding priority level; The processing device according to claim 16. 18. A processing device, wherein the signal processor is a job executed by the instruction processor. A job-related signal when the instruction processor executes a job. Signal to the instruction processor, the signal processor generating the signal outside the processing unit. In response to a signal from the instruction processor, The current list memory is maintained by the instruction processor and the instruction processor From the current job that the server runs, the buffer signal associated with the new job to run Is generated by the instruction processor, the instruction processor Storing the associated buffer signal in the current list, wherein the current list is A signal scheduled by the signal processor for execution by the instruction processor. And the priority level of the externally generated signal and the instruction processor When the priority level of the current job to be executed has a predetermined relationship, the instruction A processor for transferring the contents of the current list to the signal processor; Processing apparatus, including: 19. The predetermined relationship is that the priority level of the externally generated signal is the highest priority level. And the instruction processor exceeds the priority level of the current job being executed. 19. The processing apparatus according to claim 18, wherein 20. The priority level of the current job executed by the instruction processor is the lowest And if the externally generated signal has a higher priority level than the lowest priority level The signal processor interrupts the current job being executed by the instruction processor The processing apparatus according to claim 18, wherein the processing is performed. 21. The signal processor is a job scheduled by the signal processor. 19. The emulator of claim 18, emulated by the instruction processor executing Processing equipment. 22. The signal processor schedules the job for the instruction processor to execute The instruction processor executes a job scheduled by the signal processor Sending a job-related signal to the instruction processor; , Improvements The instruction processor keeps a current list and the instruction processor executes From the current job, a buffer signal associated with the new job to be executed When the processor generates, the instruction processor causes the instruction processor to associate with the new job. Store buffer signals in the current list And a method of operating the processing apparatus. 39. A method of operating a processing device, wherein a signal processor is executed by an instruction processor. Job to be scheduled and the instruction processor Job-related signals to the instruction processor, and the processing unit is generated outside the processing unit. Also received signals from the instruction processor, the improvements are: The instruction processor keeps a current list and the instruction processor executes From the current job, a buffer signal associated with the new job to be executed When the processor generates, the instruction processor causes the instruction processor to associate with the new job. Storing buffer signals in the current list, wherein the current list is In the list of signals that the signal processor schedules for the processor to execute Yes, Also, the priority level of an externally generated signal and the current When the priority level of the job has a predetermined relationship, the instruction processor Forwarding the contents of the current list to the signal processor; And a method of operating the processing apparatus. 40. The predetermined relationship is that the priority level of the externally generated signal is the highest priority level. And the instruction processor exceeds the priority level of the current job being executed. The method of operating a processing apparatus according to claim 39, wherein:

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ【要約の続き】現在のリスト内の全ての残りのジョブを信号プロセッサに送るか［信号プロセッサが命令プロセッサに割込みを与えている場合］、または（３）現在のリストから別のジョブを取り出して実行する。────────────────────────────────────────────────── ─── Continuation of front page (81) Designated countries EP (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, L U, MC, NL, PT, SE), OA (BF, BJ, CF) , CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG), AP (KE, LS, MW, SD, S Z, UG), UA (AM, AZ, BY, KG, KZ, MD , RU, TJ, TM), AL, AM, AT, AU, AZ , BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, G E, HU, IL, IS, JP, KE, KG, KP, KR , KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, P L, PT, RO, RU, SD, SE, SG, SI, SK , TJ, TM, TR, TT, UA, UG, UZ, VN [Continuation of summary] Signal processor for all remaining jobs in the current list Or [Signal processor interrupts instruction processor. If given), or (3) another from the current list Retrieve and execute a job.

Claims

[Claims] An embodiment of the present invention in which exclusive property or privilege is claimed is defined as follows. I do. 1. The signal processor schedules the job for execution by the instruction processor and When the instruction processor requests a job to be executed next, a job-related signal is sent to the instruction. A processing device for sending to a processor, wherein the improvement is: The current list memory is held by the instruction processor, and the instruction processor From the current job that the server runs, the buffer signal associated with the new job to run Is generated by the instruction processor, the instruction processor Storing the associated buffer signal in the current list Processing apparatus, including: 2. The instruction processor stores the buffer signal associated with the new job, The current list according to the priority level of the current job that generated the buffer signal. The processing device according to claim 1, wherein the processing device selectively stores the information in a host. 3. The instruction processor stores the buffer signal associated with the new job, According to whether the signal processor is interrupting the instruction processor. The processing device according to claim 1, wherein the information is selectively stored in the current list. 4. The instruction in the current job that generated the buffer signal is 2. The method according to claim 1, wherein the new job is executed immediately if the job is in a predetermined order. A processing device according to claim 1. 5. The instruction in the current job that generated the buffer signal is The new job is executed immediately if immediately before the EXIT instruction of the job. 5. The processing device according to 4. 6. The instruction processor stores the buffer signal associated with the new job The processing device according to claim 1, wherein the information is stored at a predetermined position in the current list. 7. The instruction processor stores the buffer signal associated with the new job The processing device according to claim 6, wherein the processing unit stores the last job in the current list. . 8. The instruction processor terminates execution of a job associated with a buffer signal And if the job associated with the buffer signal has a predetermined priority level, The process of claim 1, wherein the command processor sends an EXIT signal to the signal processor. apparatus. 9. 9. The process according to claim 8, wherein the predetermined priority level is a lowest priority level. apparatus. 10. The instruction processor terminates execution of a job associated with a buffer signal. If the signal processor is giving an interrupt to the instruction processor, The instruction processor may list all remaining jobs in the current list with the signal processor. The processing apparatus according to claim 1, wherein the processing apparatus sends the processing apparatus to a processor. 11. The instruction processor terminates execution of a job associated with a buffer signal. Then, the instruction processor fetches another job from the current list and executes it. The processing device according to claim 1, which performs the processing. 12. The instruction processor terminates execution of a job associated with a buffer signal. Then, the instruction processor: (A) When the job related to the buffer signal has a predetermined priority level Sending an EXIT signal to the signal processor; (B) When the signal processor gives an interrupt to the instruction processor Sends all remaining jobs in the current list to the signal processor; (C) taking another job from the current list and executing it; The processing device according to claim 1, wherein the processing device selectively executes any one of the following. 13. The signal processor is a job scheduled by the signal processor. 2. The process of claim 1, emulated by the instruction processor executing Equipment. 14． The signal processor selectively stores signals on the current list; The processing device according to claim 1. 15. At least one buffer for fetching a signal and sending it to the instruction processor When the signal processor has the instruction processor. When sending a signal to the at least one buffer, And another signal having the same thread identification as the signal being transferred to the instruction processor. The processing device according to claim 14, wherein the processing device transfers a signal to the current list. 16. A plurality of current list memories maintained by the instruction processor; The processing device according to claim 1. 17． Each of the plurality of current list memories is associated with a corresponding priority level; The processing device according to claim 16. 18. A processing device, wherein the signal processor is a job executed by the instruction processor. A job-related signal when the instruction processor executes a job. Signal to the instruction processor, the signal processor generating the signal outside the processing unit. In response to a signal from the instruction processor, When receiving a signal from the instruction processor or from outside the processing device, The priority level of the digit signal is the highest priority level and the instruction processor is executing If the priority level of the current job is exceeded, the signal processor Interrupt the processor, Processing apparatus, including: 19. The current list memory is maintained by the instruction processor and the instruction The buffer associated with the new job to run from the current job that the processor runs When the instruction processor generates the key signal, the instruction processor generates the new signal. The buffer signal associated with the job is stored in the current list and an externally generated signal is stored. Signal is the highest priority level and the instruction processor is executing the current If the priority level of the current job is exceeded, the contents of the current list are 19. The processing device according to claim 18, wherein the processing device is transferred to a processor. 20. The priority level of the current job executed by the instruction processor is the lowest And if the externally generated signal has a higher priority level than the lowest priority level The signal processor interrupts the current job being executed by the instruction processor The processing apparatus according to claim 18, wherein the processing is performed. 21. The signal processor is a job scheduled by the signal processor. 19. The emulator of claim 18, emulated by the instruction processor executing Processing equipment. 22. The signal processor schedules the job for the instruction processor to execute The instruction processor executes a job scheduled by the signal processor Sending a job-related signal to the instruction processor; , Improvements The instruction processor keeps a current list and the instruction processor executes From the current job, a buffer signal associated with the new job to be executed When the processor generates, the instruction processor causes the instruction processor to associate with the new job. Store buffer signals in the current list And a method of operating the processing apparatus. 23. The instruction processor outputs the buffer signal associated with the new job. The current job according to the priority level of the current job that generated the buffer signal. The method of operating a processing apparatus according to claim 22, wherein the method is selectively stored in a strike. 24. The instruction processor outputs the buffer signal associated with the new job. Depends on whether the signal processor is interrupting the instruction processor. 23. The operation of the processing device according to claim 22, wherein the information is selectively stored in the current list. How to make. 25. The instruction in the current job that generated the buffer signal is the current job The new job is executed immediately if it is in a predetermined order within the job. 23. The method for operating a processing apparatus according to claim 22. 26. The instruction in the current job that generated the buffer signal is If the job is immediately before the EXIT instruction, the new job is executed immediately. Item 24. The method for operating a processing device according to item 23. 27. The instruction processor may include a buffer signal associated with the new job. Is stored in a predetermined position in the current list. Method of operation. 28. The instruction processor may include a buffer signal associated with the new job. 28. The process of claim 27, wherein is stored as the last job in the current list. How to operate the device. 29. The instruction processor terminates execution of a job associated with a buffer signal. Then, if the job related to the buffer signal has a predetermined priority level, 23. The instruction processor of claim 22, wherein the instruction processor sends an EXIT signal to the signal processor. How to operate the processing unit. 30. 30. The method of claim 29, wherein the predetermined priority level is a lowest priority level. How to operate the processing unit. 31. The instruction processor terminates execution of a job associated with a buffer signal. If the signal processor is giving an interrupt to the instruction processor, The instruction processor may list all remaining jobs in the current list with the signal processor. The method for operating a processing apparatus according to claim 22, wherein the processing apparatus is sent to a processor. 32. The instruction processor terminates execution of a job associated with a buffer signal. Then, the instruction processor fetches another job from the current list and executes it. The method for operating a processing apparatus according to claim 22, which performs the operation. 33. The instruction processor terminates execution of a job associated with a buffer signal. Then, the instruction processor: (A) When the job related to the buffer signal has a predetermined priority level Sending an EXIT signal to the signal processor; (B) When the signal processor gives an interrupt to the instruction processor Sends all remaining jobs in the current list to the signal processor; (C) taking another job from the current list and executing it; 23. The operation method of the processing device according to claim 22, wherein any one of the following is selectively performed. 34. The signal processor is a job scheduled by the signal processor. 23. The emulator of claim 22, emulated by the instruction processor executing How to operate the processing unit. 35. The signal processor selectively stores signals on the current list; An operation method of the processing apparatus according to claim 22. 36. At least one buffer for fetching a signal and sending it to the instruction processor When the signal processor has the instruction processor. The signal processor sends at least one buffer to the signal processor. And has the same thread identification as the signal being transferred to the instruction processor. The method of operating a processing device according to claim 33, wherein a signal is transferred to the current list. 37. A plurality of current list memories maintained by the instruction processor; A method for operating a processing apparatus according to claim 22. 38. Each of the plurality of current list memories is associated with a corresponding priority level; A method for operating a processing apparatus according to claim 22. 39. A method of operating a processing device, wherein a signal processor is executed by an instruction processor. Job to be scheduled and the instruction processor Job-related signals to the instruction processor, and the processing unit is generated outside the processing unit. Also received signals from the instruction processor, the improvements are: When receiving a signal from the instruction processor or from outside the processing device, And the instruction processor has the highest priority level and the If the priority level of the current job in the line is exceeded, the signal processor Command processor to interrupt, And a method of operating the processing apparatus. 40. The instruction processor holds a current list memory and stores the instruction processor. From the current job that the server runs, the buffer signal associated with the new job to run Is generated by the instruction processor, the instruction processor The associated buffer signal is stored in the current list, and the superior of the externally generated signal is stored. The previous level is the highest priority level and the current processor that the instruction processor is executing. If the priority level of the job is exceeded, the contents of the current list are replaced by the signal processor. The method for operating a processing apparatus according to claim 39, wherein the processing apparatus is transferred to a processing apparatus. 41. The priority level of the current job executed by the instruction processor is the lowest And when the externally generated signal has a higher priority level than the lowest priority level, The signal processor interrupts the current job being executed by the instruction processor The method of operating a processing apparatus according to claim 39, wherein