JP2000349189A - Manufacture of semiconductor device and semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ウエハプロセス（前工程）
とパッケージプロセス（後工程）とを一体化し、半導体
ウエハの状態のまま複数の半導体チップに対して一括し
てパッケージ・プロセスを施すウエハプロセスパッケー
ジ（Ｗafer Process Package；ＷＰＰ）技術を用いた半
導体装置およびその製造方法に適用して有効な技術に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing technology, and more particularly, to a wafer process (pre-process).
A semiconductor device using a wafer process package (WPP) technology for integrating a package process (post-process) with a plurality of semiconductor chips in a semiconductor wafer state, The present invention relates to a technique which is effective when applied to the manufacturing method.
【０００２】[0002]
【従来の技術】本発明者が検討したＷＰＰ技術は、例え
ば再配線型と呼ばれる構造を有するものである。再配線
型は、封止樹脂を使わずにパッケージ・プロセスを再配
線工程によって実施した構造である。この再配線は、半
導体チップの外部端子（いわゆるボンディングパッド）
と、半導体チップを所定の配線基板上に実装するための
バンプ電極等のような実装電極とを電気的に接続する配
線である。再配線が必要なのは、ウエハプロセスの寸法
に律則される外部端子と、パッケージプロセスの寸法に
律則される実装電極との寸法上の整合をとるためであ
る。すなわち、実装電極の寸法（電極自体の寸法および
隣接間隔等）は、上記配線基板側の寸法に律則されるた
め、ウエハプロセスに律則される外部端子の寸法（端子
自体の寸法および隣接間隔等）よりも相対的に大きな寸
法が必要となる。このため、外部端子をそのまま実装電
極に使用できない。そこで、実装電極は、半導体チップ
の比較的広い空き領域に配置される。このため、外部端
子と実装電極とを結ぶ再配線が必要となるのである。本
発明者が検討した再配線構造の一例は次の通りである。
半導体基板上には外部端子を覆う第１の絶縁膜が形成さ
れている。この第１の絶縁膜は、無機絶縁膜上に有機絶
縁膜が体積されてなる。この外部端子を覆う第１の絶縁
膜には、その外部端子が露出される第１の接続孔が穿孔
されている。外部端子には、その第１の接続孔を通じて
再配線の一端が電気的に接続されている。その再配線
は、第１の絶縁膜上に引き出されている。第１の絶縁膜
上に引き出された再配線は第２の絶縁膜で覆われてい
る。この第２の絶縁膜には、第１の絶縁膜上の再配線の
一部が露出するような第２の接続孔が形成されている。
その再配線の一部は、第２の接続孔を通じてバンプ下地
金属層と電気的に接続され、これを介してバンプ電極と
電気的に接続されている。2. Description of the Related Art The WPP technique studied by the present inventor has, for example, a structure called a rewiring type. The rewiring type is a structure in which a package process is performed by a rewiring process without using a sealing resin. This rewiring is performed by using external terminals (so-called bonding pads) of the semiconductor chip.
And a wiring for electrically connecting a mounting electrode such as a bump electrode for mounting the semiconductor chip on a predetermined wiring board. The need for rewiring is to achieve dimensional matching between the external terminals governed by the dimensions of the wafer process and the mounting electrodes governed by the dimensions of the package process. In other words, the dimensions of the mounting electrodes (the dimensions of the electrodes themselves and the distance between adjacent electrodes, etc.) are governed by the dimensions on the wiring substrate side. , Etc.) are required. Therefore, the external terminal cannot be used as it is for the mounting electrode. Therefore, the mounting electrodes are arranged in a relatively large empty area of the semiconductor chip. Therefore, rewiring between the external terminal and the mounting electrode is required. An example of the rewiring structure studied by the present inventors is as follows.
A first insulating film covering the external terminals is formed on the semiconductor substrate. The first insulating film is formed by depositing an organic insulating film on an inorganic insulating film. A first connection hole exposing the external terminal is formed in the first insulating film covering the external terminal. One end of the rewiring is electrically connected to the external terminal through the first connection hole. The rewiring is drawn out on the first insulating film. The rewiring drawn out on the first insulating film is covered with the second insulating film. A second connection hole is formed in the second insulating film so that a part of the rewiring on the first insulating film is exposed.
A part of the rewiring is electrically connected to the bump base metal layer through the second connection hole, and is electrically connected to the bump electrode through the second connection hole.
【０００３】なお、このようなウエハプロセスとパッケ
ージプロセスとを一体化した製造技術については、例え
ば日経ＢＰ社、１９９８年８月１日発行、「日経マイク
ロデバイス １９９８年８月号」ｐ４２〜ｐ７１に記載
がある。[0003] A manufacturing technique integrating such a wafer process and a package process is described in, for example, Nikkei BP, August 1, 1998, “Nikkei Micro Devices August 1998,” pp. 42 to 71. There is a description.
【０００４】[0004]
【発明が解決しようとする課題】ところが、上記本発明
者が検討したＷＰＰ技術においては、以下の課題がある
ことを本発明者は見出した。However, the present inventor has found that the WPP technology studied by the inventor has the following problems.
【０００５】すなわち、第１の接続孔内における再配線
のステップカバレッジが劣化し、再配線の断線不良が生
じる問題である。発明者の検討結果によれば、その断線
不良が生じるのは、例えば次の２通りがある。第１は、
第１の接続孔の断面形状において、その接続孔に露出す
る無機絶縁膜の端部にアンダーカット（その断面形状が
外部端子に近づくにつれて次第に外方に後退する形状）
が生じる結果、再配線のステップカバレッジが劣化する
ものである。第２は、第１の接続孔の断面形状におい
て、その接続孔から露出する無機絶縁膜の端部が、有機
絶縁膜の端部よりも後退する結果、再配線のステップカ
バレッジが劣化するものである。That is, there is a problem that the step coverage of the rewiring in the first connection hole is deteriorated, and a disconnection failure of the rewiring occurs. According to the study results of the inventor, the disconnection failure occurs, for example, in the following two ways. The first is
In the cross-sectional shape of the first connection hole, an undercut is formed at the end of the inorganic insulating film exposed to the connection hole (a shape in which the cross-section gradually recedes outward as the cross-sectional shape approaches the external terminal).
As a result, step coverage of rewiring is degraded. Second, in the cross-sectional shape of the first connection hole, the end portion of the inorganic insulating film exposed from the connection hole recedes from the end portion of the organic insulating film, so that step coverage of rewiring is deteriorated. is there.
【０００６】本発明の目的は、ＷＰＰ技術を用いた半導
体装置において、外部端子と再配線とを接続する接続孔
内における再配線の段差被覆性を向上させることのでき
る技術を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a technique for improving the step coverage of a rewiring in a connection hole for connecting an external terminal and a rewiring in a semiconductor device using the WPP technique. .
【０００７】また、本発明の目的は、ＷＰＰ技術を用い
た半導体装置の信頼性を向上させるすることのできる技
術を提供することにある。It is another object of the present invention to provide a technique capable of improving the reliability of a semiconductor device using the WPP technique.
【０００８】また、本発明の目的は、ＷＰＰ技術を用い
た半導体装置の歩留まりを向上させることのできる技術
を提供することにある。It is another object of the present invention to provide a technique capable of improving the yield of semiconductor devices using the WPP technique.
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１０】[0010]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１１】すなわち、本発明は、（ａ）半導体ウエハ
の半導体チップに所定の素子を形成する工程と、（ｂ）
前記半導体ウエハの主面上に第１の配線を形成する工程
と、（ｃ）前記半導体ウエハの主面上に前記第１の配線
を通じて前記所定の素子と電気的に接続される第１の電
極を形成する工程と、（ｄ）前記半導体ウエハの主面上
に第１の電極を覆う無機絶縁膜を形成する工程と、
（ｅ）前記無機絶縁膜において前記第１の電極に平面的
に重なる位置に第１の接続孔を形成する工程と、（ｆ）
前記無機絶縁膜上に有機絶縁膜を形成する工程と、
（ｇ）前記有機絶縁膜において前記第１の電極に平面的
に重なる位置に第２の接続孔を形成する工程と、（ｈ）
前記有機絶縁膜上に、前記第２の接続孔を通じて第１の
電極と電気的に接続される第２の配線を形成する工程
と、（ｉ）前記第２の配線を覆う絶縁膜を形成した後、
その絶縁膜に第２の配線の一部が露出する第３の接続孔
を形成する工程と、（ｊ）前記第３の接続孔を通じて前
記第２の配線と電気的に接続され、かつ、前記半導体チ
ップを所定の配線基板に実装する際にその配線基板の配
線が接続される第２の電極を形成する工程と、（ｋ）前
記（ｊ）工程後、前記半導体ウエハから半導体チップを
切り出す工程とを有し、前記第２の接続孔を、前記第１
の接続孔に内包されるように形成するものである。That is, the present invention provides (a) a step of forming a predetermined element on a semiconductor chip of a semiconductor wafer;
Forming a first wiring on the main surface of the semiconductor wafer; and (c) a first electrode electrically connected to the predetermined element through the first wiring on the main surface of the semiconductor wafer. (D) forming an inorganic insulating film covering the first electrode on the main surface of the semiconductor wafer;
(E) forming a first connection hole at a position in the inorganic insulating film that overlaps with the first electrode in a plane, and (f).
Forming an organic insulating film on the inorganic insulating film,
(G) forming a second connection hole at a position in the organic insulating film which overlaps the first electrode in a plane, (h)
Forming a second wiring electrically connected to the first electrode through the second connection hole on the organic insulating film; and (i) forming an insulating film covering the second wiring. rear,
Forming a third connection hole through which a part of the second wiring is exposed in the insulating film; and (j) electrically connecting to the second wiring through the third connection hole; A step of forming a second electrode to which wiring of the wiring board is connected when the semiconductor chip is mounted on a predetermined wiring board; and (k) a step of cutting the semiconductor chip from the semiconductor wafer after the step (j). And the second connection hole is connected to the first connection hole.
Is formed so as to be included in the connection hole.
【００１２】また、本発明は、（ａ）半導体ウエハの半
導体チップに所定の素子を形成する工程と、（ｂ）前記
半導体ウエハの主面上に第１の配線を形成する工程と、
（ｃ）前記半導体ウエハの主面上に前記第１の配線を通
じて前記所定の素子と電気的に接続される第１の電極を
形成する工程と、（ｄ）前記半導体ウエハの主面上に前
記第１の電極を覆う無機絶縁膜を形成する工程と、
（ｅ）前記無機絶縁膜において前記第１の電極に平面的
に重なる位置に第１の接続孔を形成する工程と、（ｆ）
前記無機絶縁膜上に有機絶縁膜を形成する工程と、
（ｇ）前記有機絶縁膜において前記第１の電極に平面的
に重なる位置に第２の接続孔を形成する工程と、（ｈ）
前記有機絶縁膜上に、前記第１の接続孔および第２の接
続孔を通じて第１の電極と電気的に接続される第２の配
線を形成する工程と、（ｉ）前記第２の配線を覆う絶縁
膜を形成した後、その絶縁膜に第２の配線の一部が露出
する第３の接続孔を形成する工程と、（ｊ）前記第３の
接続孔を通じて前記第２の配線と電気的に接続され、か
つ、前記半導体チップを所定の配線基板に実装する際に
その配線基板の配線が接続される第２の電極を形成する
工程と、（ｋ）前記（ｊ）工程後、前記半導体ウエハか
ら半導体チップを切り出す工程とを有し、前記第２の接
続孔を、前記第１の接続孔を平面的に内包するように形
成するものである。Also, the present invention provides (a) a step of forming a predetermined element on a semiconductor chip of a semiconductor wafer, and (b) a step of forming a first wiring on a main surface of the semiconductor wafer.
(C) forming a first electrode electrically connected to the predetermined element through the first wiring on the main surface of the semiconductor wafer; and (d) forming a first electrode on the main surface of the semiconductor wafer. Forming an inorganic insulating film covering the first electrode;
(E) forming a first connection hole at a position in the inorganic insulating film that overlaps with the first electrode in a plane, and (f).
Forming an organic insulating film on the inorganic insulating film,
(G) forming a second connection hole at a position in the organic insulating film which overlaps the first electrode in a plane, (h)
Forming a second wiring electrically connected to the first electrode through the first connection hole and the second connection hole on the organic insulating film; and (i) forming the second wiring Forming a third connection hole exposing a part of the second wiring in the insulating film after forming the covering insulating film; and (j) electrically connecting the second wiring with the second wiring through the third connection hole. Forming a second electrode that is electrically connected and connected to a wiring of the wiring board when the semiconductor chip is mounted on a predetermined wiring board; and (k) after the step (j), Cutting a semiconductor chip from a semiconductor wafer, wherein the second connection hole is formed so as to enclose the first connection hole in a planar manner.
【００１３】また、本発明は、前記無機絶縁膜を形成し
た後、前記第１の接続孔を形成し、その後、前記有機絶
縁膜を形成した後、前記第２の接続孔を形成するもので
ある。Further, the present invention is to form the first connection hole after forming the inorganic insulating film, and then form the second connection hole after forming the organic insulating film. is there.
【００１４】また、本発明は、前記無機絶縁膜を形成し
た後、前記有機絶縁膜を形成し、その後、前記第２の接
続孔を形成した後、前記第１の接続孔を形成するもので
ある。Further, the present invention comprises forming the inorganic insulating film, forming the organic insulating film, forming the second connecting hole, and then forming the first connecting hole. is there.
【００１５】また、本発明は、半導体チップを構成する
半導体基板に形成された所定の素子と、前記半導体基板
上に形成された第１の配線と、前記第１の配線を通じて
前記所定の素子と電気的に接続された第１の電極と、前
記半導体基板上に形成され、前記第１の電極を覆う無機
絶縁膜と、前記無機絶縁膜に前記第１の電極の一部が露
出するように形成された第１の接続孔と、前記半導体チ
ップに分離される前の半導体ウエハの状態の際に、前記
無機絶縁膜上に堆積された有機絶縁膜と、前記半導体チ
ップに分離される前の半導体ウエハの状態の際に、前記
有機絶縁膜に、前記第１の電極が露出されるように、か
つ、前記第１の接続孔に平面的に内包されるように形成
された第２の接続孔と、前記半導体チップに分離される
前の半導体ウエハの状態の際に、前記有機絶縁膜上に形
成され、前記第２の接続孔を通じて前記第１の電極と電
気的に接続された第２の配線と、前記半導体チップに分
離される前の半導体ウエハの状態の際に、前記第２の配
線を覆う絶縁膜に第２の配線の一部が露出するように形
成された第３の接続孔と、前記半導体チップに分離され
る前の半導体ウエハの状態の際に形成され、前記第３の
接続孔を通じて前記第２の配線と電気的に接続され、か
つ、前記半導体チップを所定の配線基板に実装する際に
その配線基板の配線が接続される第２の電極とを有する
ものである。Further, the present invention provides a semiconductor device comprising a predetermined element formed on a semiconductor substrate constituting a semiconductor chip, a first wiring formed on the semiconductor substrate, and the predetermined element formed through the first wiring. A first electrode electrically connected thereto, an inorganic insulating film formed over the semiconductor substrate and covering the first electrode, and a portion of the first electrode exposed on the inorganic insulating film. A first connection hole formed, an organic insulating film deposited on the inorganic insulating film in a state of a semiconductor wafer before being separated into the semiconductor chip, and an organic insulating film before being separated into the semiconductor chip. A second connection formed to expose the first electrode in the organic insulating film and to be planarly included in the first connection hole when the semiconductor wafer is in a state; Holes and semiconductor wafer before being separated into the semiconductor chips A second wiring formed on the organic insulating film in the state and electrically connected to the first electrode through the second connection hole; and a semiconductor wafer before being separated into the semiconductor chips. In the state described above, a third connection hole formed so that a part of the second wiring is exposed in the insulating film covering the second wiring, and a semiconductor wafer before being separated into the semiconductor chips. It is formed in the state, is electrically connected to the second wiring through the third connection hole, and is connected to the wiring of the wiring board when the semiconductor chip is mounted on a predetermined wiring board. And a second electrode.
【００１６】さらに、本発明は、半導体チップを構成す
る半導体基板に形成された所定の素子と、前記半導体基
板上に形成された第１の配線と、前記第１の配線を通じ
て前記所定の素子と電気的に接続された第１の電極と、
前記半導体基板上に形成され、前記第１の電極を覆う無
機絶縁膜と、前記無機絶縁膜に前記第１の電極の一部が
露出するように形成された第１の接続孔と、前記半導体
チップに分離される前の半導体ウエハの状態の際に、前
記無機絶縁膜上に堆積された有機絶縁膜と、前記半導体
チップに分離される前の半導体ウエハの状態の際に、前
記有機絶縁膜に、前記第１の電極が露出されるように、
かつ、前記第１の接続孔を平面的に内包するように形成
された第２の接続孔と、前記半導体チップに分離される
前の半導体ウエハの状態の際に、前記有機絶縁膜上に形
成され、前記第１の接続孔および第２の接続孔を通じて
前記第１の電極と電気的に接続された第２の配線と、前
記半導体チップに分離される前の半導体ウエハの状態の
際に、前記第２の配線を覆う絶縁膜に第２の配線の一部
が露出するように形成された第３の接続孔と、前記半導
体チップに分離される前の半導体ウエハの状態の際に形
成され、前記第３の接続孔を通じて前記第２の配線と電
気的に接続され、かつ、前記半導体チップを所定の配線
基板に実装する際にその配線基板の配線が接続される第
２の電極とを有するものである。Further, the present invention provides a semiconductor device, comprising: a predetermined element formed on a semiconductor substrate constituting a semiconductor chip; a first wiring formed on the semiconductor substrate; and the predetermined element formed through the first wiring. A first electrode electrically connected;
An inorganic insulating film formed on the semiconductor substrate and covering the first electrode; a first connection hole formed in the inorganic insulating film so as to expose a part of the first electrode; In the state of the semiconductor wafer before being separated into chips, the organic insulating film deposited on the inorganic insulating film, and in the state of the semiconductor wafer before being separated into the semiconductor chips, the organic insulating film So that the first electrode is exposed,
A second connection hole formed so as to enclose the first connection hole in a plane, and a second connection hole formed on the organic insulating film in a state of the semiconductor wafer before being separated into the semiconductor chips. A second wiring electrically connected to the first electrode through the first connection hole and the second connection hole; and a state of the semiconductor wafer before being separated into the semiconductor chips. A third connection hole formed in the insulating film covering the second wiring so that a part of the second wiring is exposed, and a third connection hole formed in a state of the semiconductor wafer before being separated into the semiconductor chips. A second electrode electrically connected to the second wiring through the third connection hole, and connected to a wiring of the wiring board when the semiconductor chip is mounted on a predetermined wiring board. Have
【００１７】[0017]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００１８】（実施の形態１）本実施の形態１の半導体
装置は、例えば半導体ウエハの状態のまま複数の半導体
チップに対して一括してパッケージ・プロセスを施すＷ
ＰＰ技術を用いたものである。なお、ここで言うパッケ
ージ・プロセスは、外部端子（ボンディングパッド）を
形成した後の工程であって、半導体チップを所定の配線
基板に接続するための電極（後述のバンプ電極）の形成
工程までを言う。(Embodiment 1) A semiconductor device according to Embodiment 1 performs a package process on a plurality of semiconductor chips at once, for example, in a state of a semiconductor wafer.
It uses the PP technology. Note that the package process referred to here is a step after forming external terminals (bonding pads), and includes a step of forming electrodes (bump electrodes described later) for connecting a semiconductor chip to a predetermined wiring board. To tell.
【００１９】図１は、その半導体装置を構成する半導体
チップ１の全体平面図である。半導体チップ１を構成す
る半導体基板１ｓは、例えば平面長方形状に形成された
単結晶シリコン等の小片からなり、その主面には、例え
ばＤＲＡＭ（Dynamic RandomAccess Memory）、ＳＲＡ
Ｍ（Static Random Access Memory ）またはフラッシュ
メモリ（ＥＥＰＲＯＭ；Electric Erasable and Progra
mmable Read Only Memory ）等のようなメモリ回路、マ
イクロプロセッサ等のような論理回路あるいは上記メモ
リ回路と論理回路とを同一の半導体基板１ｓに設けてい
る混載型の回路が形成されている。FIG. 1 is an overall plan view of a semiconductor chip 1 constituting the semiconductor device. The semiconductor substrate 1s that constitutes the semiconductor chip 1 is made of, for example, small pieces of single-crystal silicon or the like formed in a planar rectangular shape, and has, on its main surface, a DRAM (Dynamic Random Access Memory), an SRA, for example.
M (Static Random Access Memory) or flash memory (EEPROM; Electric Erasable and Progra)
A memory circuit such as a mmable read only memory), a logic circuit such as a microprocessor, or a hybrid circuit in which the memory circuit and the logic circuit are provided on the same semiconductor substrate 1s is formed.
【００２０】半導体チップ１の主面中央（半導体チップ
１の幅方向中央）には、複数の外部端子（第２の電極）
２が半導体チップ１の長手方向に沿って所定の間隔毎に
配置されている。外部端子２は、上記回路の引き出し電
極であり、ウエハプロセスで形成されている。なお、こ
こで言うウエハプロセスとは、半導体ウエハに素子およ
び配線（第１の配線）を形成した後、外部端子２を形成
して半導体ウエハにおける各半導体チップの電気的特性
を検査することが可能な状態になるまでのプロセスを言
う。A plurality of external terminals (second electrodes) are provided at the center of the main surface of the semiconductor chip 1 (the center in the width direction of the semiconductor chip 1).
2 are arranged at predetermined intervals along the longitudinal direction of the semiconductor chip 1. The external terminal 2 is a lead electrode of the circuit, and is formed by a wafer process. The term “wafer process” as used herein means that after forming elements and wiring (first wiring) on a semiconductor wafer, external terminals 2 are formed and electrical characteristics of each semiconductor chip on the semiconductor wafer can be inspected. It refers to the process until it becomes a state.
【００２１】各外部端子２には、再配線（第２の配線）
３の一端が電気的に接続されている。この再配線３の他
端は、半導体チップ１の中央から長辺の方向に沿って延
び、その他端にはランド３ａが形成されている。ランド
３ａは、半導体チップ１の主面に規則的に並んで分散配
置されている。各ランド３ａの直径は、再配線３の他の
部分の幅よりも大きな寸法で形成されており、そのラン
ド３ａに電気的に接続された状態でバンプ電極（第２の
電極）４が形成されている。バンプ電極４は、上記した
外部端子２よりも相対的に大きな寸法（バンプ電極４自
体の寸法および隣接間隔）で形成されている。半導体チ
ップ１は、そのバンプ電極４によって所定の配線基板上
に実装される。そして、半導体チップ１の外部端子２と
上記所定の配線基板の配線とは、バンプ電極４を通じて
互いに電気的に接続される。すなわち、本実施の形態１
の半導体装置は、例えばＣＳＰ（Chip Size Package ）
構造の半導体装置である。Each external terminal 2 has a rewiring (second wiring)
One end of 3 is electrically connected. The other end of the rewiring 3 extends along the long side from the center of the semiconductor chip 1, and a land 3a is formed at the other end. The lands 3a are regularly arranged and dispersed on the main surface of the semiconductor chip 1. The diameter of each land 3a is larger than the width of the other part of the rewiring 3, and the bump electrode (second electrode) 4 is formed while being electrically connected to the land 3a. ing. The bump electrode 4 is formed to have a size relatively larger than the external terminal 2 described above (the size of the bump electrode 4 itself and the adjacent interval). The semiconductor chip 1 is mounted on a predetermined wiring board by the bump electrodes 4. The external terminals 2 of the semiconductor chip 1 and the wiring of the predetermined wiring board are electrically connected to each other through the bump electrodes 4. That is, the first embodiment
Semiconductor devices are, for example, CSP (Chip Size Package)
It is a semiconductor device having a structure.
【００２２】図２は図１の半導体チップ１の要部断面図
である。また、図３は図２の外部端子における接続孔部
分を抜き出した断面図である。なお、半導体基板１ｓの
主面には上記回路を形成するための素子が形成されてい
るが、図２には図示されない。FIG. 2 is a sectional view of a main part of the semiconductor chip 1 of FIG. FIG. 3 is a cross-sectional view of a connection hole portion of the external terminal of FIG. Note that elements for forming the circuit are formed on the main surface of the semiconductor substrate 1s, but are not shown in FIG.
【００２３】半導体基板１ｓの主面上には、層間絶縁膜
５が形成されている。層間絶縁膜５は、例えば酸化シリ
コン膜からなり、その上面には、上記した外部端子２が
形成されている。外部端子２は、例えばアルミニウム、
アルミニウム−銅合金、アルミニウム−シリコン合金ま
たはアルミニウム−銅−シリコン合金等からなる。な
お、外部端子２は層間絶縁膜５中に形成された配線（第
１の配線）を通じて半導体基板１ｓの主面の素子と電気
的に接続されている。On the main surface of the semiconductor substrate 1s, an interlayer insulating film 5 is formed. The interlayer insulating film 5 is made of, for example, a silicon oxide film, and the external terminals 2 are formed on the upper surface thereof. The external terminal 2 is, for example, aluminum,
It is made of an aluminum-copper alloy, an aluminum-silicon alloy, an aluminum-copper-silicon alloy, or the like. Note that the external terminals 2 are electrically connected to elements on the main surface of the semiconductor substrate 1s through wirings (first wirings) formed in the interlayer insulating film 5.
【００２４】また、層間絶縁膜５上には、無機絶縁膜６
が形成されており、これによって外部端子２の外周近傍
の上面および側面が覆われている。無機絶縁膜６は、主
として配線（外部端子２を含む）を水分や外気等から保
護する、いわゆる表面保護膜に相当する膜であり、例え
ば酸化シリコン膜の単体膜または酸化シリコン膜上に窒
化シリコン膜が覆われてなる積層膜からなり、その厚さ
は、例えば1.６μｍ程度である。この無機絶縁膜６には
接続孔（第１の接続孔）７ａが穿孔されており、その接
続孔７ａから外部端子２の上面が露出されている。接続
孔７ａ内における無機絶縁膜６の端部の断面形状は、例
えば逆テーパ状に形成されている。すなわち、接続孔７
ａの径が、外部端子２に近づく（図２の下方）にしたが
って次第に大径となるように形成されている。なお、無
機絶縁膜６に形成される接続孔７ａの断面形状は逆テー
パ状になり易いが、この逆テーパは故意にしたものでは
なく、本実施の形態１の効果を説明するために特に示し
たものである。On the interlayer insulating film 5, an inorganic insulating film 6
Are formed, and thereby, the upper surface and the side surface near the outer periphery of the external terminal 2 are covered. The inorganic insulating film 6 is a film corresponding to a so-called surface protective film that mainly protects wirings (including the external terminals 2) from moisture, outside air, and the like. For example, a silicon oxide film alone or a silicon nitride film It is composed of a laminated film in which the film is covered, and its thickness is, for example, about 1.6 μm. A connection hole (first connection hole) 7a is formed in the inorganic insulating film 6, and the upper surface of the external terminal 2 is exposed from the connection hole 7a. The cross-sectional shape of the end of the inorganic insulating film 6 in the connection hole 7a is formed, for example, in a reverse tapered shape. That is, the connection hole 7
The diameter “a” is formed so as to gradually increase as it approaches the external terminal 2 (downward in FIG. 2). Although the cross-sectional shape of the connection hole 7a formed in the inorganic insulating film 6 tends to be reversely tapered, the reverse taper is not intentional and is particularly shown to explain the effect of the first embodiment. It is a thing.
【００２５】無機絶縁膜６上には、有機絶縁膜８が形成
されている。有機絶縁膜８は、例えばポリイミド系の樹
脂からなり、半導体チップ１とこれを実装する配線基板
との間の熱応力を緩和する機能を有している。有機絶縁
膜８の厚さは、例えば５μｍ程度である。有機絶縁膜８
には、上記接続孔７ａと平面的に重なるように（接続孔
７ａに平面的に内包されるように）接続孔（第２の接続
孔）７ｂが穿孔され、そこから外部端子２の上面が露出
されている。On the inorganic insulating film 6, an organic insulating film 8 is formed. The organic insulating film 8 is made of, for example, a polyimide-based resin, and has a function of relieving thermal stress between the semiconductor chip 1 and a wiring board on which the semiconductor chip 1 is mounted. The thickness of the organic insulating film 8 is, for example, about 5 μm. Organic insulating film 8
A connection hole (second connection hole) 7b is drilled so as to overlap the connection hole 7a in a plane (to be included in the connection hole 7a in a plane), from which the upper surface of the external terminal 2 is formed. Is exposed.
【００２６】ただし、本実施の形態１においては、接続
孔７ａ内における無機絶縁膜６の端部が有機絶縁膜８に
よって覆われ、その無機絶縁膜６の端部が接続孔７ｂ内
に露出されないようになっている。すなわち、接続孔７
ａ，７ｂの平面的な中心位置は一致しているが、図３
（ａ），（ｂ）にも示すように、接続孔７ｂの平面寸法
Ａの方が、接続孔７ａの平面寸法Ｂよりも小さくなるよ
うに形成されており、接続孔７ａ、７ｂの端部の平面位
置は一致しないようになっている。したがって、接続孔
７ａにおける無機絶縁膜６の端部の断面形状が逆テーパ
状であっても有機絶縁膜８に覆われ特に問題がないし、
接続孔７ｂ形成時に無機絶縁膜６が削れすぎてしまうと
ういような問題を考慮する必要もない。上記平面寸法Ｂ
とＡとの差は、無機絶縁膜６の厚さよりも大であること
が好ましい。また、本実施の形態１においては、接続孔
７ｂにおける有機絶縁膜８の断面形状が順テーパ状に形
成されている。すなわち、接続孔７ｂの平面寸法Ａが外
部端子２から離れる（図２の上方）にしたがって次第に
大径となるように形成されている。However, in the first embodiment, the end of the inorganic insulating film 6 in the connection hole 7a is covered with the organic insulating film 8, and the end of the inorganic insulating film 6 is not exposed in the connection hole 7b. It has become. That is, the connection hole 7
Although the center positions of the planes a and 7b coincide with each other, FIG.
As shown in (a) and (b), the plane dimension A of the connection hole 7b is formed to be smaller than the plane dimension B of the connection hole 7a, and the end portions of the connection holes 7a and 7b. Are not coincident with each other. Therefore, even if the cross-sectional shape of the end of the inorganic insulating film 6 in the connection hole 7a is reversely tapered, it is covered with the organic insulating film 8 without any particular problem.
It is not necessary to consider a problem that the inorganic insulating film 6 is excessively shaved when the connection hole 7b is formed. The above plane dimension B
The difference between A and A is preferably larger than the thickness of the inorganic insulating film 6. In the first embodiment, the cross-sectional shape of the organic insulating film 8 in the connection hole 7b is formed in a forward tapered shape. That is, the connection hole 7b is formed such that the plane dimension A gradually increases as the distance from the external terminal 2 increases (upward in FIG. 2).
【００２７】有機絶縁膜８上には、上記した再配線３が
形成されている。再配線３は、例えば銅または銅合金か
らなり、その一端は接続孔７ｂを通じて外部端子２と電
気的に接続されている。本実施の形態１においては、上
記したように接続孔７ｂが順テーパ状に形成され、か
つ、その内部に無機絶縁膜６の端部が露出されることも
ないので、接続孔７ｂ内における再配線３のステップカ
バレージを向上させることができる。このため、再配線
３の断線不良の発生率を低減できる。したがって、半導
体装置の信頼性および歩留まりを向上させることが可能
となる。On the organic insulating film 8, the above-mentioned redistribution wiring 3 is formed. The rewiring 3 is made of, for example, copper or a copper alloy, and one end thereof is electrically connected to the external terminal 2 through the connection hole 7b. In the first embodiment, the connection hole 7b is formed in a forward tapered shape as described above, and the end of the inorganic insulating film 6 is not exposed inside the connection hole 7b. The step coverage of the wiring 3 can be improved. For this reason, the incidence of disconnection failure of the rewiring 3 can be reduced. Therefore, the reliability and yield of the semiconductor device can be improved.
【００２８】また、有機絶縁膜８上には、有機絶縁膜９
が堆積され、これによって再配線３が覆われている。こ
の有機絶縁膜９は、例えばポリイミド系の樹脂からな
り、半導体チップ１とこれを実装する配線基板との熱応
力を緩和する機能を有している。On the organic insulating film 8, an organic insulating film 9 is formed.
Is deposited, thereby covering the rewiring 3. The organic insulating film 9 is made of, for example, a polyimide-based resin, and has a function of reducing thermal stress between the semiconductor chip 1 and a wiring board on which the semiconductor chip 1 is mounted.
【００２９】有機絶縁膜９には、接続孔（第３の接続
孔）１０および開口部１１が形成されている。接続孔１
０からは再配線３の他端が露出されている。開口部１１
からは外部端子２の上方の再配線３部分が露出されてい
る。接続孔１０および開口部１１の断面形状も順テーパ
状となっている。有機絶縁膜９上には下地金属膜１２
ａ、１２ｂが形成されている。この下地金属膜１２ａ、
１２ｂは、例えば下層からクロム、ニッケル、銅および
金が積み重ねられてなり、それぞれ接続孔１０および開
口部１１を通じて再配線３と電気的に接続されている。
一方の下地金属膜１２ａは、上記ランド３ａに相当する
部分であり、例えば平面円形状に形成され、その平面寸
法は、再配線３の幅よりも大きくなるように形成されて
いる。この下地金属膜１２ａ上には、例えば鉛−錫半田
からなるバンプ電極４が形成されている。バンプ電極４
の直径は、例えば２６０μｍ程度である。A connection hole (third connection hole) 10 and an opening 11 are formed in the organic insulating film 9. Connection hole 1
From 0, the other end of the rewiring 3 is exposed. Opening 11
, The portion of the rewiring 3 above the external terminal 2 is exposed. The cross-sectional shapes of the connection hole 10 and the opening 11 also have a forward tapered shape. Underlying metal film 12 on organic insulating film 9
a and 12b are formed. This base metal film 12a,
12b is formed by stacking, for example, chromium, nickel, copper, and gold from the lower layer, and is electrically connected to the rewiring 3 through the connection hole 10 and the opening 11, respectively.
The base metal film 12a is a portion corresponding to the land 3a, for example, is formed in a plane circular shape, and the plane dimension is formed so as to be larger than the width of the rewiring 3. The bump electrode 4 made of, for example, lead-tin solder is formed on the base metal film 12a. Bump electrode 4
Has a diameter of, for example, about 260 μm.
【００３０】次に、本実施の形態１における半導体装置
の製造方法の一例を説明する。Next, an example of a method for manufacturing a semiconductor device according to the first embodiment will be described.
【００３１】図４はその製造工程中における半導体基板
１ｓ（この段階では半導体ウエハと称する略円形状の半
導体の薄板）の要部断面図を示している。半導体基板１
ｓには、上記回路を形成するための素子が既に形成され
ている。半導体基板１ｓの主面上には、例えば酸化シリ
コン膜からなる層間絶縁膜５がＣＶＤ法等によって形成
されている。この層間絶縁膜５上には、例えばアルミニ
ウム、アルミニウム−銅合金、アルミニウム−シリコン
合金またはアルミニウム−銅−シリコン合金からなる外
部端子２が形成されている。この外部端子２は、上記材
料からなる導体膜をスパッタリング法等によって層間絶
縁膜５上に形成した後、これを通常のフォトリソグラフ
ィ技術およびドライエッチング技術によってパターニン
グすることで形成されている。FIG. 4 is a cross-sectional view of a main part of the semiconductor substrate 1s (at this stage, a substantially circular semiconductor thin plate called a semiconductor wafer) during the manufacturing process. Semiconductor substrate 1
In s, elements for forming the circuit are already formed. On the main surface of the semiconductor substrate 1s, an interlayer insulating film 5 made of, for example, a silicon oxide film is formed by a CVD method or the like. On the interlayer insulating film 5, external terminals 2 made of, for example, aluminum, aluminum-copper alloy, aluminum-silicon alloy, or aluminum-copper-silicon alloy are formed. The external terminals 2 are formed by forming a conductor film made of the above-described material on the interlayer insulating film 5 by a sputtering method or the like, and then patterning the conductor film by a normal photolithography technique and a dry etching technique.
【００３２】まず、このような層間絶縁膜５上に、例え
ば酸化シリコン膜からなる絶縁膜を、ＴＥＯＳ（Tetrae
thoxysilane ）ガスを用いたＣＶＤ法等によって形成し
た後、さらにその上に窒化シリコン膜をＣＶＤ法等によ
って形成することで無機絶縁膜６を形成し、さらに、通
常の通常のフォトリソグラフィ技術およびドライエッチ
ング技術によってパターニングすることで無機絶縁膜６
に接続孔７ａを穿孔する。接続孔７ａからは外部端子２
の上面の一部が露出されている。この際、本実施の形態
１においては接続孔７ａの断面形状が逆テーパ状となっ
ても特に問題ない。First, an insulating film made of, for example, a silicon oxide film is formed on the interlayer insulating film 5 by using TEOS (Tetrae
After forming by a CVD method or the like using a thoxysilane) gas, a silicon nitride film is further formed thereon by a CVD method or the like to form an inorganic insulating film 6, and further, a usual ordinary photolithography technique and dry etching Inorganic insulating film 6 patterned by technology
A connection hole 7a is formed. The external terminal 2 is connected through the connection hole 7a.
Is partially exposed. At this time, in the first embodiment, there is no particular problem even if the cross-sectional shape of the connection hole 7a has an inverted tapered shape.
【００３３】続いて、図５に示すように、無機絶縁膜６
上に、例えばポリイミド系の樹脂からなる有機絶縁膜８
を回転塗布法等によって堆積した後、ウエットエッチン
グ法等によって接続孔７ｂを穿孔する。接続孔７ｂから
は外部端子７ａの上面の一部が露出されるが、無機絶縁
膜６の端部は露出されない。すなわち、無機絶縁膜６の
端部は接続孔７ｂ内において有機絶縁膜８によって覆わ
れている。また、接続孔７ｂの断面形状は順テーパ状に
形成されている。その後、有機絶縁膜８上に、例えば銅
または銅合金からなる導体膜をスパッタリング法等によ
って堆積した後、これを通常のフォトリソグラフィ技術
およびドライエッチング技術によってパターニングする
ことにより、図６に示すように、再配線３を形成する。Subsequently, as shown in FIG.
An organic insulating film 8 made of, for example, a polyimide resin is formed thereon.
Is deposited by a spin coating method or the like, and then a connection hole 7b is formed by a wet etching method or the like. A part of the upper surface of the external terminal 7a is exposed from the connection hole 7b, but the end of the inorganic insulating film 6 is not exposed. That is, the end of the inorganic insulating film 6 is covered with the organic insulating film 8 in the connection hole 7b. The cross-sectional shape of the connection hole 7b is formed in a forward tapered shape. Thereafter, a conductor film made of, for example, copper or a copper alloy is deposited on the organic insulating film 8 by a sputtering method or the like, and is patterned by a normal photolithography technique and a dry etching technique, as shown in FIG. Then, the rewiring 3 is formed.
【００３４】次いで、図７に示すように、有機絶縁膜８
上に、例えばポリイミド系の樹脂からなる有機絶縁膜９
を回転塗布法等によって堆積した後、その有機絶縁膜９
にウエットエッチング法等によって接続孔１０および開
口部１１を形成する。続いて、例えばクロム、ニッケ
ル、銅および金を下層から順にスパッタリング法等によ
って堆積した後、これを通常のフォトリソグラフィ技術
およびドライエッチング技術によってパターニングする
ことにより、下地金属膜１２ａ、１２ｂを形成し、さら
に、図１，２に示したバンプ電極４を形成する。その
後、半導体基板（半導体ウエハ）１ｓから個々の半導体
チップを切り出し、図１、２に示した半導体チップ１を
得る。Next, as shown in FIG.
An organic insulating film 9 made of, for example, a polyimide resin is formed thereon.
Is deposited by a spin coating method or the like, and then the organic insulating film 9 is deposited.
A connection hole 10 and an opening 11 are formed by wet etching or the like. Subsequently, for example, chromium, nickel, copper, and gold are sequentially deposited from the lower layer by a sputtering method or the like, and then patterned by a normal photolithography technique and a dry etching technique to form underlying metal films 12a and 12b. Further, the bump electrodes 4 shown in FIGS. 1 and 2 are formed. Thereafter, individual semiconductor chips are cut out from the semiconductor substrate (semiconductor wafer) 1s to obtain the semiconductor chip 1 shown in FIGS.
【００３５】（実施の形態２）本実施の形態２において
は、図８（ａ）〜（ｃ）に示すように、有機絶縁膜８に
穿孔された接続孔７ｂの平面寸法Ａが、無機絶縁膜６に
穿孔された接続孔７ａの平面寸法Ｂよりも大きく、接続
孔７ｂから無機絶縁膜６の端部が露出されている。この
場合の平面寸法Ａ，Ｂの差は、無機絶縁膜６の厚さ程度
あるいはそれよりも大きくなることが好ましい。本実施
の形態２においては、再配線３と外部端子２とを接続す
る接続孔７ａ、７ｂの側面の立ち上がり状態が２段階に
別れ、なだらかである。また、接続孔７ａにおける無機
絶縁膜６の端部が、接続孔７ｂにおける有機絶縁膜８の
端部よりも後退しない。すなわち、接続孔７ａの径が接
続孔７ｂの径よりも大きくなる状態にならない。したが
って、接続孔７ａ，７ｂ内での再配線３のステップカバ
レージを向上させることができるので、再配線３の断線
不良の発生率を低減できる。したがって、半導体装置の
信頼性および歩留まりを向上させることが可能となる。
これ以外の構造は前記実施の形態１と同じなので説明を
省略する。なお、図８（ａ）は半導体装置の製造工程中
（バンプ電極形成工程前）の要部断面図である。(Embodiment 2) In Embodiment 2, as shown in FIGS. 8A to 8C, the plane dimension A of the connection hole 7b formed in the organic insulating film 8 is the same as that of the inorganic insulating film. The connection hole 7a formed in the film 6 is larger than the plane dimension B of the connection hole 7a, and the end of the inorganic insulating film 6 is exposed from the connection hole 7b. In this case, the difference between the plane dimensions A and B is preferably about the thickness of the inorganic insulating film 6 or larger. In the second embodiment, the rising states of the side surfaces of the connection holes 7a and 7b connecting the rewiring 3 and the external terminals 2 are separated into two stages and are gentle. Further, the end of the inorganic insulating film 6 in the connection hole 7a does not recede from the end of the organic insulating film 8 in the connection hole 7b. That is, the diameter of the connection hole 7a does not become larger than the diameter of the connection hole 7b. Therefore, the step coverage of the rewiring 3 in the connection holes 7a and 7b can be improved, so that the occurrence rate of disconnection failure of the rewiring 3 can be reduced. Therefore, the reliability and yield of the semiconductor device can be improved.
The other structure is the same as that of the first embodiment, and the description is omitted. FIG. 8A is a cross-sectional view of a main part during a semiconductor device manufacturing process (before a bump electrode forming process).
【００３６】次に、本実施の形態２の半導体装置の製造
方法の一例を説明する。まず、図９（ａ）に示すよう
に、前記実施の形態１と同様にして、層間絶縁膜５上
に、前記無機絶縁膜６を堆積する。これにより、外部端
子２の表面（側面および上面）を覆う。続いて、図９
（ｂ）に示すように、前記実施の形態１と同様にして、
無機絶縁膜６上に、有機絶縁膜８を形成した後にその有
機絶縁膜８に接続孔７ｂを穿孔する。この接続孔７ｂの
断面形状は順テーパ状に形成されている。この段階で
は、接続孔７ｂから外部端子２は露出されず、無機絶縁
膜６が露出されている。その後、図８（ａ）に示したよ
うに、無機絶縁膜６に接続孔７ａを通常のフォトリソグ
ラフィ技術およびドライエッチング技術によって形成す
る。この際、接続孔７ａの平面寸法Ｂが接続孔７ｂの平
面寸法Ａよりも小さくなるようにする。この接続孔７ａ
からは外部端子２の上面の一部が露出されている。この
ようにして外部端子２を露出させた後、前記実施の形態
１と同様にして再配線３を形成する。なお、これ以外は
前記実施の形態１と同じなので説明を省略する。Next, an example of a method of manufacturing the semiconductor device according to the second embodiment will be described. First, as shown in FIG. 9A, the inorganic insulating film 6 is deposited on the interlayer insulating film 5 in the same manner as in the first embodiment. Thereby, the surface (side surface and upper surface) of the external terminal 2 is covered. Subsequently, FIG.
As shown in (b), similar to the first embodiment,
After forming the organic insulating film 8 on the inorganic insulating film 6, a connection hole 7b is formed in the organic insulating film 8. The cross-sectional shape of the connection hole 7b is formed in a forward tapered shape. At this stage, the external terminals 2 are not exposed from the connection holes 7b, and the inorganic insulating film 6 is exposed. Thereafter, as shown in FIG. 8A, a connection hole 7a is formed in the inorganic insulating film 6 by a normal photolithography technique and a dry etching technique. At this time, the plane dimension B of the connection hole 7a is made smaller than the plane dimension A of the connection hole 7b. This connection hole 7a
A part of the upper surface of the external terminal 2 is exposed. After exposing the external terminals 2 in this manner, the rewiring 3 is formed in the same manner as in the first embodiment. Except for this point, the second embodiment is the same as the first embodiment, and a description thereof will not be repeated.
【００３７】また、次のようにすることもできる。ま
ず、図１０（ａ）に示すように、前記実施の形態１と同
様にして、層間絶縁膜５上に、前記無機絶縁膜６を堆積
し、外部端子２の表面（側面および上面）を被覆した
後、その無機絶縁膜６に接続孔７ａを通常のフォトリソ
グラフィ技術およびドライエッチング技術によって形成
する。この接続孔７ａからは外部端子２の上面の一部が
露出されている。続いて、図１０（ｂ）に示すように、
前記実施の形態１と同様にして、半導体基板１の主面上
方に有機絶縁膜８を形成した後にその有機絶縁膜８に接
続孔７ｂを穿孔する。接続孔７ｂの断面形状は順テーパ
状に形成されている。この際、接続孔７ｂの平面寸法Ａ
が接続孔７ａの平面寸法Ｂよりも大きくなるようにす
る。その後、図８（ａ）に示したように、前記実施の形
態１と同様にして再配線３を形成する。なお、これ以外
は前記実施の形態１と同じなので説明を省略する。The following can also be performed. First, as shown in FIG. 10A, the inorganic insulating film 6 is deposited on the interlayer insulating film 5 to cover the surface (side surface and upper surface) of the external terminal 2 in the same manner as in the first embodiment. After that, a connection hole 7a is formed in the inorganic insulating film 6 by a normal photolithography technique and a dry etching technique. A part of the upper surface of the external terminal 2 is exposed from the connection hole 7a. Subsequently, as shown in FIG.
Similar to the first embodiment, after forming an organic insulating film 8 above the main surface of the semiconductor substrate 1, a connection hole 7b is formed in the organic insulating film 8. The cross-sectional shape of the connection hole 7b is formed in a forward tapered shape. At this time, the plane dimension A of the connection hole 7b
Is larger than the plane dimension B of the connection hole 7a. Thereafter, as shown in FIG. 8A, the rewiring 3 is formed in the same manner as in the first embodiment. Except for this point, the second embodiment is the same as the first embodiment, and a description thereof will not be repeated.
【００３８】（実施の形態３）本実施の形態３において
は、前記無機絶縁膜に接続孔を穿孔する際に、例えば次
のようにする。まず、図１１（ａ）に示すように、無機
絶縁膜６上に、接続孔形成用のフォトレジスト膜１３を
形成する。フォトレジスト膜１３には、接続孔形成領域
が露出され、それ以外の領域が覆われるような開口パタ
ーンが形成されている。ここで、その開口パターンの断
面形状を順テーパ状に形成する。続いて、そのフォトレ
ジスト膜１３をエッチングマスクとして、異方性ドライ
エッチング処理等によりフォトレジスト膜１３から露出
される無機絶縁膜６をエッチング除去し、外部端子２の
上面の一部が露出するような接続孔７ａを穿孔する。こ
の際、フォトレジスト膜１３の開口パターンの断面形状
が順テーパ状となっていると、無機絶縁膜６に穿孔され
る接続孔７ａの断面形状も順テーパとなる。これは、こ
のドライエッチング処理に際してフォトレジスト膜１３
も薄いところから次第にエッチング除去されるので開口
パターンの開口径が広がってゆくが、それに伴い下層の
無機絶縁膜６も接続孔７ａの径が平面的に広がる方向
に、かつ、その径の寸法ごとに時間的に遅れながら次第
にエッチング除去される結果、接続孔７ａの断面も順テ
ーパ状となる。(Third Embodiment) In the third embodiment, when a connection hole is formed in the inorganic insulating film, for example, the following is performed. First, a photoresist film 13 for forming a connection hole is formed on the inorganic insulating film 6 as shown in FIG. An opening pattern is formed in the photoresist film 13 so that the connection hole formation region is exposed and other regions are covered. Here, the cross-sectional shape of the opening pattern is formed in a forward tapered shape. Subsequently, using the photoresist film 13 as an etching mask, the inorganic insulating film 6 exposed from the photoresist film 13 is etched away by an anisotropic dry etching process or the like so that a part of the upper surface of the external terminal 2 is exposed. A new connection hole 7a is formed. At this time, if the cross-sectional shape of the opening pattern of the photoresist film 13 is forward tapered, the cross-sectional shape of the connection hole 7a formed in the inorganic insulating film 6 also becomes forward tapered. This is because the photoresist film 13 is used during the dry etching process.
Is gradually etched away from the thinner portion, so that the opening diameter of the opening pattern becomes wider, and accordingly, the inorganic insulating film 6 in the lower layer also extends in the direction in which the diameter of the connection hole 7a expands in a plane, and for each dimension of the diameter. As a result, the cross section of the connection hole 7a also has a forward tapered shape.
【００３９】このようにして接続孔７ａを穿孔した後、
フォトレジスト膜１３を除去する。その後、前記実施の
形態１，２と同様にして、図１１（ｂ）に示すように、
有機絶縁膜８を堆積し、その有機絶縁膜８に接続孔７ｂ
を穿孔した後、前記実施の形態１，２と同様にして、再
配線３を形成する。本実施の形態３においては、無機絶
縁膜６に穿孔された接続孔７ａの断面形状を順テーパ状
に形成することにより、接続孔７ａにおける再配線３の
ステップカバレージをさらに向上させることができる。
これ以外は前記実施の形態１，２と同じなので説明を省
略する。なお、図１１（ｂ）は半導体装置の製造工程中
（バンプ電極形成工程前）の要部断面図である。After the connection hole 7a is formed in this manner,
The photoresist film 13 is removed. Thereafter, similarly to the first and second embodiments, as shown in FIG.
An organic insulating film 8 is deposited, and a connection hole 7b is formed in the organic insulating film 8.
Then, the rewiring 3 is formed in the same manner as in the first and second embodiments. In the third embodiment, the step coverage of the rewiring 3 in the connection hole 7a can be further improved by forming the cross-sectional shape of the connection hole 7a formed in the inorganic insulating film 6 into a forward tapered shape.
Except for this point, the second embodiment is the same as the first and second embodiments, and the description is omitted. FIG. 11B is a cross-sectional view of a main part during a semiconductor device manufacturing process (before a bump electrode forming process).
【００４０】（実施の形態４）本実施の形態４において
は、図１２に示すように、外部端子２と再配線３との間
の絶縁膜を無機絶縁膜６のみで構成し、かつ、無機絶縁
膜６に穿孔された接続孔７ａの断面形状を順テーパ状と
したものである。接続孔７ａからは外部端子２の上面一
部が露出され、ここを通じて外部端子２と再配線３とが
電気的に接続されている。この場合も前記実施の形態１
〜３と同様に接続孔７ａ内における再配線３のステップ
カバレージを向上させることができる。また、有機絶縁
膜８の形成工程をなくせるので、工程の簡略化が可能と
なる。この接続孔７ａの断面形状を順テーパ状とするに
は、前記実施の形態３の方法を用いると良い。これ以外
は、前記実施の形態１〜３と同じなので説明を省略す
る。なお、図１２は半導体装置の製造工程中（バンプ電
極形成工程前）の要部断面図である。(Embodiment 4) In Embodiment 4, as shown in FIG. 12, the insulating film between the external terminal 2 and the rewiring 3 is composed of only the inorganic insulating film 6, and The sectional shape of the connection hole 7a formed in the insulating film 6 is a forward tapered shape. A part of the upper surface of the external terminal 2 is exposed from the connection hole 7a, through which the external terminal 2 and the rewiring 3 are electrically connected. Also in this case, the first embodiment is used.
3, the step coverage of the rewiring 3 in the connection hole 7a can be improved. In addition, since the step of forming the organic insulating film 8 can be omitted, the process can be simplified. In order to make the cross-sectional shape of the connection hole 7a forward tapered, it is preferable to use the method of the third embodiment. Except for this, description is omitted because it is the same as in the first to third embodiments. FIG. 12 is a cross-sectional view of a main part during a semiconductor device manufacturing process (before a bump electrode forming process).
【００４１】（実施の形態５）本実施の形態５において
は、図１３に示すように、外部端子２と再配線３との間
の絶縁膜を有機絶縁膜８のみで構成し、かつ、有機絶縁
膜８に穿孔された接続孔７ｂの断面形状を順テーパ状と
したものである。接続孔７ｂからは外部端子２の上面一
部が露出され、ここを通じて外部端子２と再配線３とが
電気的に接続されている。この場合も前記実施の形態１
〜３と同様に、接続孔７ｂにおける再配線３のステップ
カバレージを向上させることができる。また、無機絶縁
膜６の形成工程をなくせるので、工程の簡略化が可能と
なる。これ以外は、前記実施の形態１〜３と同じなので
説明を省略する。なお、図１３は半導体装置の製造工程
中（バンプ電極形成工程前）の要部断面図である。(Embodiment 5) In Embodiment 5, as shown in FIG. 13, the insulating film between the external terminal 2 and the rewiring 3 is constituted only by the organic insulating film 8, and The sectional shape of the connection hole 7b formed in the insulating film 8 is a forward tapered shape. A part of the upper surface of the external terminal 2 is exposed from the connection hole 7b, through which the external terminal 2 and the rewiring 3 are electrically connected. Also in this case, the first embodiment is used.
3, the step coverage of the rewiring 3 in the connection hole 7b can be improved. In addition, since the step of forming the inorganic insulating film 6 can be omitted, the steps can be simplified. Except for this, description is omitted because it is the same as in the first to third embodiments. FIG. 13 is a cross-sectional view of a main part during a semiconductor device manufacturing process (before a bump electrode forming process).
【００４２】（実施の形態６）本実施の形態６において
は、図１４に示すように、外部端子２と再配線３との間
の絶縁膜を無機絶縁膜６、１４で構成し、かつ、無機絶
縁膜６、１４に穿孔された接続孔７ａ１，７ａ２の断面
形状を順テーパ状としたものである。無機絶縁膜１４
は、例えば酸化シリコン膜の単体膜または酸化シリコン
膜上に窒化シリコン膜を堆積してなる積層膜からなり、
主として半導体チップ１とこれを実装する配線基板との
間の熱応力を緩和する機能を有している。すなわち、無
機絶縁膜１４は、主として応力緩和機能を有している。
接続孔７ａ１，７ａ２からは外部端子２の上面一部が露
出され、ここを通じて外部端子２と再配線３とが電気的
に接続されている。この場合も前記実施の形態１〜３と
同様に接続孔７ａ１，７ａ２内における再配線３のステ
ップカバレージを向上させることができる。また、有機
絶縁膜８の形成工程をなくせるので、工程の簡略化が可
能となる。この接続孔７ａ１，７ａ２の断面形状を順テ
ーパ状とするには、前記実施の形態３の方法を用いると
良い。これ以外は、前記実施の形態１〜３と同じなので
説明を省略する。なお、図１４は半導体装置の製造工程
中（バンプ電極形成工程前）の要部断面図である。(Embodiment 6) In Embodiment 6, as shown in FIG. 14, the insulating film between the external terminal 2 and the rewiring 3 is constituted by inorganic insulating films 6 and 14, and The sectional shapes of the connection holes 7a1 and 7a2 formed in the inorganic insulating films 6 and 14 are forward tapered. Inorganic insulating film 14
Consists of, for example, a silicon oxide film alone or a stacked film formed by depositing a silicon nitride film on a silicon oxide film,
It mainly has a function of relaxing thermal stress between the semiconductor chip 1 and the wiring board on which the semiconductor chip 1 is mounted. That is, the inorganic insulating film 14 mainly has a stress relaxation function.
A part of the upper surface of the external terminal 2 is exposed from the connection holes 7a1 and 7a2, through which the external terminal 2 and the rewiring 3 are electrically connected. Also in this case, the step coverage of the rewiring 3 in the connection holes 7a1 and 7a2 can be improved as in the first to third embodiments. In addition, since the step of forming the organic insulating film 8 can be omitted, the process can be simplified. In order to make the cross-sectional shapes of the connection holes 7a1 and 7a2 forward tapered, it is preferable to use the method of the third embodiment. Except for this, description is omitted because it is the same as in the first to third embodiments. FIG. 14 is a cross-sectional view of a main part during a semiconductor device manufacturing process (before a bump electrode forming process).
【００４３】（実施の形態７）本実施の形態７において
は、図１５に示すように、無機絶縁膜６の厚さを前記実
施の形態１〜３の場合よりも薄く（例えば0.３〜0.５μ
ｍ程度に）したものである。有機絶縁膜８に穿孔された
接続孔７ｂからは無機絶縁膜６の端部が露出されてい
る。接続孔７ａ、７ｂからは外部端子２の上面一部が露
出され、ここを通じて外部端子２と再配線３とが電気的
に接続されている。本実施の形態７によれば、接続孔７
ａ内の無機絶縁膜６の端部の断面形状が逆テーパ状とな
っても、また、その無機絶縁膜６の端部が接続孔７ｂに
おける有機絶縁膜８の端部よりも後退してしまったとし
ても、無機絶縁膜６の厚さが薄いので、接続孔７ａ，７
ｂ内における再配線３のステップカバレージが劣化する
ことがない。したがって、本実施の形態７においても、
前記実施の形態１〜３と同様に、再配線３の不良発生率
を低減でき、半導体装置の信頼性および歩留まりを向上
させることが可能となっている。これ以外は、前記実施
の形態１〜３と同じなので説明を省略する。なお、図１
５は半導体装置の製造工程中（バンプ電極形成工程前）
の要部断面図である。(Embodiment 7) In Embodiment 7, as shown in FIG. 15, the thickness of the inorganic insulating film 6 is smaller than that in Embodiments 1 to 3 (for example, from 0.3 to 0.3). 0.5μ
m). An end of the inorganic insulating film 6 is exposed from the connection hole 7b formed in the organic insulating film 8. A part of the upper surface of the external terminal 2 is exposed from the connection holes 7a and 7b, through which the external terminal 2 and the rewiring 3 are electrically connected. According to the seventh embodiment, connection hole 7
Even if the cross-sectional shape of the end of the inorganic insulating film 6 in a becomes reverse tapered, the end of the inorganic insulating film 6 recedes from the end of the organic insulating film 8 in the connection hole 7b. Even if the thickness of the inorganic insulating film 6 is small, the connection holes 7a and 7
The step coverage of the rewiring 3 in the area b does not deteriorate. Therefore, also in the seventh embodiment,
As in the first to third embodiments, the failure occurrence rate of the rewiring 3 can be reduced, and the reliability and yield of the semiconductor device can be improved. Except for this, description is omitted because it is the same as in the first to third embodiments. FIG.
5 is during the manufacturing process of the semiconductor device (before the bump electrode forming process)
It is principal part sectional drawing of.
【００４４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment and can be variously modified without departing from the gist of the invention. Needless to say,
【００４５】例えば前記実施の形態１〜７においては、
半導体チップの主面上中央に外部端子を配置した場合に
ついて説明したが、これに限定されるものではなく、例
えば半導体チップの主面上外周近傍に外部端子を配置す
る構造でも良い。For example, in the first to seventh embodiments,
The case where the external terminals are arranged at the center on the main surface of the semiconductor chip has been described. However, the present invention is not limited to this. For example, the external terminals may be arranged near the outer periphery on the main surface of the semiconductor chip.
【００４６】また、次のようにしても良い。まず、前記
無機絶縁膜に外部端子が露出される第１の接続孔を形成
した後、その接続孔の側面（無機絶縁膜の側面）に、側
壁絶縁膜または側壁導体膜をエッチバック法等によって
形成する。これにより、その接続孔の端部の断面形状を
順テーパ状に形成する。その後、有機絶縁膜を形成した
後、外部端子が露出する第２の接続孔を形成する。この
場合、第２の接続孔から側壁絶縁膜または側壁導体膜が
露出されるようにする。この場合、側壁絶縁膜や側壁導
体膜の材料を選択する際に、有機絶縁膜とのエッチング
選択比を大きくとれる材料とすることで、有機絶縁膜に
第２の接続孔を穿孔する際に、有機絶縁膜と側壁絶縁膜
または側壁導体膜とのエッチング選択比を大きくした状
態でのエッチング処理により、下層の無機絶縁膜が後退
してしまうような不具合を生じさせることなく、第２の
接続孔を形成できる。また、側壁絶縁膜や側壁導体膜が
形成され順テーパ状となっているので、第２の配線の被
覆性も向上させることができる。Further, the following may be performed. First, after a first connection hole for exposing external terminals is formed in the inorganic insulating film, a side wall insulating film or a side wall conductor film is formed on the side surface (side surface of the inorganic insulating film) of the connection hole by an etch-back method or the like. Form. Thereby, the cross-sectional shape of the end of the connection hole is formed in a forward tapered shape. Then, after forming an organic insulating film, a second connection hole for exposing the external terminal is formed. In this case, the sidewall insulating film or the sidewall conductive film is exposed from the second connection hole. In this case, when the material of the sidewall insulating film and the sidewall conductive film is selected, by using a material having a large etching selectivity with the organic insulating film, when the second connection hole is formed in the organic insulating film, The second connection hole can be formed without causing a problem that the underlying inorganic insulating film recedes by the etching process in a state where the etching selectivity between the organic insulating film and the sidewall insulating film or the sidewall conductive film is increased. Can be formed. Further, since the side wall insulating film and the side wall conductor film are formed and have a forward tapered shape, the coverage of the second wiring can be improved.
【００４７】[0047]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００４８】(1).本発明によれば、第１の電極と第２の
配線とを電気的に接続する接続孔内において第２の配線
の段差被覆性を向上させることが可能となる。(1) According to the present invention, it is possible to improve the step coverage of the second wiring in the connection hole for electrically connecting the first electrode and the second wiring.
【００４９】(2).上記（１）により、上記接続孔内にお
ける第２の配線の断線不良発生率を低減できるので、半
導体装置の信頼性を向上させることが可能となる。(2) According to the above (1), the rate of occurrence of disconnection failure of the second wiring in the connection hole can be reduced, so that the reliability of the semiconductor device can be improved.
【００５０】(3).本発明によれば、上記（１）により、
上記接続孔内における第２の配線の断線不良発生率を低
減できるので、半導体装置の歩留まりを向上させること
が可能となる。(3) According to the present invention, according to the above (1),
Since the rate of occurrence of disconnection failure of the second wiring in the connection hole can be reduced, the yield of the semiconductor device can be improved.
【図１】本発明の一実施の形態である半導体装置を構成
する半導体チップの全体平面図である。FIG. 1 is an overall plan view of a semiconductor chip constituting a semiconductor device according to an embodiment of the present invention.
【図２】図１の半導体チップの要部断面図である。FIG. 2 is a sectional view of a main part of the semiconductor chip of FIG. 1;
【図３】（ａ）は図２の半導体チップの要部断面図であ
り、（ｂ）は（ａ）の平面図である。3A is a cross-sectional view of a main part of the semiconductor chip of FIG. 2, and FIG. 3B is a plan view of FIG.
【図４】図１の半導体装置の製造工程中における要部断
面図である。4 is a fragmentary cross-sectional view of the semiconductor device of FIG. 1 during a manufacturing step;
【図５】図４に続く図１の半導体装置の製造工程中にお
ける要部断面図である。5 is a fragmentary cross-sectional view of the semiconductor device of FIG. 1 during a manufacturing step following that of FIG. 4;
【図６】図５に続く図１の半導体装置の製造工程中にお
ける要部断面図である。6 is a fragmentary cross-sectional view of the semiconductor device of FIG. 1 during a manufacturing step following that of FIG. 5;
【図７】図６に続く図１の半導体装置の製造工程中にお
ける要部断面図である。7 is a fragmentary cross-sectional view of the semiconductor device of FIG. 1 during a manufacturing step following that of FIG. 6;
【図８】（ａ）は本発明の他の実施の形態である半導体
装置の要部断面図であり、（ｂ）は（ａ）のさらに要部
のみを抜き出した要部断面図であり、（ｃ）は（ｂ）の
平面図である。8A is a cross-sectional view of a main part of a semiconductor device according to another embodiment of the present invention, and FIG. 8B is a cross-sectional view of a main part of FIG. (C) is a plan view of (b).
【図９】（ａ），（ｂ）は図８の半導体装置の製造工程
中における要部断面図である。9 (a) and 9 (b) are cross-sectional views of main parts during a manufacturing process of the semiconductor device of FIG. 8;
【図１０】（ａ），（ｂ）は図８の半導体装置の製造工
程中における要部断面図である。FIGS. 10A and 10B are cross-sectional views of main parts of the semiconductor device of FIG. 8 during a manufacturing step;
【図１１】（ａ），（ｂ）は本発明の他の実施の形態で
ある半導体装置の製造工程中における要部断面図であ
る。FIGS. 11A and 11B are cross-sectional views of main parts during a manufacturing process of a semiconductor device according to another embodiment of the present invention.
【図１２】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。FIG. 12 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
【図１３】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。FIG. 13 is a fragmentary cross-sectional view of a semiconductor device according to another embodiment of the present invention during a manufacturing step thereof;
【図１４】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。FIG. 14 is a fragmentary cross-sectional view of a semiconductor device according to another embodiment of the present invention during a manufacturing step thereof;
【図１５】本発明のさらに他の実施の形態である半導体
装置の製造工程中における要部断面図である。FIG. 15 is a fragmentary cross-sectional view of a semiconductor device according to still another embodiment of the present invention during a manufacturing step thereof;
１ 半導体チップ １ｓ 半導体基板 ２ 外部端子（第１の電極） ３ 再配線（第２の配線） ３ａ ランド ４ バンプ電極（第２の電極） ５ 層間絶縁膜 ６ 無機絶縁膜 ７ａ 接続孔（第１の接続孔） ７ｂ 接続孔（第２の接続孔） ８ 有機絶縁膜 ９ 有機絶縁膜 １０ 接続孔（第３の接続孔） １１ 開口部 １２ａ、１２ｂ 下地金属膜 １３ フォトレジスト膜 １４ 無機絶縁膜 REFERENCE SIGNS LIST 1 semiconductor chip 1 s semiconductor substrate 2 external terminal (first electrode) 3 rewiring (second wiring) 3 a land 4 bump electrode (second electrode) 5 interlayer insulating film 6 inorganic insulating film 7 a connection hole (first) Connection hole) 7b Connection hole (second connection hole) 8 Organic insulating film 9 Organic insulating film 10 Connection hole (third connection hole) 11 Opening 12a, 12b Base metal film 13 Photoresist film 14 Inorganic insulating film
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米谷 統多 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 原 雄次 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Norita Yoneya 6-chome, Shinmachi, Ome-shi, Tokyo 3 Inside the Device Development Center, Hitachi, Ltd. (72) Inventor Yuji Hara 5-chome, Josuihoncho, Kodaira-shi, Tokyo No. 22 No. 1 in Hitachi Cho SII Systems
Claims (9)
定の素子を形成する工程と、（ｂ）前記半導体ウエハの
主面上に第１の配線を形成する工程と、（ｃ）前記半導
体ウエハの主面上に前記第１の配線を通じて前記所定の
素子と電気的に接続される第１の電極を形成する工程
と、（ｄ）前記半導体ウエハの主面上に第１の電極を覆
う無機絶縁膜を形成する工程と、（ｅ）前記無機絶縁膜
において前記第１の電極に平面的に重なる位置に第１の
接続孔を形成する工程と、（ｆ）前記無機絶縁膜上に有
機絶縁膜を形成する工程と、（ｇ）前記有機絶縁膜にお
いて前記第１の電極に平面的に重なる位置に第２の接続
孔を形成する工程と、（ｈ）前記有機絶縁膜上に、前記
第２の接続孔を通じて第１の電極と電気的に接続される
第２の配線を形成する工程と、（ｉ）前記第２の配線を
覆う絶縁膜を形成した後、その絶縁膜に第２の配線の一
部が露出する第３の接続孔を形成する工程と、（ｊ）前
記第３の接続孔を通じて前記第２の配線と電気的に接続
され、かつ、前記半導体チップを所定の配線基板に実装
する際にその配線基板の配線が接続される第２の電極を
形成する工程と、（ｋ）前記（ｊ）工程後、前記半導体
ウエハから半導体チップを切り出す工程とを有し、前記
第２の接続孔を、前記第１の接続孔に平面的に内包され
るように形成することを特徴とする半導体装置の製造方
法。1. A step of forming a predetermined element on a semiconductor chip of a semiconductor wafer, a step of forming a first wiring on a main surface of the semiconductor wafer, and a step of forming a first wiring on a main surface of the semiconductor wafer. Forming a first electrode electrically connected to the predetermined element through the first wiring on the main surface of the semiconductor wafer; and (d) forming an inorganic material covering the first electrode on the main surface of the semiconductor wafer. Forming an insulating film, (e) forming a first connection hole in the inorganic insulating film at a position overlapping the first electrode in a plane, and (f) organic insulating on the inorganic insulating film. Forming a film, (g) forming a second connection hole at a position in the organic insulating film that overlaps the first electrode in a plane, and (h) forming the second connection hole on the organic insulating film. Forming a second wiring electrically connected to the first electrode through the second connection hole; And (i) forming an insulating film covering the second wiring, and then forming a third connection hole in the insulating film so that a part of the second wiring is exposed; Forming a second electrode which is electrically connected to the second wiring through the connection hole of 3, and to which the wiring of the wiring board is connected when the semiconductor chip is mounted on a predetermined wiring board; (K) after the step (j), a step of cutting out a semiconductor chip from the semiconductor wafer, wherein the second connection hole is formed so as to be planarly included in the first connection hole. A method for manufacturing a semiconductor device, comprising:
定の素子を形成する工程と、（ｂ）前記半導体ウエハの
主面上に第１の配線を形成する工程と、（ｃ）前記半導
体ウエハの主面上に前記第１の配線を通じて前記所定の
素子と電気的に接続される第１の電極を形成する工程
と、（ｄ）前記半導体ウエハの主面上に前記第１の電極
を覆う無機絶縁膜を形成する工程と、（ｅ）前記無機絶
縁膜において前記第１の電極に平面的に重なる位置に第
１の接続孔を形成する工程と、（ｆ）前記無機絶縁膜上
に有機絶縁膜を形成する工程と、（ｇ）前記有機絶縁膜
において前記第１の電極に平面的に重なる位置に第２の
接続孔を形成する工程と、（ｈ）前記有機絶縁膜上に、
前記第１の接続孔および第２の接続孔を通じて第１の電
極と電気的に接続される第２の配線を形成する工程と、
（ｉ）前記第２の配線を覆う絶縁膜を形成した後、その
絶縁膜に第２の配線の一部が露出する第３の接続孔を形
成する工程と、（ｊ）前記第３の接続孔を通じて前記第
２の配線と電気的に接続され、かつ、前記半導体チップ
を所定の配線基板に実装する際にその配線基板の配線が
接続される第２の電極を形成する工程と、（ｋ）前記
（ｊ）工程後、前記半導体ウエハから半導体チップを切
り出す工程とを有し、前記第２の接続孔を、前記第１の
接続孔を平面的に内包するように形成することを特徴と
する半導体装置の製造方法。2. A semiconductor device comprising: (a) forming a predetermined element on a semiconductor chip of a semiconductor wafer; (b) forming a first wiring on a main surface of the semiconductor wafer; and (c) forming the first wiring. Forming a first electrode electrically connected to the predetermined element through the first wiring on the main surface of (d), and (d) covering the first electrode on the main surface of the semiconductor wafer Forming an inorganic insulating film, (e) forming a first connection hole at a position in the inorganic insulating film that overlaps the first electrode in a plane, and (f) forming an organic material on the inorganic insulating film. Forming an insulating film, (g) forming a second connection hole at a position in the organic insulating film that overlaps the first electrode in a plane, and (h) forming a second connection hole on the organic insulating film.
Forming a second wiring electrically connected to the first electrode through the first connection hole and the second connection hole;
(I) forming an insulating film covering the second wiring, and then forming a third connection hole in the insulating film so that a part of the second wiring is exposed; and (j) forming the third connection hole. Forming a second electrode electrically connected to the second wiring through the hole and connected to the wiring of the wiring board when the semiconductor chip is mounted on a predetermined wiring board; (k After the step (j), a step of cutting out the semiconductor chip from the semiconductor wafer, wherein the second connection hole is formed so as to include the first connection hole in a planar manner. Semiconductor device manufacturing method.
おいて、前記第１の接続孔の形成工程に際して、前記第
１の接続孔の側面の断面形状が順テーパ状になるように
第１の接続孔を形成することを特徴とする半導体装置の
製造方法。3. The method of manufacturing a semiconductor device according to claim 2, wherein, in the step of forming the first connection hole, the first connection hole is formed so that a cross-sectional shape of a side surface of the first connection hole becomes forward tapered. A method for manufacturing a semiconductor device, comprising forming a connection hole.
置の製造方法において、前記第２の接続孔の形成工程に
際して、前記第２の接続孔の側面の断面形状が順テーパ
状になるように第２の接続孔を形成することを特徴とす
る半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein, in the step of forming the second connection hole, a cross-sectional shape of a side surface of the second connection hole has a forward tapered shape. Forming a second connection hole as described above.
成された所定の素子と、 前記半導体基板上に形成された第１の配線と、 前記第１の配線を通じて前記所定の素子と電気的に接続
された第１の電極と、前記半導体基板上に形成され、前
記第１の電極を覆う無機絶縁膜と、 前記無機絶縁膜に前記第１の電極の一部が露出するよう
に形成された第１の接続孔と、 前記半導体チップに分離される前の半導体ウエハの状態
の際に、前記無機絶縁膜上に堆積された有機絶縁膜と、 前記半導体チップに分離される前の半導体ウエハの状態
の際に、前記有機絶縁膜に、前記第１の電極が露出され
るように、かつ、前記第１の接続孔に平面的に内包され
るように形成された第２の接続孔と、 前記半導体チップに分離される前の半導体ウエハの状態
の際に、前記有機絶縁膜上に形成され、前記第２の接続
孔を通じて前記第１の電極と電気的に接続された第２の
配線と、 前記半導体チップに分離される前の半導体ウエハの状態
の際に、前記第２の配線を覆う絶縁膜に第２の配線の一
部が露出するように形成された第３の接続孔と、 前記半導体チップに分離される前の半導体ウエハの状態
の際に形成され、前記第３の接続孔を通じて前記第２の
配線と電気的に接続され、かつ、前記半導体チップを所
定の配線基板に実装する際にその配線基板の配線が接続
される第２の電極とを有することを特徴とする半導体装
置。5. A predetermined element formed on a semiconductor substrate constituting a semiconductor chip, a first wiring formed on the semiconductor substrate, and electrically connected to the predetermined element through the first wiring. A first electrode, an inorganic insulating film formed on the semiconductor substrate and covering the first electrode, a second electrode formed so that a part of the first electrode is exposed on the inorganic insulating film. 1, a connection hole, an organic insulating film deposited on the inorganic insulating film in a state of the semiconductor wafer before being separated into the semiconductor chips, and a state of the semiconductor wafer before being separated into the semiconductor chips. A second connection hole formed in the organic insulating film so as to expose the first electrode and to be planarly included in the first connection hole; In the state of the semiconductor wafer before being separated into semiconductor chips A second wiring formed on the organic insulating film and electrically connected to the first electrode through the second connection hole; and a state of the semiconductor wafer before being separated into the semiconductor chips. A third connection hole formed so that a part of the second wiring is exposed in an insulating film covering the second wiring; and a third connection hole formed in a semiconductor wafer before being separated into the semiconductor chips. A second electrode formed and electrically connected to the second wiring through the third connection hole, and connected to a wiring of the wiring board when the semiconductor chip is mounted on a predetermined wiring board; And a semiconductor device comprising:
記第２の接続孔においては、前記無機絶縁膜が露出され
ないように有機絶縁膜によって覆われていることを特徴
とする半導体装置。6. The semiconductor device according to claim 5, wherein the second connection hole is covered with an organic insulating film so that the inorganic insulating film is not exposed.
成された所定の素子と、 前記半導体基板上に形成された第１の配線と、 前記第１の配線を通じて前記所定の素子と電気的に接続
された第１の電極と、 前記半導体基板上に形成され、前記第１の電極を覆う無
機絶縁膜と、 前記無機絶縁膜に前記第１の電極の一部が露出するよう
に形成された第１の接続孔と、 前記半導体チップに分離される前の半導体ウエハの状態
の際に、前記無機絶縁膜上に堆積された有機絶縁膜と、 前記半導体チップに分離される前の半導体ウエハの状態
の際に、前記有機絶縁膜に、前記第１の電極が露出され
るように、かつ、前記第１の接続孔を平面的に内包する
ように形成された第２の接続孔と、 前記半導体チップに分離される前の半導体ウエハの状態
の際に、前記有機絶縁膜上に形成され、前記第１の接続
孔および第２の接続孔を通じて前記第１の電極と電気的
に接続された第２の配線と、 前記半導体チップに分離される前の半導体ウエハの状態
の際に、前記第２の配線を覆う絶縁膜に第２の配線の一
部が露出するように形成された第３の接続孔と、 前記半導体チップに分離される前の半導体ウエハの状態
の際に形成され、前記第３の接続孔を通じて前記第２の
配線と電気的に接続され、かつ、前記半導体チップを所
定の配線基板に実装する際にその配線基板の配線が接続
される第２の電極とを有することを特徴とする半導体装
置。7. A predetermined element formed on a semiconductor substrate forming a semiconductor chip, a first wiring formed on the semiconductor substrate, and electrically connected to the predetermined element through the first wiring. A first electrode formed on the semiconductor substrate, an inorganic insulating film formed on the semiconductor substrate and covering the first electrode, and a second electrode formed on the inorganic insulating film so that a part of the first electrode is exposed. 1, a connection hole, an organic insulating film deposited on the inorganic insulating film in a state of the semiconductor wafer before being separated into the semiconductor chips, and a state of the semiconductor wafer before being separated into the semiconductor chips. A second connection hole formed in the organic insulating film so as to expose the first electrode and to include the first connection hole in a planar manner; In the state of the semiconductor wafer before being separated into chips A second wiring formed on the organic insulating film and electrically connected to the first electrode through the first connection hole and the second connection hole; and a semiconductor before being separated into the semiconductor chip. A third connection hole formed in a state of a wafer so that a part of the second wiring is exposed in an insulating film covering the second wiring; and a semiconductor wafer before being separated into the semiconductor chips. And is electrically connected to the second wiring through the third connection hole, and the wiring of the wiring board is connected when the semiconductor chip is mounted on a predetermined wiring board. And a second electrode.
記第１の接続孔の側面の断面形状が順テーパ状であるこ
とを特徴とする半導体装置。8. The semiconductor device according to claim 7, wherein a cross-sectional shape of a side surface of said first connection hole is a forward tapered shape.
導体装置において、前記第２の接続孔の側面の断面形状
が順テーパ状であることを特徴とする半導体装置。9. The semiconductor device according to claim 5, wherein a side surface of said second connection hole has a forward tapered shape.
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|---|---|---|---|
| JP15593799A JP3729680B2 (en) | 1999-06-03 | 1999-06-03 | Semiconductor device manufacturing method and semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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