JP2000333384A - 冗長電源保護回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＣ／ＤＣコンバータの損失を小さくして、
発熱を抑制する冗長電源保護回路を提供する。 【解決手段】 第１〜第３信号線と、第１信号線と第３
信号線との間に接続される複数の入力電源部とを含む冗
長電源保護回路において、第１信号線の基準電圧を基準
として各入力電源部の極性を判定する複数の極性判定回
路と、第１信号線と第３信号線間の電圧を分圧して、分
圧電位を出力する複数の第１分圧抵抗と、複数の分圧電
圧を比較する電圧比較回路と、第２信号線と各第３信号
線との間の接続のスイッチングをする複数のスイッチ素
子と、正極性の入力電源部の中で分圧電圧と第１信号線
との電位差が最大の入力電源部が接続される第３信号線
と第２信号線との間が接続されるように該当するスイッ
チ素子をオンさせる制御回路とを具備して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の入力電源系
統を有するＤＣ／ＤＣコンバータの冗長電源保護回路に
関し、特に、ＤＣ／ＤＣコンバータの変換効率改善に関
する。

【０００２】

【従来の技術】伝送装置等に使用されるＤＣ／ＤＣコン
バータでは、信頼性向上の観点等から、ＤＣ／ＤＣコン
バータの入力電源系統を入力電源１，２の２系統として
いる。このように２系統の入力電源を有する場合、他方
の入力電源がショートしたときに、片方の入力電源の破
壊を防止するための地絡防止及び入力電源が逆極性でＤ
Ｃ／ＤＣコンバータに接続されたときに、ＤＣ／ＤＣコ
ンバータに使用されている電解コンデンサなどの極性を
有する部品の破壊を防止するための逆電圧保護を行って
いる。

【０００３】図８は、従来の冗長電源保護回路の回路図
である。図８に示すように、ＤＣ／ＤＣコンバータ２に
は、信号線８により入力電源部４，６のプラス側の電圧
が供給され、ダイオード１６，１８を介して信号線１
０，１２により入力電源４，６のマイナス側の電圧が供
給される。

【０００４】一方の入力電源部４，６がショートしたと
きに、ダイオード１６，１８のカソードの電位が上昇し
て、ダイオード１６，１８が逆バイアスされる。そのた
め、ダイオード１６，１８がオフし、片方の入力電源部
６，４がショートすることを防止している。また、入力
電源部４，６が逆極性のとき、ダイオード１６，１８の
カソードにプラス側の電圧が印加されて逆バイアスされ
るため、ダイオード１６，１８がオフし、ＤＣ／ＤＣコ
ンバータ２の電解コンデンサなどの極性を有する部品に
逆極性の電圧が印加されるのを防止している。

【０００５】入力電源部４，６が正極性のときに、ダイ
オード１６，１８が順バイアスされてオンして、ＤＣ／
ＤＣコンバータ２が動作する。

【０００６】

【発明が解決しようとする課題】従来の冗長電源保護回
路では、地絡保護及び逆電圧保護のためにダイオードを
使用しているため、順電流時にダイオードでの電圧降下
損失分が変換効率を悪化させる要因となっていた。例え
ば、入力電圧が４８［Ｖ］で入力電流Ｉ_inが１［Ａ］の
時に、従来の電源保護回路に用いられていたダイオード
は、順電圧Ｖ_Fが０．９［Ｖ］程度あって損失ＷＬは、 ＷＬ＝Ｖ_F×Ｉ_in ＝０．９×１＝０．９［Ｗ］となっていた。

【０００７】更に、ダイオードでの損失による発熱に対
する放熱対策も必要となっている。

【０００８】本発明は、このような点を鑑みてなされた
ものであり、ＤＣ／ＤＣコンバータの電力損失をより小
さくすると共に、放熱対策の不要な冗長電源保護回路を
提供することを目的としている。

【０００９】

【課題を解決するための手段】図１は、本発明の原理図
である。図１に示すように、本発明によれば、基準電圧
にバイアスされＤＣ／ＤＣコンバータ２０に接続される
第１信号線２２と、ＤＣ／ＤＣコンバータ２０に接続さ
れる第２信号線２４と、複数の第３信号線２６＃ｉ（ｉ
＝１，２，…）と、それぞれが第１信号線２２及び各第
３信号線２６＃ｉ（ｉ＝１，２，…）に接続されプラス
側とマイナス側の極性を有する複数の入力電源部２８＃
ｉ（ｉ＝１，２，…）とを含む冗長電源保護回路におい
て、第１信号線２２と各第３信号線２６＃ｉとの間の電
位差に基いて、第１信号線２２の基準電圧をプラス又は
マイナスの基準として各入力電源部２８＃ｉの極性を判
定する複数の極性判定回路３６＃ｉと、第１信号線２２
と各第３信号線２６＃ｉとの間に直列に接続された第１
及び第２抵抗３０＃ｉ，３２＃ｉ（ｉ＝１，２，…）か
らなり、該第１及び第２抵抗３０＃ｉ，３２＃ｉの接続
ノードから分圧電位を出力する複数の第１分圧抵抗３４
＃ｉと、複数の分圧電位を比較する電圧比較回路３８
と、それぞれが制御信号に基いてオン／オフして、第２
信号線２４と各第３信号線２６＃ｉとの間の接続のスイ
ッチングをする複数のスイッチ素子４２＃ｉ（ｉ＝１，
２，…）と、極性判定回路３６＃ｉの判定結果及び電圧
比較回路３８の比較結果に基いて、正極性の入力電源部
２８＃ｉの中で分圧電位と第１信号線２２との電位差が
最大の入力電源部２８＃ｋが接続される第３信号線２６
＃ｋと第２信号線２４との間が接続されるように該当す
るスイッチ素子４２＃ｋがオンするように制御信号を出
力する制御回路４０とを具備したことを特徴とする冗長
電源保護回路が提供される。

【００１０】以上のような構成によると、第１信号線２
２にはプラス又はマイナスの基準電圧がバイアスされ
る。入力電源部２８＃ｉは、プラスとマイナスの極性を
有しており、第１信号線２２が例えばプラスの基準電圧
ならば、正極性の場合は、第１信号線２２にプラス側に
接続される。

【００１１】第１分圧抵抗３４＃ｉは、第１信号線２２
と第３信号線２６＃ｉとの間の電圧を第１抵抗３０＃ｉ
と第２抵抗３２＃ｉの分圧比に従って分圧して、分圧電
位を出力する。極性判定回路３６＃ｉは、第１信号線２
２と第３信号線２６＃ｉとの間の電位差に従って、入力
電源部２８＃ｉの極性を判定する。電圧比較回路３８
は、各第１分圧抵抗３４＃ｉから出力される分圧電位に
基いて、各入力電源部２８＃ｉの電源電圧を比較する。

【００１２】制御回路４０は、正極性の入力電源部２８
＃ｉの中で分圧電位と第１信号線２２の電位との電位差
が最大の入力電源部２８＃ｋが接続される第３信号線２
６＃ｋと第２信号線２４との間が接続されるように該当
するスイッチ素子４２＃ｋをオンさせる。逆極性の入力
電源部２８＃ｊが接続されたスイッチ素子４２＃ｊがオ
フするので、入力電源部２８＃ｋの地絡保護及び逆極性
保護することができる。ＤＣ／ＤＣコンバータ２０は、
スイッチ素子４２＃ｋがオンすることにより、入力電源
部２８＃ｋから電源電圧が供給されて、動作する。

【００１３】

【発明の実施の形態】第１実施形態 図２は、本発明の第１実施形態による冗長電源保護回路
の回路図である。図２に示すように、冗長電源保護回路
は、入力電源部５２＃１，５２＃２、第１抵抗５８＃
１，５８＃２、第２抵抗６０＃１，６０＃２、電圧比較
回路６２、極性判定回路６４＃１，６４＃２、インバー
タ６６、ＮＡＮＤゲート７０＃１，７０＃２、フォトカ
プラ７２＃１，７２＃２、抵抗７４＃１，７４＃２、ス
イッチ素子７６＃１，７６＃２、信号線７８，７９＃
１，７９＃２，８０及び電源供給回路８２を具備する。

【００１４】各入力電源部５２＃１，５２＃２は、プラ
ス側とマイナス側の極性を有し、プラス側とマイナス側
の電位差が一定の電圧（例えば、４８Ｖ）を供給する電
源回路である。信号線７８は、ＤＣ／ＤＣコンバータ５
０の入力端子に接続され、基準電圧、例えば、接地電位
が印加される。

【００１５】本例では、信号線７８をプラス側としてい
る。従って、入力電源部５２＃１，５２＃２は、正極性
の場合には、プラス側は信号線７８に接続される端子５
４＃１，５４＃２に接続され、マイナス側は信号線７６
＃１，７６＃２に接続される端子５６＃１，５６＃２に
接続される。しかし、入力電源部５２＃１，５２＃２が
逆極性、即ち、プラス側が端子５６＃１，５６＃２に接
続され、マイナス側が端子５４＃１，５４＃２に接続さ
れることがある。

【００１６】第１抵抗５８＃１と第２抵抗６０＃１は，
信号線７８と信号線７９＃１との間に直列に接続された
分圧抵抗である。第１抵抗５８＃２と第２抵抗６０＃２
は、信号線７８と信号線７９＃２との間に直列に接続さ
れた分圧抵抗である。第１抵抗５８＃１と５８＃２の抵
抗値Ｒ１は同じである。また、第２抵抗６０＃１と６０
＃２の抵抗値Ｒ２は同じである。抵抗値Ｒ１，Ｒ２は、
消費電力を低減すること、発熱を抑制することの観点か
ら、流れる電流の小さい、例えば、ｍＡ以下となるよう
な大きな抵抗値であることが望ましい。

【００１７】電圧比較回路６２は、プラス側が抵抗５８
＃２，６０＃２の接続ノードに、マイナス側が抵抗５８
＃１，６０＃１の接続ノードに接続されている。抵抗５
８＃１，６０＃１の接続ノードの電位Ｖ１１と抵抗５８
＃２，６０＃２の接続ノードの電位Ｖ２１を比較して、
Ｖ１１＜Ｖ２１ならば、信号ＣＰ１＝ハイレベル（以
下、ＨＩ）にし、Ｖ１１≧Ｖ２１ならば、信号ＣＰ１＝
ローレベル（以下、ＬＯ）にする。電圧比較回路６２
は、例えば、オペアンプにより構成する。尚、本例で
は、プラス側を接地して共通の電位としているため、入
力電源５２＃１，５２＃２の起電力Ｖ１（Ｖ１＞０），
Ｖ２（Ｖ２＞０）がＶ１＞Ｖ２のとき、Ｖ１，Ｖ２が共
に正極性の場合、Ｖ１１＜Ｖ２１となる。

【００１８】極性判定回路６４＃１は、信号線７８と信
号線７９＃１とに接続され、入力電源部５２＃１の極性
を判定する回路であり、例えば、正極性ならば信号ＣＰ
２＝ＨＩにし、逆極性であれば信号ＣＰ２＝ＬＯにす
る。同様に、極性判定回路６４＃２は、信号線７８と信
号線７９＃２間に接続され、入力電源部５２＃２の極性
を判定する回路であり、例えば、正極性ならば信号ＣＰ
３＝ＨＩにし、逆極性であれば信号ＣＰ３＝ＬＯにす
る。極性判定回路６４＃１，６４＃２は、例えば、オペ
アンプにより構成して、プラス側を信号線７８に接続
し、マイナス側を信号線７９＃１，７９＃２に接続す
る。

【００１９】インバータ６６は、信号ＣＰ１の論理レベ
ルを反転して反転信号ＣＰ５を出力する回路であり、例
えば、ＣＭＯＳインバータである。２入力ＮＡＮＤゲー
ト７０＃１，７０＃２は、２入力のＡＮＤＮＯＴ論理を
取り、信号ＣＰ４，ＣＰ６を出力する。フォトカプラ７
２＃１，７２＃２は、ＮＡＮＤゲート７０＃１，７０＃
２の出力ＣＰ４，ＣＰ６＝ＬＯのとき、オンして、信号
ＣＰ４，ＣＰ６＝ＨＩのときオフする。

【００２０】スイッチ素子７６＃１は、抵抗７４＃１の
出力電圧に従って、信号線７９＃１とＤＣ／ＤＣコンバ
ータ５０のマイナス側の入力端子が接続される信号線８
０との間の導通を制御する３端子スイッチ素子である。
同様に、スイッチ素子７６＃２は、抵抗７４＃２の出力
電圧に従って、信号線７９＃２と信号線８０との間の導
通を制御する３端子スイッチ素子である。

【００２１】スイッチ素子７６＃１，７６＃２は、例え
ば、Ｎチャネル型電界効果型トランジスタ（以下、ＮＦ
ＥＴ）である。ＮＦＥＴ７６＃１，７６＃２を使用する
のは、オン抵抗がダイオードよりも小さいので、電力の
損失を少なくして変換効率の低下を防止すること、発熱
を抑制することができるためである。

【００２２】信号線７８は、ＤＣ／ＤＣコンバータ５０
のプラス側の入力端子に接続され、入力電源部５２＃
１，５２＃２で共通であり、接地電圧（０Ｖ）がバイア
スされる。信号線８０は、ＤＣ／ＤＣコンバータ５０の
マイナス側の入力端子に接続され、ＮＦＥＴ７６＃１，
７６＃２を介して、信号線７９＃１，７９＃２に接続さ
れる。

【００２３】尚、本例では、プラス側を接地している
が、マイナス側を接地して、プラス側５４＃１，５４＃
２をそれぞれ別々の信号線に接続して、入力電圧５２＃
１，５２＃２の極性及び電圧Ｖ１１，Ｖ１２の電圧に基
いて、オン／オフが制御されるＮＦＥＴ７６＃１，７６
＃２と同様にスイッチ素子を介して、ＤＣ／ＤＣコンバ
ータ５０のプラス側の入力端子に接続するようにしても
よい。

【００２４】インバータ６６，ＮＡＮＤゲート７０＃
１，７０＃２、電圧比較回路６２、極性判定回路６４＃
１，６４＃２は、ＨＩとＬＯの電源電圧を必要とする
が、これらの電源電圧は電源供給回路８２の出力電圧を
使用する。電源供給回路８２は、プラス側の電源電圧と
マイナス側の電源電圧を供給する回路であり、本例で
は、プラス端子より信号線７８の接地電位を出力し、マ
イナス端子より定電圧−Ｖ_R出力する。

【００２５】図３は、図２中の電源供給回路である。図
３に示すように、電源供給回路８２は、ツェナーダイオ
ード９０＃１，９０＃２、抵抗９２＃１，９２＃２、Ｐ
ＮＰトランジスタ９４＃１，９４＃２、ダイオード９６
＃１、プラス端子１００及びマイナス端子１０２を有す
る。

【００２６】ツェナーダイオード９０＃１，９０＃２及
び抵抗９２＃１，９２＃２は、基準電圧（０Ｖ）から定
電圧Ｖ_Zドロップさせるドロッパ回路である。トランジ
スタ９４＃１，９４＃２及びダイオード９６＃１，９６
＃２は、入力電源部５２＃１，５２＃２が正極性のとき
に、端子１００，１０２間の電圧V_Rを一定にし、入力電
源部５２＃１，５２＃２が逆極性のときに、信号線７９
＃１，７９＃２から端子１０２に電流が逆流するのを防
止する。端子１００は、プラス側の電圧を供給する端子
であり、端子１０２は、マイナス側の電圧を供給する端
子である。

【００２７】（ａ） 入力電源部５２＃２，５２＃２が
共に逆極性の場合、信号線７９＃１，７９＃２がプラス
電圧（例えば、４８Ｖ）となる。ダイオード９６＃１，
９６＃２がオフして、マイナス端子１０２は、プラス端
子１００と同電位（０）となる。

【００２８】（ｂ） 入力電源部５２＃１，５２＃２の
少なくともいずれか一方が正極性の場合、例えば、入力
電源部５２＃１が正極性のとき、ダイオード９６＃１、
ＰＮＰトランジスタ９４＃１が順バイアスされて、オン
する。ダイオード９６＃１のアノードとカソード間の電
圧Ｖ_D、トランジスタ９４＃１のベース・エミッタ間電
圧Ｖ_BEとすると、Ｖ_R=V_Z−Ｖ_BE−Ｖ_Dとなり、V_Z，
Ｖ_BE，Ｖ_D が定電圧であるので、Ｖ_Rが定電圧となる。
このため、Ｖ_Rは、入力電源部５２＃１，５２＃２の入
力電圧Ｖ１，Ｖ２の変動に依存せず、電源供給回路８２
は、定電圧を供給する。

【００２９】図４は、図２の動作マトリクスである。以
下、図４を参照して、図２の動作説明をする。

【００３０】信号線７８を接地する。入力電源部５２＃
１，５２＃２が、端子５４＃１，５４＃２及び端子５６
＃１，５６＃２に接続される。抵抗５４＃１，５６＃１
は、分圧比に従って、入力電圧Ｖ１を分圧して、電位Ｖ
１１を電圧比較回路６２のマイナス側の端子に出力す
る。抵抗５４＃２，５６＃２は、分圧比に従って、入力
電圧Ｖ２を分圧して、電位Ｖ２１を電圧比較回路６２の
プラス側の端子に出力する。

【００３１】（ａ１）Ｖ１＞Ｖ２で共に正極性の場合 電源供給回路８２は、入力電源部５２＃１，５２＃２が
正極性なので、プラス端子から接地電位（ＨＩ）を出力
し、マイナス端子より、定電圧−Ｖ_R（ＬＯ）を出力す
る。電源比較回路６２，極性判定回路６４＃１，６４＃
２等は、電源供給回路８２よりプラス側とマイナス側の
電源電圧が供給されて動作可能状態となる。電圧比較回
路６２は、プラス端子とマイナス端子に入力される電位
Ｖ１１，Ｖ２１を比較して、電位Ｖ１１＜Ｖ２１なの
で、信号ＣＰ１＝ＨＩにする。

【００３２】極性判定回路６４＃１は、プラス側端子に
入力される信号線７８の電位とマイナス側端子に入力さ
れる信号線７９＃１の電位を比較して、入力電源部５２
＃１が正極性なので、信号ＣＰ２＝ＨＩにする。極性判
定回路６４＃２は、プラス側端子に入力される信号線７
８の電位とマイナス側端子に入力される信号線７９＃２
の電位を比較して、入力電源部５２＃２が正極性なの
で、信号ＣＰ３＝ＨＩにする。インバータ６６は、信号
ＣＰ１＝ＨＩなので、信号ＣＰ５＝ＬＯにする。

【００３３】ＮＡＮＤゲート７０＃１は、信号ＣＰ２＝
ＨＩ、信号ＣＰ１＝ＨＩなので、信号ＣＰ４＝ＬＯにす
る。ＮＡＮＤゲート７０＃２は、信号ＣＰ＃＝ＨＩ、信
号ＣＰ５＝ＬＯなので、信号ＣＰ６＝ＨＩにする。

【００３４】フォトカプラ７２＃１は、信号線７８＝Ｈ
Ｉ、ＮＡＮＤゲート７０＃１の出力ＣＰ４＝ＬＯなの
で、オンして、抵抗７４＃１を介して、ＮＦＥＴ７６＃
１のゲートにＨＩを出力する。ＮＦＥＴ７６＃１は、ゲ
ートにＨＩが印加されたので、オンして、信号線７９＃
１と信号線８０とを接続する。これにより、ＤＣ／ＤＣ
コンバータ５０には、プラスとマイナスの電源電圧が供
給されるので、動作して、入力電圧Ｖ１を昇圧又は降圧
する。

【００３５】一方、フォトカプラ７２＃２は、ＮＡＮＤ
ゲート７０＃２の出力ＣＰ６＝ＨＩなので、オフし、Ｎ
ＦＥＴ７６＃２はオフする。信号線７９＃２と信号線８
０との間の接続が遮断される。これにより、入力電源部
５２＃２がショートしても、ＮＦＥＴ７６＃２がオフし
ているので、入力電源部５２＃１が破壊されることがな
い。

【００３６】（ｂ１） Ｖ１＞Ｖ２、Ｖ２が逆極性、Ｖ
１が正極性の時 入力電源部５２＃１が正極性なので、電源供給回路８２
は、プラス端子より、接地電位（ＨＩ）を出力し、マイ
ナス端子より、定電圧−Ｖ_R（ＬＯ）を出力する。入力
電源部５２＃２が逆極性、入力電源部５２＃１が正極性
なので、入力電源部５２＃１のプラス側と入力電源部５
２＃２のマイナス側が接地電位となるため、Ｖ１１＜Ｖ
１２となる。電圧比較回路６２は、Ｖ１１＜Ｖ１２なの
で、信号ＣＰ１＝ＨＩにする。

【００３７】極性判定回路６４＃２は、入力電源部５２
＃２が逆極性なので、信号ＣＰ３＝ＬＯにする。ＮＡＮ
Ｄゲート７０＃２は、信号ＣＰ３＝ＬＯなので、出力Ｃ
Ｐ６＝ＨＩにする。信号ＣＰ６＝がＨＩなので、フォト
カプラ７２＃２は、オフして、ＮＦＥＴ７６＃２はオフ
する。

【００３８】一方、極性判定回路６４＃１は、入力電源
部５２＃１が正極性なので、信号ＣＰ２＝ＨＩにする。
ＮＡＮＤゲート７０＃２は、信号ＣＰ１＝ＨＩ、信号Ｃ
Ｐ２＝ＨＩなので、信号ＣＰ４＝ＬＯにする。フォトカ
プラ７２＃１は、信号ＣＰ４＝ＬＯなので、オンして、
ＮＦＥＴ７６＃１のゲートにＨＩを印加する。ＮＦＥＴ
７６＃１は、ゲートにＨＩが印加されて、オンして、信
号線７９＃１と信号線８０との間を接続する。

【００３９】これにより、ＤＣ／ＤＣコンバータ５０に
は、プラスとマイナスの電源電圧が入力電源部５２＃１
より供給されるので、動作して、入力電圧Ｖ２を昇圧又
は降圧する。また、入力電源部５２＃１がショートして
も、ＮＦＥＴ７６＃１がオフしているので、入力電源部
５２＃２が破壊されることがない。更に、入力電源部５
２＃１が逆極性であっても、ＮＦＥＴ７６＃１がオフし
ているので、ＤＣ／ＤＣコンバータ５０の極性を有する
部品を破壊することがない。

【００４０】（ｃ１） Ｖ１＞Ｖ２で共に逆極性の場合 電源供給回路８２は、Ｖ１，Ｖ２が逆極性なので、プラ
ス端子１００及びマイナス端子１０２から０Ｖを出力す
る。従って、ＮＡＮＤゲート７０＃１，７０＃２のプラ
ス側とマイナス側の電源電圧は、０Ｖとなり、信号ＣＰ
４＝ＨＩ，信号ＣＰ６＝ＨＩにする。フォトカプラ７２
＃１，７２＃２は、オフして、ＦＥＴ７６＃１，７６＃
２は、オフする。これにより、入力電源部５２＃１，５
２＃２が共に逆極性であっても、ＮＦＥＴ７６＃１，７
６＃２がオフしているので、ＤＣ／ＤＣコンバータ５０
の極性を有する部品を破壊することがない。

【００４１】（ｄ１） Ｖ１＜Ｖ２で共に正極性の場合 Ｖ１＜Ｖ２で共に正極性なので、（ａ１）の場合と同様
にして、信号ＣＰ１＝ＬＯ，信号ＣＰ２＝ＨＩ，信号Ｃ
Ｐ３＝ＨＩ，信号ＣＰ４＝ＨＩ，信号ＣＰ５＝ＨＩ，信
号ＣＰ６＝ＬＯとなって、ＮＦＥＴ７６＃１がオフ、Ｎ
ＦＥＴ７６＃２がオンする。これにより、ＤＣ／ＤＣコ
ンバータ５０には、プラスとマイナスの電源電圧が入力
電源５２＃２から供給されるので、動作して、入力電圧
Ｖ２を昇圧又は降圧する。また、入力電源部５２＃１が
ショートしても、ＮＦＥＴ７６＃１がオフしているの
で、入力電源部５２＃２が破壊されることがない。

【００４２】（ｅ１） Ｖ１＜Ｖ２、Ｖ２が正極性、Ｖ
１が逆極性の場合 Ｖ１＜Ｖ２，Ｖ２が正極性、Ｖ１が逆極性なので、（ｂ
１）の場合と同様にして、信号ＣＰ１＝ＬＯ，信号ＣＰ
２＝ＬＯ，信号ＣＰ３＝ＨＩ，信号ＣＰ４＝ＨＩ，信号
ＣＰ５＝ＨＩ，信号ＣＰ６＝ＬＯとなって、ＮＦＥＴ７
６＃１がオフ、ＮＦＥＴ７６＃２がオンする。

【００４３】これにより、ＤＣ／ＤＣコンバータ５０に
は、プラスとマイナスの電源電圧が入力電源部５２＃２
より供給されて動作して、入力電圧Ｖ２を昇圧又は降圧
する。また、入力電源部５２＃１がショートしても、Ｎ
ＦＥＴ７６＃１がオフしているので、入力電源部５２＃
２が破壊されることがない。更に、入力電源部５２＃２
が逆極性であっても、ＮＦＥＴ７６＃１がオフしている
ので、ＤＣ／ＤＣコンバータ５０の極性を有する部品を
破壊することがない。

【００４４】（ｆ１） Ｖ１＜Ｖ２で共に逆極性の場合 Ｖ１＜Ｖ２で共に逆極性の場合は、（ｃ１）と同じなの
で説明を省略する。

【００４５】ＤＣ／ＤＣコンバータ５０が動作時の入力
電流I_inが１［Ａ］の時に、ＮＦＥＴ７６＃１，７６＃
２のオン抵抗Ｒ_DSが０．１Ω程度あり損失ＷＬは、 ＷＬ＝Ｉ_in ²×Ｒ_DS ＝１²×０．１＝０．１Ｗとなり、ダイオードの場合と
比較して、損失を０．８［Ｗ］低減できる。

【００４６】また、一方の入力電源部５２＃１，５２＃
２がショートしても、いずれか一方のＮＦＥＴ７６＃
１，７６＃２がオフしているので、片方の入力電源部５
２＃２，５２＃１を破壊することがない。

【００４７】更に、入力電源部５２＃１，５２＃２が逆
極性であっても、ＮＦＥＴ７６＃１，７６＃２がオフし
ているので、ＤＣ／ＤＣコンバータ５０に逆極性の電圧
が印加されることがない。

【００４８】第２実施形態 図５は、本発明の第２実施形態による冗長電源保護回路
の回路図であり、図２中の要素と実質的に同一の要素に
は、同一の符号を附している。図５の冗長電源保護回路
が図２の冗長電源保護回路と異なる点は、ＮＦＥＴ７６
＃１，７６＃２の代わりのスイッチ素子として、リレー
１１０＃１，１１０＃２を設けたことである。

【００４９】リレー１１０＃１，１１０＃２は、巻線部
１１２＃１，１１２＃２と接点１１４＃１，１１４＃２
とから成る。巻線部１１２＃１，１１２＃２はプラス端
子が信号線７８に接続され、マイナス端子がＮＡＮＤゲ
ート７０＃１，７０＃２の出力端子に接続されている。

【００５０】接点１１４＃１，１１４＃２は、巻線部１
１２＃１，１１２＃２に電流が流れると、オンして、信
号線８０と信号線７９＃１，７９＃２の間を接続して、
巻線部１１２＃１，１１２＃２に電流が流れないと、オ
フして、信号線８０と信号線７９＃１，７９＃２の間の
接続を遮断する。

【００５１】尚、本実施形態では、ＮＡＮＤゲート７０
＃１，７６＃２からＬＯ（−Ｖ_R）が出力されると、入
力部１１２＃１，１１２＃２に電流が流れるので、接点
１１４＃１，１１４＃２は、オンするものとしている。

【００５２】以下、図５の動作説明をする。

【００５３】（ａ２）Ｖ１＞Ｖ２で共に正極性の場合 （ａ１）の場合と同様に動作して、信号ＣＰ１＝ＨＩ、
信号ＣＰ２＝ＨＩ、信号ＣＰ３＝ＨＩ、信号ＣＰ４＝Ｌ
Ｏ、信号ＣＰ５＝ＬＯ、信号ＣＰ６＝ＨＩとなる。信号
線７８＝ＨＩ、信号ＣＰ４＝ＬＯなので、入力部１１２
＃１に電流が流れて、接点１１４＃１がオンして、信号
線７９＃１と信号線８０とが接続される。これにより、
ＤＣ／ＤＣコンバータ５０には、プラスとマイナスの電
源電圧が供給されるので、動作して、入力電圧Ｖ１を昇
圧又は降圧する。

【００５４】一方、入力部１１２＃２は、出力ＣＰ６＝
ＨＩなので、電流が流れることがないので、接点１１４
＃２はオフして、信号線７９＃２と信号線８０との間の
接続が遮断される。これにより、入力電源部５２＃２が
ショートしても、リレー１１０＃２がオフしているの
で、入力電源部５２＃１が破壊されることがない。

【００５５】（ｂ２） Ｖ１＞Ｖ２、Ｖ１が正極性、Ｖ
２が逆極性の時 （ｂ１）の場合と同様に動作して、信号ＣＰ１＝ＨＩ、
信号ＣＰ２＝ＨＩ、信号ＣＰ３＝ＬＯ、信号ＣＰ４＝Ｌ
Ｏ、信号ＣＰ５＝ＬＯ、信号ＣＰ６＝ＨＩになる。信号
ＣＰ４＝ＬＯなので、巻線部１１２＃１に電流が流れ
て、接点１１４＃１がオンして、信号線７９＃１と信号
線８０との間が接続される。一方、信号ＣＰ６＝ＨＩな
ので、巻線部１１２＃２に電流が流れることがなく、接
点１１４＃２がオフする。

【００５６】これにより、ＤＣ／ＤＣコンバータ５０に
は、入力電源部５２＃２より電源電圧が供給されるの
で、動作して、入力電圧Ｖ１を昇圧又は降圧する。ま
た、入力電源部５２＃２がショートしても、リレー１１
０＃２がオフしているので、入力電源部５２＃１が破壊
されることがない。更に、入力電源部５２＃２が逆極性
であっても、リレー１１０＃２がオフしているので、Ｄ
Ｃ／ＤＣコンバータ５０の極性を有する部品を破壊する
ことがない。

【００５７】（ｃ２） Ｖ１＞Ｖ２で共に逆極性の場合 （ｃ１）の場合と同様に、信号ＣＰ４＝ＨＩ，信号ＣＰ
６＝ＨＩになる。巻線部１１２＃１，１１２＃２に電流
が流れないため、接点１１４＃１，１１４＃２は、オフ
する。これにより、入力電源部５２＃１，５２＃２が逆
極性であっても、リレー１１０＃１，１１０＃２がオフ
しているので、ＤＣ／ＤＣコンバータ５０の極性を有す
る部品を破壊することがない。

【００５８】（ｄ２） Ｖ１＜Ｖ２で共に正極性の場合 （ｄ１）の場合と同様にして、信号ＣＰ１＝ＬＯ，信号
ＣＰ２＝ＨＩ，信号ＣＰ３＝ＨＩ，信号ＣＰ４＝ＨＩ，
信号ＣＰ５＝ＨＩ，信号ＣＰ６＝ＬＯとなり、リレー１
１０＃１がオフ、リレー１１０７６＃２がオンする。こ
れにより、ＤＣ／ＤＣコンバータ５０には、入力電源５
２＃２から電源が供給されるので、動作して、入力電圧
Ｖ２を昇圧又は降圧する。また、入力電源部５２＃１が
ショートしても、リレー１１０＃１がオフしているの
で、入力電源部５２＃２が破壊されることがない。

【００５９】（ｅ２） Ｖ１＜Ｖ２、Ｖ１が逆極性、Ｖ
２が正極性の場合 （ｅ１）の場合と同様にして、信号ＣＰ１＝ＬＯ，信号
ＣＰ２＝ＬＯ，信号ＣＰ３＝ＨＩ，信号ＣＰ４＝ＨＩ，
信号ＣＰ５＝ＨＩ，信号ＣＰ６＝ＬＯとなって、リレー
１１０＃１がオフ、リレー１１０＃２がオンする。

【００６０】これにより、ＤＣ／ＤＣコンバータ５０に
は、入力電源部５２＃２より電源電圧が供給されて動作
して、入力電圧Ｖ２を昇圧又は降圧する。また、入力電
源部５２＃１がショートしても、リレー１１０＃１がオ
フしているので、入力電源部５２＃２が破壊されること
がない。更に、入力電源部５２＃１が逆極性であって
も、リレー１１０＃１がオフしているので、ＤＣ／ＤＣ
コンバータ５０の極性を有する部品を破壊することがな
い。

【００６１】（ｆ２） Ｖ１＜Ｖ２で共に逆極性の場合 （ａ２）の場合と同様なので説明を省略する。

【００６２】ＤＣ／ＤＣコンバータ５０が入力電流１
［Ａ］で動作しているときの、リレー１１０＃１，１１
０＃２のオン抵抗もＮＦＥＴＢ７６＃１，７６＃２と同
程度であり、駆動時の消費電力が０．１［Ｗ］程度なの
で、第１実施形態と同様に損失ＷＬを約０．８Ｗ低減す
ることができる。

【００６３】第３実施形態 図６は、本発明の第３実施形態による冗長電源保護回路
の回路図であり、図２中の要素と実質的に同一の要素に
は、同一の符号を附している。図６の冗長電源保護回路
が図２の冗長電源保護回路と異なる点は、抵抗１２０，
１２２を設けて、電圧比較回路６２にヒステリシス特性
を持たせたことである。

【００６４】ヒステリシス特性を持たせたのは、電圧比
較回路６２に入力される電圧がノイズなどにより変動す
る場合があり、このような変動により入力電圧の大小関
係が逆転するようなことがあっても、許容範囲の電位差
ならば、電圧比較回路６２の出力レベルを維持して、Ｎ
ＦＥＴ７６＃１，７６＃２のスイッチングを防止するこ
とにより、ＤＣ／ＤＣコンバータ５０に安定的に入力電
圧を供給するためである。電圧比較回路６２がヒステリ
シス特性を持つためには、以下の条件を満足する必要が
ある。

【００６５】（１） 電圧比較回路６２の出力ＣＰ１＝
ＨＩのときの電位Ｖ_Hが抵抗５８＃２，６０＃２の接続
ノードの電位Ｖ２１よりも大きいこと。これにより、こ
れにより、電圧比較回路６２の出力端子から抵抗１２
０，１２２，６０＃２を介して、信号線７９＃２に電流
が流れ、抵抗１２０，１２２の接続ノードの電位Ｖ２２
がプラス側に上昇（Ｖ２２＞Ｖ２１）して、電圧比較回
路６２のプラス端子の電位Ｖ２２が上昇する。信号ＣＰ
１＝ＨＩのとき、入力電源部５２＃１が正極性であれ
ば、入力電源部５２＃１が選択されるので、入力電源部
５２＃１の分圧Ｖ１２がノイズなどにより、入力電源部
５２＃２の分圧電位Ｖ２１よりも大きくなっても、許容
範囲の電位差ならば、電圧比較回路６２の出力ＣＰ１＝
ＨＩのままであり、ＬＯに論理が反転することがなくな
る。そのため、ノイズなどによる頻繁なＮＦＥＴ７６＃
１，７６＃２の切り替えが生じることがない。

【００６６】（２） 電圧比較回路６２の出力ＣＰ１＝
ＬＯであるとき、その電位Ｖ_Lが抵抗５８＃２，６０＃
２の接続ノードの電位Ｖ２１よりも小さいこと。これに
より、抵抗５８＃２，６０＃２の接続ノードから抵抗１
２０，１２２を通して、電圧比較回路６２の出力端子に
電流が流れ、抵抗１２０，１２２の接続ノードの電位Ｖ
２２がマイナス側（Ｖ２２＜Ｖ２１）に小さくなり、電
圧比較回路６２のプラス端子の電位Ｖ２２が小さくな
る。出力ＣＰ１＝ＬＯのとき、入力電源部５２＃２が正
極性であれば、入力電源部５２＃２が選択されるので、
入力電源部５２＃２の分圧電位Ｖ２１がノイズなどによ
り、入力電源部５２＃１の電圧Ｖ１２よりも大きくなっ
ても、許容範囲の電位差ならば、電圧比較回路６２の出
力ＣＰ＝ＬＯのままであり、ＨＩに反転することがなく
なる。そのため、ノイズなどによる頻繁なＮＦＥＴ７６
＃１，７６＃２の切り替えが生じることがない。

【００６７】以下、図６の動作説明をする。

【００６８】（ａ３）Ｖ１＞Ｖ２で共に正極性の場合 （ａ１）と同様にして、信号ＣＰ１＝ＨＩ、信号ＣＰ２
＝ＨＩ、信号ＣＰ３＝ＨＩ、信号ＣＰ４＝ＬＯ、信号Ｃ
Ｐ５＝ＬＯ、信号ＣＰ６＝ＨＩとなる。信号ＣＰ４＝Ｌ
Ｏなので、フォトカプラ７２＃１がオンして、ＮＦＥＴ
７６＃１がオンする。これにより、ＤＣ／ＤＣコンバー
タ５０には、プラスとマイナスの電源電圧が供給される
ので、動作して、入力電圧Ｖ１を昇圧又は降圧する。

【００６９】一方、信号ＣＰ６＝ＨＩなので、フォトカ
プラ７２＃２はオフして、信号線７９＃２と信号線８０
＃２との間の接続が遮断される。これにより、入力電源
５２＃２がショートしても、ＮＦＥＴ７６＃２がオフし
ているので、入力電源５２＃１が破壊されることがな
い。

【００７０】このとき、条件（１）より、電圧比較回路
６２の出力ＣＰ１＝ＨＩのときの電位Ｖ_Hが抵抗５８＃
２，６０＃２の接続ノードの電位Ｖ２１よりも大きいの
で、電圧比較回路６２の出力端子から抵抗１２０，１２
２，６０＃２を介して、信号線７９＃２に電流が流れ、
抵抗１２０，１２２の接続ノードの電位Ｖ２２が上昇
（Ｖ２２＞Ｖ２１）して、電圧比較回路６２のプラス端
子の電位Ｖ２２が上昇する。これにより、ノイズなどに
より、Ｖ１１＞Ｖ２１となるようなことがあっても、許
容範囲内の電位差ならば、信号ＣＰ１＝ＨＩのままであ
り、ＮＦＥＴ７６＃１，７６＃２の頻繁にスイチングす
ることがない。

【００７１】（ｂ３） Ｖ１＞Ｖ２、Ｖ１が正極性、Ｖ
２が逆極性の時、（ｂ１）の場合と同様に動作する。

【００７２】（ｃ３） Ｖ１＞Ｖ２で共に逆極性の場
合、（ｃ１）の場合と同様に動作する。

【００７３】（ｄ３） Ｖ１＜Ｖ２で共に正極性の場合 （ｄ１）の場合と同様にして、信号ＣＰ１＝ＬＯ，信号
ＣＰ２＝ＨＩ，信号ＣＰ３＝ＨＩ，信号ＣＰ４＝ＨＩ，
信号ＣＰ５＝ＨＩ，信号ＣＰ６＝ＬＯとなる。フォトカ
プラ７２＃２がオンして、ＮＦＥＴ７６＃２がオンし
て、ＤＣ／ＤＣコンバータ５０が動作する。また、フォ
トカプラ７２＃１がオフして、ＮＦＥＴ７６＃１がオフ
する。

【００７４】このとき、条件（２）より、信号ＣＰ１＝
ＬＯのときの電位Ｖ_Lが抵抗５８＃２，６０＃２の接続
ノードの電位Ｖ２１よりも小さいので、抵抗５８＃２，
６０＃２の接続ノードから抵抗１２０，１２２を通し
て、電圧比較回路６２の出力端子に電流が流れ、抵抗１
２０，１２２の接続ノードの電位Ｖ２２が小さくなり
（Ｖ２２＜Ｖ２１）、電圧比較回路６２のプラス端子の
電位Ｖ２２が小さくなる。これにより、Ｖ２１＞Ｖ１１
となるようなことがあっても、許容範囲内の電位差なら
ば、信号ＣＰ１＝ＬＯのままであり、ＮＦＥＴ７６＃
１，７６＃２の頻繁にスイチングすることがない。

【００７５】（ｅ３） Ｖ１＜Ｖ２、Ｖ１が正極性、Ｖ
２が逆極性の場合の場合は、（ｅ１）の場合と同様に動
作する。

【００７６】（ｆ３） Ｖ１＜Ｖ２で共に逆極性の場
合、（ａ３）の場合と同様なので説明を省略する。

【００７７】第４実施形態 図７は、本発明の第４実施形態による冗長電源保護回路
の回路図であり、図２中の要素と実質的に同一の要素に
は、同一の符号を附している。図７の冗長電源保護回路
が図２の冗長電源保護回路と異なる点は、ＡＮＤゲート
１３０＃１，１３０＃２及び導通判定回路１３２＃１，
１３２＃２を設けたことである。

【００７８】ＡＮＤゲート１３０＃１，１３０＃２及び
導通判定回路１３２＃１，１３２＃２を設けたのは、Ｎ
ＦＥＴ７６＃１，７６＃２をオンさせるときに、他方の
ＦＥＴがオフしているのを確認してから、片方をオンさ
せることにより、地絡保護及び逆極性保護をより確実に
する。

【００７９】ＡＮＤゲート１３０＃１は、電圧比較回路
６２の出力信号ＣＰ１と極性判定回路６４＃１の出力信
号ＣＰ２との論理積を取り、信号ＣＰ９を出力する。Ａ
ＮＤゲート１３０＃２は、極性判定回路６４＃２の出力
信号ＣＰ３と論理ゲート６８＃２の出力信号ＣＰ６との
論理積を取り、信号ＣＰ１０を出力する。

【００８０】導通判定回路１３２＃１は、ＮＦＥＴ７６
＃２の導通を判定する回路であり、例えば、コンパレー
タにより構成して、ＮＦＥＴ７６＃２がオフしていると
き、信号ＣＰ７＝ＨＩにし、ＮＦＥＴ７６＃２がオンし
ているとき、信号ＣＰ７＝ＬＯにする。コンパレータ１
３２＃１の入力端子は、信号線８０，７９＃２に接続さ
れている。コンパレータ１３２＃１の出力端子は、ＮＡ
ＮＤゲート７０＃１の入力端子に接続されている。

【００８１】導通判定回路１３２＃２は、ＮＦＥＴ７６
＃１の導通を判定する回路であり、例えば、コンパレー
タにより構成して、ＮＦＥＴ７６＃１がオフしていると
き、信号ＣＰ８＝ＨＩにし、ＮＦＥＴ７６＃１がオンし
ているとき、信号ＣＰ８＝ＬＯにする。コンパレータ１
３２＃２の入力端子は、信号線８０，信号線７９＃１に
接続されている。コンパレータ１３２＃２の出力端子
は、ＮＡＮＤゲート７０＃２の入力端子に接続されてい
る。

【００８２】ＮＦＥＴ７６＃１，７６＃２がオンしてい
るか否かは、例えば、信号線８０と信号線７９＃１，７
９＃２との間の電位差が閾値（ＮＦＥＴ７６＃１，７６
＃２がオンしているときのソース／ドレイン間の電圧）
以下であるか否かによって判定する。

【００８３】以下、図７の動作説明をする。

【００８４】（ａ４）Ｖ１＞Ｖ２で共に正極性の場合 （ａ１）と同様にして、信号ＣＰ１＝ＨＩ、信号ＣＰ２
＝ＨＩ、信号ＣＰ３＝ＨＩ、信号ＣＰ５＝ＬＯとなる。
信号ＣＰ１＝ＨＩ、信号ＣＰ２＝ＨＩなので、ＡＮＤゲ
ート１３０＃１は、信号ＣＰ９＝ＨＩにする。ＡＮＤゲ
ート１３０＃２は、信号ＣＰ５＝ＬＯなので、信号ＣＰ
１０＝ＬＯにする。

【００８５】ＮＡＮＤゲート７０＃２は、信号ＣＰ１０
＝ＬＯなので、信号ＣＰ６＝ＨＩにする。フォトカプラ
７２＃２は、信号ＣＰ６＝ＨＩなので、オフして、ＮＦ
ＥＴ７６＃２は、オフする。ＮＦＥＴ７６＃２がオフし
ているため、信号線７９＃２と信号線８０との間の電位
差が閾値以上となる。導通判定回路１３２＃１は、信号
線７９＃２と信号線８０との間の電位差が閾値以上なの
で、信号ＣＰ７＝ＨＩにする。

【００８６】ＮＡＮＤゲート７０＃１は、信号ＣＰ７＝
ＨＩ、信号ＣＰ９＝ＨＩなので、信号ＣＰ４＝ＬＯにす
る。フォトカプラ７２＃１は、信号ＣＰ４＝ＬＯなの
で、オンして、ＮＦＥＴ７６＃１がオンする。これによ
り、ＤＣ／ＤＣコンバータ５０には、プラスとマイナス
の電源電圧が供給されるので、動作して、入力電圧Ｖ１
を昇圧又は降圧する。このように、ＮＦＥＴ７６＃２が
オフしているのを確認してから、ＮＦＥＴ７６＃１をオ
ンするので、入力電源部５２＃２がショートなどしてい
ても、入力電源部５２＃１が破壊されることがない。

【００８７】ここで、ＤＣ／ＤＣコンバータ５０への入
力電源５２＃１の電源電圧Ｖ１が低下して、入力電源５
２＃２の電源電圧Ｖ２よりも小さくなったとすると、信
号ＣＰ１＝ＬＯ、信号ＣＰ２＝ＨＩ、信号ＣＰ３＝Ｈ
Ｉ、信号ＣＰ５＝ＬＯ、信号ＣＰ９＝ＬＯ、信号ＣＰ４
＝ＨＩ、信号ＣＰ１０＝ＨＩとなる。

【００８８】信号ＣＰ４＝ＨＩなので、フォトカプラ７
２＃１は、オフして、ＮＦＥＴ７６＃１がオフする。Ｎ
ＦＥＴ７６＃１がオフすることにより、信号線８０がフ
ロートし、その電位がグラウンド側に変化して、信号線
７９＃１との電位差が閾値以上となって、導通判定回路
１３２＃２は、信号ＣＰ８＝ＨＩにする。

【００８９】ＮＡＮＤゲート７０＃２は、信号ＣＰ８＝
ＨＩ、信号ＣＰ１０＝ＨＩなので、信号ＣＰ６＝ＬＯに
する。信号ＣＰ６＝ＬＯなので、フォトカプラ７２＃２
は、オンして、ＮＦＥＴ７６＃２がオンする。これによ
り、ＮＦＥＴ７６＃１がオフしてから、ＮＦＥＴ７６＃
２がオンする。このため、地絡保護及び逆極性保護をよ
り確実に行うことができる。

【００９０】（ｂ４） Ｖ１＞Ｖ２、Ｖ１が正極性、Ｖ
２が逆極性の時、（ｂ１）の場合と同様に動作して、信
号ＣＰ１＝ＬＯ、信号ＣＰ２＝ＨＩ、信号ＣＰ３＝Ｌ
Ｏ、信号ＣＰ４＝ＬＯ、信号ＣＰ５＝ＬＯ、信号ＣＰ９
＝ＨＩ、信号ＣＰ１０＝ＬＯ、信号ＣＰ６＝ＨＩとな
る。

【００９１】信号ＣＰ６＝ＨＩなので、フォトカプラ７
２＃２がオフして、ＮＦＥＴ７６＃２がオフする。ＮＦ
ＥＴ７６＃２がオフしているので、導通判定回路１３２
＃１は、信号ＣＰ７＝ＨＩにする。信号ＣＰ７＝ＨＩ、
信号ＣＰ９＝ＨＩなので、ＮＡＮＤゲート７０＃２は、
信号ＣＰ４＝ＬＯにする。信号ＣＰ４＝ＬＯなので、フ
ォトカプラ７２＃１は、オンして、ＮＦＥＴ７６＃１は
オンする。

【００９２】（ｃ４） Ｖ１＞Ｖ２で共に逆極性の場
合、（ｃ１）の場合と同様に動作する。

【００９３】（ｄ４） Ｖ１＜Ｖ２で共に正極性の場
合、（ａ１）の場合と同様にして、信号ＣＰ７＝ＬＯ、
信号ＣＰ８＝ＨＩ、信号ＣＰ４＝ＨＩ、信号ＣＰ６=Ｌ
Ｏになる。これにより、ＮＦＥＴ７６＃１がオフしてか
ら、フォトカプラ７２＃２がオンして、ＮＦＥＴ７６＃
２がオンする。また、Ｖ２＜Ｖ１になっても、ＮＦＥＴ
７６＃２がオフしてから、ＮＦＥＴ７６＃１がオンす
る。

【００９４】（ｆ４） Ｖ１＜Ｖ２で共に逆極性の場
合、（ａ４）の場合と同様なので説明を省略する。

【００９５】

【発明の効果】以上説明したように、本発明によれば、
複数の入力電源と電源コンバータとの間を電界効果型ト
ランジスタなどのスイッチ素子で接続したので、ＤＣ／
ＤＣコンバータの電力損失をより抑えることができると
共に、放熱対策が不要となる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施形態による冗長電源保護回路
の回路図である。

【図３】図２中の電源供給回路の回路図である。

【図４】図２の動作説明図である。

【図５】本発明の第２実施形態による冗長電源保護回路
の回路図である。

【図６】本発明の第３実施形態による冗長電源保護回路
の回路図である。

【図７】本発明の第４実施形態による冗長電源保護回路
の回路図である。

【図８】従来の冗長電源保護回路の回路図である。

【符号の説明】

２０ 電源コンバータ ２２ 第１信号線 ２４ 第２信号線 ２６＃ｉ（ｉ＝１，２，…） 第３信号線 ２８＃ｉ（ｉ＝１，２，…） 入力電源部 ３０＃ｉ（ｉ＝１，２，…） 第１抵抗 ３２＃ｉ（ｉ＝１，２，…） 第２抵抗 ３４＃ｉ（ｉ＝１，２，…） 第１分圧抵抗 ３６＃ｉ（ｉ＝１，２，…） 極性判定回路 ３８ 電圧比較回路 ４０ 制御回路 ４２＃ｉ（ｉ＝１，２，…） スイッチ素子

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5G015 FA08 GB06 HA02 JA05 JA08 JA34 JA37 5H730 AA14 AA20 CC13 CC14 CC16 FD11 FF05 FF19 XX02 XX11 XX22 XX31 XX41 5H740 AA08 BA12 BA18 BB07 BC01 KK08 MM01 NN11

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基準電圧にバイアスされＤＣ／ＤＣコン
   バータに接続される第１信号線と、前記ＤＣ／ＤＣコン
   バータに接続される第２信号線と、複数の第３信号線
   と、それぞれが前記第１信号線及び前記各第３信号線に
   接続されプラス側とマイナス側の極性を有する複数の入
   力電源部とを含む冗長電源保護回路において、 前記第１信号線と前記各第３信号線との間の電位差に基
   いて、前記第１信号線の前記基準電圧をプラス又はマイ
   ナスの基準として前記各入力電源部の極性を判定する複
   数の極性判定回路と、 前記第１信号線と前記各第３信号線との間に直列に接続
   された第１及び第２抵抗からなり、該第１及び第２抵抗
   の接続ノードから分圧電位を出力する複数の第１分圧抵
   抗と、 前記複数の分圧電位を比較する電圧比較回路と、 それぞれが制御信号に基いてオン／オフして、前記第２
   信号線と前記各第３信号線との間の接続のスイッチング
   をする複数のスイッチ素子と、 前記極性判定回路の判定結果及び前記電圧比較回路の比
   較結果に基いて、正極性の入力電源部の中で前記分圧電
   位と前記第１信号線との電位差が最大の入力電源部が接
   続される前記第３信号線と前記第２信号線との間が接続
   されるように該当する前記スイッチ素子がオンするよう
   に前記制御信号を出力する制御回路と、 を具備したことを特徴とする冗長電源保護回路。
2. 【請求項２】 前記第１信号線及び前記複数の入力電源
   部の中で正極性の入力電源部が接続される前記第３信号
   線の電位に基いて、前記第１信号線との間の電位差が一
   定の電源電圧を出力する電源供給回路を更に具備したこ
   とを特徴とする請求項１記載の冗長電源保護回路。
3. 【請求項３】 前記第１抵抗と前記第２抵抗との接続ノ
   ードと前記電圧比較回路の出力端子との間に直列に接続
   された第３抵抗と第４抵抗からなる第２分圧抵抗を更に
   具備し、 前記電圧比較回路は、２入力電圧比較回路であって、片
   方の入力端子が前記第３抵抗と前記第４抵抗の接続ノー
   ドに接続されてヒステリシス特性を有することを特徴と
   する請求項１記載の冗長電源保護回路。
4. 【請求項４】 前記各スイッチ素子は、電界効果型トラ
   ンジスタであることを特徴とする請求項２記載の冗長電
   源保護回路。
5. 【請求項５】 前記各スイッチ素子は、リレー回路であ
   る請求項２記載の冗長電源保護回路。
6. 【請求項６】 各スイッチ素子のオン／オフを判定する
   複数の導通判定回路を更に具備し、 前記制御回路は、前記導通判定回路の判定結果に基い
   て、他の全ての前記スイッチ素子がオフしているとき、
   一つのスイッチ素子がオンするように前記制御信号を出
   力する請求項１記載の冗長電源保護回路。