JP2000316087A - 画像読取装置 - Google Patents
画像読取装置Info
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- JP2000316087A JP2000316087A JP11124031A JP12403199A JP2000316087A JP 2000316087 A JP2000316087 A JP 2000316087A JP 11124031 A JP11124031 A JP 11124031A JP 12403199 A JP12403199 A JP 12403199A JP 2000316087 A JP2000316087 A JP 2000316087A
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Abstract
(57)【要約】
【課題】 イメージセンサからの画像信号をデジタル化
する際、変換用の基準信号（変換パラメータ）を設定す
るＤ／Ａコンバータが最大のダイナミックレンジで設定
値の調整を行うようにし、デジタル変換の精度と、この
調整と同時に行う画像信号の各種レベル補正の精度を高
め、高画質の読取画像を安定して得る。 【解決手段】 画像信号を処理するアナログ信号処理回
路４０のオフセット、ゲイン調整とＡＤＣ４１の基準信
号調整をＤＡＣ５１から出力される設定値により行う。
ＡＤＣ４１のデジタル出力がフィードバックしＤＩとし
入力されるＤＡＣ５１では、外部から電圧調整できる基
準電圧Ｖreft、Ｖrefbに基づきＡ０１〜Ａ０５から設定
値を出力する。Ｖreft、Ｖrefbを初期値とし各種レベル
補正をした場合に得られるＡＤＣ４１出力の最大値、最
小値を基にＶreft、Ｖrefbを再設定し最大のダイナミッ
クレンジで設定値の調整を行う。
する際、変換用の基準信号（変換パラメータ）を設定す
るＤ／Ａコンバータが最大のダイナミックレンジで設定
値の調整を行うようにし、デジタル変換の精度と、この
調整と同時に行う画像信号の各種レベル補正の精度を高
め、高画質の読取画像を安定して得る。 【解決手段】 画像信号を処理するアナログ信号処理回
路４０のオフセット、ゲイン調整とＡＤＣ４１の基準信
号調整をＤＡＣ５１から出力される設定値により行う。
ＡＤＣ４１のデジタル出力がフィードバックしＤＩとし
入力されるＤＡＣ５１では、外部から電圧調整できる基
準電圧Ｖreft、Ｖrefbに基づきＡ０１〜Ａ０５から設定
値を出力する。Ｖreft、Ｖrefbを初期値とし各種レベル
補正をした場合に得られるＡＤＣ４１出力の最大値、最
小値を基にＶreft、Ｖrefbを再設定し最大のダイナミッ
クレンジで設定値の調整を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ラインイメージセ
ンサの走査により原稿を読み取る画像読取装置に関し、
より詳細には、ラインイメージセンサからの画像信号出
力のアナログ処理及びＡ／Ｄ変換処理に用いる基準信号
のレベルをセンサ出力に応じて調整することにより、処
理後の画像信号出力の精度を上げるようにした画像読取
装置に関する。
ンサの走査により原稿を読み取る画像読取装置に関し、
より詳細には、ラインイメージセンサからの画像信号出
力のアナログ処理及びＡ／Ｄ変換処理に用いる基準信号
のレベルをセンサ出力に応じて調整することにより、処
理後の画像信号出力の精度を上げるようにした画像読取
装置に関する。
【０００２】
【従来の技術】従来から、複写機、スキャナ等におい
て、画像入力を画像読み取り装置のラインイメージセン
サ（ＣＣＤ）により行い、ＣＣＤで読み取った画像信号
に光源の光量分布、ＣＣＤの感度分布を補正するシェー
ディング補正、等の補正を施こしている。デジタル機の
場合、通常、これらの処理はＣＣＤからのアナログ出力
をＡ／Ｄ変換した後にデジタル化した段階で行われるた
め、量子化誤差のため分解能の低下が避けられない。こ
うしたことに対処するため、Ａ／Ｄ変換する時点で分解
能を下げる要因となるオフセットを取り、利得をできる
だけ最適な状態にし、又、Ａ／Ｄ変換する場合にも原稿
の下地の影響を除去して画像を高分解能（高階調）のデ
ジタル値で出力させる必要がある。
て、画像入力を画像読み取り装置のラインイメージセン
サ（ＣＣＤ）により行い、ＣＣＤで読み取った画像信号
に光源の光量分布、ＣＣＤの感度分布を補正するシェー
ディング補正、等の補正を施こしている。デジタル機の
場合、通常、これらの処理はＣＣＤからのアナログ出力
をＡ／Ｄ変換した後にデジタル化した段階で行われるた
め、量子化誤差のため分解能の低下が避けられない。こ
うしたことに対処するため、Ａ／Ｄ変換する時点で分解
能を下げる要因となるオフセットを取り、利得をできる
だけ最適な状態にし、又、Ａ／Ｄ変換する場合にも原稿
の下地の影響を除去して画像を高分解能（高階調）のデ
ジタル値で出力させる必要がある。
【０００３】原稿の下地の影響を除去して読み取るべき
画像を高分解能のデジタル値で出力させる技術として提
案された従来の１例は、Ａ／Ｄコンバータの基準電圧を
変化させることによるものである。これは、Ａ／Ｄコン
バータの基準電圧を固定電圧と設定電圧とをスイッチで
切り替えるようにするもので、原稿を１枚だけ読み取る
場合は、スイッチは固定電圧を選択し、自動原稿送り装
置により順次読み取り位置に搬送されてくる原稿を読み
取る場合は、スイッチはアナログ回路構成により設定さ
れる可変電圧を選択して画像出力に応じて変化させ画像
濃度を適正に自動調整できるようにしている。
画像を高分解能のデジタル値で出力させる技術として提
案された従来の１例は、Ａ／Ｄコンバータの基準電圧を
変化させることによるものである。これは、Ａ／Ｄコン
バータの基準電圧を固定電圧と設定電圧とをスイッチで
切り替えるようにするもので、原稿を１枚だけ読み取る
場合は、スイッチは固定電圧を選択し、自動原稿送り装
置により順次読み取り位置に搬送されてくる原稿を読み
取る場合は、スイッチはアナログ回路構成により設定さ
れる可変電圧を選択して画像出力に応じて変化させ画像
濃度を適正に自動調整できるようにしている。
【０００４】従来のもう１つの例は、Ａ／Ｄ変換用の基
準信号の自動設定を上記と異なる方法により行うもの
で、Ａ／Ｄコンバータからの出力のピーク値を検出する
ピークホールド回路を設け、この回路により検出された
ピーク値がＡ／Ｄ変換のフルスケールとなるようにＡ／
Ｄ変換用の基準信号を制御し、読み取るべき画像の高分
解能デジタル出力を確保するものである。従って、この
例では、Ａ／Ｄコンバータからのデジタル出力をデジタ
ル回路系で処理した後に、最終段にＤ／Ａコンバータを
設け、アナログ値に変えてこれをＡ／Ｄ変換用の基準信
号としてＡ／Ｄコンバータへ入力している。この様に行
われるＡ／Ｄコンバータの基準信号を調整する際のＡ／
Ｄコンバータ及びＤ／Ａコンバータの動作を、以下に、
より詳細に説明する。
準信号の自動設定を上記と異なる方法により行うもの
で、Ａ／Ｄコンバータからの出力のピーク値を検出する
ピークホールド回路を設け、この回路により検出された
ピーク値がＡ／Ｄ変換のフルスケールとなるようにＡ／
Ｄ変換用の基準信号を制御し、読み取るべき画像の高分
解能デジタル出力を確保するものである。従って、この
例では、Ａ／Ｄコンバータからのデジタル出力をデジタ
ル回路系で処理した後に、最終段にＤ／Ａコンバータを
設け、アナログ値に変えてこれをＡ／Ｄ変換用の基準信
号としてＡ／Ｄコンバータへ入力している。この様に行
われるＡ／Ｄコンバータの基準信号を調整する際のＡ／
Ｄコンバータ及びＤ／Ａコンバータの動作を、以下に、
より詳細に説明する。
【０００５】図８は、Ａ／Ｄコンバータの概略構成を示
す図である。図示のように、Ａ／Ｄコンバータ４１は、
１つのアナログ入力端子Ｖinと、複数分の、例えば８ビ
ット分の、デジタル出力端子ＢＩＴ０〜ＢＩＴ７と、Ａ
／Ｄ変換のタイミングを決めるクロック端子ＣＬＫと、
Ａ／Ｄ変換用の上下の基準電圧を決める端子として上限
用端子Ｖref＋（最大値として電源電圧ＶCCをとる）
と、下限用端子Ｖref−（通常、グランド電圧ＶSSをと
る）とを有する。Ａ／Ｄコンバータ４１からのデジタル
出力の総和：ΣＢＩＴiは、ＶinとＶref＋、Ｖref−に
よって決まり、デジタル出力のフルスケールをＦＳとす
れば、 ΣＢＩＴi＝ＦＳ×（Ｖin−Ｖref−）／（Ｖref＋−Ｖref−）・・・・（１ ） として、表され、８ビットの分解能（i＝８）で、Ｖref
−をグランドとすれば、Ｖref−＝０、ＦＳ＝２５５で
あるから、上記式（１）は、 ΣＢＩＴi＝２５５×Ｖin／Ｖref＋・・・・（２） となる。つまり、ＶinとＶref＋の比率によりデジタル
出力の総和が決定される。基準電圧上限値なるＶref＋
の電圧値の設定が、Ｖinより低いと、その場合のＶinに
よるデジタル出力はフルスケールなる２５５を出力して
しまうことになり、かといって、Ｖinに対して高すぎる
と階調を無駄にしてしまう。従って、Ｖref＋の値は、
Ｖinのとり得る最大値に等しくなるように設定するのが
望ましい。これを自動で設定するために、Ａ／Ｄコンバ
ータ４１のデジタル出力のピークホールドを行い、保持
されたピーク値をＤ／Ａコンバータに入力することによ
りピーク値に応じたアナログ値をＶref＋として設定す
る。
す図である。図示のように、Ａ／Ｄコンバータ４１は、
１つのアナログ入力端子Ｖinと、複数分の、例えば８ビ
ット分の、デジタル出力端子ＢＩＴ０〜ＢＩＴ７と、Ａ
／Ｄ変換のタイミングを決めるクロック端子ＣＬＫと、
Ａ／Ｄ変換用の上下の基準電圧を決める端子として上限
用端子Ｖref＋（最大値として電源電圧ＶCCをとる）
と、下限用端子Ｖref−（通常、グランド電圧ＶSSをと
る）とを有する。Ａ／Ｄコンバータ４１からのデジタル
出力の総和：ΣＢＩＴiは、ＶinとＶref＋、Ｖref−に
よって決まり、デジタル出力のフルスケールをＦＳとす
れば、 ΣＢＩＴi＝ＦＳ×（Ｖin−Ｖref−）／（Ｖref＋−Ｖref−）・・・・（１ ） として、表され、８ビットの分解能（i＝８）で、Ｖref
−をグランドとすれば、Ｖref−＝０、ＦＳ＝２５５で
あるから、上記式（１）は、 ΣＢＩＴi＝２５５×Ｖin／Ｖref＋・・・・（２） となる。つまり、ＶinとＶref＋の比率によりデジタル
出力の総和が決定される。基準電圧上限値なるＶref＋
の電圧値の設定が、Ｖinより低いと、その場合のＶinに
よるデジタル出力はフルスケールなる２５５を出力して
しまうことになり、かといって、Ｖinに対して高すぎる
と階調を無駄にしてしまう。従って、Ｖref＋の値は、
Ｖinのとり得る最大値に等しくなるように設定するのが
望ましい。これを自動で設定するために、Ａ／Ｄコンバ
ータ４１のデジタル出力のピークホールドを行い、保持
されたピーク値をＤ／Ａコンバータに入力することによ
りピーク値に応じたアナログ値をＶref＋として設定す
る。
【０００６】図９は、Ｄ／Ａコンバータの概略構成を示
す図である。図示のように、Ｄ／Ａコンバータ５１は、
電源ＶCCにつながる入力端子Ｖreft、グランドＶSSにつ
ながる入力端子Ｖrefbの他に、シリアルデータ入力端子
ＤＩ、シフトクロック入力端子ＣＬＫ、ＬＤ入力端子お
よび、複数分、例えば８チャネル分、のアナログ出力端
子Ａ０１〜Ａ０８が設けられている。上限用端子Ｖreft
には、部品精度、経時、環境等が要因となってばらつき
が生じることがあるために一定値の電圧ＶCCがかかって
おり、それは、通常ＶCC＝５（V）とされている。シリ
アルデータ入力端子ＤＩには、データ長が１２ビットの
シリアルデータが入力される。シリアルデータの下位８
ビットは出力電圧のレベル設定用で上位４ビットがアド
レス選択用となる。シフトクロック入力端子ＣＬＫから
入力されるシフトクロックの立ち上がりでＤＩ入力端子
からの入力信号が１２ビットシフトレジスタに入力され
る。ＬＤ入力端子にHighレベルが入力されると、１２ビ
ットシフトレジタに保持されているデータの値が出力用
レジスタにセットされる。この従来例の回路構成におい
て、固定された電圧値をとるＶreftが５（V）で、Ｖref
bがＧＮＤで０（V）であるとすると、上記式（２）にお
けるＶrefは５（V）となり、Ｖinは５（V）に対する割
合でデジタル化される。従って、データ１ステップあた
りの電圧は、５（mV）／２５５、即ち約２０（mV）とな
る。
す図である。図示のように、Ｄ／Ａコンバータ５１は、
電源ＶCCにつながる入力端子Ｖreft、グランドＶSSにつ
ながる入力端子Ｖrefbの他に、シリアルデータ入力端子
ＤＩ、シフトクロック入力端子ＣＬＫ、ＬＤ入力端子お
よび、複数分、例えば８チャネル分、のアナログ出力端
子Ａ０１〜Ａ０８が設けられている。上限用端子Ｖreft
には、部品精度、経時、環境等が要因となってばらつき
が生じることがあるために一定値の電圧ＶCCがかかって
おり、それは、通常ＶCC＝５（V）とされている。シリ
アルデータ入力端子ＤＩには、データ長が１２ビットの
シリアルデータが入力される。シリアルデータの下位８
ビットは出力電圧のレベル設定用で上位４ビットがアド
レス選択用となる。シフトクロック入力端子ＣＬＫから
入力されるシフトクロックの立ち上がりでＤＩ入力端子
からの入力信号が１２ビットシフトレジスタに入力され
る。ＬＤ入力端子にHighレベルが入力されると、１２ビ
ットシフトレジタに保持されているデータの値が出力用
レジスタにセットされる。この従来例の回路構成におい
て、固定された電圧値をとるＶreftが５（V）で、Ｖref
bがＧＮＤで０（V）であるとすると、上記式（２）にお
けるＶrefは５（V）となり、Ｖinは５（V）に対する割
合でデジタル化される。従って、データ１ステップあた
りの電圧は、５（mV）／２５５、即ち約２０（mV）とな
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
たＡ／Ｄコンバータの基準電圧の調整において、第一の
例のように、アナログ回路構成の系で基準電圧を設定し
ている場合、系が不安定になりやい。例えば、電源にノ
イズが混入した場合、特にパルス上の一定周期を持つノ
イズが混入した場合には、増幅器とのノイズ抑圧効果が
著しく減少し、出力にもノイズが混入することになる。
また、周囲条件によってもノイズが混入することになる
り、このようなノイズが混入し得るような不安定な状態
でピークホールド又はサンプルホールドにてＡ／Ｄ変換
器用の基準電圧値を決定しているため、系全体の安定性
も損なわれる物となる。さらには、温度によるレベル変
動が生じ得るため、長時間にわたって次第に画像劣化が
生じることになる。また、第二の例では、高画質が要求
されてくると補正の精度も要求され、Ｄ／Ａコンバータ
の基準信号Ｖrefを一定値（５（V））に固定したので
は、Ｄ／Ａコンバータのダイナミックレンジが足りなく
なり、Ａ／Ｄ変換器に設定される基準電圧を所望の値に
調整することができず、高画質の要求に十分応えること
ができない。
たＡ／Ｄコンバータの基準電圧の調整において、第一の
例のように、アナログ回路構成の系で基準電圧を設定し
ている場合、系が不安定になりやい。例えば、電源にノ
イズが混入した場合、特にパルス上の一定周期を持つノ
イズが混入した場合には、増幅器とのノイズ抑圧効果が
著しく減少し、出力にもノイズが混入することになる。
また、周囲条件によってもノイズが混入することになる
り、このようなノイズが混入し得るような不安定な状態
でピークホールド又はサンプルホールドにてＡ／Ｄ変換
器用の基準電圧値を決定しているため、系全体の安定性
も損なわれる物となる。さらには、温度によるレベル変
動が生じ得るため、長時間にわたって次第に画像劣化が
生じることになる。また、第二の例では、高画質が要求
されてくると補正の精度も要求され、Ｄ／Ａコンバータ
の基準信号Ｖrefを一定値（５（V））に固定したので
は、Ｄ／Ａコンバータのダイナミックレンジが足りなく
なり、Ａ／Ｄ変換器に設定される基準電圧を所望の値に
調整することができず、高画質の要求に十分応えること
ができない。
【０００８】本発明は、上記のような従来技術の問題点
に鑑みなされたもので、その目的は、イメージセンサか
らのアナログ画像信号をデジタル化する際に、画像信号
の処理・変換に用いる基準信号（処理・変換パラメー
タ）を設定するＤ／Ａコンバータが最大のダイナミック
レンジで設定値の調整を行うようにし、画像信号のデジ
タル変換の精度を高め、また同時に、処理・変換パラメ
ータを調整することにより行われる画像信号の各種レベ
ル補正の精度を高めることにより高画質の読取画像を安
定して得ることを可能とする読取装置を提供することに
ある。
に鑑みなされたもので、その目的は、イメージセンサか
らのアナログ画像信号をデジタル化する際に、画像信号
の処理・変換に用いる基準信号（処理・変換パラメー
タ）を設定するＤ／Ａコンバータが最大のダイナミック
レンジで設定値の調整を行うようにし、画像信号のデジ
タル変換の精度を高め、また同時に、処理・変換パラメ
ータを調整することにより行われる画像信号の各種レベ
ル補正の精度を高めることにより高画質の読取画像を安
定して得ることを可能とする読取装置を提供することに
ある。
【０００９】
【課題を解決するための手段】請求項１の発明は、イメ
ージセンサと、該イメージセンサから出力されるアナロ
グ画像信号を、可変に設定されるパラメータ値に基づき
処理・変換する画像信号処理手段と、該画像信号処理手
段の動作を制御する制御手段とを有する画像読取装置に
おいて、前記制御手段は、ダイナミックレンジが制御可
能なＤ／Ａコンバータを備え、該Ｄ／Ａコンバータによ
り前記画像信号処理手段において設定されるパラメータ
値を調整することを特徴とする画像読取装置を構成す
る。
ージセンサと、該イメージセンサから出力されるアナロ
グ画像信号を、可変に設定されるパラメータ値に基づき
処理・変換する画像信号処理手段と、該画像信号処理手
段の動作を制御する制御手段とを有する画像読取装置に
おいて、前記制御手段は、ダイナミックレンジが制御可
能なＤ／Ａコンバータを備え、該Ｄ／Ａコンバータによ
り前記画像信号処理手段において設定されるパラメータ
値を調整することを特徴とする画像読取装置を構成す
る。
【００１０】請求項２の発明は、請求項１記載の画像読
取装置において、前記画像信号処理手段は、前記イメー
ジセンサから出力されるアナログ画像信号を、可変に設
定されるリファレンス信号値に基づきＡ／Ｄ変換するＡ
／Ｄコンバータを有するとともに、該Ａ／Ｄコンバータ
におけるリファレンス信号の設定値が前記Ｄ／Ａコンバ
ータにより調整されることを特徴とするものである。
取装置において、前記画像信号処理手段は、前記イメー
ジセンサから出力されるアナログ画像信号を、可変に設
定されるリファレンス信号値に基づきＡ／Ｄ変換するＡ
／Ｄコンバータを有するとともに、該Ａ／Ｄコンバータ
におけるリファレンス信号の設定値が前記Ｄ／Ａコンバ
ータにより調整されることを特徴とするものである。
【００１１】請求項３の発明は、請求項１又は２記載の
画像読取装置において、前記画像信号処理手段は、前記
イメージセンサから出力されるアナログ画像信号を、可
変に設定される処理パラメータに基づき処理するアナロ
グ信号処理回路を有するとともに、該アナログ信号処理
回路における処理パラメータの設定値が前記Ｄ／Ａコン
バータにより調整されることを特徴とするものである。
画像読取装置において、前記画像信号処理手段は、前記
イメージセンサから出力されるアナログ画像信号を、可
変に設定される処理パラメータに基づき処理するアナロ
グ信号処理回路を有するとともに、該アナログ信号処理
回路における処理パラメータの設定値が前記Ｄ／Ａコン
バータにより調整されることを特徴とするものである。
【００１２】請求項４の発明は、請求項１乃至３のいず
れかに記載の画像読取装置において、前記Ｄ／Ａコンバ
ータは、前記Ａ／Ｄコンバータから出力されるデジタル
出力に基づいてダイナミックレンジが制御されることを
特徴とするものである。
れかに記載の画像読取装置において、前記Ｄ／Ａコンバ
ータは、前記Ａ／Ｄコンバータから出力されるデジタル
出力に基づいてダイナミックレンジが制御されることを
特徴とするものである。
【００１３】請求項５の発明は、請求項１乃至４のいず
れかに記載の画像読取装置において、前記Ｄ／Ａコンバ
ータのダイナミックレンジの制御は、Ｄ／Ａ変換に用い
るリファレンス信号の設定値を調整することにより行う
ことを特徴とするものである。
れかに記載の画像読取装置において、前記Ｄ／Ａコンバ
ータのダイナミックレンジの制御は、Ｄ／Ａ変換に用い
るリファレンス信号の設定値を調整することにより行う
ことを特徴とするものである。
【００１４】請求項６の発明は、請求項２乃至５のいず
れかに記載の画像読取装置において、前記Ｄ／Ａコンバ
ータは、その出力に基づき前記Ａ／Ｄコンバータにおけ
るリファレンス信号の設定値を調整することにより、画
像信号のグレーバランス補正を行うことを特徴とするも
のである。
れかに記載の画像読取装置において、前記Ｄ／Ａコンバ
ータは、その出力に基づき前記Ａ／Ｄコンバータにおけ
るリファレンス信号の設定値を調整することにより、画
像信号のグレーバランス補正を行うことを特徴とするも
のである。
【００１５】請求項７の発明は、請求項３乃至６のいず
れかに記載の画像読取装置において、前記Ｄ／Ａコンバ
ータは、その出力に基づき前記アナログ信号処理回路に
おける処理パラメータの設定値を調整することにより、
画像信号の黒レベル補正及び／又は白レベル補正を行う
ことを特徴とするものである。
れかに記載の画像読取装置において、前記Ｄ／Ａコンバ
ータは、その出力に基づき前記アナログ信号処理回路に
おける処理パラメータの設定値を調整することにより、
画像信号の黒レベル補正及び／又は白レベル補正を行う
ことを特徴とするものである。
【００１６】
【発明の実施の形態】本発明を添付する図面とともに示
す以下の実施例に基づき説明する。図１は、本発明を適
用したカラー原稿読取装置の構成の概要を示す図であ
る。先ず、図１を参照して本装置の全体構成を説明す
る。装置は、原稿１４を載置するコンタクトガラス１
と、原稿露光用のハロゲンランプ２と、第１反射ミラー
３を載置した第１キヤリッジ６と、第２反射ミラー４及
び第３反射ミラー５を載置した第２キヤリッジ７と、レ
ンズユニット８によって結像される画像を光電変換する
３ライン型カラーＣＣＤイメージセンサ９と、センサボ
ード基板１０と、画像信号に各種の処理を施すＣＣＤ信
号処理基板１２と、接続ケーブル１１と、読み取り光学
系等による各種の歪みを補正するための白基準板１５
と、これらを装備するスキャナ本体１３から構成され
る。読み取り動作時には、第１キャリッジ６及び第２キ
ヤリッジ７はステッピングモータ（図示せず）によって
図中の矢印Ａ方向に移動され、コンタクトガラス１上の
原稿面を副走査し原稿全面の読み取りを行う。
す以下の実施例に基づき説明する。図１は、本発明を適
用したカラー原稿読取装置の構成の概要を示す図であ
る。先ず、図１を参照して本装置の全体構成を説明す
る。装置は、原稿１４を載置するコンタクトガラス１
と、原稿露光用のハロゲンランプ２と、第１反射ミラー
３を載置した第１キヤリッジ６と、第２反射ミラー４及
び第３反射ミラー５を載置した第２キヤリッジ７と、レ
ンズユニット８によって結像される画像を光電変換する
３ライン型カラーＣＣＤイメージセンサ９と、センサボ
ード基板１０と、画像信号に各種の処理を施すＣＣＤ信
号処理基板１２と、接続ケーブル１１と、読み取り光学
系等による各種の歪みを補正するための白基準板１５
と、これらを装備するスキャナ本体１３から構成され
る。読み取り動作時には、第１キャリッジ６及び第２キ
ヤリッジ７はステッピングモータ（図示せず）によって
図中の矢印Ａ方向に移動され、コンタクトガラス１上の
原稿面を副走査し原稿全面の読み取りを行う。
【００１７】図２は、３ライン型カラーＣＣＤイメージ
センサ９の受光面を示す図である。各ラインイメージセ
ンサとして分解色Ｒ（レッド）、Ｇ（グリーン）、Ｂ
（ブルー）の各色のフィルタをコーティングした縮小型
ＣＣＤをならべたタイプで、Ｒ−ＣＣＤ１６，Ｇ−ＣＣ
Ｄ１７，Ｂ−ＣＣＤ１８は主走査方向のドット位置が同
じく、副走査方向Ａに一定間隔ずつずれた配置になって
いる。従って各色出力が副走査方向Ａにディレイをもつ
のでラインメモリを使った補正が必要となる。図３は、
３ライン型カラーＣＣＤイメージセンサ９の回路構成を
示すブロック図である。 Ｒ−ＣＣＤ１６，Ｇ−ＣＣＤ
１７，Ｂ−ＣＣＤ１８はそれぞれの受光部における偶数
（EVEN）画素と奇数（ODD）画素により検出された画像
信号を分けて各々の信号を保持する２列のレジスタを持
ち（即ち、全体ではＣＣＤレジスタ１〜６を有する）、
駆動パルスに同期してレジスタを駆動することにより、
画像信号ＶRE，ＶRO，ＶGE，ＶGO，ＶBE，ＶBOを独立に
出力する。
センサ９の受光面を示す図である。各ラインイメージセ
ンサとして分解色Ｒ（レッド）、Ｇ（グリーン）、Ｂ
（ブルー）の各色のフィルタをコーティングした縮小型
ＣＣＤをならべたタイプで、Ｒ−ＣＣＤ１６，Ｇ−ＣＣ
Ｄ１７，Ｂ−ＣＣＤ１８は主走査方向のドット位置が同
じく、副走査方向Ａに一定間隔ずつずれた配置になって
いる。従って各色出力が副走査方向Ａにディレイをもつ
のでラインメモリを使った補正が必要となる。図３は、
３ライン型カラーＣＣＤイメージセンサ９の回路構成を
示すブロック図である。 Ｒ−ＣＣＤ１６，Ｇ−ＣＣＤ
１７，Ｂ−ＣＣＤ１８はそれぞれの受光部における偶数
（EVEN）画素と奇数（ODD）画素により検出された画像
信号を分けて各々の信号を保持する２列のレジスタを持
ち（即ち、全体ではＣＣＤレジスタ１〜６を有する）、
駆動パルスに同期してレジスタを駆動することにより、
画像信号ＶRE，ＶRO，ＶGE，ＶGO，ＶBE，ＶBOを独立に
出力する。
【００１８】図４はＣＣＤを駆動するための各種の信号
のタイミングの相互関係を示すタイムチャートである。
受光部からＣＣＤレジスタに移送するためのシフト信号
ＳＨと、ＣＣＤレジスタ内を電荷転送するための転送ク
ロックφ１、φ２と、ＣＣＤ内の出力バッファをリセッ
トするためのパルスφＲＳと、リセット直後の電気的な
黒レベルをクランプするためのφＣＬＰから駆動パルス
は一般的に構成される。受光部はシフト信号ＳＨから次
のシフト信号ＳＨまでの期間、受光し続ける。この時間
を蓄積時間という。転送クロックφ１、φ２は、この蓄
積時間内にＣＣＤの全画素を転送できる周波数で、シフ
ト信号ＳＨがアクティブ期間中に転送クロックが動かな
いことが条件となる。図４に示すＶoは、画像出力であ
る。図５は図１のカラー原稿読取装置における信号処理
基板１２に有する画像処理回路をより詳細に示すブロッ
ク図である。信号処理基板１２には、アナログ信号処理
回路４０と、Ａ／Ｄ変換回路４１と、シェーディング補
正回路４２と、ライン間補正回路４３と、制御回路４４
と、発振器４５を備える。
のタイミングの相互関係を示すタイムチャートである。
受光部からＣＣＤレジスタに移送するためのシフト信号
ＳＨと、ＣＣＤレジスタ内を電荷転送するための転送ク
ロックφ１、φ２と、ＣＣＤ内の出力バッファをリセッ
トするためのパルスφＲＳと、リセット直後の電気的な
黒レベルをクランプするためのφＣＬＰから駆動パルス
は一般的に構成される。受光部はシフト信号ＳＨから次
のシフト信号ＳＨまでの期間、受光し続ける。この時間
を蓄積時間という。転送クロックφ１、φ２は、この蓄
積時間内にＣＣＤの全画素を転送できる周波数で、シフ
ト信号ＳＨがアクティブ期間中に転送クロックが動かな
いことが条件となる。図４に示すＶoは、画像出力であ
る。図５は図１のカラー原稿読取装置における信号処理
基板１２に有する画像処理回路をより詳細に示すブロッ
ク図である。信号処理基板１２には、アナログ信号処理
回路４０と、Ａ／Ｄ変換回路４１と、シェーディング補
正回路４２と、ライン間補正回路４３と、制御回路４４
と、発振器４５を備える。
【００１９】画像処理回路の動作を主に図５を参照して
説明する。まず、原稿はハロゲンランプ２により照射さ
れ、原稿１４からの反射光は第１キヤリッジ６、第２キ
ヤリッジ７を通じてレンズユニット８を通り３ライン型
カラーＣＣＤラインセンサ９上に縮小結像し、１ライン
毎に読み取られる。読み取られた画像信号を受け取るセ
ンサボード基板１０上では、３ライン型カラーＣＣＤラ
インセンサ９から駆動パルスＳＨに同期して、画像信号
がＣＣＤ信号処理基板１２に出力される。このアナログ
画像信号は、ＣＣＤ信号処理基板１２のアナログ信号処
理回路４０に入力される。アナログ信号処理回路４０で
は、サンプルホールド回路（図示せず）によって画像信
号をそれぞれサンプルパルスによりサンプリングし保持
することによって、画像信号を連続したアナログ信号に
し、黒レベル補正回路（図示せず）においてＣＣＤの暗
出力のレベルを検出し、黒レベルを基準として信号のバ
ラツキを補正し、補正後の画像信号を出力する。また、
画像信号は、ＣＣＤ感度と原稿面照度との関係で決まる
実質光量を補正するためにＡＧＣ（Auto Gain Contro
l）がなされる。
説明する。まず、原稿はハロゲンランプ２により照射さ
れ、原稿１４からの反射光は第１キヤリッジ６、第２キ
ヤリッジ７を通じてレンズユニット８を通り３ライン型
カラーＣＣＤラインセンサ９上に縮小結像し、１ライン
毎に読み取られる。読み取られた画像信号を受け取るセ
ンサボード基板１０上では、３ライン型カラーＣＣＤラ
インセンサ９から駆動パルスＳＨに同期して、画像信号
がＣＣＤ信号処理基板１２に出力される。このアナログ
画像信号は、ＣＣＤ信号処理基板１２のアナログ信号処
理回路４０に入力される。アナログ信号処理回路４０で
は、サンプルホールド回路（図示せず）によって画像信
号をそれぞれサンプルパルスによりサンプリングし保持
することによって、画像信号を連続したアナログ信号に
し、黒レベル補正回路（図示せず）においてＣＣＤの暗
出力のレベルを検出し、黒レベルを基準として信号のバ
ラツキを補正し、補正後の画像信号を出力する。また、
画像信号は、ＣＣＤ感度と原稿面照度との関係で決まる
実質光量を補正するためにＡＧＣ（Auto Gain Contro
l）がなされる。
【００２０】アナログ信号処理回路４０から出力された
アナログ信号は、Ａ／Ｄ変換回路４１によりデジタル信
号に変換される。次段のシェーディング補正回路４２以
降はデジタル処理が行われ、ここでは、ハロゲンランプ
２により照射された白基準板１５の反射光を３ライン型
カラーＣＣＤラインセンサ９で読み取った画像信号に基
づいて、所定の濃度のレベルが得られるように、ＣＣＤ
の感度のバラツキや照射系の配光ムラを補正する。ライ
ン間補正回路４３では、図２を参照して説明したように
３ライン型としたために副走査方向のＲ、Ｇ、Ｂ各ライ
ン間に生じるディレイをライン間補正用のメモリを用い
て各ラインのずれを補正して、同一位置で読取った画像
信号として出力する。制御回路４４では、上記した各処
理回路、即ちアナログ信号処理回路４０、Ａ／Ｄ変換回
路４１、シェーディング補正回路４２及びライン間補正
回路４３の動作を制御する制御信号を生成している。な
お、その際に発振器４５からのクロックに基づいて系全
体の動作や信号のタイミングを調整する。
アナログ信号は、Ａ／Ｄ変換回路４１によりデジタル信
号に変換される。次段のシェーディング補正回路４２以
降はデジタル処理が行われ、ここでは、ハロゲンランプ
２により照射された白基準板１５の反射光を３ライン型
カラーＣＣＤラインセンサ９で読み取った画像信号に基
づいて、所定の濃度のレベルが得られるように、ＣＣＤ
の感度のバラツキや照射系の配光ムラを補正する。ライ
ン間補正回路４３では、図２を参照して説明したように
３ライン型としたために副走査方向のＲ、Ｇ、Ｂ各ライ
ン間に生じるディレイをライン間補正用のメモリを用い
て各ラインのずれを補正して、同一位置で読取った画像
信号として出力する。制御回路４４では、上記した各処
理回路、即ちアナログ信号処理回路４０、Ａ／Ｄ変換回
路４１、シェーディング補正回路４２及びライン間補正
回路４３の動作を制御する制御信号を生成している。な
お、その際に発振器４５からのクロックに基づいて系全
体の動作や信号のタイミングを調整する。
【００２１】ＣＣＤ信号処理基板１２では、３ライン型
カラーＣＣＤラインセンサ９からＲ、Ｇ、Ｂそれぞれに
ついて２系統（ODD、EVEN）のアナログ画像信号ＶRE，
ＶRO，ＶGE，ＶGO，ＶBE，ＶBOをアナログ処理回路４０
で補正して、次段のＡ／Ｄコンバータ４１でデジタル値
に変換し、原稿を実際に読み取るスキャナ部の読み取り
動作ができるように初期設定を行う必要があり、そのた
めの制御を行う。この場合、アナログ信号処理回路４０
で、ODD／EVEN差補正、黒レベル補正（ＤＣオフセット
補正）、白レベル補正（ゲインコントロール）を、Ａ／
Ｄコンバータ４１ではグレーバランス補正（Ｖref調
整）を行う。本発明において、これらの補正はＡ／Ｄコ
ンバータ４１のデジタル出力値に基づいて行われ、この
デジタル値を入力とするＤ／Ａコンバータから出力され
るアナログ値により制御される。また、Ｄ／Ａコンバー
タにおける基準電圧を、Ａ／Ｄコンバータ４１のデジタ
ル出力をフィードバックすることにより最大のダイナミ
ックレンジに調整するようにしている。このコントロー
ルにおけるデジタル出力値のフイードバックは、シェー
ディング補正回路４２のデジタル値検出レジスタで保持
されているデータを制御回路４４のＣＰＵ（図示せず）
が読み込むことにより行われる。Ｄ／Ａコンバータへの
入力は、１２ビット（データ８ビット）のシリアルデー
タの形式で制御回路４４を介して行われる。
カラーＣＣＤラインセンサ９からＲ、Ｇ、Ｂそれぞれに
ついて２系統（ODD、EVEN）のアナログ画像信号ＶRE，
ＶRO，ＶGE，ＶGO，ＶBE，ＶBOをアナログ処理回路４０
で補正して、次段のＡ／Ｄコンバータ４１でデジタル値
に変換し、原稿を実際に読み取るスキャナ部の読み取り
動作ができるように初期設定を行う必要があり、そのた
めの制御を行う。この場合、アナログ信号処理回路４０
で、ODD／EVEN差補正、黒レベル補正（ＤＣオフセット
補正）、白レベル補正（ゲインコントロール）を、Ａ／
Ｄコンバータ４１ではグレーバランス補正（Ｖref調
整）を行う。本発明において、これらの補正はＡ／Ｄコ
ンバータ４１のデジタル出力値に基づいて行われ、この
デジタル値を入力とするＤ／Ａコンバータから出力され
るアナログ値により制御される。また、Ｄ／Ａコンバー
タにおける基準電圧を、Ａ／Ｄコンバータ４１のデジタ
ル出力をフィードバックすることにより最大のダイナミ
ックレンジに調整するようにしている。このコントロー
ルにおけるデジタル出力値のフイードバックは、シェー
ディング補正回路４２のデジタル値検出レジスタで保持
されているデータを制御回路４４のＣＰＵ（図示せず）
が読み込むことにより行われる。Ｄ／Ａコンバータへの
入力は、１２ビット（データ８ビット）のシリアルデー
タの形式で制御回路４４を介して行われる。
【００２２】次に、Ｄ／ＡコンバータとＤ／Ａコンバー
タによりコントロールされるアナログ信号処理回路４０
及びＡ／Ｄコンバータ４１よりなる制御系の構成及び制
御系による各処理回路における初期設定動作を詳細に説
明する。図６は、この制御系の構成を示すブロック図で
ある。制御系は、デジタル値で制御データが入力される
Ｄ／Ａコンバータ５１と、Ｄ／Ａコンバータ５１からの
アナログ出力が設定され、設定された値により出力がコ
ントロールされるＡ／Ｄコンバータ４１及びアナログ信
号処理回路４０とからなる。Ｄ／Ａコンバータ５１は、
外部から電圧が調整できる基準電圧の入力端子Ｖreft、
Ｖrefbの他に、シリアルデータ入力端子ＤＩ、シフトク
ロック入力端子ＣＬＫ、ＬＤ入力端子及び、８チャネル
分のアナログ出力端子Ａ０１〜Ａ０８が設けられてい
る。シリアルデータ入力端子ＤＩには、データ長が１２
ビットのシリアルデータが入力される。シリアルデータ
の下位８ビットは出力電圧のレベル設定用で上位４ビッ
トがアドレス選択用となる。シフトクロック入力端子Ｃ
ＬＫから入力されるシフトクロックの立ち上がりでＤＩ
入力端子からの入力信号が１２ビットシフトレジスタに
入力される。ＬＤ入力端子にHighレベルが入力される
と、１２ビットシフトレジタに保持されているデータの
値が出力用レジスタにセットされる。Ｄ／Ａコンバータ
５１の出力電圧Ｖoutは、入力データ：〈DATA〉と、外
部から調整できる基準電圧ＶreftとＶrefbにより変わる
ことになり、その関係は以下の式のようになる。 Ｖout＝Ｖrefb＋（Ｖreft−Ｖrefb）×〈DATA〉／２５
５
タによりコントロールされるアナログ信号処理回路４０
及びＡ／Ｄコンバータ４１よりなる制御系の構成及び制
御系による各処理回路における初期設定動作を詳細に説
明する。図６は、この制御系の構成を示すブロック図で
ある。制御系は、デジタル値で制御データが入力される
Ｄ／Ａコンバータ５１と、Ｄ／Ａコンバータ５１からの
アナログ出力が設定され、設定された値により出力がコ
ントロールされるＡ／Ｄコンバータ４１及びアナログ信
号処理回路４０とからなる。Ｄ／Ａコンバータ５１は、
外部から電圧が調整できる基準電圧の入力端子Ｖreft、
Ｖrefbの他に、シリアルデータ入力端子ＤＩ、シフトク
ロック入力端子ＣＬＫ、ＬＤ入力端子及び、８チャネル
分のアナログ出力端子Ａ０１〜Ａ０８が設けられてい
る。シリアルデータ入力端子ＤＩには、データ長が１２
ビットのシリアルデータが入力される。シリアルデータ
の下位８ビットは出力電圧のレベル設定用で上位４ビッ
トがアドレス選択用となる。シフトクロック入力端子Ｃ
ＬＫから入力されるシフトクロックの立ち上がりでＤＩ
入力端子からの入力信号が１２ビットシフトレジスタに
入力される。ＬＤ入力端子にHighレベルが入力される
と、１２ビットシフトレジタに保持されているデータの
値が出力用レジスタにセットされる。Ｄ／Ａコンバータ
５１の出力電圧Ｖoutは、入力データ：〈DATA〉と、外
部から調整できる基準電圧ＶreftとＶrefbにより変わる
ことになり、その関係は以下の式のようになる。 Ｖout＝Ｖrefb＋（Ｖreft−Ｖrefb）×〈DATA〉／２５
５
【００２３】図７は、上記の制御系により行われる各処
理回路の初期設定動作のフローチャートを示す。図７を
参照して、初期設定動作を以下に説明する。なお、説明
文中に括弧書きで図７のステップ番号を参照のために付
記する。初期設定のスタート時に、Ｄ／Ａコンバータ５
１の基準電圧ＶreftとＶrefbに初期値を設定する（Ｓ
１）。ここでは、Ｖreft＝５（V）、Ｖrefb＝０（V）と
する。図６の構成をとる場合、アナログ出力端子Ａ０６
のチャンネルに〈DATA〉＝２５５、Ａ０７のチャンネル
に〈DATA〉＝０を設定することにより、この基準電圧が
設定可能になされる。このときの１ステップあたりの電
圧は、（５−０）／２５５（V）となり、約２０（mV）
となる。
理回路の初期設定動作のフローチャートを示す。図７を
参照して、初期設定動作を以下に説明する。なお、説明
文中に括弧書きで図７のステップ番号を参照のために付
記する。初期設定のスタート時に、Ｄ／Ａコンバータ５
１の基準電圧ＶreftとＶrefbに初期値を設定する（Ｓ
１）。ここでは、Ｖreft＝５（V）、Ｖrefb＝０（V）と
する。図６の構成をとる場合、アナログ出力端子Ａ０６
のチャンネルに〈DATA〉＝２５５、Ａ０７のチャンネル
に〈DATA〉＝０を設定することにより、この基準電圧が
設定可能になされる。このときの１ステップあたりの電
圧は、（５−０）／２５５（V）となり、約２０（mV）
となる。
【００２４】この条件で、出力端子Ａ０２・Ａ０３から
の出力を調整してアナログ信号処理回路４０にその値を
設定することにより、黒レベル補正（DCオフセット補
正）を行い（Ｓ２）、出力端子Ａ０４・Ａ０５からの出
力を調整してその値で白レベル補正（ゲインコントロー
ル）を行う（Ｓ３）。また、出力端子Ａ０１からの出力
を調整してその値をＡ／Ｄコンバータ４１のＶref＋に
設定することにより、グレーバランス補正（Ｖref調
整）を行う。次に、最大のダイナミックレンジに調整す
る手順として、入力値〈DATA〉によって設定されたＡ０
１〜Ａ０５によって得られる最大値、最小値を求め、最
大値を少し越える値を出力端子Ａ０６（Ｖreft）に設定
し、最小値より少し小さい値を出力端子Ａ０７（Ｖref
b）に再設定する（Ｓ５）。ここで、例えば、Ａ０１〜
Ａ０５までの設定に係わる〈DATA〉の最大値が２００
（約３．９２（V））、最小値が１００（約１．９６
（V））である場合に、出力端子Ａ０６のＶreft＝４．
０（V）、を出力端子Ａ０７のＶrefb＝１．９（V）とな
るように設定する。この設定によると、１ステップあた
りの電圧は、（４−１．９）／２５５（V）となり、約
８（mV）となりダイナミックレンジが広がり、より精度
の高い補正が可能となる。
の出力を調整してアナログ信号処理回路４０にその値を
設定することにより、黒レベル補正（DCオフセット補
正）を行い（Ｓ２）、出力端子Ａ０４・Ａ０５からの出
力を調整してその値で白レベル補正（ゲインコントロー
ル）を行う（Ｓ３）。また、出力端子Ａ０１からの出力
を調整してその値をＡ／Ｄコンバータ４１のＶref＋に
設定することにより、グレーバランス補正（Ｖref調
整）を行う。次に、最大のダイナミックレンジに調整す
る手順として、入力値〈DATA〉によって設定されたＡ０
１〜Ａ０５によって得られる最大値、最小値を求め、最
大値を少し越える値を出力端子Ａ０６（Ｖreft）に設定
し、最小値より少し小さい値を出力端子Ａ０７（Ｖref
b）に再設定する（Ｓ５）。ここで、例えば、Ａ０１〜
Ａ０５までの設定に係わる〈DATA〉の最大値が２００
（約３．９２（V））、最小値が１００（約１．９６
（V））である場合に、出力端子Ａ０６のＶreft＝４．
０（V）、を出力端子Ａ０７のＶrefb＝１．９（V）とな
るように設定する。この設定によると、１ステップあた
りの電圧は、（４−１．９）／２５５（V）となり、約
８（mV）となりダイナミックレンジが広がり、より精度
の高い補正が可能となる。
【００２５】この状態で、また、先に行ったステップＳ
２〜Ｓ４を繰り返し、即ち出力端子Ａ０２・Ａ０３から
の出力を調整して黒レベル補正（ＤＣオフセット補正）
を行い（Ｓ７）、出力端子Ａ０４・Ａ０５からの出力を
調整して白レベル補正（ゲインコントロール）を行い
（Ｓ８）、出力端子Ａ０１からの出力を調整してグレー
バランス補正（Ｖref調整）を行う（Ｓ９）。このよう
に、Ｄ／Ａコンバータを各補正ごとに割り当てることに
より、一層ダイナミックレンジを広げることができ、ま
た、安定した調整動作によって、精度の高い補正が可能
となり、高画質の読み取り画像を得ることができる。な
お、本実施例の説明では、３ライン型カラーＣＣＤイメ
ージセンサを用いた場合で説明したが、もちろん白黒の
場合にも適用できる。
２〜Ｓ４を繰り返し、即ち出力端子Ａ０２・Ａ０３から
の出力を調整して黒レベル補正（ＤＣオフセット補正）
を行い（Ｓ７）、出力端子Ａ０４・Ａ０５からの出力を
調整して白レベル補正（ゲインコントロール）を行い
（Ｓ８）、出力端子Ａ０１からの出力を調整してグレー
バランス補正（Ｖref調整）を行う（Ｓ９）。このよう
に、Ｄ／Ａコンバータを各補正ごとに割り当てることに
より、一層ダイナミックレンジを広げることができ、ま
た、安定した調整動作によって、精度の高い補正が可能
となり、高画質の読み取り画像を得ることができる。な
お、本実施例の説明では、３ライン型カラーＣＣＤイメ
ージセンサを用いた場合で説明したが、もちろん白黒の
場合にも適用できる。
【００２６】
【発明の効果】（１） 本発明によると、イメージセン
サからの画像信号をデジタル化する際、Ａ／Ｄコンバー
タにおけるリファレンス信号（変換パラメータ）及びＡ
／Ｄコンバータの前段に設けたアナログ画像信号処理手
段における処理パラメータ（ＤＣオフセット、ゲイン）
の設定を行うＤ／Ａコンバータのダイナミックレンジを
制御するようにし、最大のダイナミックレンジで設定値
の調整を行うことを可能としたことにより、デジタル変
換の精度と、この調整によって同時に行われる画像信号
の各種レベル補正の精度を高め、高画質の読取画像を安
定して得ることができる。
サからの画像信号をデジタル化する際、Ａ／Ｄコンバー
タにおけるリファレンス信号（変換パラメータ）及びＡ
／Ｄコンバータの前段に設けたアナログ画像信号処理手
段における処理パラメータ（ＤＣオフセット、ゲイン）
の設定を行うＤ／Ａコンバータのダイナミックレンジを
制御するようにし、最大のダイナミックレンジで設定値
の調整を行うことを可能としたことにより、デジタル変
換の精度と、この調整によって同時に行われる画像信号
の各種レベル補正の精度を高め、高画質の読取画像を安
定して得ることができる。
【００２７】（２） 上記（１）の効果に加えて、Ａ／
Ｄコンバータから出力されるデジタル出力に基づいてＤ
／Ａコンバータのダイナミックレンジを制御する、つま
り、画像信号のＡ／Ｄ変換結果をフィードバックしＤ／
Ａコンバータのダイナミックレンジを制御することによ
り、最適なレンジ調整を自動的に行い、デジタル変換の
精度と、この調整によって同時に行われる画像信号の各
種レベル補正の精度をさらに高め、高画質の読取画像を
安定して得ることができる。また、Ｄ／Ａコンバータの
ダイナミックレンジの制御を具体化する場合に、Ａ／Ｄ
コンバータにおける画像信号のＡ／Ｄ変換後のデジタル
出力に従いＤ／Ａ変換に用いるリファレンス信号（基準
信号）の設定値を調整することにより簡単な手段で実現
できる。
Ｄコンバータから出力されるデジタル出力に基づいてＤ
／Ａコンバータのダイナミックレンジを制御する、つま
り、画像信号のＡ／Ｄ変換結果をフィードバックしＤ／
Ａコンバータのダイナミックレンジを制御することによ
り、最適なレンジ調整を自動的に行い、デジタル変換の
精度と、この調整によって同時に行われる画像信号の各
種レベル補正の精度をさらに高め、高画質の読取画像を
安定して得ることができる。また、Ｄ／Ａコンバータの
ダイナミックレンジの制御を具体化する場合に、Ａ／Ｄ
コンバータにおける画像信号のＡ／Ｄ変換後のデジタル
出力に従いＤ／Ａ変換に用いるリファレンス信号（基準
信号）の設定値を調整することにより簡単な手段で実現
できる。
【００２８】（３）上記（１）、（２）の効果に加え
て、Ｄ／Ａコンバータにおいて、Ｄ／Ａ変換に用いるリ
ファレンス信号（基準信号）を、さらには画像信号のＡ
／Ｄ変換後のデジタル出力を、可変値として設定・入力
することにより、アナログ変換後の各出力チャンネルに
Ａ／Ｄコンバータ、アナログ信号処理回路においてそれ
ぞれ設定値として用いる変換パラメータあるいは処理パ
ラメータを出力することが可能で、Ａ／Ｄコンバータで
は画像信号のグレーバランス補正を行うように、また、
アナログ信号処理回路では画像信号の黒レベル補正及び
／又は白レベル補正を行うようにし、イメージセンサか
らの画像信号をデジタル化する際にこうした画像信号の
補正が同時にすることができるので、高画質の読取画像
を安定して得ることができる。
て、Ｄ／Ａコンバータにおいて、Ｄ／Ａ変換に用いるリ
ファレンス信号（基準信号）を、さらには画像信号のＡ
／Ｄ変換後のデジタル出力を、可変値として設定・入力
することにより、アナログ変換後の各出力チャンネルに
Ａ／Ｄコンバータ、アナログ信号処理回路においてそれ
ぞれ設定値として用いる変換パラメータあるいは処理パ
ラメータを出力することが可能で、Ａ／Ｄコンバータで
は画像信号のグレーバランス補正を行うように、また、
アナログ信号処理回路では画像信号の黒レベル補正及び
／又は白レベル補正を行うようにし、イメージセンサか
らの画像信号をデジタル化する際にこうした画像信号の
補正が同時にすることができるので、高画質の読取画像
を安定して得ることができる。
【図１】本発明を適用したカラー原稿読取装置の構成の
概要を示す図である。
概要を示す図である。
【図２】３ライン型カラーＣＣＤイメージセンサ９の受
光面を示す図である。
光面を示す図である。
【図３】３ライン型カラーＣＣＤイメージセンサの回路
構成を示すブロック図である。
構成を示すブロック図である。
【図４】ＣＣＤを駆動するための各種の信号のタイミン
グの相互関係を示すタイムチャートである。
グの相互関係を示すタイムチャートである。
【図５】図１のカラー原稿読取装置の信号処理基板に有
する画像処理回路をより詳細に示すブロック図である。
する画像処理回路をより詳細に示すブロック図である。
【図６】Ｄ／Ａコンバータによりコントロールされるア
ナログ信号処理回路及びＡ／Ｄコンバータの構成を示す
ブロック図である。
ナログ信号処理回路及びＡ／Ｄコンバータの構成を示す
ブロック図である。
【図７】図６の制御系により行われる各処理回路の初期
設定動作のフローチャートを示す。
設定動作のフローチャートを示す。
【図８】基準信号が可変設定可能な従来のＡ／Ｄコンバ
ータの概略構成を示す図である。
ータの概略構成を示す図である。
【図９】Ａ／Ｄコンバータの基準信号の設定に用いる従
来のＤ／Ａコンバータの概略構成を示す図である。
来のＤ／Ａコンバータの概略構成を示す図である。
９…３ライン型カラーＣＣＤイメージセンサ、１０…セ
ンサボード基板、 １２…ＣＣＤ信号処理基板、１
４…原稿、 １５…白基準板、４０…
アナログ信号処理回路、 ４１…Ａ／Ｄ変換回路、４２
…シェーディング補正回路、４３…ライン間補正回路、
４４…制御回路、 ４５…発振器、５１…
Ｄ／Ａ変換回路（コンバータ）。
ンサボード基板、 １２…ＣＣＤ信号処理基板、１
４…原稿、 １５…白基準板、４０…
アナログ信号処理回路、 ４１…Ａ／Ｄ変換回路、４２
…シェーディング補正回路、４３…ライン間補正回路、
４４…制御回路、 ４５…発振器、５１…
Ｄ／Ａ変換回路（コンバータ）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B047 AA01 AB02 BA02 BB02 BC05 BC09 BC11 DA01 DB01 DB05 5C072 AA01 BA17 EA05 FB17 FB18 LA15 RA16 UA03 UA06 5C077 LL19 MM03 MP06 NN02 NP03 PP06 PP07 PP09 PP11 PP12 PP43 PP44 PP45 PQ03 PQ08 RR01 RR05 RR15 RR18 SS01
Claims (7)
- 【請求項１】 イメージセンサと、該イメージセンサか
ら出力されるアナログ画像信号を、可変に設定されるパ
ラメータ値に基づき処理・変換する画像信号処理手段
と、該画像信号処理手段の動作を制御する制御手段とを
有する画像読取装置において、前記制御手段は、ダイナ
ミックレンジが制御可能なＤ／Ａコンバータを備え、該
Ｄ／Ａコンバータにより前記画像信号処理手段において
設定されるパラメータ値を調整することを特徴とする画
像読取装置。 - 【請求項２】 前記画像信号処理手段は、前記イメージ
センサから出力されるアナログ画像信号を、可変に設定
されるリファレンス信号値に基づきＡ／Ｄ変換するＡ／
Ｄコンバータを有するとともに、該Ａ／Ｄコンバータに
おけるリファレンス信号の設定値が前記Ｄ／Ａコンバー
タにより調整されることを特徴とする請求項１記載の画
像読取装置。 - 【請求項３】 前記画像信号処理手段は、前記イメージ
センサから出力されるアナログ画像信号を、可変に設定
される処理パラメータに基づき処理するアナログ信号処
理回路を有するとともに、該アナログ信号処理回路にお
ける処理パラメータの設定値が前記Ｄ／Ａコンバータに
より調整されることを特徴とする請求項１又は２記載の
画像読取装置。 - 【請求項４】 前記Ｄ／Ａコンバータは、前記Ａ／Ｄコ
ンバータから出力されるデジタル出力に基づいてダイナ
ミックレンジが制御されることを特徴とする請求項１乃
至３のいずれかに２記載の画像読取装置。 - 【請求項５】 前記Ｄ／Ａコンバータのダイナミックレ
ンジの制御は、Ｄ／Ａ変換に用いるリファレンス信号の
設定値を調整することにより行うことを特徴とする請求
項１乃至４のいずれかに記載の画像読取装置。 - 【請求項６】 前記Ｄ／Ａコンバータは、その出力に基
づき前記Ａ／Ｄコンバータにおけるリファレンス信号の
設定値を調整することにより、画像信号のグレーバラン
ス補正を行うことを特徴とする請求項２乃至５のいずれ
かに記載の画像読取装置。 - 【請求項７】 前記Ｄ／Ａコンバータは、その出力に基
づき前記アナログ信号処理回路における処理パラメータ
の設定値を調整することにより、画像信号の黒レベル補
正及び／又は白レベル補正を行うことを特徴とする請求
項３乃至６のいずれかに記載の画像読取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124031A JP2000316087A (ja) | 1999-04-30 | 1999-04-30 | 画像読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124031A JP2000316087A (ja) | 1999-04-30 | 1999-04-30 | 画像読取装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000316087A true JP2000316087A (ja) | 2000-11-14 |
Family
ID=14875327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124031A Pending JP2000316087A (ja) | 1999-04-30 | 1999-04-30 | 画像読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000316087A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001466A1 (ja) * | 2004-06-24 | 2006-01-05 | Sony Corporation | 信号処理装置、信号処理方法 |
-
1999
- 1999-04-30 JP JP11124031A patent/JP2000316087A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001466A1 (ja) * | 2004-06-24 | 2006-01-05 | Sony Corporation | 信号処理装置、信号処理方法 |
| CN100387046C (zh) * | 2004-06-24 | 2008-05-07 | 索尼株式会社 | 信号处理设备和信号处理方法 |
| US7468687B2 (en) | 2004-06-24 | 2008-12-23 | Sony Corporation | Signal processing device and signal processing method |
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