JP2000200498A - Semiconductor device - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は半導体装置に関
し、特に、ブローされることによってその抵抗値が低下
するアンチヒューズを備えた半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having an anti-fuse whose resistance decreases when blown.
【0002】[0002]
【従来の技術】図8は、従来のダイナミックランダムア
クセスメモリ(以下、DRAMと称す)30の構成を示
すブロック図である。図8を参照して、このDRAM3
0は、クロック発生回路31、行および列アドレスバッ
ファ32、行デコーダ33、列デコーダ34、冗長列デ
コーダ35、メモリマット36、入力バッファ40およ
び出力バッファ41を備え、メモリマット36はメモリ
アレイ37、冗長メモリアレイ38およびセンスアンプ
+入出力制御回路39を含む。2. Description of the Related Art FIG. 8 is a block diagram showing a configuration of a conventional dynamic random access memory (hereinafter, referred to as DRAM) 30. Referring to FIG.
0 includes a clock generation circuit 31, a row and column address buffer 32, a row decoder 33, a column decoder 34, a redundant column decoder 35, a memory mat 36, an input buffer 40, and an output buffer 41. A redundant memory array 38 and a sense amplifier + input / output control circuit 39 are included.
【0003】クロック発生回路31は、外部から与えら
れる信号/RAS,/CASに基づいて所定の動作モー
ドを選択し、DRAM30全体を制御する。A clock generation circuit 31 selects a predetermined operation mode based on externally applied signals / RAS and / CAS, and controls the entire DRAM 30.
【0004】行および列アドレスバッファ32は、外部
から与えられるアドレス信号A0〜Ai(ただし、iは
0以上の整数である)に基づいて行アドレス信号RA0
〜RAiおよび列アドレス信号CA0〜CAiを生成
し、生成した信号RA0〜RAiおよびCA0〜CAi
をそれぞれ行デコーダ33および列デコーダ34,35
に与える。[0004] Row and column address buffer 32 is provided with a row address signal RA0 based on externally applied address signals A0 to Ai (where i is an integer of 0 or more).
To RAi and column address signals CA0 to CAi, and generated signals RA0 to RAi and CA0 to CAi
To the row decoder 33 and the column decoders 34 and 35, respectively.
Give to.
【0005】メモリアレイ37は、行列状に配列され、
それぞれが1ビットのデータを記憶する複数のメモリセ
ルを含む。各メモリセルは行アドレスおよび列アドレス
によって決定される所定のアドレスに配置される。The memory array 37 is arranged in a matrix.
Each memory cell includes a plurality of memory cells each storing 1-bit data. Each memory cell is arranged at a predetermined address determined by a row address and a column address.
【0006】行デコーダ33は、行および列アドレスバ
ッファ32から与えられた行アドレス信号RA0〜RA
iに応答して、メモリアレイ37の行アドレスを指定す
る。列デコーダ34は、行および列アドレスバッファ3
2から与えられた列アドレス信号CA0〜CAiに応答
して、メモリアレイ37の列アドレスを指定する。[0006] Row decoder 33 includes row address signals RA 0 to RA provided from row and column address buffer 32.
In response to i, the row address of the memory array 37 is specified. The column decoder 34 includes a row and column address buffer 3
2 designates a column address of the memory array 37 in response to the column address signals CA0 to CAi given from 2.
【0007】列デコーダ34および冗長列デコーダ35
内には、メモリアレイ37のうちの不良なメモリセルを
含む列アドレスおよびその列アドレスと置換される冗長
メモリセル35の列アドレスをプログラムするためのヒ
ューズ群(図示せず)が設けられている。ヒューズ群に
よってプログラムされた不良な列アドレスに対応する列
アドレス信号CA0〜CAiが入力された場合は、列デ
コーダ34はその列アドレスを指定せず、冗長列デコー
ダ35はその列アドレスの代わりにプログラムされた冗
長メモリアレイ38の列アドレスを指定する。すなわ
ち、メモリアレイ37内の不良メモリセルを含む不良メ
モリセル列は、冗長メモリアレイ38の正常なメモリセ
ル列と置換される。Column decoder 34 and redundant column decoder 35
A fuse group (not shown) for programming a column address including a defective memory cell in the memory array 37 and a column address of a redundant memory cell 35 to be replaced with the column address is provided therein. . When column address signals CA0 to CAi corresponding to the defective column address programmed by the fuse group are input, column decoder 34 does not specify the column address, and redundant column decoder 35 sets the program instead of the column address. The column address of the redundant memory array 38 is designated. That is, a defective memory cell column including a defective memory cell in the memory array 37 is replaced with a normal memory cell column in the redundant memory array 38.
【0008】センスアンプ+入出力制御回路39は、行
デコーダ33および列デコーダ34(または冗長列デコ
ーダ35)によって指定されたアドレスのメモリセルを
データ入出力線対IOPの一端に接続する。データ入出
力線対IOPの他端は、入力バッファ40および出力バ
ッファ41に接続される。入力バッファ40は、書込モ
ード時に、外部から与えられる信号/Wに応答して、外
部から入力されたデータをデータ入出力線対IOPを介
して選択されたメモリセルに与える。出力バッファ41
は、読出モード時に外部から入力される信号/OEに応
答して、選択されたメモリセルからの読出データを外部
に出力する。A sense amplifier + input / output control circuit 39 connects a memory cell at an address designated by a row decoder 33 and a column decoder 34 (or a redundant column decoder 35) to one end of a data input / output line pair IOP. The other end of the data input / output line pair IOP is connected to the input buffer 40 and the output buffer 41. In a write mode, input buffer 40 applies data input from the outside to a selected memory cell via data input / output line pair IOP in response to an externally applied signal / W. Output buffer 41
Outputs read data from a selected memory cell to an external device in response to a signal / OE externally input in a read mode.
【0009】図9は、図8に示したDRAMのメモリマ
ット36の構成を示す一部省略した回路ブロック図であ
る。FIG. 9 is a partially omitted circuit block diagram showing the structure of the memory mat 36 of the DRAM shown in FIG.
【0010】図9を参照して、メモリアレイ37は、行
列状に配列され複数のメモリセルMCと、各行に対応し
て設けられたワード線WLと、各列に対応して設けられ
たビット線対BL,/BLとを含む。Referring to FIG. 9, a memory array 37 includes a plurality of memory cells MC arranged in a matrix, a word line WL provided corresponding to each row, and a bit line provided corresponding to each column. Line pair BL, / BL.
【0011】各メモリセルMCは、アクセス用のNチャ
ネルMOSトランジスタと情報記憶用のキャパシタとを
含む周知のものである。ワード線WLは、行デコーダ3
3の出力を伝達し、選択された行のメモリセルMCを活
性化させる。ビット線対BL,/BLは、選択されたメ
モリセルMCとデータ信号の入出力を行なう。Each memory cell MC is a well-known memory cell including an N-channel MOS transistor for access and a capacitor for storing information. The word line WL is connected to the row decoder 3
3 to activate the memory cells MC in the selected row. Bit line pair BL, / BL inputs and outputs a data signal to and from selected memory cell MC.
【0012】冗長メモリセル38は、列の数がメモリア
レイ37よりも少ないことを除けば、メモリアレイ37
と同じ構成である。メモリアレイ37と冗長メモリアレ
イ38は同じ行数を有し、ワード線WLはメモリアレイ
37と冗長メモリアレイ38とで共用されている。The redundant memory cells 38 have a smaller number of columns than the memory array 37, except that the number of columns is smaller than that of the memory array 37.
It has the same configuration as. The memory array 37 and the redundant memory array 38 have the same number of rows, and the word line WL is shared by the memory array 37 and the redundant memory array 38.
【0013】センスアンプ+入出力制御回路39は、各
列に対応して設けられた列選択ゲート42、センスアン
プ43およびイコライザ44を含む。列選択ゲート42
は、ビット線対BL,/BLとデータ入出力線対IO,
/IOとの間に接続された1対のNチャネルMOSトラ
ンジスタを含む。各NチャネルMOSトランジスタのゲ
ートは、列選択線CSLを介して列デコーダ34または
35に接続される。列デコーダ34または35によって
列選択線CSLが選択レベルの「H」レベルに立上げら
れると1対のNチャネルMOSトランジスタが導通し、
ビット線対BL,/BLとデータ入出力線対IO,/I
Oとが結合される。The sense amplifier + input / output control circuit 39 includes a column selection gate 42, a sense amplifier 43, and an equalizer 44 provided corresponding to each column. Column selection gate 42
Are a pair of bit lines BL, / BL and a pair of data input / output lines IO,
/ IO includes a pair of N-channel MOS transistors. The gate of each N-channel MOS transistor is connected to column decoder 34 or 35 via column select line CSL. When column select line CSL is raised to the selected level "H" level by column decoder 34 or 35, a pair of N-channel MOS transistors are rendered conductive,
Bit line pair BL, / BL and data input / output line pair IO, / I
O is combined.
【0014】センスアンプ43は、センスアンプ活性化
信号SE,/SEがそれぞれ「H」レベルおよび「L」
レベルになったことに応じて、ビット線対BL,/BL
間の微小電位差を電源電圧Vccに増幅する。イコライ
ザ44は、ビット線イコライズ信号BLEQが活性化レ
ベルの「H」レベルになったことに応じて、ビット線対
BLと/BLの電位をビット線電位VBL(=Vcc/
2)にイコライズする。Sense amplifier 43 has sense amplifier activation signals SE and / SE at "H" level and "L" level, respectively.
Level, the bit line pair BL, / BL
The small potential difference between them is amplified to the power supply voltage Vcc. Equalizer 44 changes the potentials of bit line pair BL and / BL to bit line potential VBL (= Vcc /
Equalize to 2).
【0015】次に、図8および図9で示したDRAMの
動作について簡単に説明する。書込モード時において
は、列デコーダ34または35が、列アドレス信号CA
0〜CAiに応じた列の列選択線CSLを活性化レベル
の「H」レベルに立上げて列選択ゲート42を導通させ
る。Next, the operation of the DRAM shown in FIGS. 8 and 9 will be briefly described. In the write mode, column decoder 34 or 35 supplies column address signal CA
The column selection line CSL of the column corresponding to 0 to CAi is raised to the activation level “H” level, and the column selection gate 42 is turned on.
【0016】入力バッファ40は、信号/Wに応答し
て、外部からの書込データをデータ入出力線対IOPを
介して選択された列のビット線対BL,/BLに与え
る。書込データはビット線BL,/BL間の電位差とし
て与えられる。次いで、行デコーダ33が、行アドレス
信号RA0〜RAiに応じた行のワード線WLを活性化
レベルの「H」レベルに立上げ、その行のメモリセルM
CのNチャネルMOSトランジスタを導通させる。選択
されたメモリセルMCのキャパシタには、ビット線BL
または/BLの電位に応じた量の電荷が蓄えられる。In response to signal / W, input buffer 40 supplies external write data to bit line pair BL, / BL of the selected column via data input / output line pair IOP. Write data is applied as a potential difference between bit lines BL and / BL. Next, row decoder 33 raises word line WL of the row corresponding to row address signals RA0-RAi to an activation level of "H" level, and memory cell M of that row is activated.
The C N-channel MOS transistor is turned on. The bit line BL is connected to the capacitor of the selected memory cell MC.
Alternatively, an amount of charge corresponding to the potential of / BL is stored.
【0017】読出モード時においては、まずビット線イ
コライズ信号BLEQが「L」レベルに立下がり、ビッ
ト線BL,/BLのイコライズが停止される。行デコー
ダ33は、行アドレス信号RA0〜RAiに対応する行
のワード線WLを選択レベルの「H」レベルに立上げ
る。ビット線BL,/BLの電位は、活性化されたメモ
リセルMCのキャパシタの電荷量に応じて微小量だけ変
化する。In the read mode, first, bit line equalize signal BLEQ falls to "L" level, and equalization of bit lines BL and / BL is stopped. Row decoder 33 raises word line WL of the row corresponding to row address signals RA0-RAi to the selected level “H”. The potentials of bit lines BL and / BL change by a small amount according to the amount of charge of the capacitor of activated memory cell MC.
【0018】次いで、センスアンプ活性化信号SE,/
SEがそれぞれ「H」レベルおよび「L」レベルとな
り、センスアンプ43が活性化される。ビット線BLの
電位がビット線/BLの電位よりも微小量だけ高いと
き、ビット線BLの電位が「H」レベルまで引上げら
れ、ビット線/BLの電位が「L」レベルまで引下げら
れる。逆に、ビット線/BLの電位がビット線BLの電
位よりも微小量だけ高いとき、ビット線/BLの電位が
「H」レベルまで引上げられ、ビット線BLの電位が
「L」レベルまで引下げられる。Next, a sense amplifier activation signal SE, /
SE becomes “H” level and “L” level, respectively, and sense amplifier 43 is activated. When the potential of bit line BL is slightly higher than the potential of bit line / BL, the potential of bit line BL is raised to "H" level, and the potential of bit line / BL is lowered to "L" level. Conversely, when the potential of bit line / BL is slightly higher than the potential of bit line BL, the potential of bit line / BL is raised to "H" level and the potential of bit line BL is lowered to "L" level. Can be
【0019】次いで列デコーダ34または35は、列ア
ドレス信号CA0〜CAiに対応する列の列選択線CS
Lを選択レベルの「H」レベルに立上げて、その列の列
選択ゲート42を導通させる。選択された列のビット線
対BL,/BLのデータが列選択ゲート42およびデー
タ入出力線対IO,/IOを介して出力バッファ41に
与えられる。出力バッファ41は、信号/OEに応答し
て、読出データを外部に接続する。Next, column decoder 34 or 35 applies column selection line CS of the column corresponding to column address signals CA0-CAi.
L is raised to the "H" level of the selection level, and the column selection gate 42 of that column is made conductive. Data of the bit line pair BL, / BL of the selected column is applied to output buffer 41 via column select gate 42 and data input / output line pair IO, / IO. Output buffer 41 externally connects read data in response to signal / OE.
【0020】列アドレス信号CA0〜CAiが不良メモ
リセルMCを含む列に対応する場合は、冗長メモリアレ
イ38の列が不良メモリセルMCを含む列の代わりに選
択されるだけで、書込および読出動作は同様に行なわれ
る。When column address signals CA0-CAi correspond to columns including defective memory cells MC, writing and reading are performed only by selecting columns of redundant memory array 38 instead of columns including defective memory cells MC. The operation is performed similarly.
【0021】このように、DRAMのようなメモリ集積
回路においては、ウェハ上の良品チップ率を向上させる
ため、不良な行、列を予備の行、列と置換する方式が採
用されており、不良な行、列のアドレスを予めプログラ
ムしておくためのプログラム回路が設けられている。As described above, in a memory integrated circuit such as a DRAM, in order to improve the rate of non-defective chips on a wafer, a method of replacing a defective row or column with a spare row or column is adopted. A program circuit is provided for pre-programming the addresses of various rows and columns.
【0022】従来のプログラム回路では、複数のヒュー
ズの各々を切断するか否かによって不良な行、列のアド
レスをプログラムしていたが、ヒューズを切断するため
にレーザ装置を使用していたので装置コストが高い、ヒ
ューズ切断の精度が悪いなどの問題があった。In the conventional program circuit, a defective row or column address is programmed depending on whether or not each of a plurality of fuses is cut. However, since a laser device is used to cut the fuses, the device is not used. There were problems such as high cost and poor fuse cutting accuracy.
【0023】そこで、レーザ装置を必要としないアンチ
ヒューズを用いたプログラム回路が検討されている。こ
のアンチヒューズは、キャパシタ型の構造をしており、
そのままではキャパシタすなわちオープン回路である
が、高電圧(10V程度以上)を印加してブローすると
絶縁層に導電性のパスが発生し、数kΩ程度の抵抗値を
持つ抵抗素子となる。Therefore, a program circuit using an antifuse that does not require a laser device has been studied. This antifuse has a capacitor type structure,
Although it is a capacitor, that is, an open circuit as it is, when a high voltage (about 10 V or more) is applied and blown, a conductive path is generated in the insulating layer, and the resistance element has a resistance of about several kΩ.
【0024】図10は、アンチヒューズおよびそのブロ
ー回路を含むヒューズ回路50の構成を示す回路図であ
る。このようなヒューズ回路は、たとえば米国特許56
31862号に開示されている。FIG. 10 is a circuit diagram showing a configuration of a fuse circuit 50 including an antifuse and its blow circuit. Such a fuse circuit is disclosed, for example, in US Pat.
No. 31,862.
【0025】図10を参照して、このヒューズ回路50
は、アンチヒューズ51、PチャネルMOSトランジス
タ52〜54、NチャネルMOSトランジスタ55〜5
9およびインバータ60を含む。MOSトランジスタ5
2,54,55は、電源電位VccのラインとノードN
55との間に直列接続される。PチャネルMOSトラン
ジスタ52のゲートは信号TRASを受ける。信号TR
ASは、アドレス検出期間中は「L」レベルとなり、そ
れ以外の期間は「H」レベルとなるトリガ信号である。Referring to FIG. 10, this fuse circuit 50
Are anti-fuse 51, P-channel MOS transistors 52-54, N-channel MOS transistors 55-5
9 and an inverter 60. MOS transistor 5
Reference numerals 2, 54, and 55 denote a power supply potential Vcc line and a node N.
55 are connected in series. The gate of P-channel MOS transistor 52 receives signal TRAS. Signal TR
AS is a trigger signal that is at the “L” level during the address detection period and is at the “H” level during other periods.
【0026】PチャネルMOSトランジスタ54は、そ
のゲートが接地電位GNDのラインに接続されて常時導
通状態にされる。PチャネルMOSトランジスタ54の
チャネル長およびチャネル幅は、PチャネルMOSトラ
ンジスタ54の導通抵抗値が300kΩ程度になるよう
に設定されている。NチャネルMOSトランジスタ55
のゲートは信号DVCEを受ける。信号DVCEは、こ
のヒューズ回路のイネーブル信号であり、アンチヒュー
ズ51をブローするときおよびアドレス検出時に電源電
位Vccの1/2のレーザVcc/2にされる。Nチャ
ネルMOSトランジスタ55のチャネル長およびチャネ
ル幅は、NチャネルMOSトランジスタ55の電流駆動
能力がPチャネルMOSトランジスタ54よりも大きく
なるように設定されている。P channel MOS transistor 54 has its gate connected to the ground potential GND line and is always in a conductive state. The channel length and channel width of P-channel MOS transistor 54 are set such that the conduction resistance of P-channel MOS transistor 54 is about 300 kΩ. N channel MOS transistor 55
Receive signal DVCE. Signal DVCE is an enable signal for the fuse circuit, and is set to laser Vcc / 2, which is 1/2 of power supply potential Vcc, when blowing antifuse 51 and detecting an address. The channel length and channel width of N-channel MOS transistor 55 are set such that current driving capability of N-channel MOS transistor 55 is larger than that of P-channel MOS transistor 54.
【0027】インバータ60は、MOSトランジスタ5
4と55の間のノードN54とPチャネルMOSトラン
ジスタ53のゲートとの間に接続される。インバータ6
0の出力信号はこのヒューズ回路の出力信号FRとな
る。信号FRは、入力されたアドレス信号とプログラム
されたアドレス信号ADDRとを比較するNOR型また
はNAND型のアドレス比較回路の入力信号となる。The inverter 60 is connected to the MOS transistor 5
It is connected between a node N54 between 4 and 55 and the gate of P-channel MOS transistor 53. Inverter 6
The output signal of 0 becomes the output signal FR of this fuse circuit. The signal FR becomes an input signal of a NOR type or NAND type address comparison circuit that compares an input address signal with a programmed address signal ADDR.
【0028】NチャネルMOSトランジスタ56は、ノ
ードN55と接地電位GNDのラインとの間に接続さ
れ、そのゲートはリセット信号RSTを受ける。リセッ
ト信号RSTは、ヒューズ回路の初期状態を設定すると
きに「H」レベルにされる。NチャネルMOSトランジ
スタ57,58は、ノードN55と接地電位GNDのラ
インとの間に直列接続され、各々のゲートはそれぞれア
ドレスADDRおよび信号FRを受ける。N-channel MOS transistor 56 is connected between node N55 and a line of ground potential GND, and has a gate receiving reset signal RST. Reset signal RST is set to “H” level when setting the initial state of the fuse circuit. N-channel MOS transistors 57 and 58 are connected in series between node N55 and a line of ground potential GND, and have respective gates receiving address ADDR and signal FR, respectively.
【0029】NチャネルMOSトランジスタ59は、ノ
ードN55とアンチヒューズ51の一方電極との間に接
続され、そのゲートは電源電位Vccのラインに接続さ
れる。NチャネルMOSトランジスタ59は、アンチヒ
ューズ51をブローする際にNチャネルMOSトランジ
スタ55〜57のソース−ゲート間またはドレイン−ゲ
ート間にゲート酸化膜の耐圧以上の電圧が印加されない
ようにして、NチャネルMOSトランジスタ55〜57
を保護する。N channel MOS transistor 59 is connected between node N55 and one electrode of antifuse 51, and has its gate connected to the line of power supply potential Vcc. The N-channel MOS transistor 59 prevents the voltage higher than the withstand voltage of the gate oxide film from being applied between the source and the gate or between the drain and the gate of the N-channel MOS transistors 55 to 57 when the antifuse 51 is blown. MOS transistors 55 to 57
To protect.
【0030】アンチヒューズ51の他方電極は、端子T
51に接続される。端子T51には、通常の動作モード
時は接地電位GNDが印加され、アンチヒューズ51を
ブローするときには高電圧が印加される。The other electrode of the antifuse 51 is connected to a terminal T
51. The ground potential GND is applied to the terminal T51 in the normal operation mode, and a high voltage is applied to blow the antifuse 51.
【0031】次に、このヒューズ回路の動作について説
明する。不良アドレスをプログラムする場合は、まず信
号TRASを「H」レベルにし、信号RSTを「H」レ
ベルに立上げて、ノードN54,N55を「L」レベル
にし、信号FRを「H」レベルに立上げてから信号RS
Tを「L」レベルに戻す。Next, the operation of the fuse circuit will be described. When programming a defective address, first, signal TRAS is set to "H" level, signal RST is set to "H" level, nodes N54 and N55 are set to "L" level, and signal FR is set to "H" level. Raise signal RS
Return T to the “L” level.
【0032】次いで、不良アドレスに対応するアドレス
信号ADDRを「H」レベルにして、アンチヒューズ5
1の一方電極をNチャネルMOSトランジスタ59,5
7,58を介して接地させる。次いで、端子T51に高
電圧に印加してアンチヒューズ51をブローする。Next, the address signal ADDR corresponding to the defective address is set to "H" level, and the antifuse 5
1 are connected to N-channel MOS transistors 59 and 5
7, 58 to ground. Next, a high voltage is applied to the terminal T51 to blow the antifuse 51.
【0033】アンチヒューズ51がブローされると、端
子T51からアンチヒューズ51およびNチャネルMO
Sトランジスタ59,57,58を介して接地電位GN
Dのラインに電流が流れ、電流の増大に伴ってノードN
54,N55の電位が上昇する。ノードN54の電位が
インバータ60の論理しきい値電位以上に上昇すると、
信号FRが「L」レベルとなってNチャネルMOSトラ
ンジスタ58が非導通となり、接地電位GNDのライン
への電流パスが遮断される。これにより、アンチヒュー
ズ51をブローするときに回路に過大な電流が流れるこ
とが防止される。When the antifuse 51 is blown, the antifuse 51 and the N-channel
Ground potential GN via S transistors 59, 57, 58
A current flows through the line D, and as the current increases, the node N
The potentials of 54 and N55 increase. When the potential of the node N54 rises above the logic threshold potential of the inverter 60,
When signal FR attains the "L" level, N channel MOS transistor 58 is rendered non-conductive, and the current path to the ground potential GND line is cut off. This prevents an excessive current from flowing through the circuit when the antifuse 51 is blown.
【0034】また、通常の動作モードでは、端子T51
が接地され、信号TRASが「L」レベルとなる。アン
チヒューズ51がブローされていない場合は、ノードN
54,N55が「H」レベルとなり、信号FRは「L」
レベルにラッチされる。In the normal operation mode, the terminal T51
Are grounded, and signal TRAS attains an “L” level. If the antifuse 51 is not blown, the node N
54 and N55 become “H” level, and the signal FR becomes “L”.
Latched to level.
【0035】アンチヒューズ51がブローされている場
合は、ヒューズ51が数kΩの抵抗素子となるためノー
ドN55が接地電位GNDとなる。NチャネルMOSト
ランジスタ55がPチャネルMOSトランジスタ54よ
りも電流駆動能力が大きいので、ノードN54の電位は
インバータ60の論理しきい値電位より低くなり、信号
FRが「H」レベルとなる。信号FRが「H」レベルと
なっているアドレス検出回路ブロックに対応するアドレ
スが入力された場合、不良アドレスが入力されたと判断
されて対応の不良な行、列が予備の行、列の置換され
る。When the antifuse 51 is blown, the node N55 is at the ground potential GND because the fuse 51 is a resistance element of several kΩ. Since N-channel MOS transistor 55 has a higher current driving capability than P-channel MOS transistor 54, the potential of node N54 becomes lower than the logical threshold potential of inverter 60, and signal FR attains the "H" level. When an address corresponding to an address detection circuit block in which signal FR is at "H" level is input, it is determined that a defective address has been input, and a corresponding defective row or column is replaced with a spare row or column. You.
【0036】[0036]
【発明が解決しようとする課題】上述のように従来のヒ
ューズ回路50では、アンチヒューズ51の抵抗値が低
下したときに回路に過電流が流れることを防止するため
の保護回路すなわちNチャネルMOSトランジスタ58
およびインバータ60が設けられていたが、Nチャネル
MOSトランジスタ58、インバータ60の論理しきい
値電位のばらつきなどによってNチャネルMOSトラン
ジスタ58が非導通になるのが遅れて過電流を防止でき
ず、回路が破壊される場合があった。As described above, in the conventional fuse circuit 50, a protection circuit for preventing an overcurrent from flowing through the circuit when the resistance value of the antifuse 51 decreases, that is, an N-channel MOS transistor 58
And the inverter 60 are provided. However, the N-channel MOS transistor 58 and non-conduction of the N-channel MOS transistor 58 are delayed due to variations in the logical threshold potential of the inverter 60, and the overcurrent cannot be prevented. Could be destroyed.
【0037】また、図11に示すように、n個(ただ
し、nは2以上の整数である)のヒューズ回路50.1
〜50.nの端子T51を共通端子T52に接続し、共
通端子T52に一定時間だけ高電圧を印加して複数のア
ンチヒューズ51を同時に切断しようとすると、最初に
ブローされた1つのアンチヒューズ51に電流が集中し
て共通端子T52の電圧が低下し、他のアンチヒューズ
51をブローできない場合があった。As shown in FIG. 11, n (where n is an integer of 2 or more) fuse circuits 50.1
~ 50. When the n terminal T51 is connected to the common terminal T52, and a high voltage is applied to the common terminal T52 for a certain period of time to simultaneously cut a plurality of antifuses 51, a current flows through one antifuse 51 blown first. In some cases, the voltage of the common terminal T52 drops and the other antifuse 51 cannot be blown.
【0038】それゆえに、この発明の主たる目的は、ア
ンチヒューズがブローされて低抵抗化したときに過電流
が流れるのを確実に防止することが可能な半導体装置を
提供することである。Therefore, a main object of the present invention is to provide a semiconductor device capable of reliably preventing an overcurrent from flowing when an antifuse is blown and its resistance is reduced.
【0039】[0039]
【課題を解決するための手段】請求項1に係る発明は、
ブローされることによってその抵抗値が低下するアンチ
ヒューズを備えた半導体装置であって、キャパシタ、第
1のスイッチング素子、第2のスイッチング素子、およ
びプログラム手段を備える。キャパシタは、アンチヒュ
ーズの一方電極と第1のノードとの間に接続され、予め
定められた容量値を有する。第1のスイッチング素子
は、アンチヒューズの一方電極と第2のノードとの間に
接続される。第2のスイッチング素子は、アンチヒュー
ズの他方電極と基準電位のラインとの間に接続された
る。プログラム手段は、第2および第1のノード間に高
電圧を印加するとともに第1のスイッチング素子を所定
時間だけ導通させてキャパシタを充電した後、第2のス
イッチング素子を導通させてアンチヒューズをブローす
る。The invention according to claim 1 is
A semiconductor device provided with an antifuse whose resistance value is reduced by being blown, comprising a capacitor, a first switching element, a second switching element, and program means. The capacitor is connected between one electrode of the antifuse and the first node and has a predetermined capacitance value. The first switching element is connected between one electrode of the antifuse and the second node. The second switching element is connected between the other electrode of the antifuse and a line of the reference potential. The program means applies a high voltage between the second and first nodes and conducts the first switching element for a predetermined time to charge the capacitor, and then conducts the second switching element to blow the antifuse. I do.
【0040】請求項2に係る発明では、請求項1に係る
発明のプログラム手段は、キャパシタを充電した後、第
2のスイッチング素子を導通させるとともに第1のノー
ドと基準電位のラインとの間に所定の電圧を印加し、ア
ンチヒューズの電極間電圧を昇圧させてアンチヒューズ
をブローする。According to the second aspect of the present invention, the program means according to the first aspect of the present invention is characterized in that, after charging the capacitor, the second switching element is turned on and the first switching element is connected between the first node and the reference potential line. A predetermined voltage is applied, the voltage between the electrodes of the antifuse is increased, and the antifuse is blown.
【0041】請求項3に係る発明では、請求項1または
2に係る発明に、第3のスイッチング素子および電流検
出手段がさらに設けられる。第3のスイッチング素子
は、第2のスイッチング素子に直列接続される。電流検
出手段は、アンチヒューズに流れる電流が予め定められ
た値を越えたことに応じて第3のスイッチング素子を非
導通にする。According to a third aspect of the present invention, a third switching element and a current detecting means are further provided in the first or second aspect of the present invention. The third switching element is connected in series to the second switching element. The current detector turns off the third switching element in response to the current flowing through the antifuse exceeding a predetermined value.
【0042】請求項4に係る発明では、請求項1から3
のいずれかに係る発明に、抵抗素子、第4のスイッチン
グ素子および読出手段がさらに設けられる。抵抗素子お
よび第4のスイッチング素子は、アンチヒューズの他方
電極と第1の電源電位のラインとの間に直列接続され
る。読出手段は、第2のノードに第2の電源電位を与え
るとともに第4のスイッチング素子を導通させてアンチ
ヒューズの他方電極の電位が第1および第2の電源電位
のうちのいずれの電位に近いかを検出し、第1の電源電
位に近い場合はアンチヒューズはブローされていないと
判定し、第2の電源電位に近い場合はアンチヒューズは
ブローされていると判定する。In the invention according to claim 4, claims 1 to 3
The invention according to any one of the above, further includes a resistance element, a fourth switching element, and a reading unit. The resistance element and the fourth switching element are connected in series between the other electrode of the antifuse and the first power supply potential line. The read means applies the second power supply potential to the second node and makes the fourth switching element conductive, so that the potential of the other electrode of the anti-fuse is closer to any one of the first and second power supply potentials. It is determined that the antifuse is not blown when it is close to the first power supply potential, and it is determined that the antifuse is blown when it is close to the second power supply potential.
【0043】請求項5に係る発明では、請求項1に係る
発明のアンチヒューズは複数設けられ、キャパシタ、第
1のスイッチング素子および第2のスイッチング素子は
各アンチヒューズに対応して設けられ、第2のノードは
複数設けられて第3のノードに共通接続され、半導体装
置は、複数のアンチヒューズのうちの1または2以上の
所望のアンチヒューズを選択する選択手段をさらに備え
る。プログラム手段は、第3および第1のノード間に高
電圧を印加するとともに選択手段によって選択されたア
ンチヒューズに対応する第1のスイッチング素子を所定
時間だけ導通させて対応のキャパシタを充電した後、そ
のアンチヒューズに対応する第2のスイッチング素子を
導通させてそのアンチヒューズをブローする。According to a fifth aspect of the present invention, a plurality of the antifuses according to the first aspect of the present invention are provided, and a capacitor, a first switching element, and a second switching element are provided corresponding to each antifuse. A plurality of the second nodes are provided and commonly connected to the third node, and the semiconductor device further includes a selection unit for selecting one or more desired antifuses from the plurality of antifuses. The program means applies a high voltage between the third and first nodes, and conducts the first switching element corresponding to the antifuse selected by the selection means for a predetermined time to charge the corresponding capacitor. The second switching element corresponding to the antifuse is turned on to blow the antifuse.
【0044】請求項6に係る発明は、ブローされること
によってその抵抗値が低下するアンチヒューズを備えた
半導体装置であって、高抵抗素子、第1スイッチング素
子、およびプログラム手段を備える。高抵抗素子は、ア
ンチヒューズの一方電極と第1のノードとの間に接続さ
れ、予め定められた高い抵抗値を有する。第1のスイッ
チング素子は、アンチヒューズの他方電極と第1の電源
電位のラインとの間に接続される。プログラム手段は、
第1のノードと第1の電源電位のラインとの間に高電圧
を印加するとともに第1のスイッチング素子を導通させ
てアンチヒューズをブローする。According to a sixth aspect of the present invention, there is provided a semiconductor device having an antifuse whose resistance value is reduced by being blown, comprising a high resistance element, a first switching element, and program means. The high resistance element is connected between one electrode of the antifuse and the first node and has a predetermined high resistance value. The first switching element is connected between the other electrode of the antifuse and a line of the first power supply potential. The program means is
A high voltage is applied between the first node and the first power supply potential line, and the first switching element is turned on to blow the antifuse.
【0045】請求項7に係る発明では、請求項6に係る
発明に、抵抗素子、第2のスイッチング素子および読出
手段がさらに設けられる。抵抗素子および第2のスイッ
チング素子は、アンチヒューズの一方電極と第2の電源
電位のラインとの間に直列接続される。読出手段は、第
1のノードをハイインピーダンス状態にするとともに第
1および第2のスイッチング素子を導通させてアンチヒ
ューズの他方電極の電位が第1および第2の電源電位の
うちのいずれの電位に近いかを検出し、第1の電源電位
に近い場合はアンチヒューズはブローされていると判定
し、第2の電源電位に近い場合はアンチヒューズはブロ
ーされていないと判定する。According to a seventh aspect of the present invention, there is further provided the resistance element, the second switching element, and the reading means in the sixth aspect of the invention. The resistance element and the second switching element are connected in series between one electrode of the antifuse and a line of the second power supply potential. The read means sets the first node to a high impedance state and conducts the first and second switching elements to set the potential of the other electrode of the antifuse to any one of the first and second power supply potentials. It is determined whether or not the antifuse is blown when it is close to the first power supply potential, and it is determined that the antifuse is not blown when it is close to the second power supply potential.
【0046】請求項8に係る発明では、請求項6に係る
発明のアンチヒューズは複数設けられ、高抵抗素子およ
び第1のスイッチング素子は各アンチヒューズに対応し
て設けられ、第1のノードは複数設けられて第2のノー
ドに共通接続され、半導体装置は、複数のアンチヒュー
ズのうちの1または2以上の所望のアンチヒューズを選
択する選択手段をさらに備える。プログラム手段は、第
2のノードと第1の電源電位のラインとの間に高電圧を
印加するとともに選択手段によって選択されたアンチヒ
ューズに対応する第1のスイッチング素子を導通させて
そのアンチヒューズをブローする。In the invention according to claim 8, a plurality of antifuses according to the invention according to claim 6 are provided, the high resistance element and the first switching element are provided corresponding to each antifuse, and the first node is The semiconductor device further includes a selection unit that selects one or more desired antifuses among the plurality of antifuses, the plurality being provided and commonly connected to the second node. The program means applies a high voltage between the second node and the line of the first power supply potential, and conducts the first switching element corresponding to the antifuse selected by the selection means, thereby turning off the antifuse. To blow.
【0047】[0047]
【発明の実施の形態】[実施の形態1]図1は、この発
明の実施の形態1によるヒューズ回路1の構成を示す回
路図であって、図10と対比される図である。[First Embodiment] FIG. 1 is a circuit diagram showing a configuration of a fuse circuit 1 according to a first embodiment of the present invention, which is compared with FIG.
【0048】図1を参照して、このヒューズ回路1が図
10のヒューズ回路50と異なる点は、NチャネルMO
Sトランジスタ56,58および端子T51が除去さ
れ、キャパシタ2、NチャネルMOSトランジスタ3お
よび端子T1,T2が設けられている点である。キャパ
シタ2の容量値は、アンチヒューズ51がブローされた
後に回路に流れる電流が回路を破壊しないレベルに収ま
るように選択されている。キャパシタ2は、アンチヒュ
ーズ51の他方電極と端子T1との間に接続される。N
チャネルMOSトランジスタ3は、アンチヒューズ51
の他方電極と端子T2との間に接続され、そのゲートは
信号CGを受ける。Referring to FIG. 1, fuse circuit 1 is different from fuse circuit 50 of FIG.
The point is that the S transistors 56 and 58 and the terminal T51 are removed, and the capacitor 2, the N-channel MOS transistor 3, and the terminals T1 and T2 are provided. The capacitance value of the capacitor 2 is selected so that the current flowing through the circuit after the antifuse 51 is blown falls within a level that does not destroy the circuit. Capacitor 2 is connected between the other electrode of antifuse 51 and terminal T1. N
The channel MOS transistor 3 includes an antifuse 51
Is connected between the other electrode and the terminal T2, and the gate thereof receives the signal CG.
【0049】端子T1には、接地電位GNDが印加され
る。端子T2には、通常の動作モード時は接地電位GN
Dが印加され、キャパシタ2を充電するときには高電圧
VHが印加される。信号CGは、通常の動作モード時と
キャパシタ2を高電圧VHに充電するときに「H」レベ
ルとなる。The ground potential GND is applied to the terminal T1. The terminal T2 has a ground potential GN in a normal operation mode.
D is applied, and when charging the capacitor 2, a high voltage VH is applied. Signal CG attains an "H" level during normal operation mode and when capacitor 2 is charged to high voltage VH.
【0050】次に、このヒューズ回路1の動作について
説明する。イネーブル信号DVCEは、ヒューズ回路1
の動作時はVcc/2にされる。不良アドレスをプログ
ラムする場合は、まず信号TRASを「H」レベルに
し、アドレス信号ADDRを「L」レベルにしてMOS
トランジスタ52,57を非導通にする。Next, the operation of the fuse circuit 1 will be described. The enable signal DVCE is supplied to the fuse circuit 1
Is set to Vcc / 2. When programming a defective address, first, the signal TRAS is set to “H” level, the address signal ADDR is set to “L” level, and
The transistors 52 and 57 are turned off.
【0051】次いで図2に示すように、時刻t1におい
て信号CGを「H」レベルにしてNチャネルMOSトラ
ンジスタ3を導通させるとともに端子T2に高電圧VH
を印加する。これにより、キャパシタ2が充電され、キ
ャパシタ2とアンチヒューズ51の間のノードN1が高
電圧VHになる。Then, as shown in FIG. 2, at time t1, signal CG is set to "H" level to turn on N-channel MOS transistor 3 and to apply high voltage VH to terminal T2.
Is applied. Thereby, the capacitor 2 is charged, and the node N1 between the capacitor 2 and the antifuse 51 becomes the high voltage VH.
【0052】次いで、時刻t2において信号CGを
「L」レベルにしてNチャネルMOSトランジスタを非
導通にし、端子T2を接地電位GNDに戻すとともに、
不良アドレスに対応するアドレス信号ADDRを「H」
レベルにしてNチャネルMOSトランジスタ57を導通
させる。これにより、アンチヒューズ51の電極間に高
電圧VHが印加され、アンチヒューズ51がブローされ
る。このときNチャネルMOSトランジスタ3は非導通
になっているので、端子T2からアンチヒューズ51お
よびNチャネルMOSトランジスタ59,57を介して
接地電位GNDのラインに過電流が流れることはない。Next, at time t2, the signal CG is set at "L" level to turn off the N-channel MOS transistor, and the terminal T2 is returned to the ground potential GND.
Address signal ADDR corresponding to the defective address is set to "H"
Level to make the N-channel MOS transistor 57 conductive. As a result, the high voltage VH is applied between the electrodes of the antifuse 51, and the antifuse 51 is blown. At this time, since N-channel MOS transistor 3 is nonconductive, no overcurrent flows from terminal T2 to the ground potential GND line via antifuse 51 and N-channel MOS transistors 59 and 57.
【0053】また、通常の動作モードでは、端子T2を
接地し、信号CGを「H」レベルにしてNチャネルMO
Sトランジスタ3を導通させ、信号TRASを「L」レ
ベルにしてPチャネルMOSトランジスタ52を導通さ
せる。アンチヒューズ51がブローされていない場合
は、ノードN54,N55が「H」レベルとなって信号
FRが「L」レベルとなる。In the normal operation mode, the terminal T2 is grounded, the signal CG is set to "H" level, and the N-channel
The S transistor 3 is turned on, the signal TRAS is set to the “L” level, and the P-channel MOS transistor 52 is turned on. When the antifuse 51 is not blown, the nodes N54 and N55 go to "H" level, and the signal FR goes to "L" level.
【0054】アンチヒューズ51がブローされている場
合は、アンチヒューズ51が数kΩの抵抗素子となるた
めノードN55が接地電位GNDとなる。NチャネルM
OSトランジスタ55がPチャネルMOSトランジスタ
54よりも電流駆動能力が大きいので、ノードN54の
電位はインバータ60の論理しきい値電位よりも低くな
り、信号FRは「H」レベルとなる。信号FRが「H」
レベルとなっているアドレス検出回路ブロックに対応す
るアドレスが入力された場合、不良アドレスが入力され
たと判断されて対応の不良な行、列が予備の行、列と置
換される。When the antifuse 51 is blown, the node N55 is at the ground potential GND because the antifuse 51 is a resistance element of several kΩ. N channel M
Since OS transistor 55 has a higher current driving capability than P-channel MOS transistor 54, the potential of node N54 becomes lower than the logical threshold potential of inverter 60, and signal FR attains the "H" level. Signal FR is "H"
If an address corresponding to the address detection circuit block at the level is input, it is determined that a defective address has been input, and the corresponding defective row or column is replaced with a spare row or column.
【0055】この実施の形態では、所定の容量値を有す
るキャパシタ2を高電圧VHに充電し、そのキャパシタ
2の充電電圧VHをアンチヒューズ51に印加してブロ
ーする。したがって、アンチヒューズ51がブローされ
て低抵抗化しても、回路にはキャパシタ2に充電された
電荷しか流れないので、回路に過電流が流れることはな
い。In this embodiment, the capacitor 2 having a predetermined capacitance value is charged to the high voltage VH, and the charged voltage VH of the capacitor 2 is applied to the antifuse 51 to blow. Therefore, even if the antifuse 51 is blown to lower the resistance, only the charge charged in the capacitor 2 flows in the circuit, and no overcurrent flows in the circuit.
【0056】また、図3に示すように、n個のヒューズ
回路1.1〜1.nの端子T2を共通端子T3に接続し
た場合でも、複数のアンチヒューズ51を同時に確実に
ブローできる。詳しく説明すると、ヒューズ回路1.1
〜1.nのNチャネルMOSトランジスタ57のゲート
にはそれぞれアドレス信号ADDR1〜ADDRnが与
えられ、ヒューズ回路1.1〜1.nのNチャネルMO
Sトランジスタ3のゲートにはそれぞれ信号CG1〜C
Gnが与えられる。ヒューズ回路1.1〜1.nは、そ
れぞれ信号FR1〜FRnを出力する。As shown in FIG. 3, n fuse circuits 1.1 to 1.. Even when the n terminal T2 is connected to the common terminal T3, a plurality of antifuses 51 can be blown simultaneously and reliably. More specifically, the fuse circuit 1.1
~ 1. n gates of N-channel MOS transistors 57 are supplied with address signals ADDR1 to ADDRn, respectively, and fuse circuits 1.1 to 1.. n N-channel MOs
Signals CG1 to CG are provided at the gate of the S transistor 3, respectively.
Gn is provided. Fuse circuits 1.1-1. n outputs signals FR1 to FRn, respectively.
【0057】不良アドレスをプログラムする場合は、M
OSトランジスタ52,57を非導通にした後、ヒュー
ズ回路1.1〜1.nのうちのアンチヒューズ51のブ
ローを行なうべきヒューズ回路(たとえば1.1と1.
n)に対応する信号(この場合はCG1,CGn)を
「H」レベルにしてヒューズ回路1.1,1.nのNチ
ャネルMOSトランジスタ3を導通させるとともに、共
通端子T3に高電圧VHを与えてヒューズ回路1.1,
1.nのキャパシタ2を充電する。When programming a defective address, M
After turning off the OS transistors 52 and 57, the fuse circuits 1.1 to 1.. n to fuse the antifuse 51 (for example, 1.1 and 1..
n) (in this case, CG1 and CGn) are set to the “H” level to set the fuse circuits 1.1, 1.. The n-channel MOS transistor 3 is turned on, and the high voltage VH is applied to the common terminal T3 so that the fuse circuits 1.1,
1. The n capacitors 2 are charged.
【0058】次いで、NチャネルMOSトランジスタ3
を非導通にするとともに共通端子T3を接地し、ヒュー
ズ回路1.1,1.nに対応するアドレス信号ADDR
1,ADDRnを「H」レベルにしてNチャネルMOS
トランジスタ57を導通させる。これにより、ヒューズ
回路1.1,1.nのアンチヒューズ51の電極間に高
電圧VHが別々に印加され、アンチヒューズ51がブロ
ーされる。このとき、ヒューズ回路1.1〜1.nのN
チャネルMOSトランジスタ3が非導通にされてヒュー
ズ回路1.1〜1.nのアンチヒューズ51と共通端子
T3が切離されているので、図11の回路のように共通
端子T3から1つのアンチヒューズ51で電流が集中的
に流れて他のアンチヒューズ51のブローが失敗に終わ
ることはない。Next, N-channel MOS transistor 3
Of the fuse circuits 1.1, 1.. address signal ADDR corresponding to n
1, ADDRn is set to "H" level, and N-channel MOS
The transistor 57 is turned on. Thereby, the fuse circuits 1.1, 1. The high voltage VH is separately applied between the electrodes of the n antifuses 51, and the antifuses 51 are blown. At this time, the fuse circuits 1.1 to 1.. N of n
The channel MOS transistor 3 is rendered non-conductive and the fuse circuits 1.1 to 1.. Since the n-th antifuse 51 and the common terminal T3 are separated from each other, current flows intensively through one antifuse 51 from the common terminal T3 as shown in the circuit of FIG. Never end.
【0059】なお、この実施の形態では、端子T1に接
地電位GNDを印加したが、端子T1には接地電位GN
D以外の電位を印加してもよい。たとえば高電位VHと
接地電位GNDの中間電位VH/2を端子T1に印加す
ることにより、キャパシタ2の電極間電圧をVH/2以
下に抑えることができ、キャパシタ2が高電圧VHで破
壊されるのを防止することができる。Although the ground potential GND is applied to the terminal T1 in this embodiment, the ground potential GND is applied to the terminal T1.
A potential other than D may be applied. For example, by applying an intermediate potential VH / 2 between the high potential VH and the ground potential GND to the terminal T1, the voltage between the electrodes of the capacitor 2 can be suppressed to VH / 2 or less, and the capacitor 2 is destroyed by the high voltage VH. Can be prevented.
【0060】また、この実施の形態では、端子T1を接
地電位GNDに固定したが、図4に示すように、時刻t
2において接地電位GNDから所定電位V1に昇圧して
もよい。この場合は、アンチヒューズ51の電極間電圧
をVH+V1に昇圧できるので、アンチヒューズ51の
ブローを一層確実に行なうことができる。なお、この場
合も、端子T1を高電位VHと接地電位GNDの中間電
位VH/2から所定電位V1に昇圧することにより、キ
ャパシタ2の電極間電圧をVH/2以下に抑えてキャパ
シタ2の絶縁破壊を防止することができる。In this embodiment, the terminal T1 is fixed at the ground potential GND. However, as shown in FIG.
In step 2, the potential may be raised from the ground potential GND to a predetermined potential V1. In this case, the voltage between the electrodes of the anti-fuse 51 can be increased to VH + V1, so that the anti-fuse 51 can be blown more reliably. Also in this case, the voltage between the electrodes of the capacitor 2 is suppressed to VH / 2 or less by boosting the terminal T1 from the intermediate potential VH / 2 between the high potential VH and the ground potential GND to the predetermined potential V1, thereby insulating the capacitor 2 Destruction can be prevented.
【0061】[実施の形態2]図5は、この発明の実施
の形態2によるプログラム回路の構成を示す回路図であ
って、図11と対比される図である。[Second Embodiment] FIG. 5 is a circuit diagram showing a configuration of a program circuit according to a second embodiment of the present invention, which is compared with FIG.
【0062】図5を参照して、このプログラム回路は、
ヒューズ回路50.1〜50.n、キャパシタ5.1な
いし5.n、スイッチ6.1〜6.n、端子T5.1〜
5.n、および共通端子T6を含む。Referring to FIG. 5, the program circuit comprises:
Fuse circuit 50.1-50. n, capacitors 5.1 to 5. n, switches 6.1 to 6. n, terminals T5.1 to T5.1
5. n, and a common terminal T6.
【0063】ヒューズ回路50.1〜50.nは、それ
ぞれ図10のヒューズ回路50と同じ構成である。ヒュ
ーズ回路50.1〜50.nは、それぞれ信号FR1〜
FRnを出力する。ヒューズ回路50.1〜50.nの
NチャネルMOSトランジスタ57のゲートにはそれぞ
れアドレス信号ADDR1〜ADDRnが与えられ、ヒ
ューズ回路50.1〜50.nのNチャネルMOSトラ
ンジスタ58のゲートにはそれぞれ信号FR1〜FRn
が与えられる。Fuse circuits 50.1 to 50. n has the same configuration as the fuse circuit 50 of FIG. Fuse circuit 50.1-50. n are the signals FR1 to FR1, respectively.
Output FRn. Fuse circuit 50.1-50. The address signals ADDR1 to ADDRn are applied to the gates of the n-channel MOS transistors 57, respectively, and the fuse circuits 50.1 to 50. Signals FR1 to FRn are connected to the gates of n-channel N-channel MOS transistors 58, respectively.
Is given.
【0064】端子T5.1〜T5.nには接地電位GN
Dが印加される。端子T6には、通常の動作モード時は
接地電位GNDが印加され、キャパシタ5.1〜5.n
を充電するときには高電圧VHが印加される。キャパシ
タ5.1〜5.nは、それぞれヒューズ回路50.1〜
50.nの端子T51と端子T5.1〜T5.nとの間
に接続される。スイッチ6.1〜6.nは、それぞれヒ
ューズ回路50.1〜50.nの端子T51と共通端子
T6との間に接続される。スイッチ6.1〜6.nは、
通常の動作モード時とキャパシタ5.1〜5.nを高電
圧VHに充電するときに導通する。Terminals T5.1 to T5. n is the ground potential GN
D is applied. In the normal operation mode, the ground potential GND is applied to the terminal T6, and the capacitors 5.1 to 5. n
Is charged, a high voltage VH is applied. Capacitors 5.1-5. n is the fuse circuit 50.1 to
50. n terminal T51 and terminals T5.1 to T5. n. Switches 6.1 to 6. n are fuse circuits 50.1 to 50. n is connected between the terminal T51 and the common terminal T6. Switches 6.1 to 6. n is
In the normal operation mode and when the capacitors 5.1-5. Conducts when n is charged to the high voltage VH.
【0065】不良アドレスをプログラムする場合は、M
OSトランジスタ52,56,57を非導通にしMOS
トランジスタ55,58を導通させた後、ヒューズ回路
50.1〜50.nのうちのアンチヒューズ51のブロ
ーを行なうべきヒューズ回路(たとえば50.1と5
0.n)に対応するスイッチ(この場合は6.1,6.
n)を導通させるとともに、共通端子T6に高電圧VH
を与えてキャパシタ5.1,5.nを充電する。When programming a defective address, M
OS transistors 52, 56, 57 are turned off and MOS
After the transistors 55 and 58 are turned on, the fuse circuits 50.1 to 50. n of the fuse circuits (for example, 50.1 and 5
0. n) (in this case, 6.1, 6..
n), and the high voltage VH is applied to the common terminal T6.
To give capacitors 5.1, 5. Charge n.
【0066】次いで、スイッチ6.1,6.nを非導通
にするとともに共通端子T6を接地し、ヒューズ回路5
0.1,50.nに対応するアドレス信号ADDR1,
ADDRnを「H」レベルにしてNチャネルMOSトラ
ンジスタ57を導通させる。これにより、ヒューズ回路
50.1,50.nのアンチヒューズ51の電極間に高
電圧VHが別々に印加され、アンチヒューズ51がブロ
ーされる。Next, the switches 6.1, 6. n and the common terminal T6 are grounded, and the fuse circuit 5
0.1,50. n of the address signal ADDR1,
ADDRn is set to “H” level to make N-channel MOS transistor 57 conductive. Thereby, the fuse circuits 50.1, 50. The high voltage VH is separately applied between the electrodes of the n antifuses 51, and the antifuses 51 are blown.
【0067】このとき、スイッチ6.1〜6.nが非導
通にされてヒューズ回路50.1〜50.nのアンチヒ
ューズ51と共通端子T6が切離されているので、図1
1の回路のように共通端子T6から1つのアンチヒュー
ズ51に電流が集中的に流れて他のアンチヒューズ51
のブローが失敗に終わることはない。At this time, the switches 6.1 to 6. n are rendered non-conductive and fuse circuits 50.1 to 50. Since the antifuse 51 and the common terminal T6 are separated from each other, FIG.
As in the circuit of No. 1, current intensively flows from the common terminal T6 to one antifuse 51 and the other antifuse 51
Blows never fail.
【0068】アンチヒューズ51の抵抗値が低下して回
路に流れる電流が増大すると、ノードN54,N55の
電位が上昇して信号FR1,FRnが「L」レベルに立
下がり、NチャネルMOSトランジスタ58が非導通に
なってアンチヒューズ51のブローが終了する。When the resistance value of antifuse 51 decreases and the current flowing through the circuit increases, the potentials of nodes N54 and N55 rise, signals FR1 and FRn fall to "L" level, and N-channel MOS transistor 58 operates. It becomes non-conductive and the blowing of the antifuse 51 ends.
【0069】なお、この実施の形態では、端子T5.1
〜T5.nに接地電位GNDを印加したが、端子T5.
1 〜T5.nには接地電位GND以外の電位を印加し
てもよい。たとえば高電位VHと接地電位GNDの中間
電位VH/2を端子T5.1〜T5.nに印加すること
により、キャパシタ5.1〜5.nの電極間電圧をVH
/2以下に抑えることができ、キャパシタ5.1〜5.
nが高電圧VHで破壊されるのを防止することができ
る。In this embodiment, terminal T5.1 is used.
~ T5. n is applied with the ground potential GND, but the terminal T5.
1 to T5. A potential other than the ground potential GND may be applied to n. For example, intermediate potential VH / 2 between high potential VH and ground potential GND is applied to terminals T5.1 to T5. n, the capacitors 5.1 to 5.. nH between electrodes
/ 2 or less, and the capacitors 5.1 to 5.
It is possible to prevent n from being destroyed by the high voltage VH.
【0070】また、この実施の形態でも、アンチヒュー
ズ51のブローを行なうべきヒューズ回路50.1〜5
0.nに対応する端子T5.1〜T5.nをアドレス信
号ADDR1〜ADDRnとともに「L」レベルから
「H」レベルに立上げてもよい。この場合は、アンチヒ
ューズ51の電極間電圧を高電圧よりも高い電圧に昇圧
できるので、アンチヒューズ51を一層確実にブローで
きる。なお、この場合も、端子T5.1〜T5.nを高
電位VHと接地電位GNDの中間電位VH/2から所定
電位V1に昇圧することにより、キャパシタ5.1〜
5.nの電極間電圧をVH/2以下に抑えてキャパシタ
5.1〜5.nの絶縁破壊を防止することができる。Also in this embodiment, fuse circuits 50.1 to 5 to blow antifuse 51 should be used.
0. n corresponding to terminals T5.1 to T5. n may be raised from “L” level to “H” level together with address signals ADDR1 to ADDRn. In this case, the voltage between the electrodes of the antifuse 51 can be increased to a voltage higher than the high voltage, so that the antifuse 51 can be blown more reliably. Note that also in this case, the terminals T5.1 to T5. n is boosted from the intermediate potential VH / 2 between the high potential VH and the ground potential GND to a predetermined potential V1, whereby the capacitors 5.1 to 5.1
5. n of the capacitors 5.1 to 5. n can be prevented from being broken down.
【0071】[実施の形態3]図6は、この発明の実施
の形態3によるヒューズ回路10の構成を示す回路図で
あって、図10と対比される図である。[Third Embodiment] FIG. 6 is a circuit diagram showing a configuration of a fuse circuit 10 according to a third embodiment of the present invention, which is compared with FIG.
【0072】図6を参照して、このヒューズ回路10が
図10のヒューズ回路50と異なる点は、NチャネルM
OSトランジスタ56〜58および端子T51が除去さ
れ、NチャネルMOSトランジスタ11,12および端
子T11〜T13が設けられている点である。Referring to FIG. 6, fuse circuit 10 is different from fuse circuit 50 of FIG.
The point is that the OS transistors 56 to 58 and the terminal T51 are removed, and the N-channel MOS transistors 11, 12 and the terminals T11 to T13 are provided.
【0073】PチャネルMOSトランジスタ11は、ア
ンチヒューズ51の一方電極(NチャネルMOSトラン
ジスタ59のソース)と端子T11との間に接続され、
そのゲートが接地される。PチャネルMOSトランジス
タ11の導通抵抗値は、アンチヒューズ51がブローさ
れた後に回路に流れる電流が回路を破壊しないレベルに
収まるように選択されている。NチャネルMOSトラン
ジスタ12は、アンチヒューズ51の他方電極と接地電
位GNDのラインとの間に接続され、そのゲートは端子
T12に接続される。端子T13は、NチャネルMOS
トランジスタ59のゲートに接続される。P channel MOS transistor 11 is connected between one electrode of antifuse 51 (source of N channel MOS transistor 59) and terminal T11.
Its gate is grounded. The conduction resistance value of the P-channel MOS transistor 11 is selected so that the current flowing through the circuit after the antifuse 51 is blown falls within a level that does not destroy the circuit. N-channel MOS transistor 12 is connected between the other electrode of antifuse 51 and the line of ground potential GND, and has its gate connected to terminal T12. Terminal T13 is an N-channel MOS
Connected to the gate of transistor 59.
【0074】端子T11はアンチヒューズ51をブロー
するときは高電圧VHを受け、通常の動作モード時はハ
イインピーダンス状態にされる。端子T12には、アン
チヒューズ51をブローするときは「H」レベルのアド
レス信号ADDRが与えられ、通常の動作モード時は電
源電位Vccが与えられる。端子T13には、アンチヒ
ューズ51をブローするときは接地電位GNDが与えら
れ、通常の動作モード時は電源電位Vccが与えられ
る。The terminal T11 receives the high voltage VH when blowing the antifuse 51, and is brought into a high impedance state in a normal operation mode. The terminal T12 is supplied with an address signal ADDR of "H" level when blowing the antifuse 51, and is supplied with the power supply potential Vcc in a normal operation mode. The terminal T13 is supplied with the ground potential GND when blowing the antifuse 51, and is supplied with the power supply potential Vcc in the normal operation mode.
【0075】次に、このヒューズ回路10の動作につい
て説明する。イネーブル信号DVCEは、ヒューズ回路
10の動作時はVcc/2にされる。不良アドレスをプ
ログラムする場合はまず信号TRASを「H」レベルに
してPチャネルMOSトランジスタ52を非導通にする
とともに、端子T13に接地電位GNDを与えてNチャ
ネルMOSトランジスタ59を非導通にする。Next, the operation of the fuse circuit 10 will be described. The enable signal DVCE is set to Vcc / 2 when the fuse circuit 10 operates. When programming a defective address, first, the signal TRAS is set to the "H" level to turn off the P-channel MOS transistor 52, and the ground potential GND is applied to the terminal T13 to turn off the N-channel MOS transistor 59.
【0076】次いで、端子T12に「H」レベルのアド
レス信号ADDRを与えてNチャネルMOSトランジス
タ12を導通させるとともに、端子T11に高電圧VH
を与えてアンチヒューズ51をブローする。このとき、
端子T11とアンチヒューズ51の間に高抵抗のPチャ
ネルMOSトランジスタ11が設けられているので、ア
ンチヒューズ51が低抵抗化しても端子T11からPチ
ャネルMOSトランジスタ11、アンチヒューズ51お
よびNチャネルMOSトランジスタ12を介して接地電
位GNDのラインに過電流が流れることはない。Then, an "H" level address signal ADDR is applied to terminal T12 to turn on N-channel MOS transistor 12, and high voltage VH is applied to terminal T11.
To blow the antifuse 51. At this time,
Since the high-resistance P-channel MOS transistor 11 is provided between the terminal T11 and the anti-fuse 51, even if the resistance of the anti-fuse 51 is reduced, the P-channel MOS transistor 11, the anti-fuse 51 and the N-channel MOS transistor An overcurrent does not flow through the line of the ground potential GND via the line 12.
【0077】また、通常の動作モードでは、信号TRA
Sを「L」レベルにしてPチャネルMOSトランジスタ
52を導通させ、端子T12,T13に電源電位Vcc
を印加してNチャネルMOSトランジスタ12,59を
導通させ、端子T11をハイインピーダンス状態にす
る。アンチヒューズ51がブローされていない場合はノ
ードN54,N55が「H」レベルとなって信号FRは
「L」レベルとなる。In the normal operation mode, the signal TRA
S is set to the “L” level to turn on the P-channel MOS transistor 52, and the power supply potential Vcc is applied to the terminals T12 and T13.
Is applied to make the N-channel MOS transistors 12 and 59 conductive, and the terminal T11 is brought into a high impedance state. When the antifuse 51 is not blown, the nodes N54 and N55 are at "H" level, and the signal FR is at "L" level.
【0078】アンチヒューズ51がブローされている場
合は、アンチヒューズ51が数kΩの抵抗素子となるた
めノードN55が接地電位GNDとなる。NチャネルM
OSトランジスタ55がPチャネルMOSトランジスタ
54よりも電流駆動能力が大きいので、ノードN54の
電位はインバータ64の論理しきい値電位よりも低くな
り、信号FRは「H」レベルとなる。信号FRが「H」
レベルとなっているアドレス検出回路ブロックに対応す
るアドレスが入力された場合、不良アドレスが入力され
たと判断されて対応の不良な行、列が予備の行、列と置
換される。When the antifuse 51 is blown, the node N55 is at the ground potential GND because the antifuse 51 is a resistance element of several kΩ. N channel M
Since OS transistor 55 has a higher current driving capability than P-channel MOS transistor 54, the potential of node N54 becomes lower than the logical threshold potential of inverter 64, and signal FR attains "H" level. Signal FR is "H"
If an address corresponding to the address detection circuit block at the level is input, it is determined that a defective address has been input, and the corresponding defective row or column is replaced with a spare row or column.
【0079】この実施の形態では、高抵抗のPチャネル
MOSトランジスタ11を介してアンチヒューズ51に
高電圧VHを印加するので、アンチヒューズ51がブロ
ーされて低抵抗化しても回路に過電流は流れることはな
い。In this embodiment, the high voltage VH is applied to the antifuse 51 via the high-resistance P-channel MOS transistor 11, so that even if the antifuse 51 is blown to lower the resistance, an overcurrent flows through the circuit. Never.
【0080】また、アンチヒューズ51をブローすると
きと通常の動作モード時とでアンチヒューズ51に印加
される電圧の極性が一致しているので、信頼性の高い信
号FRの読出が可能となる。なお、図10のヒューズ回
路50では、アンチヒューズ51をブローするときと通
常の動作モード時とでアンチヒューズ51に印加される
電圧の極性が逆になるので、信号FRの読出の信頼性が
低くなる。ブローされたアンチヒューズ51の抵抗値
は、その電極間に印加する電圧の極性によって異なる場
合があるからである。Further, since the polarity of the voltage applied to the anti-fuse 51 is the same between when the anti-fuse 51 is blown and during the normal operation mode, it is possible to read the signal FR with high reliability. In the fuse circuit 50 shown in FIG. 10, the polarity of the voltage applied to the anti-fuse 51 is reversed between when the anti-fuse 51 is blown and in the normal operation mode, so that the reliability of reading the signal FR is low. Become. This is because the resistance value of the blown antifuse 51 may differ depending on the polarity of the voltage applied between the electrodes.
【0081】また、図7に示すように、n個のヒューズ
回路10.1〜10.nの端子T11を共通端子T14
に接続した場合でも、複数のアンチヒューズ51を同時
に確実にブローできる。詳しく説明すると、ヒューズ回
路10.1〜10.nのNチャネルMOSトランジスタ
12のゲートには端子T12.1〜T12.nが接続さ
れ、ヒューズ回路10.1〜10.nのNチャネルMO
Sトランジスタ59のゲートには端子T13.1〜T1
3.nが接続される。ヒューズ回路10.1〜10.n
は、それぞれ信号FR1〜FRnを出力する。As shown in FIG. 7, n fuse circuits 10.1 to 10. n terminal T11 to common terminal T14
Can be blown simultaneously and reliably. More specifically, the fuse circuits 10.1 to 10. n N-channel MOS transistors 12 have terminals T12.1 to T12. n are connected, and the fuse circuits 10.1 to 10.. n N-channel MOs
Terminals T13.1 to T1 are connected to the gate of S transistor 59.
3. n is connected. Fuse circuits 10.1 to 10. n
Output signals FR1 to FRn, respectively.
【0082】不良アドレスをプログラムする場合は、M
OSトランジスタ52,59を非導通にした後、ヒュー
ズ回路10.1〜10.nのうちのアンチヒューズ51
のブローを行なうべきヒューズ回路(たとえば10.1
と10.n)に対応する端子T12.1,T12.nに
「H」レベルのアドレス信号ADDR1,ADDRnを
与えてヒューズ回路10.1,10.nのNチャネルM
OSトランジスタ12を導通させるとともに、共通端子
T14に高電圧VHを与える。When programming a defective address, M
After the OS transistors 52 and 59 are turned off, the fuse circuits 10.1 to 10. Antifuse 51 of n
Circuit (for example, 10.1)
And 10. n) corresponding to the terminals T12.1, T12. n are supplied with address signals ADDR1 and ADDRn of “H” level, and fuse circuits 10.1, 10. n N channels M
The OS transistor 12 is turned on, and the high voltage VH is applied to the common terminal T14.
【0083】これにより、ヒューズ回路10.1,1
0.nのアンチヒューズ51に高電圧VHが印加され、
アンチヒューズ51がブローされる。このとき、共通端
子T14は高抵抗のPチャネルMOSトランジスタ11
を介してアンチヒューズ51に接続されているので、1
つのアンチヒューズ51の抵抗値が低下した後も共通端
子T14は高電圧VH保たれ、他のアンチヒューズ51
のブローに支障を来すことはない。したがって、複数の
アンチヒューズ51を同時に確実にブローできる。Thus, the fuse circuits 10.1, 1
0. The high voltage VH is applied to the n antifuse 51,
The antifuse 51 is blown. At this time, the common terminal T14 is connected to the high-resistance P-channel MOS transistor 11
Is connected to the antifuse 51 via the
The common terminal T14 is kept at the high voltage VH even after the resistance values of the two antifuses 51 have decreased, and the other antifuses 51
It will not hinder the blow. Therefore, a plurality of antifuses 51 can be reliably blown simultaneously.
【0084】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。It should be noted that the embodiments disclosed this time are illustrative in all aspects and are not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【0085】[0085]
【発明の効果】以上のように、請求項1に係る発明で
は、アンチヒューズの一方電極と第1のノードとの間に
所定容量値のキャパシタが接続され、アンチヒューズの
一方電極と第2のノードとの間に第1のスイッチング素
子が接続され、アンチヒューズの他方電極と基準電位の
ラインとの間に第2のスイッチング素子が接続される。
そして、プログラム手段は、第2および第1のノード間
に高電圧を印加するとともに、第1のスイッチング素子
を所定時間だけ導通させてキャパシタを充電した後、第
2のスイッチング素子を導通させてアンチヒューズをブ
ローする。したがって、アンチヒューズがブローされて
低抵抗化しても、キャパシタに充電された電荷しか回路
に流れないので、回路に過電流が流れることはない。As described above, according to the first aspect of the present invention, a capacitor having a predetermined capacitance value is connected between one electrode of the antifuse and the first node, and one electrode of the antifuse is connected to the second electrode. The first switching element is connected between the node and the node, and the second switching element is connected between the other electrode of the antifuse and the line of the reference potential.
Then, the program means applies a high voltage between the second and first nodes, charges the capacitor by turning on the first switching element for a predetermined time, and then turns on the second switching element to turn on the anti-static switch. Blow the fuse. Therefore, even if the antifuse is blown to lower the resistance, only the electric charge charged in the capacitor flows to the circuit, so that no overcurrent flows to the circuit.
【0086】請求項2に係る発明では、請求項1に係る
発明のプログラム手段は、キャパシタを充電した後、第
2のスイッチング素子を導通させるとともに第1のノー
ドと基準電位のラインとの間に所定の電圧を印加し、ア
ンチヒューズの電極間電圧を昇圧させてアンチヒューズ
をブローする。この場合は、アンチヒューズの電極間に
より高い電圧を印加できるので、アンチヒューズを確実
にブローできる。According to the second aspect of the present invention, the program means of the first aspect of the present invention is configured such that, after charging the capacitor, the second switching element is turned on and the first switching element is connected between the first node and the reference potential line. A predetermined voltage is applied, the voltage between the electrodes of the antifuse is increased, and the antifuse is blown. In this case, a higher voltage can be applied between the electrodes of the antifuse, so that the antifuse can be blown reliably.
【0087】請求項3に係る発明では、請求項1または
2に係る発明に、第2のスイッチング素子に直列接続さ
れた第3のスイッチング素子と、アンチヒューズに流れ
る電流が所定値を越えたことに応じて第3のスイッチン
グ素子を非導通にする電流検出手段とがさらに設けられ
る。この場合は、回路に過電流が流れるのを一層確実に
防止できる。According to a third aspect of the present invention, in the first or second aspect, the current flowing through the third switching element connected in series to the second switching element and the antifuse exceeds a predetermined value. Current detecting means for turning off the third switching element in response to the control signal. In this case, an overcurrent can be more reliably prevented from flowing through the circuit.
【0088】請求項4に係る発明では、請求項1から3
のいずれかに係る発明に、アンチヒューズの他方電極と
第1の電源電位のラインとの間に直列接続された抵抗素
子および第4のスイッチング素子と、第2のノードに第
2の電源電位を与えるとともに第4のスイッチング素子
を導通させてアンチヒューズの他方電極の電位ガ第1お
よび第2の電源電位のうちのいずれの電位に近いかを検
出し、検出結果に基づいてアンチヒューズがブローされ
ているか否かを判定する読出手段とがさらに設けられ
る。この場合は、アンチヒューズがブローされているか
否かを容易に検出できる。According to the fourth aspect of the invention, the first to third aspects are described.
And a fourth switching element connected in series between the other electrode of the antifuse and the first power supply potential line, and a second power supply potential applied to the second node. And the fourth switching element is turned on to detect which one of the first and second power supply potentials is closer to the potential of the other electrode of the antifuse, and the antifuse is blown based on the detection result. Reading means for determining whether or not the reading is performed is further provided. In this case, it can be easily detected whether or not the antifuse is blown.
【0089】請求項5に係る発明では、請求項1に係る
発明のアンチヒューズが複数設けられ、キャパシタ、第
1のスイッチング素子および第2のスイッチング素子は
各アンチヒューズに対応して設けられ、第2のノードが
複数設けられて第3のノードに共通接続され、半導体装
置は、複数のアンチヒューズのうちの1または2以上の
所望のアンチヒューズを選択する選択手段をさらに備え
る。そして、プログラム手段は、第3および第1のノー
ド間に高電圧を印加するとともに選択手段によって選択
されたアンチヒューズに対応する第1のスイッチング素
子を所定時間だけ導通させて対応のキャパシタを充電し
た後、そのアンチヒューズに対応する第2のスイッチン
グ素子を導通させてそのアンチヒューズをブローする。
この場合は、各アンチヒューズには対応のキャパシタの
充電電圧が独立に印加されるので、共通ノードから複数
のアンチヒューズに高電圧を同時に印加していた従来の
ように1つのアンチヒューズに電流が集中して他のアン
チヒューズのブローが失敗に終わることはない。したが
って、複数のアンチヒューズを同時に確実にブローでき
る。In the invention according to claim 5, a plurality of the antifuses according to the invention according to claim 1 are provided, and the capacitor, the first switching element and the second switching element are provided corresponding to each antifuse. A plurality of two nodes are provided and commonly connected to the third node, and the semiconductor device further includes a selection unit for selecting one or more desired antifuses from the plurality of antifuses. Then, the program means applies a high voltage between the third and first nodes, and conducts the first switching element corresponding to the antifuse selected by the selection means for a predetermined time to charge the corresponding capacitor. Thereafter, the second switching element corresponding to the antifuse is turned on to blow the antifuse.
In this case, since the charging voltage of the corresponding capacitor is applied independently to each anti-fuse, a current is applied to one anti-fuse as in the conventional case where a high voltage is simultaneously applied to a plurality of anti-fuses from a common node. Concentrated blows of other antifuses never fail. Therefore, a plurality of antifuses can be reliably blown simultaneously.
【0090】請求項6に係る発明では、アンチヒューズ
の一方電極と第1のノードとの間に所定抵抗値の高抵抗
素子が接続され、アンチヒューズの他方電極と第1の電
源電位のラインとの間に第1のスイッチング素子が接続
される。そして、プログラム手段は、第1のノードと第
1の電源電位のラインとの間に高電圧を印加するととも
に第1のスイッチング素子を導通させてアンチヒューズ
をブローする。したがって、アンチヒューズがブローさ
れて低抵抗化しても、回路に流れる電流の上限は高抵抗
素子で制限されるので、回路に過電流が流れることはな
い。In the invention according to claim 6, a high-resistance element having a predetermined resistance value is connected between one electrode of the anti-fuse and the first node, and the other electrode of the anti-fuse is connected to the first power supply potential line. The first switching element is connected between the two. Then, the program means applies a high voltage between the first node and the line of the first power supply potential, makes the first switching element conductive, and blows the antifuse. Therefore, even if the antifuse is blown to lower the resistance, the upper limit of the current flowing in the circuit is limited by the high resistance element, so that no overcurrent flows in the circuit.
【0091】請求項7に係る発明では、請求項6に係る
発明に、アンチヒューズの一方電極と第2の電源電位の
ラインとの間に直列接続された抵抗素子および第2のス
イッチング素子と、第1のノードをハイインピーダンス
状態にするとともに第1および第2のスイッチング素子
を導通させてアンチヒューズの他方電極の電位が第1お
よび第2の電源電位のうちのいずれの電位に近いかを検
出し、検出結果に基づいてアンチヒューズがブローされ
ているか否かを判定する読出手段とがさらに設けられ
る。この場合は、アンチヒューズがブローされているか
否かを容易に検出できる。According to a seventh aspect of the present invention, in the sixth aspect of the invention, there is provided a resistance element and a second switching element connected in series between one electrode of the antifuse and a line of the second power supply potential, The first node is set to a high impedance state and the first and second switching elements are turned on to detect which of the first and second power supply potentials the potential of the other electrode of the antifuse is closer to. Further, there is further provided reading means for determining whether or not the antifuse is blown based on the detection result. In this case, it can be easily detected whether or not the antifuse is blown.
【0092】請求項8に係る発明では、請求項6に係る
発明のアンチヒューズが複数設けられ、高抵抗素子およ
び第1のスイッチング素子は各アンチヒューズに対応し
て設けられ、第1のノードが複数設けられて第2のノー
ドに共通接続され、半導体装置は、複数のアンチヒュー
ズのうちの1または2以上の所望のアンチヒューズを選
択する選択手段をさらに備える。そして、プログラム手
段は、第2のノードと第1の電源電位のラインとの間に
高電圧を印加するとともに選択手段によって選択された
アンチヒューズに対応する第1のスイッチング素子を導
通させてそのアンチヒューズをブローする。この場合
は、第2のノードと各アンチヒューズの一方電極との間
に高抵抗素子が接続されるので、1つのアンチヒューズ
が低抵抗化しても第2のノードの高電圧が低下するのを
防止することができ、複数のアンチヒューズを同時に確
実にブローできる。In the invention according to claim 8, a plurality of the antifuses according to the invention according to claim 6 are provided, the high-resistance element and the first switching element are provided corresponding to each antifuse, and the first node is provided. The semiconductor device further includes a selection unit that selects one or more desired antifuses among the plurality of antifuses, the plurality being provided and commonly connected to the second node. Then, the programming means applies a high voltage between the second node and the line of the first power supply potential, and conducts the first switching element corresponding to the anti-fuse selected by the selection means, thereby causing the anti-fuse to conduct. Blow the fuse. In this case, a high-resistance element is connected between the second node and one electrode of each anti-fuse, so that even if one anti-fuse has a low resistance, the high voltage of the second node does not decrease. It is possible to reliably blow multiple antifuses simultaneously.
【図1】 この発明の実施の形態1によるヒューズ回路
の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a fuse circuit according to a first embodiment of the present invention.
【図2】 図1に示したヒューズ回路の動作を示すタイ
ムチャートである。FIG. 2 is a time chart illustrating an operation of the fuse circuit illustrated in FIG. 1;
【図3】 図1に示したヒューズ回路の効果を説明する
ための回路図である。FIG. 3 is a circuit diagram for explaining an effect of the fuse circuit shown in FIG. 1;
【図4】 実施の形態1の変更例を説明するためのタイ
ムチャートである。FIG. 4 is a time chart for explaining a modification of the first embodiment.
【図5】 この発明の実施の形態2によるプログラム回
路の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a program circuit according to a second embodiment of the present invention.
【図6】 この発明の実施の形態3によるヒューズ回路
の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a fuse circuit according to a third embodiment of the present invention.
【図7】 図6に示したヒューズ回路の効果を説明する
ための回路図である。FIG. 7 is a circuit diagram for explaining an effect of the fuse circuit shown in FIG. 6;
【図8】 従来のDRAMの全体構成を示すブロック図
である。FIG. 8 is a block diagram showing an entire configuration of a conventional DRAM.
【図9】 図8に示したメモリマットの構成を示す回路
ブロック図である。FIG. 9 is a circuit block diagram showing a configuration of a memory mat shown in FIG.
【図10】 従来のヒューズ回路の構成を示す回路図で
ある。FIG. 10 is a circuit diagram showing a configuration of a conventional fuse circuit.
【図11】 図10に示したヒューズ回路の問題点を説
明するための回路図である。11 is a circuit diagram for explaining a problem of the fuse circuit shown in FIG.
1,10,50 ヒューズ回路、2,5 キャパシタ、
3,12,55〜59NチャネルMOSトランジスタ、
6 スイッチ、11,52〜54 PチャネルMOSト
ランジスタ、30 DRAM、31 クロック発生回
路、32 行および列アドレスバッファ、33 行デコ
ーダ、34 列デコーダ、35 冗長列デコーダ、36
メモリマット、37 メモリアレイ、38 冗長メモ
リアレイ、39 センスアンプ+入出力制御回路、40
入力バッファ、41 出力バッファ、42 列選択ゲ
ート、43 センスアンプ、44 イコライザ、51
アンチヒューズ、60 インバータ、T 端子。1,10,50 fuse circuit, 2,5 capacitor,
3,12,55-59 N channel MOS transistor,
6 switches, 11, 52 to 54 P-channel MOS transistors, 30 DRAMs, 31 clock generation circuits, 32 row and column address buffers, 33 row decoders, 34 column decoders, 35 redundant column decoders, 36
Memory mat, 37 memory array, 38 redundant memory array, 39 sense amplifier + input / output control circuit, 40
Input buffer, 41 output buffer, 42 column selection gate, 43 sense amplifier, 44 equalizer, 51
Anti-fuse, 60 inverter, T terminal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島野 裕樹 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 Fターム(参考) 5B024 AA01 AA03 BA18 BA29 CA07 5F064 CC09 CC22 CC23 DD39 FF05 FF36 FF45 FF46 5L106 AA01 CC04 CC13 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Hiroki Shimano 2-3-2 Marunouchi, Chiyoda-ku, Tokyo F-term (reference) 5B024 AA01 AA03 BA18 BA29 CA07 5F064 CC09 CC22 CC23 DD39 FF45 FF46 5L106 AA01 CC04 CC13
Claims (8)
低下するアンチヒューズを備えた半導体装置であって、 前記アンチヒューズの一方電極と第1のノードとの間に
接続され、予め定められた容量値を有するキャパシタ、 前記アンチヒューズの一方電極と第2のノードとの間に
接続された第1のスイッチング素子、 前記アンチヒューズの他方電極と基準電位のラインとの
間に接続された第2のスイッチング素子、および前記第
2および第1のノード間に高電圧を印加するとともに前
記第1のスイッチング素子を所定時間だけ導通させて前
記キャパシタを充電した後、前記第2のスイッチング素
子を導通させて前記アンチヒューズをブローするプログ
ラム手段を備える、半導体装置。1. A semiconductor device having an anti-fuse whose resistance value is reduced by being blown, comprising: a predetermined capacitor connected between one electrode of the anti-fuse and a first node. A capacitor having a value, a first switching element connected between one electrode of the antifuse and a second node, a second switching element connected between the other electrode of the antifuse and a line of a reference potential. After applying a high voltage between the switching element and the second and first nodes and conducting the first switching element only for a predetermined time to charge the capacitor, the second switching element is made conductive. A semiconductor device comprising program means for blowing the antifuse.
を充電した後、前記第2のスイッチング素子を導通させ
るとともに、前記第1のノードと前記基準電位のライン
との間に所定の電圧を印加し、前記アンチヒューズの電
極間電圧を昇圧させて前記アンチヒューズをブローす
る、請求項1に記載の半導体装置。2. The program means, after charging the capacitor, turns on the second switching element and applies a predetermined voltage between the first node and a line of the reference potential. 2. The semiconductor device according to claim 1, wherein the antifuse is blown by increasing a voltage between electrodes of the antifuse.
直列接続された第3のスイッチング素子、および前記ア
ンチヒューズに流れる電流が予め定められた値を越えた
ことに応じて前記第3のスイッチング素子を非導通にす
る電流検出手段を備える、請求項1または請求項2に記
載の半導体装置。3. The third switching element connected in series with the second switching element, and the third switching element in response to a current flowing through the antifuse exceeding a predetermined value. 3. The semiconductor device according to claim 1, further comprising: a current detection unit configured to turn off the current. 4.
と第1の電源電圧のラインとの間に直列接続された抵抗
素子および第4のスイッチング素子、および前記第2の
ノードに第2の電源電位を与えるとともに前記第4のス
イッチング素子を導通させて前記アンチヒューズの他方
電極の電位が前記第1および第2の電源電位のうちのい
ずれの電位に近いかを検出し、前記第1の電源電位に近
い場合は前記アンチヒューズはブローされていないと判
定し、前記第2の電源電位に近い場合は前記アンチヒュ
ーズはブローされていると判定する読出手段を備える、
請求項1から請求項3のいずれかに記載の半導体装置。4. A resistance element and a fourth switching element connected in series between the other electrode of the antifuse and a line of a first power supply voltage, and a second power supply potential at the second node. And the fourth switching element is turned on to detect which of the first and second power supply potentials the potential of the other electrode of the antifuse is closer to, the first power supply potential If the anti-fuse is close to the second power supply potential, it is determined that the anti-fuse is not blown.
The semiconductor device according to claim 1.
2のスイッチング素子は各アンチヒューズに対応して設
けられ、 前記第2のノードは複数設けられて第3のノードに共通
接続され、 前記半導体装置は、前記複数のアンチヒューズのうちの
1または2以上の所望のアンチヒューズを選択する選択
手段をさらに備え、 前記プログラム手段は、前記第3および第1のノード間
に高電圧を印加するとともに前記選択手段によって選択
されたアンチヒューズに対応する第1のスイッチング素
子を所定時間だけ導通させて対応のキャパシタを充電し
た後、そのアンチヒューズに対応する第2のスイッチン
グ素子を導通させてそのアンチヒューズをブローする、
請求項1に記載の半導体装置。5. A plurality of antifuses are provided, the capacitor, the first switching element, and the second switching element are provided corresponding to each antifuse, and a plurality of second nodes are provided. 3, the semiconductor device further includes selection means for selecting one or two or more desired antifuses from the plurality of antifuses, and wherein the program means includes the third and first antifuses. A high voltage is applied between the nodes and the first switching element corresponding to the antifuse selected by the selection means is turned on for a predetermined time to charge the corresponding capacitor, and then the second switching element corresponding to the antifuse is charged. Conducts the switching element and blows its antifuse.
The semiconductor device according to claim 1.
低下するアンチヒューズを備えた半導体装置であって、 前記アンチヒューズの一方電極と第1のノードとの間に
接続され、予め定められた高い抵抗値を有する高抵抗素
子、 前記アンチヒューズの他方電極と第1の電源電位のライ
ンとの間に接続された第1のスイッチング素子、および
前記第1のノードと前記第1の電源電位のラインとの間
に高電圧を印加するとともに、前記第1のスイッチング
素子を導通させて前記アンチヒューズをブローするプロ
グラム手段を備える、半導体装置。6. A semiconductor device comprising an antifuse whose resistance value is reduced by being blown, wherein the semiconductor device is connected between one electrode of the antifuse and a first node and has a predetermined high value. A high-resistance element having a resistance value; a first switching element connected between the other electrode of the anti-fuse and a first power supply potential line; and a line between the first node and the first power supply potential And a program means for applying a high voltage between the first and second switching elements and conducting the first switching element to blow the antifuse.
と第2の電源電位のラインとの間に直列接続された抵抗
素子および第2のスイッチング素子、および前記第1の
ノードをハイインピーダンス状態にするとともに前記第
1および第2のスイッチング素子を導通させて前記アン
チヒューズの他方電極の電位が前記第1および第2の電
源電位のうちのいずれの電位に近いかを検出し、前記第
1の電源電位に近い場合は前記アンチヒューズはブロー
されていると判定し、前記第2の電源電位に近い場合は
前記アンチヒューズはブローされていないと判定する読
出手段を備える、請求項6に記載の半導体装置。7. A resistance element and a second switching element connected in series between one electrode of the antifuse and a line of a second power supply potential, and the first node are set to a high impedance state. The first and second switching elements are turned on to detect which of the first and second power supply potentials the potential of the other electrode of the antifuse is closer to, and the first power supply 7. The semiconductor according to claim 6, further comprising a reading unit that determines that the antifuse is blown when the potential is close to the potential, and determines that the antifuse is not blown when the potential is close to the second power supply potential. apparatus.
チヒューズに対応して設けられ、 前記第1のノードは複数設けられて第2のノードに共通
接続され、 前記半導体装置は、前記複数のアンチヒューズのうちの
1または2以上の所望のアンチヒューズを選択する選択
手段をさらに備え、 前記プログラム手段は、前記第2のノードと前記第1の
電源電位のラインとの間に高電圧を印加するとともに前
記選択手段によって選択されたアンチヒューズに対応す
る第1のスイッチング素子を導通させてそのアンチヒュ
ーズをブローする、請求項6に記載の半導体装置。8. A plurality of the antifuses are provided, the high resistance element and the first switching element are provided corresponding to each antifuse, and a plurality of the first nodes are provided and shared by a second node. Connected, the semiconductor device further includes a selection unit that selects one or two or more desired antifuses from the plurality of antifuses, and the program unit includes the second node and the first power supply. 7. The semiconductor device according to claim 6, wherein a high voltage is applied between the anti-fuse and a first switching element corresponding to the anti-fuse selected by the selection means, and the anti-fuse is blown.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11000613A JP2000200498A (en) | 1999-01-05 | 1999-01-05 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11000613A JP2000200498A (en) | 1999-01-05 | 1999-01-05 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000200498A true JP2000200498A (en) | 2000-07-18 |
Family
ID=11478596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11000613A Pending JP2000200498A (en) | 1999-01-05 | 1999-01-05 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000200498A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6617914B1 (en) * | 2002-03-05 | 2003-09-09 | Infineon Technologies Ag | Electrical antifuse with external capacitance |
JP2006196079A (en) * | 2005-01-13 | 2006-07-27 | Toshiba Corp | Nonvolatile semiconductor memory device |
JP2007507907A (en) * | 2003-10-06 | 2007-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Electronically programmable antifuse and circuit formed thereby |
US7539074B2 (en) | 2006-07-10 | 2009-05-26 | Samsung Electronics Co., Ltd | Protection circuit with antifuse configured as semiconductor memory redundancy circuitry |
-
1999
- 1999-01-05 JP JP11000613A patent/JP2000200498A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6617914B1 (en) * | 2002-03-05 | 2003-09-09 | Infineon Technologies Ag | Electrical antifuse with external capacitance |
JP2007507907A (en) * | 2003-10-06 | 2007-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Electronically programmable antifuse and circuit formed thereby |
JP2006196079A (en) * | 2005-01-13 | 2006-07-27 | Toshiba Corp | Nonvolatile semiconductor memory device |
US7539074B2 (en) | 2006-07-10 | 2009-05-26 | Samsung Electronics Co., Ltd | Protection circuit with antifuse configured as semiconductor memory redundancy circuitry |
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