JP2000200218A - キャッシュメモリを有するマイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサ・リソースにおける競合を減少さ
せ、プロセッサにおけるハウスキーピング・オーバヘッ
ドを減少させ、割込み処理とサブルーチン呼出しおよび
復帰とを簡素化し、プロセッサの帯域幅を増大させる。 【解決手段】 マイクロプロセッサは、並列データ演算
を行い得る第１の機能ユニットのセットと、並列データ
演算を行い得る第２の機能ユニットのセットと、第１お
よび第２の機能ユニットを接続するデータ相互接続経路
と、第１および第２の機能ユニットと相互接続された複
数のキャッシュ・レベルとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置と
電子処理および制御システムとそれらの製造および動作
方法とに関する。

【０００２】

【従来の技術】マイクロプロセッサ装置は、グレー・Ｗ
・ブーンに発行され、テキサス・インスツルメンツ社に
譲渡された米国特許第３，７５７，３０６号に示されて
いるように、ＭＯＳ／ＬＳＩ技術により製造された単一
半導体集積回路すなわち「チップ」内に通常含まれるデ
ィジタルプロセッサ用の中央処理装置すなわちＣＰＵで
ある。このブーン特許は、全てがフォン・ノイマン・ア
ーキテクチャを用いるとともにデータ，アドレスおよび
命令用の双方向性並列バスを用いて相互接続された、並
列ＡＬＵ，データおよびアドレス用のレジスタ，命令レ
ジスタおよび制御デコーダを含む、単一チップ８ビット
ＣＰＵを示している。グレー・Ｗ・ブーンおよびミカエ
ル・Ｊ・コーランに発行され、テキサス・インスツルメ
ンツ社に譲渡された米国特許第４，０７４，３５１号
は、単一チップ「マイクロコンピュータ」タイプの装置
を示しており、この装置は、ハーバード・アーキテクチ
ャにより構成されたプログラム記憶用のオンチップＲＯ
Ｍおよびデータ記憶用のオンチップＲＡＭとともに、４
ビット並列ＡＬＵおよびその制御回路を含む。マイクロ
プロセッサという用語は、通常は、プログラムおよびデ
ータ記憶用の外部メモリを用いる装置を指し、一方、マ
イクロコンピュータという用語は、プログラムおよびデ
ータ記憶用のオンチップＲＯＭおよびＲＡＭを有する装
置を指す。本発明の説明においては、「マイクロコンピ
ュータ」という用語は、両タイプの装置を含むものとし
て用いられ、また、「マイクロプロセッサ」という用語
は、主として、オンチップＲＯＭをもたないマイクロコ
ンピュータを指すために用いられる。しかし、これらの
用語はしばしば本技術分野においては交換可能なものと
して用いられているので、本説明におけるこれらの用語
の一方または他方の使用は本発明の特徴を制限するもの
と考えるべきではない。

【０００３】現今のマイクロコンピュータは、２つの一
般的種類すなわち汎用マイクロプロセッサおよび専用マ
イクロコンピュータ／マイクロプロセッサに分類され得
る。モトローラ社により製造されているＭ６８０２０の
ような汎用マイクロプロセッサは、広範なタスクの任意
のものを行うようにユーザがプログラムし得る設計にな
っており、したがって、パーソナルコンピュータのよう
な装置の中央処理装置としてしばしば用いられている。
そのような汎用マイクロプロセッサは、広範な演算およ
び論理機能に対して良い性能を有するが、もちろんその
ような機能の特定の１つ用に特に設計されまた適応させ
られてはいない。これとは対照的に、専用マイクロコン
ピュータは、ユーザがそのマイクロコンピュータを用い
ようとしている特定の所定の演算および論理機能に対し
て性能を改善するように設計されている。そのマイクロ
コンピュータの主たる機能を知ることにより、設計者
は、専用マイクロコンピュータによる特定機能の性能が
ユーザにより作られたプログラムに係わらず汎用マイク
ロプロセッサによる同じ機能の性能を大きく超えるよう
に、そのマイクロコンピュータを構成し得る。

【０００４】専用マイクロコンピュータにより大幅に改
善された速度で行われ得る１つのそのような機能は、デ
ィジタル信号処理、特にディジタルフィルタの実現のた
めまた高速フーリエ変換を行うために必要とされる計算
である。そのような計算は、整数乗算，多ビットシフト
および乗算と加算のような高度の反復演算から成るの
で、専用マイクロコンピュータはこれらの反復機能に特
に適応するように構成され得る。そのような専用マイク
ロコンピュータは、テキサス・インスツルメンツ社に譲
渡された米国特許第４，５７７，２８２号に説明されて
おり、これは、ここで参照されてその開示が本願に取り
込まれる。これらの計算用マイクロコンピュータの特定
の設計は、汎用マイクロプロセッサに比し十分に改善さ
れた性能を与え、そのような専用マイクロコンピュータ
は音声および画像処理のようなリアルタイム・アプリケ
ーションにおいて使用可能となった。

【０００５】ディジタル信号処理アプリケーションは、
それらの計算集中性のために、メモリアクセス動作にお
いても集中的である。したがって、ディジタル信号処理
機能を行うマイクロコンピュータの全般的性能は、単位
時間毎に行われる特定計算の数によるのみでなく、マイ
クロコンピュータがシステムメモリからデータを検索し
またデータをそれへ格納し得る速度によっても、決定さ
れる。前記米国特許第４，５７７，２８２号に説明され
ているもののような従来の専用マイクロコンピュータ
は、ハーバード・アーキテクチャの修正バージョンを利
用しているので、データメモリへのアクセスはプログラ
ムメモリへのアクセスと無関係にかつそれと同時に行わ
れ得る。そのようなアーキテクチャは、もちろん、性能
をさらに改善する。

【０００６】ますます増大する技術および市場からの要
求は、処理装置およびアプリケーションシステムにおけ
る構造およびプロセスのさらなる改善と、動作および製
造方法のさらなる改善とを所望している。

【０００７】

【発明が解決しようとする課題】本発明の目的は、デー
タの捕捉または出力，機能と集中的計算動作との間のプ
ロセッサ・リソースに対する競合を減少させる、改善さ
れたデータ処理装置，システムおよび方法を提供するこ
とと、高サンプリング速度ディジタル信号処理アプリケ
ーションでのプロセッサにおけるハウスキーピング・オ
ーバヘッドを減少させる、改善されたデータ処理装置，
システムおよび方法を提供することと、割込み処理とサ
ブルーチン呼出しおよび復帰とを簡素化する、改善され
たデータ処理装置，システムおよび方法を提供すること
と、電気通信，制御システムおよび他のアプリケーショ
ンにおけるプロセッサ帯域幅を増大させる、改善された
データ処理装置，システムおよび方法を提供することと
にある。

【０００８】

【課題を解決するための手段】一般に、本発明の１つの
形式は、多数のキャッシュメモリを有する極めて長い命
令ワード（ＶＬＩＷ）電子プロセッサを含む、改善され
たデータ処理装置である。

【０００９】一般に、本発明のもう１つの形式は、変換
プロセスによりアナログ入力に対応するディジタル信号
を発生するアナログ／ディジタル変換器を含む信号処理
用のシステムである。このアナログ／ディジタル変換器
に接続されたメモリおよびプロセッサを有するディジタ
ル処理回路は、割込み信号に応答して、そのディジタル
信号をメモリに入力する。このプロセッサは、レジスタ
セットと、少なくとも１つの乗算器と、少なくとも１つ
の論理演算装置と、多数のキャッシュメモリとを含む。

【００１０】本発明の他の装置，システムおよび方法の
形式がまた、ここに開示され、特許請求されている。

【００１１】本発明の特徴と信じられる新しい諸特徴
は、添付の特許請求の範囲に記載されている。本発明の
実施例および本発明の他の諸特徴および利点は、添付図
面と併せて読まれる以下の詳細な説明を参照することに
より、最も良く理解されるであろう。文脈が異なること
を指示していなければ、図面のさまざまな図において、
同じ数字その他の記号は、同じ部品に関連する。

【００１２】

【発明の実施の形態】ここで図１を参照すると、現在好
ましいマイクロプロセッサ１１の高レベル機能ブロック
図が示されている。図１は、ディジタル信号プロセッサ
（ＤＳＰ）のブロック図を示す。このＤＳＰは、図１の
左側中央部に示されているＣＰＵに基づいている。この
ＤＳＰは、２レベルメモリ階層に依存し、第２のレベル
のメモリは統合形データ／命令メモリバンクである。第
１のレベルのメモリは、Ｌ１プレフィックスにより表さ
れ、第２のレベルのものはＬ２として表される。

【００１３】図１−１には、図１のＤＳＰの代表的メモ
リマップが示されている。このオンチップメモリは、ア
ドレス０ｘ００００００００から始まるプログラムおよ
びデータ・メモリの単一統合形ブロックである。この記
憶場所におけるメモリの量はＬ２用に選択された構成に
依存する。これらの機能は後述される。

【００１４】ＣＰＵ命令側は、小形高速命令キャッシュ
からの供給を受ける。１ウェイ（直接マップ形）４キロ
バイト命令キャッシュ・マイクロプロセッサは、大部分
のマイクロプロセッサ・アプリケーションに対するかな
りのパフォーマンスのために適切であるヒット率（＞９
５％）を十分に与える。Ｌ１Ｉ（レベル１命令）キャッ
シュは、ＤＳＰコアのＬ１Ｉ制御装置に単一サイクル・
スループットを供給する。６４バイト（２フェッチ・パ
ケット）のラインサイズが、好ましくは、Ｌ１Ｉ用に用
いられる。これは、ミスに際してある量の（１フェッチ
・パケットに等しい）プログラム先取りをＬ２／外部メ
モリに供給する。Ｌ１Ｉは、常に、直接マップ形キャッ
シュとして動作し、メモリマッピングを受けない。

【００１５】Ｌ１Ｉキャッシュをサポートするために
は、小量のタグ記憶が必要である。６４バイト・ライン
サイズの場合は、それぞれが２０ビットの６４エントリ
が必要とされる。アドレスおよびタグは、次のように分
解される。

【００１６】

【表１】

【００１７】Ｌ１ＩタグＲＡＭは、ＣＰＵと衝突せずに
Ｌ２からの（スヌープを介する）無効化をサポートする
ために、デュアルポート形のものであるべきである。

【００１８】Ｌ１ＩＲＡＭは、好ましくは、ＣＰＵによ
る単一サイクル実行をサポートするために、２５６ビッ
ト幅に構成される。ＲＡＭバンクは、図１に示されてい
る命令キャッシュ／ＣＰＵパイプラインのタイミング制
約内において動作する。

【００１９】ＣＰＵデータメモリ制御装置は、小形高速
データキャッシュに対してインタフェースされる。Ｌ１
Ｄデータキャッシュとしては、４キロバイトの２ウェイ
セット連想データキャッシュが用いられる。このキャッ
シュは、ＣＰＵによる単一サイクル・アクセスを提供す
る。Ｌ１Ｄキャッシュに対しては、３２バイトのライン
サイズが用いられる。Ｌ１Ｄキャッシュは、ＣＰＵパイ
プラインをより低速のＬ２バンクおよび外部メモリから
分離するために役立つ。Ｌ１Ｄは、メモリマップ形ＳＲ
ＡＭとして動作するようにディスエーブルされ得ない。
Ｌ１Ｄキャッシュは、Ｌ２ＳＲＡＭ空間とキャッシュ可
能として識別される外部アドレスとを合わせたものにア
クセスする。

【００２０】Ｌ１Ｄ制御装置は、タグＲＡＭを用いて、
キャッシュ内のデータの妥当性を追跡する。２つのタグ
ＲＡＭがＤＳＰの２つのロード／格納（ＬＤ／ＳＴ）ユ
ニットにより必要である。アドレスおよびタグは、次の
ように分解される。

【００２１】

【表２】

【００２２】セットフィールドは、メモリアクセスが６
４セットのいずれに対して行われるかを示す。サブライ
ンフィールドは、アクセスが６４ビット・サブラインの
いずれに対して行われるかを示す。ワードフィールド
は、メモリアドレスが６４ビット・サブラインの上半分
または下半分のいずれに関するものであるかを示す。

【００２３】各タグＲＡＭは、４２ビット（２１ビット
×２ＬＤ／ＳＴパイプ）の６４エントリを含む。これら
のタグＲＡＭは、Ｌ２からのスヌープ・サイクルにより
生じる機能停止をなくすために、デュアルポート形のも
のとされる。

【００２４】Ｌ１Ｄ側におけるミスは、適宜、処理され
なければならない。Ｌ１Ｄミスに際して行われるサービ
スのタイプは、２つのアイテム、すなわち、そのミスの
アドレスおよび方向に依存する。読取りミスに際して
は、Ｌ１Ｄ制御装置は、Ｌ２にサービスの要求を送る。
これは、Ｌ２動作モードに係わらず行われる。したがっ
て、Ｌ１ＤはＬ２構成とは無関係になる。Ｌ１Ｄにおけ
る読取りミスは、それが修正されていれば、要求された
アドレスへのＬＲＵ（最低使用頻度）ラインマッピング
をＬ１Ｄに強制して、Ｌ２制御装置へコピーされるよう
にし、また、新しいラインがＬ１Ｄに読み込まれるよう
にする。Ｌ２へのコピー出力は、そのラインのＬ１Ｄコ
ピーが修正されている場合に限り存在し、それはライン
状態ビットにより示される。Ｌ２制御装置は、その動作
モードにより、要求に直接サービスするか、それをＩ／
Ｏサブシステムにそらす。新しいライン用のタグおよび
ＬＲＵ状態は、Ｌ１ＤおよびＬ２の双方において適切に
更新される。

【００２５】Ｌ１Ｄにおける書込みミスは、いくぶん異
なった処理を受ける。Ｌ１Ｄにおける書込みミスは、Ｌ
１Ｄの修正なしに（すなわち、Ｌ１Ｄには書込み割当て
が存在しない）、Ｌ２に達する。このタイプのキャッシ
ュは、通常、ライトスルーキャッシュと呼ばれるもので
ある。Ｌ２制御装置は、その構成または動作モードに依
存して、ミスをどのように処理すべきかを決定する。Ｌ
２は、書込みを直接受入れるか、書込みをＩ／Ｏサブシ
ステムにそらす。この場合も、タグおよびライン状態情
報は、Ｌ２において適切に更新される。Ｌ２メモリバン
クは、（最高速度において）２サイクルアクセスを行う
ので、書込みは、好ましくは、小形キューにおいてバッ
ファされる。このキューのサイズは調整可能であるが、
それはかなり小さい（２ないし３エントリ）必要があ
る。注意すべきこととして、読取りミスの場合には、書
込みバッファは、Ｌ２とのコヒーレンシを維持するため
に、まず空にされる。

【００２６】現在のＬ１Ｄバンクは６４ビット幅のデュ
アルポート形ＲＡＭバンクを用いており、これはＣＰＵ
の２つのＬＤ／ＳＴパイプ間のバンク衝突を解消する。
Ｌ２へ／からの１２８ビットデータ経路がまた、ＲＡＭ
データポートの双方を用いることによって提供される。
Ｌ１ＤタグおよびデータＲＡＭは、図１−２に示されて
いるデータ・キャッシュ／ＣＰＵパイプラインの制約内
において動作しなければならない。

【００２７】ＤＳＰは第２のレベルのメモリを含み、こ
れは、統合された６４キロバイト・データおよび命令Ｒ
ＡＭ／キャッシュを与える。Ｌ２は、電源投入の際に選
択可能ないくつかのモードの１つで動作し得る。ユーザ
は、Ｌ２サイズの１／４の増加において、プログラムま
たはデータ・セグメント用のＳＲＡＭであるように、Ｌ
２の諸部分を選択し得る。Ｌ２メモリの１／４がＳＲＡ
Ｍとしてロックされるとき、残りのＬ２メモリのキャッ
シュ動作は低下した連想性をもって動作する。これは、
次の表１−３に示されている。Ｌ２のキャッシュ象限
は、Ｌ１１からの命令およびデータフェッチ要求をキャ
ッシュする。

【００２８】

【表３】

【００２９】図１−３は、Ｌ２動作モードを示す。この
動作モードは、後述のように、メモリマップ形制御レジ
スタを介して決定される。Ｌ２は、電源投入／チップ・
リセット時に全ＳＲＡＭモードにリセットされる。これ
は、後述のように、ブートローディングをサポートする
ために含まれる。

【００３０】Ｌ２メモリ構造は、３つのポートを介して
アクセス可能であり、それは、Ｌ１Ｉ制御装置とＬ１Ｄ
制御装置とＩ／Ｏサブシステムとを含む。Ｌ２キャッシ
ュのライン状態を追跡するために、２５６セット，４ウ
ェイ・タグＲＡＭが含まれ、各ウェイは１８ビットのア
ドレスを含む。Ｌ１Ｄラインの状態を追跡するために、
また、（後述のように）コヒーレンシを維持するため
に、いくつかの追加ビットが含まれ得る。Ｌ２リソース
用の競合を緩和するために、タグＲＡＭはｘ４基準に基
づいてバンク化されるべきである。

【００３１】Ｌ１Ｉインタフェースは、Ｌ２からＬ１Ｉ
への２５６ビット・データ経路と、ミスに際しＬ１によ
り駆動されるＬ１Ｉからの２６ビット・アドレスとを含
む。Ｌ２のラインサイズは１２８バイトにセットされ、
大部分はＣＰＵの命令ワードの指示を受ける。Ｌ２に通
知されたＬ１ＩおよびＬ１Ｄミスは、適切なアドレスで
Ｌ２からデータを返送するか恐らくはＣＰＵを機能停止
させるが、Ｌ２はその要求をＩ／Ｏサブシステムに通知
する。Ｌ２ ＳＲＡＭ空間にアクセスしたＬ１Ｉは、直
ちにサービスを受け得る。実行の前にＬ２ ＳＲＡＭ空
間内にコードがプレロードされ終わるのを保証すること
は、プログラマの責任である。

【００３２】Ｌ２に対するＬ１Ｄ制御装置インタフェー
スは、読取りアクセスおよび書込みアクセスの双方を考
慮しなければならないので、Ｌ１Ｉインタフェースより
も複雑である。Ｌ２からＬ１Ｉへの読取りおよび書込み
データ経路はともに、１２８ビット幅を有する。この広
げられた経路は、Ｌ１Ｄフェッチおよびエビクション
（書戻し）を最小の待ち時間で行うことを助ける。Ｌ１
Ｄからのデータアクセスは、Ｌ２ ＳＲＡＭまたはキャ
ッシュから行われ得る。キャッシュとして構成されたと
きのＳＲＡＭ空間へのアクセスは、無効データを返送
し、キャッシュとして構成されたＳＲＡＭ空間への書込
みは廃棄される。

【００３３】最後のＬ２インタフェースはＩ／Ｏサブシ
ステムからのものである。このインタフェースは６４ビ
ット・データ経路である。これは、将来の装置動作用の
インフラストラクチャの発展のために設けられ、それに
は、このより広いインタフェースが提供する追加の帯域
幅が役立つ。Ｉ／Ｏサブシステムは、書込みデータ経路
に伴う３０ビットアドレスとともに、６４ビットの（Ｌ
２からＩ／Ｏサブシステムへの）読取りデータポートお
よび（Ｉ／ＯサブシステムからＬ２への）書込みデータ
ポートの双方を含む。Ｉ／Ｏサブシステムへの読取り要
求は、後述のように、Ｌ１／Ｌ２によるアドレス発生よ
りもむしろ転送要求パケット構造に依存する。Ｌ２キャ
ッシュおよびそのインタフェースの簡単化されたブロッ
ク図を示す図１−４では、Ｉ／Ｏサブシステムは略語Ｄ
ＴＢ（データ転送バス）によって示されている。

【００３４】Ｌ２ ＳＲＡＭは、２サイクル・アクセス
を必要とする高密度ではあるが低速のＳＲＡＭセルから
構成されていることに注意すべきである。したがって、
Ｌ１からＬ２へは以下のミス・ペナルティが存在する。
Ｌ２へのＬ１Ｄミス：４サイクルおよびＬ２へのＬ１Ｉ
ミス：４サイクル。

【００３５】Ｌ２へは３つのポートが存在するので、Ｌ
２のバンク化は重要事項である。Ｌ２ ＲＡＭおよびタ
グＲＡＭの双方は、Ｌ１ＤとＩ／Ｏサブシステムとの間
の衝突が最小化されるように、バンク化される。理想的
には、プログラム・フェッチ側を隔離することもできる
かもしれないが、２５６ビット幅のために、これを行う
のにはかなりの努力が必要である。Ｌ２ ＲＡＭアレイ
は、４×６４ビット・メモリとして編成される。したが
って、Ｌ１Ｉミスは、全Ｌ２ ＲＡＭバンク・セットを
必要とする。Ｌ１ＤおよびＩ／ＯサブシステムのＬ２へ
の同時アクセスのための手段を提供するタグもまた、バ
ンク化されるべきである。

【００３６】Ｌ２制御装置は、バンクの衝突がない限
り、一時に２つまでの同時アクセスを許容する。Ｌ１Ｄ
インタフェースは、互いに衝突するアクセスに、一時に
１つのみが進行するように優先順位を与える。この優先
順位は、Ｌ１Ｄレベルのそれと一致し、Ｌ２は一時に１
つのみのＬ１Ｄ要求に対応する。

【００３７】Ｌ２レベルにおいては、メモリバンクに関
し６つの要求が存在する可能性がある。これらの要求
は、アクセスが衝突する場合には、以下のように、（最
高から最低まで）優先順位を与えられる。 ・ Ｌ１Ｉ（ヒット） ・ Ｌ１Ｄ（ヒット） ・ ＴＣ（ＤＭＡ読取り／書込み） ・ 読取り充填（Ｌ２におけるキャッシュサービス） ・ 犠牲書込み（Ｌ２からＴＣを介したメモリへのキ
ャッシュ書戻し） ・ スヌープ（Ｌ１Ｄによるデータ・マージング）

【００３８】以上にリストした優先順位は、Ｌ１ミスが
生じたときに、できるだけ速やかにＣＰＵ機能停止を解
除することにより、ＣＰＵパフォーマンスを最適化す
る。ＴＣにより行われるＤＭＡアクセスは、定義により
バックグラウンド・タスクであり、Ｌ１アクセスの下の
優先順位を与えられている効果を許容し得る。

【００３９】現存のＣ６２０１ ＤＳＰは、ＤＭＡによ
る競合解決用の内部メモリ・リソース用の優先順位ビッ
トを含む。この値は２レベル階層においてはいくらか制
限されるが、このビットは含まれており、Ｌ２に対する
Ｌ１Ｉ／Ｌ１ＤインタフェースとＩ／Ｏサブシステム・
インタフェースとの間のバンク衝突のあるアクセスの優
先順位付与を制御する。Ｉ／ＯサブシステムはＬ１Ｄ制
御装置への直接インタフェースをもたず、したがって、
それらのレベルでは特別の優先順位は必要とされない。

【００４０】マルチレベル・メモリ階層に関してと同様
に、コヒーレンシの問題とそれがどのレベルに維持され
るべきかとが処理されなければならない。本システムに
おいては、コヒーレンシは、Ｌ１ＤおよびＬ２における
ラインの状態を追跡するとともに、必要とされる正しい
バス・サイクルを行うことにより、維持される。自己修
正コードは、ソフトウェアにより未だサポートされ得
る。

【００４１】簡単化として、Ｌ１ＤおよびＬ２キャッシ
ュとの外部メモリ・コヒーレンシは維持されない。Ｌ１
Ｄは、Ｌ２に対するＤＭＡおよびＬ１Ｉアクセス間の衝
突を減少させるためのバッファメモリ空間と考えられ得
る。また、Ｌ１Ｄは、ポートの数を４から３に減少させ
ることにより、Ｌ２制御装置を簡単化する（図１−３参
照）。

【００４２】Ｌ１とＬ２との間の内部コヒーレンシを維
持するために、Ｌ２制御装置インタフェースは、スヌー
プ無効化サイクルのシステムに依存する。これらのサイ
クルは、ＣＰＵが劣化データにアクセスせず、ＤＭＡか
らのＬ２活動により悪影響を受けないことを保証する。
この機構は、以下に説明するように動作する。

【００４３】Ｌ２がエビクションを行うとき、それは、
常に、Ｌ１Ｄにおいてスヌープ無効化サイクルを行い、
返送データを待つ。返送データがなければ（応答は常に
存在する）、エビクションは正常に進行する。データが
Ｌ１Ｄから返送されれば、それは、メモリに書き出され
るデータが最新のコピーであるように、エビクションが
進行する前にＬ２データとマージされる。ラインはＬ１
ＤおよびＬ２の双方において無効化される。

【００４４】ＤＭＡがＬ２をアクセスするときは、同じ
タイプのサイクルが行われる。ＤＭＡアクセスは、Ｌ２
ＳＲＡＭ空間に対してのみ許容され、同じスヌープ無
効化サイクルに依存してＬ１とのコヒーレンシを維持す
る。Ｌ２ ＳＲＡＭに対するＤＭＡ書込みが行われると
き、スヌープ無効化サイクルはＬ１Ｄ制御装置およびＬ
１Ｉ制御装置の双方へ送られる。Ｌ２制御装置はＤＭＡ
がコードまたはデータ・セグメントを含むかどうかを知
り得ないので、双方のＬ１がスヌープされなければなら
ない。Ｌ１Ｄ制御装置がデータにより応答すれば、それ
は入来ＤＭＡデータとマージされる。それでも、ライン
に対する将来のアクセスがＬ１Ｄをそれて、Ｌ２へ送ら
れてサービスが行われるように、ラインはＬ１Ｄにおい
て無効化される。このようにして、ＣＰＵは、新しいＤ
ＭＡデータにアクセスすることを保証される。同様にし
て、ラインがＬ１Ｉ内にあれば、スヌープ無効化サイク
ルはそのラインを無効化し、Ｌ１Ｉはそのラインへのア
クセスを逸して、Ｌ２から新しいデータをフェッチす
る。Ｌ１Ｉは、Ｌ２からの無効化指令が「点火後忘却」
タイプの様式で送られ、Ｌ２における機構停止がＤＭＡ
によるコードのプレフェッチよりもむしろ実際のデータ
移動へ制限されるように、構成されなければならないこ
とに注意すべきである。

【００４５】Ｌ２ ＳＲＡＭ空間のＤＭＡ読取りは、キ
ャッシュラインのエビクションと基本的に同様に処理さ
れる。Ｌ１Ｄに対しスヌープ無効化サイクルが行われ、
Ｌ２制御装置は応答を待つ。データがＬ２へ返送されれ
ば、それはＬ２内に配置され、次に、ＤＭＡは新しいデ
ータの転送へ進むことを許容される。この場合でも、ラ
インはＬ１Ｄにおいて無効化される。しかし、この無効
化は厳密には必要でなく、ラインはなおＬ２内にあるの
で、インパクトは無視できる。これは、Ｌ１Ｄ制御装置
を簡単化するために行われる。そのわけは、それが今や
１つのタイプのスヌープ無効化機能のみをサポートしさ
えすればよいからである。

【００４６】Ｌ２からのエビクションおよびＤＭＡ読取
りサイクルの場合には、Ｌ１Ｉ無効化は行われないこと
に注意すべきである。これは、Ｌ１ＩがデータをＬ２に
返送しないという事実による。最適化として、Ｌ２制御
装置は、Ｌ１Ｄ内にないＬ２ラインへのアクセスが不必
要に無効化されないように、Ｌ１Ｄラインサイズ（３２
バイト）まで低下させられたサブライン（Ｌ２ライン）
状態ビットを含むべきである。Ｌ１ＩはＬ２からの無効
化を帰還なしにサポートするので（上述を参照）、Ｌ２
内のディレクトリ・ビットはＬ１Ｉにとって不必要であ
る。

【００４７】以下の例は、Ｌ１−Ｌ２キャッシュがＬ２
に対するＤＭＡとともにどのように動作するかを示す。
この例の目的上、Ｌ２空間は単にＳＲＡＭとして構成さ
れているものと仮定する。ここで図１−５を参照する
と、そこにはＬ１ＤとＬ２との間のデータ転送の一例が
示されている。データ転送プロセスは、ＤＭＡ制御装置
を介してＬ２に書き込まれたデータのバッファＩｎＢｕ
ｆｆＡから開始される。ＤＭＡ制御装置からの割込み
は、ＣＰＵへそのデータが準備完了状態にあることを知
らせるために、ＣＰＵに送られたものであると仮定す
る。Ｌ２空間がアクセスされたとき（１）、それはＬ１
Ｄメモリ内へキャッシュされる。ＣＰＵがそのデータを
処理するとき、それはデータをＬ２空間内の別個の出力
バッファＯｕｔＢｕｆｆＡに書き込み得る。この例の目
的上、ＣＰＵはまずＯｕｔＢｕｆｆＡを読み取り、した
がって、それをＬ１Ｄ内へキャッシュする（２）と仮定
する。これが行われなかったならば、ＯｕｔＢｕｆｆＡ
はＬ２内に常駐するのみとなり、ＯｕｔＢｕｆｆＡへの
書込みは前述の書込みバッファを単に通過してＬ２に達
する。ＯｕｔＢｕｆｆＡへの書込みデータは、ＯｕｔＢ
ｕｆｆＡのＬ１Ｉ像に捕獲される。バックグラウンドで
は、ＤＭＡアクセスは別個の入力バッファ（ＩｎＢｕｆ
ｆＢ）に対して継続され得ること（３）に注意すべきで
ある。

【００４８】ここで図１−６を参照すると、そこにはＬ
１ＤとＬ２との間のデータ転送のもう１つの例が示され
ている。処理が完了したときは、ＯｕｔＢｕｆｆＡ内の
データを必要とするＣＰＵまたは恐らくは周辺装置は、
Ｌ２へのＤＭＡアクセスを行う。Ｌ２制御装置は、Ｌ１
Ｄに対してスヌープ無効化サイクルを行い、応答を待
つ。ＯｕｔＢｕｆｆＡのＬ１Ｄ像は無効化されて
（４）、データはＬ２に返送される。そのデータはＬ２
ＳＲＡＭに書き込まれたのち、Ｉ／Ｏサブシステムに
送られてＤＭＡのために役立てられる（５）。ＣＰＵが
ＯｕｔＢｕｆｆＡのさらなる使用を必要とするならば、
最初の読取りアクセスはＬ１Ｄを逸し、そのデータはＬ
２からフェッチされる。これは、システムパフォーマン
スに最小のインパクトしか与えない。

【００４９】多くのＤＳＰアプリケーションにおいて一
般的であるように、ダブルバッファリングがこの例に取
り入れられて、処理されなければならないコヒーレンシ
問題が説明される（６）。このプロセスが図１−７に継
続される際、ＣＰＵは、ＩｎＢｕｆｆＢが処理される準
備が完了したときに、割込みを受ける。ＣＰＵはＩｎＢ
ｕｆｆＢを読み取り、それをＬ１Ｄ内にキャッシュする
（９）。データが処理されたとき、ＣＰＵはそれをＯｕ
ｔＢｕｆｆＢに書き込む（１０）。前と同様に、ＣＰＵ
は最初にＯｕｔＢｕｆｆＢを読み取ってそれをＬ１Ｄ内
にキャッシュするものと仮定する。ＯｕｔＢｕｆｆＢへ
の書込みは、ＯｕｔＢｕｆｆＢのＬ１Ｄ像内に捕獲され
る。

【００５０】ＯｕｔＢｕｆｆＢが最初に読み取られなか
ったとすれば、ＯｕｔＢｕｆｆＢへの書込みは、単に直
接にＬ２へ通過し、Ｌ１Ｄを変更されないままにする。
出力バッファの読取りは、このタイプのアクセスを行う
アプリケーションのために行われるキャッシュのスヌー
プ無効化の意味を示すために含まれている。

【００５１】ここで図１−７を参照すると、そこにはＬ
１ＤとＬ２との間のデータ転送のもう１つの例が示され
ている。前と同様に、バックグラウンドにおいて、ＤＭ
Ａアクセスは、上述においてＯｕｔＢｕｆｆＡについて
示したように、Ｌ１Ｄ内に常駐し得るバッファに継続さ
れ得る（７）。ＤＭＡアクセスがＬ２に対し行われると
き、Ｌ１Ｄ内の適切なラインは無効化されて（８）、Ｃ
ＰＵが劣化データを使用することを防止する。ＤＭＡ要
求がＯｕｔＢｕｆｆＢについて行われるとき、ＯｕｔＢ
ｕｆｆＢのＬ１Ｄコピーがスヌープされて無効化され
（１１）、最近のデータがＩ／Ｏサブシステムに送られ
る。このようにして、キャッシュ・ハードウェアは、装
置についてのプログラマの見方がまさにＬ２ ＳＲＡＭ
であるように、Ｌ２とのコヒーレンシを維持する。

【００５２】Ｌ２とＬ１との間で行われるスヌープ無効
化サイクルが、システムパフォーマンスに与えるインパ
クトは最小でなければならない。これを保証するため
に、いくつかのアーキテクチャ決定がＬ１に取り入れら
れている。まず、Ｌ１ＩおよびＬ１Ｄ制御装置の双方
は、タグＲＡＭをデュアルポート形エンティティとして
実現し、スヌープ無効化サイクルがＣＰＵアクセスを妨
害しないようにする。

【００５３】スヌープ無効化機構の悪影響は、Ｌ２から
のＤＭＡ読取りサイクルに対するもののみである。この
場合には、ラインは、厳密にはそうされる必要がないと
きにＬ１Ｄから無効化されることを想起されたい。しか
し、ラインはなおＬ２内にあるので、システム・インパ
クトは極めて小さい。ＣＰＵがデータを再び要求すれ
ば、それはＬ２からフェッチされなければならない。こ
れは、ラインがＬ２からＬ１Ｄにコピーされている間
に、ＣＰＵを４サイクル以下の期間だけ機能停止させる
（この期間を短縮することは可能である）。

【００５４】Ｌ２キャッシュおよび／またはＲＡＭに加
えて、制御装置はいくつかのメモリマップ形制御レジス
タを備え、ＣＰＵはこれらにアクセスしてＬ２動作モー
ドを構成することができる。これらのレジスタはＣＦＧ
ＢＵＳを介してアクセスされる。図１−８には、Ｌ２
制御レジスタが示されている。

【００５５】以下では、図１−８に示されている上述の
レジスタの機能を略述する。ＤＳＰのエミュレーション
をサポートするために、命令およびデータキャッシュ
（両レベル）はいくつかの動作モードをサポートし得な
ければならない。動作のＬ１ＩおよびＬ１Ｄモードは、
ＣＰＵ制御状態レジスタ（ＣＳＲ）内のＰＣＣ／ＤＣＣ
フィールドにより決定される。以下の諸モードがサポー
トされる。

【００５６】

【表４】

【００５７】

【表５】

【００５８】ユーザは、Ｌ２ＣＦＧレジスタへの単一の
書込みによりＬ１Ｄおよび／またはＬ１Ｉを完全に無効
化し得る。ＩＩおよびＩＤが「１」として書き込まれた
ときは、Ｌ１ＩおよびＬ１Ｄ内の全てのラインは無効化
される。この場合には、データはＬ２または外部メモリ
に書き戻されない。しかし、この機能はタスク・スイッ
チのためには有用である。タスク・スイッチでは、ＯＳ
は、それが新しいプログラム／データ・セグメントをＬ
２ ＳＲＡＭ空間内にページングしたことを知るＬ１を
クリアしようとする。注意すべきこととして、ＩＩおよ
びＩＤは書込み専用ビットと考えられる。これらのビッ
トの読取りは、常に、「０」を返送する。無効化サイク
ルがこれらのビットにより知らされたときは、ＣＰＵ
は、それが無効化が完了するまでＬ１ＤまたはＬ１Ｉを
アクセスしようと試みるならば、機能停止し、（明らか
に逸せられるであろう）新しい要求が処理される。

【００５９】Ｌ２は、３つのポート、すなわち、Ｌ１Ｉ
インタフェースとＬ１ＤインタフェースとＩ／Ｏサブシ
ステム・インタフェースとを介してアクセス可能であ
る。Ｌ２におけるバンク衝突の場合には、Ｌ２制御装置
が優先順位を与え、これらのインタフェースからの要求
を直列化する。ＣＰＵアクセス（Ｌ１ＩまたはＬ１Ｄ）
は、Ｌ２ＣＴＬのＰビットが０（リセット条件）なら
ば、Ｉ／Ｏサブシステムよりも高い優先順位を与えられ
る。それが１にセットされていれば、Ｌ２のＩ／Ｏサブ
システム要求はＣＰＵ要求よりも高い優先順位を与えら
れる。Ｌ１Ｉアクセスは、常に、Ｌ１Ｄよりも高い優先
順位を与えられる。

【００６０】Ｉ／Ｏレジスタおよび周辺装置への単一ワ
ードアクセスをサポートするために、Ｌ２制御装置は、
外部メモリ空間のキャッシュ可能性を定めるための一組
のメモリマップ形制御レジスタを含む。図１−９には、
ＭＡＲ（メモリ・アトリビュート・レジスタ）と呼ばれ
るこれらのレジスタが示されている。

【００６１】ＭＡＲレジスタの各ビットは、ある範囲の
ＥＭＩＦアドレス空間に対するキャッシュ可能性を定め
る。１は、ある領域がキャッシュ可能であることを示
し、また、０は、その空間のキャッシングを不能化し、
長距離サービスを要求する。ＭＡＲの全てのビットはシ
ステムリセットで０にクリアされる。各ＭＡＲビットは
１６ＭＢ範囲に対するキャッシュ可能性を制御すること
を意図している。ＭＡＲレジスタ・セットにより定めら
れる範囲の外側の空間はキャッシュ不可能であると仮定
される。もっとも、全範囲に対するＭＡＲレジスタは実
現されていない。各ＭＡＲビットは下記の表１−６にお
けるアドレス範囲に対するキャッシュ可能性を制御す
る。

【００６２】

【表６】

【００６３】要求がＬ２に通知されたとき、アドレスが
まず評価されて、行われるべきサービスのタイプが決定
される。アドレスがＥＭＩＦメモリ空間内にあれば、そ
のアドレスに対してＭＡＲ内に定められたキャッシュ可
能性アトリビュートが評価されて、キャッシュサービス
または直接アクセスのいずれが行われるべきかが決定さ
れる（これは、たとえＬ２が全てＳＲＡＭとして構成さ
れていても行われる）。長距離アクセスと呼ばれる直接
アクセスは、Ｃ６２０１が外部メモリをアクセスした方
法に類似しており、以下に説明される。

【００６４】あるアクセスは、単一ワードの読取りまた
は書込みとして行われなければならない。例には、外部
オーディオ・コーデックまたはＦＰＧＡにおけるような
Ｉ／Ｏレジスタまたは周辺制御レジスタが含まれ得る。
これらのアクセスは、前述のメモリ・アトリビュート・
レジスタによって指示されるキャッシュ不可能メモリ空
間にマップされる。

【００６５】キャッシュ不可能メモリ空間にＣＰＵによ
って行われるアクセスは、長距離と称せられ、外部メモ
リへの直接アクセスと考えられるべきである。長距離読
取りの場合には、ＣＰＵは、読取りデータが返送される
まで機能停止されなければならない。長距離書込みの場
合には、ＣＰＵは、第２の長距離アクセス（読取りまた
は書込み）が試みられるまで動作を続け得る。一般に、
長距離アクセスは、ＣＰＵパフォーマンスに悪影響を及
ぼすので、コードにおいては避けるべきである。長距離
アクセスは、一般に、時間が重要な意味を持つコード・
セグメント中には用いられないが、それらはロバスト性
と使用の容易さとのために維持されなければならない。

【００６６】Ｌ２制御装置は長距離バッファを含み、そ
れは、必要とされるＣＰＵへの長距離アクセス機構およ
び適切な機能停止機構を具備する。長距離アクセスは、
Ｌ２制御装置によって、Ｉ／Ｏサブシステムへの単一ワ
ードＴＲパケットとしてフォーマットされる。長距離ア
クセスの完了は、Ｌ２制御装置によって直接、または、
Ｉ／Ｏサブシステムによって発生させられるＬ２リザー
ブＱＣＯＭＰコードの１つを用いて、追跡される。

【００６７】長距離アクセスは、常に、Ｌ１Ｄのミスを
強いり（プログラマに課せられる制限として、メモリ・
アトリビュート・レジスタはダイナミックに変えられな
いものと仮定する）、これは、いずれのミスとも同じよ
うに、Ｌ２に送られて処理される。Ｌ２制御装置は、ア
ドレスをメモリ・アトリビュート・レジスタと比較して
要求をどのように処理すべきかを決定する。キャッシュ
不可能であれば、長距離アクセスが行われる。書込みの
場合には、書き込まれるべきデータ値を長距離データバ
ッファにロードし、かつ、１ワードＴＲ要求をＩ／Ｏサ
ブシステムに発信することによって、長距離書込みが行
われる。また、スティッキー・ビットが、将来の長距離
アクセスがＣＰＵを機能停止させるように、セットされ
る。そのわけは、Ｉ／Ｏサブシステムがそれを読み取る
まで長距離データバッファがサービスを行わないからで
ある。このスティッキー・ビットは、読取りが完了した
ときにクリアされる。読取りの場合には、ＣＰＵは直ち
に機能停止される。１ワードＴＲ要求が再びＩ／Ｏサブ
システムに送られる。読取りデータが長距離データバッ
ファに返送されたとき、ＣＰＵは機能停止状態から解放
される。

【００６８】自己修正コードはキャッシュ・ハードウェ
アによって直接サポートされない。この決定は、キャッ
シュ制御装置状態マシンにおいて複雑性を減少させるた
めに行われたものである。自己修正コードは、ハードウ
ェア・フックおよびソフトウェアによりサポートされ得
る。ハードウェア・フックは、無効化と無効化および書
戻しの制御とを考慮するＬ２内の一組のメモリマップ形
制御レジスタである。

【００６９】Ｌ２制御の方法はいくつかあるが、全て同
じ基礎的ハードウェアを用いる。ユーザが行う操作は、
１）（外部メモリに対する）書戻しと、２）Ｌ１Ｄおよ
びＬ２の無効化による書戻しと、３）Ｌ２への書戻しの
みによるＬ１Ｄの無効化と、４）Ｌ１Ｉ（のみ）の無効
化とである。最初の２つの方法は、一般に、キャッシュ
に基づくシステムにおけるデータフローを制御するため
に用いられる。後の２つの方法は、ソフトウェア制御自
己修正コードの手段を提供し、また、エミュレーション
・ブレークポイント挿入の提案された方法でもある。

【００７０】キャッシュ制御機構は、Ｌ２を介してアク
セス可能な、３２ビット・ベース・アドレス・レジスタ
および１６ビット・ワード・カウント・レジスタから成
る。細分性はワードレベルまでしか低下し得ないことに
注意すべきである。書戻しの場合には、要求された数の
ワードしか書き戻しされない。しかし、（要求があれ
ば）要求されたワードのいずれかを含む完全なキャッシ
ュラインが無効化される。これらの操作を行うために、
ユーザは、メモリに書き戻しされるべきおよび／または
キャッシュから無効化されるべきワードの開始アドレス
でキャッシュ・ベース・アドレス・レジスタ（ＷＢＡ
Ｒ）に書込みを行う。次に、第２の書込みサイクルがキ
ャッシュ書戻しワードカウンタ（ＷＷＣ）に対し行われ
る。ＷＷＣ書込みは、要求された動作を行うＬ２状態マ
シンを起動する。ユーザは、ＷＢＡＲレジスタが確実に
ＷＷＣへの書込みを行う前に正しくセットアップされる
よう注意すべきである。

【００７１】ＷＷＣは、行われるべき動作を決定する多
数のメモリ・マップト・ロケーションでアクセス可能で
ある。整合性のために、ＷＢＡＲも同様に多数のロケー
ションでマップされる。しかし、２つの物理レジスタの
みしかこの機構には存在しないことに注意すべきであ
る。Ｌ２制御装置は、ＣＰＵが前に開始した書戻しおよ
び／または無効化サイクルを行っている間にこれらのレ
ジスタへのアクセスを試みるならば、ＣＰＵを機能停止
させる。読取りは、ワードカウントの現在値を返送する
ので、ユーザは書戻し／無効化の進行をモニタし得る。

【００７２】これらのレジスタの使用例を以下に示す。 ＷＷＢＡＲ＝0x80000000 ／*メモリへの書戻しに追加*／ ＷＷＣ ＝0x200 ／*２５６ワードを書戻す*／ while(ＷＷＣ！＝０){}； ／*書込み完了まで待つ*／ ．．．その他のコード．．． 以下の表は、ライン制御レジスタについてのプログラマ
の見解を示す。

【００７３】

【表７】

【００７４】外部メモリへの書戻しは、Ｌ２キャッシュ
のタグを問い合わせかつ恐らくは無効化する簡単な状態
マシンによって行われる。前述のキャッシュ・スヌープ
無効化プロトコルを用いて、Ｌ１Ｄの修正されたデータ
は書戻しサイクル中に自動的にスヌープし尽くされるの
で、劣化データはメモリに書き出されない。同様にし
て、無効化サイクルはＬ２ラインを無効化し、それは前
述の機構を用いてＬ１Ｄラインをも無効化する。

【００７５】Ｌ１Ｉの無効化は、Ｌ２がＬ１Ｉに関する
ライン状態情報を保持しない点で、いくぶん異なる。代
わりに、Ｌ１Ｉの無効化サイクルは、Ｌ２からＬ１Ｉに
送られる一連の無効化指令として処理される。データは
Ｌ１Ｉからまったく抽出されない。Ｌ１ＩタグＲＡＭ
は、好ましくは、無効化サイクル中の衝突を軽減するた
めにデュアルポート形とされる。

【００７６】Ｌ１Ｄフラッシュ・サイクルは、ユーザが
データをＬ１ＤからＬ２に移動させることのみを許容す
る。このタイプのサイクルは、ソフトウェアにより自己
修正コード・シ−ケンスをサポートするために役立つ。
このタイプのサイクルの一般的用途は、ＣＰＵによるコ
ードの修正への追従であり、それは（少なくとも部分的
に）Ｌ１Ｄ内に捕獲される。ユーザは、新しいコードに
ジャンプする前にＬ２へのＬ１Ｄフラッシュを行い、Ｌ
１Ｉが確実に更新されたシ−ケンスを得られるようにす
る。キャッシュ書戻し機能は同じ機能を行うが、この場
合にデータが外部メモリに書き込まれるべき理由はない
ことに注意すべきである。

【００７７】書戻し制御レジスタに加えて、２つの他の
キャッシュ制御機構が備えられる。ユーザは、Ｌ２ＦＬ
ＵＳＨレジスタに書き込むことにより、単一指令を用い
て全Ｌ２キャッシュ空間を書き戻し得る。同様にして、
書戻しおよび無効化指令は、Ｌ２ＣＬＥＡＮレジスタに
書き込むことにより、全キャッシュ空間に関して行われ
得る。フラッシュまたはクリーン・サイクルを行うため
には、ユーザはＬ２ＦＬＵＳＨまたはＬ２ＣＬＥＡＮレ
ジスタに０ｘ０００００００１を書き込まなければなら
ない。この値は、Ｌ２制御装置によって指令が完了する
までレジスタ内に保持され、指令が完了したときにレジ
スタはＬ２制御装置によって０ｘ００００００００にク
リアされる。これは、フラッシュまたはクリーン指令が
完了したときをＣＰＵに知らせる手段となる。フラッシ
ュおよびクリーン・レジスタは以下のように定められ
る。

【００７８】

【表８】

【００７９】フラッシュ指令は、要求に応じてＬ１Ｄを
スヌープして正しいデータを抽出する。同様にして、ク
リーン指令は、適切なようにＬ２とともにＬ１Ｄおよび
Ｌ１Ｉラインを無効化する。次の表は、さまざまなキャ
ッシュ制御サイクルに対して要求される動作を略述す
る。

【００８０】

【表９】

【００８１】長距離バッファおよび機構はユーザには見
えないが、Ｉ／Ｏサブシステムがそれにデータを返送し
得るように、それは物理アドレスを必要とする。同様に
して、キャッシュサービスは、下層のＲＡＭが読み取ら
れ／書き込まれることを許容するＩ／Ｏサブシステムに
アドレスを与えなければならない。これらのアドレスは
メモリの予約されたロケーションにある。次のアドレス
範囲が用いられ得る。

【００８２】

【表１０】

【００８３】上記アドレス範囲に対するＣＰＵによるア
クセスの動作は定められておらず、望ましくない効果を
生じ得る。Ｌ２キャッシュ制御装置は、全ＳＲＡＭ状態
（Ｌ２ＣＦＧ＝０００）にリセットされる。これはＳＲ
ＡＭを確実に０ｘ００００００００ロケーションに存在
させるために行われる。これが必要なのは、ＣＰＵがリ
セット後に常にこのロケーションにジャンプするからで
ある。装置リセットの２つの方法がサポートされる。Ｈ
ＰＩが用いられていれば、ＨＰＩは、ＣＰＵをリセット
から解放する前に、コードを０ｘ００００００００ロケ
ーションに置く責任がある（これは、ＤＳＰ ＩＮＴの表
明により知らされる）。システム内にホストがなけれ
ば、ＲＯＭまたは他のメモリ装置のＥＭＩＦ空間／ＣＥ
１（０ｘ９０００００００）内に有効なブート・コード
があり、そこからＣＰＵがブートロードされることが仮
定される。

【００８４】ブートローディングをサポートするため
に、Ｌ２制御装置はブートロード入力を含む。この入力
はＥＭＩＦのＥＤ[４：３]ピンからラッチされる。高位
の後続の装置がリセットされれば、Ｌ２制御装置は、１
キロバイトのデータが０ｘ９０００００００から０ｘ０
０００００００に転送されることを要求する単一ＴＲパ
ケットを送り出す。この転送が完了したとき、ＣＰＵを
停止解除するためにＤＳＰ ＩＮＴが表明されなければ
ならない。Ｌ２予約済み完了コードの１つがこれを行う
ために用いられ得る。

【００８５】構成バス（ＣＦＧ ＢＵＳ）の目的は、オ
ンチップ周辺装置とＣＰＵレジスタ・ファイルの内部に
直接アクセス可能でない他の構成レジスタとを制御する
ためにＣＰＵに対しスケーラブル・メカニズムを提供す
ることである。ＣＰＵは、特定のメモリ・ロケーション
に対し単にロード／格納を行うことによって（Ｌ２のよ
うな周辺制御または他の制御のための）ＣＦＧ ＢＵＳ
メモリ空間における任意の制御レジスタにアクセス（読
取りまたは書込み）し得る。この指令は、それをＣＦＧ
ＢＵＳ要求としてデコードしかつそのＣＦＧ ＢＵＳ
を制御レジスタに直接アクセスするために用いるＬ２に
送られる。このバスの目的が制御バスとして維持され、
一方、周辺装置に対する全てのデータアクセスが通常の
ＴＣ／ＸＤＭＡ機構によって行われることは重要であ
る。周辺装置に対する制御アクセスをデータアクセスか
ら分離しておけば、「ロックされた」周辺装置または
（ＣＦＧ ＢＵＳによって）リセットされた周辺装置
が、たとえ通常のデータバスがブロックされても、許容
される。また、ＣＦＧ ＢＵＳは、付属周辺装置の数と
それがサポートする周波数および待ち時間とにおいて高
度にスケーリング可能であるように保たれるべきであ
る。

【００８６】全てのデータ転送はＴＣにより行われるの
で、主としてＣＰＵのためのメモリまたはＤＳＰの場合
においては特にＬ２であるＣＦＧ ＢＵＳの１つだけの
マスタが存在する。このマスタは全ての要求制御信号，
アドレスおよび書込みデータを駆動し、一方、スレーブ
はアクノリッジ制御信号および読取りデータのみを駆動
する。チップの至る所でのバス・ルーティングを節約す
るために、データバスは、各ノードと制御装置との間の
専用とはされず、むしろ制御装置とノードのそれぞれと
の間においてリンクされる。各ノードにおいて、要求，
アドレスおよび書込みデータバスは変化せずに次のノー
ドまで進み、一方、読取りデータバスは前ノードおよび
ローカル・データの間で多重化される（現在のＣＦＧ
ＢＵＳ指令に応答する必要があれば）。各ノードは、そ
れ自身の独立したモジュール選択（ｍｏｄ ｓｅｌ）信
号およびモジュール・アクノリッジ（ｍｏｄ ａｃｋ）
信号をモニタする。

【００８７】プログラム可能なレジスタ経路を各ノード
に追加して、タイミングがこれを必要とするときにその
経路内にレジスタを挿入し得るようにすることができ
る。バスが単一サイクル内にマスタから最も遠いノード
まで到達することを保証しない場合に、この特別レジス
タはスケーラビリティを許容する。

【００８８】ＣＦＧ ＢＵＳのマスタは、ノードがアク
セスさせるｍｏｄ ｓｅｌビットの１つをスイッチする
ことによって、指令を表示する。これらのモジュール選
択は、アクセスがいずれのノードを要求しているかを決
定するＣＦＧ ＢＵＳメモリ空間内の４つの最上位ビッ
トの単なるデコードである。同時に、ｒｎｗ（読取り非
書込み）信号，アドレスバスおよび書込みデータバス
（書込み指令に際して）がセットアップされる。全ての
マスタ信号はＣＰＵクロック速度でクロックされる。読
取り指令の際には、ｒｎｗ信号がハイにセットされ、ま
た、書込み指令に対しては、ｒｎｗ信号はロウにセット
される。結局、周辺装置は、それに応答して、その装置
のｍｏｄ ａｃｋビット（ｍｏｄ ｓｅｌ毎に１つあ
る）をスイッチし、（指令が読取りであったとすれば）
読取りデータを読取りデータバス上に配置する。ｍｏｄ
ａｃｋは、ノードが指令を完了（読取りデータをフェ
ッチまたは書込みデータを書き込み）したときにそれを
表示し、もはやアドレスまたはデータ入力バスは必要と
されず、読取りの場合には読取りデータが供給される。
この場合も、マスタに返送される全てのこれらノード信
号はＣＰＵクロック速度でクロックされる（しかし、ア
クノリッジの前には、それらは周辺装置のクロックに同
期させられ得る）。アドレスバスは周辺（および他の）
制御レジスタの大きい空間を考慮して１６ビット幅とさ
れるが、データバスはワードアクセスのみを可能にする
３２ビット幅とされる。

【００８９】

【表１１】

【００９０】エッジ感知タイミングがモジュール選択お
よびモジュール・アクノリッジのために用いられ、簡単
な（かつ速やかな）異なるクロック領域間の同期を可能
にする。高レベルの方法が用いられたとすれば、次の指
令がＣＦＧ ＢＵＳ上に送られ得る前に、ｍｏｄ ｓｅ
ｌがハイになり、次にｍｏｄ ａｃｋがハイになり、次
にｍｏｄ ｓｅｌがロウになり、最後にｍｏｄ ａｃｋ
がロウになったはずである。スイッチング法を用いるこ
とにより、ｍｏｄ ｓｅｌはスイッチして新しいＣＦＧ
ＢＵＳアクセスを表示し、ｍｏｄ ａｃｋはスイッチ
してＣＦＧ ＢＵＳアクセスの受理通知を表示する。次
に、もう１つのＣＦＧ ＢＵＳアクセスが（このアクセ
スが同じノードに対するものであったと仮定すると）、
ｍｏｄ ｓｅｌのレベルをスイッチすることができ、この
アクセスは損失の可能性なしにノードに同期させられ
る。これは、対立するクロックにおける２つのパルスが
接近し過ぎ、第１のパルスが第２のパルスより前に同期
し得ず、アクセス・トリガであり得た第１のパルスを損
失するときに起こり得る。

【００９１】モジュール選択信号およびモジュール・ア
クノリッジ信号に加えて、単一アクセス・インディケー
タ信号が要求される。これは、全てのＣＦＧ ＢＵＳノ
ードが、アクセスがそれらのノード用のものであるかど
うかを決定するために全てのモジュール選択をモニタす
ることを要求されないように行われる。新しいアクセス
が開始されるとき、アクセス信号は１サイクルの間だけ
ハイ・パルスとなる。アクセスがハイとしてサンプリン
グされ、モジュールのｍｏｄ ｓｅｌ信号がトグルされ
ていれば、アクセスはそのノードのためのものである。
全ての要求されなかったノードは、指令に応答せず、下
流のノードに至る書込みデータ経路と上流のノードから
の読取りデータ経路とを多重化する（ＣＦＧ ＢＵＳ
は、単一読取り／書込みデータ経路を通って走ってい
る）。ＣＦＧ ＢＵＳは各周辺装置用のローカルＨＩＵ
においてデコードされるので、ＣＦＧ ＢＵＳの周辺バ
ージョンはアクセス信号を含まない。

【００９２】同様に、１つだけのモジュール・アクノリ
ッジ信号が各周辺装置に送られ、ローカル・デコーディ
ングは適切なＨＩＵにおいて行われる。図２−１および
図２−２は、ＣＦＧ ＢＵＳ上の読取りおよび書込み指
令をそれぞれ示す。Ｌ２，ＸＤＭＡおよび割込みセレク
タのようなあるモジュールは、このインタフェースを用
いる。プロセッサ・メガモジュールの外部の周辺装置
は、後に論ぜられる。

【００９３】オリジナルＰＢＵＳ（Ｃ６２０１周辺バ
ス）は、タイミングによりスケーリングされ得ず、全て
のアクセスは３クロック・サイクル以内に完了するもの
と仮定されるが、これはチップのより高いメガヘルツ動
作に対しては成立しない。ＣＦＧ ＢＵＳは、完全な周
辺ブロックが単一クロック領域において動作し得るよう
に、非同期アクセスに留意して設計されている。この理
由により、ＣＦＧ ＢＵＳ同期装置はＨＩＵ機構内に統
合される。ＨＩＵは、ＣＰＵクロックを受けるＣＦＧ
ＢＵＳを取り入れ、ｍｏｄ ｓｅｌ信号およびｍｏｄ
ａｃｋ信号とＣＰＵクロックおよび周辺クロックとの間
を同期させ、また、全ての他の信号／バスをＣＦＧ Ｂ
ＵＳと周辺装置との間を直接通過させる。

【００９４】このようにして、ＣＦＧ ＢＵＳデータ
は、制御信号が周辺装置に同期させられる時間までに全
てセットアップされ、または、復帰方向では、読取りデ
ータは、ｍｏｄ ａｃｋ信号がＣＰＵクロック領域内に
同期させられる時間までに準備完了状態となる。この同
期機構は、周辺通信へのＴＣ用の各ＨＩＵ内に現在ある
１を再使用し得る。これはまた、ＨＩＵおよび周辺装置
の双方においてではなくＨＩＵのみにおいて多重領域ク
ロッキングが処理されなければならない場合に隔離の利
点を有する。

【００９５】バスを各ＢＵＣＦＧ Ｓノードと制御装置
との間の専用にするのとは対照的に、制御装置において
ルーティング要求を減少させかつ多重化を行うために、
チェイン・フローが用いられる。このチェインは、各ノ
ードの入力および出力をその近傍に接続するとともに１
組の信号のみをその近傍に供給することによって、作ら
れる。指令，アドレスおよび書込みデータを指示する制
御装置によって駆動される信号は、この情報が制御装置
から直接変化させられるのみであるので、単に１つのノ
ードから次のノードに送られる。返送される受理通知お
よび読取りデータの場合には、各ノードは、（指令がそ
の特定のＣＦＧ ＢＵＳノードに送られたときに）その
ローカルａｃｋ／ｒｅａｄ ｄａｔａと上方へ（ＣＦＧ
ＢＵＳ制御装置へ）送られるときの下方の近傍との間
で単に多重化を行う。搬送遅延と信号が単一サイクル内
に全てのＣＦＧ ＢＵＳノードを通過し得ない事実とを
サポートするために、レジスタが、データを近傍に通過
させる前に各ノード内に置かれる。さらに、プログラム
可能な経路が存在し、（タイミングが許せば）経路内の
レジスタを用いるべきか否かをノードに知らせる。これ
は、各ノードを登録するよりもＣＦＧ ＢＵＳに生じる
待ち時間を短くでき、また、それは、信号が１サイクル
内に進み得る距離が設計により識別されたときに特製さ
れ得る。図２−３は、ＣＦＧ ＢＵＳのバス・フローを
示す。

【００９６】図２−４には、ＣＦＧ ＢＵＳの各ＨＩＵ
データ経路アーキテクチャが示されている。アドレス，
データおよび制御信号の登録は、タイミングがそれを要
求する場合にのみ含められる。ＨＩＵ内には、同期およ
び制御論理の小さいブロックがあり、それは、ローカル
・ノード・アドレスのデコーディングとＨＩＵが対応す
るＡＵクロック領域内へのＣＦＧ ＢＵＳインタフェー
スの翻訳とに対して責任を有する。各ＨＩＵはそれ自身
のローカル・デコードを行うので、全ての１６個ではな
く１つだけのモジュール選択が各ＡＵに送られなければ
ならない。さらに、ＨＩＵがすでにローカル・ノード・
デコーディングを行っているので、ＣＦＧ ＢＵＳアク
セス信号は周辺装置に供給されないであろうことに注意
すべきである。

【００９７】図２−５および図２−６は、ＡＵクロック
領域におけるＣＦＧ ＢＵＳ用の読取りおよび書込みサ
イクルをそれぞれ示す。同じタイプのインタフェース
が、ＡＵ ＨＩＵ ＣＬＯＣＫをＣＬＫＯＵＴ２で置き
換えることにより、タイマ・モジュール用にも用いられ
る。ＣＦＧ ＢＵＳはバイト・イネーブルを含まないこ
とに注意すべきである。全ての制御レジスタ・アクセス
は、３２ビット幅であると考えられる。

【００９８】いくつかの周辺接続は特別の注意を必要と
する。特に重要なのは、タイマ（ｘ２）インタフェース
およびＭＣＳＰ（ｘ２）インタフェースである。Ｃ６２
１１の設計には、２つのタイマが含まれている。これら
のタイマ・モジュールの現存のＰＢＵＳインタフェース
はＣＦＧ ＢＵＳインタフェースに変更されている。こ
れらのタイマ・モジュールはＣＰＵクロック領域（バッ
クエンドのＣＬＫＯＵＴ２）において動作するので、同
期またはＨＩＵインタフェースはこれらのタイマのため
には必要とされない。これらのタイマはＣＦＧ ＢＵＳ
のメガモジュール境界バージョンに結合されている。

【００９９】ＣＦＧ ＢＵＳに対するＩ／Ｏサブシステ
ムのアクセスはＬ２制御装置によってのみ行われる。Ｌ
２はアクセス・アドレスをデコードし、ＣＦＧ ＢＵＳ
アドレスを検出すれば、そのアクセスは、通常のＣＰＵ
ＣＦＧ ＢＵＳ要求で調停される。しかし、ＴＣ読取
りに対するＣＦＧ ＢＵＳの使用は、ＣＦＧ ＢＵＳを
長時間待つために（少なくともそのチャネルの）ＴＣを
機能停止させる可能性がある。

【０１００】リセット状態では、全てのｍｏｄ ｓｅｌ
はロウであり、全てのｍｏｄ ａｃｋはロウである。ア
ドレス，データおよびｒｎｗ信号は、リセット後の極性
スイッチに際してのみサンプリングされるべきなので、
関係ない。

【０１０１】ＣＦＧ ＢＵＳは現存のＣ６２０１ ＰＢ
ＵＳメモリ空間を占有する。ＣＦＧ ＢＵＳは１６個のモ
ジュール選択をサポートし、各モジュール選択は異なる
アドレス空間にデコードされる。以下のモジュール選択
およびアドレス範囲が定められる。

【０１０２】

【表１２】

【０１０３】Ｌ１およびＬ２バンクからの読取りおよび
書込み要求は、Ｌ２において統合され、転送要求（Ｔ
Ｒ）ノードを介して要求されたＩ／Ｏサブシステムに送
られる。ＴＲノードは簡単な３ポート形エンティティで
あり、これは、上流ノードまたはローカル・ノードから
要求パケットを受け入れ、それらに適宜に優先順位を与
え、それらを下流ノードに送る。最後の下流ノードがＩ
／Ｏサブシステムであり、これが要求を処理する。ＴＲ
バスは多数のリクエスタによって共有されることがで
き、リクエスタはＬ２制御装置，（将来の装置内の）Ｌ
１制御装置，ＣＰＵポート（ＣＰＵが開始したＤＭＡま
たはキャッシュ・プレフェッチ）またはＰＣＩやホスト
・ポート・インタフェース（ＨＰＩ）のようなインテリ
ジェント・マスタリング周辺装置が含み得る。図３−１
には、ＴＲバスのアーキテクチャが示されている。ＴＲ
ノードは上流要求およびローカル要求に優先順位を与え
るので、各要求の相対優先順位はＴＲバス上のその位置
に依存する。ＴＲバス上のトラヒックは最小であると予
想されるが、ＴＲ優先順位付与の特徴は、上流のＴＲノ
ードが要求によりＴＲバスをロックすることを考慮に入
れていることである。これを防止するために、簡単なラ
ウンド・ロビン・トークン通過スキームがＴＲバス上に
実現される。このトークンは、上流ノードから下流ノー
ドに（要求のフローと同様に）通過し、上流ノードがＴ
Ｒバス帯域幅を独占することを防止する。動作上のルー
ルは、ローカル要求がトークンをもたない限り上流パケ
ットにローカル要求より高い優先順位をＴＲノードが与
えることである。ローカル要求がトークンをもつ場合
は、ローカル要求は進むことを許される。トークンは、
ローカル要求がないときは、各サイクルにおいて下流に
通過させられる。

【０１０４】全ての要求はＴＲバスを介してＩ／Ｏサブ
システムに通知される。アクセス要求は、ＴＲパケット
と呼ばれるパケット化されたフォーマットをなしてＴＲ
バス上に置かれる。ＴＲパケットはＩ／Ｏ制御装置に対
するアクセスを記述する。図３−２には、ＴＲパケット
のフォーマットが示されている。そこに示されているよ
うに、全てのＴＲパケットは、発信するのに２ＣＰＵク
ロック・サイクルを必要とする。ＴＲバスに対するアク
セスは前述のＴＲノードを介して行われる。ＴＲノード
は、上流ノードおよびローカル・ノードからの要求に優
先順位を与えるとともに、機能停止機構およびパイプラ
イン・レジスタを備えて確実にデータ損失をなくす。

【０１０５】ＴＲノードに対するリクエスタ・インタフ
ェースは簡単な２線式ハンドシェイク機構である。要求
を行うためには、リクエスタは、ＴＲデータバス上の第
１のＴＲワードを駆動し、それのローカルＴＲノード上
に要求入力を表明しなければならない。機能停止がロウ
（イナクティブ）であれば、ＴＲノードは、次のサイク
ルにおいて第２のデータワードで駆動され得る。機能停
止がハイとしてサンプリングされれば、ＴＲデータワー
ドは変更されない。同じ制限は、第２のワードがＴＲノ
ードに駆動された後も適用され、それは、機能停止がロ
ウとしてサンプリングされるまで維持される。ＴＲノー
ドからの機能停止信号は、いつでも入来でき、ローカル
・リクエスタによって登録されなければならない。ＴＲ
ノードにおける発信は連続的に行われ得るが、ＴＲノー
ドは機能停止を挿入し得る。図３−３はＴＲトランザク
ションを示し、機能停止は第２のデータワード内に挿入
されている。注：ＲＥＱビットは、ＴＲパケットの６９
番目のビットと考えられ、保留要求を示す。

【０１０６】ＴＲバス上の全てのリクエスタはリクエス
タＩＤを割り当てられる。リクエスタＩＤは、受理され
処理された要求についての報告情報を返すためにＩ／Ｏ
サブシステムによって用いられる。各リクエスタは、図
３−２に示されているように、ＴＲパケット内にそのリ
クエスタＩＤを含ませる責任がある。以下のリクエスタ
ＩＤが定められている。

【０１０７】

【表１３】

【０１０８】リクエスタは、ＴＲバスのほかに、キュー
・アクノリッジ・バスすなわちＱＡＣＫバスと呼ばれる
狭いバスに対してもインタフェースされなければならな
い。このバスは、いずれのＴＲパケットが受理されたか
についてＩ／Ｏサブシステムから報告情報を返す。この
バスの目的は、リクエスタによるハンドシェイク機構を
提供し、限られたＩ／Ｏサブシステムが過度な申込みを
受けないようにすることである。ＱＡＣＫバスは、７ビ
ット幅のバスであり、ＣＰＵクロックに同期して動作す
る。このバスは、有効ビットと３ビット優先順位レベル
（ＴＲパケットの優先順位ビットへのマッピング）と３
ビット・リクエスタＩＤとを含む。このバスは、受理さ
れる各ＴＲパケットのために、Ｉ／Ｏサブシステムによ
って１サイクルの間だけ有効に駆動される。図３−４
は、ＱＡＣＫバスの動作を示す。この例では、３つのＴ
Ｒ要求がＩ／Ｏサブシステムによって受理されている。

【０１０９】各リクエスタは、Ｉ／Ｏサブシステムの要
求を発信する際の各優先順位レベル用の小形カウンタを
有する。ＸＤＭＡ制御装置は、２つの制御装置（レベル
１およびレベル２）を含み、Ｌ２制御装置は単一カウン
タ（レベル０用）を含む。ＨＰＩはレベル１の要求のみ
を発信するが、それは割当てカウンタを必要としない。
ＱＡＣＫバスは、それが正しくない場合でもメガモジュ
ール境界に備えられ得る。

【０１１０】発信された各ＴＲパケットに対して、リク
エスタは、そのＴＲパケットの優先順位を解釈し、適切
なカウンタを１だけデクリメントする。カウンタが０ま
でデクリメントされたときには、その優先順位レベルで
はＴＲパケットは発信されず、要求モジュールは機能停
止する。カウンタは、ＱＡＣＫ（キュー・アクノリッ
ジ）バスの状態を検出することによってインクリメント
される。ＱＡＣＫバスの静的デコードは適切な増分信号
を発生する。図３−５には、２つの優先順位レベル用と
してセットされた代表的な機能カウンタが示されてい
る。

【０１１１】Ｉ／Ｏサブシステムによる転送の完了は、
ＱＣＯＭＰと呼ばれる第３のバスを介して送信される。
このバスは、５ビット返信完了コードと有効ビットとを
含み、ＣＰＵクロックに同期して動作する。ＴＲパラメ
ータによってイネーブルされれば（下記の表３−２を参
照）、Ｉ／Ｏサブシステムは、１クロック・サイクルの
間このバス上のＴＲパラメータに指定されているレポー
ト・コードを駆動する。ＱＣＯＭＰバスの動作は、図３
−６に示されている。

【０１１２】ＱＣＯＭＰバスを介して送信されるレポー
ト・ワードは、ＴＲパラメータから直接コピーされる。
ＴＲパラメータとしては、３２個の可能なコードが指定
され得る。以下のコードが割り当てられる。

【０１１３】

【表１４】

【０１１４】上部の１６個のレポート・ワード・コード
は、後述されるように、割込み発生またはＸＤＭＡ事象
連鎖用に用いられ得る。ＴＣは、高度に並列形のまた高
度にパイプライン形のメモリ・トランザクション・プロ
セッサであり、多くの周辺ポートおよび／またはメモリ
・ポートが接続されるバックプレーンとして役立つ。Ｔ
Ｃは、現存のＣ６２０１ ＤＭＡ制御装置より優れた多
くの特徴を有し、それらには、多数の同時アクセス用の
サポートと低いターンアラウンドのサイクル毎の調停と
全てのポートの同期動作とが含まれる。

【０１１５】転送制御装置は３つの部分に分解され、そ
の３つの部分は、要求をバッファするキュー・マネジャ
ーと、チャネル・レジスタおよびアドレッシング・ハー
ドウェアを含むＴＣ ＨＵＢと、ＴＣ ＨＵＢとメモリ
または周辺ポートとの間のバッファとして動作するＨＵ
Ｂインタフェース・ユニットとである。

【０１１６】ＴＣは、ＴＲバッファからのアクセス要求
をキュー・マネジャーを介して受け取る。キュー・マネ
ジャーは、３つの別個のキューに分割される５１２バイ
トＲＡＭであり、これは循環ＦＩＦＯとして動作する。
要求がＴＲバスから取り出されるときに、優先順位レベ
ルが解釈され、アクセス・パラメータが適切なキュー内
に格納される。キュー・サイズは以下の通りである。 ・ 高優先順位（キュー／チャネル０）＝９６バイト
（６エントリ） ・ 中間優先順位（キュー／チャネル１）＝２０８バイ
ト（１３エントリ） ・ 低優先順位（キュー／チャネル２）＝２０８バイト
（１３エントリ）。

【０１１７】ＴＣにおける適切なチャネルは、各キュー
・マネジャーＲＡＭキューを空にする。チャネル・アク
セスが完了すると、ＴＣチャネルは、そのチャネル用の
キュー・マネジャー・キューのヘッドをチェックし、別
のアクセスが保留状態にあれば、要求パラメータをチャ
ネル・レジスタにロードする。与えられたチャネル内の
要求は、常に順に完了され、また、そのチャネルの次の
アクセスが開始される前に常に完了される。図４−１に
は、キュー・マネジャーのブロック図が示されている。

【０１１８】キュー・マネジャーは、チャネル・レジス
タが要求を処理するのに伴い、要求を受け取りつつある
ことを報告する責任がある。この報告は、前述のよう
に、ＱＡＣＫバスを介して送信される。

【０１１９】ＴＣエンジンの心臓部は、ＴＣ ＨＵＢで
あり、ソース（ＳＲＣ）・パイプラインおよび宛先（Ｄ
ＳＴ）パイプラインと、ルーティング・ユニットとから
成る。パイプラインは以下の段から成る。 Ｑキュー キューＲＡＭの読取り − ポートから受理通知を受け 取る（搬送に１サイクルを要する）。 Ｍマッピング ポートからの読取りおよび書込みのレディを解釈 − チャネル・マッピングに対するポート。 Ｐ優先順位付与 どのチャネルのアクセスを行うべきか優先順位を与える 。 Ａ０ Ａｄｄ段０ ＳＲＣ／ＤＳＴアドレスおよびワード（エレメント）・ カウントを調整するためのパイプライン化された追加の前半の半分。 Ａ１ Ａｄｄ段１ ＳＲＣ／ＤＳＴアドレスおよびワード（エレメント）・ カウントを調整するためのパイプライン化された追加の後半の半分。 Ｃ指令 ポートへの読取りまたは書込み指令を出す。搬送に１サ イクルを要する。

【０１２０】図４−２には、ＴＣパイプラインの簡単化
されたブロック図が示されている。ソース・パイプライ
ン（ＳＲＣパイプライン）は２つのタイプの指令の責任
を有する。読取り指令は、常に、ＳＲＣパイプから出さ
れる。さらに、ＳＲＣパイプは、先行書込み指令を出す
責任も有する。

【０１２１】先行書込みは、書込み駆動形処理と呼ばれ
る新しい概念を導入する。伝統的に、ＤＭＡ制御装置は
読取り駆動形処理を行い、その場合は、読取りデータが
使用し得るまで書込みは行われない。簡単なＩ／Ｏトラ
ヒックに対しては十分であるが、増大した帯域幅とシス
テム統合のレベルの高度化とはもっと効率的な機構を要
求する。読取り駆動形処理の古典的ダウンフォールは、
データを高速ポートから低速ポートへ、例えば内部メモ
リ（Ｌ２）ポートから非同期メモリと通信する外部メモ
リポートへ転送するときに明らかとなる。この転送の書
込み側は低速であり、読取りポートは書込みが完了する
と同時に連結されるので、これは、使用されるプロセッ
サその他の周辺装置用の内部メモリの帯域幅を減少させ
る。書込み駆動形処理は、読取り指令を出す前に宛先ポ
ートにおける空間を割り当てることにより、この制約を
解消する。これが行われれば、アクセスをより高速のメ
モリポートに対して行い続けることができる。宛先バッ
ファが割り当てられたときは、読取り指令を開始でき、
これは宛先の速度ではなくてソースの速度で動作するの
で、全てのポートに対する帯域幅が最大化される。ＳＲ
Ｃパイプの先行書込み指令は、各ポートをバッファリン
グするＨＩＵとともに（図４−４参照）、この機能を可
能にする。

【０１２２】ＤＳＴパイプラインは、ポートに書込み指
令を出す責任を有する。ＤＳＴパイプラインはまた、ポ
ートからの読取り応答（返送読取りデータ）を受け取
り、また、読取りデータをルーティング・ユニットとし
て公知の構造内へ受け取る。ルーティング・ユニット
は、機能上、全てのＴＣ読取りポートと書込みポートと
の間のクロスバーであり、これにより、アクセスは、外
部から外部，外部から周辺，周辺から外部，外部から内
部などを含めて完全に直交様式で行われ得る。このルー
ティング・ユニットは、データが宛先ポートに確実に正
しくアラインされることと、各ポートによって返送され
るワードの数および装置のエンディアン・モードを説明
することとに責任をもつ。ＤＳＴパイプはまた、転送の
終りを検出することと、ＴＲパラメータにより指定され
た適切なレポート・ワードによってＱＣＯＭＰバスを駆
動することとに責任をもつ。ＱＣＯＭＰバスのフォーマ
ットおよび機能については前述した。

【０１２３】ＳＲＣパイプおよびＤＳＴパイプは互いに
独立して動作する。ＴＣの各パイプラインは、各メガモ
ジュール・クロック・サイクルに基づいて指令を出し得
る。このようにして、ＴＣの調停はパイプライン化さ
れ、１つのアクセスから次のアクセスまでのターンアラ
ウンド時間は、それぞれのかつことごとくのポートに対
して０に近くなる（実際のターンアラウンドは、ポート
による決定に従い、ゼロサイクルというような低さにな
り得る）。

【０１２４】各ポートは、「デフォルト・バースト・サ
イズ」と呼ばれるものをＴＣ ＨＵＢに報告する。これ
らの値は、ポートの帯域幅の最良の使用を行うための最
小アクセスサイズとしてＴＣが用いようとするエレメン
トの数を表す。ＴＣへのデフォルト・バースト・サイズ
入力は、モジュール境界において与えられ、チップのト
ップレベルにおけるハイまたはロウに結合されるべきで
ある。ポートにおけるデフォルト・バースト・サイズ
は、ＴＣが各ポートへ指令を出そうとする際に用いる細
分性を表す。各ポートにおける値は１ワードと２５６ワ
ードとの間にあるが、実際には、このスペクトルの下端
部のみが用いられる。各ポートにおけるデフォルト・バ
ースト・サイズはポート・インタフェースの関数であ
る。例えば、直列ポートは本来サンプル毎のアクセスを
行うので、１ワードのデフォルト・バースト・サイズで
十分である。しかし、最高速度のＳＢＳＲＡＭにサービ
スするメイン・メモリ・ポートは、効率を維持するため
に８〜１６ワードのバースト・サイズを必要とし得る。

【０１２５】デフォルト・バースト・サイズは、ＴＣが
転送を進めていくときに行おうとする通常のアドレス調
整である。しかし、転送のために指定されたオプション
・ビットにより、他の調整値も可能である。例えば、ユ
ーザが固定したアドレッシングを指定すれば、アドレス
の更新は行われない。同様にして、ＴＣを強制してアド
レスにデフォルト・バースト・サイズを加算させるので
はなく、アドレスからデフォルト・バースト・サイズを
減算させる逆アドレッシングが指定され得る。最後の複
雑さは、指定され得るプログラム可能インデックス（エ
レメント・インデックスおよびライン・インデックス）
によって追加される。これらの場合には、ＴＣは指令毎
に１エレメントを処理する。さらに、何バイトか何ハー
フワードかのエレメント・サイズは「１アクセス毎エレ
メント」タイプのペナルティを招くことに注意すべきで
ある（低速ポートはパフォーマンスの衝突を起こさない
かもしれないが）。可能なときには、ワードアクセス
を、パフォーマンスが最高になるように行うことが提案
される。これは非効率的であるが、これらのモードを指
定する大部分の転送は、直列ポートへのサービス用のも
のまたは他の低速ソーティング機能用のものであり、し
たがって、影響は許容できる。次の表は、ＴＲパケット
内において供給されるＤＩＲフィールドにより決定され
る必要なＴＣアドレッシング機能を略述している。

【０１２６】

【表１５】

【０１２７】ＳＲＣパイプラインまたはＤＳＴパイプラ
インが指令を出すときは、以下のものの小さい方に対し
て出す。 ・ ポートのデフォルト・バースト・サイズ ・ 転送の実際のワード／エレメント・カウント ・ （次のものの２の補数）｜（アドレス）アドレスの
ＬＳビット、ただし、２の補数対アドレス決定はアドレ
スの方向（順方向対逆方向）によって決定され、ＬＳビ
ットの数はアドレッシングされたポートにおけるデフォ
ルト・バースト・サイズによって決定される

【０１２８】例えば、１６ワードのデフォルト・バース
ト・サイズを有するポートからの１０００ワードの転送
は、そのポートに通知される、それぞれが１６ワードの
６４指令を生じる。しかし、そのポートは、一連の連続
する指令を受け、できるだけ高速でデータを流すことが
できる。ＴＣの追加チャネルがアクティブ・ポートのサ
ービスを要求するならば、それらの指令は優先順位を与
えられ、適切なようにパイプライン内へ挿入され、その
ポートのデフォルト・バースト・サイズに従っての最適
化が再び試みられる。このようにして、ＴＣは、各ポー
トにおいて利用可能などのような帯域幅でも常に最大化
する。

【０１２９】ＳＲＣパイプおよびＤＳＴパイプは独立し
ているので、ＤＳＴパイプに返送された読取り応答デー
タは、どちらかのパイプラインからの追加の読取りまた
は書込み指令と重なり得る。重なりの量は、ポートのア
ーキテクチャに依存し、ＴＣの機能には依存しない。ポ
ートは、指令が出された順に指令を処理することのみを
要求される。

【０１３０】以上にリストした第３の黒丸付きアイテム
は特に重要である。アクセスが、ポートのデフォルト・
バースト・サイズに従ってアラインされないアドレスに
対し行われるときは、ＴＣはそのバースト・サイズに対
する自然アラインメントを行う。例えば、０ｘ８０００
０００８の開始アドレスにおける８ワードのＤＢＳを有
するポートへの１１ワードの転送は、以下のように分解
される。第１のアクセスは、ワード０ｘ８００００００
８から０ｘ８０００００１Ｃにアクセスして、６ワード
に対して行われる。ＴＣは、６ワードがアドレスのＬＳ
５ビットの２の補数を取ることによってアクセスされ得
ることを決定する。５つのＬＳビットは、そのアクセス
を８ワード境界にアラインさせるために選択される（８
ワード＝３２バイト≧５ビット）。すなわち、値６は以
下のように計算される。 ０ｘ８００００００８＆０ｘ００００００１Ｆ＝０ｘ０
８ ２ｓ Ｃｏｍｐ(０ｘ０８)＝０ｘＦ８ ＬＳ ５(０ｘＦ８)＝０ｘ１８ ０ｘ１８＝２４バイトすなわち６ワード

【０１３１】次に、０ｘ８０００００２０から開始され
る残りの５ワードに対して第２のアクセスが行われ、こ
れはポート（０ｘ８００００００８＋０ｘ１８＝０ｘ８
０００００２０）におけるＤＢＳサイズ（８ワード）に
アラインされる。多重指令を必要とする転送に対して、
このアラインメント・ファシリティは常に存在する。そ
のような転送の第１のアクセスは要求されたアドレスに
行われ、その次のアクセスはポートのＤＢＳに対しアラ
インされる。

【０１３２】ＴＣの上述のアラインメント・ファシリテ
ィが、順方向および逆方向アドレッシングモードの双方
において動作することは注目に値する。逆方向アドレッ
シングモードが指定されれば、アドレスのＬＳビットの
２の補数を取る代わりに、ＬＳビットをアドレスから直
接取ることができる。例えば、０ｘ８００００００８か
ら開始される１１ワードに対するアクセス要求は、次の
ように計算される２ワード用のアクセスから開始され
る。 ０ｘ８００００００８＆０ｘ００００００１Ｆ＝０ｘ０
８ ＬＳ ５(０ｘ０８)＝０ｘ０８ ８バイト＝２ワード

【０１３３】第２アクセスは、次に、全デフォルト・バ
ースト・サイズすなわち８ワードに対して、アドレス０
ｘ０ｘ８０００００００（０ｘ８００００００８−０ｘ
０８）に行われる。このアクセスの後、転送されるべき
１ワードが残るので、ＴＣにより最後の指令が０ｘ７Ｆ
ＦＦＦＦＥ０のアドレスにおいて出される。第２および
第３の指令の双方は８ワード（３２バイト）境界にアラ
インしたアドレスに対して出されることに再び注意すべ
きである。

【０１３４】同じ転送のための一連の指令における第１
の指令のみがミスアライン状態になるであろう。ＴＣに
おいて、自然アドレス・アラインメント・ファシリティ
の意義は重要でないように思われる。しかし、さまざま
な周辺装置がこの機構に依存してそれらの設計を簡単化
し得ることに注意すべきである。例えば、ＥＭＩＦは、
この機構を用いて、境界条件であるページ交差論理の設
置の必要性を解消することができる。ＴＣ ＳＲＣパイ
プおよびＤＳＴパイプの双方は、指令が完了する（エレ
メントカウントおよびラインカウントが使い尽くされ
る）まで処理を続ける。１−Ｄから２−Ｄへのまたは２
−Ｄから１−Ｄへの転送に遭遇したときには、機構の１
つのみ（ＳＲＣまたはＤＳＴ）がラインカウントを評価
するので、特別の場合が存在する。この場合には、ＴＣ
ＳＲＣ／ＤＳＴパイプは、他のマシンの２Ｄ指定子ビ
ット（開始ＴＲパケットからの２ＤＳまたは２ＤＤ）を
評価して、転送が実際に完了しているかどうかを決定し
なければならない。ＳＲＣ／ＤＳＴパイプは、転送を完
了するためには、ライン・カウントおよびエレメント・
カウントの双方を使い尽くさなければならない。

【０１３５】ＴＣモジュールは、アドレスされなければ
ならないキー・エミュレーション要求を有する。プロセ
ッサをエミュレーション制御のもとでおだやかに停止さ
せるためには、ＴＣはエミュレーション論理に３つの個
々の信号を供給しなければならない。これらの信号は、
ＴＣの各キューが空にされチャネル・レジスタがアイド
ル状態であることをエミュレーション論理に知らせる。
次の表は要求を略述したものである。

【０１３６】

【表１６】

【０１３７】エミュレーション論理は、これらの信号を
用いて、いつ装置を停止させることができるかを決定す
る。これら３つの信号は全て、エミュレーション論理が
いずれのキューを評価すべきかを選択し得るように、供
給されなければならない。さらに、上にリストされた３
つの信号は、ＣＨＮＬ ＥＭＰＴＹレジスタを経てこれ
らの信号への読取りアクセスを行うＸＤＭＡモジュール
に送られるべきである。このファシリティは、チャネル
が空にされるときをアプリケーション・コードが決定す
ることを可能にし、それは、マルチタスキング・コード
内のフルコンテキスト・スイッチの受入れ可能点を決定
するために役立つ。

【０１３８】ＴＣポートは、２つの部分に分割され得
る。アプリケーション専用設計（すなわち、ＭＣＳＰ，
ＨＰＩ，ＥＭＩＦ）は、ＡＵすなわちアプリケーション
・ユニットと呼ばれる。ＡＵとＴＣ ＨＵＢとの間に
は、ＨＩＵとして公知の第２のモジュールが存在する。
このＨＩＵはいくつかの機能を行う。第１に、ＨＩＵ
は、読取りデータおよび書込みデータのためのある量の
バッファリングを行い、書込み駆動形処理をサポートす
る。第２に、ＨＩＵは、ＳＲＣ／ＤＳＴパイプラインか
らの読取りおよび書込み指令に優先順位を与え、ポート
が両アクセスタイプを統合した単一インタフェースに臨
むようにする。ＨＩＵの最後の機能は、ポート・インタ
フェースのクロック領域をメガモジュールのクロック領
域から分離することである（図４−４参照）。

【０１３９】ＴＣプロトコルは、各ポートのＨＩＵにお
けるある量のバッファリングを要求する。その結果、Ａ
Ｕのクロック領域をメガモジュールのクロック領域から
さらに分離するために、そのバッファリングを用いる機
会がある。各ＨＩＵのＡＵ側からのインタフェースは同
期しているが、メガモジュールのクロック速度とは無関
係な速度で動作し得る。例えば、メガモジュールのクロ
ック速度が１８０ＭＨｚであれば、ＥＭＩＦは、この速
度に完全に非同期である速度で動作させられ得る。同様
にして、直列ポートのインタフェースは、ＥＭＩＦおよ
びＣＰＵの双方ならびにシステム内のいずれの他のポー
トにも非同期で動作し得る。ＨＩＵはまた、ＣＦＧ Ｂ
ＵＳインタフェース用の同期およびインタフェース論理
を含む。これは、ＨＩＵにおいて、ＡＵが単一クロック
領域において動作し得るように行われる。ＣＦＧ ＢＵ
Ｓインタフェースに関するもっと多くの情報について
は、図２−１ないし図２−６に関連する前述の議論を参
照されたい。図４−４には、ＨＩＵのブロック図が示さ
れている。

【０１４０】各ポート用の同期装置を１つの場所に統合
し、各周辺装置が１つだけのクロック領域内において動
作し得るようにする試みにおいて、ＨＩＵは、ＡＵ−Ｈ
ＩＵインタフェースのために必要なもののほかにいくつ
かの同期装置を含む。これらのことを以下に説明する。

【０１４１】各ＡＵ用のＨＩＵは、ＣＦＧ ＢＵＳをＡ
Ｕのクロック領域内へ翻訳するための同期装置を含む。
これは、極めて低いゲートカウントのインタフェースで
あるものと予想されるが、ＨＩＵクロック領域とＡＵク
ロック領域との間における、モジュール選択信号および
モジュール・アクノリッジ信号の同期を必要とする。

【０１４２】各ＨＩＵは、ＸＤＭＡおよび割込み同期用
の一組の同期装置を含む。これは、全ての同期装置を設
計の限られた部分内へ統合するために、再びＨＩＵにお
いて行われる。以下の同期装置の要求が存在する。

【０１４３】

【表１７】

【０１４４】各ＡＵインタフェースは同じである。各Ｈ
ＩＵインタフェースは単一周辺装置またはメモリＡＵに
連結され得る。多重ＡＵは、それぞれに対する帯域幅要
求が十分に低い限り、単一ＨＩＵに連結され得る。ＤＳ
Ｐ用のポート・マッピングは、次の通りである。

【０１４５】

【表１８】

【０１４６】ＡＵ−ＨＩＵインタフェースは、読取り指
令および書込み指令をＡＵへ統合する。指令はポートの
デフォルト・バースト・サイズまでＨＵＢから与えられ
ることを想起すると、各ＡＵは、小形のインクリメンタ
およびデクリメンタを備え、ＡＵが指令を実行するのに
伴い、アドレスおよびワード・カウントをそれぞれ調整
しなければならない。インクリメンタおよびデクリメン
タのサイズは、ポートのデフォルト・バースト・サイズ
を定めるビット位置までのものである必要がある。その
わけは、ＴＣ ＨＵＢは、その細分性まで行われるアラ
インメントを処理するからである。さらに、サブワード
・アクセスの責任を持つインタフェースに関連してバイ
トが使用可能となるので、アドレスの低位の２ビットは
０であると仮定することができる。したがって、インク
リメンタ／デクリメンタのサイズを決定する式は以下の
ようになる。 アドレス・インクリメンタ／デクリメンタ・サイズ（ビ
ット単位）＝ｌｏｇ２（デフォルト・バースト・サイズ
（バイト単位））−２ ワード・カウント・デクリメンタ・サイズ（ビット単
位）＝アドレス・インクリメンタ・サイズ＋１

【０１４７】ワード・カウント・デクリメンタのサイズ
は、０条件をフルバースト・サイズとして強制的に解釈
することにより、１ビットだけ減少させることができ
る。しかし、これは制御論理を複雑化するので推薦でき
ない。

【０１４８】ＤＳＰにおけるポート構成は、以下のバー
スト・サイズおよびその結果としてのインクリメンタ／
デクリメンタ・サイズを有する。インクリメンタ／デク
リメンタの位置は、ＡＵのクロック領域内にある必要が
ある。 ＥＭＩＦ ＤＢＳ＝８ワード、インクリメンタ／デクリメンタ・サ
イズ＝３ビット ＭＣＳＰ ＤＢＳ＝１ワード、インクリメンタ／デクリメンタ・サ
イズ＝０ビット（不必要） ＨＰＩ ＤＢＳ＝４ワード、インクリメンタ／デクリメンタ・サ
イズ＝２ビット 次の節では、図４−５に示されているＡＵ−ＨＩＵイン
タフェースの機能を略述する。次の表は、各ンタフェー
ス信号およびその機能を示す。

【０１４９】

【表１９】

【０１５０】ＡＵ−ＨＩＵインタフェースは、ＡＵの出
力であるＡＵ ＨＩＵ ＣＬＯＣＫによって駆動され
る。これは、各ポートがその具備するインタフェースと
同程度の速度で動作し得るようにするために行われる。
ＡＵの全ての出力はＡＵ ＨＩＵ ＣＬＯＣＫに同期し
て駆動されるべきであり、ＡＵの全ての入力はＡＵ Ｈ
ＩＵ ＣＬＯＣＫに同期して駆動されるべきである。Ａ
Ｕ−ＨＩＵインタフェースのために提案されるタイミン
グは、次の通りである。

【０１５１】

【表２０】

【０１５２】指令は、ＡＵ ＨＩＵ ＣＬＯＣＫに同期
してＨＩＵインタフェースに明示される。指令は、ＨＩ
Ｕ ＡＵ ＡＤＤＲ（アドレス）とＨＩＵ ＡＵ ＷＤ
ＳＩＺＥ（ワード・カウント）とＡＵ ＨＩＵ ＲＥ
ＡＤおよびＡＵ ＨＩＵ ＷＲＩＴＥとに関して発信さ
れる。これらの信号は、ＡＵに与えられる有効指令の存
在を表示するために用いられる第４の信号であるＡＵ
ＨＩＵ ＶＡＬＩＤによって、さらに増加させられる。
全てのＨＩＵをソースとする信号はＡＵ ＨＩＵ ＣＬ
ＯＣＫに同期している。

【０１５３】ＡＵは、ＨＩＵに対し指令が受理されたこ
とを通知するＡＵ ＨＩＵ ＣＭＤ ＡＣＫを表明するこ
とによって指令を受理し、ポートがレディであれば、次
の指令をそのポートに送る。ポート（ＡＵ）は、ＨＩＵ
ＡＵ ＣＤＭとＨＩＵ ＡＵ ＡＤＤＲとＨＩＵ ＡＵ
ＷＤ ＳＩＺＥとに関するアクセス情報をラッチしな
ければならない。ＣＭＤ ＡＣＫ信号の表明は、ＨＩＵ
を強制して、次のＡＵ ＨＩＵ ＣＬＯＣＫサイクルに
おいて、次のエントリへスイッチさせる。全インタフェ
ースはＡＵが発生するクロックに同期しているので、指
令を受理する状態マシンはかなり簡単なものである。図
４−６には、指令受理サイクルが示されている。

【０１５４】ＨＩＵは、ＡＵが指令を受理し得る速度に
ついて仮定をしない。ＡＵは、インタフェースが十分に
高速ならば、指令が有効になるサイクルにおいてその指
令を受理し得る。しかし、実際には、ＡＵへの全ての入
力は登録されると信じられるので、より高速のＡＵは１
つおきのサイクルにおいて指令を受理し得るのみとな
る。しかし、これはパフォーマンスの衝突とは考えられ
ない。そのわけは、予想では最高速度のポートは十分に
大きいデフォルト・バースト・サイズを有するので、指
令アクノリッジ時間は取るに足らないものとなり、デー
タ・アクセスと重なるからである。

【０１５５】ポートが指令を受理すると、それは指令を
解釈し、適宜に処理しなければならない。機能上、ポー
トが直ちに指令を受理することを要求するものはない。
このことの効果は、数サイクルの間ＡＵ ＨＩＵ ＣＭ
Ｄ ＡＣＫ信号が表明されないことである。これは、所
望のポート機能およびスループット要求の関数となる。
ＨＩＵ ＡＵ ＣＭＤ ＶＡＬＩＤ信号は、読取りおよ
び書込み指令信号を適格であるとするために用いられな
ければならない。ＨＩＵ ＡＵ ＣＭＤ ＶＡＬＩＤが
アクティブ（ハイ）でなければ、指令は、有効ではな
く、実行されてはならない。

【０１５６】ＡＵ ＨＩＵ ＣＭＤ ＡＣＫの表明によ
る指令の受理と同様に、ＡＵは、ＨＩＵに、ＡＵ ＨＩ
Ｕ ＣＬＯＣＫに同期したＡＵ ＨＩＵ ＷＲ ＤＡＴ
Ａ ＡＣＫ信号の表明により、書込みデータが受理された
ことを知らせる。図４−７は、書込みデータ・アクノリ
ッジ・タイミングを示す。

【０１５７】図４−７は、書込みデータ・アクノリッジ
・ストローブのいくつかの特徴を指摘している。第１
に、ＡＵ ＨＩＵ ＷＲ ＤＡＴＡ ＡＣＫはＡＵ Ｈ
ＩＵ ＣＭＤ ＡＣＫストローブと同じに動作する。ＨＩ
Ｕは、ＡＵ ＨＩＵ ＷＲ ＤＡＴＡ ＡＣＫがハイにな
るＡＵ ＨＩＵ ＣＬＯＣＫの各立上りエッジにおい
て、アクティブ指令または次の指令用の次のデータ・エ
ントリにシフトする。第２に、指令に対する書込みデー
タは、指令が有効になった後のサイクルまで有効になら
ないことに注意すべきである（指令はサイクル１２にお
いて有効になるが、データはサイクル１３まで駆動され
ない）。上述の連続的な書込みの場合には、これは切れ
目のないアクセスとＡＵ設計用の矛盾のないモデルとを
与える。

【０１５８】処理されなければならない書込み指令用の
独特な制約が存在する。ＨＩＵにおけるキューイング機
構のために、ＡＵは、前の書込み指令からの全てのデー
タを受理し終わるまで、書込み指令（ＨＩＵ ＡＵ Ｃ
ＭＤ ＶＡＬＩＤおよびアクティブＡＵ ＨＩＵ ＷＲ
とともに表明されるＡＵ ＨＩＵ ＣＭＤ ＡＣＫ）を
受理し得ない。このルールはＡＵによって厳密に守られ
なくてはならず、さもないと、書込みバッファ・ポイン
タが占有されることになる。しかし、指令の終りは、Ａ
Ｕがとにかく行わなければならないワード・カウントの
追跡によって検出され得るので、このルールを守ること
はかなり簡単である。書込み指令が完了され得なけれ
ば、ＡＵは、ＡＵ ＨＩＵ ＷＲ ＤＡＴＡ ＥＲＲＯ
Ｒを表明することによってエラー状態を表示し得る。こ
の信号は、書込み指令毎に１回のみ表明される必要があ
り、指令の過程中の何時でも表明され得る。他の信号と
同時に表明される必要はないが、ＡＵ ＨＩＵ ＣＬＯ
ＣＫに同期して表明されなければならない。書込みデー
タエラーの場合には、ＡＵが、適切なＡＵ ＨＩＵ ＣＬ
ＯＣＫサイクルの間ＡＵ ＨＩＵ ＷＲ ＤＡＴＡ Ａ
ＣＫ信号をなお表明することが重要であり、さもなけれ
ば、ＨＩＵバッファ・ポインタが劣化する。書込みエラ
ー状態は、単に装置のＣＰＵに強制的に異常を知らせる
のみであり、それはＨＩＵデータ・バッファにどのよう
な影響も与えない。

【０１５９】現在のＴＭＳ３２０Ｃ６２Ｘ装置において
は、書込みデータエラーの概念がない。ＡＵ ＨＩＵ
ＷＲ ＤＡＴＡ ＥＲＲＯＲ信号は、スプリアスエラー
がＨＩＵに報告されるのを防止するためには、ロウに拘
束される。

【０１６０】読取り指令に応答して読取りデータがＨＩ
Ｕに返送されるとき、ＡＵは、ＡＵ ＨＩＵ ＲＤ ＤＡ
ＴＡ ＶＡＬＩＤ信号を表明することによって、ＡＵ
ＨＩＵ ＲＤ ＤＡＴＡバス上の有効データの存在を表
示しなければならない。この信号は、データ返送中の各
ＡＵ ＨＩＵ ＣＬＯＣＫサイクルの間表明（すなわち
ハイに）される。ＨＩＵは、この信号を用いて、そのデ
ータを内部データ・バッファにラッチし、さらにその内
部ポインタを維持する。ＡＵは、同じサイクルにおける
指令に対し、その指令が受理されたとき（ＡＵ ＨＩＵ
ＣＭＤ ＡＣＫはハイ）は、データを返送するための
ＲＤ ＤＡＴＡ ＶＡＬＩＤストローブを表明しなくて
よい。この条件は極めて稀であるが、直列ポートのよう
な低速ポートはこの条件との遭遇を安全ならしめること
に注意しなければならない。

【０１６１】読取りエラーの場合は、図４−８に示され
ているように、ＡＵは、返送された無効な読取りデータ
の各ワードに対して、ＡＵ ＨＩＵ ＲＤ ＤＡＴＡ
ＶＡＬＩＤと同時にＡＵ ＨＩＵ ＲＤ ＤＡＴＡ Ｅ
ＲＲＯＲを表明しなければならない。

【０１６２】現在のＴＭＳ３２０Ｃ６２Ｘ装置において
は、読取りデータエラーの概念がない。ＡＵ ＨＩＵ
ＲＤ ＤＡＴＡ ＥＲＲＯＲ信号は、スプリアスエラー
がＨＩＵに報告されるのを防止するためには、ロウに拘
束される。

【０１６３】書込みアクセスは、適切なバイトまたはハ
ーフワードをバスの全てのバイト／ハーフワード上に複
製し、バイトストローブを適宜に駆動する。したがっ
て、１ワードを書き込むためのポート指令は、実際には
１バイトまたは１ハーフワードを書き込むのみであり得
る。この場合には、指令とともに供給されるワード・カ
ウントは、アクセス・カウントとして考えられ得る。バ
イトストローブ情報は、ＨＩＵ ＡＵ ＷＳ（３：１）
バスから直接取られ得る。読取りアクセスは、バイトお
よびハーフワード・アクセスを必要としないので、特別
の要求は存在しない。バイト複製ハードウェアはＨＩＵ
内に組み込まれる。

【０１６４】指令アドレス，ワード・カウントおよび指
令タイプと同時に、ＨＩＵはまた、ＨＩＵ ＡＵ ＦＩ
Ｘ ＡＤＤＲ信号をも駆動し得る。ここで議論されるタ
イミング図の大部分からは除外されているが、この信号
は、重要であり、慎重に処理されなければならない。Ｔ
Ｃ機構は、固定されたソース・アドレスまたは宛先アド
レスを有するＤＭＡをユーザが指定することを可能にす
る。この転送タイプは、同じアドレスでの多重読取りま
たは書込みが行われなければならないＦＩＦＯのアドレ
ッシングにおいて有用である。この機構における基本的
問題は、アクセス・パラメータが知らせる内容にかかわ
らず、ＴＣ ＨＵＢとＨＵＢでないポートとがアドレス
の固定を実際に制御することである。

【０１６５】ＴＣ ＨＵＢは、アクセス・パラメータを
解析し、それらを「デフォルト・バースト・サイズ」チ
ャンク内のポートに送る責任をもつ。例えば、ＥＭＩＦ
が１６ワードのバースト・サイズを指定すれば、６４ワ
ードのバーストは、ポートへの４つの指令に分解され
る。指定されたパラメータがソース・アドレスを固定し
ても、ポートはアドレスおよびワード・カウントのみを
知り固定アドレスの要求については知らないので、それ
は相違を生じない。

【０１６６】したがって、この問題を処理するために、
ＨＩＵは、固定アドレス信号をＨＩＵ ＡＵ ＦＩＸ
ＡＤＤＲ信号によってＴＣ ＨＵＢからポートＡＵに送
る。ＡＵはセットされたときにその指令を通常のものと
して行うが、アドレスは指令とともにＨＩＵ ＡＵ Ａ
ＤＤＲ（３１：０）によって供給されるオリジナル・ア
ドレスに固定される。ＨＩＵ ＡＵ ＦＩＸ ＡＤＤＲ
は、ＨＩＵ ＡＵ ＣＭＤ ＶＡＬＩＤがアクティブ
（ハイ）であるときにのみ有効と考えられる。

【０１６７】Ｉ／Ｏサブシステムは、各メモリおよび／
または周辺ポートのコアース・アドレッシングの責任を
持つ。これは、逆アドレッシングを指定するフレーム同
期形イベントにおいて潜在的なパフォーマンス問題を生
じる。ＴＣは、各ポートをそのデフォルト・バースト・
サイズによってアドレッシングすることを試み、それに
より、そのポートに適合すると思われる精密さのアドレ
ッシングを行うことが可能になることを想起すべきであ
る。逆アドレッシングが指定されたとき、ＴＣはそのア
ドレスにデフォルト・バースト・サイズを追加すること
はできない。同じ制約は、プログラム可能なインデック
スを指定するフレーム同期形転送にも適用される（Ｃ６
２０１スタイルのフレーム同期形イベントはＤＩＲ＝１
１を有する）。固定アドレスモードと同様に、ＨＩＵ
は、（ＴＣ ＨＵＢからの）デクリメント信号をＡＵへ
送り（ＨＩＵ ＡＵ ＤＥＣ ＡＤＤ）、この信号は、
供給されたアドレスが転送の進行に伴って増加させられ
るのではなくて減少させられるべきであることをＡＵに
知らせる。ＨＩＵ ＡＵ ＤＥＣ ＡＤＤのハイは、逆
アドレッシングが指定されるべきであることを表示し、
ロウ値は、通常のアドレッシングが行われるべきである
ことを表示する。注意として、ＨＩＵ ＡＵ ＤＥＣ Ａ
ＤＤとＨＩＵ ＡＵ ＦＩＸ ＡＤＤＲとは相互に排他
的である。ＨＩＵ ＡＵ ＤＥＣ ＡＤＤは、ＨＩＵ
ＡＵ ＣＭＤ ＶＡＬＩＤがアクティブ（ハイ）である
ときにのみ有効と考えられる。

【０１６８】ＡＵ−ＨＩＵインタフェースの機能上の要
求を以下に要約する。 ・ ＡＵは、ＨＩＵ ＡＵ ＲＤ，ＡＵ ＨＩＵ Ｗ
Ｒ，ＨＩＵ ＡＵ ＡＤＤＲ（３１：０）およびＨＩＵ
ＡＵ ＷＤ ＳＩＺＥ（７：０）（ワード・カウン
ト）の諸バス上に存在する有効指令が存在するときを決
定するために、ＨＩＵ ＡＵ ＶＡＬＩＤビットをモニ
タする。全ての信号はＨＩＵにおいてＡＵ ＨＩＵ ＣＬ
ＯＣＫに同期させられる。 ・ ポートは、ＡＵ ＨＩＵ ＣＭＤ ＡＣＫを表明す
ることによって指令を受理し得る。この信号は通常は１
ポート・クロック・サイクルの間表明されるのみである
が、いずれＨＩＵは連続する指令アクノリッジをサポー
トするようになるであろう。ただし、そうなるのは、い
つかＡＵがそれをサポートするように設計されればのこ
とである。ＡＵは、情報ＡＵ ＨＩＵ ＡＤＤＲ（３
１：０），ＨＩＵ ＡＵ ＷＤ ＳＩＺＥ（７：０）お
よびＡＵ ＨＩＵ ＲＤ｜ＷＲ，ＨＩＵ ＡＵ ＦＩＸ
ＡＤＤＲ，ＨＩＵ ＡＵ ＤＥＣ ＡＤＤをＡＵ Ｈ
ＩＵ ＣＭＤ ＡＣＫの表明がＨＩＵにこれらのバス上の
値の変更の承認を知らせたとき（これは、ＡＵ ＨＩＵ
ＣＭＤ ＡＣＫがハイになるＡＵ ＨＩＵ ＣＬＯＣ
Ｋの立上りエッジにおいて起こる）、ラッチすべきであ
る。

【０１６９】書込み指令の場合には、特別の条件が存在
することに注意すべきである。ＡＵは、前の書込み指令
が全てのそのデータを受理し終わるまで、書込み指令を
受理し得ない（図４−７参照）。

【０１７０】注意として、別の指令がすでに通知されて
いるかもしれないので、指令の受理は必ずしも強制的に
ＨＩＵ ＡＵ ＲＤ／ＷＲまたはＨＩＵ ＡＵ ＣＭＤ
ＶＡＬＩＤビットの非表明化はしない。ＡＵ ＨＩＵ
ＣＭＤ ＡＣＫは、指令が受理される各サイクルに対
して１回表明される。 ・ ＡＵは、読取りデータが返送されつつあることをＨ
ＩＵに知らせる。この機能はＡＵ ＨＩＵ ＲＤ ＤＡ
ＴＡ ＶＡＬＩＤの表明によって提供され、これはＨＩ
ＵにＡＵ ＨＩＵ ＲＤ ＤＡＴＡ（３１：０）バスを
ラッチしてそのデータを受理するように命令する。ＡＵ
は、ＡＵ ＨＩＵ ＲＤ ＤＡＴＡ ＶＡＬＩＤを表明
し、ポートが持続可能である限り、多数のサイクルの間
ＡＵ ＨＩＵ ＲＤ ＤＡＴＡ（３１：０）を駆動す
る。ＡＵ ＨＩＵ ＲＤ ＤＡＴＡ ＶＡＬＩＤは、指令
を完全に使い尽くす（すなわち、ワード・カウントがゼ
ロに減少する）ための適切な数のサイクルの間表明され
なければならない。ＡＵは、データがその指令のための
ものであれば、ＡＵ ＨＩＵ ＲＤ ＤＡＴＡ ＶＡＬ
ＩＤストローブをＡＵ ＨＩＵ ＣＭＤ ＡＣＫストロ
ーブと同じサイクルにおいては表明しない。この条件は
極めて稀であるが、直列ポートのような低速ポートは、
読取り指令が受理された後までＲＤ ＤＡＴＡ ＶＡＬ
ＩＤが確実にオフに保たれるように、注意しなければな
らない。 ・ 読取りエラーの場合には、ＨＩＵ読取りバッファ・
ポインタが劣化しないことを保証するために、ＡＵ Ｈ
ＩＵ ＲＤ ＤＡＴＡ ＶＡＬＩＤストローブが表明さ
れなければならない。 ・ ＡＵは、それが書込みデータおよびマスク情報を受
け取りつつあることをＡＵ ＨＩＵ ＷＲ ＤＡＴＡ
ＡＣＫを表明することによってＨＩＵに知らせる。この
信号を表明する際に、ポートはまた、受理ストローブの
表明がＨＩＵにこのバス上の値の変更の承認を知らせた
とき、ＨＩＵ ＡＵ ＷＲ ＤＡＴＡ（３１：０）をラ
ッチしなければならない。読取りデータ経路におけると
同様に、ＡＵは、それがデータ速度を処理し得る限り、
読取りデータ受理ストローブを表明し続け得る。ＡＵ
ＨＩＵ ＷＲ ＤＡＴＡ ＡＣＫ信号は、指令を使い尽
くす（ワード・カウントがゼロに減少する）ために適切
な数のＡＵ ＨＩＵ ＣＬＯＣＫサイクルの間表明され
なければならない。ＡＵ ＨＩＵ ＷＲ ＤＡＴＡ ＡＣ
Ｋは、ＨＩＵ書込みバッファ・ポインタの劣化を防止す
るために、書込みエラーの場合にも表明されなければな
らない。 ・ ＡＵは、ＡＵ ＨＩＵ ＲＤ ＤＡＴＡ ＥＲＲＯ
Ｒを適切に表明することによって、読取り異常状態をＨ
ＩＵに知らせる。読取りデータエラーは、ＡＵ ＨＩＵ
ＲＤ ＤＡＴＡ ＥＲＲＯＲをＡＵ ＨＩＵ ＲＤ Ｄ
ＡＴＡ ＶＡＬＩＤおよび読取りエラーに対応する（Ａ
Ｕ ＨＩＵ ＲＤ ＤＡＴＡ（３１：０）上で駆動され
る）データと同時に表明することによって知らされる。
エラーが生じれば読取りデータは無効となり、したがっ
て、制御フローは、全くデータを駆動せずに、単にデー
タ有効およびデータエラー・ストローブを表明する。こ
の特徴は、装置およびＡＵの設計の将来の改訂のために
備えられている。第１の構成（ＤＳＰ）においては、各
ＡＵの設計はＡＵ ＨＩＵ ＲＤ ＤＡＴＡ ＥＲＲＯ
Ｒをロウにすべきである。 ・ ＡＵは書込みの異常状態をＨＩＵに知らせる。ＡＵ
ＨＩＵ ＷＲ ＤＡＴＡ ＥＲＲＯＲがＡＵ ＨＩＵ
ＣＬＯＣＫに同期して駆動され、書込みサイクル中の
いずれかの時刻に表明される。この特徴は、装置および
ＡＵの設計の将来の改訂のために備えられている。第１
の構成（ＤＳＰ）においては、各ＡＵの設計はＡＵ Ｈ
ＩＵ ＷＲ ＤＡＴＡ ＥＲＲＯＲをロウにすべきであ
る。

【０１７１】ＸＤＭＡ制御装置は、ＤＭＡパラメータを
記憶するためのＲＡＭと、同時イベントに優先順位を与
えるための優先順位エンコーダと、記憶されているＤＭ
Ａパラメータを読取りＴＲノード構造を介してそれらを
ＴＲバスに書き込むための簡単な状態マシンとを含むブ
ロックである。ＸＤＭＡは、いくつかの拡張を有する現
存の（Ｃ６２０１／０２）ＤＭＡ制御装置機能のスーパ
セットを提供するように意図されている。特に、レジス
タではなくＲＡＭを使用することにより、ＸＤＭＡ空間
内に著しく多くのパラメータが記憶され得るようにな
り、したがって、より効果的なチャネルが使用し得るよ
うになる。第２に、ＸＤＭＡ制御装置は、ＤＭＡ転送の
リンキングを可能にするいくつかのフックを含む。ＸＤ
ＭＡは、Ｃ６２ｘ装置のための新しい周辺装置である。
図５−１には、ＸＤＭＡ制御装置のブロック図が示され
ている。

【０１７２】図示されているように、ＸＤＭＡ制御装置
はいくつかのキーエレメントから成る。これらは、イベ
ント捕獲レジスタと、優先順位エンコーダと、パラメー
タを読取りそれらをＴＲバスに送るＦＳＭ（有限状態マ
シン）と、ＸＤＭＡパラメータＲＡＭと、ＴＲノードと
である。以下の節では、これらのブロックと全般的なＸ
ＤＭＡ制御装置の動作とを説明する。

【０１７３】イベントは、ＸＤＭＡ制御装置に知らさ
れ、イベントレジスタに捕獲される。イベントは、ＸＤ
ＭＡ制御装置の１６個のイベント入力におけるロウから
ハイへの遷移によってＸＤＭＡ制御装置に知らされる。
全てのＸＤＭＡイベント入力は、ＴＣ ＨＩＵ内の同期
論理または個々の周辺ブロックによって内部クロック領
域に同期させられる。要求を行うときに少なくとも１つ
のサイクルの間ＸＤＭＡイベントラインにパルスを印加
する全ての要求用論理は、立上りエッジがＸＤＭＡ制御
装置によって検出されることを保証する。または、周辺
装置および他の要求用装置は、サービスを要求するとき
に、それらの装置の要求信号をハイに遷移させ、かつ、
その要求がＩ／Ｏサブシステムにより処理されるまでそ
れをハイのままにしておく。この方法は、Ｉ／Ｏサブシ
ステムによるサービスを検出するために要求用装置に追
加のハードウェアを必要とし、かつ、さらにイベントの
パイプライン化を制限するが、受け入れることはでき
る。ＸＤＭＡ制御装置に駆動される全てのイベントは、
ＸＤＭＡモジュールの外の内部クロック領域に同期させ
られるべきである。システム内の同期装置を統合するた
めに、イベントの同期はＴＣ ＨＩＵにおいて行われ
る。以下のＸＤＭＡイベントが提案される。

【０１７４】

【表２１】

【０１７５】イベント・レジスタに加えて、ＸＤＭＡ
は、ＣＰＵが要求に応じてイベントを選択的にイネーブ
ルおよびディスエーブルし得るためのイベント・イネー
ブル・レジスタをも含む。ＸＤＭＡ制御装置に知らされ
るイベントは、常に、イベント・レジスタ内に捕獲され
る（たとえそのイベントがディスエーブルされていて
も）。これは、割込みイネーブルおよび割込みペンディ
ング・レジスタのアーキテクチャに類似している。知ら
されたペンディング・イベントによるイベントの再イネ
ーブルは、ＸＤＭＡ制御装置を強制して、そのイベント
をその優先順位に従って処理させる。ユーザは、イベン
トセット・レジスタに書き込むことにより、随意選択的
にＸＤＭＡ転送を開始し得る。この場合、イベントはイ
ネーブルされる必要はない（ＣＰＵには、ＤＭＡを開始
する他の方法が存在しないので）。図５−２は、ＸＤＭ
Ａレジスタの機能図を示す。

【０１７６】図５−２は、さまざまな制御レジスタビッ
トの所望される機能を示す。全てのＸＤＭＡ制御レジス
タおよびパラメータＲＡＭは、ＣＦＧ ＢＵＳ（構成バ
ス）を介してアクセス可能である。

【０１７７】上述のように、ＣＰＵは、ＥＶＴ ＥＮ
ＲＥＧ（イベント・イネーブル・レジスタ）に書き込む
ことにより、全てのイベントを選択的にイネーブルおよ
びディスエーブルする能力を有する。さらに、ＣＰＵ
が、通知されたイベントをクリアする能力をもつよう
に、擬似レジスタ，ＥＶＴ ＣＬＲ ＲＥＧ（イベント
・クリア・レジスタ）が含まれる。後者の特徴は、シス
テムリセットの後および周辺装置のロックアップまたは
エラー状態の場合に、殊に有用である。

【０１７８】ＸＤＭＡ制御装置に通知されたイベント
は、ＥＶＴ ＲＥＧに捕獲される。ＥＶＴ ＲＥＧは、
各イベント用に１ビットまたは合計で１６ビットを含
む。セットされたとき、ＥＶＴ ＲＥＧビットは、ＸＤ
ＭＡ制御装置のＦＳＭがそのイベント用のＴＲパケット
を送るまで、または、ＣＰＵがＥＶＴ ＣＬＲ ＲＥＧ
のそのイベントに対応するビット位置に１を書き込むま
で、セットされたままになっている。ＣＰＵは、ＥＶＴ
ＳＥＴ ＲＥＧの対応するビットに１を書き込むこと
により、ＥＶＴ ＲＥＧのビットを直接セットし得る。
この特徴は、ＣＰＵにシステム内のＤＭＡを提示する能
力を与え、また、有用なデバッグツールでもある。この
場合、イベントはイネーブルされる必要がないことに注
意すべきである。

【０１７９】ＥＶＴ ＲＥＧに通知されたイベントは、
ＥＶＴ ＥＮ ＲＥＧを経てイネーブルされ、優先順位
エンコーダに送られ、ＸＤＭＡ制御装置によってサービ
スされる。ＥＶＴ ＥＮ ＲＥＧは、各イベント用に１
ビットを含み、ＥＶＴ ＥＮ ＲＥＧ内の１は、対応する
イベントをイネーブルし、０は、そのイベントをディス
エーブルする。ＥＶＴ ＥＮ ＲＥＧ内の全てのビット
は、スプリアス・イベントがサービスされることを防止
するために、システム（チップ）リセットによりクリア
される。

【０１８０】イベントと割込み捕獲とイネーブルの諸レ
ジスタのほかに、ＸＤＭＡ制御装置は、ユーザにとっ
て、状態報告の目的でＴＣからのいくつかの信号をマッ
プするためにアクセス可能なレジスタを含む。ＴＣから
の３つの信号がモニタされる。これらの信号は、ＴＣチ
ャネル０〜２が空であることを表示し、これは、適切な
時刻におけるコンテキスト・スイッチをスケジュールす
るマルチタスキング・アプリケーションに情報を与え
る。使用例は以下の通りである。

【０１８１】

【表２２】

【０１８２】ＴＣモジュールは、ＣＨ０ ＩＤＬＥ，Ｃ
Ｈ１ ＩＤＬＥおよびＣＨ２ ＩＤＬＥを供給する。こ
れら３つの信号は、エミュレーション論理に供給される
ほかに、ＣＨＮＬ ＥＭＰＴＹレジスタのビットＭＴ
０，ＭＴ１，ＭＴ２内にそれぞれ複製される。このレジ
スタは、読取り専用と考えられ、任意の便利な手段によ
り実現され得る。ＭＴｎビットはＣＨｎ ＩＤＬＥから
直接とられ、反転または登録はタイミングがこれを要求
しなければ必要とされない。

【０１８３】図５−３は、ＸＤＭＡ制御レジスタビット
を示す。リザーブされたビットは読取り動作中に０とし
て復帰させられ、それらに対する書込みは効果をもたな
い。

【０１８４】イベントは、ＸＤＭＡ制御装置に通知され
たとき、イベント処理の順番を決定するための簡単な優
先順位エンコーダによって、優先順位を与えられる。し
かし、これはイベントの優先順位と見るべきではない。
優先順位エンコーダは、同時イベントを選び出す機構に
すぎない。イベントが有する実際の優先順位は、イベン
ト用のパラメータＲＡＭに記憶されているパラメータに
おいて決定され、Ｉ／Ｏサブシステムによって選び出さ
れる。

【０１８５】優先順位付与が行われると、ＸＤＭＡ制御
装置は、ＸＤＭＡ ＲＡＭ内の上位１６エントリの１つ
を読み取り、そのイベント用のパラメータを抽出する。
これらのパラメータは、ＲＡＭから読み取られ、ＴＲバ
スに書き込まれる。転送に関連するパラメータに依存し
て、ソースおよび／または宛先アドレスのある更新が行
われ得る。同様にして、エレメント，ラインおよびライ
ン・カウントの更新も必要とされ得る。

【０１８６】ＸＤＭＡはＲＡＭバンクを含み、このＲＡ
Ｍバンクは各イベント用のパラメータを記憶する。パラ
メータ・セットは、相互にリンクされ、複雑なストリー
ムの処理，分類機能および環状バッファリングを行う。
イベント用のパラメータは、図５−４に示されているよ
うに編成される。

【０１８７】このフォーマットは、双方のエンディアン
・モードに対し有効である。ＸＤＭＡ制御装置は、パラ
メータＲＡＭおよび制御レジスタに／から行われる３２
ビットのアクセスのみを許容する。

【０１８８】上述のように、イベント用の（エントリと
呼ばれる）各パラメータ・セットは、６ワード（３２ビ
ット）または合計１９２ビットから成る。ＸＤＭＡ Ｒ
ＡＭは２キロバイトであるように提案されており、これ
は８５個の完全なパラメータ・セットの記憶に対応す
る。最初の１６エントリ（３８４バイト）は、各イベン
ト用にＴＲノードに送られるべきパラメータを含み、残
りの６９セット（１６５６バイト）は、イベント用のリ
ンクされたパラメータとして用いられ得る。２キロは２
４バイトにより平等に分割し得ないので、使用されない
８バイトが生じる。

【０１８９】ＸＤＭＡ ＲＡＭの設計は、ここでは提供
しない。ＸＤＭＡ制御装置は、ＴＲパケットを必要な２
ＣＰＵクロック・サイクル期間内に発信し得る。ＲＡＭ
の具体化に影響し得るさらなる注意として、ＸＤＭＡ
ＲＡＭは、ＸＤＭＡ制御レジスタと同様に、３２ビット
幅のＣＦＧ ＢＵＳを介してのみアクセス可能である。
ＸＤＭＡ制御装置は、ハーフワード（１６ビット）また
はバイト（８ビット）でのアクセスを許容しない。

【０１９０】次の表は、ＣＰＵから見た（ＣＦＧ ＢＵ
Ｓとして読み取られる）ＸＤＭＡパラメータＲＡＭを略
述する。ＣＦＧ ＢＵＳの構造および機能については、
前述した。次の表は、提案されたパラメータ記憶装置を
略述する。

【０１９１】

【表２３】

【０１９２】図５−５は、ＸＤＭＡパラメータＲＡＭお
よびオプション・フィールドを示す。このパラメータＲ
ＡＭは６４ビット幅のバンクである。各エントリ内にお
けるフィールドの位置とオプション・フィールド内にお
けるビット位置とはＴＲパケット・フォーマットにでき
るだけ精密に整合すべきである。これはＸＤＭＡ制御装
置の具体化を容易にするために行われる。しかし、ＸＤ
ＭＡ制御装置は、ＴＲバスへどのパラメータを発信すべ
きかを決定するために、いくつかのオプションビットを
解釈しなければならないので、１対１のマッピングは存
在しない。

【０１９３】以下の節においては、ＸＤＭＡ制御装置が
提供するＸＤＭＡパラメータおよび機能を説明する。Ｘ
ＤＭＡ制御装置は、「リンキング」として公知の機構を
有し、これは、イベント・パラメータが、パラメータＲ
ＡＭ内のロケーションから再ロードされることを可能に
する。ＸＤＭＡパラメータの各セットは、リンク・アド
レス・フィールド（図５−５参照）を含み、これは、そ
のイベントのためのＸＤＭＡパラメータをＸＤＭＡ Ｒ
ＡＭ位置から再ロードする当該ＸＤＭＡ ＲＡＭ位置を
識別する。リンク・アドレスは２４バイトの境界にアラ
インされる。ＸＤＭＡパラメータには、リンク・アドレ
ス・フィールドに加えて、リンキングをイネーブル／デ
ィスエーブルするための別個のＬＩＮＫビットが含まれ
ている。リンク・アドレスは、ＬＩＮＫが１に等しい場
合に限り、かつ、イベントのパラメータが使い尽くされ
た場合に限って、評価される。これは、ＸＤＭＡ ＲＡ
Ｍ内に記憶されているイベント・パラメータによって識
別され、以下に要約されている。

【０１９４】

【表２４】

【０１９５】１つの特別な場合が、同期させられた（Ｆ
Ｓ＝０）読取り／書込みである非２Ｄ転送に対し存在す
る。この場合には、転送が一時に単一エレメントのため
に行われる。これらは、直列ポート・サービスにおいて
一般的である。この場合には、ＸＤＭＡ制御装置は、転
送のエレメント・カウントを追跡し、それが１まで減少
したときにそれをＸＤＭＡ ＲＡＭから再ロードするこ
とに責任をもつ。これは、リンク・サイクルではない
が、ほとんど同様に処理される。この条件の検出は、非
２Ｄ読取り／書込み同期イベントにおける０のエレメン
ト・カウントかつ０でないライン・カウントである。こ
れが起こったとき、ＸＤＭＡ制御装置は、ＸＤＭＡパラ
メータのエレメント・カウント再ロード・フィールドか
らの転送のために、そのエレメント・カウントを再ロー
ドする。全ての他のタイプの転送に対しては、エレメン
ト・カウント再ロード・フィールドは用いられない。上
述のリンク条件が満たされれば、更新結果を上書きする
リンク・サイクルが行われるであろうから、更新はスキ
ップされる。

【０１９６】リンク・フィールドの評価は、リンク・フ
ィールドによって指定されたアドレスにあるパラメータ
の読取りと、対応するイベントのためのＸＤＭＡ ＲＡ
Ｍの最初の１６エントリの１つへのそれらの書込みとを
含む。このプロセスは、イベントの次の発生に対するＸ
ＤＭＡパラメータをセットアップする。この機構がタイ
ミング・ウィンドウを与える可能性をなくすために、Ｘ
ＤＭＡ制御装置は、パラメータ更新を行っている間はイ
ベント・レジスタを評価しない（イベントはなおイベン
ト・レジスタに捕獲されている）。イベント速度は、パ
ラメータ更新が行われ得るよう十分に遅いものであると
仮定する。ＸＤＭＡ ＲＡＭにおけるパラメータ更新
は、最後のイベント用のＴＲパケットがＩ／Ｏサブシス
テムに送られた後に行われる。リンク・プロセス中に、
「リザーブされた」フィールドをコピーする必要はない
が、これらのフィールドはいつか使用され得るので、更
新が提案されることに注意すべきである。

【０１９７】ＸＤＭＡ制御装置は、イベント同期の２つ
の方法、すなわち読取り／書込み同期とフレーム同期と
をサポートする。ＸＤＭＡ制御装置の動作は、同期モー
ドと転送パラメータの次元数（１−Ｄ対２−Ｄ）とに依
存する。単一次元の読取り／書込み同期は、低速周辺装
置用または単一サンプル形アクセス用として意図された
ものである。１−Ｄの読取りまたは書込み同期イベント
は、ソースから宛先アドレスへの単一エレメントの転送
を強制する。これをサポートするために、ＸＤＭＡ制御
装置は、同期ビット（ＦＳ）および２ＤＳ｜２ＤＤビッ
トを解釈し、ＲＡＭ内のエレメント・カウントの記憶値
ではなく１のエレメント・カウントによってＴＲパケッ
トをフォーマットする。２−Ｄ転送（２ＤＳ｜２ＤＤ＝
１）の場合には、単一ラインが一時に転送される（フレ
ーム同期２−Ｄ転送において行われる完全フレームとは
対照的である）。

【０１９８】２次元転送は、各パラメータセット用のオ
プション・フィールド内の２ＤＳ（ソース）および２Ｄ
Ｄ（宛先）ビットによって指定される。ＸＤＭＡ制御装
置は、２ＤＳおよび２ＤＤビットをＩ／Ｏサブシステム
にイベント用のＴＲパケットによって送ることに責任を
もつ。さらに、２ＤＳまたは２ＤＤがセットされれば、
ＸＤＭＡ制御装置もまた、指定された同期のタイプに依
存して、ＴＲバス上に送られるパラメータを修正する。
この機能を以下に説明する。

【０１９９】２ＤＳおよび２ＤＤビットはＦＳビットと
ともに働いて、前述のさまざまな動作モードを提供す
る。以下の表は、ＸＤＭＡ制御装置の動作を略述する。

【０２００】

【表２５】

【０２０１】

【表２６】

【０２０２】ＰＲＩビットは、Ｉ／ＯサブシステムがＴ
Ｒパラメータによって指定されたトランザクションを行
うときの優先順位を定める。ＸＤＭＡ制御装置は、イベ
ント用にパラメータＲＡＭに記憶されているＰＲＩビッ
トをＴＲバスに送る責任を持つ。定められているよう
に、ＰＲＩフィールドは３ビット幅のものであるが、ユ
ーザズガイドには１（００１）および２（０１０）のみ
が用いられ得るように示されていることに注意すべきで
ある。

【０２０３】Ｉ／Ｏサブシステムは、行われた全ての転
送要求をＴＲノードによって処理する。Ｉ／Ｏサブシス
テムは制限されたリソースであるので、トランザクショ
ンの最大数が任意の時刻にそれに通知され得る。Ｉ／Ｏ
サブシステムへの過度の申込みを防止するために、ＸＤ
ＭＡ制御装置は、Ｉ／Ｏサブシステムの各優先順位レベ
ルにおける顕著な要求の数を追跡するいくつかの小形カ
ウンタを設ける。

【０２０４】カウンタの数はＩ／Ｏサブシステムの優先
順位レベルの数に対応する。ＤＳＰにおいては、優先順
位レベル０，１，２（緊急，ハイおよびロウ）に対応し
て３つのカウンタが必要となる。Ｌ２制御装置は、緊急
（レベル０）優先順位レベルを用い、一方、ＸＤＭＡイ
ベントはハイおよびロウ（１および２）優先順位レベル
に依存する。したがって、ＸＤＭＡ制御装置には２つの
カウンタのみが必要である。これらのカウンタはユーザ
には見えずかつメモリマッピングされないことに注意す
べきである。各カウンタは、以下に定めるように、固定
値にリセットされる。

【０２０５】

【表２７】

【０２０６】発信された各ＴＲパケットにおいて、ＸＤ
ＭＡ制御装置は、ＰＲＩフィールドを解釈し、適切なカ
ウンタを１だけ減少させる。カウンタが０まで減少させ
られると、その優先順位レベルにおいてはＴＲパケット
は発信され得ない。カウンタは、ＱＡＣＫ（キュー・ア
クノリッジ）バス上の条件を検出することによって増加
させられる。ＱＡＣＫバスについては前述した。ＱＡＣ
Ｋバスのスタティックデコードは適切な増加信号を生じ
る。図５−６には、カウンタの機能ブロック図が示され
ている。

【０２０７】ＸＤＭＡ制御装置は、パラメータが読み取
られるまでイベントの優先順位を知らず、したがって、
その段階までカウンタは評価され得ない。機能停止が検
出されたときは、ＸＤＭＡ制御装置は機能停止するであ
ろう。別個の優先順位レベル上の転送を行い得る他のペ
ンディング・イベントを評価する試みは行われない。Ｘ
ＤＭＡ制御装置は単に転送を行えるまで待ち、最終的に
は、それは機能停止された優先順位レベル用のＱＡＣＫ
バス上の返送コードによってゲートされる。

【０２０８】各パラメータ・エントリのＳＲＣ／ＤＳＴ
ＤＩＲビットは、ＸＤＭＡがさまざまなイベントのた
めに行うアドレス更新のタイプを表示する。ＳＲＣ／Ｄ
ＳＴＤＩＲビットはまた、Ｉ／Ｏサブシステムが正しい
アドレス発生を行い得るように、適切なフィールドによ
りＴＲバスにコピーされるべきである。ＳＲＣ／ＤＳＴ
ＤＩＲビットはまた、ＴＲノードに送られるエレメン
ト・インデックス・パラメータにも影響を及ぼす。この
機能は、ＸＤＭＡパラメータのＳＲＣ／ＤＳＴ ＤＩＲ
ビットおよび２ＤＳ／２ＤＤ（２Ｄ ＳＲＣ／ＤＳＴ）
ビットの双方に依存する。必要な動作は以下に定められ
る。

【０２０９】ＳＲＣ ＤＩＲまたはＤＳＴ ＤＩＲが１
１にセットされていれば、ＴＲパケットによって送られ
るエレメント・インデックスは、ＲＡＭパラメータに記
憶されているエレメント・インデックス・フィールドか
らコピーされなければならない。いずれも１１にセット
されていなければ、ＴＲエレメント・インデックスが０
（２ＤＳおよび２ＤＤ＝０）にセットされるべきか記憶
されているライン・インデックス値（２ＤＳ｜２ＤＤ＝
１）にセットされるべきかを決定するために、２ＤＳお
よび２ＤＤ転送指示子が評価される。Ｉ／Ｏサブシステ
ムはエレメント・インデックスをライン・インデックス
値として正しく解釈する。図５−７は、エレメント・イ
ンデックス発生動作の機能図を示す。

【０２１０】ライン・インデックスは、全ての２Ｄ転送
（ＳＲＣまたはＤＳＴ）用のエレメント・インデックス
・フィールドによってＴＲバスに送られる。ライン・イ
ンデックスおよびエレメント・インデックスは、Ｉ／Ｏ
サブシステムによって１６ビットの正負符号付きの値と
して解釈される。

【０２１１】ＥＳＺフィールドは転送パラメータ用のエ
レメント・サイズを指定する。ＸＤＭＡ制御装置は、こ
れらのビットをイベント用のＴＲバスにコピーする責任
を持つ。次の表は、Ｉ／Ｏサブシステムによりサポート
されるエレメント・サイズをリストする。

【０２１２】

【表２８】

【０２１３】ＴＣＩＮＴビットは、転送の完了時にＣＰ
Ｕに割込みが送られるべきことを指定する。この機能
は、前述のように、ＴＣの返送完了コードにマップされ
る。ＴＣＩＮＴがセットされていれば、ＸＤＭＡ制御装
置はそれに応答して転送用のＴＲパケットのＲＣビット
をセットする。これは、表５−３に定められている転送
パラメータが使い尽くされた場合に限って行われること
に注意すべきである。ＸＤＭＡ制御装置は、この条件用
の検出論理を実現し、ＲＣを適宜にセットする。

【０２１４】オプション内のレポート・ワード・フィー
ルドは、（ＴＲパラメータ内のＲＣにマップされた）Ｔ
ＣＩＮＴとともに働き、割込みをＣＰＵに通知する。各
イベント用のレポート・ワードは、４ビット幅しかない
が、ＴＲパケットのレポート・ワード・フィールドは５
ビットを含む。ＸＤＭＡ制御装置は、ＴＲパケットの下
位の４ビットにより、イベント用に記憶されているパラ
メータ内の４ビット・レポート・ワードを送り、かつ、
１つの「１」をＴＲレポート・ワードのＭＳビットにハ
ードコード化する。表５−３に略述されている条件が満
たされ、かつ、イベントのパラメータにおいてＴＣＩＮ
Ｔ＝１であるときにのみ、レポート・ワードはＴＲによ
って送られ（またＴＣにより返送され）る。

【０２１５】

【表２９】

【０２１６】ＸＤＭＡ割込みは、ＸＤＭＡ制御装置自身
によって検出される。しかし、機能的にはこの必要はな
い。検出のための要求はすでにＸＤＭＡ制御装置内に存
在し、ＸＤＭＡ制御装置は、捕獲レジスタ（ＸＩＮＴ
ＳＲＣ）のために要求されるＣＦＧ ＢＵＳ上のノード
を含む。ＸＤＭＡ制御装置は、Ｉ／Ｏサブシステムから
のＱＣＯＭＰバスをモニタする。このバスは、さまざま
な転送が完了したことを表示するＩ／Ｏサブシステムか
ら駆動されることを想起すべきである。ＸＤＭＡ制御装
置は、コード１６〜３１が完了コード（ＸＤＭＡはレポ
ート・ワードのＭＳビットを１にハードコード化する）
として指定され得るようにする。これらの１６コード
は、デコードされ、ＸＩＮＴ ＳＲＣレジスタ内のビッ
トをセットする。ビットは、適切なＱＣＯＭＰコードが
検出され、かつ、ＱＣＯＭＰ（有効）がセットされてい
た場合に限り、セットされる。次の表は、ＱＣＯＭＰコ
ードとＸＩＮＴ ＳＲＣビットとの間のマッピングを略
述する。

【０２１７】

【表３０】

【０２１８】ＸＩＮＴ ＳＲＣのいずれかのビットがセ
ットされれば、単一モジュール出力とＸＩＮＴ ＳＲＣ
ＥＮの対応するビットとがセットされ、ＸＤＭＡ Ｉ
ＮＴが１にセットされる。この信号は、割込みセレクタ
・ブロック（表７−１参照）に送られ、そこで、それ
は、（ＣＰＵにおいて）イネーブルされていれば、ＣＰ
Ｕ割込みを生ぜしめ得る。

【０２１９】ＸＩＮＴ ＳＲＣ ＥＮレジスタにおいて
意図されている動作は、ＥＶＴ ＥＮレジスタにおける
と正確に同様である。有効なＱＣＯＭＰコードが上述の
ように検出されれば、それは常にＸＩＮＴ ＳＲＣに捕
獲されるべきである。しかし、割込みは、ＸＩＮＴ Ｓ
ＲＣ ＥＮ内の対応するＣＥＮビットが１にセットされ
ていれば、ＸＤＭＡ ＩＮＴ上にのみ発生させられる。
この特徴は、プログラマが、イベントが発生したという
事実を捕捉しつつ、一時的に割込みをディスエーブルし
得るようにする。

【０２２０】ＣＰＵ ＩＳＲは、ＸＩＮＴ ＳＲＣレジ
スタを読み取り、あるならどのイベントが完了したかを
決定し、必要な動作を行う。ＸＤＭＡ ＩＮＴがセット
された時刻とＣＰＵが応答する時刻との間でＸＩＮＴ
ＳＲＣ内の１つまたはそれ以上のビットがセットされ得
ることに注意すべきである。ＩＳＲは、適宜これにサー
ビスし、ＸＤＭＡ ＩＮＴにおいて将来の割込みが認識
されようとしているならばＸＩＮＴ ＳＲＣレジスタを
クリアすることが期待される。ＸＩＮＴ ＳＲＣビット
は、それらに１を書き込むことによってＣＰＵによって
クリアされる。０の書込みはＸＩＮＴ ＳＲＣビットの
状態を変えるべきではない。

【０２２１】ＸＩＮＴ ＳＲＣビットのクリアリングに
関し、特殊な境界条件が存在する。ＣＰＵの解釈はエッ
ジ依存形であるから、イベントがＸＩＮＴ ＳＲＣ内に
それが書き込まれる同じサイクルで捕獲されるならば、
イベントが見逃される可能性が存在する。この場合に
は、ＸＤＭＡ制御装置は割込みをＸＤＭＡ ＩＮＴに通
知しなければならない。図６は、所望のＸＤＭＡ ＩＮ
Ｔ機能を生ぜしめる簡単な方法を示す。

【０２２２】上述の構造により、ＸＩＮＴ ＳＲＣがイ
ベントのＸＩＮＴ ＳＲＣへの入来と同じサイクルで書
き込まれるならば、ＸＤＭＡ ＩＮＴはロウへ強制され
るが、それは次のサイクルでハイになる。この効果は、
ＣＰＵへのＸＤＭＡ ＩＮＴの通知を１サイクルだけ遅
延させることであり、これは受入れ可能である。

【０２２３】前述の割込み検出論理と同様に、ＸＤＭＡ
制御装置もまた、ＱＣＯＭＰバスを用いて４つのイベン
トを発生しＸＤＭＡ制御装置自身へ返す。これらのイベ
ントの目的は、ユーザが、ソーシング周辺装置における
１つのイベント発生により、いくつかのＸＤＭＡイベン
トを連結し得るようにすることである。次の表は、必要
な動作を略述する。

【０２２４】

【表３１】

【０２２５】ＱＣＯＭＰバスによってイネーブルされた
ＸＤＭＡイベント連結とＸＩＮＴ ＳＲＣによってイネー
ブルされた（ＣＰＵへの）ＸＤＭＡ割込みとを分離する
ために、ＸＤＭＡ制御装置は、以上に略述されたイベン
ト用のイネーブル・ビットの別個のセットを含む。ＱＣ
ＯＭＰバスは、ＸＣＯＭＰ ＥＮにおいて対応するＸＣ
Ｅビットが（１に）セットされていれば、上述のＸＤＭ
Ａイベントのみを発生する。次の表は、必要な動作を略
述する。

【０２２６】

【表３２】

【０２２７】ＸＣＯＭＰ ＥＮ機能は、ＥＶＴ ＥＮレ
ジスタおよびＸＩＮＴ ＳＲＣ ＥＮレジスタと同じ働
きをする。イベントがディスエーブルされれば（ＸＣＯ
ＭＰ ＥＮ＝０）、イベントはＱＣＯＭＰバスの有効デコ
ードによってＥＶＴ ＲＥＧになお捕獲されている。こ
れは、ソフトウェアがイベントを選択的にイネーブルお
よびディスエーブルするとともに全てのイベント・イネ
ーブル機能用の矛盾のないモデルを提供することを可能
にするために、行われる。最初の具体化においては、Ｘ
ＣＯＭＰ ＥＮは擬似レジスタとして実現され、ビット
へのマッピングはＥＶＴ ＲＥＧレジスタによって定め
られる。ＸＣＯＭＰ ＥＮの読取りおよび書込みは、Ｅ
ＶＴ ＥＮレジスタのビット８〜１１からのデータを適
切なものとして返送する。この結果、ユーザもまた、Ｘ
ＣＯＭＰ ＥＮへのアクセスによりセットされ、クリア
される、ＥＶＴ ＥＮレジスタのビット８〜１１を知
る。内部完了コードのみがこれらのイベントのソースで
あるから、これは問題としては認識されない。ＸＤＭＡ
制御装置のさらなる改訂は、これらのビットを物理的に
分離されたレジスタに移動させることによって、全ての
イベントの連結を可能にし得る。

【０２２８】いくつかの重要な問題がＸＤＭＡ制御装置
で処理されなければならない。第1に、ＸＤＭＡ制御装
置は少なくとも１つの、恐らくは複数の加算器を含まな
ければならない。これらは、ＸＤＭＡ制御装置が、ソー
スアドレスおよび宛先アドレスとライン・カウントおよ
びエレメント・カウントとを適切に更新し得るように要
求される。更新は複数の並列加算器または共用加算器に
よって行われる。リンキングを無視する全パラメータの
更新サイクルは、４ＣＰＵクロック・サイクル以下を必
要とするものであるべきである（この予定は、データに
基づくものではなくむしろ構成に対して上限を課すた
め、また、パフォーマンスに深刻な影響を与えることを
避けるためのものである）。

【０２２９】ＸＤＭＡ制御装置では、以下のアドレス更
新が行われる。全ての更新は、イベント・パラメータが
ＴＲバスに送られた後に行われることに注意すべきであ
る。したがって、更新は次のイベント用のＸＤＭＡパラ
メータをセットする目的のものである。更新はリンク要
求の下位の優先順位を与えられる。すなわち、表５−３
に略述されている条件が満たされれば、パラメータ更新
はスキップされて、リンク・パラメータが直ちにコピー
される。または、それらは普通のように行われたのち、
リンク更新によって上書きされる。

【０２３０】

【表３３】

【０２３１】

【表３４】

【０２３２】アドレス更新のほかに、ＸＤＭＡはライン
・カウントおよびエレメント・カウントも更新しなけれ
ばならない。

【０２３３】

【表３５】

【０２３４】図５−１０から図５−９５は、ＸＤＭＡ制
御装置のさまざまな動作モードを示す。各図は、代表的
なパラメータ・フォーマットおよび結果として得られる
転送を示す。ＤＳＰは、好ましくは、１６個の割込みソ
ースを含む。前のＤＭＡ割込みは、前述した単一のＸＤ
ＭＡ割込み（ＸＤＭＡ ＩＮＴ）によって置き換えられ
る。割込みセレクタ・ブロックは、１６個のイベントを
１２個のＣＰＵ割込みにマッピングする。このマッピン
グは、割込みセレクタ・ブロック内の制御レジスタのセ
ットによって制御される。このブロックは、１６個のＣ
ＦＧ ＢＵＳ空間の１つとしてデコードされ、ラッパ・
インタフェースを必要とし得る。図７−１は、割込みセ
レクタのマルチプレクサ・レジスタ（ｍｕｘ）制御レジ
スタを示す。リザーブされたビットは、０として読み取
られるべきである。それらへの書込みは無効となる。特
定の割込みを選択するためには、割込みセレクタ・マル
チプレクサ・レジスタの適切なＩＮＳＥＬフィールドが
以下のコードの１つによってセットされる。

【０２３５】

【表３６】

【０２３６】割込みマルチプレクサ制御レジスタは、以
下の表７−２に示されている値にリセットされる。ＣＰ
Ｕは、システムリセット後、これらの値に上書きする。

【０２３７】

【表３７】

【０２３８】マルチプレクサ・レジスタに加え、割込み
セレクタはさらに、外部ピンから駆動される４つの外部
ピンの極性を選択するためのレジスタをも含む。通常
は、外部割込み４〜７は、それらそれぞれのピン上のロ
ウからハイへの遷移によって通知される。外部割込み極
性レジスタ（ＥＸＩＮＴＰ）内のビットをセットするこ
とにより、遷移の検出は（通知条件としてＥＸＴ ＩＮ
Ｔ４〜７上のハイからロウへの遷移を選択し）反転され
得る。ＥＸＩＮＴＰレジスタは、図７−２に示されてお
り、また図７−１の一部である。極性インバータはメガ
モジュール内にあるので、エッジ検出論理もまた含まれ
る。外部割込みは、ＥＭＩＦおよびＨＰＩ ＨＩＵ内の
同期装置ブロックによって内部クロック領域に同期させ
られる。

【０２３９】ＤＳＰ ＰＬＬブロックは、外部発振器が
ＰＬＬ基準周波数を駆動し得るようにする。ＰＬＬは、
直接その周波数にロックされる（１Ｘモード）か、入力
周波数の４倍のクロック基準を駆動する（４Ｘモー
ド）。選択されるモードは、外部部品の可用性，ＰＣＢ
雑音，ＥＭＩ要求および他のシステム問題を含むさまざ
まな要因によって決定される。１Ｘモードにおいては、
最大入力クロック周波数は２００ＭＨｚであり、４Ｘモ
ードにおけるそれは５０ＭＨｚである。

【０２４０】ＰＬＬ周波数範囲の入力はスタティックと
考えられ、チップのリセットなしには変更されるべきで
はない。リセットの持続時間は、必要ならばＰＬＬをロ
ックするのに十分な時間を与える。ＰＬＬブロックはま
た、ｘ１対ｘ４の動作モードを選択する入力をも含む。
次の表は、ＰＬＬブロックの動作を定める。

【０２４１】

【表３８】

【０２４２】周波数選択のほかに、ＰＬＬブロックはい
くつかの他の入力を必要とする。ＰＬＬからの供給は、
それがチップの他の部分へ駆動するクロック出力内のジ
ッタを減少させるために、ＥＭＩ雑音を受けない状態に
保たれなければならない。この機能を実現するために、
別個の隔離されたＶＤＤピンがＰＬＬのために備えられ
る。ＧＮＤ入力は、内部的に装置の他のＧＮＤピンに連
結されている。また、ＰＬＬは特殊なフィルタ・ピンを
必要とし、それに外部ループフィルタ成分（Ｒ−Ｃフィ
ルタ）が接続される。図８−１には、ＰＬＬブロックの
ブロック図が示されている。

【０２４３】メガモジュールＰＬＬブロックは、ＣＰＵ
用のクロックと、Ｌ１およびＬ２キャッシュと、ＸＤＭ
Ａと、ＴＣおよびＨＩＵを合わせたものと、メガモジュ
ール内の他のさまざまな機構（割込みセレクタ、グルー
論理など）とを備えている。さらに、オンチップ周辺イ
ンタフェースのいくつかは、内部ＣＰＵクロックから導
かれるクロックを供給されなければならない。これらの
モジュールは、以下のものを含む。

【０２４４】

【表３９】

【０２４５】ＣＰＵクロック／２（ＣＬＫＯＵＴ２）
は、上述のインタフェースをクロックするためにメガモ
ジュール境界に供給されなければならない。タイマ以外
の全ての場合において、同期段は、内部ＣＰＵクロック
（ＣＬＫＯＵＴ１としても公知）と関連するモジュール
用のＨＩＵインタフェース内に備えられたＣＬＫＯＵＴ
２との間に存在する。しかし、タイマの場合において
は、ＣＦＧ ＢＵＳインタフェースのみが備えられ、こ
れは同期装置を備えていてもいなくてもよい。

【０２４６】メガモジュールは、周辺インタフェーシン
グのためにメガモジュール境界にＣＬＫＯＵＴ２を供給
するほかに、ＣＰＵクロック（ＣＬＫＯＵＴ１）自体を
も供給しなければならない。

【０２４７】ＤＳＰシステム内には、ＣＬＫＯＵＴ１お
よびＣＬＫＯＵＴ２の領域を越えた所に、いくつかの他
のクロック領域が存在する。ＥＭＩＦ，ＨＰＩおよびＭ
ＣＳＰ（２つのＭｃＢＳＰ）インタフェースは、恐らく
は異なるクロック領域において、全て互いに無関係に動
作する。ＥＭＩＦモジュールは、関連するＨＩＵブロッ
クに備えられたＣＬＫＯＵＴ１領域に同期して、ＥＣＬ
ＫＩＮ領域においてのみ動作する。ＨＰＩは、モジュー
ル自身から供給されるＣＬＫＯＵＴ２へ同期して、装置
ピンにおいて同期して動作する。ＣＬＫＯＵＴ２領域は
また、ＨＰＩのＨＩＵインタフェースのためにも用いら
れ、これは次にＣＬＫＯＵＴ１領域に同期する。同様に
して、ＭｃＢＳＰモジュールは、ピンとＨＩＵインタフ
ェースとの間に同期論理を含む。これらのピンは、メガ
モジュールに同期して動作する。各ＭｃＢＳＰは、モジ
ュール自身の中のＣＬＫＯＵＴ２領域に同期する。ＭＣ
ＳＰ用のＨＩＵインタフェースはＣＬＫＯＵＴ２の速度
で動作し、これは次にＣＬＫＯＵＴ１領域に同期する。
タイマモジュールは類似した同期ブロックを含み、これ
らは外部（ピン）領域をＣＬＫＯＵＴ２領域に同期さ
せ、これはＣＬＫＯＵＴ１領域に同期させられても同期
させられなくてもよい。

【０２４８】エミュレーションは、追加のクロック領域
すなわちＴＣＬＫまたはＪＴＡＧテスト・クロックを装
置に導入する。ＴＣＬＫ領域は、エミュレーション・ブ
ロック（ｅｍｕ）内にあり、ＡＴＰＧテストブロックは
ＤＳＰ ＣＰＵコア内にある。

【０２４９】ＤＳＰは、ＡＴＰＧによるテストをサポー
トする。この論理は、ＤＳＰメガモジュール外のＡＳＩ
Ｃバックプレーン内にある。一般に、ＡＴＰＧモジュー
ルは、ＴＣＬＫ速度で動作する。しかし、（速度におけ
る）遅延故障テストがＤＳＰ内に含まれるべきであれ
ば、それはまたＣＬＫＯＵＴ１領域を含み得る。

【０２５０】遅延故障テストにかかわらず、ＡＴＰＧテ
ストブロックは、ｓｃａｎ ｅｎの表明により装置をテ
スト用のＡＴＰＧモードにする手段を提供する。このモ
ード（ｓｃａｎ ｅｎ＝１）においては、全ての走査可
能なフロップのＤ入力は多重化されて、ｓｃａｎ ｉｎ
入力に送られ、ＰＬＬブロック（ｐｌｌｔｏｐ）のＣＬ
ＫＯＵＴ１出力は、ＰＬＬ出力からではなく装置のＴＣ
ＬＫ入力から駆動される。適正な動作を保証するために
は、ＡＴＰＧテスト論理が装置の走査を試みる前に複数
サイクルの間ｓｃａｎ ｅｎのアクティブ（ハイ）を表
明しかつ保持することが必要であり得る。これを実施す
ることにより、各モジュールは、多数のクロック領域に
おける動作をしないようにされる。

【０２５１】ＤＳＰは、走査クロックスキームとは対照
的に、走査入力／出力／イネーブル・アーキテクチャに
依存する。要するに、これは、走査可能な各モジュール
が走査入力，出力および走査イネーブル信号を含むこと
を意味するが、それはＴＣＬＫ領域において動作する必
要はない。このアーキテクチャは、装置の周囲で追加の
クロックが動作する必要をなくすので、複雑性，フロア
プランニングおよび電力管理に関し利点を有する。この
走査方法をサポートするために、ＤＳＰ内のレジスタ
は、図８−２に示されている機能構造を有する。

【０２５２】図８−３は、さまざまなＤＳＰを示す。図
９において、示されている各クロックは、以下に指定さ
れている最大周波数で動作する。

【０２５３】

【表４０】

【０２５４】多数のクロック領域が存在するので、多数
のインタフェースは、２つまたはそれ以上のクロック領
域間で移動する同期段（フロップ）を必要とする。周辺
装置はすでにそのような同期装置を十分に含み、また
は、それらの同期装置は周辺装置の関連するＨＩＵ構造
において例示されている。次の表は、ＤＳＰにおいて重
要なクロックの位相関係を定める。

【０２５５】

【表４１】

【０２５６】パワーダウンモードを理解するためには、
まずＤＳＰのために採用されたクロッキング戦略を理解
する必要がある。モデルは、メガモジュール内に２つの
クロック領域を含む。これらは、以下のものである。 ・ ＣＰＵ ・ Ｌ１およびＬ２ＴＣ＋ＨＩＵ＋ＴＲ＋ＸＤＭＡ＋
周辺装置

【０２５７】周辺クロック領域は、各ＨＩＵがそれ自身
の領域内において動作でき、したがって、関連するＨＩ
Ｕの半分がこの領域内において動作し得る点で、やや複
雑になっている。この分解は、ＴＣおよび／またはＸＤ
ＭＡおよび周辺装置を用いて有用な動作が行われている
間に、ＣＰＵがシャットダウンされることを考慮に入れ
ている。

【０２５８】ＤＳＰは、パワーダウンの３つのモードを
有する。シャットダウンモードは、ＣＰＵのクロッキン
グを停止させたのち、Ｌ１／Ｌ２およびＴＣ／ＨＩＵと
周辺装置とを次第に停止させる。パワーダウン状態は、
ＣＳＲレジスタへのＣＰＵ書込みにより入られる。図１
０には、ＣＡＳレジスタのパワーダウンファイルが示さ
れている。ＣＳＲのビット１４：１０は、ひとまとめに
してＰＷＲＤフィールドと呼ばれる。

【０２５９】パワーダウン状態１は、ＣＳＲのビット１
３，１４によって制御される、マスクされたまたはマス
クされない割込みにより脱出される。パワーダウン状態
２，３は、システムリセットによってのみ中止される。

【０２６０】

【表４２】

【０２６１】パワーダウン回路はまた、装置がパワーダ
ウン状態にあることを外部論理に知らせるために、／Ｐ
Ｄを表明する。この信号は、パワーダウンモード２，３
において表明される。図１１には、パワーダウン論理の
ブロック図が示されている。

【０２６２】パワーダウンモード２，３は、内部ソース
からのＥＭＩＦのクロッキングをディスエーブルする。
ＥＭＩＦが外部からクロックされていれば、それはクロ
ックし続ける。ＥＭＩＦに関するＴＣ要求は行われない
が、リフレッシュサイクルは行われ続け得る。

【０２６３】ＤＳＰは、アクティブ・ロウ／ＲＥＳＥＴ
入力の表明によりリセットされる。装置は、リセット状
態にある間に初期化される。全ての３状態出力は、高イ
ンピーダンス状態に置かれる。全ての他の出力は、それ
らのイナクティブ・レベルに駆動される。Ｌ２動作状
態，割込み選択論理およびＸＤＭＡ制御装置は、それら
のデフォルト状態にセットされる。／ＲＥＳＥＴ中に
は、いくつかの装置構成オプションがセットされなけれ
ばならない。これらには、以下のものが含まれる。 ・ １Ｘ対４Ｘ ＰＬＬ動作モード ・ アドレス０ｘ００００００００からの、ブートロ
ード対コード実行 ・ ＲＯＭに基づくブートをサポートするためのＥＭ
ＩＦバス幅 ・ 装置のエンディアン 以下の節では、これらのオプションを説明する。

【０２６４】／ＲＥＳＥＴ入力は、入力クロック（ＣＬ
ＫＩＮ）およびＤＳＰ出力クロック（ＣＬＫＯＵＴ２）
の双方によりサンプリングされる。／ＲＥＳＥＴは、最
小期間の間ロウに留まらなければならない。ＰＬＬが再
ロードされる必要があれば、この時間はかなり長い（マ
イクロ秒単位で）。ＥＭＩＦモジュールは、ＳＤＲＡＭ
のタイミング要求を満たすために、少なくとも２００μ
ｓの間アクティブであるリセット入力を要求する。この
要求を最も簡単に満たすためには、／ＲＥＳＥＴ入力が
ロウである時間も最小２００μｓが要求される。

【０２６５】／ＲＥＳＥＴ中においては、いくつかの装
置構成入力が装置にラッチされ、これはその動作モード
をセットする。以下の節では、必要とされる構成入力を
略述する。

【０２６６】ＰＬＬのために必要とされる全ての構成入
力は、（／ＲＥＳＥＴがロウである）リセット中にセッ
トアップされなければならない。活動的な動作中のリセ
ットとパワーアップからのコールドスタートとにおける
条件は異なるので、リセット中に一般のピンをラッチし
てＰＬＬモードにセットする方法は複雑である。例え
ば、活動的な動作中においては、リセットは／ＲＥＳＥ
Ｔにおける負になるエッジを保証し得るが、最初のパワ
ーアップ中においてはこれは保証され得ない。提案され
る解決法は専用のＰＬＬ構成入力を備えることであり、
これらはＰＬＬ動作モードを決定する。これらの入力は
動作中は静的である。変化させられるとすれば、ＰＬＬ
がロックされかつ正しく機能することを保証するのに十
分な長さの時間の間、装置はリセット状態に保たれなけ
ればならない。

【０２６７】ブート・ロードおよびエンディアン構成入
力は、／ＲＥＳＥＴの立上りエッジにおいてサンプリン
グされる。通常は、これは、リセットがハイとしてサン
プリングされる前に、メガモジュール・クロックエッジ
において装置構成入力をサンプリングすることによって
行われる。以下の構成入力は、メガモジュール境界にお
いて供給される。

【０２６８】

【表４３】

【０２６９】オンチップＰＬＬ周波数乗算器は装置リセ
ット中に構成される。この乗算器は、２つのモードの一
方においてＣＬＫＸ４入力により制御される４倍または
Ｉ倍の乗算器として動作し得る。ＣＬＫＸ４入力は、以
下に示すように、ＰＬＬ ＣＬＫＭＯＤＥ入力にマップ
される。ＣＬＫＸ４はスタティック入力であり、／ＲＥ
ＳＥＴの立上りエッジによってサンプリングされる必要
がないことに注意すべきである。

【０２７０】

【表４４】

【０２７１】ＤＳＰは、２つの方法の一方によってブー
トされる。しかし、双方のモードにおいて、Ｌ２は適正
な動作を保証するための調節機構である。装置リセット
は、／ＲＥＳＥＴの立上りエッジにおいて、ＨＤ［４：
３］に関するブート・モード機能をラッチする。ブート
・モードにかかわらず、ＣＰＵはリセットから脱出し、
Ｌ２のベース（これは、全てのＳＲＡＭのモード０００
にリセットされている）であるアドレス０ｘ０００００
０００からのプログラムフェッチを試みる。このアクセ
スは、常に、Ｌ１Ｉを省略してＬ２に送られる。Ｌ２
は、直ちに通常のＬ１Ｉ−Ｌ２インタフェースを経てＬ
２を機能停止させたのち、ブート・モードに依存して要
求にサービスする。

【０２７２】ＨＤ［４：３］＝００ならば、ブートロー
ディングが行われる。この場合には、ＨＰＩがコードを
アドレス０ｘ００００００００（ＣＰＵ ＰＣがリセッ
トされる先のＬ２ ＳＲＡＭのベース）に置いたと仮定
される。このモードでは、Ｌ２は、ＨＰＩ ＨＩＵモジ
ュールからのＤＳＰ ＩＮＴの表明を待ち、Ｌ１Ｉ要求
へのサービスを進める。ＤＳＰ ＩＮＴが表明されたと
き、Ｌ２は最初のＬ１Ｉライン（０ｘ００００００００
の要求アドレスに２つのフェッチ・パケット）をＬ１Ｉ
に供給し、これは通常のＬ１Ｉ機構によってＣＰＵを機
能停止させる。

【０２７３】リセットでラッチされたＨＤ［４：３］の
他の値は、ブートローディングが行われるべきことを示
す。この場合には、ＣＰＵは、再び、Ｌ１Ｉを省略して
Ｌ２に送られる要求０ｘ００００００００へのジャンプ
を試みる。Ｌ２は、再び、この要求を機能停止させると
ともに、ブート・モード入力を評価するときに、ブート
ローディングが行われなければならないことを決定す
る。この要求にサービスするために、Ｌ２制御装置は、
１キロバイトのデータをＥＭＩＦ／ＣＥ１のベース（０
ｘ９０００００００）空間から０ｘ００００００００に
移動させるための転送要求をＩ／Ｏサブシステムに出
す。この転送が完了したとき、Ｌ２制御装置は、通常の
Ｌ１Ｉ−Ｌ２インタフェース・プロトコルにより最初の
Ｌ１ＩラインをＬ１Ｉに供給することによってＬ１Ｉ要
求にサービスする。これは、通常のＬ１Ｉ−ＣＰＵイン
タフェースによりＣＰＵの機能停止を解除する。ブート
・コードは追加の転送を指定して、アプリケーションお
よび／またはブート・コードの残りを移動させ、ＥＭＩ
Ｆ制御レジスタをセットアップし、要求されたようにＬ
２内のキャッシュ・モードをイネーブルする。両ブート
・モードにおいて、ＤＳＰは停止解除された状態にリセ
ットされ、ＣＰＵ境界ｒｄｙＮストローブの１つ、特に
Ｌ１Ｉが用いる１つの表明により保持されなければなら
ないように仮定されていることに注意すべきである。こ
のようにして、装置に対してサービスするブート・モー
ドは、通常のＬ１Ｉミスと同じ機構を用い、また、ブー
ト・モード入力およびＤＳＰ ＩＮＴ信号の双方をモニ
タしなければならないＬ２においては、リセットの複雑
性のみが追加される。ＤＳＰ ＩＮＴは簡単にモニタさ
れ、それがＣＰＵに通知されるのを防止するためにＤＳ
Ｐ ＩＮＴを遮る必要はない。ＣＰＵは、全ての割込み
がディスエーブルされてリセットされるので、ブートに
おける「誤り」のＤＳＰ ＩＮＴは無視される。

【０２７４】前述のブートローディング機構をサポート
するために、ＥＭＩＦは、制御レジスタへのアクセスな
しに／ＣＥ１のバス幅をセットする手段をサポートす
る。そのわけは、そのようなアクセスを行うためのコー
ドがまだロードされていないからである。そのバス幅
は、ＨＰＩ ＨＤ［４：３］ピンからラッチされ、ブー
トロード・モードにかかわらずリセットに続いてセット
される。ユーザは、リセットに続いて／ＣＥ１のために
セットアップされたバス・サイズを上書きし得る。次の
表は、この動作を定める。

【０２７５】

【表４５】

【０２７６】メガモジュールのＬＥＮＤＩＡＮ信号は、
装置におけるエンディアン・モードをセットする。ＬＥ
ＮＤＩＡＮは、リセットの立上りエッジにおいてＨＰＩ
ＨＤ［８］入力からサンプリングされ、装置にラッチ
される。したがって、エンディアン・モードは、装置リ
セット中においてのみ変更され得る。ＬＥＮＤＩＡＮが
１にセットされれば、装置はリトルエンディアン・モー
ドで動作する。０にセットされれば、ビッグエンディア
ン・モードが選択される。

【０２７７】ＥＭＩＦは、ＳＤＲＡＭ，ＳＢＳＲＡＭお
よび非同期メモリをサポートする。それは、４つまでの
ＣＥ空間において、ｘ８，ｘ１６およびｘ３２装置をサ
ポートする。それは、ビッグおよびリトルエンディアン
・フォーマットの双方による読取りおよび書込みを処理
する。ＥＭＩＦは、直線的増加，直線的減少および固定
の３つの異なるアドレッシング・モードをサポートす
る。モジュールの現在選択されている最大クロック周波
数は、１２５ＭＨｚである。ＥＭＩＦの追加の特徴は、
新しいレジスタによりまた現存のレジスタのリザーブさ
れたフィールドによりアクセスされる。

【０２７８】改善されたパフォーマンスおよび柔軟性を
提供するために、多くのＳＤＲＡＭパラメータがプログ
ラム可能である。ＳＤＲＡＭは、多分ＰＣ１００／ＰＣ
１２５コンプライアントであるＤＳＰと共用されるが、
ＥＭＩＦは低パフォーマンスのＳＤＲＡＭをも含み得
る。ＥＭＩＦは、可能なときはｒａｓおよびｃａｓオー
バヘッドを隠しつつ、ＳＤＲＡＭの内部的にバンク化さ
れた構造を利用する。

【０２７９】ＳＢＳＲＡＭは、もっぱらＥＭＩＦクロッ
ク周波数（１２５ＭＨｚ）で動作する。エミュレーショ
ンをサポートするために、特別なことは行われていな
い。ブレークポイントが生じたときは、ＥＭＩＦは、Ｈ
ＩＵインタフェースを介してＴＣ／ＸＤＭＡに応答し続
ける。ＳＤＲＡＭのリフレッシュは継続される。

【０２８０】少なくとも１ワードの長さの外部メモリへ
／からの全ての転送は、ワード・アラインされなければ
ならない（ソース，宛先およびサイズ）。１ワード未満
の書込み転送は、バイトイネーブルの使用を必要とす
る。３バイトの転送はサポートされない。２バイトの転
送は、ハーフワード・アラインメントを必要とする（Ｅ
ＭＩＦハーフワード１へ／からのＨＩＵハーフワード１
またはＥＭＩＦハーフワード０へ／からのＨＩＵハーフ
ワード０）。単一バイトの転送は、バイトアラインされ
なければならない（ＥＭＩＦバイト３へ／からのＨＩＵ
バイト３またはＥＭＩＦバイト２へ／からのＨＩＵバイ
ト２またはＥＭＩＦバイト１へ／からのＨＩＵバイト１
またはＥＭＩＦバイト０へ／からのＨＩＵバイト０）。

【０２８１】直線的減少アドレス・モードは、１ワード
より大きいものの転送を必要とする。減少は、バイトま
たはハーフワードに基づいてではなくワード境界におい
て行われる。固定アドレス・モードもまた、１ワードを
超える転送を必要とする。アドレスはワード境界におい
て「固定」され、バイト幅のＳＤＲＡＭへの固定書込み
は、バイト・アドレスＮ，Ｎ＋１，Ｎ＋２，Ｎ＋３，
Ｎ，Ｎ＋１などに至る。１６ビット幅のＳＤＲＡＭへの
固定書込みは、バイト・アドレスＮ，Ｎ＋２，Ｎ，Ｎ＋
２などに至る。３２ビット幅のＳＤＲＡＭ構成への固定
書込みは、バイト・アドレスＮ，Ｎ，Ｎなどに至る。

【０２８２】ＥＭＩＦは、２次元（ブロック）アドレッ
シングを行わない。ＴＣ／ＸＤＭＡは、２Ｄ能力を提供
するために、ＥＭＩＦから外部的に転送を順序づけなけ
ればならない。ＥＭＩＦは、単一転送内のＳＤＲＡＭペ
ージ交差をサポートしない。転送がページを越えるであ
ろうことをＴＣ／ＸＤＭＡが検出すれば、それは、その
転送を２つの部分に分割し、それぞれのためにＥＭＩＦ
へ別個の要求を行う。ＥＭＩＦは、そのリセットが２０
０μｓを超えることを仮定する。それは、２００μｓの
パワーアップ要求がＳＤＲＡＭのために満たされること
を保証するカウンタをもたない。パワーダウン・モード
は、ＳＤＲＡＭまたはいかなる他の装置のためにもサポ
ートされない。図１２−１は、ＥＭＩＦの入力および出
力を示す。

【０２８３】

【表４６】

【０２８４】ＥＣＬＫＩＮは、ここでは、ＥＭＩＦ Ｈ
ＩＵ ＣＬＯＣＫとも呼ばれる。ＬＥＮＤＩＡＮおよび
ＣＥ１ ＷＩＤＴＨはリセット中に固定される。ＦＡＳ
Ｔ ＢＯＯＴおよびｓｃａｎはテストのために供給され
る。／ＣＬＫ２ＥＮは、いったん初期化され、その後そ
のままにしておかれる。

【０２８５】

【表４７】

【０２８６】ＥＭＩＦ−ＨＩＵインタフェースは、ＥＭ
ＩＦによるデータ転送のためのものである。

【０２８７】

【表４８】

【０２８８】ＣＦＧ ＢＵＳは、ＥＭＩＦレジスタの読
取りおよび書込み用のものである。

【０２８９】

【表４９】

【０２９０】ＳＤＩＮＴは、ＥＭＩＦ ＳＤＲＡＭリフ
レッシュ制御レジスタにおいてカウンタがゼロに達する
毎に８ＥＣＬＫＩＮ周期の間だけハイにパルスされる。

【０２９１】

【表５０】

【０２９２】外部装置上のアドレス・ピン０は、常に、
ＥＡ［２］に接続される。ＥＭＩＦは、８ビット幅，１
６ビット幅および３２ビット幅の装置が必要とするよう
に、アドレスを内部的にシフトする。

【０２９３】

【表５１】

【０２９４】

【表５２】

【０２９５】

【表５３】

【０２９６】ピンを節約するために、ＥＭＩＦ出力のい
くらかは互いに多重化される。これらは、／ＡＲＥ＋／
ＳＳＡＤＳ＋／ＳＤＣＡＳ，／ＡＯＥ＋／ＳＳＯＥ＋／
ＳＤＲＡＳおよび／ＡＷＥ＋／ＳＳＷＥ＋／ＳＤＷＥで
ある。

【０２９７】

【表５４】

【０２９８】ＥＭＩＦグローバル制御レジスタは、図１
２−２に示されており、全てのＣＥ空間に共通なパラメ
ータを構成する。

【０２９９】

【表５５】

【０３００】ＣＬＫ２ＥＮフィールドは、反転されてＥ
ＭＩＦモジュールから追放され、ＤＳＰコアにおいてＣ
ＬＫＯＵＴ２を制御する。図１２−３には、４つのＣＥ
空間制御レジスタが示されており、これらは、ＥＭＩＦ
によってサポートされる４つのＣＥメモリ空間に対応す
る。ＳＣレジスタの機能性は、ＴＭＳ３２０Ｃ６２０１
周辺装置リファレンスガイドに説明されている。しか
し、ＴＡフィールドはこのガイドには説明されていな
い。ＴＡは、ターンアラウンドの省略形であり、１つの
装置からもう１つの装置にスイッチするために要する時
間のことである。出力ドライバは停止するのに有限の時
間量を要し、ＴＡフィールドは、何か他のものがＥＤバ
スをデータにより駆動し得るようになる前に、非同期イ
ンタフェース読取りに続いて経過しなければならない数
のクロック・サイクルを含む。／ＡＯＥ信号は、読取り
ホールド期間の完了までアクティブに留まるので、ＴＡ
フィールドは、装置を非選択にした後にバスの競合を最
小化するために必要である。同じ装置が連続的にアクセ
スされるとき、ＴＡ遅延は生じないことに注意すべきで
ある。読取りホールドおよび書込みホールド・フィール
ドは、１ビットだけ増加させられている。ＭＴＹＰＥフ
ィールドもまた１ビットだけ拡張されており、その新し
い定義は表１２−４に示されている。

【０３０１】

【表５６】

【０３０２】ＥＭＩＦは、ビッグおよびリトル・エンデ
ィアン装置の双方の読取りおよび書込みを含むｘ８，ｘ
１６およびｘ３２のバス幅をサポートする。その結果、
「ＲＯＭ」と「非同期インタフェース」との区別をする
必要はない。ＭＴＹＰＥが（なんらかの幅の）ＳＤＲＡ
ＭまたはＳＢＳＲＡＭを指示すれば、レジスタの残りの
フィールドは効果をもたない。図１２−４には、ＳＤＲ
ＡＭ制御レジスタが示されており、それは、ＳＤＲＡＭ
メモリタイプを含む全てのＣＥ空間をセットする。この
レジスタの機能性は、ＴＭＳ３２０Ｃ６２０１周辺装置
リファレンスガイドに説明されている。１つの追加の問
題は、ＥＭＩＦがＩＮＩＴフィールドを、それがＳＤＲ
ＡＭの初期化を行った後に、自動的にゼロにクリアする
ことである。ＲＥＳＥＴがイナクティブになったとき
は、どのＣＥ空間もＳＤＲＡＭとして構成されないの
で、ＩＮＩＴフィールドは速やかに１から０に変化す
る。ＣＰＵは、全てのＣＥ空間制御レジスタを初期化
し、かつ、ＳＤＲＡＭ拡張レジスタをそれがＩＮＩＴビ
ットを１へセットし返す前に初期化すべきである。ＳＤ
ＷＴＨフィールドは、次の表１２−５に示されているよ
うに、ＳＤＲＡＭ内のバンクの数，行アドレスのサイズ
および列アドレスのサイズを定めるように変更されてい
る。

【０３０３】

【表５７】

【０３０４】ハードウェアのリセットの後のデフォルト
ＳＤＲＡＭタイプは、２バンク，１１行アドレスピン，
９列アドレスピンの装置であるものと仮定する（代表的
な２Ｍｘ８部分は、この記述に適合する）。ＳＤＷＴＨ
は、与えられたＣＥ空間用のデータバス幅を決定しな
い。むしろ、それは、バス上に置かれるＳＤＲＡＭのサ
イズを決定する。与えられたＣＥ空間用のデータバス幅
は、ＣＥ制御レジスタにおけるＭＴＹＰＥフィールドに
より決定される。図１２−５に示されているＳＤＲＡＭ
リフレッシュ周期レジスタは、ＥＭＩＦクロック・サイ
クル（ＣＬＫＯＵＴ２サイクルではない）によりリフレ
ッシュ周期を制御する。このレジスタの機能性は、ＴＭ
Ｓ３２０Ｃ６２０１周辺装置リファレンスガイドに説明
されている。ＣＯＵＮＴＥＲフィールドおよびＰＥＲＩ
ＯＤフィールド用の初期値は、増加させられている。０
ｘ５ＤＣは、１５００クロック・サイクルに等しい。１
０ｎｓのＥＭＩＦサイクル時間の場合は、リフレッシュ
動作の間に１５μｓの時間がある。ＳＤＲＡＭは、一般
に、１５．６２５μｓ毎リフレッシュを必要とする。

【０３０５】特別リフレッシュ・フィールドは、カウン
タがゼロに達したときに行われるリフレッシュの数を制
御する（「００」なら１、「０１」なら２、「１０」な
ら３、「１１」なら４）。例を挙げると、リフレッシュ
を行うためには全てのバンクが非活動化されなければな
らないので、２つのリフレッシュを半分の頻度で行うこ
とが所望される。全てのリフレッシュ要求は高い優先順
位のものと考えられる。リフレッシュすべきときには、
そのリフレッシュは直ちに行われる（しかし、進行中の
転送は完了することが許される）。全てのバンクは、リ
フレッシュ指令が出される前に非活動化されなければな
らない。リフレッシュ指令が完了したときに、バンク
は、リフレッシュ前のそれらの状態へ復元されない。図
１２−６に示されているＳＤＲＡＭ拡張レジスタは、Ｃ
６２０１上には存在しない。その目的は、ＤＳＰがさま
ざまなＳＤＲＡＭとインタフェースし得るようにするこ
とである。あるタイミング・パラメータのプログラムさ
れた値は、他のパラメータに適合することを保証し得
る。また、タイミング・パラメータの部分集合（例え
ば、ＴＣＬ）は他のパラメータのあるものを十分駆動す
ることができ、これはＳＤＲＡＭ拡張レジスタに冗長性
があることを意味する。

【０３０６】

【表５８】

【０３０７】

【表５９】

【０３０８】ＣＦＧ ＢＵＳはＥＭＩＦの制御レジスタ
へのアクセスをＣＰＵに提供する。それはデータ転送を
意図したものではない。ＥＭＩＦ−ＨＩＵインタフェー
スはデータ転送を取扱う。ＣＦＧ ＢＵＳとＥＭＩＦ−
ＨＩＵインタフェースとは、無関係にかつ同時に動作す
る。ＣＦＧ ＢＵＳの読取りおよび書込みはＣＦＧ ＢＵ
Ｓ ＭＯＤ ＳＥＬ信号の遷移により開始される。ハー
ドウェアのリセットにおいては、ＭＯＤ ＳＥＬ信号が
０に初期化される。ハイまたはロウへのその後の遷移
は、転送が要求されていることを表示する。

【０３０９】図１２−７および図１２−８はそれぞれ、
負および正のＣＦＧ ＢＵＳ ＭＯＤ ＳＥＬによるＣ
ＦＧ ＢＵＳ読取り用のタイミングを示す。要求モジュ
ール（ＨＩＵ）における同期遅延により、ＣＦＧ ＢＵ
Ｓ ＡＤＤおよびＣＦＧ ＢＵＳ ＲＮＷ信号は、ＣＦ
Ｇ ＢＵＳ ＭＯＤ ＳＥＬ信号の遷移前のある数のク
ロックの間安定している。ＣＦＧ ＢＵＳ ＭＯＤ Ａ
ＣＫは、ＣＦＧ ＢＵＳ ＲＥＡＤ ＤＡＴＡが有効に
なるサイクルにおいて遷移すべきである。

【０３１０】図１２−９および図１２−１０はそれぞ
れ、負および正のＣＦＧ ＢＵＳ ＭＯＤ ＳＥＬによ
るＣＦＥ ＢＵＳ書込み用のタイミングを示す。要求モ
ジュール（ＨＩＵ）における同期遅延により、ＣＦＧ
ＢＵＳ ＷＲ ＤＡＴＡ，ＣＦＧ ＢＵＳ ＡＤＤおよび
ＣＦＧ ＢＵＳ ＲＮＷ信号は、ＣＦＧ ＢＵＳ ＭＯ
Ｄ ＳＥＬ信号の遷移前のある数のクロックの間安定し
ている。

【０３１１】ＣＦＧ ＢＵＳ ＭＯＤ ＡＣＫは、ＣＦ
Ｇ ＢＵＳ ＷＲ ＤＡＴＡがＥＭＩＦ内に登録される
サイクルにおいて遷移すべきである。図１２−１および
次の表１２−８には、ＥＭＩＦ ＡＩＵインタフェース
が示されている。

【０３１２】

【表６０】

【０３１３】ＴＣは、ＤＳＰの全体における優先順位付
与およびルーティング・データを管理する。ＥＭＩＦ
は、ＨＩＵ（ＨＵＢインタフェース・ユニット）モジュ
ールを経てＴＣとＥＭＩＦクロック速度でインタフェー
スする。ＴＣとＥＭＩＦとの間のデータの全ての同期
は、もっぱらＨＩＵ内において行われる。

【０３１４】ＥＭＩＦ−ＨＩＵインタフェースはデータ
転送のためのみのものであることに注意すべきである。
ＥＭＩＦ制御レジスタはＣＦＧ ＢＵＳを経てアクセス
される。ＥＭＩＦ−ＨＩＵインタフェースおよびＣＦＧ
ＢＵＳは、無関係にかつ同時に動作する。

【０３１５】図１２−１１は、代表的なＥＭＩＦ−ＨＩ
Ｕトランザクションを示す。この図は、ＥＭＩＦ−ＨＩ
Ｕトランザクション用のプロトコルを示している。ＨＩ
Ｕは、トランザクションを開始するために、ＨＩＵ Ｅ
ＭＩＦ ＲＤ／ＨＩＵ ＥＭＩＦ ＷＲ，ＨＩＵ ＥＭ
ＩＦ ＡＤＤＲ，ＨＩＵ ＥＭＩＦ ＳＩＺＥ，ＨＩＵ
ＥＭＩＦ ＷＳ，ＨＩＵ ＥＭＩＦ ＷＲ ＤＡＴＡ
（書込み用），ＨＩＵ ＥＭＩＦ ＦＩＸ ＡＤＤＲおよ
びＨＩＵ ＥＭＩＦ ＤＥＣ ＡＤＤＲを含む全ての関
係のある信号が有効であることを意味するＨＩＵ ＥＭ
ＩＦ ＣＭＤ ＶＡＬＩＤを表明する。ＥＭＩＦは、ＥＭ
ＩＦ ＨＩＵ ＣＭＤ ＡＣＫ信号を表明し、それが指
令を受理したことを表示する。最も早期にこのＡＣＫが
表明され得るのは、ＣＭＤ ＶＡＬＩＤの正の遷移に続
くサイクルにおいてである（ＡＣＫは、図１２−１１の
サイクル３において生じ得る）。同じサイクル（サイク
ル２）は、ＨＩＵ ＥＭＩＦ ＣＭＤ ＶＡＬＩＤ入力
がＥＭＩＦ内に登録されるので不可能である。ＨＩＵか
らの入力は、ＡＣＫサイクルに続くサイクルにおいて無
効になる。

【０３１６】ＥＭＩＦは、ＨＩＵ ＥＭＩＦ ＡＤＤＲ
［３０：２８］を調べ、どのＣＥ空間がアドレッシング
されつつあるかを決定する（０００＝＞ＣＥ０，００１
＝＞ＣＥ１，０１０＝＞ＣＥ２、０１１＝＞ＣＥ３）。
ＨＩＵ ＥＭＩＦ ＡＤＤＲ［２９：２８］は、ＣＥ空
間を識別するためには十分であるが、将来の装置におけ
るＣＥ空間の数の増加を容易ならしめるために、（タイ
ミングの困難はないものと仮定して）３ビットの全てを
チェックすべきである。ＨＩＵは、いったん要求を出す
と、それはその要求を変更または削除しない。

【０３１７】読取りトランザクションにおいては、ＥＭ
ＩＦは、それがＥＭＩＦ ＨＩＵ ＲＤ ＤＡＴＡバス上
のＨＩＵにデータを供給する各サイクルにおいて、ＥＭ
ＩＦ ＨＩＵ−ＲＤ ＤＡＴＡ ＶＡＬＩＤ信号を表明
する。データは、連続するサイクルにおいて有効であっ
てもよく、それらの間にギャップがあってもよい。ＥＭ
ＩＦの設計は、可能なときにはギャップを最小化するも
のであるべきである。全ての場合に、ＥＭＩＦは、後の
トランザクション用のデータを供給する前に、与えられ
たトランザクションを完全に処理しなければならない。
ＥＭＩＦは、返送されたデータがその指令に対するもの
であれば、ＡＵ ＨＩＵ ＣＭＤ ＡＣＫと同じサイク
ルにおいてＲＤ ＤＡＴＡ ＶＡＬＩＤを表明し得ない
ことに注意すべきである。ＥＭＩＦは、入力および出力
データ・レジスタの双方を含むので、これは定義により
不可能である。

【０３１８】書込みトランザクションにおいては、ＥＭ
ＩＦは、それがＨＩＵ ＥＭＩＦ−ＷＲ ＤＡＴＡ上の
書込みデータを受理しつつあることを表示するために、
ＥＭＩＦ ＨＩＵ ＷＲ ＤＡＴＡ ＡＣＫ信号を表明
する。ＡＣＱは、連続するサイクルにおいて発生しても
よく、それらの間にギャップがあってもよい。ＥＭＩＦ
の設計は、可能なときにはギャップを最小化するもので
あるべきである。ＥＭＩＦ ＨＩＵ ＷＲ ＤＡＴＡ
ＡＣＫは、ＥＭＩＦがＨＩＵから書込み指令を受理する
同じサイクルにおいてハイになり得る。

【０３１９】書込みトランザクションは、後の書込み指
令が受理可能になる前に転送からの全てのデータがＡＣ
Ｋされなければならないという制限を有する。この制限
はＨＩＵにおける制約による。図１２−１２は、ＥＭＩ
Ｆ−ＨＩＵ書込みトランザクションを示す。

【０３２０】ＨＩＵ ＥＭＩＦ ＷＳ信号は、ＨＩＵ
ＥＭＩＦ−ＷＤ ＳＩＺＥが１に等しいときに限り重要
である。そのときは、それらは、どのバイトが外部メモ
リに書き込まれるかを決定するために用いられる。有効
ストローブ値は、「１１１１」，「１１００」，「００
１１」，「１０００」，「０１００」，「００１０」お
よび「０００１」を含む。

【０３２１】ＲＥＳＥＴピン上の１は、ＥＭＩＦの初期
化を開始し、全てのメモリマップトレジスタをそれらの
デフォルト値にセットする。ＲＥＳＥＴは２００μｓよ
り長い間ハイに留まるものと仮定する。この条件が真で
ないことがわかれば、カウンタはＳＤＲＡＭ初期化要求
を確実に満たすことを要求される。

【０３２２】ＬＥＮＤＩＡＮ，ＣＥ１ ＷＩＤＴＨ
［１：０］およびＦＡＳＴ ＢＯＯＴはリセット中にＤ
ＳＰピンからラッチ解除される。ＥＭＩＦはこれらの入
力を登録する必要はない。そのわけは、それらはメガモ
ジュールのどこか他へ登録され、それらはリセットがイ
ナクティブである間は変化しないからである。ＣＥ１
ＷＩＤＴＨ［１：０］は、ＣＥ１空間幅をセットする
（１１＝＞３２ビット幅，１０＝＞１６ビット幅，０１
＝＞８ビット幅，００＝＞後にＨＰＩを初期化−３２ビ
ット幅へデフォルト）。ＦＡＳＴ ＢＯＯＴは、テスト
の目的のために供給される。ＦＡＳＴ ＢＯＯＴがハイ
ならば、ＣＥ１は装置のリセット中にＳＢＳＲＡＭとし
て構成される。ＦＡＳＴ ＢＯＯＴがロウならば、ＣＥ
１は非同期インタフェースとして構成される。デフォル
トＥＭＩＦレジスタ値が正しくなければ、それらはＨＰ
Ｉアクセスまたは通常のコード実行により変更されるべ
きである。ＥＭＩＦデータバス上に置かれた装置のパフ
ォーマンスは、レジスタ値が変更されなければ、かなり
最適とは言えないものとなる。

【０３２３】ＤＳＰ ＥＭＩＦは、８ビット幅，１６ビ
ット幅および３２ビット幅を有する装置における読取り
および書込みをサポートする。図１２−１３に示されて
いるように、ビッグおよびリトル・エンディアン・フォ
ーマットの双方がサポートされる。装置は、ＳＤＲＡ
Ｍ，ＳＢＳＲＡＭまたは非同期メモリであり得る。装置
のタイプは、同じＣＥ空間内においては混合され得ない
が、同じタイプの複数部分を用いてより大きい１つの部
分をエミュレートすることはできる。例えば、２つの２
Ｍｘ８ＳＤＲＡＭは、単一の２Ｍｘ１６ＳＤＲＡＭを形
成するように組み合わせ得る。ＣＥ空間内において複数
部分が用いられるときに、それらは、装置の広さを増加
させることはできるが、深さを増加させることはできな
い。深さの増加は、アドレス・デコーディング用の追加
のチップ・イネーブル論理または外部グルー論理を必要
とする。

【０３２４】Ｉ／Ｏタイミングを改善するためには、Ｉ
／Ｏパッドへ／からの全てのＥＭＩＦ信号が、モジュー
ルの外部にある１つのレジスタ段を経て進まなければな
らない。これらのレジスタはＥＭＩＦの設計を簡単化す
る。レジスタ・ルールに対する唯一の例外はＡＲＤＹで
ある。ＡＲＤＹはパッドとＥＭＩＦとの間にレジスタを
もたず、それにより、周辺装置のガイドの説明はなお正
確であり得る。

【０３２５】ＥＭＩＦ−ＨＩＵデータバスは３２ビット
幅に固定されるので、ＥＤ［３１：０］バスからのバイ
ト，ハーフワードおよびワードをワード量にパックする
論理がなければならない。図１２−１４は、この問題を
解決するために必要なデータ経路を示す。このデータ経
路は、ＥＭＩＦが３２ビット幅のＳＤＲＡＭ／ＳＢＳＲ
ＡＭへまたは１２０ｎｓ，８ビット幅のＥＰＲＯＭへイ
ンタフェースし得る広範囲のデータ速度を可能にする。
第２のレジスタ段におけるイネーブル信号は、アドレッ
シングされるロケーション毎に複数クロック・サイクル
を要する装置に適応するように要求される。

【０３２６】出力におけるレジスタおよびマルチプレク
サは、ＰＣ１００コンプライアントでないＳＤＲＡＭに
おけるアドレス減少をサポートするためのみに備えられ
る。あるＳＤＲＡＭは、読取り指令に別の読取り指令に
より割り込むために、２サイクルの遅延を必要とする。
この遅延は、データ・シャフリングを強制して、ワード
境界におけるアドレス減少をサポートさせる。ＳＤＲＡ
Ｍ拡張レジスタにおけるＲＤ２ＲＤフィールドは、デー
タ・シャフリングが必要かどうかを表示する。

【０３２７】図１２−１５および図１２−１６は、減少
形の読取りおよび書込みデータ経路をそれぞれ示す。３
２ビット幅のＥＭＩＦ−ＨＩＵデータバスからバイト，
ハーフワードおよびワードに変換する論理は、かなり直
接的なものである。図１２−１６には、書込みデータ経
路が示されている。ＥＤ［３１：０］バス上の装置が３
２ビット幅のものであれば、ＥＭＩＦは、ことごとくの
サイクルにおいてＨＩＵからのデータにアクノリッジし
得べきである。装置が８ビット幅または１６ビット幅の
ものであれば、ＨＩＵは明らかにデータをより長く保持
する必要がある。

【０３２８】読取りデータ経路におけるように、図１２
−１７に示されている出力におけるレジスタおよびマル
チプレクサは、ＰＣ１００コンプライアントでないＳＤ
ＲＡＭにおけるアドレス減少をサポートするためのみに
備えられる。あるＳＤＲＡＭは、書込み指令に別の書込
み指令により割り込むために、２サイクルの遅延を必要
とする。この遅延は、データ・シャフリングを強制し
て、ワード境界におけるアドレス減少をサポートさせ
る。ＳＤＲＡＭ拡張レジスタにおけるＷＲ２ＷＲフィー
ルドは、データ・シャフリングが必要かどうかを表示す
る。

【０３２９】ＥＭＩＦはＳＤＲＡＭ選択において大きい
柔軟性を実現する。行サイズ，列サイズおよびバンクの
数は、プログラム可能である。さらに、ＳＤＲＡＭパラ
メータの多くもまた、プログラム可能である。設計は、
ＰＣ１００／ＰＣ１２５ ＳＤＲＡＭを目標として用い
る。そのわけは、それらが広く利用可能であるからであ
る。しかし、ＰＣ１００コンプライアントでないＳＤＲ
ＡＭもまたサポートされる。

【０３３０】ＥＭＩＦ設計の主目的の１つは、外部メモ
リバスＥＤ［３１：０］の帯域幅を最大化することであ
る。３２ビット幅のＳＤＲＡＭがＤＳＰに接続されると
すれば、ＳＤＲＡＭへ／からのブロック転送内のＥＤ
［３１：０］（およびＨＩＵ−ＥＭＩＦデータバス）上
のアイドル・サイクルはゼロであるべきである。アイド
ル・サイクルは転送の開始時に生じ得るが、その数はで
きるだけ小さく保たれなければならない。アイドル・サ
イクルはまた、ＣＥ空間が１６ビット幅または８ビット
幅のＳＤＲＡＭ構成を有するならば、要求される。ＳＤ
ＲＡＭ制御レジスタおよびＳＤＲＡＭ拡張レジスタにお
けるタイミング・パラメータはＥＭＩＦ設計を複雑化す
るが、それらは大きく向上したパフォーマンスおよび柔
軟性を提供する。ＳＤＲＡＭ制御レジスタにおけるＳＤ
ＷＴＨフィールドは、バンクの数，行アドレス・サイズ
および列アドレス・サイズの独立したセッティングを可
能にする。バンクの数は設計のために必要ではないが、
それは、行アドレスの先頭にいくつのＭＳＢが追加され
るかを示す。行アドレス・サイズおよび列アドレス・サ
イズは、ＥＡピンを正しく駆動するために必要なシフテ
ィングの量を表示する。例えば、代表的な２バンクｘ５
１２Ｋｘ１６ＳＤＲＡＭは、２バンク，１１行アドレス
・ビットおよび８列アドレス・ビットのセッティングを
有する。

【０３３１】

【表６１】

【０３３２】ＲＥＡＤ−Ｐ，ＷＲＴ−ＰおよびＳＴＯＰ
はサポートされない。表１２−９において、「Ｘ」は定
められておらず、ピンの値は、電力を節約するために遷
移を減少させるように前のサイクルにおいてそのピンが
保持した値と一致すべきである。記号「Ｖ」は有効を意
味する。「ＭＲＳ」フィールドは後に定められる。ＥＡ
ピンの値はＳＤＲＡＭのＳＤＷＴＨに依存する。ＥＡ
［１６：１４］はもしかすると不使用であり得る。「Ｂ
Ｓ」フィールド（バンク選択）は行アドレス・ピンの左
方へ直ちに始まる。また、最上位の列アドレスとＥＡ
［１２］との間の全てのビットは、ＤＥＡＣ，ＤＣＡ
Ｂ，ＷＲＴおよびＲＥＡＤ中にＥＡ［１２］の値により
駆動されるべきである。８ビット列装置においてＤＣＡ
Ｂを行うためには、ＥＡ［１２：１０］は１１１である
べきである。同じ装置においてＤＥＡＣ，ＷＲＴまたは
ＲＥＡＤを行うためには、ＥＡ［１２：１０］は０００
であるべきである。

【０３３３】ＥＭＩＦは、ＳＤＲＡＭの直列（直線的）
バースト・モードを用いる。表１２−１０は、ＳＤＲＡ
Ｍ内でのアドレスが増加する方式を示す。ＴＣ／ＸＤＭ
Ａについての観点からは、アドレスは順次データのペー
ジ内において常に直線的に増加する。この事実が意味す
ることは、１１である最初のＥＡ［３：２］アドレス
は、新しいアドレスが外部から直ちに印加されるのを必
要とすることである。さもないと、アドレスは前進せず
にラップする。例えば、新しいアドレス入力がないと、
０ｘ２３は、（０ｘ２３，０ｘ２４，０ｘ２５，０ｘ２
６）のようにではなく（０ｘ２３，０ｘ２０，０ｘ２
１，０ｘ２２）のように増加する。ＳＤＲＡＭ拡張レジ
スタ内のＲＤ２ＲＤおよびＷＲ２ＷＲパラメータは、割
込みＲＥＡＤまたはＷＲＩＴＥ指令がどのように速やか
に印加され得るかを指示する。それらのレジスタの値に
基づき、ある場合にはアイドル・データ・サイクルが避
けられなくなり得る。

【０３３４】

【表６２】

【０３３５】ＥＭＩＦは、３つの異なるアドレッシング
・モードをサポートする。アドレスは、直線的に増加、
直線的に減少または固定されたままにできる。直線的増
加は直接的に行われる。増加バイトは増加バイト・アド
レスに存在する。ＳＤＲＡＭとの関連においては、直線
的減少はやや困難を伴う。直線的減少は、アドレスをワ
ード境界において減少させる。あるＳＤＲＡＭにおいて
は、１クロック・サイクルのＲＤ２ＲＤおよびＷＲ２Ｗ
Ｒが可能であるが、他においては２クロック・サイクル
が必要である。２サイクルＳＤＲＡＭは、追加のマルチ
プレクサ，レジスタおよび制御論理を必要とする（詳細
は、図１２−１５および図１２−１７に示されてい
る）。固定アドレッシング・モードは、同じバイト・ア
ドレスへ／からの連続するアクセスを行う。

【０３３６】ＴＣ／ＸＤＭＡは、転送がＳＤＲＡＭのペ
ージ境界を越えて拡大することを許容しない。他の場合
に境界を越える転送は２つの部分に分解され、一時に１
つがＥＭＩＦに送られる。ページ境界は越えることがで
きないので、ＥＭＩＦは、複数のＣＥ空間を越えて拡大
する単一転送をサポートする必要はない。

【０３３７】ＥＭＩＦは、ＳＤＲＡＭモード・レジスタ
を０ｘ０３２（ｃａｓ待ち時間３）または０ｘ０２２
（ｃａｓ待ち時間２）にプログラムする。このセッティ
ングは、ＳＤＲＡＭを直線的バーストおよび４の読取り
／書込みバースト長を有するように構成する。

【０３３８】ＳＤＲＡＭのバースト長は、１つのｃａｓ
指令の結果として、どれだけ多くのクロック・サイクル
のデータが転送されるかを決定する。最初のアドレスは
ｃａｓを備えており、ＳＤＲＡＭは後のアクセスのため
に内部的に自動増加を行う。ＰＣ１００の仕様は、１，
２または４のバースト長選択をサポートする（あるＳＤ
ＲＡＭは、８およびフル・ページをもサポートする）。
１のバースト長は、図１２−１８に示されているよう
に、現転送により用いられていないバンクにアクセスす
るデータ内にギャップを必要とするので、よい選択では
ない。２のバースト長は、比較すると、図１２−１９に
示されているように、同じ状況においてギャップを回避
する。４のバースト長（図１２−２０）もまた、ギャッ
プレス・マルチバンク・アクセスを可能にし、かつ、そ
れはバースト長２の動作よりも消費電力が少ない（ｃａ
ｓおよびアドレス・トグルの頻度が低く、チップおよび
ＳＤＲＡＭの双方における電力消費を減少させる）。

【０３３９】図１２−２１に示されているように、バー
スト・サイズとしての４の選択は、転送サイズに限度を
導入しない。４サイクルより多くを必要とする転送は、
ギャップレス・データ・アクセスを保証するタイミング
により出される多数のＲＥＡＤ／ＷＲＩＴＥ指令として
行われる。４サイクルより小さい転送は、後の転送用の
待ち時間を減少させるために割り込まれる。図１２−１
９を参照されたい。第２の転送がペンディングでなけれ
ば、ＥＭＩＦはその転送を完了させる。

【０３４０】図１２−２２は、ＳＤＲＡＭ読取りの開始
に用いられる指令を示す。ＳＤＲＡＭ制御レジスタおよ
びＳＤＲＡＭ拡張レジスタからのあるパラメータも含ま
れている。ＳＤＲＡＭアドレスおよび書込みイネーブル
信号は、図を簡単にするために省略した。

【０３４１】図１２−２３は、ＳＤＲＡＭ読取りの終了
時に用いられる指令を示す。ＳＤＲＡＭ制御レジスタお
よびＳＤＲＡＭ拡張レジスタからのパラメータも示され
ている。この例においては、バンクは読取りの完了時に
非活動化され、新しいトランザクションがペンディング
になる。ＳＤＲＡＭアドレスおよび書込みイネーブル信
号は、図を簡単にするために省略した。ｃａｓ待ち時間
は３であり、バースト長は４である。

【０３４２】図１２−２４は、ＳＤＲＡＭ書込みの開始
時に用いられる指令を示す。ＳＤＲＡＭ制御レジスタお
よびＳＤＲＡＭ拡張レジスタからのあるパラメータも含
まれている。ＳＤＲＡＭアドレスは、図を簡単にするた
めに省略した。

【０３４３】図１２−２５は、ＳＤＲＡＭ書込みの終了
時に用いられる指令を示す。ＳＤＲＡＭ制御レジスタお
よびＳＤＲＡＭ拡張レジスタからのパラメータも示され
ている。この例においては、バンクは書込みの完了時に
非活動化され、新しいトランザクションがペンディング
になる。ＳＤＲＡＭアドレスは、図を簡単にするために
省略した。／ＣＥおよび／ＳＷＥの遷移は、本節内の全
ての例において電力を低減するために最小化されること
に注意すべきである。

【０３４４】待ち時間を減少させ、有効帯域幅を増加さ
せるために、ＥＭＩＦは、隠れたｒａｓ動作をサポート
する。１つのバンク内のページをアクセスするときに、
ＥＭＩＦは、転送のために異なるバンク内の別のページ
を準備し得る。その第２のバンクの準備は第１の転送用
のアクセスと同時に行われるので、第２の転送用のｒａ
ｓおよびｃａｓのオーバヘッドは隠され得る。図１２−
２６に示されているように、２つの転送用のデータは中
間のギャップなしに到着する。

【０３４５】領域は、隠れたｒａｓをサポートするため
に速やかに加算される。基本的には、ＥＭＩＦは、どの
ページが開かれているかの記録を保持する必要がある
（ページはアクセスの後常に開かれたままになってい
る。それらは、ＲＥＦＲ指令を行うためにまたはアクテ
ィブバンク内の新しいページにアクセスするためにのみ
閉じられる）。単一ページの追跡は１９個のレジスタ・
ビットを必要とし、そのうちの３ビットはＣＥ空間のた
め、２ビットはバンクのため、１３ビットは行アドレス
のためのものであり、１ビットは有効ビットである。比
較器論理もまた必要である。

【０３４６】ＥＭＩＦは、４つのページ・レジスタをサ
ポートする。諸ページは、全てのＣＥ空間にまたがって
広がることができ、または、それらは単一ＣＥ空間内に
集中することもできる。ＳＤＲＡＭアクセスが行われる
たびに、転送が開かれたページに関するものであるかど
うかを知るためのチェックが行われる。ページが開かれ
ていれば、待ち時間は最小化される。ページがページ・
レジスタ内に記憶されていなければ、その情報は１つの
レジスタ内に置かれ、通常のｒａｓおよびｃａｓ遅延を
受ける。

【０３４７】ページ・レジスタにおいては、ランダム置
換戦略が用いられる。ＥＭＩＦは、フリーランニング２
ビット・カウンタを有する。ページ・レジスタを置換す
べきときには、ＥＭＩＦは、カウンタによりポイントさ
れたレジスタを選択する。

【０３４８】ページ・レジスタは、完全にフレキシブル
ではない。１つのページ・レジスタのみが有効であると
仮定し、かつ、それがＣＥ０のバンク０内にページを含
むと仮定する。次のメモリ・アクセスがＣＥ０のバンク
０内の異なるページに行けば、存在する開かれたページ
は閉じられ（非活動化され）、かつ、新しいページのア
ドレスにより再び開かれ（起動され）なければならな
い。ＳＤＲＡＭのバンク内の１つのページのみが一時に
開かれ得るので、同じＳＤＲＡＭの同じバンク内のペー
ジの値を記憶するために２つのレジスタを用いることは
意味をなさない。リセットにおいては、有効ビットはデ
ィスエーブルされる。

【０３４９】ＳＢＳＲＡＭのバースト能力を利用して、
アドレスはできるだけ稀に供給され、電力消費が最小化
される。バースト読取りおよび書込みは４クロック・サ
イクル毎にアドレスを必要とするが、アドレス・ラップ
・アラウンド（前記の表１２−１０参照）は追加のアド
レス・エントリをもたらす。減少モードは、３２ビット
幅のＳＤＲＡＭを仮定すると、新しいアドレスの入力を
毎サイクルに必要とすることに注意すべきである。

【０３５０】図１２−２７は、ＥＭＩＦ ＳＢＳＲＡＭ
インタフェースを示す。／ＡＤＳピンは、一般に、ＳＢ
ＳＲＡＭ上のＡＤＳＣ＃と呼ばれる（ＳＢＳＲＡＭ上の
ＡＤＳＰ＃ピンはＶＣＣに連結されるべきである）。／
ＡＤＶをＧＮＤに接続すると、ＳＢＳＲＡＭアドレス
は、部品がアクティブである間に強制的に連続的に増加
させられる。／ＳＳＡＤＳピン（／ＡＤＳ）をストロー
ブすると、新しいバースト・アドレスが入力されてバー
スト増加を置換する。バースト転送は、／ＣＥ（／Ｃ
Ｓ）がハイになり／ＳＳＡＤＳ（／ＡＤＳ）がロウにな
ることにより完了する。

【０３５１】図１２−２８から図１２−３１までは、３
２ビット幅のＳＢＳＲＡＭ ＣＥ空間からの６ワード読
取りを示す。各図は、開始アドレスの２つの最下位ビッ
トに対する異なる値を示す。

【０３５２】図１２−２８において、ＳＢＳＲＡＭバー
ストは、サイクル１０において／ＣＥと／ＳＳＱＥまた
は／ＳＳＷＥとの非表明化により終了させられる。非選
択化は、やはりＳＢＳＲＡＭへ行くペンディング要求が
なければ、ＳＢＳＲＡＭアクセスが完了したときに行わ
れる。

【０３５３】図１２−２９において、アドレス・ラップ
・アラウンドは第２の／ＳＳＡＤＳ表明のタイミングを
変化させる。図１２−３０において、アドレス・ラップ
・アラウンドは第２の／ＳＳＡＤＳ表明のタイミングを
変化させる。

【０３５４】図１２−３１において、アドレス・ラップ
・アラウンドは強制的に追加の／ＳＳＡＤＳ表明を行わ
せる。図１２−３２は、３２ビット幅のＳＢＳＲＡＭイ
ンタフェースを仮定した減少形読取り動作を示す。ＥＡ
ピンは、各クロック・サイクルにおいてウィグルしなけ
ればならない。

【０３５５】図１２−３３から図１２−３６までは、３
２ビット幅のＳＢＳＲＡＭ ＣＥ空間からの６ワード書
込みを示す。各図は、開始アドレスの２つの最下位ビッ
トに対する異なる値を示す。

【０３５６】図１２−３４において、アドレス・ラップ
・アラウンドは第２の／ＳＳＡＤＳ表明のタイミングを
変化させる。図１２−３５において、アドレス・ラップ
・アラウンドは第２の／ＳＳＡＤＳ表明のタイミングを
変化させる。

【０３５７】図１２−３６において、アドレス・ラップ
・アラウンドは強制的に追加の／ＳＳＡＤＳ表明を行わ
せる。図１２−３７は、３２ビット幅のＳＢＳＲＡＭイ
ンタフェースを仮定した減少形書込み動作を示す。ＥＡ
ピンは、各クロック・サイクルにおいてウィグルしなけ
ればならない。

【０３５８】非同期インタフェースは、ＥＰＲＯＭ，Ｓ
ＲＡＭ，フラッシュ，ＦＰＧＡ，ＡＳＩＣその他を含む
多くのタイプの装置と通信する。しかし、ＣＥ空間制御
レジスタに対しては、以下の変更が行われた。 ・ タイミング・フィールドは、ＣＬＫＯＵＴ１サイク
ルではなくＥＣＬＫＩＮサイクルにより定められる。 ・ ＭＴＹＰＥは３ビットから４ビットへ拡張され、も
っと多くのタイプが定められる。 ・ 読取りホールドおよび書込みホールド・フィールド
は２ビットから３ビットへ拡張される。

【０３５９】ＡＲＤＹ信号のふるまいは、以下の通りで
ある。ＡＲＤＹ信号はＥＭＩＦへの組合せ入力であり、
Ｉ／ＯパッドとＥＭＩＦとの間にはレジスタは存在しな
い。ＥＭＩＦ内において、ＡＲＤＹはもっぱら組合せ論
理内において用いられる（１つの例外は、ＥＭＩＦグロ
ーバル制御レジスタである）。ＡＲＤＹは、ストローブ
期間の最後のサイクルにおいて検査される。ＡＲＤＹが
ロウならば状態は変化せず、ＥＭＩＦはストローブ期間
の最後のサイクル内に留まる。ＡＲＤＹがハイならば、
ＥＭＩＦはそのストローブ期間から脱出する。

【０３６０】図１２−３８に示されているように、ＡＲ
ＤＹを必要とする非同期インタフェースにより２サイク
ル・トランザクションをサポートすることは可能であ
る。セットアップ，ストローブおよびホールドは１，１
および０にそれぞれプログラムされているものと仮定す
る。また、ＥＡは／ＣＥの前に安定しているものと仮定
する（または、ＥＡは必要とされない）。セットアップ
期間であるサイクル５においてＡＲＤＹが必要であるか
どうかを決定するために、外部／ＣＥピンがボード上に
おいてデコードされる。外部論理がＡＲＤＹをロウにす
る。ストローブ期間であるサイクル６において、ＥＭＩ
ＦはＡＲＤＹ信号を検査して、それがストローブ状態に
留まるべきかホールド状態へ移行すべきかを決定する。
ＡＲＤＹはロウであるから、ＥＭＩＦはサイクル７にお
いてストローブ状態に留まる。

【０３６１】外部論理は、ＥＡおよびＣＥの組合せデコ
ードに基づきＡＲＤＹを正しい値へ駆動するために、お
よそ１〜１．５ＥＣＬＫＩＮ周期を有する。ＡＲＤＹの
非表明化は、ＥＣＬＫＩＮへの配慮を必要とする。２サ
イクルを超えるトランザクションにおいては、外部論理
は、ＡＲＤＹを非同期的に安全に表明し、また、非表明
化し得る。

【０３６２】ＥＭＩＦはＥＣＬＫＩＮによりクロックさ
れる。図１２−３９は、ＥＣＬＫＩＮおよびＤＳＰクロ
ッキング構造の高レベル図を示す。ＥＣＬＫＩＮは、Ｃ
ＰＵに非同期で動作でき、または、ＣＬＫＯＵＴ２はＥ
ＣＬＫＩＮに連結されてＥＭＩＦをＣＰＵ周波数の半分
でＥＭＩＦを動作させ得ることに注意すべきである。

【０３６３】図１２−４０は、ＥＣＬＫＩＮに関連する
Ｉ／Ｏ経路を示す。図１２−４１は、クロックされる外
部装置からの読取りを示す。図１２−４２は、クロック
される外部装置への書込みを示す。

【０３６４】ＨＰＩは、ＤＳＰアドレス空間から／への
読取りおよび書込みアクセスを行うための外部ホストプ
ロセッサ、典型的にはマイクロコントローラを許容す
る。ＨＰＩは、大容量データ移動用の標準ＨＩＵ（ＨＵ
Ｂインタフェース・ユニット）を経てＴＣに、また、読
取りおよび書込み要求を行うためのＴＲバスにインタフ
ェースする。

【０３６５】装置リセット中に、装置エンディアン・モ
ードおよびＥＭＩＦバス幅が、ホスト・データ・ポート
においてサンプリングされる。これは、装置／ＲＥＳＥ
Ｔピンの立上りエッジにおいて行われる。通常は、これ
は、／ＲＥＳＥＴハイに先行するＣＬＫＯＵＴ２サイク
ルにおいて、適切なピンをサンプリングすることにより
行われ、これは設計者のための細部として残される。以
下のピンは、装置の動作モードを決定するためにサンプ
リングされる。ＨＰＩは、これらの信号を構成用の他の
モジュールおよびメガモジュールへのモジュール出力と
して供給しなければならない。これらの信号は、／ＲＥ
ＳＥＴが非表明化された後にはスタティックになるもの
と仮定する。

【０３６６】

【表６３】

【０３６７】ＤＳＰコアに対するＨＰＩインタフェース
は、ＴＣおよびＴＲ機構に対するインタフェースへの変
更を必要とする。ＨＰＩの目的は、３３ＭＢ／ｓの帯域
幅を維持することである。ＨＰＩモジュールは、２つの
ＤＳＰメガモジュールの境界インタフェースに接続され
ている。読取りおよび書込みデータは、ＴＣのＡＵ−Ｈ
ＩＵインタフェースの１つを経て送られ、このインタフ
ェースには、ＨＰＩデータ経路が接続されなければなら
ない。ＨＰＩはまた、ＴＣに関し要求を行い得なければ
ならず、これは第２のインタフェースであるＴＲバスを
経て行われる。図１３−１および図１３−２は、ＨＰＩ
へ／からの要求のフローおよびデータ移動を示す。

【０３６８】図１３−１は、ＨＰＩ書込みシ−ケンス
と、ＤＳＰシステム内に生じなければならない指令／デ
ータのフローとを示す。このトランザクションは、ＴＲ
バス（１）を介したＨＰＩによる要求の通知により開始
される。ＴＲパケットは、キュー・マネジャー（ＱＭ）
ＲＡＭを介して流れ、他のペンディングの要求とともに
優先順位の付与を受ける。最後に、それは、ＳＲＣ／Ｄ
ＳＴパイプライン・レジスタにロードされる。先行書込
み指令（２）が、ランディング・データ用の空間をリザ
ーブするために、宛先ポートに出される。宛先ポートに
空間がリザーブされると、ＳＲＣパイプは読取り指令
（３）をソース・ポート（この場合は、ＨＰＩ）に出
す。この指令はＨＩＵを介してＨＰＩへ送られ、ＨＰＩ
は直ちにデータにより応答する。ＨＩＵはこのデータを
ＴＣ ＤＳＴパイプライン（４）に返送する。次に、Ｔ
Ｃは、このデータを書込み指令を介して最終宛先ポート
（５）に送り得る。先行書込み指令（２）はＨＰＩには
感知され得ないことに注意すべきである。

【０３６９】図１３−２は、ＨＰＩ読取りシーケンス
と、ＤＳＰシステム内に生じなければならない指令／デ
ータのフローとを示す。このトランザクションは、ＴＲ
バス（１）を介したＨＰＩによる要求の通知により開始
される。ＴＲパケットは、キュー・マネジャー（ＱＭ）
ＲＡＭを介して流れ、他のペンディングの要求とともに
優先順位の付与を受ける。最後に、それはＳＲＣ／ＤＳ
Ｔパイプライン・レジスタにロードされる。先行書込み
指令（２）が、ランディング・データ用の空間をリザー
ブするために、宛先ポート（ＨＰＩ）に出される。宛先
ポートＨＩＵに空間がリザーブされると、ＳＲＣパイプ
は読取り指令（３）をソース・ポートに出す。この指令
はＬ２制御装置に送られ、Ｌ２制御装置はデータにより
応答する。ＨＩＵはこのデータをＴＣ ＤＳＴパイプラ
イン（４）に返送する。次に、ＴＣは、このデータをＨ
ＰＩ ＨＩＵへの書込み指令により最終宛先ポート
（５）に送ることができる。ＨＰＩ ＨＩＵはその書込
み指令をＨＰＩに送る。先行書込み指令（２）はＨＰＩ
には感知され得ないことに注意すべきである。

【０３７０】前の例が示すように、ＨＰＩからの要求と
実際のデータ移動との間にはかなり長い経路が存在す
る。これを補償するために、ＨＰＩインタフェースは、
好ましくは、データ・バッファリング用の１つまたは２
つのＦＩＦＯを含むように修正される。ＨＰＩ読取り
（ＴＣ書込み）およびＨＰＩ書込み（ＴＣ読取り）のデ
ータ経路の双方がバッファリングされなければならな
い。各データ経路のために別個のＦＩＦＯが備えられる
か、双方向性ＦＩＦＯが用いられ得る。

【０３７１】図１３−３に示されているように、ＨＰＩ
データ経路内の各ＦＩＦＯは８ｘ３２ビットのサイズの
ものとされる。このサイズは、必要な帯域幅とポートに
サービスするためのＴＲ／ＴＣ機構に関連する待ち時間
との間のバランスを表すように選択される。３２ビット
幅は、３２ビット幅を有するＨＩＵインタフェースのた
めの最適化ポイントとして選択される。１６ビット幅
は、制御論理の設計をより簡単にする。本節を通じ、Ｆ
ＩＦＯの動作を説明するために、２つの変数Ｍ，Ｎが参
照される。Ｎは、各ＦＩＦＯのサイズすなわち８ワード
を表し、Ｍは、各ＦＩＦＯのハーフフル状態であり、４
ワードである。

【０３７２】ＨＰＩ制御論理は、ＦＩＦＯのほかに、Ｆ
ＩＦＯの状態およびＴＣへの顕著な要求の状態を追跡す
るための２つのカウンタを含む。これらのカウンタおよ
びそれらの動作は、以下に定められる。

【０３７３】書込みデータＦＩＦＯ（ＴＣに対するＨＰ
Ｉ／ピン）の状態は、ＷＲ ＦＩＦＯ ＥＬＣＴにより
追跡される。読取りデータＦＩＦＯ（ＨＰＩ／ピンに対
するＴＣ）の状態は、ＲＤ ＦＩＦＯ ＥＬＣＴにより
追跡される。両カウンタは、システムリセットにおい
て、ゼロにリセットされるべきである。以下に示される
ように、ＲＤ ＦＩＦＯ ＥＬＣＴはまた、フラッシュ
動作中にもリセットされるべきである。各カウンタは、
ＦＩＦＯに各ワードが書き込まれる毎に１だけ増加させ
られ、ＦＩＦＯから各ワードが読み取られる毎に１だけ
減少させられる。このようにして、カウンタは、常に、
各ＦＩＦＯ内のワード数を追跡する。ＨＰＩバスは１６
ビット幅しかもたないので、ＷＲ ＦＩＦＯ ＥＬＣＴ
は１つおきのＨＰＩＤ書込みにおいて増加することに注
意すべきである。同様にして、ＲＤ ＦＩＦＯ ＥＬＣＴ
も、１つおきのＨＰＩＤ読取りにおいて減少する。原Ｈ
ＰＩ仕様により、全てのアクセスはＨＰＩ上の１６ビッ
ト対により行われる。

【０３７４】エレメント・カウンタに加えて、ＨＰＩ制
御論理もまた、すでに転送要求を受けたワードの数を追
跡しなければならない。これらのカウンタＷＲ ＦＩＦ
Ｏ ＳＵＢＭＩＴＴＥＤおよびＲＤ ＦＩＦＯ ＳＵＢＭ
ＩＴＴＥＤは、後述されるＴＲ発信論理とともに動作す
る。詳述すると、これらのカウンタは、以下のように動
作する。 ＷＲ ＦＩＦＯ ＳＵＢＭＩＴＴＥＤ： ・ ＷＲ ＦＩＦＯにサービス（読取り）を行うため
に発信された各ＴＲパケットに対し、ＷＲ ＦＩＦＯ
ＳＵＢＭＩＴＴＥＤはＭ（要求されているワードの数で
ある４）だけ増加する。 ・ ＷＲ ＦＩＦＯにおいて（ＴＣ側から）行われた
各読取りにより、ＷＲ ＦＩＦＯ ＳＵＢＭＩＴＴＥＤは
１だけ減少する。 ・ ＷＲ ＦＩＦＯ ＳＵＢＭＩＴＴＥＤは、システ
ムリセットにより０にリセットされる。 ・ ＲＤ ＦＩＦＯ ＳＵＢＭＩＴＴＥＤ： ・ ＲＤ ＦＩＦＯにサービス（書込み）を行うため
に発信された各ＴＲパケットに対し、ＲＤ ＦＩＦＯ
ＳＵＢＭＩＴＴＥＤはＭ（要求されているワードの数で
ある４）だけ増加する。 ・ ＴＣを経てＦＩＦＯに書き込まれた各ワードによ
り、ＲＤ ＦＩＦＯ ＳＵＢＭＩＴＴＥＤは１だけ減少す
る。 ・ ＲＤ ＦＩＦＯ ＳＵＢＭＩＴＴＥＤは、システ
ムリセットにより０にリセットされる。

【０３７５】発信カウンタは、システム内においてどれ
だけ多くのデータがフライト中であるかを知らせるのに
役立つ。それらは、アクセスの終了時にＨＰＩインタフ
ェースを動作停止させるために用いられる。書込みアク
セスの場合には、アクセスの終りに１からＮワードがＷ
Ｒ ＦＩＦＯ内に残されてい得る。ＦＩＦＯを動作停止
させるためには、ＴＲ発信論理は、ＦＩＦＯから（ＷＲ
ＦＩＦＯ ＥＬＣＴ−ＷＲ ＦＩＦＯ ＳＵＢＭＩＴ
ＴＥＤ）ワードを読み取るためのＴＣに対する最終ＴＲ
要求を発信しなければならない。この転送が完了したと
き、ＷＲ ＦＩＦＯは空になり、次の指令を処理する準
備を完了する。同様にして、ＨＰＩにより読取り指令が
完了されたときは、データはなおＲＤ ＦＩＦＯ内にあ
り得、かつ、あるデータはなおＨＰＩへの経路上にあり
得る。読取りの場合には、これらのデータは廃棄され得
るが、ＨＰＩ制御論理は、フライト中のデータおよび適
正に動作停止しようとしているＨＩＵから受理すべきデ
ータの量を知らなければならない。ＲＤ ＦＩＦＯ Ｓ
ＵＢＭＩＴＴＥＤカウンタはこの情報を与える。

【０３７６】ＨＰＩサイクルは、バースト用の開始アド
レスをセットするためのＨＰＩＡレジスタへの書込みか
ら開始される。図１３−４に示されているように、ＨＰ
ＩＡへの書込みはまた、第２のレジスタにコピーされ、
これはＴＲ要求を発生するために用いられる。このシャ
ドー・アドレス・レジスタは、ホストまたはコアにとっ
てアクセス可能である必要はない。ＨＰＩＡに書き込ま
れかつＴＲ発信レジスタにシャドーイングされたアドレ
スは、ＨＰＩＤ（書込み）に書き込まれたデータ用の宛
先アドレスを表すか、ＨＰＩＤ（読取り）から読み取ら
れるべきデータ用のソースアドレスを表す。転送の方向
は、ＨＰＩＤデータアクセスが開始されるまで、ＨＰＩ
またはＴＲ発信論理により知られないことに注意すべき
である。ＨＰＩＡ書込みは、アドレスをＨＰＩＡレジス
タおよびＴＲ発信シャドー・レジスタに単にコピーす
る。

【０３７７】アドレス機能およびＴＲ発信機構は、最初
の見かけよりもやや複雑である。課せられる基本的な挑
戦は、データを実際に移動させるための適正なＴＲパラ
メータを発信しつつ行われる、ＨＰＩＡ内の現アドレス
の追跡である。上述のように、これは、正しい動作を提
供するための１つまたは２つの小形加算器を必要とす
る。これらの加算器に対する速度要求は著しく高いもの
ではない（３０ｎｓ）。注意すべき点として、読取りお
よび書込みデータ経路は同時に動作し得ないので、単一
加算器が受け入れられ得る。必要な動作は、以下のよう
に定められる。

【０３７８】ＨＰＩ書込み：ＤＳＴアドレス＝ＨＰＩＡ
−ＷＲ ＦＩＦＯ ＥＬＣＴによるＴＲ発信。例外が、
ＨＣＮＴＲＬ〔１：０〕＝１１の場合に認められ、その
場合には、ＨＰＩＡが直接用いられ得る。 ＨＰＩ読取り：ＳＲＣアドレス＝ＨＰＩＡ＋０ｘ１０
（Ｍ、４ワード）によるＴＲ発信。例外が、ＨＣＮＴＲ
Ｌ〔１：０〕＝１１の場合と、バーストの最初の読取り
中（ＨＣＮＴＲＬ〔１：０〕＝０１）とに認められる。
これら２つの場合には、Ｈ ＰＩＡが直接用いられ得
る。

【０３７９】ホストは、ＨＰＩおよびＤＳＰの要求を一
連のアクセスにより通知する。読取り要求は、ＨＰＩＡ
（ＨＰＩアドレス）レジスタへの書込みにより通知さ
れ、その書込みに続いて、ＨＰＩＤ（ＨＰＩデータ）レ
ジスタの１つまたはそれ以上の読取りが行われる。同様
にして、書込みはＨＰＩＡレジスタへの書込みにより行
われ、その書込みに続いて、ＨＰＩＤレジスタへの１つ
またはそれ以上の書込みが行われる。ホストは、通常
は、アクセスの開始アドレスをセットアップするために
ＨＰＩＡへ書き込む。ＨＰＩＤレジスタへの後のアクセ
スは、ＨＰＩ ＨＣＮＴＲＬ〔１：０〕入力により、Ｈ
ＰＩＡにおけるアドレスが増加後のものであるかスタテ
ィックのままになっていたものであるかを選択し得る。
ＴＣ機構は、単一ワード転送よりもバースト・アクセス
を比較的により良好に行う。その結果、ＴＲ機構はバー
ストタイプのアクセスに対し同様に最適化される。ＨＰ
Ｉは、可能なときは必ずバースト・アクセスを行う。

【０３８０】以下の節においては、ＨＰＩからの書込み
バーストについて略述する。ピン（ＨＰＩ）からの書込
みはＴＣによるＨＰＩデータＦＩＦＯの読取りを生じ
る。書込みアクセスは、バーストの開始アドレスをセッ
トするためのＨＰＩＡレジスタへの書込みにより、ホス
トによって開始される。ＨＰＩ書込みはＨＰＩＤレジス
タへのアクセスにより行われる。これは２つの形式の１
つをとり得る。ＨＣＮＴＲＬ〔１：０〕が０１にセット
されれば、ＨＰＩＡ内のアドレスは書込みに続いて増加
される。ＨＣＮＴＲＬ〔１：０〕が１１にセットされれ
ば、ＨＰＩＡは変更されず、固定アドレッシング・モー
ドが選択される。後者の場合には、ＨＰＩ制御論理は、
前に送出された書込みをまずフラッシュしなければなら
ない。

【０３８１】通常は、ＨＣＮＴＲＬ〔１：０〕は０１に
セットされ、バーストタイプのアクセスが選択される。
書込みが行われるとき、データはＨＰＩ ＷＲ ＦＩＦ
Ｏにコピーされ、それに応じて、ＷＲ ＦＩＦＯ ＥＬ
ＣＴが増加させられる。単一の３２ビット・ワードをＷ
Ｒ ＦＩＦＯに書き込むためには、ＨＰＩＤへの２つの
１６ビット・ホスト書込みが行われなければならないこ
とに注意すべきである。Ｍ（４）ワードがＨＰＩＤに書
き込まれる（ＷＲ ＦＩＦＯ ＥＬＣＴ〔１：０〕の１
１＝＞００遷移により知らされる）毎に、ＴＲ要求がＴ
Ｒインタフェースを介してコアに送られる。以下のパラ
メータが送られるべきである。

【０３８２】

【表６４】

【０３８３】ＴＲが発信されるとき、ＷＲ ＦＩＦＯ
ＳＵＢＭＩＴＴＥＤはＭ（４）だけ増加させられ、Ｍ
（４）ワードを読み取るための要求が発信されたことを
知らせる。発信されたＴＲは、ある時間遅れて、ＴＣに
よるＨＰＩ ＷＲ ＦＩＦＯの読取りを生じる。ＨＰＩ
制御論理は、この読取りを受理し、ＡＵ−ＨＩＵインタ
フェースによりデータを供給する。ＷＲ ＦＩＦＯの読
取りが行われるとき、ＷＲ ＦＩＦＯ ＥＬＣＴと同様
に、ＷＲ ＦＩＦＯ ＳＵＢＭＩＴＴＥＤが減少させら
れる。このようにして、ＷＲ ＦＩＦＯ ＳＵＢＭＩＴ
ＴＥＤは、まだ行われていなかった（ＷＲ ＦＩＦＯ
の）顕著な読取り要求の数を追跡し、ＷＲ ＦＩＦＯ Ｅ
ＬＣＴは、ＦＩＦＯ内のワードの総数を追跡する。

【０３８４】書込みサイクルが、タイムアウト，ＨＰＩ
Ｃアクセス，（アドレスの不連続を意味する）ＨＰＩＡ
書込みアクセスまたはバス方向の変更により終了したと
きは、ＦＩＦＯは空にされなければならない。これを行
うためには、まだ要求を受けていないＦＩＦＯ内のワー
ドの数を求める最後のＴＲ要求がコアに送られなければ
ならない。数学的には、これはＷＲ ＦＩＦＯ ＥＬＣ
Ｔ−ＷＲ ＦＩＦＯ ＳＵＢＭＩＴＴＥＤに等しい。これ
は、表１３−２にリストされているパラメータの残りを
用い、そのサイクルにおける最終のＴＲ要求のワード・
カウントとして送られる。書込みＦＩＦＯがフラッシュ
されるまで、ＨＰＩＤまたはＨＰＩＣまたはＨＰＩＡ書
込みへの将来のアクセスは、ＨＰＩにより受理されな
い。ＨＰＩはそのようなアクセスを／ＨＲＤＹを用いて
抑制する。

【０３８５】ＨＣＮＴＲＬ〔１：０〕＝１１であるＨＰ
ＩＤへの書込みにおいて、特別の場合が存在する。この
モードは、ＤＳＰメモリに単一ワードが書き込まれるべ
きことを指定する。この場合には、ＨＰＩＡは変更され
ない。合理的方法によりこのモードをサポートするため
に、ＨＰＩ制御論理は、ＨＰＩＡ内の指定されたアドレ
スにある単一ワード（ＥＣ＝１，ＥＬＳＺ＝００，３２
ビット）にＴＲパケットを発信する。前述のＴＲアドレ
ス発生機構を用いると、これは、ＨＰＩ状態マシンに対
する極めて小さい変更しか要求しない。

【０３８６】

【表６５】

【０３８７】ＨＰＩ読取りは、ＨＰＩ制御装置の内部に
おいて、ＨＰＩ書込みとは実際にかなり異なる。基本的
な相違は、高スループットＨＰＩ読取りをサポートする
ために、ＨＰＩ制御装置がＤＳＰメモリシステムの読取
りを、ホストが実際にそれらを要求する前に、推定的に
行わなければならないことである。ＨＰＩ読取りアクセ
スは、バーストの開始アドレスをセットアップするため
に、ＨＰＩへの書込みにより通常開始される。ＨＰＩＡ
へ書き込まれた値は、書込みにおけると全く同様に、Ｔ
Ｒ要求を形成するために用いられるシャドー・レジスタ
にコピーされる（これは、読取りアクセスと書込みアク
セスとがいっしょにパイプラインされ得ないもう１つの
理由である）。読取りは、書込みと同様に、２つのモー
ドの１つにより行われる。ＨＣＮＴＲＬ〔１：０〕が０
１にセットされれば、ＨＰＩＡは読取りの終了時に増加
させられる。ＨＣＮＴＲＬ〔１：０〕が１１にセットさ
れれば、ＨＰＩＡは変更されず、固定アドレッシング・
モードが用いられる。０１の場合のほうが、より一般的
なアクセスのバーストタイプであり、まず考慮される。

【０３８８】ＨＰＩ読取りは、ＨＰＩＤレジスタの読取
りアクセスにより知らされる。ＨＰＩＤの最初の読取り
は、ＲＤ ＦＩＦＯが空なので、ＨＰＩ制御装置を強制
して／ＨＲＤＹを表明することによりホストを機能停止
させる。これと並行して、ＴＲ発信論理は、ＲＤ ＦＩ
ＦＯの充填を開始するために、以下のパラメータにより
ＴＲ要求を送出する。

【０３８９】

【表６６】

【０３９０】最初のＴＲパケットは、最終的には、Ｎ
（８）データ・ワードのＲＤ ＦＩＦＯへの書込みを生
じる。ＲＤ ＦＩＦＯへ各ワードが書き込まれる毎に、
ＲＤ ＦＩＦＯ ＥＬＣＴは１だけ増加させられる。ＦＩ
ＦＯが少なくとも１つのワードを内部に有するようにな
ったときは、／ＨＲＤＹ論理は、／ＨＲＤＹを表明し、
第１のホストの読取りが進行し得るようにする。ＲＤ
ＦＩＦＯから各ワードが読み取られる毎に、ＲＤ ＦＩ
ＦＯ ＥＬＣＴは１だけ減少させられる（これは、ホス
トによる２つの１６ビット読取りを必要とすることに注
意すべきである）。ホストが、データをＲＤ ＦＩＦＯ
から読み取ったとき、新しいデータがＴＲにより要求さ
れなければならない。この要求の条件は、ＲＤ ＦＩＦ
Ｏ ＥＬＣＴ〔１：０〕の００から１１への遷移により
表され、以下のパラメータによるＴＲパケットの発信を
行わせるべきである。

【０３９１】

【表６７】

【０３９２】読取りデータ用の後のＴＲ要求は一時にＭ
（４）ワードのみに対して行われることに注意すべきで
ある。最初の読取り要求のみがＦＩＦＯの全Ｎ（８）ワ
ードに対して行われる。このようにして、ＦＩＦＯが空
でない状態に保たれるので、バースト読取りアクセスが
継続し得る。

【０３９３】読取り指令が、タイムアウト，ＨＰＩＣア
クセス，（アドレスの不連続を意味する）ＨＰＩＡ書込
みアクセスまたはバス方向の変更により終了したとき
は、ＦＩＦＯは空にされなければならない。このプロセ
スは、ＦＩＦＯ読取りおよび書込みポインタとＲＤ Ｆ
ＩＦＯ ＥＬＣＴとを単に０にリセットすることにより
極めて容易に行われ得る。しかし、これに追加して、な
おフライト中の読取りデータはＴＣ側のＨＰＩポートに
より受理されなければならず、さもなければ、ＨＩＵバ
ッファ・ポインタが劣化する。したがって、以下のパイ
プダウン・プロシージャが読取りサイクルの終了時に提
案される。ＲＤ ＦＩＦＯ ＳＵＢＭＩＴＴＥＤカウン
タが、まずモニタされ、０まで減少させられる。これ
は、送られた最後のＴＲパケットにおいて、最終書込み
がポートにより受理され終わったときに行われる。読取
りに対してＴＲパケットが発生させられる方法により、
それは、このランディング・データ（無用ではあるが）
のためにＲＤ ＦＩＦＯ内にメモリ空間が存在する設計
によって保証される。ＲＤ ＦＩＦＯ ＳＵＢＭＩＴＴ
ＥＤがゼロになると、ＲＤ ＦＩＦＯ読取りおよび書込
みポインタとＲＤ ＦＩＦＯ ＥＬＣＴカウンタとが０
にリセットされ得る。これは、ＦＩＦＯが次の読取りサ
イクルのためにセットアップされることを保証する。こ
の動作停止サイクルのシーケンス中においては、ＨＰＩ
Ｄへの将来のアクセスやＨＰＩＣまたはＨＰＩＡ書込み
は、ＨＰＩにより受理されない。そのようなアクセスの
試みは、／ＨＲＤＹの表明により抑制される。

【０３９４】ＨＣＮＴＲＬ〔１：０〕＝１１でのＨＰＩ
読取りは、ＨＰＩＡ内のアドレスを用い、固定アドレッ
シングモードを選択する。このモードを用いＨＰＩＤの
読取りが行われるときは、ＨＰＩ制御論理は、以下に示
されるように単一ワードＴＲを単に発信すべきである。

【０３９５】

【表６８】

【０３９６】ＨＰＩモジュールは、ＨＰＩＣ内のビット
に単に書き込むことにより、ＨＰＩＡによって指定され
るアドレスにおいて単一ワード読取りが行われ得る特別
の転送モードをサポートする。ＨＰＩＣ内のＦＥＴＣＨ
と呼ばれるこのビットは、ＨＰＩＣのビット４，２０に
マッピングされる。１にセットされたときは、ＨＰＩＡ
内のアドレスに関し単一ワード読取りが行われる。この
タイプの動作をサポートするためには、ＨＰＩモジュー
ルは単に、それがＨＣＮＴＲＬ〔１：０〕＝１１である
単一ワード読取りを行う場合と同様に、処理を行い得
る。２つの場合に対するＴＲパラメータおよびＦＩＦＯ
フラッシング・ルーチンは同じである。

【０３９７】ＨＰＩ制御装置は、読取りおよび書込みサ
イクルの終了をモニタするためのウォッチドッグ・タイ
マを含む。これが必要な理由は、スループットを増加さ
せるためにＦＩＦＯを含めることにより、単一ワードア
クセスがある程度非効率的になるからである。これは、
サイクルの完了が容易に検出され得るように、ＨＰＩイ
ンタフェースへ／ＢＬＡＳＴ（バースト終端）信号を供
給することにより変化させられ得る。ウォッチドッグ・
タイマもまた、ＨＰＩのＲＤ ＦＩＦＯをフラッシュす
るのに役立つが、この機構はあまり利用されていない。

【０３９８】ウォッチドッグ・タイマの機能は以下の通
りである。ＨＰＩは６ビットのウォッチドッグ・タイマ
を含む。このタイマは、ＨＰＩＤにアクセスするどのサ
イクルにおいても０にリセットされる。読取りまたは書
込み指令が進行中であれば、カウンタは、ＨＰＩＤへの
アクセスが検出されない各サイクルにおいて、１だけ増
加させられる。カウンタが６３に到達すれば、サイクル
は完了し、かつ、読取りおよび書込みＦＩＦＯはフラッ
シュされたものと仮定される。カウンタも、この条件に
よりリセットされる。

【０３９９】読取りまたは書込みの終了の検出は、ＨＰ
Ｉの動作にとって決定的に重要である。この条件は、読
取りおよび／または書込みＦＩＦＯをクリアし、それら
を次の指令に備えさせるように、ＨＰＩ制御論理に知ら
せる。いかなるデータの損失もなく確実かつ適正にこれ
を行うためには、指令の終了が適正に検出されなければ
ならない。必要な動作を以下に略述する。読取り／書込
みサイクルは、以下の場合に終了する。 ・ ＨＰＩＡへの書込みアクセスが検出された場合。 ・ ＨＰＩＣのアクセス（読取りまたは書込み）が検出
された場合。 ・ ＨＰＩＤへのアクセスが方向を変えた（書込みが読
取りに変化または読取りが書込みに変化した）場合。 ・ ＨＰＩＤへのアクセスがＨＣＮＴＲＬ〔１：０〕＝
１１とともに検出された場合。 ・ タイムアウトが検出された場合。 サイクルの終りが検出されたとき、ＨＰＩ制御論理はＲ
Ｄ ＦＩＦＯおよび／またはＷＲ ＦＩＦＯをクリアす
る。これが完了したとき、ＨＰＩはホストから新しい指
令を受理し得る。

【０４００】理想的には、ＨＰＩインタフェースは、読
取りおよび書込み指令のパイプライン処理をサポートし
得る。例えば、書込みサイクルが終了したとき、新しい
書込みサイクルは直ちに開始され得る。これは、改善さ
れたスループットを与え得るが、論理設計の複雑性を伴
う。さらに、読取りサイクルに対しては、同じ機能性を
与える方法が殆どない。そのわけは、フライトに際し読
取りデータがまずＦＩＦＯからフラッシュされ、新しい
読取りデータが推定によりフェッチされなければならな
いからである。これらの理由のために、ＨＰＩインタフ
ェースは、いかなる種類の読取りおよび書込みサイクル
のパイプライン処理をも行うべきではない。サイクルの
終りが検出されたとき、ＨＰＩ制御論理は、新しいサイ
クルが開始される前に、前述のように、読取りおよび書
込みデータ経路を完全にフラッシュする。

【０４０１】ＨＰＩ制御論理は、／ＨＲＤＹ（ホストレ
ディ）インディケータを用い、ホストを適切に抑制して
適正な動作を保証する。／ＨＲＤＹは、以下の場合にア
クティブ（ロウ）であることを表明される。 ／ＨＲＤＹが表明される場合： ・ ＷＲ ＦＩＦＯがいっぱいであるときにＨＰＩＤへ
の書込みが試みられる場合。 ・ ＲＤ ＦＩＦＯが空であるときにＨＰＩＤの読取り
が試みられる場合。 ・ ＦＩＦＯのフラッシュ動作中にＨＰＩＡへの書込み
アクセスが試みられる場合（ＷＲ ＦＩＦＯフラッシュ
動作の最終ＴＲ要求を発生するために、ＨＰＩＡ内に記
憶されているアドレスがなお必要とされ得るので、これ
は保護機構として含まれる）。 ・ ＦＩＦＯのフラッシュ動作中にＨＰＩＣへのなんら
かのアクセスが試みられる場合。

【０４０２】／ＨＲＤＹ発生論理は指令終了論理との密
接な関連のもとに動作しなければならないことに注意す
べきである。特に重要なのは、ＨＰＩＤアクセスがＨＣ
ＮＴＲＬ〔１：０〕＝１１とともに検出される場合であ
る。書込みの場合には、前の書込みが行われている間に
ホストを機能停止させるために、／ＨＲＤＹが（ＷＲ Ｆ
ＩＦＯからＤＳＰへ）表明されなければならない。読取
りの場合には、ＲＤ ＦＩＦＯがフラッシュされ、新しい
読取りが新しいＴＲ要求により要求されなければならな
い。さらに、データが前に行われた読取りからなおフラ
イト中であれば（ＲＤ ＦＩＦＯ ＳＵＢＭＩＴＴＥＤ
！＝０）、このデータはランディングさせられ、新しい
要求が行われ得る前に廃棄されなければならないことに
注意すべきである。ホストは、新しい読取りデータが帰
ってくるまで機能停止しなければならない。ＨＣＮＴＲ
Ｌ〔１：０〕＝１１でのアクセスは、一般的な単一ワー
ドアクセスであり、したがって、非効率的であるという
贅沢さを有する。

【０４０３】転送要求はＴＲバスを介してコアに通知さ
れる。メガモジュール境界には、コアの外部の周辺装置
がＴＲパケットを発信し得るように、１６ビットのバス
が備えられる。メガモジュールの内部においては、この
バスは他のＴＲリクエスタと互いに連結され、これらの
リクエスタはＬ２制御装置およびＸＤＭＡ機構を含む。

【０４０４】周辺装置は単一クロック領域内に保たれる
ことが所望されるので、ＴＲ発信機構はメガモジュール
境界において同期させられる。２つの同期装置が必要と
され、その１つは、ＨＰＩが駆動してアクティブにする
ことにより、ＴＲへの要求と、コアから駆動され返送さ
れてＴＲ要求の受理を知らせるアクノリッジとを知らせ
る。メガモジュールは、１３６ビットの境界バスを６８
ビットのマルチサイクルＴＲバスに変換するためのフォ
ーマッティング論理を含む（機能上これは、小形状態マ
シンおよび６８ビットＭＵＸを必要とする）。ＨＰＩが
インタフェースしなければならない境界ＴＲバスは、以
下の信号を含む。

【０４０５】

【表６９】

【０４０６】要求（ＰＥＲ ＴＲ ＲＥＱ）およびアク
ノリッジ（ＴＲ ＰＥＲ ＡＣＫ）信号は、ＨＰＩ Ｈ
ＩＵ内の同期装置を通って送られる。ＨＰＩが単一クロ
ック（ＨＰＩ ＨＩＵ ＣＬＯＣＫ）より動作するよう
に、これらの信号のそれぞれは、適切なクロック領域に
同期させられる。同期装置は一般に１つのクロック領域
から他のクロック領域にエッジを送るように設計される
ので、ＴＲバスに要求を発信するためのプロトコルはエ
ッジに基づくものである。ＨＰＩは、適切な転送情報に
よりＰＥＲ ＴＲ ＷＯＲＤ０およびＰＥＲ ＴＲ Ｗ
ＯＲＤ１バスをセットアップした後、ＰＥＲ ＴＲ Ｒ
ＥＱをスイッチする。このエッジは、前述の同期装置を
介してコアに送られ、これはパケットをＴＲノード上に
フォーマットすることを含む。ＴＲがコアにより成功裏
に発信され終わると、ＴＲ ＰＥＲ ＡＣＫは（ＨＰＩ
ＨＩＵ ＣＬＯＣＫに同期して）スイッチし、それが
ＰＥＲ ＴＲ ＷＯＲＤ０｜１バス上の値を変更し、別
のＴＲパケットのためのセットアップを行うようにＨＰ
Ｉに知らせる。これは、前述したＣＦＧ ＢＵＳの動作
と同じである。図１３−５には、ＴＲ発信およびアクノ
リッジ・サイクルの例が示されている。

【０４０７】図１３−５においては、２つのＴＲ要求が
行われている。ＴＲ ＷＯＲＤが正しくセットアップさ
れると、ＨＰＩはＰＥＲ ＴＲ ＲＥＱ（ａｕ ｔｏ
ｍｅｇａ ｘｄｍａ ｉｎｔ ｓｙｎｃ１）をスイッチ
する。ある時間だけ遅く、ＴＲ ＰＥＲ ＡＣＫ（ｍｅ
ｇａ ｔｏ ａｕ ｔｒ ａｃｋ ｓｙｎｃ）がスイッ
チされ、要求が発信され終わったことをＨＰＩに知らせ
る。これはまた、それが別の要求を発信し得ることをＨ
ＰＩに知らせる。ＰＥＲ ＴＲ ＲＥＱは、要求が同期
装置を通らなければならないために、所望ならば、ＴＲ
ＷＯＲＤと同期してスイッチされ得ることに注意すべ
きである。しかし、ＨＰＩは同期装置によるタイミング
が保証され得ないので、ＰＥＲ ＴＲ ＲＥＱがスイッ
チした後にＴＲ ＷＯＲＤをスイッチしてはならない。
ＴＲ ＷＯＲＤは、ＴＲ ＰＥＲ ＡＣＫ信号がスイッチ
するまで維持されなければならない。ＨＰＩモジュール
は、ＴＲパケットを発信するほかに、２つのインタフェ
ースを介してメガモジュールによりアクセス可能でなけ
ればならない。以下の節では、これら２つのインタフェ
ースについて略述する。

【０４０８】

【表７０】

【０４０９】ＣＦＧ ＢＵＳは、ＨＰＩの制御レジスタ
へのアクセスをＣＰＵコアに提供する。それはデータ転
送を意図してはおらず、ＨＰＩ−ＨＩＵインタフェース
がデータ転送を処理する。ＣＦＧ ＢＵＳおよびＨＰＩ
−ＨＩＵインタフェースは無関係にかつ同時に動作す
る。ＣＦＧ ＢＵＳの読取りおよび書込みはＣＦＧ Ｂ
ＵＳ ＭＯＤ ＳＥＬ信号の遷移により開始される。ハ
ードウェアのリセット時に、このＭＯＤ ＳＥＬ信号は
０に初期化される。後のハイまたはロウへの遷移は、転
送が要求されていることを表示する。

【０４１０】図１３−６および図１３−７は、ＣＦＧ
ＢＵＳ ＭＯＤ ＳＥがそれぞれ負および正の場合のＣ
ＦＧ ＢＵＳ読取りを示す。要求モジュール（ＨＩＵ）
における同期遅延により、ＣＦＧ ＢＵＳ ＭＯＤ ＳＥ
Ｌ信号の遷移前のあるクロック数の間ＣＦＧ ＢＵＳ
ＡＤＤおよびＣＦＧ ＢＵＳ ＲＮＷ信号は安定してい
る。ＣＦＧ ＢＵＳ ＭＯＤ ＡＣＫは、ＣＦＧ ＢＵ
Ｓ ＲＥＡＤ ＤＡＴＡが有効になるサイクルにおいて
遷移すべきである。ＨＰＩの設計目標は、ＭＯＤ ＳＥ
Ｌの遷移に続く２サイクル以内にＡＣＫを遷移させるこ
とである。

【０４１１】図１３−８および図１３−７は、ＣＦＧ
ＢＵＳ ＭＯＤ ｓｅｌがそれぞれ負および正の場合の
ＣＦＧ ＢＵＳ書込みを示す。要求モジュール（ＨＩ
Ｕ）における同期遅延により、ＣＦＧ ＢＵＳ ＭＯＤ
ＳＥＬ信号の遷移前のあるクロック数の間ＣＦＧ ＢＵ
Ｓ ＷＲ ＤＡＴＡ，ＣＦＧ ＢＵＳ ＡＤＤおよびＣ
ＦＧ ＢＵＳ ＲＮＷ信号は安定している。ＣＦＧ Ｂ
ＵＳ ＭＯＤ ＡＣＫは、ＣＦＧ ＢＵＳ ＷＲ ＤＡ
ＴＡがＨＰＩ内に登録されるサイクルにおいて遷移すべ
きである。ＨＰＩの設計目標は、ＭＯＤ ＳＥＬの遷移に
続く２サイクル以内にＡＣＫを遷移させることである。

【０４１２】ＣＦＧ ＢＵＳは、モジュールの選択およ
びアクノリッジがレベル依存形でなく遷移依存形である
点を除外すれば、ＰＢＵＳに極めて類似していることに
注意すべきである。これは、ＨＩＵ内の同期論理の負担
を軽減するために行われたものである。ＰＢＵＳインタ
フェースが所望されるならば、ＨＰＩモジュールは、Ｃ
ＦＧ ＢＵＳをＰＢＵＳに変換するブロックを含み得
る。

【０４１３】ＨＰＩ用のＨＩＵは、ＣＦＧ ＢＵＳ Ｍ
ＯＤ ＳＥＬ〔２〕をデコードして、ＣＦＧ ＢＵＳ
ＭＯＤ ＡＣＫ〔２〕を適切に駆動し、これは、０ｘ０
１８８ＸＸＸＸの範囲内のアドレスをデコードしてＨＰ
Ｉモジュールに供給する。ＨＰＩ内の唯一のＣＰＵアク
セス可能レジスタはＨＰＩＣであり、これは０ｘ０１８
８００００のアドレスでアクセス可能である。この空間
内の全ての他のアドレスは定められておらず、ＨＰＩモ
ジュールによる部分的デコードが許容されている。

【０４１４】ＨＰＩモジュールは、ＣＦＧ ＢＵＳイン
タフェースのほかに、ＨＩＵにもインタフェースしなけ
ればならず、これはＨＰＩへのまたＨＰＩからの大容量
のデータ移動を行う。ＨＰＩ制御レジスタすなわちＨＰ
ＩＣは、ＨＩＵインタフェースを介してアクセスするこ
とはできないことに注意すべきである。ＨＩＵインタフ
ェースを介しての読取りおよび書込みアクセスは、ＨＰ
Ｉ読取りＦＩＦＯを充填し、また、ＨＰＩ書込みＦＩＦ
Ｏを空にする目的のためのみのものである。

【０４１５】ＨＰＩ ＨＩＵは、内部的に（メガモジュ
ールに対し）適切なＨＰＩアドレスをデコードする。こ
のアドレスの範囲（０ｘ６０００００００〜０ｘ６ＦＦ
ＦＦＦＦＦ）はユーザからは見えないことに注意すべき
である。このアドレス範囲は、ＴＣが読取りおよび書込
み指令を送るべきポートを決定し得るためにのみ必要と
されるものである。デコードされたアクセスは、ＨＩＵ
インタフェースを介してＨＰＩに示される。完全なアド
レスがＨＰＩに供給されるが、それは無視され得る。読
取りアクセスは、常に、ＨＰＩ書込みＦＩＦＯをアクセ
スし、一方、書込みは、常に、ＨＰＩ読取りＦＩＦＯを
アクセスする。

【０４１６】ＨＩＵインタフェースは、ＣＦＧ ＢＵＳ
インタフェースと全く同様に、ＣＬＫＯＵＴ２に同期し
て動作する。ＨＩＵインタフェースの完全な説明につい
ては、図４−５に関する前述の議論を参照されたい。

【０４１７】２つのＭＣＳＰユニットが、ＤＳＰ内のメ
ガモジュールの外側に例示されている。これらは、装置
のための直列インタフェースを与え、さまざまな一般的
なアナログ・インタフェース回路（ＡＩＣ），コーダお
よび恐らくは直列インタフェースを有する別のＤＳＰま
たはマイクロコントローラのような他のインテリジェン
ト直列装置に対してインタフェース動作を行う。コアに
対するＭＣＳＰインタフェースは、ＨＩＵおよびＣＦＧ
ＢＵＳ機構に対するインタフェースへの変更を必要と
する。ＭＣＳＰの目的は、ＭＣＳＰ毎に５０Ｍｂ／ｓの
帯域幅を維持することである。

【０４１８】ＭＣＳＰモジュールは２つのメガモジュー
ル境界インタフェースに接続されなければならない。読
取りおよび書込みデータはＴＣのＡＵ−ＨＩＵインタフ
ェースの１つを介して送られ、それへはＭＣＳＰデータ
経路（ＤＭＡインタフェース）が接続されなければなら
ない。ＭＣＳＰはまた、周辺制御用のＣＦＧ ＢＵＳ
（ＲＨＥＡバスインタフェース）にも接続されなければ
ならない。追加のコンパティビリティ要求として、ＭＣ
ＳＰのデータ側（受信および送信データレジスタ）もま
た、ＣＦＧ ＢＵＳを介してアクセス可能でなければな
らない。

【０４１９】２つのＭＣＳＰインタフェース用のアドレ
ス・デコーディングは、ＭＣＳＰコアの外部で処理され
る。ＭＣＳＰは、同時アクセスの場合に、ＨＩＵインタ
フェースとＣＦＧ ＢＵＳインタフェースとの両者の間
のデータチャネルにおける要求を多重化するためのアー
ビトレーション論理を含む。ＣＦＧ ＢＵＳの方が高い
優先順位を有する。ここでは、ＣＦＧ ＢＵＳアクセス
は、ＸＤＭＡよりもむしろＣＰＵにより最も頻繁に開始
されると考えられる。さらに、２つのＭＣＳＰは単一の
ＨＩＵモジュールに対しインタフェースされなければな
らないことにも注意すべきである。しかし、別個のＣＦ
Ｇ ＢＵＳ空間（モジュール選択）が制御チャネルのた
めに備えられる。以下のアドレスおよびＣＦＧ ＢＵＳ
空間は、各ＭＣＳＰ用に定められたものである。

【０４２０】

【表７１】

【０４２１】ＭＣＳＰデータ・チャネルに対するＨＩＵ
ＡＵインタフェースについては、詳細に前述した。Ｃ
ＦＧ ＢＵＳについても、また前述した。ＭＣＳＰ Ｃ
ＦＧ ＢＵＳインタフェースは、メガモジュール内のＭ
ＣＳＰＨＩＵにより与えられる。このＨＩＵは、ＭＣＳ
Ｐ ＨＩＵ ＣＬＯＣＫによって制御される外部クロッ
ク領域に対するＣＦＧ ＢＵＳの同期を処理する。ＭＣ
ＳＰモジュールの場合、両モジュールは、（バックエン
ドにおいて）同じ速度で動作させられ得る。ＣＬＯＣＫ
ＯＵＴ２は、これらのインタフェース用の基準クロック
として用いられるように意図されている。ＣＬＯＣＫＯ
ＵＴ２は、ＭＣＳＰ用のＭＣＳＰ ＨＩＵ ＣＬＯＣＫ
として、メガモジュール内に結合し返される。このクロ
ックはまた、同期のためにＭＣＳＰへも供給される。Ｃ
ＦＧ ＢＵＳおよびＡＨ ＨＩＵインタフェースの双方
は、ＭＣＳＰ ＨＩＵ ＣＬＯＣＫのクロック領域内で
動作する。

【０４２２】ＣＦＧ ＢＵＳインタフェースは、ＭＣＳ
Ｐ ＲＨＥＡバス・インタフェースを置換し、ＭＣＳＰ
モジュールの制御レジスタ・アクセスおよび一般構成の
ために用いられるように意図されている。データ・チャ
ネル（受信および送信データ・レジスタ）は、通常、デ
ータ・チャネル（以前はＤＭＡインタフェース、今はＡ
Ｕ ＨＩＵインタフェース）および制御インタフェース
（以前はＲＨＥＡ、今はＣＦＧ ＢＵＳ）の双方へアク
セス可能でなければならない。直列ポートデータ移動の
好ましい方法は、ＡＵ ＨＩＵポートを介してのもので
ある。しかし、ＣＦＧ ＢＵＳポートは、データ・レジ
スタへもアクセスを有する。各直列ポート用の制御レジ
スタは、ＡＵ ＨＩＵインタフェースを介してアクセス
し得ない方がよい。

【０４２３】これをサポートするためには、ＭＣＳＰ
が、ＣＦＧ ＢＵＳおよびＡＵ ＨＩＵインタフェース
の双方による同時アクセスの場合を処理するためのある
アービトレーション論理を含む必要がある。競合の場合
には、ＣＦＧ ＢＵＳが優先権を与えられる。注意すべ
きこととして、アドレスの比較の必要はなく、ＭＣＳＰ
は、ＭＣＳＰへのＣＦＧ ＢＵＳアクセスに対し、ＡＵ
−ＨＩＵインタフェースを機能停止させ得る。ＣＦＧ
ＢＵＳアクセスはかなり稀で大部分が最初の構成サイク
ル中にのみ生じるので、これはパフォーマンスに強い影
響を与えるとは思われない。以下の節では、ＭＣＳＰブ
ロック用のＣＦＧ ＢＵＳおよびＨＩＵインタフェース
について略述する。

【０４２４】

【表７２】

【０４２５】ＣＦＧ ＢＵＳは、直列ポートの制御レジ
スタへのアクセスをＣＰＵコアに提供し、また、データ
転送のためにも用いられ得る。しかし、データ転送のた
めには、データ・チャネル（ＡＵ−ＨＩＵインタフェー
ス）が用いられる方がよい。ＣＦＧ ＢＵＳおよびＭＳ
ＣＰ−ＨＩＵインタフェースは無関係にかつ同時に動作
する。

【０４２６】ＣＦＧ ＢＵＳの読取りおよび書込みはＣ
ＦＧ ＢＵＳ ＭＯＤ ＳＥＬ信号の遷移により開始さ
れる。ハードウェアのリセット時に、このＭＯＤ ＳＥ
Ｌ信号は０に初期化される。後のハイまたはロウへの遷
移は、転送が要求されていることを表示する。これらの
遷移は、図１３−６から図１３−９までに関連して前述
したものと同様である。

【０４２７】各直列ポートは、それ自身のＭＯＤ ＳＥ
ＬおよびＭＯＤ ＡＣＫ信号を有する。選択およびアク
ノリッジはメガモジュール内においてアドレス・デコー
ドを受けるので、直列ポートはそれら自身のレジスタ空
間デコーディングの責任を持ちさえすればよい。全直列
ポート・レジスタ空間（データおよび制御レジスタ）は
ＣＦＧ ＢＵＳインタフェースを介してアクセス可能で
なければならない。

【０４２８】ＭＣＳＰモジュールは、ＣＦＧ ＢＵＳイ
ンタフェースのほかに、ＨＩＵへもインタフェースしな
ければならず、これは直列ポートへのまた直列ポートか
らの大容量のデータ移動を行う。ＭＣＳＰ制御レジスタ
はＨＩＵインタフェースを介してアクセスすることはで
きないことに注意すべきである。ＨＩＵインタフェース
を介しての読取りおよび書込みアクセスは、ポートの直
列データ・ストリームにサービスする目的のためのみの
ものである。

【０４２９】ＭＣＳＰ ＨＩＵは、内部的に（メガモジ
ュールに対し）適切なＭＣＳＰアドレスをデコードす
る。デコードされたアクセスは、ＨＩＵインタフェース
を介してＭＣＳＰに示される。完全なアドレスがＭＣＳ
Ｐに供給されるが、ＬＳビットは無視され得る。読取り
アクセスは、常に、適切なＭＣＳＰ ＲＤＲ（読取りデ
ータ・レジスタ）をアクセスし、一方、書込みは、常
に、適切なＷＤＲ（書込みデータ・レジスタ）をアクセ
スする。しかし、ＭＣＳＰは、相互間においてＨＩＵか
らアクセスを分離する責任を有する。すなわち、ＭＣＳ
Ｐ０は０ｘ３０００００００にあり、ＭＣＳＰ１は０ｘ
３４００００００にあるので、供給されたＨＩＵ ＭＣ
ＳＰ ＡＤＤＲバスのビット２６は、ＭＣＳＰへのアク
セスを識別するためにデコードされなければならない。
ＴＣはこれら２つの空間間の交差を本来サポートしない
ので、指令が有効（下記参照）になり、直列ポートが選
択されたとき、それはその指令が完了するまで選択状態
に留まる。

【０４３０】ＨＩＵインタフェースは、ＣＦＧ ＢＵＳ
インタフェースと全く同様に、ＣＬＫＯＵＴ２に同期し
て動作する。これは、できるだけ多くのクロック領域を
なくすために、設計により行われた。ＨＩＵインタフェ
ースの完全な説明については、図４−５に関する前述の
議論を参照されたい。

【０４３１】データ・インタフェースに加え、ＭＣＳＰ
モジュールはそれぞれ、イベント発生、特にＣＰＵに対
するＸＤＭＡおよび割込みの目的のために、４つの信号
をメガモジュールに供給する。以下の信号が供給され
る。

【０４３２】

【表７３】

【０４３３】各直列ポートは４つのみのイベントをメガ
モジュールに提供することに注意すべきである。早期の
直列ポート・モジュールは、Ａ−ＢＩＳ直列規格（欧州
規格）をサポートするために、直列ポート毎に２つの追
加のイベントを含んでいた。これら追加のイベントは、
ブロック転送中の係数の再ロードのために用いられる。
このタイプの動作は、追加のイベント信号なしに、ＸＤ
ＭＡ制御装置を用いて行われる。したがって、以上にリ
ストされたイベントのみがメガモジュールに提供され
る。直列ポート・モジュールからの追加のイベント信号
は接続されないままにされ得る。

【０４３４】２つのタイマがメガモジュールの外側に例
示されている。これらは、ＤＳＰアプリケーションにお
いて典型的なリアルタイム割込みおよび周期的ウォッチ
ドッグ・カウントのようなシステム・タイミング機能の
ためのものである。

【０４３５】タイマポートへのまたタイマポートからの
帯域幅は例外的に小さい。これらのタイマは、最も頻繁
に、リアルタイム・カウンティングに対する周期的割込
みのために構成され、または、恐らくはＸＤＭＡイベン
ト用のソースとしてのみ用いられる。これらのタイマは
有用なデータの送信および受信はしないので、タイマへ
のアクセスは構成および制御サイクルのみへ制限され
る。したがって、メガモジュールからコアへのインタフ
ェースは、他の周辺装置と同様に、ＨＩＵ設計を必要と
しない。むしろ、タイマ・モジュールはシステムＣＦＧ
ＢＵＳを介してインタフェースされる。ＥＭＩＦおよ
びＨＰＩのような他の周辺装置は、それらそれぞれのＨ
ＩＵにより与えられるＣＦＧ ＢＵＳインタフェースを
含むことを想起すべきである。タイマ・モジュールは、
メガモジュール境界に同じインタフェースを含むが、Ｈ
ＩＵは含まれない。タイマ・モジュール用のメガモジュ
ール・インタフェースは、追加のＣＦＧ ＢＵＳ装置が
メガモジュールの外側に実現され得るように、適切なモ
ジュール選択およびアクノリッジ信号と使用されていな
い選択およびアクノリッジ信号のいずれかとを含む。

【０４３６】タイマ・モジュールはメガモジュールＣＦ
Ｇ ＢＵＳ境界インタフェースに接続されなければなら
ない。アーキテクチャ的には、このインタフェースは、
ＣＦＧ ＢＵＳからの読取りおよび書込みデータ経路が
メガモジュール内へ帰らないので、バス上の最後のＣＦ
Ｇ ＢＵＳノードとなる。図１４−１は、これを示すＣ
ＦＧ ＢＵＳのブロック図である。タイマはＣＦＧ Ｂ
ＵＳを介してＣＰＵまたはＴＣによりアクセスされる。
以下のアドレス範囲が定められる。

【０４３７】

【表７４】

【０４３８】ＣＦＧ ＢＵＳインタフェースについて
は、前述した。タイマＣＦＧ ＢＵＳインタフェースは
メガモジュールによって与えられる。タイマはバックエ
ンドに供給されるクロック入力に同期するので、これら
のインタフェースには特に同期の必要はない。メガモジ
ュールは、タイマ・インタフェース用のＣＬＫＯＵＴ２
で動作するＣＦＧ ＢＵＳインタフェースを与える。Ｃ
ＦＧ ＢＵＳ信号は、メガモジュール境界にあるこの最
後のノードのために登録される。同期論理もまた含まれ
得る。図１４−２および図１４−３は、タイマ用のＣＦ
Ｇ ＢＵＳ読取りおよび書込みサイクルをそれぞれ示
す。

【０４３９】データ・インタフェースに加え、タイマ・
モジュールはそれぞれ、イベント発生、特にＣＰＵに対
するＸＤＭＡおよび割込みの目的のために、信号をメガ
モジュールに供給する。以下の信号が供給される。

【０４４０】

【表７５】

【０４４１】本発明およびその利点を詳細に説明してき
たが、さまざまな変更，置換および改変が、添付の特許
請求の範囲により定められる本発明の精神および範囲か
ら逸脱することなく行われ得ることを理解すべきであ
る。

【０４４２】（関連出願に対するクロスリファレンス）
本願は、権利者を共通とする出願である、Ｓ．Ｎ．０９
／００８，９０９（ＴＩ−２２１０６），Ｓ．Ｎ．０９
／０１２６７６（ＴＩ−２２１０９），Ｓ．Ｎ．０９／
０１２，３８０（ＴＩ−２３６０４），Ｓ．Ｎ．０９／
０１２，３８１（ＴＩ−２４３３３），Ｓ．Ｎ．０９／
０１２，３２４（ＴＩ−２４３３４），Ｓ．Ｎ．０９／
０１２，６９３（ＴＩ−２４３３５），Ｓ．Ｎ．０９／
０１２，３２５（ＴＩ−２４９４２），Ｓ．Ｎ．０９／
０１２，３３２（ＴＩ−２４９５６），Ｓ．Ｎ．０９／
０１２，３２７（ＴＩ−２５２４８），Ｓ．Ｎ．０９／
０１２，３２９（ＴＩ−２５３０９），およびＳ．Ｎ．
０９／０１２，３２６（ＴＩ−２５３１０）に関連し、
これらは全て本願と同時に出願されており、ここで参照
されてその開示が本願に取り込まれている。

【図面の簡単な説明】

【図１−１】メモリマップを示す図である。

【図１−２】データ・キャッシュ／ＣＰＵパイプライン
を示す図である。

【図１−３】Ｌ２キャッシュ／ＳＲＡＭ構成を示す図で
ある。

【図１−４】Ｌ２のブロック図である。

【図１−５】コヒーレンシの例（パート１／３）を示す
図である。

【図１−６】コヒーレンシの例（パート２／３）を示す
図である。

【図１−７】コヒーレンシの例（パート３／３）を示す
図である。

【図１−８】Ｌ２制御レジスタを示す図である。

【図１−９】メモリ・アトリビュート・レジスタ（ＭＡ
Ｒ）を示す図である。

【図２−１】ＣＦＧ ＢＵＳ読取りサイクルを示す図で
ある。

【図２−２】ＣＦＧ ＢＵＳ書込みサイクルを示す図で
ある。

【図２−３】ＣＦＧ ＢＵＳフローを示す図である。

【図２−４】ＣＦＧ ＢＵＳ ＨＩＵアーキテクチャを
示す図である。

【図２−５】ＡＵクロック領域におけるＣＦＧ ＢＵＳ
読取りを示す図である。

【図２−６】ＡＵクロック領域におけるＣＦＧ ＢＵＳ
書込みを示す図である。

【図３−１】ＴＲバスを示す図である。

【図３−２】ＴＲパケットを示す図である。

【図３−３】ＴＲノード・タイミング（ローカル・イン
タフェース）を示す図である。

【図３−４】キュー・アクノリッジ（ＱＡＣＫ）・バス
・タイミングを示す図である。

【図３−５】割当てカウンタの動作（機能上）を示す図
である。

【図３−６】キュー完了（ＱＣＯＭＰ）バスのタイミン
グを示す図である。

【図４−１】キュー・マネジャーを示す図である。

【図４−２】ＴＣパイプラインを示す図である。

【図４−３】インデックス形およびパッチ調整アドレッ
シングを示す図である。

【図４−４】ＨＩＵアーキテクチャを示す図である。

【図４−５】ＡＵ−ＨＩＵインタフェースを示す図であ
る。

【図４−６】ＡＵ指令受理サイクルを示す図である。

【図４−７】ＡＵ書込みデータ・アクノリッジを示す図
である。

【図４−８】ＡＵ読取りデータの有効／エラーを示す図
である。

【図５−１】ＸＤＭＡ制御装置を示す図である。

【図５−２】ＸＤＭＡレジスタ（機能図）を示す図であ
る。

【図５−３】ＸＤＭＡ制御レジスタを示す図である。

【図５−４】ＸＤＭＡパラメータ記憶装置を示す図であ
る。

【図５−５】ＸＤＭＡパラメータＲＡＭおよびオプショ
ン・フィールドを示す図である。

【図５−６】割当てカウンタの動作（機能上）を示す図
である。

【図５−７】ＴＲエレメント・インデックスの発生を示
す図である。

【図５−８】ＴＲレポート・ワードの発生を示す図であ
る。

【図６】ＸＤＭＡ ＩＮＴ境界条件を示す図である。

【図７−１】割込みＭＵＸ制御レジスタを示す図であ
る。

【図７−２】ＥＸＩＮＴＰレジスタを示す図である。。

【図８−１】ＰＬＬのブロック図である。

【図８−２】Ｃ６２１１フロップ構造を示す図である。

【図９】ＴＭＳ３２０Ｃ６２１１クロック領域を示す図
である。

【図１０】ＣＳＲパワーダウン・フィールドを示す図で
ある。

【図１１】パワーダウン・ブロック（機能上）を示す図
である。

【図１２−１】ＥＭＩＦのブロック図である。

【図１２−２】ＥＭＩＦグローバル制御レジスタの図で
ある。

【図１２−３】ＥＭＩＦ ＣＥ（０／１／２／３）空間
制御レジスタの図である。

【図１２−４】ＥＭＩＦ ＳＤＲＡＭ制御レジスタの図
である。

【図１２−５】ＥＭＩＦ ＳＤＲＡＭリフレッシュ周期
の図である。

【図１２−６】ＥＭＩＦ ＳＤＲＡＭ拡張レジスタの図
である。

【図１２−７】負ＣＦＧ ＢＵＳ ＭＯＤ ＳＥＬによ
るＣＦＧ ＢＵＳ読取りを示す図である。

【図１２−８】正ＣＦＧ ＢＵＳ ＭＯＤ ＳＥＬによ
るＣＦＧ ＢＵＳ読取りを示す図である。

【図１２−９】負ＣＦＧ ＢＵＳ ＭＯＤ ＳＥＬによ
るＣＦＧ ＢＵＳ書込みを示す図である。

【図１２−１０】正ＣＦＧ ＢＵＳ ＭＯＤ ＳＥＬに
よるＣＦＧ ＢＵＳ書込みを示す図である。

【図１２−１１】ＥＭＩＦ−ＨＩＵトランザクションの
例を示す図である。

【図１２−１２】連続的ＥＭＩＦ−ＨＩＵ書込みトラン
ザクションを示す図である。

【図１２−１３】ＥＭＩＦデータバス上における装置配
置を示す図である。

【図１２−１４】読取りデータ経路を示す図である。

【図１２−１５】減少形読取りを示す図である。

【図１２−１６】書込みデータ経路を示す図である。

【図１２−１７】減少形書込みを示す図である。

【図１２−１８】ｃａｓ待ち時間２，バースト長１によ
るマルチバンク読取りアクセスを示す図である。

【図１２−１９】ｃａｓ待ち時間２，バースト長２によ
るマルチバンク読取りアクセスを示す図である。

【図１２−２０】ｃａｓ待ち時間２，バースト長４によ
るマルチバンク読取りアクセスを示す図である。

【図１２−２１】ｃａｓ待ち時間２，バースト長４によ
る２連続読取りを示す図である。

【図１２−２２】ＳＤＲＡＭ読取りの開始を示す図であ
る。

【図１２−２３】ＳＤＲＡＭ読取りの終了を示す図であ
る。

【図１２−２４】ＳＤＲＡＭ書込みの開始を示す図であ
る。

【図１２−２５】ＳＤＲＡＭ書込みの終了を示す図であ
る。

【図１２−２６】連続読取り中のギャップレス・アクセ
スを示す図である。

【図１２−２７】ＥＭＩＦ−ＳＢＳＲＡＭインタフェー
スを示す図である。

【図１２−２８】６ワードＳＢＳＲＡＭの読取り，ＥＡ
〔３：２〕＝００を示す図である。

【図１２−２９】６ワードＳＢＳＲＡＭの読取り，ＥＡ
〔３：２〕＝０１を示す図である。

【図１２−３０】６ワードＳＢＳＲＡＭの読取り，ＥＡ
〔３：２〕＝１０を示す図である。

【図１２−３１】６ワードＳＢＳＲＡＭの読取り，ＥＡ
〔３：２〕＝１１を示す図である。

【図１２−３２】ＳＢＳＲＡＭ読取り用の減少モードを
示す図である。

【図１２−３３】６ワードＳＢＳＲＡＭの書込み，ＥＡ
〔３：２〕＝００を示す図である。

【図１２−３４】６ワードＳＢＳＲＡＭの書込み，ＥＡ
〔３：２〕＝０１を示す図である。

【図１２−３５】６ワードＳＢＳＲＡＭの書込み、ＥＡ
〔３：２〕＝１０を示す図である。

【図１２−３６】６ワードＳＢＳＲＡＭの書込み，ＥＡ
〔３：２〕＝１１を示す図である。

【図１２−３７】ＳＢＳＲＡＭ書込み用の減少モードを
示す図である。

【図１２−３８】２サイクル非同期インタフェースによ
るＡＲＤＹの使用を示す図である。

【図１２−３９】高レベルＣ６２１１クロック図であ
る。

【図１２−４０】Ｃ６２１１ＥＣＬＫＩＮの図である。

【図１２−４１】外部装置からＥＭＩＦへの読取りを示
す図である。

【図１２−４２】ＥＭＩＦから外部装置への書込みを示
す図である。

【図１３−１】ＨＰＩ書込みシーケンスを示す図であ
る。

【図１３−２】ＨＰＩ読取りシーケンスを示す図であ
る。

【図１３−３】ＨＰＩデータ経路を示す図である。

【図１３−４】ＨＰＩ ＴＲアドレス発生を示す図であ
る。

【図１３−５】ＨＰＩ ＴＲ要求インタフェースを示す
図である。

【図１３−６】負のＣＦＧ ＢＵＳ ＭＯＤ ＳＥＬに
よるＣＦＧ ＢＵＳ読取りを示す図である。

【図１３−７】正のＣＦＧ ＢＵＳ ＭＯＤ ＳＥＬに
よるＣＦＧ ＢＵＳ読取りを示す図である。

【図１３−８】負のＣＦＧ ＢＵＳ ＭＯＤ ＳＥＬに
よるＣＦＧ ＢＵＳ書込みを示す図である。

【図１３−９】正のＣＦＧ ＢＵＳ ＭＯＤ ＳＥＬに
よるＣＦＧ ＢＵＳ書込みを示す図である。。

【図１４−１】ＣＦＧ ＢＵＳフローを示す図である。

【図１４−２】タイマＣＦＧ ＢＵＳ読取りサイクルを
示す図である。

【図１４−３】タイマＣＦＧ ＢＵＳ書込みサイクルを
示す図である。

【符号の説明】

Ｌ１Ｄ 第１のレベルの命令キャッシュメモリ Ｌ１Ｉ 第１のレベルのデータ・キャッシュメモリ Ｌ２ 第２のレベルの統合形データ／命令メモリバンク

Claims (1)

【特許請求の範囲】
1. 【請求項１】 並列データ演算を行い得る機能ユニット
   の第１のセットと、 並列データ演算を行い得る機能ユニットの第２のセット
   と、 前記第１および第２の機能ユニットを接続するデータ相
   互接続経路と、 前記第１および第２の機能ユニットと相互接続された複
   数のキャッシュレベルと、 を含む、マイクロプロセッサ。