【特許請求の範囲】
【請求項１】それぞれに第１のデータ・ビット系列が入力される複数の相関デバイスに結合されるよう配置され、符号発生器、少なくとも１つの個別のレジスタを有する第１のシフトレジスタ、および状態バッファを備える符号生成装置であって、
前記符号発生器は、前記第１のシフト・レジスタに出力される第２のデータ・ビット系列を生成し、該第１のシフト・レジスタは、少なくとも１つのシフトされた第２のデータ・ビット系列を生成し、
前記符号生成装置が、前記第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列のうち少なくとも一方が前記相関デバイスのそれぞれに入力されるよう配置され、
前記状態バッファは、前記第１のシフト・レジスタにおける予め決められた数のシフトの後、少なくとも前記符号発生器からの記憶情報を記憶し、予め決められた復元時間に少なくとも該符号発生器に該記憶情報を出力するようにした符号生成装置。
【請求項２】前記状態バッファが、前記第１のシフトレジスタにおける予め決められた数のシフトの後で、該第１のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に該第１のシフトレジスタおよび符号発生器に該記憶情報を出力するようにした請求項１に記載の符号生成装置。
【請求項３】前記第１のシフトレジスタにおける予め決められた数のシフトが、前記第１のシフトレジスタの個々のレジスタの数に等しい請求項１に記載の符号生成装置。
【請求項４】前記符号発生器が、前記第２のデータ・ビット系列を生成するのに使用される少なくとも２つの線形フィードバック・シフトレジスタ（ＬＦＳＲ）を備えており、
前記記憶情報が、少なくとも該ＬＦＳＲの内容を含むようにした請求項１に記載の符号生成装置。
【請求項５】前記状態バッファが、前記第１のシフトレジスタにおける予め決められた数のシフトの後で、該第１のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に該第１のシフトレジスタおよび符号発生器に該記憶情報を出力し、
該記憶情報が、前記第１のシフトレジスタの個々のレジスタの内容および前記ＬＦＳＲの内容を含むようにした請求項４に記載の符号生成装置。
【請求項６】前記ＬＦＳＲが、ロングコードのＬＦＳＲと、同相ＬＦＳＲおよび直交ＬＦＳＲの少なくとも一方とを備える請求項４に記載の符号生成装置。
【請求項７】前記予め決められた復元時間が、次のサイクル期間の開始時点である請求項１に記載の符号生成装置。
【請求項８】前記符号生成装置が初期状態マスクを備えており、該初期状態マスクが、前記第２のデータ・ビット系列を生成するのに前記符号発生器によって使用される初期状態情報を、該符号発生器に入力するようにした請求項１に記載の符号生成装置。
【請求項９】前記符号発生器が、前記第２のデータ・ビット系列を生成するのに使用される少なくとも２つの線形フィードバック・シフトレジスタ（ＬＦＳＲ）を備えており、
前記初期状態情報が、該ＬＦＳＲの初期内容を含むようにした請求項８に記載の符号生成装置。
【請求項１０】前記記憶情報が、少なくとも前記ＬＦＳＲの内容を含むようにした請求項９に記載の符号生成装置。
【請求項１１】前記状態バッファが、前記第１のシフトレジスタにおける予め決められた数のシフトの後で、該第１のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に該第１のシフトレジスタおよび符号発生器に該記憶情報を出力し、
該記憶情報が、前記第１のシフトレジスタの個々のレジスタの内容および前記ＬＦＳＲの内容を含むようにした請求項１０に記載の符号生成装置。
【請求項１２】前記ＬＦＳＲが、ロングコードのＬＦＳＲと、同相ＬＦＳＲおよび直交ＬＦＳＲの少なくとも一方とを備える請求項９に記載の符号生成装置。
【請求項１３】前記符号生成装置が、前記符号発生器に結合された、前記ロングコードのＬＦＳＲにロングコードのマスクを入力するロングコード・マスク・デバイスを備える請求項１２に記載の符号生成装置。
【請求項１４】前記第１のシフトレジスタが、複数の個々のレジスタを有し、複数のシフトされた第２のデータ・ビット系列を生成する請求項１に記載の符号生成装置。
【請求項１５】前記符号生成装置が、少なくとも１つの個別のレジスタを有する第２のシフトレジスタをさらに備えており、
前記符号発生器は、該第２のシフトレジスタに出力される第３のデータ・ビット系列を生成し、該第２のシフトレジスタが、少なくとも１つのシフトされた第３のデータ・ビット系列を生成し、
前記符号生成装置が、該第３のデータ・ビット系列およびシフトされた第３のデータ・ビット系列の少なくとも一方が前記相関デバイスのそれぞれに入力されるよう配置されており、
前記状態バッファは、前記第１および第２のシフトレジスタにおける予め決められた数のシフトの後で、少なくとも前記符号発生器からの記憶情報を記憶し、予め決められた復元時間に少なくとも該符号発生器に該記憶情報を出力するようにした請求項１に記載の符号生成装置。
【請求項１６】前記状態バッファが、前記第１および第２のシフトレジスタにおける予め決められた数のシフトの後で、該第１および第２のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に、前記第１および第２のシフトレジスタおよび符号発生器に該記憶情報を出力するようにした請求項１５に記載の符号生成装置。
【請求項１７】前記符号生成装置が、初期状態マスクをさらに備えており、
該初期状態マスクが、前記第２および第３のデータ・ビット系列を生成するのに前記符号発生器によって使用される初期状態情報を該符号発生器に入力するようにした請求項１５に記載の符号生成装置。
【請求項１８】前記符号発生器が、前記第２および第３のデータ・ビット系列を生成するのに使用される少なくとも３つの線形フィードバック・シフトレジスタ（ＬＦＳＲ）を備えており、
前記初期状態情報が、該ＬＦＳＲの初期内容を含み、前記記憶情報が、少なくとも該ＬＦＳＲの内容を含むようにした請求項１７に記載の符号生成装置。
【請求項１９】前記状態バッファが、前記第１および第２のシフトレジスタにおける予め決められた数のシフトの後で、該第１および第２のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に、該第１および第２のシフトレジスタおよび符号発生器に該記憶情報を出力し、
該記憶情報が、前記第１および第２のシフトレジスタの個々のレジスタの内容および前記ＬＦＳＲの内容を含むようにした請求項１８に記載の符号生成装置。
【請求項２０】前記ＬＦＳＲが、ロングコードのＬＦＳＲ、同相ＬＦＳＲおよび直交ＬＦＳＲを備えており、
前記第２のデータ・ビット系列が、該ロングコードのＬＦＳＲおよび同相ＬＦＳＲを使用することによって生成され、前記第３のデータ・ビット系列が、該ロングコードのＬＦＳＲおよび直交ＬＦＳＲを使用することによって生成されるようにした請求項１９に記載の符号生成装置。
【請求項２１】前記符号生成装置が、前記符号発生器に結合された、前記ロングコードのＬＦＳＲにロングコード・マスクを入力するロングコード・マスク・デバイスを備えるようにした請求項２０に記載の符号生成装置。
【請求項２２】請求項１に記載の符号生成装置を組み込んだ相関装置であって、それぞれに前記第１のデータ・ビット系列が入力される複数の相関デバイスを備え、
それぞれの相関デバイスに、前記第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列の少なくとも一方が入力されようにした相関装置。
【請求項２３】前記第１のシフトレジスタにおける予め決められた数のシフトが、該第１のシフトレジスタの個々のレジスタの数に等しい請求項２２に記載の相関装置。
【請求項２４】前記予め決められた復元時間が、次のサイクル期間の開始時点である請求項２２に記載の相関装置。
【請求項２５】前記符号生成装置が初期状態マスクをさらに備えており、
該初期状態マスクが、前記第２のデータ・ビット系列を生成するのに前記符号発生器によって使用される初期状態情報を、該符号発生器に入力するようにした請求項２２に記載の相関装置。
【請求項２６】前記符号発生器が、前記第２のデータ・ビット系列を生成するのに使用される少なくとも２つの線形フィードバック・シフトレジスタ（ＬＦＳＲ）を備えており、
前記初期状態情報が、該ＬＦＳＲの初期内容を含み、前記記憶情報が、少なくとも該ＬＦＳＲの内容を含むようにした請求項２５に記載の相関装置。
【請求項２７】前記状態バッファが、前記第１のシフトレジスタにおける予め決められた数のシフトの後で、該第１のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に、該第１のシフトレジスタおよび符号発生器に該記憶情報を出力し、
該記憶情報が、前記第１のシフトレジスタの個々のレジスタの内容および前記ＬＦＳＲの内容を含むようにした請求項２６に記載の相関装置。
【請求項２８】前記ＬＦＳＲが、ロングコードのＬＦＳＲと、同相ＬＦＳＲおよび直交ＬＦＳＲの少なくとも一方とを備える請求項２６に記載の相関装置。
【請求項２９】前記シフトレジスタが複数の個々のレジスタを備えており、複数のシフトされた第２のデータ・ビット系列を生成するようにした請求項２２に記載の相関装置。
【請求項３０】前記相関デバイスの数が、前記シフトされた第２のデータ・ビット系列の数以上である請求項２９に記載の相関装置。
【請求項３１】前記相関デバイスの数が、前記シフトされた第２のデータ・ビット系列の数の少なくとも２倍である請求項２９に記載の相関装置。
【請求項３２】請求項２２に記載の相関装置を組み込んだ符号分割多元接続（ＣＤＭＡ）の探索装置。
【請求項３３】それぞれに第１のデータ・ビット系列が入力される複数の相関デバイスに結合されるよう配置された符号生成装置における、該相関デバイスのそれぞれに入力される第２のデータ・ビット系列を生成する方法であって、
符号発生器を初期化するステップと、
前記符号発生器を使用して第２のデータ・ビット系列を生成するステップと、
第１のシフトレジスタを使用して前記第２のデータ・ビット系列をシフトし、少なくとも１つのシフトされた第２のデータ・ビット系列を生成するステップと、
前記第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列の少なくとも一方を前記相関デバイスのそれぞれに出力するステップと、
前記第２のデータ・ビット系列を予め決められたシフト回数だけシフトした後、少なくとも前記符号発生器からの記憶情報を保存するステップと、
予め決められた復元時間に、少なくとも前記符号発生器に前記記憶情報を出力するステップと、
を含む第２のデータ・ビット系列を生成する方法。
【請求項３４】ＣＤＭＡシステムにおいて、移動局から受信された伝送に従って該システムの時間遅延を基地局で判定する方法であって、該伝送は、ロングコードによって拡散され、第１および第２のＰＮ符号に従って変調されており、
該伝送をベースバンド信号にダウンコンバートするステップと、
前記ベースバンド信号のＰＮチップレートよりも速いレートで、該ベースバンド信号の一部をサンプリングしてサンプル値を生成するステップと、
前記サンプル値を記憶するステップと、
前記ロングコードの連続ビットおよび前記第１のＰＮ符号の連続ビットの和である第１の系列を生成するステップと、
前記ロングコードの連続ビットおよび前記第２のＰＮ符号の連続ビットの和である第２の系列を生成するステップと、
一連のＮ個の相関値対を生成するステップであって、Ｎはゼロより大きい正の整数であり、
第１の記憶されたサンプルから始まる、記憶されたいくつかの連続サンプルを、前記第１および第２の系列の同じ数の連続ビットに対してそれぞれ相関付けることにより、それぞれの相関値対を生成し、
それぞれ第１のビットから始まる、前記第１および第２の系列の連続ビットを使用して、第１の相関値対を生成し、
それぞれ次の順次ビットから始まる、前記第１および第２の系列の連続ビットを使用して、それぞれの連続した相関値対を生成するステップと、
前記一連の相関値のうち最大の相関値を求めるステップと、
前記一連の相関値における前記最大の相関値の位置に応じて、前記時間遅延を判定するステップと、
含むＣＤＭＡシステムの時間遅延を判定する方法。
【請求項３５】前記サンプリングするステップにおいて、前記レートが、前記ベースバンド信号のＰＮチップレートの少なくとも２倍である請求項３４に記載の方法。
【請求項３６】前記Ｎが、前記システムの時間遅延を含むＰＮチップ区間の数に少なくとも等しい請求項３４に記載の方法。
【請求項３７】前記一連の相関値対が、前記ベースバンド信号のＰＮチップレートよりもかなり速いレートで、前記系列の連続ビットを使用するようにした請求項３４に記載の方法。
【請求項３８】少なくとも１つの送信機および少なくとも１つの受信機を備え、該送信機において、送信すべきデジタル・データは、２Ｊ−１ビットごとに繰り返す予め決められた開始値のバイナリのロングコード（ＬＣ）系列を用いて拡散され、一定の予め決められたＰＮチップ区間および一定の予め決められたＰＮチップレートの擬似雑音（ＰＮ）チップの第１および第２のチャネルに変調され、該第１のＰＮチャネルは、２Ｋ−１ビットごとに繰り返す予め決められた開始値の第１のバイナリＰＮ系列に関連し、該第２のＰＮチャネルは、２Ｋ−１ビットごとに繰り返す予め決められた開始値の第２のバイナリＰＮ系列に関連し、前記送信機から受信機への伝送が伝送遅延を伴い、ＪおよびＫがゼロよりも大きい正の整数であってＪがＫ以上である無線通信システムにおける、ＰＮチップ区間の数によって前記伝送遅延を判定する方法であって、
Ｍが０よりも大きい正の整数であり、サンプルが少なくとも前記ＰＮチップレートで取り込まれたＭ個の受信信号サンプルをバッファに保存するステップと、
前記ロングコード系列を生成するステップと、
前記ＰＮ系列を生成するステップと、
前記バッファに保存されたサンプルを、前記ＰＮチップレートよりかなり速い速度で、前記ロングコードと第１のＰＮ系列の組合せであるＮ個の系列および前記ロングコードと第２の系列との組合せであるＮ個の系列に対して相関付けて、２Ｎ個の相関値を生成するステップであって、前記Ｎは０より大きい正の整数であり、前記Ｎ個の系列のそれぞれの長さはＭビットであり、前記それぞれの系列の最初のものは、前記ロングコードとＰＮ系列の組合せの第１のビット位置から始まり、前記Ｎ個の系列の後続のそれぞれは、前記ロングコードとＰＮ系列の組合せの後続の位置から始まるようにするステップと、
最大の相関値を求めるステップと、
前記相関値における前記最大の相関値の位置に従って、前記遅延を求めるステップと、
を含む伝送遅延を判定する方法。
【請求項３９】前記無線通信システムがＣＤＭＡシステムであり、前記Ｊが４２に等しく、前記Ｋが１５に等しい請求項３８に記載の方法。
【請求項４０】前記Ｎが、最大の伝送遅延を含むＰＮチップ区間の数に少なくとも等しい請求項３８に記載の方法。
【請求項４１】少なくとも１つの送信機および少なくとも１つの受信機を備え、該送信機において、デジタルデータは、２Ｊ−１ビットごとに繰り返す予め決められた開始値のバイナリのロングコード（ＬＣ）系列を用いて拡散され、一定の予め決められたＰＮチップ区間および一定の予め決められたＰＮチップレートの擬似雑音（ＰＮ）チップの第１および第２のチャネルに変調され、該第１のＰＮチャネルは、２Ｋ−１ビットごとに繰り返す予め決められた開始値の第１のバイナリＰＮ系列に関連し、該第２のＰＮチャネルは、２Ｋ−１ビットごとに繰り返す予め決められた開始値の第２のバイナリＰＮ系列に関連し、前記送信機から受信機への伝送が伝送遅延を伴い、ＪおよびＫがゼロよりも大きな正の整数であってＪがＫ以上である無線通信システムにおける、ＰＮチップ区間の数によって前記伝送遅延を判定する方法であって、
前記第１および第２のＰＮチャネルをベースバンドにダウンコンバートするステップと、
前記ＰＮチップレートの少なくとも２倍のレートで、前記第１および第２のチャネルのデジタルサンプルを求めるステップと、
２分の１ＰＮチップ区間おきに取り込まれたサンプルを含む、前記第１のＰＮチャネルのサンプル対の、少なくともＭ個の和の系列を第１のバッファに保存するステップと、
２分の１ＰＮチップ区間おきに取り込まれたサンプルを含む、前記第２のＰＮチャネルのサンプル対の、少なくともＭ個の和の系列を第２のバッファに保存するステップと、
２分の１ＰＮチップ区間おきに取り込まれたサンプルを含む、前記第１のＰＮチャネルのサンプル対の、少なくともＭ個の和の系列を第３のバッファに保存するステップであって、最初に取り込まれるサンプルが、前記第１のバッファの最初の和のサンプルよりも２分の１チップ区間遅れて取り込まれるステップと、
２分の１ＰＮチップ区間おきに取り込まれたサンプルを含む、前記第２のＰＮチャネルのサンプル対の、少なくともＭ個の和の系列を第４のバッファに保存するステップであって、最初に取り込まれるサンプルが、前記第２のバッファの最初の和のサンプルよりも２分の１チップ区間遅れて取り込まれるステップと、
前記ロングコートおよび前記第１のバイナリＰＮ系列のモジュロ２順次和である第１の順次バイナリ符号を生成するステップと、
前記ロングコードおよび前記第２のバイナリＰＮ系列のモジュロ２順次和である第２の順次バイナリ符号を生成するステップと、
前記バッファに保存された和を、前記ＰＮチップレートよりかなり速い速度で、前記第１および第２の順次符号のそれぞれのセグメントに対して相関付け、相関値を生成するステップと、
それぞれの相関値の中から最大の相関値を求めるステップと、
前記伝送遅延を、前記相関値における前記最大相関値の位置の２分の１に等しいＰＮチップ区間の数として判定するステップと、
を含む伝送遅延を判定する方法。
【請求項４２】前記相関付けを行うステップが、
前記第１および第２の順次バイナリ符号における第１の位置を基準位置として示すステップと、
第１の相関値を生成するステップと、
第２の相関値を生成するステップと、
前記基準位置を、それより前の初期値よりも１だけ大きい位置に復元し、前記第１の相関値および第２の相関値を求めるステップを合計Ｎ回繰り返して、２Ｎ個の相関値を求めるステップとを含み、前記第１の相関値を生成するステップが、
前記第１のバッファの値のそれぞれのビットに、前記第２の順次バイナリ符号の基準位置を順次乗じて第１の積を生成するステップと、
前記第３のバッファの値のそれぞれのビットに、前記第１の順次バイナリ符号の基準位置を順次乗じて第２の積を生成するステップと、
前記第２のバッファの値のそれぞれのビットに、前記第２の順次バイナリ符号の基準位置を順次乗じて第３の積を生成するステップと、
前記第４のバッファの値のそれぞれのビットに、前記第１の順次バイナリ符号の基準位置を順次乗じて第４の積を生成するステップと、
前記第４の積のビットに、前記第１の積のビットを反転したものを順次加えて第１の和を生成するステップと、
前記第３の積のビットに、前記第２の積のビットを順次加えて第２の和を生成するステップと、
前記第１の和を構成するビットを第１の積分値に並列に加え、
前記第２の和を構成するビットを第２の積分値に並列に加え、
反復的に、前記バッファの次の位置に進み、前記基準位置を前記順次バイナリ符号の次の位置に進ませ、前記第１および第２の積分値のそれぞれに前記Ｍ個の和が加えられるまで、前記第１の積を生成するステップから前記第２の積分値に並列に加えるステップまでのステップを繰り返すステップと、
前記第１の積分値を２乗して第１の平方を生成するステップと、
前記第２の積分値を２乗して第２の平方を生成するステップと、
前記第１の平方および第２の平方の和をとり、第１の相関値を生成するステップと、
前記第２の相関値を生成するステップが、
前記第３のバッファの値のそれぞれビットに、前記第２の順次バイナリ符号の基準位置を順次乗じて第５の積を生成するステップと、
１ＰＮチップ区間遅延された第１のバッファの値のそれぞれのビットに、前記第１の順次バイナリ符号の基準位置を順次乗じて第６の積を生成するステップと、
前記第４のバッファの値のそれぞれのビットに、前記第２の順次バイナリ符号の基準位置を順次乗じて第７の積を生成するステップと、
１ＰＮチップ区間遅延された第２のバッファの値のそれぞれのビットに、前記第１の順次バイナリ符号の基準位置を順次乗じて第８の積を生成するステップと、
前記第８の積のビットに、前記第５の積のビットを反転したものを順次加えて第３の和を生成するステップと、
前記第７の積のビットに、前記第６の積のビットを順次加えて第４の和を生成するステップと、
前記第３の和を構成するビットを、第３の積分値に並列に加えるステップと、
前記第４の和を構成するビットを、第４の積分値に並列に加えるステップと、
反復的に、前記バッファの次の位置に進み、前記基準位置を前記順次バイナリ符号の次の位置に進ませ、前記第３および第４の積分値のそれぞれにＭ個の和が加えられるまで、前記第５の積を生成するステップから前記第４の積分値に並列に加えるステップまでのステップを繰り返すステップと、
前記第３の積分値を２乗して第３の平方を生成するステップと、
前記第４の積分値を２乗して第４の平方を生成するステップと、
前記第３の平方と第４の平方の和をとり、第２の相関値を生成するステップと、を含む、請求項４１に記載の方法。
【請求項４３】前記無線通信システムがＣＤＭＡシステムであり、前記Ｊが４２に等しく、前記Ｋが１５に等しい請求項４１に記載の方法。
【請求項４４】前記Ｎが、前記システムの時間遅延を含むＰＮチップ区間に少なくとも等しい請求項４２に記載の方法。
【請求項４５】少なくとも１つの送信機および少なくとも１つの受信機を備え、該送信機において、デジタルデータは、２Ｊ−１ビットごとに繰り返す予め決められた開始値のバイナリのロングコード（ＬＣ）系列を用いて拡散され、一定の予め決めあれたＰＮチップ区間および一定の予め決められたＰＮチップレートの擬似雑音（ＰＮ）チップの第１および第２のチャネルに変調され、該第１のＰＮチャネルは、２Ｋ−１ビットごとに繰り返す予め決められた開始値の第１のバイナリＰＮ系列に関連し、該第２のＰＮチャネルは、２Ｋ−１ビットごとに繰り返す予め決められた開始値の第２のバイナリＰＮ系列に関連し、前記送信機から受信機への伝送が伝送遅延を伴い、ＪおよびＫがゼロよりも大きい正の整数であってＪがＫ以上である無線通信システムにおける、ＰＮチップ区間の数によって伝送遅延を判定する装置であって、
Ｍが０よりも大きい正の整数であって、Ｍ個のサンプル値を保存するバッファと、
受信信号サンプルのＭ個の組合せを算出して、前記バッファに保存する事前組合せ手段と、
前記ロングコードの系列を生成する第１の生成手段と、
前記ＰＮ系列を生成する第２の生成手段と、
前記バッファに保存された組合せを、前記ＰＮチップレートよりかなり速い速度で、前記ロングコードと第１のＰＮ系列の組合せであるＮ個の系列および前記ロングコードと第２のＰＮ系列の組合せであるＮ個の系列に対して相関付けて、２Ｎ個の相関値を生成する相関手段であって、該Ｎ個の系列のそれぞれの長さはＭビットであり、該Ｎ個の系列のそれぞれの最初のものは、前記ロングコードとＰＮ系列の組合せの第１のビット位置から始まり、該Ｎ個の系列の後続のそれぞれは、前記ロングコードとＰＮ系列の組合せの後続の位置から始まるようにする相関手段と、
前記相関値を記憶する累算手段と、
前記相関値の最大を求める手段と、
前記相関値における前記最大の相関値の位置に従って前記遅延を判定する手段と、
を備える伝送遅延を判定する装置。
【請求項４６】前記無線通信システムがＣＤＭＡシステムであり、前記Ｊが４２に等しく、前記Ｋが１５に等しい請求項４５に記載の装置。
【請求項４７】前記Ｎが、前記伝送遅延を含むＰＮチップ区間の数に少なくとも等しい請求項４５に記載の装置。
【請求項４８】少なくとも１つの送信機および少なくとも１つの受信機を備え、該送信機において、デジタルデータは、２Ｊ−１ビットごとに繰り返す予め決められた開始値のバイナリのロングコード（ＬＣ）系列を用いて拡散され、一定の予め決められたＰＮチップ区間および一定の予め決められたＰＮチップレートの擬似雑音（ＰＮ）チップの第１および第２のチャネルに変調され、該第１のＰＮチャネルは、２Ｋ−１ビットごとに繰り返す予め決められた開始値の第１のバイナリＰＮ系列に関連し、該第２のＰＮチャネルは、２Ｋ−１ビットごとに繰り返す予め決められた開始値の第２のバイナリＰＮ系列に関連し、前記送信機から受信機への伝送が伝送遅延を伴い、ＪおよびＫがゼロよりも大きい正の整数であってＪがＫ以上である無線通信システムにおける、ＰＮチップ区間の数によって伝送遅延を求める装置であって、
前記第１および第２のＰＮチャネルをベースバンドにダウンコンバートする手段と、
前記ＰＮチップレートの少なくとも２倍のレートで、前記第１および第２のチャネルのデジタルサンプルを求める手段と、
Ｍが０よりも大きい正の整数であって、それぞれが少なくともＭ個のサンプル値を記憶するバッファと、
２分の１ＰＮチップ区間おきに取り込まれたサンプルを含む、前記第１のＰＮチャネルのサンプル対の、少なくともＭ個の和の系列を第１のバッファに保存する事前組合せ手段と、
２分の１ＰＮチップ区間おきに取り込まれたサンプルを含む、前記第２のＰＮチャネルのサンプル対の、少なくともＭ個の和の系列を第２のバッファに保存する事前組合せ手段と、
２分の１ＰＮチップ区間おきに取り込またサンプルを含む、前記第１のＰＮチャネルのサンプル対の、少なくともＭ個の和の系列を第３のバッファに保存する事前組合せ手段であって、最初に取り込まれるサンプルが、前記第１のバッファの最初の和のサンプルよりも２分の１チップ区間遅れて取り込まれるようにする事前組み合わせ手段と、
２分の１ＰＮチップ区間おきに取り込まれたサンプルを含む、前記第２のＰＮチャネルのサンプル対の、少なくともＭ個の和の系列を第４のバッファに保存する事前組合せ手段であって、最初に取り込まれるサンプルが、前記第２のバッファの最初の和のサンプルよりも２分の１チップ区間遅れて取り込まれるようにする事前組み合わせ手段と、
前記ロングコードと前記第１のバイナリＰＮ系列のモジュロ２順次和である第１の順次バイナリ符号を生成する第１の生成手段と、
前記ロングコードと前記第２のバイナリＰＮ系列のモジュロ２順次和である第２の順次バイナリ符号を生成する第２の生成手段と、
前記第１および第２の順次バイナリ符号のそれぞれのビット位置を、第１、第２、第３および第４のバッファにおける値と相関付けて、相関値を求める相関手段と、
前記相関値を記憶する手段と、
前記相関値のうち最大である最大相関値を求める手段と、
前記相関値における前記最大相関値の位置の２分の１に等しいＰＮチップ区間の数として、前記伝送遅延を判定する手段と、
を備える伝送遅延を判定する装置。
【請求項４９】前記相関付けを行う手段が、
前記第１および第２の順次バイナリ符号における第１の位置を基準位置として示す手段と、
第１の相関値を生成する手段と、
第２の相関値を生成する手段と、
前記基準位置を、その前の初期値よりも１だけ大きい位置に復元し、偶数の相関値および奇数の相関値を求める手段を合計でＮ回繰り返し使用して、２Ｎ個の相関値を求める手段とを備えており、前記第１の相関値を生成する手段が、
前記第１のバッファからの値のそれぞれのビットに、前記第２の順次バイナリ符号の基準位置を順次乗じて第１の積を生成する手段と、
前記第３のバッファからの値のそれぞれのビットに、前記第１の順次バイナリ符号の基準位置を順次乗じて第２の積を生成する手段と、
前記第２のバッファからの値のそれぞれのビットに、前記第２の順次バイナリ符号の基準位置を順次乗じて第３の積を生成する手段と、
前記第４のバッファからの値のそれぞれのビットに、前記第１の順次バイナリ符号の基準位置を順次乗じて第４の積を生成する手段と、
前記第４の積のビットに、前記第１の積のビットを反転したものを順次加えて第１の和を生成する手段と、
前記第３の積のビットに、第２の積のビットを順次加えて第２の和を生成する手段と、
前記第１の和を構成するビットを、第１の積分値に並列に加える手段と、
前記第２の和を構成するビットを、第２の積分値に並列に加える手段と、
反復的に、前記バッファの次の位置に進み、前記基準位置を順次バイナリ符号の次の位置に進ませ、前記第１および第２の積分値のそれぞれにＭ個の和が加えられるまで、前記第１の積を生成する手段から前記第２の積分値に並列に加える手段までを繰り返し使用する手段と、
前記第１の積分値を２乗して第１の平方を生成する手段と、
前記第２の積分値を２乗して第２の平方を生成する手段と、
前記第１の平方と第２の平方の和をとり、第１の相関値を生成する手段とを備えており、前記第２の相関値を生成する手段が、
前記第３のバッファからの値のそれぞれのビットに、前記第２の順次バイナリ符号の基準位置を順次乗じて第５の積を生成する手段と、
１ＰＮチップ区間遅延された第１のバッファからの値のそれぞれのビットに、前記第１の順次バイナリ符号の基準位置を順次乗じて第６の積を生成する手段と、
前記第４のバッファからの値のそれぞれのビットに、前記第２の順次バイナリ符号の基準位置を順次乗じて第７の積を生成する手段と、
１ＰＮチップ区間遅延された第２のバッファからの値のそれぞれのビットに、前記第１の順次バイナリ符号の基準位置を順次乗じて第８の積を生成する手段と、
前記第８の積のビットに、前記第５の積のビットを反転したものを順次加えて第３の和を生成する手段と、
前記第７の積のビットに、前記第６の積のビットを順次加えて第４の和を生成する手段と、
前記第３の和を構成するビットを、第３の積分値に並列に加える手段と、
前記第４の和を構成するビットを、第４の積分値に並列に加える手段と、
反復的に、前記バッファの次の位置に進み、前記基準位置を順次バイナリ符号の次の位置に進ませ、前記第３および第４の積分値のそれぞれにＭ個の和が加えられるまで、前記第５の積を生成する手段から前記第４の積分値に並列に加える手段まで繰り返し使用する手段と、
前記第３の積分値を２乗して第３の平方を生成する手段と、
前記第４の積分値を２乗して第４の平方を生成する手段と、
前記第３の平方と第４の平方の和をとり、第２の相関値を生成する手段とを備える請求項４８に記載の伝送遅延を判定する装置。
【請求項５０】前記無線通信システムがＣＤＭＡシステムであり、前記Ｊが４２に等しく、前記Ｋが１５に等しい請求項４８に記載の装置。
【請求項５１】前記Ｎが、前記伝送遅延を含むＰＮチップ区間の数に少なくとも等しい請求項４９に記載の装置。
【請求項５２】ＰＮ符号系列で拡散することによって生成されるＰＮチップを伝送信号が含む無線通信システムにおける、受信信号を復調することによって該システムの時間遅延を判定する方法であって、
ＰＮチップレートよりも速いレートで、前記伝送信号をサンプリングし、信号サンプル値を得るステップと、
前記信号サンプル値の系列を記憶するステップと、
前記ＰＮ符号系列のローカル・レプリカを生成するステップと、
前記記憶された信号サンプル値の系列を、前記ＰＮチップレートより速いクロックレートで、連続した前記ローカル・レプリカと相関付けし、連続した相関値を得るステップと、
最大相関値を求めることによって前記時間遅延を判定するステップと、
を含む無線通信システムの時間遅延を求める方法。
【請求項５３】前記連続したローカル・レプリカのうち第１のローカル・レプリカが、最小の予測された時間遅延以下の時間遅延に適用可能なＰＮ符号系列を含み、
それぞれの連続するローカル・レプリカが、１ビットずつ遅延されるようにした請求項５２に記載の方法。
【請求項５４】それぞれのローカル・レプリカが、前記記憶された信号サンプル値の系列における信号サンプル値の数に等しいビット長を持つようにした請求項５３に記載の方法。
【請求項５５】前記信号サンプル値の系列が、信号サンプル対の和を含むようにした請求項５２に記載の方法。
【請求項５６】前記信号サンプル値の系列が、第１の信号サンプルから始まる信号サンプル対の和と、第２の信号サンプルから始まる信号サンプル対の和とを含むようにした請求項５２に記載の方法。
[Claims]
1. A code generator, a first shift register having at least one individual register, and a state, each arranged such that a first data bit sequence is coupled to a plurality of correlated devices into which the first data bit sequence is input. A code generator with a buffer
The code generator produces a second data bit sequence that is output to the first shift register, and the first shift register is at least one shifted second data bit sequence. To generate
The code generator is arranged such that at least one of the second data bit sequence and the shifted second data bit sequence is input to each of the correlation devices.
The state buffer stores at least the stored information from the code generator after a predetermined number of shifts in the first shift register, and at least in the code generator at a predetermined restoration time. A code generator that outputs stored information.
2. The state buffer stores stored information from the first shift register and the code generator after a predetermined number of shifts in the first shift register, and the predetermined number of shifts. The code generator according to claim 1, wherein the stored information is output to the first shift register and the code generator at the determined restoration time.
3. The code generator according to claim 1, wherein a predetermined number of shifts in the first shift register is equal to the number of individual registers in the first shift register.
4. The code generator comprises at least two linear feedback shift registers (LFSRs) used to generate the second data bit sequence.
The code generator according to claim 1, wherein the stored information includes at least the contents of the LFSR.
5. The state buffer stores stored information from the first shift register and the code generator after a predetermined number of shifts in the first shift register, and the predetermined number of shifts. The stored information is output to the first shift register and code generator at the set restoration time.
The code generator according to claim 4, wherein the stored information includes the contents of individual registers of the first shift register and the contents of the LFSR.
6. The code generator according to claim 4, wherein the LFSR includes a long-coded LFSR and at least one of an in-phase LFSR and an orthogonal LFSR.
7. The code generator according to claim 1, wherein the predetermined restoration time is the start time of the next cycle period.
8. The code generator comprises an initial state mask that provides initial state information used by the code generator to generate the second data bit sequence. The code generator according to claim 1, wherein the code is input to the code generator.
9. The code generator comprises at least two linear feedback shift registers (LFSRs) used to generate the second data bit sequence.
The code generator according to claim 8, wherein the initial state information includes the initial contents of the LFSR.
10. The code generator according to claim 9, wherein the stored information includes at least the contents of the LFSR.
11. The state buffer stores stored information from the first shift register and the code generator after a predetermined number of shifts in the first shift register, and the predetermined number of shifts. The stored information is output to the first shift register and code generator at the set restoration time.
The code generator according to claim 10, wherein the stored information includes the contents of individual registers of the first shift register and the contents of the LFSR.
12. The code generator according to claim 9, wherein the LFSR includes a long-coded LFSR and at least one of an in-phase LFSR and an orthogonal LFSR.
13. The code generator according to claim 12, wherein the code generator includes a long code mask device coupled to the code generator to input a long code mask into the long code LFSR. ..
14. The code generator according to claim 1, wherein the first shift register has a plurality of individual registers and generates a plurality of shifted second data bit sequences.
15. The code generator further comprises a second shift register having at least one individual register.
The code generator produces a third data bit sequence that is output to the second shift register, and the second shift register produces at least one shifted third data bit sequence. And
The code generator is arranged such that at least one of the third data bit sequence and the shifted third data bit sequence is input to each of the correlation devices.
The state buffer stores at least the stored information from the code generator after a predetermined number of shifts in the first and second shift registers, and at least the code is generated at a predetermined restoration time. The code generator according to claim 1, wherein the stored information is output to the device.
16. The state buffer stores stored information from the first and second shift registers and the code generator after a predetermined number of shifts in the first and second shift registers. The code generator according to claim 15, wherein the stored information is stored and the stored information is output to the first and second shift registers and the code generator at the predetermined restoration time.
17. The code generator further comprises an initial state mask.
15. The 15th claim, wherein the initial state mask inputs to the code generator the initial state information used by the code generator to generate the second and third data bit sequences. Code generator.
18. The code generator comprises at least three linear feedback shift registers (LFSRs) used to generate the second and third data bit sequences.
The code generator according to claim 17, wherein the initial state information includes the initial contents of the LFSR, and the stored information includes at least the contents of the LFSR.
19. The state buffer stores stored information from the first and second shift registers and the code generator after a predetermined number of shifts in the first and second shift registers. The stored information is stored and the stored information is output to the first and second shift registers and code generators at the predetermined restoration time.
The code generator according to claim 18, wherein the stored information includes the contents of individual registers of the first and second shift registers and the contents of the LFSR.
20. The LFSR includes a long-coded LFSR, an in-phase LFSR, and an orthogonal LFSR.
The second data bit sequence is generated by using the long code LFSR and in-phase LFSR, and the third data bit sequence is generated by using the long code LFSR and orthogonal LFSR. The code generator according to claim 19.
21. The 20th aspect of the present invention, wherein the code generator includes a long code mask device coupled to the code generator to input a long code mask into the long code LFSR. Code generator.
22. A correlation device incorporating the code generator according to claim 1, each comprising a plurality of correlation devices into which the first data bit sequence is input.
A correlation device in which at least one of the second data bit sequence and the shifted second data bit sequence is input to each correlation device.
23. The correlation device according to claim 22, wherein a predetermined number of shifts in the first shift register is equal to the number of individual registers in the first shift register.
24. The correlation device according to claim 22, wherein the predetermined restoration time is the start time of the next cycle period.
25. The code generator further comprises an initial state mask.
22. The correlator according to claim 22, wherein the initial state mask inputs the initial state information used by the code generator to generate the second data bit sequence into the code generator. ..
26. The code generator comprises at least two linear feedback shift registers (LFSRs) used to generate the second data bit sequence.
The correlation device according to claim 25, wherein the initial state information includes the initial contents of the LFSR, and the stored information includes at least the contents of the LFSR.
27. The state buffer stores stored information from the first shift register and the code generator after a predetermined number of shifts in the first shift register, and the predetermined number of shifts. At the set restoration time, the stored information is output to the first shift register and the code generator, and the stored information is output.
26. The correlation device according to claim 26, wherein the stored information includes the contents of individual registers of the first shift register and the contents of the LFSR.
28. The correlation device according to claim 26, wherein the LFSR includes a long-coded LFSR and at least one of an in-phase LFSR and an orthogonal LFSR.
29. The correlation device according to claim 22, wherein the shift register includes a plurality of individual registers to generate a plurality of shifted second data bit sequences.
30. The correlation device according to claim 29, wherein the number of the correlation devices is equal to or greater than the number of the shifted second data bit series.
31. The correlation device according to claim 29, wherein the number of the correlation devices is at least twice the number of the shifted second data bit series.
32. A code division multiple access (CDMA) search device incorporating the correlation device according to claim 22.
33. A second data bit input to each of the correlation devices in a code generator arranged to be coupled to a plurality of correlation devices, each of which has a first data bit sequence input. It ’s a way to generate a series,
Steps to initialize the code generator and
A step of generating a second data bit sequence using the code generator,
A step of shifting the second data bit sequence using the first shift register to generate at least one shifted second data bit sequence.
A step of outputting at least one of the second data bit sequence and the shifted second data bit sequence to each of the correlation devices, and
A step of shifting the second data bit sequence by a predetermined number of shifts and then storing at least the stored information from the code generator.
A step of outputting the stored information to at least the code generator at a predetermined restoration time, and
A method of generating a second data bit sequence containing.
34. In a CDMA system, a method of determining a time delay of a system at a base station according to a transmission received from a mobile station, wherein the transmission is spread by a long code and the first and second PNs. Modulated according to the sign
The step of down-converting the transmission to a baseband signal,
A step of sampling a part of the baseband signal to generate a sample value at a rate faster than the PN chip rate of the baseband signal.
The step of storing the sample value and
A step of generating a first sequence which is the sum of the continuous bits of the long code and the continuous bits of the first PN code, and
A step of generating a second series, which is the sum of the continuous bits of the long code and the continuous bits of the second PN code,
The step of generating a series of N correlation value pairs, where N is a positive integer greater than zero and
Each correlated value pair is generated by correlating several stored contiguous samples, starting with the first stored sample, with respect to the same number of contiguous bits in the first and second series, respectively. And
The first and second series of consecutive bits, each starting with the first bit, are used to generate the first correlation value pair.
A step of generating each contiguous correlation value pair using the contiguous bits of the first and second series, each starting from the next sequential bit,
The step of finding the maximum correlation value among the series of correlation values and
A step of determining the time delay according to the position of the maximum correlation value in the series of correlation values, and
A method of determining the time delay of a CDMA system including.
35. The method of claim 34, wherein in the sampling step, the rate is at least twice the PN chip rate of the baseband signal.
36. The method of claim 34, wherein N is at least equal to the number of PN chip sections including the time delay of the system.
37. The method of claim 34, wherein the series of correlation value pairs uses continuous bits of the series at a rate significantly faster than the PN chip rate of the baseband signal.
38. comprising at least one transmitter and at least one receiver, in the transmitter, digital data to be transmitted, the predetermined start value in binary repeated every 2 J -1 bit long It is diffused using a code (LC) sequence and modulated into the first and second channels of a pseudo-noise (PN) chip with a fixed predetermined PN chip interval and a fixed predetermined PN chip rate. first PN channel is associated with a first binary PN sequences of a predetermined starting value to repeat every 2 K -1 bits, PN channel said second, predetermined repeated every 2 K -1 bits Related to the second binary PN sequence of the given starting value, the transmitter-to-receiver transmission is accompanied by a transmission delay, where J and K are positive integers greater than zero and J is greater than or equal to K. A method of determining the transmission delay based on the number of PN chip sections in a wireless communication system.
M is a positive integer greater than 0, and the step of storing at least M received signal samples captured at the PN chip rate in a buffer.
The step of generating the long code sequence and
The step of generating the PN sequence and
The sample stored in the buffer is a combination of N sequences, which is a combination of the long code and the first PN sequence, and a combination of the long code and the second sequence, at a speed considerably faster than the PN chip rate. A step of correlating N sequences to generate 2N correlation values, where N is a positive integer greater than 0 and the length of each of the N sequences is M bits. Yes, the first of each of the sequences starts at the first bit position of the combination of the long code and the PN sequence, and each of the successors of the N sequences follows the combination of the long code and the PN sequence. Steps to start from the position of
Steps to find the maximum correlation value and
The step of obtaining the delay according to the position of the maximum correlation value in the correlation value, and
A method of determining transmission delay including.
39. The method of claim 38, wherein the wireless communication system is a CDMA system, where J is equal to 42 and K is equal to 15.
40. The method of claim 38, wherein N is at least equal to the number of PN chip sections including the maximum transmission delay.
41. comprising at least one transmitter and at least one receiver, in the transmitter, digital data, 2 J -1 predetermined starting value binary long codes that repeats every bit (LC) Diffused using a sequence, modulated into the first and second channels of a pseudo-noise (PN) chip with a fixed predetermined PN chip interval and a fixed predetermined PN chip rate, said first PN. channel is associated with a first binary PN sequences of a predetermined starting value to repeat every 2 K -1 bits, PN channel said second, predetermined start value that repeats every 2 K -1 bits In a wireless communication system in which the transmission from the transmitter to the receiver is a positive integer greater than zero and J is greater than or equal to K, in connection with the second binary PN sequence of. , A method of determining the transmission delay based on the number of PN chip sections.
The step of down-converting the first and second PN channels to the baseband,
The step of obtaining digital samples of the first and second channels at a rate at least twice the PN chip rate, and
A step of storing at least M sum sequences of the sample pairs of the first PN channel, including samples taken every half PN chip interval, in the first buffer.
A step of storing at least M sum sequences of the sample pairs of the second PN channel, including samples taken every half PN chip interval, in a second buffer.
A step of storing at least M sum sequences of the sample pairs of the first PN channel, including samples captured every half PN chip interval, in a third buffer, which is first captured. A step in which the sample is captured half a chip interval later than the sample of the first sum of the first buffer.
A step of storing at least M sum sequences of the sample pairs of the second PN channel, including samples captured every half PN chip interval, in a fourth buffer, which is first captured. A step in which the sample is captured half a chip interval later than the sample of the first sum of the second buffer.
The step of generating the first sequential binary code, which is the modulo 2 sequential sum of the long coat and the first binary PN sequence,
A step of generating a second sequential binary code, which is a modulo 2 sequential sum of the long code and the second binary PN sequence,
A step of correlating the sum stored in the buffer with respect to each segment of the first and second sequential codes at a rate considerably faster than the PN chip rate to generate a correlation value.
The step to find the maximum correlation value from each correlation value,
A step of determining the transmission delay as the number of PN chip sections equal to one half of the position of the maximum correlation value in the correlation value.
A method of determining transmission delay including.
42. The step of performing the correlation is
A step showing the first position in the first and second sequential binary codes as a reference position, and
The step of generating the first correlation value and
The step of generating the second correlation value and
The reference position is restored to a position 1 larger than the initial value before that, and the step of obtaining the first correlation value and the second correlation value is repeated a total of N times to obtain 2N correlation values. The step that includes the step and generates the first correlation value is
A step of sequentially multiplying each bit of the value of the first buffer by the reference position of the second sequential binary code to generate a first product.
A step of sequentially multiplying each bit of the value of the third buffer by the reference position of the first sequential binary code to generate a second product.
A step of sequentially multiplying each bit of the value of the second buffer by the reference position of the second sequential binary code to generate a third product.
A step of sequentially multiplying each bit of the value of the fourth buffer by the reference position of the first sequential binary code to generate a fourth product.
A step of generating a first sum by sequentially adding inversions of the bits of the first product to the bits of the fourth product.
A step of sequentially adding the bits of the second product to the bits of the third product to generate a second sum, and
Bits constituting the first sum are added in parallel to the first integral value,
The bits that make up the second sum are added in parallel to the second integral value,
Iteratively advances to the next position in the buffer, advances the reference position to the position next to the sequential binary code, and until the sum of M is added to each of the first and second integrals. , A step of repeating the steps from the step of generating the first product to the step of adding in parallel to the second integrated value, and
The step of squared the first integral value to generate the first square, and
A step of squared the second integral value to generate a second square, and
The step of taking the sum of the first square and the second square to generate the first correlation value, and
The step of generating the second correlation value is
A step of sequentially multiplying each bit of the value of the third buffer by the reference position of the second sequential binary code to generate a fifth product.
A step of sequentially multiplying each bit of the value of the first buffer delayed by the 1PN chip interval by the reference position of the first sequential binary code to generate a sixth product.
A step of sequentially multiplying each bit of the value of the fourth buffer by the reference position of the second sequential binary code to generate a seventh product.
A step of generating an eighth product by sequentially multiplying each bit of the value of the second buffer delayed by the 1PN chip interval by the reference position of the first sequential binary code.
A step of sequentially adding inverted bits of the fifth product to the bits of the eighth product to generate a third sum.
A step of sequentially adding the bits of the sixth product to the bits of the seventh product to generate a fourth sum, and
The step of adding the bits constituting the third sum in parallel to the third integral value, and
A step of adding the bits constituting the fourth sum in parallel to the fourth integral value, and
Iteratively advances to the next position in the buffer, advances the reference position to the position next to the sequential binary code, and until M sums are added to each of the third and fourth integrals. A step of repeating the steps from the step of generating the fifth product to the step of adding in parallel to the fourth integrated value, and
A step of squared the third integral value to generate a third square, and
A step of squared the fourth integral value to generate a fourth square, and
41. The method of claim 41, comprising the step of taking the sum of the third square and the fourth square and generating a second correlation value.
43. The method of claim 41, wherein the wireless communication system is a CDMA system, where J is equal to 42 and K is equal to 15.
44. The method of claim 42, wherein the N is at least equal to a PN chip interval that includes a time delay in the system.
45. A comprising at least one transmitter and at least one receiver, in the transmitter, digital data, 2 J -1 predetermined starting value binary long codes that repeats every bit (LC) Diffused using a sequence, modulated into the first and second channels of a pseudo-noise (PN) chip with a fixed predetermined PN chip interval and a fixed predetermined PN chip rate, said first PN. channel is associated with a first binary PN sequences of a predetermined starting value to repeat every 2 K -1 bits, PN channel said second, predetermined start value that repeats every 2 K -1 bits In a wireless communication system in which the transmission from the transmitter to the receiver is a positive integer greater than zero and J is greater than or equal to K, in connection with the second binary PN sequence of. , A device that determines the transmission delay based on the number of PN chip sections.
A buffer in which M is a positive integer greater than 0 and stores M sample values,
A pre-combination means that calculates M combinations of received signal samples and stores them in the buffer.
The first generation means for generating the long code sequence and
A second generation means for generating the PN sequence and
The combination stored in the buffer is a combination of N sequences which is a combination of the long code and the first PN sequence and a combination of the long code and the second PN sequence at a speed considerably faster than the PN chip rate. It is a correlation means that correlates with N sequences to generate 2N correlation values, each of the N sequences having a length of M bits, and the beginning of each of the N sequences. Correlate such that one starts from the first bit position of the combination of the long code and the PN sequence, and each subsequent position of the N sequences starts from the position following the combination of the long code and the PN sequence. Means and
Accumulation means for storing the correlation value and
A means for obtaining the maximum correlation value and
A means for determining the delay according to the position of the maximum correlation value in the correlation value, and
A device for determining a transmission delay.
46. The device of claim 45, wherein the wireless communication system is a CDMA system, where J is equal to 42 and K is equal to 15.
47. The apparatus of claim 45, wherein the N is at least equal to the number of PN chip sections including the transmission delay.
48. comprising at least one transmitter and at least one receiver, in the transmitter, digital data, 2 J -1 predetermined starting value binary long codes that repeats every bit (LC) Diffused using a sequence, modulated into the first and second channels of a pseudo-noise (PN) chip with a fixed predetermined PN chip interval and a fixed predetermined PN chip rate, said first PN. channel is associated with a first binary PN sequences of a predetermined starting value to repeat every 2 K -1 bits, PN channel said second, predetermined start value that repeats every 2 K -1 bits In a wireless communication system in which the transmission from the transmitter to the receiver is a positive integer greater than zero and J is greater than or equal to K, in connection with the second binary PN sequence of. , A device that obtains the transmission delay based on the number of PN chip sections.
A means for down-converting the first and second PN channels to a baseband, and
A means for obtaining digital samples of the first and second channels at a rate at least twice the PN chip rate, and
A buffer in which M is a positive integer greater than 0, each storing at least M sample values.
Pre-combination means for storing at least M sum sequences of the sample pairs of the first PN channel, including samples taken every half PN chip interval, in the first buffer.
Pre-combination means for storing at least M sum sequences of sample pairs of the second PN channel, including samples taken every half PN chip interval, in a second buffer.
A pre-combination means for storing at least M sum sequences of sample pairs of the first PN channel, including samples captured every half PN chip interval, in a third buffer, first captured. Pre-combination means for ensuring that the sample to be captured is taken in half a chip interval later than the sample of the first sum of the first buffer.
A pre-combination means for storing at least M sum sequences of sample pairs of the second PN channel, including samples taken every half PN chip interval, in a fourth buffer, first. Pre-combination means that allow the sample to be captured with a half chip interval delay from the sample of the first sum of the second buffer.
A first generation means for generating a first sequential binary code, which is a modulo 2 sequential sum of the long code and the first binary PN sequence,
A second generation means for generating a second sequential binary code, which is a modulo 2 sequential sum of the long code and the second binary PN sequence,
A correlation means for obtaining a correlation value by correlating the bit positions of the first and second sequential binary codes with the values in the first, second, third, and fourth buffers.
A means for storing the correlation value and
A means for obtaining the maximum correlation value, which is the maximum of the correlation values, and
A means for determining the transmission delay as the number of PN chip sections equal to one half of the position of the maximum correlation value in the correlation value.
A device for determining a transmission delay.
49. The means for performing the correlation is
A means for indicating the first position in the first and second sequential binary codes as a reference position, and
Means for generating the first correlation value and
A means of generating a second correlation value and
A means for obtaining 2N correlation values by restoring the reference position to a position one larger than the previous initial value and repeatedly using means for obtaining even-numbered correlation values and odd-numbered correlation values N times in total. The means for generating the first correlation value is
A means for generating a first product by sequentially multiplying each bit of the value from the first buffer by the reference position of the second sequential binary code.
A means for generating a second product by sequentially multiplying each bit of the value from the third buffer by the reference position of the first sequential binary code.
A means for generating a third product by sequentially multiplying each bit of the value from the second buffer by the reference position of the second sequential binary code.
A means for generating a fourth product by sequentially multiplying each bit of the value from the fourth buffer by the reference position of the first sequential binary code.
A means for generating a first sum by sequentially adding inverted bits of the first product to the bits of the fourth product.
A means for generating a second sum by sequentially adding bits of the second product to the bits of the third product,
A means for adding the bits constituting the first sum in parallel to the first integral value, and
A means for adding the bits constituting the second sum in parallel to the second integral value, and
Iteratively advances to the next position in the buffer, sequentially advances the reference position to the next position in the binary code, and continues until M sums are added to each of the first and second integrals. A means for repeatedly using the means for generating the first product to the means for adding in parallel to the second integrated value, and a means for repeatedly using the means.
A means for squared the first integral value to generate a first square, and
A means for squared the second integral value to generate a second square, and
The means for generating the first correlation value by taking the sum of the first square and the second square is provided, and the means for generating the second correlation value is provided.
A means for generating a fifth product by sequentially multiplying each bit of the value from the third buffer by the reference position of the second sequential binary code.
A means for generating a sixth product by sequentially multiplying each bit of the value from the first buffer delayed by the 1PN chip interval by the reference position of the first sequential binary code.
A means for generating a seventh product by sequentially multiplying each bit of the value from the fourth buffer by the reference position of the second sequential binary code.
A means for generating an eighth product by sequentially multiplying each bit of the value from the second buffer delayed by the 1PN chip interval by the reference position of the first sequential binary code.
A means for generating a third sum by sequentially adding inverted bits of the fifth product to the bits of the eighth product.
A means for generating a fourth sum by sequentially adding the bits of the sixth product to the bits of the seventh product,
A means for adding the bits constituting the third sum in parallel to the third integral value, and
A means for adding the bits constituting the fourth sum in parallel to the fourth integral value, and
Iteratively advances to the next position in the buffer, sequentially advances the reference position to the next position in the binary code, and continues until M sums are added to each of the third and fourth integrals. Means that are repeatedly used from means for generating a fifth product to means for adding in parallel to the fourth integral value, and
A means for squared the third integral value to generate a third square, and
A means for squared the fourth integral value to generate a fourth square, and
The apparatus for determining a transmission delay according to claim 48, which comprises a means for generating a second correlation value by taking the sum of the third square and the fourth square.
50. The apparatus of claim 48, wherein the wireless communication system is a CDMA system, where J is equal to 42 and K is equal to 15.
51. The apparatus of claim 49, wherein N is at least equal to the number of PN chip sections including the transmission delay.
52. A method of determining a time delay of a system by demodulating a received signal in a wireless communication system in which a transmission signal includes a PN chip generated by spreading in a PN code sequence.
The step of sampling the transmission signal at a rate faster than the PN chip rate and obtaining the signal sample value,
The step of storing the sequence of the signal sample values and
The step of generating a local replica of the PN code sequence and
A step of correlating the stored signal sample value sequence with the continuous local replica at a clock rate faster than the PN chip rate to obtain a continuous correlation value.
The step of determining the time delay by obtaining the maximum correlation value, and
A method of determining the time delay of a wireless communication system including.
53. A first of the contiguous local replicas comprises a PN code sequence applicable to a time delay less than or equal to the minimum predicted time delay.
52. The method of claim 52, wherein each contiguous local replica is delayed by one bit.
54. The method of claim 53, wherein each local replica has a bit length equal to the number of signal sample values in the sequence of stored signal sample values.
55. The method of claim 52, wherein the sequence of signal sample values includes the sum of the signal sample pairs.
56. Claim 56, wherein the sequence of signal sample values includes a sum of signal sample pairs starting from the first signal sample and a sum of signal sample pairs starting from the second signal sample. the method of.