JP2000194453A - Hot-line insertion and extraction control system for multiplied device - Google Patents

Hot-line insertion and extraction control system for multiplied device

Info

Publication number
JP2000194453A
JP2000194453A JP10372775A JP37277598A JP2000194453A JP 2000194453 A JP2000194453 A JP 2000194453A JP 10372775 A JP10372775 A JP 10372775A JP 37277598 A JP37277598 A JP 37277598A JP 2000194453 A JP2000194453 A JP 2000194453A
Authority
JP
Japan
Prior art keywords
pks
hot
pin
assigned
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10372775A
Other languages
Japanese (ja)
Inventor
Hisao Yamauchi
尚雄 山内
Masamichi Ando
正道 安藤
Mitsunaga Kawasaki
充長 河崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Information Technology Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Information Technology Co Ltd filed Critical Hitachi Ltd
Priority to JP10372775A priority Critical patent/JP2000194453A/en
Publication of JP2000194453A publication Critical patent/JP2000194453A/en
Pending legal-status Critical Current

Links

Landscapes

  • Communication Control (AREA)

Abstract

PROBLEM TO BE SOLVED: To make it possible to replace a faulty PK without any trouble to the operation state of a processor by assigning a reset line to a long pin of a connector for hot-line insertion and extraction and then suppressing PK insertion/extraction noise generated at the time of the PK replacement. SOLUTION: This system comprises multiplied or parallelized PKs 10, 20, and 40 and a BB(back board) 30 where the PKs 10, 20, and 40 are mounted. The PKs 10, 20, and 40 and BB 30 are connected by hot-line insertion and extraction connectors having pins differing in length in three stages; and a ground line is assigned to the long pin of the connector, power lines are assigned to the intermediate pin, and normal signal lines are assigned to the short pins. The PKs 10, 20, and 40 of this information processor are equipped with reset lines for lower power consumption in reception. Then the PKs 10, 20, and 40 have a mechanism receiving a rest signal from a PK other than them through a reset line, which is assigned to the long pin of the hot-line insertion and extraction connector.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、処理装置の稼動時
保守を実現するための活線挿抜制御方式に関するもので
ある。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a hot-line insertion / removal control system for realizing maintenance during operation of a processing apparatus.

【0002】[0002]

【従来の技術】情報処理装置では稼働率向上のため同一
機能を持つPKを複数搭載して多重化することがある。
このような装置では、多重化PKの一つが故障した時に
他の正常なPKにより外部インタフェース制御を継続す
る事で装置レベルでは動作し続けることが可能である。
さらに、最近の情報処理装置に対しては、故障部の交換
を装置を停止する事なく実現する稼動時保守への要望が
高まっている。稼動時保守の実現方式としては、故障部
の電源供給を切断して交換する方式と電源を供給したま
ま活線で挿抜する方式の2通りが一般的であるが製造原
価的には電源制御の必要の無い後者の方が有利である。
しかしながら、活線挿抜方式により故障PKを交換する
際、挿抜したPKから他稼動中PKに対する制御信号に
挿抜ノイズを発生させたり、 PK挿抜時の急激な消費
電流変化により電源にノイズを発生させるため、ノイズ
低減を目的とする技術が必要となった。
2. Description of the Related Art In some information processing apparatuses, a plurality of PKs having the same function are mounted and multiplexed in order to improve the operation rate.
In such an apparatus, when one of the multiplexed PKs fails, the external interface control is continued by another normal PK, so that it is possible to continue to operate at the apparatus level.
Further, with respect to recent information processing apparatuses, there is an increasing demand for operation-time maintenance that realizes replacement of a failed unit without stopping the apparatus. There are two general methods for implementing maintenance during operation: a method in which the power supply to the failed part is cut off and replaced, and a method in which the power supply is inserted and removed with hot wires while power is supplied. The latter, which is not necessary, is advantageous.
However, when replacing a failed PK by the hot-swap method, noise is generated in the power supply due to a sudden change in the current consumption at the time of PK insertion / removal from the inserted / removed PK in the control signal for the other operating PK. Therefore, a technique for reducing noise is required.

【0003】[0003]

【発明が解決しようとする課題】PKに障害が発生し、
その障害PKを活線挿抜により稼動時保守する場合、挿
抜PKから他PKに対する制御信号に発生するノイズを
抑えると共に、障害PKの挿抜時の消費電流変化を軽減
させて電源ノイズを抑える事より、他の稼動中PKによ
る外部インタフェース制御を誤動作させる事無く、確実
かつ無停止にてPK交換を可能とする。
[0006] If a PK fails,
When the fault PK is maintained during operation by hot swapping, the noise generated in the control signal for the other PK from the swap PK is suppressed, and the power consumption noise is reduced by reducing the change in current consumption when the fault PK is inserted and removed. The PK can be replaced reliably and non-stop without causing malfunction of the external interface control by the other PK during operation.

【0004】[0004]

【課題を解決するための手段】PK挿抜ノイズにより装
置を誤動作させる様な制御信号出力ドライバーにPK挿
抜ノイズを発生させないためにハイインピーダンス特性
を有するものを使用して、PK挿抜作業中、挿抜するP
Kの出力ドライバーは他PKの指示によりハイインピー
ダンス状態を維持する。またPK挿抜時の消費電流変化
を減らすためにPKの挿抜作業前に他PKの指示により
挿抜PKをリセット状態にし挿抜作業完了後にリセット
状態を解除する。これら、ドライバーのハイインピーダ
ンス状態と挿抜PKのリセット状態を維持するために、
3段階の異なる長さのピンを混在して持つ活線挿抜コネ
クタを使用すると共に、活線挿抜コネクタのピンアサイ
ンはグランドピンとハイインピーダンス制御ピンとリセ
ット信号ピンを長ピンに、電源ピンを中ピンに、切替制
御信号ピンを短ピンとする。
SUMMARY OF THE INVENTION A control signal output driver that causes a device to malfunction due to PK insertion / removal noise has a high impedance characteristic so as not to generate PK insertion / removal noise. P
The output driver of K maintains the high impedance state according to the instruction of another PK. Further, in order to reduce a change in current consumption at the time of PK insertion / extraction, the insertion / extraction PK is reset according to an instruction of another PK before the PK insertion / extraction operation, and the reset state is released after the insertion / extraction operation is completed. In order to maintain the high impedance state of the driver and the reset state of the insertion / removal PK,
A hot-swap connector that has a mixture of pins of three different lengths is used, and the pin assignment of the hot-swap connector is the ground pin, high-impedance control pin and reset signal pin as long pins, and the power pin as middle pin. The switching control signal pin is a short pin.

【0005】[0005]

【発明の実施の形態】以下、本発明による多重化装置の
活線挿抜制御方式の一実施形態を図面により詳細に説明
する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a hot-swap control method for a multiplexer according to the present invention will be described below in detail with reference to the drawings.

【0006】図1は本発明の一実施形態による2重化装
置の構成を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a duplexer according to an embodiment of the present invention.

【0007】図1の2重化装置は、稼働率向上のために
PK10とPK20を2重化しており、本装置は、通
常、PK10がBB30とPK40を介して外部インタ
フェースを制御している。またPK20はPK10に障
害発生したときに備えて待機している。また、図には書
かれてないが、信号がハイインピーダンス状態または、
入力オープンの状態に対してシンク側でプルアップ処理
を施してある。
The duplexer shown in FIG. 1 duplicates PK10 and PK20 in order to improve the operation rate. In this apparatus, PK10 normally controls an external interface via BB30 and PK40. The PK 20 is on standby in case a failure occurs in the PK 10. Also, although not written in the figure, the signal is in a high impedance state or
Pull-up processing is performed on the sink side for the input open state.

【0008】PK10は、外部インタフェースを制御す
る機能のためのインタフェース制御論理120を具備
し、PK20への当該PKの障害報告及びPK20の障
害発生検出を相互に監視するための相互監視機構140
を具備し、前記相互監視機構によりPK20の障害を検
出した場合にPK20の外部インタフェース制御を抑止
するための他系抑止ラッチ110と、障害PK20を活
線挿抜交換する時に挿抜PK20上の全ラッチにリセッ
ト発行する目的と、ドライバー211出力をハイインピ
ーダンスにするための他系リセットラッチ130を具備
し、PK10とBB30間のコネクタに3段階長の長中
短ピンを兼ね備えた活線挿抜用のコネクタ310を具備
している。
The PK 10 includes an interface control logic 120 for a function of controlling an external interface, and a mutual monitoring mechanism 140 for mutually monitoring a failure report of the PK to the PK 20 and detection of a failure occurrence of the PK 20.
And the other system inhibition latch 110 for inhibiting the external interface control of the PK 20 when the failure of the PK 20 is detected by the mutual monitoring mechanism, and all the latches on the insertion / removal PK 20 when the failed PK 20 is hot-swapped / exchanged. A connector 310 for hot-line insertion / removal, which includes a reset latch 130 for the purpose of issuing a reset and for making the output of the driver 211 high-impedance, and a connector between the PK 10 and the BB 30 having three-stage long and short pins. Is provided.

【0009】PK20はPK10と同一構成であり説明
は省略する。
The PK 20 has the same structure as the PK 10, and the description is omitted.

【0010】BB30はPK10、PK20の活線挿抜
コネクタと噛み合うコネクタを具備している。
The BB 30 is provided with a connector that engages with the live connector of the PK 10 and PK 20.

【0011】PK40は、切替制御部410にて他系抑
止ラッチ110と同210の出力信号に従ってインタフ
ェース制御論理120と同220の出力信号を外部イン
タフェースに対して切替制御を行っている。
The PK 40 controls the switching of the output signals of the interface control logics 120 and 220 to the external interface in accordance with the output signals of the other system inhibition latches 110 and 210 by the switching control unit 410.

【0012】ここで、PK10に障害が発生し当該PK
を稼動時保守する場合を例に説明する。まずPK10の
障害発生をPK20が検出すると、相互監視機構240
がPK10の外部インタフェース制御を継続するため
に、3つの処理を起動する。第1に他系リセットラッチ
230をセットする事によリPK10をリセット状態に
して消費電流を下げ、他系リセットラッチ130も強制
リセットされるのでドライバー211は確実にイネーブ
ルとなると同時にドライバー111を強制的にハイイン
ピーダンス状態にしてPK20からの外部インタフェー
ス制御抑止を解除させる。第2に他系抑止ラッチ210
をセットする事により切替制御部410内でインタフェ
ース制御論理120を外部インタフェースから切離され
る。第3にインタフェースの制御論理220を起動しP
K20が外部インタフェース制御を開始する。
Here, a failure occurs in the PK 10 and the PK 10
An example will be described in which maintenance is performed during operation. First, when the PK 20 detects the occurrence of the PK 10 failure, the mutual monitoring mechanism 240
Activates three processes in order to continue the external interface control of the PK 10. First, by setting the other-system reset latch 230, the current consumption is reduced by setting the PK 10 to the reset state, and the other-system reset latch 130 is also forcibly reset, so that the driver 211 is surely enabled and the driver 111 is forcibly forced. In this case, the external interface control from the PK 20 is released from the high impedance state. Second, the other system inhibition latch 210
Is set, the interface control logic 120 is disconnected from the external interface in the switching control unit 410. Third, the control logic 220 of the interface is activated and P
K20 starts external interface control.

【0013】以上でPK10からPK20へ外部インタ
フェース制御の交代処理が完了する。
Thus, the process of changing the external interface from the PK 10 to the PK 20 is completed.

【0014】次にPK10を活線挿抜により交換する。Next, the PK 10 is replaced by hot swapping.

【0015】PK10の抜出しを始めると、第1段階で
は短ピンが第2段階で中ピンが第3段階では長ピンがB
Bから切断されて、抜出しが完了する。その過程におい
てPK20とPK40に対しどのような影響があるかを
次に述べる。
When the extraction of the PK 10 is started, the short pin is in the second stage in the first stage, the middle pin is in the third stage and the long pin is B in the third stage.
B is cut off, and the withdrawal is completed. The following describes what effect PK20 and PK40 have in this process.

【0016】第一段階ではPK10の電源16が入って
いる状態で信号11〜14がBB30から切断される。
信号11が切断されることにより切替制御部410では
入力がハイインピーダンスからオープン状態に変わる
が、図には描かれていないPK40上のプルアップ処理
によりハイレベルを維持している。このとき、他系リセ
ットラッチ230からの信号23をPK10では長ピン
で受けているため、ドライバー111のハイインピーダ
ンス状態は変化しない。次に、信号12が切断されるこ
とにより切替制御部410のAND回路の入力ではノイ
ズが発生するが当該AND回路の条件である信号21に
より抑止されているので外部インタフェースに対してノ
イズの影響を与えない。次に信号13と信号14が切断
されることによりPK20ではノイズが発生するが図に
は描かれていないノイズ除去回路がPK20上に設けて
あるのでドライバー211やリセット発行や相互監視機
構240が誤動作しない様にしている。
In the first stage, the signals 11 to 14 are disconnected from the BB 30 while the power supply 16 of the PK 10 is turned on.
When the signal 11 is disconnected, the input of the switching control unit 410 changes from the high impedance state to the open state, but the high level is maintained by a pull-up process on the PK 40 not shown in the figure. At this time, since the signal 23 from the other system reset latch 230 is received by the long pin in the PK 10, the high impedance state of the driver 111 does not change. Next, when the signal 12 is cut off, noise is generated at the input of the AND circuit of the switching control unit 410, but the noise is suppressed by the signal 21, which is the condition of the AND circuit, so that the influence of the noise on the external interface is reduced. Do not give. Next, when the signal 13 and the signal 14 are cut off, noise is generated in the PK 20, but a noise removing circuit (not shown) is provided on the PK 20, so that the driver 211, the reset issue, and the mutual monitoring mechanism 240 malfunction. I try not to.

【0017】第2段階では電源16が切断されるが信号
23が長ピンにアサインしてあることによりPK10の
リセット状態を維持しており、PK10の消費電流が減
少した状態で電源16が切断されるので切断時の電源ノ
イズを低下させている。
In the second stage, the power supply 16 is turned off, but the reset state of the PK 10 is maintained due to the assignment of the signal 23 to the long pin, and the power supply 16 is turned off with the current consumption of the PK 10 reduced. Therefore, power supply noise during disconnection is reduced.

【0018】最後の第3段階ではグランド15と信号2
3が切断されてPK10の抜出しが完了する。
In the final third stage, the ground 15 and the signal 2
3 is cut and the extraction of the PK 10 is completed.

【0019】次にPK10の挿入を始めると、第1段階
では長ピンが第2段階で中ピンが第3段階では短ピンが
BBに接続される。その過程においてPK20とPK4
0に対しどのような影響があるかを次に述べる。
Next, when the insertion of the PK 10 is started, the long pin is connected to the BB in the first stage and the short pin is connected to the BB in the third stage in the first stage. In the process, PK20 and PK4
The following describes what effect this has on 0.

【0020】第1段階ではグランドと信号23が接続さ
れるがこの段階ではPK20とPK40に対し何ら影響
を与えない。
In the first stage, the ground and the signal 23 are connected, but this stage has no effect on the PK 20 and the PK 40.

【0021】第2段階では電源16が接続されるが信号
23が長ピンにアサインしてありPK10はリセット状
態であるため、消費電流変化は少なく、電源16接続時
の装置全体に発生する電源ノイズを低下させている。
In the second stage, the power supply 16 is connected, but since the signal 23 is assigned to a long pin and the PK 10 is in the reset state, the change in current consumption is small, and power supply noise generated in the entire apparatus when the power supply 16 is connected. Is decreasing.

【0022】第3段階では信号11〜14が接続され
る。信号23があらかじめ第1段階で接続されていて信
号11が接続されることにより切替制御部410では入
力がオープンからハイインピーダンス状態に変わるが、
図には描かれていないPK40上のプルアップ処理によ
りもともとオープン状態でハイレベルを維持していてさ
らに図には描かれていないプルアップ処理がPK10上
の信号11にも施してあり、送受信両側で同レベルの状
態で接続される事になるため、信号11上には全くノイ
ズを発生しない。次に、信号12が接続されることによ
り切替制御部410のAND回路の入力ではノイズが発
生するが当該AND回路の条件である信号21により抑
止されているので外部インタフェースにノイズの影響を
与えない。次に信号13と信号14が接続されることに
よりPK20ではノイズが発生するが図には描かれてい
ないノイズ除去回路がPK20上に設けてあるのでドラ
イバー211やリセット発行や相互監視機構24の誤動
作しない様にしている。
In the third stage, the signals 11 to 14 are connected. When the signal 23 is previously connected in the first stage and the signal 11 is connected, the input of the switching control unit 410 changes from open to a high impedance state in the switching control unit 410.
The pull-up process on the PK 40 not shown in the drawing originally maintains the high level in the open state, and the pull-up process not shown in the drawing is also applied to the signal 11 on the PK 10, so that both transmission and reception sides are performed. Therefore, no noise is generated on the signal 11 at all. Next, when the signal 12 is connected, noise is generated at the input of the AND circuit of the switching control unit 410, but is suppressed by the signal 21, which is a condition of the AND circuit, and therefore does not affect the external interface. . Next, when the signals 13 and 14 are connected, noise is generated in the PK 20, but a noise removing circuit (not shown) is provided on the PK 20, so that the driver 211, reset issuance, and the mutual monitoring mechanism 24 malfunction. I try not to.

【0023】以上でPK10の挿入が完了し、その後相
互監視機構240がPK10の障害回復を検出するた
め、障害発生検出以来起動していた他系リセットラッチ
230をリセットする事によリPK10のリセットを解
除すると共に、ドライバー111のハイインピーダンス
状態を解除する。また、他系抑止ラッチ210もリセッ
トし、PK10の外部インタフェース制御抑止も解除
し、次の障害発生に備える。
After the insertion of the PK 10 is completed, the mutual monitoring mechanism 240 thereafter detects the recovery of the failure of the PK 10, so that the other system reset latch 230 which has been activated since the failure was detected is reset to reset the PK 10. And the high impedance state of the driver 111 is released. In addition, the other system inhibition latch 210 is also reset, and the external interface control inhibition of the PK 10 is also released, to prepare for the occurrence of the next failure.

【0024】以上のように3段階の異なる長さピンを具
備した活線挿抜コネクタに適切なピンアサインをする事
と、ハイインピーダンス特性ドライバーを適所に使用
し、さらにリセットによる消費電流低下の特性を利用す
ることによって外部インタフェース制御を停止すること
なくPKの活線挿抜交換が可能になる。
As described above, it is necessary to appropriately assign a pin to a hot-swap connector having three different length pins, to use a high-impedance driver in place, and to reduce the current consumption by reset. By using this, it is possible to perform hot-swap exchange of the PK without stopping the external interface control.

【0025】[0025]

【発明の効果】本発明によれば、PK交換の際に発生す
る交換PKの出力信号ノイズを抑止し、さらに電源ノイ
ズの低減ができるので、多重化装置の外部インタフェー
ス機能を停止させることなくPKの活線挿抜交換を容易
に実現できる。
According to the present invention, the output signal noise of the exchange PK generated at the time of PK exchange can be suppressed and the power supply noise can be reduced, so that the PK of the multiplexing device can be reduced without stopping the external interface function. Hot swapping can be easily realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施形態による2重化装置の構成を
示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a duplexer according to an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 2重化装置 10、20 PK 210 他系抑止ラッチ 211 ドライバー 120、220 インタフェース制御論理 130、230 他系リセットラッチ 140、240 相互監視機構 30 BB 40 PK 41 切替制御部 12、13、14、21、22、23 信号 15、25 グランド 16、26 電源 1 Duplexer 10, 20 PK 210 Other system inhibition latch 211 Driver 120, 220 Interface control logic 130, 230 Other system reset latch 140, 240 Mutual monitoring mechanism 30 BB 40 PK 41 Switching control unit 12, 13, 14, 21 , 22,23 Signal 15,25 Ground 16,26 Power

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 正道 神奈川県秦野市堀山下1番地 株式会社日 立インフォメーションテクノロジー内 (72)発明者 河崎 充長 神奈川県秦野市堀山下1番地 株式会社日 立インフォメーションテクノロジー内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Masamichi Ando 1 Horiyamashita, Hadano City, Kanagawa Prefecture Inside Nichi Information Technology Co., Ltd. (72) Inventor Mitsunaga Kawasaki 1 Horiyamashita, Hadano City, Kanagawa Prefecture Nichi Information Within technology

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】多重化または並列化されている複数のPK
と前記複数のPKを実装するためのBB(バックボー
ド)により構成され、当該複数のPKとBBは3段階の
異なる長さのピンを混在して持つ活線挿抜用コネクタに
よって接続され、前記活線挿抜コネクタの長ピンにグラ
ンド線を、中ピンに電源線を、短ピンに通常信号線をア
サインしている情報処理装置において、前記複数のPK
は受信時に低消費電力状態となるリセット線を具備し、
前記複数のPKは当該PK以外のPKから当該リセット
線を通じてリセットを受信する機構を具備し、当該リセ
ット線は前記活線挿抜用コネクタの長ピンにアサインし
ている事を特徴とする多重化装置の活線挿抜制御方式。
A plurality of multiplexed or parallelized PKs
And a BB (backboard) for mounting the plurality of PKs. The plurality of PKs and the BB are connected by a hot-line insertion / extraction connector having pins of three different lengths mixed together. In the information processing apparatus in which a ground wire is assigned to a long pin of the wire insertion / extraction connector, a power supply wire is assigned to a middle pin, and a normal signal wire is assigned to a short pin,
Has a reset line that is in a low power consumption state upon reception,
The multiplexing device, wherein the plurality of PKs include a mechanism for receiving a reset from a PK other than the PK through the reset line, and the reset line is assigned to a long pin of the hot-swap connector. Hot-swap control method.
【請求項2】多重化または並列化されている複数のPK
と、複数のPKにより共通の外部インタフェースを制御
するための共通PKと、前記全てのPKを実装するため
のBBにより構成され、当該複数のPKとBBは3段階
の異なる長さのピンを混在して持つ活線挿抜用コネクタ
によって接続され、前記活線挿抜コネクタのピンアサイ
ンは長ピンにグランド線を、中ピンに電源線を、短ピン
に通常信号線をアサインしている情報処理装置におい
て、当該複数のPKは当該PK以外のPKの共通の外部
インタフェース動作に関わる制御信号を抑止する抑止信
号を具備し、かつ当該抑止信号にハイインピーダンス特
性を有するドライバーを使用すると共に、当該ドライバ
ーをハイインピーダンス状態にするディセーブル線を具
備し、当該PK以外のPKから前記ディセーブル信号を
受信する機能を具備し、当該ディセーブル線を前記活線
挿抜用コネクタの長ピンにアサインしている事を特徴と
する多重化装置の活線挿抜制御方式。
2. A plurality of PKs multiplexed or parallelized.
, A common PK for controlling a common external interface by a plurality of PKs, and a BB for mounting all the PKs. The plurality of PKs and BBs include pins having different lengths in three stages. The hot-swap connector has a pin assignment of a ground wire to a long pin, a power supply wire to a middle pin, and a normal signal wire to a short pin. The plurality of PKs include a suppression signal for suppressing a control signal related to a common external interface operation of a PK other than the PK, and a driver having a high impedance characteristic is used for the suppression signal, and the driver is set to a high level. It has a disable line for setting an impedance state, and has a function of receiving the disable signal from a PK other than the PK. , Hot plug control method of a multiplexing device, characterized in that are assigned the disable line to the length pins of the hot plug connector.
JP10372775A 1998-12-28 1998-12-28 Hot-line insertion and extraction control system for multiplied device Pending JP2000194453A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10372775A JP2000194453A (en) 1998-12-28 1998-12-28 Hot-line insertion and extraction control system for multiplied device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10372775A JP2000194453A (en) 1998-12-28 1998-12-28 Hot-line insertion and extraction control system for multiplied device

Publications (1)

Publication Number Publication Date
JP2000194453A true JP2000194453A (en) 2000-07-14

Family

ID=18501029

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10372775A Pending JP2000194453A (en) 1998-12-28 1998-12-28 Hot-line insertion and extraction control system for multiplied device

Country Status (1)

Country Link
JP (1) JP2000194453A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007094975A (en) * 2005-09-30 2007-04-12 Fujitsu Ltd Plug and play electronic device system
JP5645014B2 (en) * 2008-05-28 2014-12-24 日本電気株式会社 I / O connection system, method and program

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007094975A (en) * 2005-09-30 2007-04-12 Fujitsu Ltd Plug and play electronic device system
JP4615413B2 (en) * 2005-09-30 2011-01-19 富士通セミコンダクター株式会社 Electronic system that can be hot-plugged
JP5645014B2 (en) * 2008-05-28 2014-12-24 日本電気株式会社 I / O connection system, method and program
US8990468B2 (en) 2008-05-28 2015-03-24 Nec Corporation I/O connection system, method and program

Similar Documents

Publication Publication Date Title
EP0373773B1 (en) Disengaging electrical circuit boards from power-supply units
JPH02125314A (en) Circuit device, circuit network, and live wire inserting and pulling-out method for circuit device
CN102724093B (en) A kind of ATCA machine frame and IPMB method of attachment thereof
CN101017472A (en) Hard disk hot swap system in multiple hard disks system and method
CN106407148A (en) PCIE device hot-plug design method
JP2000194453A (en) Hot-line insertion and extraction control system for multiplied device
CN103491458A (en) Wiring-free communication module
US5463663A (en) Controlling synchronization in a system having a plurality of units when a unit is disconnected from or connected to the system that is active
JP4459408B2 (en) Hot swap bus
CN113051209A (en) Electronic equipment and communication method thereof
JP2010136038A (en) Transmitter, and method for switching system in redundant configuration
JP2710488B2 (en) Hot-swap method
JPH08256191A (en) Data processor
JP2000031839A (en) Highly reliable data transmitter and system therefor
KR100452503B1 (en) Apparatus for error protection in parellel bus system
CN106445001A (en) Running state information sharing server system
CN115826720A (en) Computer interface power on-off controller based on relay
JPH07253834A (en) Module insertion withdrawal controller
JPH0752377B2 (en) Electronic circuit board
JP2872089B2 (en) Hot-swap device
JPH11296261A (en) Connection confirmation device for connector
JPH03259315A (en) Malfunction preventing method at the time of actively extracting pcb
JPH05197448A (en) Mother board for non-stop type computer
JP3348688B2 (en) Unwanted alarm suppression circuit
JPH10303942A (en) Bus connecting device