JP2000183888A

JP2000183888A - Ａｔｍネットワ―ク上でのｉｐ通信のためのｖｃマ―ジ可能なラベル・スイッチング・ル―タ

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Publication number: JP2000183888A
Application number: JP35853399A
Authority: JP
Inventors: Anwar Elwalid; エルワリッドアンウォー; Uijara Indora; ウィヂャラインドラ
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1998-12-18
Filing date: 1999-12-17
Publication date: 2000-06-30
Also published as: EP1011291A3; CA2289052A1; EP1011291A2

Abstract

(57)【要約】【課題】本発明は、インターネットなどの高速、大容
量データ・ネットワークに関する。【解決手段】ＶＣマージ可能なＡＴＭスイッチによっ
て、多くのルートを同じＶＣラベルに対してマップし、
それによって多数のエッジ・ルータをサポートすること
ができるスケーラブルなマッピングを提供することがで
きる。そのようなＶＣマージングは再アセンブリ・バッ
ファを使って、同じデスティネーションに対して向けら
れている異なるパケットに所属しているセルが互いにイ
ンターリーブしないことを確保する。非ＶＣマージング
の方法に比較して追加のバッファリングのオーバヘッド
を最小にしながら、ＶＣマージングの機能をサポートす
る、出力バッファ型のＡＴＭラベル・スイッチング・ル
ータ（ＡＴＭＬＳＲ）が記述されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インターネットな
どの高速、大容量データ・ネットワークに関する。特
に、本発明はそのようなネットワークにおいて使うため
の非同期転送モード（ＡＴＭ）スイッチを含んでいるネ
ットワークに関する。さらに詳しく言えば、本発明は、
データの低いオーバヘッド処理を提供するためにラベル
・スイッチングを使っている高速の出力バッファ型のＡ
ＴＭスイッチに関する。

【０００２】

【従来の技術、及び、発明が解決しようとする課題】近
年におけるインターネット・トラヒックの爆発的な成長
は、特にコア・ネットワークにおける現代のデータ・ル
ータに大きなストレスを課している。この状態は現存の
ルータ・アーキテクチャをオーバホールするためのいく
つかの提案を発生させている。それぞれの詳細において
は異なっているが、これらの提案の多くによって共有さ
れている１つの基本的な側面は、データ・パケットに対
するルート情報を「ラベル」として知られている短い固
定長の識別子にマップし、サーチング（あるいは、最長
のプリフィックスに対するマッチング）ではなく、イン
デックスによってネクストホップ・ルータを迅速に決定
することができるようにすることである。そのようなル
ータは「ラベル・スイッチング・ルータ」またはＬＳＲ
として知られるようになって来ており、オープン・シス
テム・インターコネクション（ＯＳＩ）モデルの７層の
構造に基づいたプロトコルの用語で記述されることが多
い。

【０００３】インターネット・プロトコル（ＩＰ）パケ
ットを転送する際の現在の慣行が図１Ａに示されてい
る。ここで、ＯＳＩ層３のルーティングは普通はソフト
ウェアで実装されている。図１Ｂに示されているよう
に、そのルータを短いラベルにマップすることによっ
て、超高速ルータにおけるボトルネックの主な原因であ
るテーブル・ルックアップによってパケットの転送速度
が制限されることはなくなる。さらに、ハードウェアの
スイッチングを使うことによって、図１ＢのＬＳＲを使
用するパケット転送をずっと高速にすることができる。
この方法のもう１つの利点は底流のスイッチがスケーラ
ブルである時、転送速度も同様にスケールされることで
ある。

【０００４】インターネットのエンジアリング・タスク
・フォースは特に、ＯＳＩ層３のルーティングをＯＳＩ
層２スイッチングのルーティングと統合する標準化され
たラベル・スワッピングのパラダイムを開発するため
に、マルチプロトコル・ラベル・スイッチング（ＭＰＬ
Ｓ）についてのワーキング・グループを設立した。たと
えば、キャロン（Ｃａｌｌｏｎ），Ｒ．，Ｐ．ドゥーラ
ン（Ｄｏｏｌａｎ），Ｎ．フェルドマン（Ｆｅｌｄｍａ
ｎ），Ａ．フレデット（Ｆｒｅｄｅｔｔｅ），Ｇ．スワ
ロー（Ｓｗａｌｌｏｗ），Ａ．ヴィスワナサン（Ｖｉｓ
ｗａｎａｔｈａｎ）の１９９７年５月のインターネット
・ドラフト“ＡＦｒａｍｅｗｏｒｋｆｏｒＭｕｌ
ｔｉｐｒｏｔｏｃｏｌＬａｂｅｌＳｗｉｔｃｈｉｎ
ｇ”（マルチプロトコル・ラベル・スイッチングのため
のフレームワーク）を参照されたい。このグループによ
って研究されている問題は、ラベルの記号論、ラベルの
マッピング、転送方法、ラベルの分配方法、スケーラビ
リティの問題、およびルーピングの問題などを含む。ま
た、このグループはｈｔｔｐ：／／ｗｗｗ．ｉｅｔｆｏ
ｒｇ／ｉｎｔｅｒｎｅｔ−ｄｒａｆｔｓ／ｄｒａｆｔ−
ｉｅｔｆ‐ｍｐｌｓ−ａｒｃｈ−００．ｔｘｔとして入
手できる１９９７年８月のローゼン（Ｒｏｓｅｎ），
Ｅ．Ｃ．，Ａ．ヴィスワナサンおよびＲ．キャロンによ
る“ＡＰｒｏｐｏｓｅｄＡｒｃｈｉｔｅｃｔｕｒｅ
ｆｏｒＭＰＬＳ”（ＭＰＬＳのために提案されたア
ーキテクチャ）と題するインターネット・ドラフトを含
んでいるオンライン・ドキュメントを出版した。

【０００５】ＭＰＬＳにおいて原理的には任意の層２の
スイッチング・メカニズムを適用することができるが、
バックボーン・ネットワークにおけるＡＴＭスイッチの
使用がより好ましいソリューションとして有望であると
広く信じられている。他のコンテキストにおいては、Ａ
ＴＭ技術は複数のサービス品質（ＱｏＳ）の条件を同時
にサポートすることができ、バンド幅に対するスケーリ
ングが物理層の制限によってのみ制限されることが示さ
れている。ＡＴＭ技術を使っている代表的な層２のスイ
ッチングによって、各ＩＰパケットはスイッチされる前
にに複数の５３バイトのセルにセグメント化される。Ａ
ＴＭ技術に基づいたラベル・スイッチング・ルータ（Ｌ
ＳＲ）は、この明細書においてはＡＴＭＬＳＲと呼ば
れる。ＡＴＭのアダプテーション層５（ＡＡＬ５）
は、それが単純であり、効率が良く、そして強力な誤り
検出メカニズムを有しているので、多くのＡＴＭデータ
通信システムにおいてカプセル化の方法として使われて
来ている。説明を簡単にするために、ここで説明される
実施形態は、特に断らない限り、ＡＡＬ５を使用する
と仮定される。しかし、ＡＡＬ５のそのような使用は
本発明の範囲における制限として読まれるべきではな
い。

【０００６】ＡＴＭＬＳＲが到来するセルを正しい出
力に対して転送するために、ＩＰのルート情報がＡＴＭ
ラベルに対してマップされていなければならない。それ
らは、通常は、ＡＴＭセルの仮想径路識別情報（Ｖｉｒ
ｔｕａｌＰａｔｈＩｄｅｎｔｉｆｉｃａｔｉｏｎ）
（ＶＰＩ）または／および仮想回路識別子（Ｖｉｒｔｕ
ａｌＣｉｒｃｕｉｔＩｄｅｎｔｉｆｉｅｒ）（ＶＣ
Ｉ）のフィールドの中にキープされている。ＩＰルーテ
ィング・テーブルの中に半永久的に格納されている関連
のルート情報は、その要素集合（ｔｕｐｌｅ）（デステ
ィネーション、ネクストホップ・ルータ）を含んでい
る。ネットワークの状態が変化すると、ルート情報が変
化する。それは過渡状態のケースを除いて普通はゆっく
りと発生する。「デスティネーション」という用語は、
通常は、デスティネーション・ネットワーク（またはＣ
ＩＤＲプリフィックス）を指すが、ＭＰＬＳおよび（デ
スティネーション・ネットワーク、ＱｏＳ）（デスティ
ネーション・ホスト、ＱｏＳ）または任意の他の粒度に
対するアプリケーションのために一般化することができ
る。現在の説明の目的に対しては、デスティネーション
は上記の、あるいは他の可能なコンポーネント粒度の任
意のものを意味することができる。

【０００７】ＡＴＭラベルに対するルータ情報のマッピ
ングの方法がいくつか存在する。その最も単純な形式に
おいては、各ソース‐デスティネーション・ペアが１つ
のスイッチにおけるユニークな仮想回路（Ｖｉｒｔｕａ
ｌＣｉｒｃｕｉｔ）（ＶＣ）の値にマップされる。非
ＶＣマージングと呼ばれるこの方法は、受信者がセルを
それぞれのパケットの中に簡単に再アセンブルすること
ができる。というのは、ＶＣの値を使って送信者を識別
することができるからである。しかし、ｎ個のソースお
よびデスティネーションがあった場合、各ＡＴＭＬＳ
Ｒはフルメッシュ型の接続性のために、Ｏ（ｎ²）個の
ＶＣラベルを管理することが潜在的に必要である。たと
えば、１０００個のソース／デスティネーションがあっ
た場合、非ＶＣマージングのケースに対するＶＣルーテ
ィング・テーブルのサイズは１，０００，０００エント
リのオーダとなる。明らかに、この方法は非常に大きな
ネットワークに対してはスケールすることができない。

【０００８】ＶＰマージングと呼ばれる第２の方法は、
同じデスティネーションに対して向けられるセルの仮想
径路（ＶＰ）ラベルは同じ出側のＶＰ値に変換され、そ
れによってダウンストリームのＶＰ消費が減らされる。
各ＶＰに対してＶＣ値（またはＶＣＩ）がその送信者を
識別するために使われ、したがって、受信者は異なるパ
ケットからのセルであってもインターリーブすることが
許されるパケットを再構成することができる。与えられ
たデスティネーションに対して、ＡＴＭＬＳＲは、Ｏ
（ｅ）個の到来するＶＰラベルに遭遇することになる。
ここで、ｅはスイッチ・ポートの数（普通は８〜１６）
であり、それはネットワークのサイズ（すなわち、ｎ）
によって変わる可能性がある。ｎ個のデスティネーショ
ンがあった場合、各スイッチは、Ｏ（ｅｎ）個のＶＰラ
ベルを管理する必要がある。これはＯ（ｎ²）からのか
なりな節減である。ラベルのエントリの個数は、かなり
減らされるが、ＶＰマージングはすべてのコンテキスト
に対して実用的ではない。というのは、ＶＰの空間はネ
ットワークからネットワークへのインターフェースにお
いて４０９６個のエントリだけに制限されているからで
ある。

【０００９】ＶＣマージングと呼ばれる第３の方法は、
同じデスティネーションに対して到来するＶＣラベルを
同じ出側のＶＣラベルに対してマップする。この方法は
スケーラブルであり、ＶＰマージングのような空間の制
約の問題はない。ＶＣマージングでは、同じデスティネ
ーションに対するセルはＡＴＭＬＳＲの出力において
は区別できない。したがって、同じデスティネーション
に対して向けられている異なるパケットに属してるセル
が互いにインターリーブされるのを防ぐために、パケッ
トの再アセンブルの間に安全のための保護が行われなけ
ればならない。さもなければ、このパケットの正しい配
送を確保することができない。

【００１０】図２Ａおよび図２ＢはＶＣマージング（図
２Ｂ）と、非ＶＣマージング（図２Ａ）との間の主な違
いを示している。各ケースにおいて３つの入力セル・ス
トリームが３つの到来するパケットに対応する。その３
つのパケットは同じデスティネーションに対して向けら
れていると仮定されている。ＶＣマージングの場合、異
なるパケットからのセルがインターリーブされることは
あり得ない。というのは、それらは同じＶＣ値を共有す
るからである。隣接している２つのパケット間の境界
は、たとえば、ＡＡＬ５によって使われている「パケ
ットの終り」（ＥＯＰ）マーカによって識別される。

【００１１】他の技法、たとえば、ＡＡＬ３／４メッ
セージ識別子（ＭＩＤ）フィールドの使用が、送信者を
ユニークに識別するために採用される場合、セルのイン
ターリーブが許され得ることは言及に値する。しかし、
この方法には次のようないくつかの重大な欠点がある。１）ＭＩＤのサイズがすべての送信者を識別するのに十
分でない可能性がある。２）カプセル化の方法が効率的でない。３）ＣＲＣの機能がＡＡＬ５のようには強力ではな
い。４）ＡＡＬ３／４はＡＡＬ５の場合のようにデータ
通信において広くはサポートされていない。

【００１２】セルのインターリービングのないＶＣマー
ジングは、最も有望な方法を提供するが、いくつかの重
要な問題点が残っている。最初に、ＶＣマージング可能
なＡＴＭＬＳＲの実現可能性が判定されなければなら
ず、そしてシステム全体の設計が実現されなければなら
ない。さらに、ＶＣマージングを実装するために必要な
バッファリングを実行するための構造が完全でなければ
ならない。その方法を実用化するために、ＶＣマージン
グはそのような大きさのバッファリングを必要とする可
能性があることについての問題点が表明されているの
で、ＶＣマージング・システムの設計パラメータの性能
のインパクトが実際のアプリケーションに対して評価さ
れて選定されなければならない。

【００１３】

【課題を解決するための手段】従来の技術の上記の制限
事項は本発明によって克服され、技術的進歩が得られ
る。本発明がここにいくつかの実施形態で記述される。

【００１４】ＡＴＭＬＳＲに対する基本構造が開示さ
れる。その説明的な実施形態は厄介なバッファリングの
条件を課することなしに、ＶＣマージングを実行するこ
とができる。さらに詳しく言うと、記述される実施形態
は異なる動作状態での利点を提供している可能ないくつ
かの設計のトレードオフを反映する。全体として、ＶＣ
マージが可能なジェネリックな出力バッファ型のＡＴＭ
ＬＳＲが開示され、それはセルの再アセンブリおよび
出力のバッファリングのための共通のメモリ・プールを
含んでいるのが有利である。

【００１５】このジェネリックなＡＴＭＬＳＲに基づ
いた１つの特定の実施形態においては、ＶＣマージング
は出力ポートおよび入力ポートを識別する情報を含んで
いるフィールドを各入力セルに対して付加することによ
って実現される。出力ポートの情報はセルを所望の出力
ポートに対して回送するためにＡＴＭシステムにおいて
使われる。入力ポートの情報はその識別された入力ポー
トおよび到来するＶＣに関連付けられている再アセンブ
リ・バッファに対してそのセルを導くために使われる。
１つの入力ポートおよび到来するＶＣによって識別され
る入力パケットのすべてのセルがアセンブリ・バッファ
の中に置かれた時、そのパケットはそのＶＣで識別され
る他のパケットとマージされ、そのマージされたパケッ
トがネクストホップに対する配送のために出力バッファ
に対して配送される。

【００１６】代わりの実施形態は１つまたはそれ以上の
出力ポートにおいて複数の出力バッファを提供し、再ア
センブルされたパケットがサービスの品質（ＱｏＳ）に
よって分離され、ＱｏＳまたは他の条件が指定するか、
あるいは提案することができる所望のＶＣマージのスケ
ジューリング・アルゴリズムに従ってマージされるよう
にすることができる。いくつかのケースにおいては、再
アセンブリおよび出力のバッファリングを統合すること
ができる。バッファのサイジングおよびコンフィギュレ
ーションにおける柔軟性が、よく知られているコンフィ
ギュレーション制御によってメモリの共通のプールを使
って有利に実現される。

【００１７】以下にさらに詳しく開示されるように、本
発明のＡＴＭＬＳＲ構造の利点は、高レベルの性能を
実現するためのバッファの容量における要求が、最大の
場合においても控えめであることを含む。実施形態の出
力バッファにおけるサービスの戦術はＦＩＦＯおよび公
平キューイング（ｆａｉｒｑｕｅｕｉｎｇ）を含む。
特定の設計パラメータがある範囲の動作状態に対して開
示される。

【００１８】本発明の革新的な実装の性能は各種のスイ
ッチの利用、各種のパケット・サイズ、各種のパケット
到着時間間隔（ｉｎｔｅｒａｒｒｉｖａｌｔｉｍ
ｅ）、各種のパケット・サイズ分布、各種の相関付けら
れた到着時間間隔、低速のソースの影響、バッファのオ
ーバフローの確率、およびパケットの遅延などの各種の
動作状態の下で利用可能な代わりのＬＳＲと比較して有
望である。

【００１９】本発明の、これら、および他の態様が、添
付図面を参照しながら以下の詳細な説明を考慮すること
によってより完全に理解される。

【００２０】

【発明の実施の形態】上記のように、ＶＣマージ可能な
ＡＴＭＬＳＲの動作の１つの重要な態様は、同じＶＣ
に対してストリームがマージされる場合に、異なるパケ
ットに属しているセルが再アセンブリの間にインターリ
ーブされてはならないということである。したがって、
本発明の１つの態様によると、与えられたパケットに対
して到来する各セルはそのパケットの最後のセルが到着
するまで、特殊なバッファ、すなわち、再アセンブリ・
バッファの中に格納されているのが有利である。最後の
セルが到着した時、そのパケットの中のすべてのセルが
ネクストホップへの送信のために出力バッファに対して
アトミックな方法で転送される。

【００２１】原理的に、再アセンブリ・バッファはＡＴ
ＭＬＳＲの入力側または出力側に置くことができる。
これらのバッファが入力に配置されている時、スイッチ
・ファブリックは与えられたパケットに所属しているす
べてのセルをアトミック（ユニタリ）な方法で転送し、
異なるパケットからのセルのインターリビングを回避し
なければならない。この配置構成は、そのスイッチ・フ
ァブリックがフレーム・スイッチングを実行し、それに
よって複数のＱｏＳがサポートされる必要がある時に柔
軟性を制限することが必要である。他方、再アセンブリ
・バッファがＡＴＭＬＳＲの出力に配置されている場
合、そのスイッチ・ファブリックは各セルを普通のＡＴ
Ｍスイッチングの場合のように独立に転送することがで
きる。

【００２２】本発明の１つの態様に従って、出力におい
てＶＣＩ変換が実行されるジェネリックな出力バッファ
型のＶＣマージ可能ＡＴＭＬＳＲが図３に示されてい
る。このスイッチは入力ポート３２０−ｉ（ｉ＝１，
２，．．．，Ｎ）において入力セルを受信する非ブロッ
キング・セルのスイッチ・ファブリック３００と、スイ
ッチ・ファブリック３００の出力ポートに対応している
出力をそれぞれ受信する複数の出力モジュール（ＯＭ）
３１０−ｉ（ｉ＝１，２，．．．，Ｎ）とを含む。スイ
ッチ・ファブリック３００は各種の任意のＡＴＭスイッ
チ・ファブリックであってよい。また、図３の中には特
定の実施形態において有用であることを証明できる１つ
またはそれ以上のオプションのシグナリング・リンク３
３０が破線で示されている。したがって、多くの実施形
態が１つまたはそれ以上の入力径路を使ってシグナリン
グおよび制御情報を提供することができるが（よく知ら
れているように）、ある場合においては、別のシグナリ
ング・チャネルを採用することが有利である。図３の中
のこれらの別のオプションのシグナリング径路３３０
は、特定のスイッチ構造およびファブリックに対して適
切な任意のシグナリング・フォーマットおよびプロトコ
ルを使うことができ、そして１つまたはそれ以上のスイ
ッチのファシリティ、たとえば、入力セルまたはパケッ
トの処理、スイッチ・ファブリックの制御または出力モ
ジュールの動作などとの間で該当するケースにおいて制
御または状態の情報を普通にやり取りする。

【００２３】図３のＡＴＭＬＳＲシステムの代表的な
動作において、入力ポート３２０−ｉ（ｉ＝１，
２，．．．，Ｎ）に到着する各ＡＴＭセルは、それに付
加されている２つのフィールドを有し、１つは出力ポー
ト番号を含んでいて、もう１つは入力ポート番号を含ん
でいる。標準の制御またはシグナリングの情報（たとえ
ば、ネットワーク、回路または呼出しのセットアップま
たはコンフィギュレーションのコースにおける）が、各
セルを適切な出力ポートに対して向けるため、これらの
フィールドを適用するために使われる。したがって、そ
の出力ポート番号に基づいて、スイッチ・ファブリック
は、通常のＡＴＭスイッチ動作の場合と丁度同様に、正
しい出力ポートへ転送する。ＶＣマージが実装されてい
ない場合、各ＯＭは１つの出力バッファを含む。

【００２４】図３のＡＴＭＬＳＲにおいてＶＣマージ
ングが実装されていた場合、出力モジュール（ＯＭ）の
構造がＦＩＦＯ出力バッファのケースに対して図４Ａに
示されているように実装される。公平キューイングのシ
ナリオに対するものを含めて、ＶＣマージングのバッフ
ァの配置構成の変形版および拡張版が以下に提示され
る。図４Ａの配置構成においては、図３の中の各出力モ
ジュール３１０‐ｉが複数の（図では４個の）再アセン
ブリ・バッファ（ＲＢ）４１０−ｉ（ｉ＝１〜４）を都
合よく含み、それぞれが特定の入力ポートおよび到来す
るＶＣの値に対応している。そのＶＣ値がそのポートに
対してではなく、スイッチ全体に対してユニークであっ
た場合、ＲＢは入って来ているＶＣ値に対応する。ＲＢ
４１０−ｉの出力は、マージ回路４２０の中でマージ
され、そのマージされた結果が出力径路に対して配送す
るために出力バッファ（ＯＢ）４３０へ転送される。

【００２５】好ましい実装においては、各ＲＢおよびＯ
Ｂは、論理的バッファであり、両方の種類のバッファお
よび、リンクおよび／またはポインタによって指定され
る個々のバッファの（論理的）構造に対して、メモリの
共通のプールが標準の方法で使われている。メモリの共
通のプールからの論理バッファの導出は、この分野の技
術においてよく知られており、ここでは詳細には説明さ
れない。図４Ａの配置構成において、パケット１および
３が、例として第１のデスティネーションに向けられ、
そしてパケット２および４が第２の異なるデスティネー
ションに対して向けられている。同じ出力ポートにおい
てこれらの宛先の異なっているパケットが存在すること
は、それらが両方のＶＣに対して共通である１つの径路
に対して接続されている出力ポートを共有していること
を示している。パケットはインターリーブされるが、特
定のパケットに対するセルは、同じデスティネーション
に対して向けられている任意の他のパケットのセルをも
ちろん含めて、他のどのパケットのセルともインターリ
ーブされない。

【００２６】図４Ａに示されているようなＲＢの使用
は、与えられたパケットのセルが、同じＶＣに対してマ
ージされる別のパケットからの他のセルとインターリー
ブされないことを確保する。このメカニズム（パケット
・レベルにおけるストアおよび転送として便利に呼ばれ
る）は、そのパケットの最後のセルが到着するまで、Ｒ
Ｂにおいて与えられたパケットに対する各到来セルを格
納することによって都合よく実現される。最後のセルが
到着した時、そのパケットの中のすべてのセルがネクス
トホップに対する転送のために出力バッファへユニタリ
（アトミック）の方法で転送する。共通のプールの中の
物理的メモリによって、その転送はこの分野の技術でよ
く知られているように、適切なポインタを動かすことに
よってオン・ザ・フライで容易に実行することができ
る。ＲＢにおいてカットスルー・モードの動作が可能で
あるが、それは一般には好まれない。というのは、それ
に続くセルが遅延している場合、バンド幅の無駄を生じ
ることになるからである。

【００２７】出力バッファに対するパケットの転送の間
に、到来しているＶＣＩが知られているように出側のＶ
ＣＩへ変換される。図３および図４Ａの実施形態におけ
るＶＣ変換テーブルの空間を節約するために、セルが同
じデスティネーションに対して向けられている場合、変
換プロセスの間に異なる到来ＶＣＩが同じ出側のＶＣＩ
に対してマージされることが望ましい。したがって、す
べてのトラヒックがベスト・エフォート（ｂｅｓｔｅ
ｆｆｏｒｔ）である場合、同じデスティネーション・ネ
ットワークに向けられているすべての到来ＶＣが同じ出
側のＶＣに対してマップされているような、フルマージ
ングを実装することができる。しかし、トラヒックが複
数のクラスを含む時、同じ要素集合（デスティネーショ
ン・ネットワーク、ＱｏＳ）によって識別される到来Ｖ
Ｃが同じ出側のＶＣに対してマップされる、「部分的マ
ージング」を実装することが望まし。

【００２８】フルマージングまたは部分マージングのい
ずれが実装されているかにかかわらず、３１０−ｉのよ
うな出力モジュールの中の出力バッファ４３０は、単独
のＦＩＦＯバッファ（図４Ａ）または複数のバッファ
（たとえば、図４Ｂの場合のような）を含むことがで
き、それぞれがデスティネーション・ネットワークまた
は（デスティネーション・ネットワーク、ＱｏＳ）に対
応しているようにすることができる。１つの出力モジュ
ールの中に単独の出力バッファを使用する場合、ＬＳＲ
はフレーム・スイッチングを効果的にエミュレートす
る。図４Ｂの配置構成においては、パケットは図４Ａの
配置構成の場合と実質的に同じ方法で再アセンブルされ
る。すなわち、各アセンブリ・バッファが多くとも１つ
の完成されたパケットを含んでいる。再アセンブリ・バ
ッファの内部でパケットが完成すると、それは出力バッ
ファ４６０−ｉの１つに対して送り出される。その特定
の出力バッファはＱｏＳおよび出側のＶＣ値によって変
わる。図に示されているように、すべてのバッファはネ
クストホップに対して向けられている同じリンクに接続
されている。

【００２９】しかし、複数の出力バッファを使っている
時、ＶＣマージングの実装はフレーム・スイッチングと
は異なり、与えられたセルは連続して送信されることに
はならない。図４Ｂの中のセレクタ４７０は、出力バッ
ファ４６０−ｉからのセルを選択するための任意の所望
のスケジューリング・アルゴリズムに従って動作する。
特定のケースにおけるＱｏＳがエンド・ツー・エンドの
遅延を含んでいた場合、特定の出力バッファからのデー
タの選択を制御するスケジューリングのアルゴリズム
は、たとえば、図３のスイッチなどの各スイッチを通過
するための最大の遅延時間を加えるようにアレンジする
ことができる。その効果は、そうしなかった場合に最大
許容遅延時間が超過することになる時に、影響される出
力バッファからより多くのデータを選択することであ
る。入力データに対する到着時のタイムスタンプ（現在
の時刻と比較される）、または特定のスイッチにおける
セルまたはパケットに対する経過時間などの他の測度
が、セレクタ４７０における選択を知らせるためにその
ようなケースにおいて例として使われている。

【００３０】以下に示されるように公平キューイングは
この後者の配置構成を使って容易に実装され、したがっ
て、それぞれの出力バッファからのセルが指定されたＱ
ｏＳ条件に従ってサービスされる。セルごとのスケジュ
ーリングはＶＣマージングで実施することができ、一
方、パケットごとのスケジューリングはフレーム・スイ
ッチングによって実施することができることを念頭にお
いておくことが重要である。したがって、ＶＣマージン
グはフレーム・スイッチングより大きい柔軟性を提供
し、そしてより広い範囲のＱｏＳ制御をサポートする。

【００３１】図３に示されているタイプの複数のスイッ
チを含んでいるデータ・ネットワーク（各種の出力バッ
ファリングの配置構成およびスケジューリングのアルゴ
リズムが示されている）を使って各種のソースからのデ
ータ・ストリームの次々のマージを実行することができ
る。すなわち、そのネットワークを通しての径路におけ
る各ノードにおいて、ＶＣマージングを適用して多くの
異なるオリジナル・ソースからのデータを含んでいる与
えられたデスティネーション（またはデスティネーショ
ンまたはＱｏＳ）に対してデータ・ストリームを発生さ
せることができる。したがって、与えられたマージされ
たストリームをデスティネーション（またはデスティネ
ーション、ＱｏＳ）に対して導く特定のノードにおい
て、別のＶＣマージされた入力ストリームとＶＣマージ
することができる。

【００３２】図３および図４Ａに関連して上で説明され
たＶＣマージングのＡＴＭＬＳＲの実装は、多くのベ
スト・エフォートのトラヒック・アプリケーションに適
しているが、各種の状況、たとえば、フローの大量のマ
ージングに関係している状況に対する代わりの実施形態
を提供することが望ましい場合がある。したがって、た
とえば、それぞれがアップストリーム・フローのマージ
の結果であるいくつかのフローをマージする時、より多
数のソースから来る、あるいはより広いバンド幅を必要
とするマージされたフローに対してより広いバンド幅を
提供することが望ましい場合がある。これは上記のシス
テム構造において、そのネットワークまたはサブネット
ワークに対して適切な、よく知られているプロセッサ共
有サービスおよびシグナリング・システムを提供するこ
とによって実現することができる。現在の説明に対し
て、図３の中にあるようなＡＴＭＬＳＲは図３の中に
示されているシグナリング入力３２０などの、別のＶＣ
または他の入力データ・ソースからの受信されたフロー
の中では得られない必要なサービス・クラスまたはシグ
ナリング情報を受け取ると仮定することができる。他の
特定のコンテキストもバンド幅または他のシステム・リ
ソースの特定の割当てから恩恵を受ける可能性もある。

【００３３】図３に示されているタイプのＡＴＭＬＳ
Ｒに対する出力モジュールの実装は、本発明の内容に照
らしてこの分野の技術においてよく知られているスケジ
ューリングのアルゴリズムおよび慣習に従って、所望の
バッファおよびマージ制御の動作を実行するための１つ
またはそれ以上のプロセッサを含む。したがって、ある
保証されたレベルのサービスまたはいくつかの区別され
るサービスを必要とするフローに対してＶＣマージング
が適用された場合、そのマージされたフローの要求条件
に基づいた比例的なサービス割当ては、その中に存在し
ているシステムの配置構成の内部で容易に実装すること
ができる。

【００３４】例示の方法によって、ＶＣマージングの公
平キューイングの実装は図３の中の出力モジュール３１
０−ｉの設計によって実現することができ、各出力バッ
ファが同じクラスのストリームを収容するようにアレン
ジされている複数の出力バッファを含む。図４Ｂ（上記
の）および図４Ｃは公平キューイングを実現するための
２つのそのような実装を示している。

【００３５】図４Ｃの実施形態はふたたび複数（図では
４個）のバッファ４８０−１〜４８０−４を示してい
る。しかし、この図に示されている配置構成は、再アセ
ンブリおよび出力のバッファの組合せを提供する。した
がって、たとえば、図４Ｃの中のバッファ４８０−ｉは
特定のパケットからのセルを、それらが到着した際に格
納するための複数のバッファをそれぞれ含むことができ
る。パケットが再アセンブルされる時、それはマージ回
路４８５を使ってマージされたデータ・ストリームに対
して適用するためのセレクタ４７５からの読出しを待
つ。その再アセンブリはパケット当たりに１つの再アセ
ンブリ・バッファのベースで、あるいは特定の１つの再
アセンブリ・バッファの中に２つ以上のパケットを格納
することができるように行うことができる。バッファが
少なくとも１つの完全なパケットを含んでいる時、それ
はセルをそこから読み出すことができる出力バッファの
特性を仮定する。図４Ｃの実装において、バッファの中
に少なくとも１つの完全なパケットが存在する場合にの
み、セルが出力バッファからサービスされることができ
る。各パケットをデータの１つのアトミック・ユニット
とみなす公平キューイングでのフレーム・スイッチング
と違って、公平キューイングによるＶＣマージはセルご
とのベースでデータを空にすることができる。これは、
異なるデスティネーションに対するパケットに所属して
いるセルが、マージ回路４８５の制御下でインターリー
ブすることが許されるからである。公平キューイングで
のＶＣマージの明らかな利点は、非常に長いパケット
が、フレーム・スイッチの場合に起こる可能性があるよ
うな、小さいパケットの送信を妨げることがないという
ことである。

【００３６】図４Ｃの実装におけるスケジューラ４７５
は、出力がマージされるべき出力バッファを識別するの
が有利である。ＦＩＦＯのケースの図４Ａの場合、同じ
レベルのセルが順次送出されることに留意されたい。と
いうのは、それらは同じパケットに属しているからであ
る。対照させることによって、図４Ｃの公平キューイン
グでのＶＣマージの出力プロセスにおいて、スケジュー
ラは、通常は、１つのタイム・スロット当たりに各出力
バッファを順次訪問するのが普通であり、したがって、
セルの各バーストはラベルの異なるセル、すなわち、異
なるパケットからのセルを含む。

【００３７】＜モデリングおよび解析＞本発明の態様に
従って、ＶＣマージ可能なＡＴＭＬＳＲに対する動作
の選択肢の範囲をより完全に理解するために、１つのタ
イム・スロットが１つのＡＴＭセルの送信時間に対応す
る離散時間モデルを使って、そのようなシステムの性能
を解析することが有用である。説明を簡単にするため
に、図３および図４Ａに示されているタイプのＯＭがす
べての再アセンブリ・バッファおよび出力バッファに対
する１つの物理的に共有されるバッファを含んでいるケ
ースを考えるのが便利である。また、分解の方法がその
解析に対して使われ、各再アセンブリ・バッファおよび
出力バッファが先ず最初に独立に解析される。全体のバ
ッファに対するセルの分布は畳込みの手段によって最終
的に得られる。

【００３８】単独のＦＩＦＯ出力バッファ付きのフルマ
ージングの示されている例は、ＭＰＬＳドメインにおけ
る各ＡＴＭＬＳＲに対して使われる。これは、与えら
れたパケットのセルが、異なるパケットの他のセルとイ
ンターリーブしないことを意味する。ここで、ＡＴＭス
イッチの与えられた出力ポートにおけるパケット到着プ
ロセスを考える。出力ポートにおける到着プロセスは、
それぞれがＮ個の入力ポートの１つから来ているＮ個の
独立のオン・オフ・プロセスの重畳したものとしてモデ
ル化することができる。オンの期間内のセルは単独のパ
ケットを形成する。オフの期間中、そのスロットはアイ
ドルである。このことから、フローの数とは無関係に、
出力ポート当たりＮ個のＲＢだけが必要であることが明
らかとなる。というのは、オンの期間内のセルは、同じ
ＶＣラベルを持っているからである。現在の目的のため
に、セルはオンの期間の間に連続して送信されると仮定
される。この仮定は次の説明の中では緩められる。ま
た、オンおよびオフの期間の両方が各入力ポートからの
同じパラメータで幾何学的に分布されていることをさら
に仮定するのが便利である。より一般的な分布を同様に
使うことができる。次に、各ＲＢに対する到着のプロセ
スを、図５に示されているように、中断されたベルヌー
イのプロセス（ｉｎｔｅｒｒｕｐｔｅｄＢｅｒｎｏｕ
ｌｌｉｐｒｏｃｅｓｓ）（ＩＢＰ）としてモデル化す
ることができる。

【００３９】ＲＢを解析するために、オフの期間におい
てＲＢの内容におけるバッファの内容が０でなければな
らないことを観察する。そのチェーンが先ず最初にオン
の状態へ遷移する時、ＲＢの内容が１になる。同じオン
状態へのそれ以降の各遷移に対して、そのチェーンが最
終的にオフ状態へ戻り、パケットの終りを示し、そして
ＲＢの内容が瞬時に０へ戻るまでその内容が１だけ増加
する。したがって、各ＲＢに対するマルコフ・チェーン
を図６に示されているようにモデル化することができ
る。ＲＢがｉ個のセルを含んでいる定常状態の確率をπ
ｉとすると、定常状態の確率が次の式によって与えられ
ることを容易に示すことができる。 π₀＝ｂ／（ａ＋ｂ）（１） π₁＝ａπ₀ （２） π_i＝（１−ｂ）π_i-1 （ｉ＞１）（３）

【００４０】出力バッファを解析するために、先ず最初
にＲＢからの離脱プロセスの特性を記述するのが適切で
ある。セルのバッチが、対応しているオンの期間に正確
に等しいバッチ・サイズで、各ＲＢから出力バッファへ
転送されることに留意されたい。バッチ（パケット）の
到着時間間隔は、オフの期間とオンの期間との和から構
成される。離脱プロセスに対するマルコフ・チェーンの
正確な構築は、無限の個数の状態を必要とする。そのモ
デルを単純化するために、バッチ・サイズがそれ自身の
到着時間間隔には相関付けられないことが仮定され、そ
して図７に示されているように、３状態のマルコフ・チ
ェーンによって離脱プロセスを近似する。状態０はオフ
の期間に対応し、状態１はオンの期間に対応する。これ
らの状態においては、セルはＲＢから送信されない。状
態２においては、ＲＢはサイズがパラメータｂで幾何学
的に分布しているセルのバッチを送信する。

【００４１】出力バッファに対する全体としての到着プ
ロセスは、Ｎ個の独立の、そして同一の３状態のマルコ
フ・チェーンの重畳から構成される。バッチ・サイズと
その到着時間間隔との間の相関効果は、Ｎの増加に従っ
て減少するはずである。全体としての到着プロセスを離
散時間バッチ・マルコフ的到着プロセス（Ｄ−ＢＭＡ
Ｐ）によって記述することができる。その全体としての
プロセスの底流にある（あるいは変調している）チェー
ンは、要素集合（ｎ₀，ｎ₁）によって記述することがで
きる。ここで、ｎ₀は状態０におけるソースの数であ
り、ｎ₁はタイム・スロットの中の状態１におけるソー
スの数である。状態２におけるソースの数は、ｎ₂＝Ｎ
−ｎ₀−ｎ₁である。これらの義によって、底流にあるチ
ェーンの状態（ｉ，ｊ）から状態（ｉ′ｊ′）への遷移
確率は次の式で与えられる。

【数１】ここで、Ｎ−ｊ−ｉ≦ｉ′≦Ｎ−ｊそしてＮ−ｉ′−ｊ
≦ｊ′≦Ｎ−ｉ′である。底流にあるマルコフ・チェー
ンの状態の数はＭ＝（Ｎ＋１）（Ｎ＋２）／２である。
ｒ個のソースが状態２にある時、出力バッファへのセル
の到着の数は負の二項分布によって次のように与えられ
る。

【数２】出力バッファにおける定常状態の分布はＤ−ＢＭＡＰ／
Ｄ／１のキユーの結果を使って求めることができる。こ
こで、全体としての到着プロセスはパラメータ行列
Ｄ₀，Ｄ₁，Ｄ₂．．．，の離散時間のバッチ・マルコフ
的到着プロセスによってモデル化される。Ｄ＝［ｐ⁽ⁱ ^’
^,j ^’ ⁾ _(i,j)］を出力バッファに対する底流のマルコフ・
チェーンであるとし、Ｄ＝Σ∞_k=0Ｄ_kであるとする。こ
こで、Ｄ_kはｋ個のセルが到着する結果となる遷移行列
である。計算の目的のために、合計演算の結果はＫに切
り詰められ、バッチ・サイズがＫより大きい確率が無視
できるようにすることが有利である。ベクトルｘがＤ−
ＢＭＡＰ／Ｄ／１のキユーに対する定常状態のベクトル
であるとする。ｘの各成分はベクトル［ｘ（０）ｘ
（１）ｘ（２）．．．］であり、ここで、ｘ（ｉ）＝
［ｘ（ｉ，１）ｘ（ｉ，２）．．．ｘ（ｉ，Ｍ）］であ
る。ここで、ｘ（ｉ，ｍ）は出力バッファがｉ個のセル
を有していて、底流のチェーンが状態ｍにある確率であ
る。

【００４２】Ｉ．ウィジャジャ（Ｗｉｄｊａｊａ）、
Ｍ．ニューツ（Ｎｅｕｔｓ）およびＪ．Ｍ．リー（Ｌ
ｉ）のＰｒｏｃｅｅｄｉｎｇｓｏｆＩＮＦＯＣＯ
Ｍ’９６，ＳａｎＦｒａｎｃｉｓｃｏ，Ａｐｒ．１９
９６の中の“Ｃｏｎｄｉｔｉｏｎａｌｏｖｅｒｆｌｏ
ｗＰｒｏｂａｂｉｌｉｔｙａｎｄＰｒｏｆｉｌｅ
ＣｕｒｖｅｆｏｒＣｏｎｇｅｓｔｉｏｎＤｅｔ
ｅｃｔｉｏｎｉｎＡＴＭＮｅｔｗｏｒｋｓ）（ＡＴ
Ｍネットワークにおける混雑検出のための条件付きオー
バフロー確率およびプロファイル曲線）の中のプレゼン
テーションに従って、Ｄ−ＢＭＡＰ／Ｄ／１のキユーに
対するベクトルｘを計算するためのアルゴリズムを次の
ように要約することができる。

【００４３】Ｄ−ＢＭＡＰ／Ｄ／Ｉキユーに対するベク
トルｘを計算するために：１．行列Ｇを計算する：確率論的な行列Ｇ（０）、す
なわち、Ｇ（０）＝０から出発して次の繰返し計算を行
う。

【数３】または

【数４】これは次の式が成立するまで実行する

【数５】ここで、εは、小さい数、たとえば、１０^-10である。
行列多項式Σ^k _k=0Ｄ_kＧ^kはホーナ（Ｈｏｒｎｅｒ）の規
則によって効率的に評価することができる。各繰返しに
おいて、Ｇ（ｎ）は確率論的行列となるように再正規化
される。

【００４４】２．ベクトルｘ（０）を計算する：

【数６】とすると、ｘ（０）は次の式で表される。

【数７】ここで、ベクトルｚはｚＺ＝ｚ、ｚｅ＝１を満足するＺ
の不変確率ベクトルである。そしてｄは以下の式で表さ
れる。

【数８】

【００４５】３．ｉ≧１に対して、ｘ（ｉ）を計算す
る：ラマスワミ（Ｒａｍａｓｗａｍｉ）の再帰式によっ
て

【数９】

【００４６】ＯＭの中の共有されているバッファがｉ個
のセルを含んでいる定常状態の確率をＱ_iとする。各論
理バッファが独立であるとして、Ｑ_iは再アセンブリ・
バッファおよび出力バッファの分布を畳み込むことによ
って得られる。この方法は近似的であるが（再アセンブ
リ・バッファと出力バッファのバッファ内容が負に相関
付けられているので）、その結果はその負の相関を安全
に無視できることを示す。

【００４７】＜いくつかの結果および比較＞上記のモデ
ルの精度は、よく知られているシミュレーション技法を
使って検証することができる。個々の各ＡＴＭセルを追
跡管理するために、離散時間シミュレータが有利に採用
される。そのシミュレータはセルのレベルに関する各種
の性能測度を簡単に得ることができるように作られてい
る。

【００４８】図８はバッファ・サイズの関数としてのバ
ッファのオーバフロー確率を示している。ここで、ｘ軸
はＡＴＭセルの個数の単位でのバッファ・サイズを表し
ている。平均のパケット・サイズはＢ＝１０であり、利
用率はρ＝０．５に固定され、そしてＮ＝８である。図
８から分かるように、バッチ・サイズがその到着時間間
隔に対して相関がないという仮定によって、その分析結
果が比較的控え目になる。しかし、出力バッファと再ア
センブリ・バッファとの間に相関がないという仮定によ
って他の矛盾が追加されないようにみえる。

【００４９】Ｎが増加するにつれて、その相関が減るの
で、Ｎの増加とともにその解析結果がシミュレーション
結果をより密接に追跡することが期待される。この点が
図９に示されている。ここで、Ｎ＝１６である。ここで
も、解析結果がシミュレーション結果を非常によく追跡
している。

【００５０】図１０は利用率が０．８である場合の、対
応しているバッファのオーバフロー確率を示している。
ここでも、解析結果とシミュレーション結果との間に良
好な一致が示されている。

【００５１】＜ＶＣマージングと非ＶＣマージングとの
性能比較＞非ＶＣマージングのスイッチは、従来の出力
バッファ型ＡＴＭスイッチに類似している。各セルが情
報の別個のユニットであるので、非ＶＣマージング・ス
イッチはセル・レベルにおける作業保存型の（ｗｏｒｋ
−ｃｏｎｓｅｒｖｉｎｇ）システムである。他方、ＶＣ
マージング・スイッチは、非作業保存型である。したが
って、その性能は非ＶＣマージング・スイッチの性能よ
り常に低い。次の結果はＡＴＭＬＳＲの性能に及ぼす
効果、たとえば、そのようなＬＳＲが異なるトラヒック
状態になった時の追加の遅延時間、追加のバッファ要求
および他のファクタなどの測度を示している。上記の解
析的なトラヒック・モデルはそのような結果を適宜得る
ために使われる。非ＶＣマージングのケースは、出力バ
ッファへ供給されるＮ個のオン・オフ・プロセスを伴う
Ｄ−ＢＭＡＰ／Ｄ／１のキユーを使って簡単に解析する
ことができる。シミュレーションは他の、もっと複雑な
トラヒックのシナリオに対しても便利であることが示さ
れる。このセクション全体を通じて、特に規定されない
限り、Ｎ＝１６が使われる。

【００５２】＜追加のバッファ要素に及ぼす利用率の影
響＞与えられたオーバフロー確率に対する追加のバッフ
ァ要素に及ぼすスイッチの利用率の影響。平均のパケッ
ト・サイズが１０セルに等しい時の、ＶＣマージングと
非ＶＣマージングのケースとを解析することが便利であ
る。この結果が、異なる利用率の値に対して図１１にプ
ロットされている。予期されるように、ＶＣマージング
のＡＴＭＬＳＲは、非ＶＣマージングのＡＴＭＬＳ
Ｒより多くのバッファを必要とする。利用率が低い時、
任意の与えられた時刻において再アセンブリ・バッファ
の中に不完全なパケットが多く存在し、したがって、記
憶資源を浪費している可能性がある。たとえば、利用率
が０．３の時、ＶＣマージングは同じオーバフロー確率
を実現するために約４５個のセルの追加の記憶を必要と
する。しかし、利用率が０．９まで増加すると、同じオ
ーバフロー確率を達成するための追加の記憶資源は約３
０セルに低下する。その理由は、トラヒックの大きさが
増加すると、ＶＣマージングのシステムはより作業保存
型になるからである。

【００５３】厳しいトラヒック状態に耐えるために、Ａ
ＴＭＬＳＲは、通常は、高い利用率の値（０．８〜
０．９の範囲）に構成されることに注意することが重要
である。０．９の利用率において、ＶＣマージのＡＴＭ
ＬＳＲは１０^-5のオーバフロー確率を提供するために
９７６個のセルのサイズのバッファを必要とし、一方、
非ＶＣマージのＡＴＭスイッチは９４６個のサイズのバ
ッファを必要とする。これらの個数はＶＣマージングの
ための追加のバッファ要求が約３％であることを示し、
これは非常に僅かな追加のハードウェア・コストであ
る。

【００５４】追加のバッファ要求に及ぼすパケット・サ
イズの影響バッファ要求に及ぼすインパクトを評価する
ために、ここで平均のパケット・サイズに対する設計値
が調べられる。ρは０．５に固定され、２つの異なる平
均パケット・サイズが、例示の方法によって、すなわ
ち、Ｂ＝１０およびＢ＝３０として扱われる。代表的な
結果がＶＣマージングおよび非ＶＣマージングに対して
図１２にプロットされている。同じオーバフロー確率を
達成するために、ＶＣマージングはＢ＝１０の時、非Ｖ
Ｃマージングに比較して約４０セル（または４パケッ
ト）のバッファ追加する必要がある。Ｂ＝３０の時、追
加のバッファ要素は約９０セル（３パケット）である。
パケットの個数に関しては、追加のバッファ要求は平均
パケット・サイズが増加するようには増加しない。

【００５５】パケットの再アセンブリに起因する追加の
バッファ・オーバヘッド再アセンブリ・バッファの数が
増加する時、ＶＣマージングは必要なバッファリングが
大きくなり過ぎる可能性があること、スイッチのサイズ
が増加した場合、あるいは異なるデスティネーションへ
向かうパケットに対するセルのインターリーブが許され
る場合に発生する状態に関していくつかの懸念が表明さ
れている。したがって、その懸念は根拠がないことが証
明された。というのは、再アセンブリ・バッファの数が
増加するにつれて、バッファの共有がより効率的になる
からである。

【００５６】デモンストレーションのために、ＶＣマー
ジングに対するオーバフロー確率が、いくつかの値のＮ
に対して図１３にプロットされている。各ケースに対し
て利用率は０．８に固定され、平均のパケット・サイズ
は１０に選定されている。与えられたオーバフロー確率
に対して、バッファ要素における増加はｎが増加するに
つれて少なくなって来る。ある値、たとえば、Ｎ＝３２
以上では、バッファ要求における増加はあまり重要でな
くなる。

【００５７】＜追加のバッファ要求に及ぼす到着時間間
隔の影響＞本発明の実施形態に従って、ＡＴＭＬＳＲ
の動作に対して適応される際の、異なるトラヒック・プ
ロセスがここで考察される。前に説明されたオンの期間
の分布が使われるが、オフの期間の分布は幾何分布から
超幾何分布へ変更されている。その分布は平均値の二乗
に対する分散の比として定義される、より大きい分散の
二乗係数（ＳｑｕａｒｅＣｏｅｆｆｉｃｉｅｎｔｏ
ｆＶａｒｉａｔｉｏｎ）（ＳＣＶ）を有している。図
１４は異なる値のＳＣＶおよびρ＝０．５に対する曲線
のプロットである。期待されるように、スイッチの性能
はＶＣマージングおよび非ＶＣマージングの両方のケー
スにおいて、ＳＣＶが増加するにつれて劣化する。１０
^-4のバッファ・オーバフローの確率を達成するために必
要な追加のバッファリングは、ＳＣＶ＝１の時は約４０
セル、ＳＣＶ１．５の時は２６セル、そしてＳＣＶ＝
２．６の時は２４セルである。その結果はＳＣＶが増加
するにつれてＶＣマージングがより作業保存型になるこ
とを示す。したがって、パケット間の到着時間間隔がよ
りバースト的になるにつれて、ＶＣマージングに対する
追加のバッファ要素は減少する。

【００５８】＜追加のバッファ要求に及ぼすインターネ
ット・パケットの影響＞これまで、パケット・サイズは
１つのパラメータを伴う幾何学分布としてモデル化され
てきた。ここで、パケット・サイズの分布がより典型的
なあるトラヒックのクラスに変更される。特に、ＶＣマ
ージ可能なＡＴＭＬＳＲの初期配置はコア・ネットワ
ークになる可能性が高いので、広域ネットワークにおけ
るパケット・サイズ分布を考慮するのがより便利であ
る。この目的で、ＷＡＮのパケット・サイズ分布、ｈｔ
ｔｐ：／／ｗｗｗ．ｎｌａｎｒ．ｎｅｔ／ＮＡ／Ｌｅａ
ｒｎ／ｐａｃｋｅｔｓｉｚｅｓ．ｈｔｍｌにおいて与え
られているデータが参照のために使われる。したがっ
て、たとえば、代表的なネットワークにおいて１９９６
年２月１０日に収集されたデータは、バイト単位でのパ
ケット・サイズに対する確率マス関数の形式で図１５に
示されている。他の日付において収集されたデータは図
１５に示されているデータとよく似ている。この分布例
は２つの主要なマスを伴う２モード型であるように見え
る。１つはＴＣＰのアクノレッジメント・パケットに起
因する４０バイト（約３分の１）のマスであり、そし
て、もう１つは多くのルータにおける最大送信単位（Ｍ
ａｘｉｍｕｍＴｒａｎｓｍｉｓｓｉｏｎＵｎｉｔ）
（ＭＴＵ）の制限に起因する５５２バイト（約２２％）
におけるマスである。他の顕著なパケット・サイズはイ
ーサネットのＭＴＵに起因する７２バイト（約４．１
％）、５７６バイト（約３．６％）、４４バイト（約３
％）、１８５バイト（約２．７％）および１５００バイ
ト（約１．５％）を含む。パケット・サイズの他のプレ
ゼンテーションは、４，０００バイト以上の長さのパケ
ットがいくつかあることを示している。例のデータに対
する平均のパケット・サイズは２５７バイトであり、分
散は８４，２８７（バイトの２乗）である。したがっ
て、このインターネットのパケット・サイズに対するＳ
ＣＶは約１．１である。

【００５９】バイト単位でのＩＰパケット・サイズをＡ
ＴＭセルに変換するには、ヌルがカプセル化されている
ＡＡＬ５の代表的な使用を仮定して、ＡＡＬ５の追
加のオーバヘッドの長さは８バイトである。たとえば、
Ｋ．トンプソン（Ｔｈｏｍｐｓｏｎ）、Ｇ．Ｊ．ミラー
（Ｍｉｌｌｅｒ）およびＲ．ウイルダー（Ｗｉｌｄｅ
ｒ）の“Ｗｉｄｅ−ＡｒｅａＩｎｔｅｒｎｅｔＴｒ
ａｆｆｉｃＰａｔｔｅｒｎｓａｎｄＣｈａｒａｃ
ｔｅｒｉｓｔｉｃｓ”（広域インターネットのトラヒッ
ク・パターンおよび特性）ＩＥＥＥＮＥＴＷＯＲＫ、
Ｎｏ．６，Ｖｏｌ．１１，Ｎｏｖ／Ｄｅｃ１９９７を
参照されたい。ＩＰのパケット・サイズがｘバイトであ
るとして、ＡＴＭセルの対応している数は［ｘ＋８／４
８］である。ヌル封止技法を使って、平均のパケット・
サイズは約６．２ＡＴＭセルである。

【００６０】図１６は、インターネットのパケット・サ
イズ分布を使ってパケット・サイズに対するバッファの
オーバフロー確率を示している。オフ期間は幾何学分布
を有していると仮定されている。この場合も、前と同じ
挙動が表示されている。ただし、バッファの要求は平均
のパケット・サイズが比較的小さいために、インターネ
ットのパケット数とともに下降している。

【００６１】＜追加のバッファ要求に及ぼす相関付けら
れた到着時間間隔の影響＞相関付けられた到着時間間隔
をモデル化するために、ＤＡＲ（ｐ）プロセス（ｐ次の
ディスクリート自動回帰プロセス）を使うのが便利であ
ることが分かっている。このプロセスはＪ．ハイナネン
（Ｈｅｉｎａｎｅｎ）の“Ｍｕｌｔｉｐｒｏｔｏｃｏｌ
ＥｎｃａｐｓｕｌａｔｉｏｎｏｖｅｒＡＴＭＡ
ｄａｐｔａｔｉｏｎＬａｙｅｒ５”（ＡＴＭのアダ
プテーション層５上でのマルチプロトコル・カプセル
化）ＲＦＣ１４８３，Ｊｕｌ．１９９３に記述されて
いる。このプロセスは、たとえば、ビデオのトラヒック
を正確にモデル化するために使われている。Ｐ．ヤコブ
ス（Ｊａｃｏｂｓ）およびＰ．ルイス（Ｌｅｗｉｓ）の
“ＤｉｓｃｒｅｔｅＴｉｍｅＳｅｒｉｅｓＧｅｎ
ｅｒａｔｅｄｂｙＭｉｘｔｕｒｅｓ III：Ａｕｔ
ｏｒｅｇｒｅｓｓｉｖｅＰｒｏｃｅｓｓｅｓ（ＤＡＲ
（ｐ））”（ミクスチャIIIによって発生される離散時
間系列：自動回帰プロセス（ＤＡＲ（ｐ））Ｔｅｃｈｎ
ｉｃａｌＲｅｐｏｒｔＮＰＳ５５−７８−０２２，
ＮａｖａｌＰｏｓｔｇｒａｄｕａｔｅＳｃｈｏｏ
ｌ，１９７８を参照されたい。

【００６２】ＤＡＲ（ｐ）のプロセスはｐ次（遅延−
ｐ）の離散時間マルコフ・チェーンＳ _n（ｎ＝０，１，
２，．．．）である。時刻ｎにおけるそのプロセスの状
態は、時刻（ｎ−１）．．．，（ｎ−ｐ）における状態
に明示的に依存する。そのプロセスは静止限界分布およ
び、いくつかの他の選定されたパラメータによって規定
される。それらのパラメータはその限界分布とは独立
に、相関の構造を決定する。詳しく言えば、ＤＡＲ
（ｐ）のプロセスは次のように定義される。｛ε_n｝を
π分布の整数集合Ｚの中の値を取るｉ．ｉ．ｄ．のラン
ダム変数のシーケンスであるとする。｛Ｖ_n｝を、Ｐ
（Ｖ_n＝１）＝１−Ｐ（Ｖ_n＝０）＝ρ ０≦ρ＜１であ
るベルヌーイのランダム変数のシーケンスであるとす
る。ＤＡＲ（１）のプロセスの場合、ρは第１遅延の自
己相関を表す。｛Ａ_n｝を｛１，２，．．．，ｐ｝Ｐ
（Ａ_n＝ｉ）＝α_i（ｉ＝１，２，．．．，ｐ）Σ^p _i=1α
_i＝１の中の値を取るｉ．ｉ．ｄ．ランダム変数のシー
ケンスであるとする。ｎ＝１，２，．．．に対して、以
下の式が成立する。

【数１０】その時、プロセスＳ_nは、ＤＡＲ（ｐ）プロセスと呼ば
れる。このプロセスの自由度はｐであり、したがって、
その最初のｐの自己相関は、たとえば、実験的な相関関
数の第１のｐ遅延とマッチするのに必要であるように定
義することができることに留意されたい。

【００６３】図１７はパケット間の到着時間間隔が幾何
学的であって独立であるケース、および到着時間間隔が
幾何学的であって相関係数が０．９に等しいように前の
ものと相関付けられているケースに対するオーバフロー
確率を比較している。各ケースにおいて利用率は０．５
に固定されている。このＤＡＲ（ｐ）のプロセスの高い
相関はＶＣマージングおよび非ＶＣマージングの両方の
ケースに対してスイッチ性能を大幅に劣化させる。しか
し、ＶＣマージングに伴うバッファリングの追加の量は
ＤＡＲ（１）プロセスに対して減少する。

【００６４】図１８はＤＡＲ（１）、ＤＡＲ（３）およ
びＤＡＲ（１０）に対するオーバフロー確率を比較して
いる。この場合もρ＝０．５である。ｐの増加とともに
オーバフロー確率が増加するが、追加のバッファリング
の量はＶＣマージングの場合に実際には減少する。上記
の結果から、高次の相関またはロング・レンジの依存性
によって同様な定性的性能を生じることが容易に結論付
けられる。

【００６５】＜低速のソース＞これまでの説明は１つの
パケットの内部のセルは連続して到着すると仮定してき
た。低速のソースでは、隣接しているセルは、通常は、
アイドル・スロットによって隔てられることになる。ま
た、同じパケット内の隣接しているセルも、先行してい
るノードにおけるセルの併合および分割のために、これ
らのセルがダウンストリームとして移動する際に摂動を
生じ、隔てられる可能性がある。

【００６６】このセクションでは、各ソースが、リンク
速度の単位でのｒ_s（０≦ｒ_s≦１）のレートで、ＡＴＭ
ＬＳＲに対して送信すると仮定される。ネットワーク
の中をセルが移動する際にセルの併合および分離を捕捉
するために、１つのパケットの内部のセルの到着時間間
隔がランダムに摂動されることも仮定される。この摂動
をモデル化するために、元のオン期間が１／ｒ_sだけ延
長され、そしてベルヌーイのコインがパラメータｒ_sで
その延長されたオン期間の間にフリップされる。言い換
えれば、１つのスロットがオン期間の間にｒ_sの確率で
１つのセルを含み、１−ｒ_sの確率でアイドルである。
そうすることによって、平均のパケット・サイズは、ｒ
_sが変化する際に同じにとどまる。ＶＣマージのＡＴＭ
ＬＳＲ上の低速のソースは、インターネットのパケッ
ト・サイズの分布を使って都合よくシミュレートされ
る。ｒ_s＝１およびｒ_s＝０．２の場合の曲線が図１９に
表示されている。パケットの到着時間間隔は、幾何学的
に分布していると仮定されている。ソース・レートを減
らすと、一般にトラヒックがよりスムースになるので、
ＡＴＭＬＳＲ上のストレスが減少する。ＶＣマージン
グの場合、低速のソースは再アセンブリの時間を増加さ
せる効果も有する。これらの２つの力は対抗しており、
すべての場合に対していずれがより支配的であることは
ない。ρ＝０．５においては、再アセンブリ時間がより
支配的であり、それによって低速のソース（ｒ_s＝０．
２の）が高速のソース（ｒ_s＝１の）より多くのバッフ
ァリングを必要とする。ρ＝０．８においてはよりスム
ースなトラヒックがより支配的であり、それによって低
速のソース（ｒ_s＝０．２の）の方が高速のソース（ｒ_s
＝１の）よりバッファリングが少なくて済む。この結果
は、バッファの大きさの設定が程よい高い利用率におい
て実行される場合のＡＴＭスイッチ設計において実用的
となる。この状況においては、低速のソースだけが実用
になる。

【００６７】＜パケットの遅延＞パケットの遅延に及ぼ
すセルの再アセンブリのインパクトを知ることも興味深
い。パケットの遅延はＡＴＭＬＳＲにおける１つのパ
ケットの第１のセルの到着と、同じパケットの最後のセ
ルの出発との間の時間として都合よく定義される。平均
のパケット遅延がｒ_s＝１（１つのパケットにおける連
続しているセル）の場合に対して、ＶＣマージングおよ
び非ＶＣマージングの両方のスイッチに対して、利用率
の関数として図２０にプロットされている。ここでも、
インターネットのパケット・サイズ分布が代表的な実際
的シナリオとして使われている。パケットの到着時間間
隔は幾何学的に分布している。ＶＣマージングと非ＶＣ
マージングとの最悪ケースの遅延における差は、理論的
には非常に大きくなり得るが、観察によるとこの２つの
システムの平均遅延における差は、首尾一貫して広い範
囲の利用率に対して約１平均パケット時間であることが
示されている。この差はパケットを再アセンブルするた
めに必要な平均時間に起因している。

【００６８】パケットの中でのセルの間隔の影響を知る
ために、平均のパケット遅延がｒ_s＝０．２の場合に対
して図２１にプロットされている。ＶＣマージングと非
ＶＣマージングの平均遅延における差は、数パケット時
間（高い利用率において約２０セル）まで増加すること
が分かる。ＶＣマージ可能なＡＴＭスイッチがパケット
を再アセンブルする時、実効的にそれは本来ならば受信
機が行わなければならないタスクを実行することに留意
されたい。実際的な観点から、２０セルにおける増加は
ＯＣ−３のリンク速度において約６０μ秒に相当する。
この追加の遅延はほとんどのアプリケーションに対して
問題にならない程度のものである。遅延に敏感なトラヒ
ックの場合、より小さいパケットを使うことによって追
加の遅延を減らすことができる。

【００６９】パケットの遅延をさらに詳細に知るため
に、ＶＣマージングおよび非ＶＣマージングの両方に対
する遅延の分布を調べることが有用である。ｒ_s＝０．
２そしてρ＝０．５、０．８のケースに対して結果が図
２２に示されている。各曲線における２つの「肩の部
分」は、対応しているパケット・サイズにおける顕著な
マスによるものである。この遅延分布は最大遅延の制約
のある時間に敏感なトラヒックが考慮されている時にさ
らに有用である。たとえば、図２２から、ＶＣマージン
グの場合の平均パケット遅延はρ＝０．８の時に約５０
セルである。他方、そのアプリケーションが１０^-3のオ
ーバフロー確率を許容できる場合、その最大のパケット
遅延は約２５０セルに達し得る。ρ＝０．５およびρ＝
０．８の場合のＶＣマージングおよび非ＶＣマージング
に対する曲線を比較することによって、利用率が増加す
るにつれてＶＣマージングが非ＶＣマージングに近付く
という同じ結論に到達することができる。

【００７０】＜パケットの消失レート＞上記の説明はセ
ル・レベルにおけるオーバフロー確率に基づいたバッフ
ァ要求に重点を置いてきた。パケット・レベルにおいて
は、より重要な性能測度はセルの消失性能ではなく、パ
ケットの消失性能である。このセクションでは、ＶＣマ
ージングと非ＶＣマージングとの間のパケット消失性能
の比較が行われる。

【００７１】ＡＴＭスイッチが１つのセルを捨てる時、
それによって１つのパケット全体がほとんどの目的に対
して使用不可能となり、伝送のバンド幅を浪費する原因
となることがよく知られている。ＶＣマージングはフレ
ーム・スイッチングを容易にエミュレートすることがで
きるので、ＶＣマージ可能なＡＴＭＬＳＲはバッファ
が満杯になった時にパケット全体を捨てることになる。
これは１つのセルが捨てられる時、関連付けられている
再アセンブリ・バッファを空にし、それ以降のセルをド
ロップすることによって行われる。他方、非ＶＣマージ
のＡＴＭＬＳＲは、バッファが満杯になった時にパケ
ット全体を捨てることは本来的には行わず、したがっ
て、システムがより無駄なものになる。この問題を使う
ために、早期パケット棄却（ＥａｒｌｙＰａｃｋｅｔ
Ｄｉｓｃａｒｄ）（ＥＰＤ）モードの動作を採用する
のが都合がよい。この方法はバッファが最大バッファ・
サイズ以下のあるしきい値を超えた時にパケット全体を
捨てることを試みる。Ａ．ロマノウ（Ｒｏｍａｎｏｗ）
およびＳ．フロイド（Ｆｌｏｙｄ）の“Ｄｙｎａｍｉｃ
ｓｏｆＴＣＰＴｒａｆｆｉｃＯｖｅｒＡＴＭ
Ｎｅｔｗｏｒｋｓ”（ＡＴＭネットワーク上でのＴＣ
Ｐトラヒックのダイナミクス）ＩＥＥＥＪｏｕｒｎａ
ｌｏｎＳｅｌｅｃｔｅｄＡｒｅａｓｉｎＣｏ
ｍｍｕｎｉｃａｔｉｏｎｓ，第１３巻４号、６３３〜６
４１ページ、１９９５年５月を参照されたい。

【００７２】図２３は、Ｎ＝１６、ｒ＝１のケースに対
するパケット消失レートの面でのＶＣマージングと非Ｖ
Ｃマージングとを比較している。インターネットのパケ
ット・サイズ分布が使われている。バッファ・サイズは
３００であり、ＥＰＤのしきい値は２８０に設定されて
いる。このしきい値の値は適切であることが分かってい
る（図２５参照）。ＥＰＤしきい値の最適値は一般に、
トラヒックの特性、パケット・サイズ、および利用率な
どの多くのファクタに依存することに留意されたい。図
２３から、相関付けの大きいトラヒック（すなわち、Ｄ
ＡＲ（１０））がＬＳＲに対してより大きなストレスを
掛け、したがって、より多くのパケットを捨てるか、あ
るいは正常転送効率（ｇｏｏｄｐｕｔ）が悪くなること
が分かる。また、トラヒックのバースト性とは無関係
に、ＶＣマージングが首尾一貫して非ＶＣマージングを
凌駕することにも留意されたい。

【００７３】図２４においては、ＤＡＲ（ｔ）のプロセ
スだけが反映されているが、ｒ_sは変えられている。こ
の場合も、異なるピーク・レートに対するＥＰＤについ
て、ＶＣマージングが非ＶＣマージングより高い正常転
送効率を達成することが分かる。同様な結果が他のＮの
値に対して、そして異なるバッファ・サイズに対して得
られる。良好なＥＰＤしきい値を設定することの重要性
が、パケット消失レートを観察しながらしきい値を変化
させることによって示される。図２５は、Ｎ＝１６、ｒ
＝１であり、ＤＡＲ（１）プロセスが使われることを仮
定している。観察できるように、２８０の値がこの状況
に対して適しているように見える。低い利用率において
は、しきい値は高い方が良い。しかし、利用率が非常に
高い時、ＥＰＤは効率的には働かず、そのシステムは部
分的パケット廃棄（ＰＰＤ）を実行せざるを得なくな
り、その結果、正常転送効率が低くなる。

【００７４】＜公平キューイングでのＶＣマージの性能
＞このセクションではＶＣマージングの公平キューイン
グの実装の性能について説明する。バッファ要求に及ぼ
す公平キューイングのインパクトを調べるために、この
場合もすべてのバッファが１つの共通の物理メモリ・プ
ールを共有すると仮定することが役立つ。簡単のため
に、公平キューイングは、セルがある場合、それを各タ
イム・スロットにおいて、各出力バッファにおいて空に
するラウンドロビンのスケジューラによって実装されて
いる。図２７は、Ｎ＝１６、ｒ_s＝１、そして利用率が
０．８のケースに対して、同じ到着プロセスで公平キュ
ーイングおよびＶＣマージングのＦＩＦＯ実装に対する
バッファ要求の比較を示している。インターネットのパ
ケット・サイズ分布が使われている。図２７が示してい
るように、両方のケースに対してバッファ要求は同じで
ある。というのは、公平キューイングはセルが送出され
る順序を変更するだけだからである。両方のシステムは
同じバッファの統計的性質を維持している。

【００７５】ＦＩＦＯの場合、同じラベルのセルは同じ
パケットに属しているので、それらは順次送り出される
ことを思い出されたい。ここで、公平キューイングでの
ＶＣマージの出力プロセスを考える。スケジューラはタ
イム・スロット当たりに各出力バッファを順次訪問する
ので、セルの各バーストは普通はそれらのセルが異なる
パケットから来る可能性があり、異なるラベルの付いた
セルから構成される。次に、公平キューイングのシステ
ムの出力プロセスが公平キューイングでのＶＣマージの
入力プロセスをドライブすると仮定する。ＦＩＦＯ付き
のＶＣマージの入力プロセスがＦＩＦＯのキューイング
・システムの出力プロセスによってドライブされると仮
定される。公平キューイングは本質的にパケットのセル
が再アセンブリ・バッファに到着するたびにそのセルを
散在させる。これは再アセンブリのプロセスを長引かせ
る効果があり、それによってそのシステムの作業保存性
を小さくする。この現象は図２９に示されているが、追
加のバッファリングにおけるペナルティは大きくないこ
とが分かる。

【００７６】パケットの正常転送効率に関して、公平キ
ューイングによるＶＣマージングは公平キューイングお
よびＥＰＤにおける非ＶＣマージングを凌駕する。これ
は以前に示されたことの結果として生じ、そして公平キ
ューイングはセル／パケットがサービスされる順序だけ
を変更するからである。

【図面の簡単な説明】

【図１Ａ】示されている例の層３ルータにおけるＩＰパ
ケットのルーティングを示す図である。

【図１Ｂ】層３と層２が組み合わされたスイッチングの
配置構成においてラベルを使っているＩＰパケットのル
ーティングを示す図である。

【図２Ａ】示されている例のスイッチにおける非ＶＣマ
ージングを示す図である。

【図２Ｂ】示されている例のスイッチにおけるＶＣマー
ジングを示す図である。

【図３】本発明の態様によるジェネリックなＶＣマージ
可能ＡＴＭＬＳＲを示す図である。

【図４Ａ】図３のＡＴＭＬＳＲの出力モジュールに対
する第１の構造例を示す図である。

【図４Ｂ】図３のＡＴＭＬＳＲの出力モジュールに対
する第２の構造例を示す図である。

【図４Ｃ】図３のＡＴＭＬＳＲの出力モジュールに対
する第３の構造例を示す図である。

【図５】図３または図４Ａ−Ｃの出力モジュールの中の
再アセンブリ・バッファにおける到着プロセスを考慮す
る際に便利な状態図である。

【図６】図３または図４Ａ−Ｃの出力モジュールの中の
再アセンブリ・バッファの動作を理解するのに役立つマ
ルコフ遷移図である。

【図７】図３または図４Ａ−Ｃの出力モジュールの中の
再アセンブリ・バッファの動作を理解するのに役立つマ
ルコフ遷移図である。

【図８】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す性
能の図である。

【図９】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す性
能の図である。

【図１０】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図１１】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図１２】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図１３】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図１４】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図１５】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図１６】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図１７】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図１８】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図１９】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図２０】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図２１】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図２２】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図２３】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図２４】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図２５】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図２６】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

【図２７】各種の設計または動作特性での図３のＡＴＭ
ＬＳＲシステムの各種の実施形態の動作の態様を示す
性能の図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者インドラウィヂャラアメリカ合衆国 27615 ノースカロライナ，ラレイフ，アルボルグランデウェイ 6533

Claims

【特許請求の範囲】

【請求項１】複数の入力ポートと、１つのスイッチ・
ファブリックと、複数の出力ポートとを備えているスイ
ッチにおけるデータ・パケットのスイッチングのための
方法であって、各パケットはデスティネーションを有
し、個々の各パケットに対するセルが前記スイッチの同
じ入力ポートに到着し、該方法は、入力ポートに到着するすべてのセルを、それらが同じデ
スティネーションを有している時に同じ出力ポートに対
して配送するステップと、各出力ポートに対して配送される前記セルをバッファす
るステップとを含み、前記バッファリングはそれぞれの
入力ポートから到着している１つのパケットからのセル
をそれぞれの再アセンブリ・バッファの中で再アセンブ
リするステップを含み、１つのパケットに対するすべてのセルが再アセンブルさ
れた時、前記再アセンブルされたセルが前記パケットの
デスティネーションに関連付けられている仮想回路（Ｖ
Ｃ）に対して出力されるために利用できるようにしてい
る方法。
【請求項２】請求項１に記載の方法において、前記デ
スティネーションがデスティネーション・ネットワーク
およびサービスの品質（ＱｏＳ）を含み、そして各出力
ポートに対して配送される前記セルのバッファリング
は、異なる各デスティネーションに対するセルを別々の
再アセンブリ・バッファの中にバッファするステップを
含む方法。
【請求項３】請求項１に記載の方法において、前記再
アセンブリ・バッファからのセルを共通のＶＣに対して
選択的にマージするステップをさらに含む方法。
【請求項４】請求項３に記載の方法において、選択的
にマージする前記ステップが、それぞれのデスティネー
ションが共通である再アセンブルされたパケットを有し
ている、前記再アセンブリ・バッファからのセルをマー
ジするステップを含む方法。
【請求項５】請求項２に記載の方法において、デステ
ィネーションが共通である再アセンブルされたパケット
を有している再アセンブリ・バッファから共通のＶＣに
対してセルを選択的にマージするステップをさらに含む
方法。
【請求項６】請求項１に記載の方法において、前記再
アセンブリ・バッファが、共通のメモリを含んでいる論
理的再アセンブリ・バッファである方法。
【請求項７】請求項６に記載の方法において、前記セ
ルを利用可能にする前記ステップが、セルを読み出すこ
とができる前記共通メモリの中のロケーションを識別す
るステップを含む方法。
【請求項８】請求項１に記載の方法において、前記ス
イッチがＡＴＭスイッチである方法。
【請求項９】請求項８に記載の方法において、前記ス
イッチが前記スイッチの動作を制御するための、メッセ
ージを受信するためのシグナリングのファシリティをさ
らに含む方法。
【請求項１０】請求項９に記載の方法において、前記
方法が前記入力ポートから前記出力ポートとへのルーテ
ィングのためのルーティング情報を含んでいるメッセー
ジを受信し、前記ルーティング情報を記憶するステップ
を含む方法。
【請求項１１】請求項１０に記載の方法において、前
記出力ポートに対する入力ポートにおけるセルの前記ル
ーティングが、入力ポートに到着する各セルに対して前
記入力ポートおよび配送されるべき出力ポートを識別し
ている情報を付加するステップを含む方法。
【請求項１２】請求項１に記載の方法において、前記
再アセンブルされたセルを利用可能にするステップが、
１つまたはそれ以上の入力ポートからの再アセンブルさ
れたパケットをＦＩＦＯの出力バッファの中に順次格納
するステップを含む方法。
【請求項１３】請求項１２に記載の方法において、順
次格納する前記ステップが、再アセンブルされたパケッ
トを前記ＦＩＦＯバッファに対してアトミックな方法で
転送するステップを含む方法。
【請求項１４】請求項２に記載の方法において、前記
再アセンブルされたセルを利用できるようにする前記ス
テップが、再アセンブルされたパケットからのセルをそ
れぞれの出力バッファに対してマージし、前記パケット
が共通のデスティネーションを有しており、そして前記
出力バッファからのセルを選択アルゴリズムに従って転
送するステップを含む方法。
【請求項１５】請求項１４に記載の方法において、前
記選択のアルゴリズムが前記ＱｏＳの条件に従って動作
するようになっている方法。
【請求項１６】請求項１４に記載の方法において、前
記別々のアセンブリ・バッファおよび出力バッファが組
み合わされ、前記別々の再アセンブリ・バッファが、少
なくとも１つの再アセンブルされたパケットを格納し、
再アセンブルされたパケットのすべてのセルが転送され
るまで出力バッファとして動作するようになっている方
法。
【請求項１７】データ・パケットをスイッチするため
のスイッチであって、各パケットは１つのデスティネー
ションを有し、複数のセルを含んでいて、該スイッチ
は、特定のパケットのすべてのセルが同じ入力ポートに到着
するようになっている複数の入力ポートと、スイッチ・ファブリックと、複数の出力ポートと、１つの入力ポートに到着して同じデスティネーションを
有しているすべてのセルを、同じ出力ポートに対して配
送するための手段と、同じパケットからのセルを再アセンブルするために、各
出力ポートに対して配送される前記セルをバッファする
ための手段と、１つのパケットに対するすべてのセルが再アセンブルさ
れた時に、そのパケットのデスティネーションに関連付
けられている仮想回路（ＶＣ）に対して出力するため
に、前記再アセンブルされたセルが利用できるようにす
るための手段とを含むスイッチ。
【請求項１８】請求項１７に記載のスイッチにおい
て、前記デスティネーションがデスティネーション・ネ
ットワークとサービスの品質（ＱｏＳ）とを含み、バッ
ファリングのための前記手段が、異なる各デスティネー
ションに対して異なる再アセンブリ・バッファを含むス
イッチ。
【請求項１９】請求項１７に記載のスイッチにおい
て、前記再アセンブリ・バッファからのセルを、共通の
ＶＣに対して選択的にマージするための手段をさらに含
むスイッチ。
【請求項２０】請求項１８に記載のスイッチにおい
て、デスティネーションが共通である再アセンブルされ
たパケットを有している再アセンブリ・バッファから、
共通のＶＣに対してセルを選択的にマージするための手
段をさらに含むスイッチ。